intel 4G Turbo-V FPGA IP
4G Turbo-V Intel® FPGA IP ਬਾਰੇ
ਫਾਰਵਰਡ-ਐਰਰ ਸੁਧਾਰ (FEC) ਚੈਨਲ ਕੋਡ ਆਮ ਤੌਰ 'ਤੇ ਵਾਇਰਲੈੱਸ ਸੰਚਾਰ ਪ੍ਰਣਾਲੀਆਂ ਦੀ ਊਰਜਾ ਕੁਸ਼ਲਤਾ ਵਿੱਚ ਸੁਧਾਰ ਕਰਦੇ ਹਨ। ਟਰਬੋ ਕੋਡ 3G ਅਤੇ 4G ਮੋਬਾਈਲ ਸੰਚਾਰ (ਉਦਾਹਰਨ ਲਈ, UMTS ਅਤੇ LTE ਵਿੱਚ) ਅਤੇ ਸੈਟੇਲਾਈਟ ਸੰਚਾਰ ਲਈ ਢੁਕਵੇਂ ਹਨ। ਤੁਸੀਂ ਹੋਰ ਐਪਲੀਕੇਸ਼ਨਾਂ ਵਿੱਚ ਟਰਬੋ ਕੋਡਾਂ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ ਜਿਨ੍ਹਾਂ ਲਈ ਬੈਂਡਵਿਡਥ- ਜਾਂ ਡਾਟਾ-ਭ੍ਰਿਸ਼ਟ ਸ਼ੋਰ ਦੀ ਮੌਜੂਦਗੀ ਵਿੱਚ ਲੇਟੈਂਸੀ-ਸੀਮਤ ਸੰਚਾਰ ਲਿੰਕਾਂ 'ਤੇ ਭਰੋਸੇਯੋਗ ਜਾਣਕਾਰੀ ਟ੍ਰਾਂਸਫਰ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ। 4G Turbo-V Intel® FPGA IP ਵਿੱਚ vRAN ਲਈ ਇੱਕ ਡਾਊਨਲਿੰਕ ਅਤੇ ਅੱਪਲਿੰਕ ਐਕਸਲੇਟਰ ਸ਼ਾਮਲ ਹੈ ਅਤੇ ਇਸ ਵਿੱਚ Turbo Intel FPGA IP ਸ਼ਾਮਲ ਹੈ। ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ ਸਮਾਨ ਜਾਣਕਾਰੀ ਦੇ ਰੂਪ ਵਿੱਚ ਡੇਟਾ ਵਿੱਚ ਰਿਡੰਡੈਂਸੀ ਜੋੜਦਾ ਹੈ। ਅਪਲਿੰਕ ਐਕਸਲੇਟਰ ਚੈਨਲ ਦੀਆਂ ਗਲਤੀਆਂ ਦੀ ਇੱਕ ਵਾਜਬ ਗਿਣਤੀ ਨੂੰ ਠੀਕ ਕਰਨ ਲਈ ਰਿਡੰਡੈਂਸੀ ਦਾ ਸ਼ੋਸ਼ਣ ਕਰਦਾ ਹੈ।
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
- ਟਰਬੋ ਇੰਟੇਲ FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ
- 3GPP TS 36.212 ਸੰਸਕਰਣ 15.2.1 ਰੀਲੀਜ਼ 15
4G Turbo-V Intel FPGA IP ਫੀਚਰ
ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ ਵਿੱਚ ਸ਼ਾਮਲ ਹਨ:
- ਕੋਡ ਬਲਾਕ ਸਾਈਕਲਿਕ ਰਿਡੰਡੈਂਸੀ ਕੋਡ (CRC) ਅਟੈਚਮੈਂਟ
- ਟਰਬੋ ਏਨਕੋਡਰ
- ਇਸ ਨਾਲ ਟਰਬੋ ਰੇਟ ਮੈਚਰ:
- ਸਬਬਲਾਕ ਇੰਟਰਲੀਵਰ
- ਬਿੱਟ ਕੁਲੈਕਟਰ
- ਬਿੱਟ ਚੋਣਕਾਰ
- ਬਿੱਟ pruner
ਅਪਲਿੰਕ ਐਕਸਲੇਟਰ ਵਿੱਚ ਸ਼ਾਮਲ ਹਨ:
- ਸਬਬਲਾਕ ਡੀਨਟਰਲੀਵਰ
- CRC ਜਾਂਚ ਦੇ ਨਾਲ ਟਰਬੋ ਡੀਕੋਡਰ
ਇੰਟੇਲ ਕਾਰਪੋਰੇਸ਼ਨ. ਸਾਰੇ ਹੱਕ ਰਾਖਵੇਂ ਹਨ. Intel, Intel ਲੋਗੋ, ਅਤੇ ਹੋਰ Intel ਚਿੰਨ੍ਹ Intel ਕਾਰਪੋਰੇਸ਼ਨ ਜਾਂ ਇਸਦੀਆਂ ਸਹਾਇਕ ਕੰਪਨੀਆਂ ਦੇ ਟ੍ਰੇਡਮਾਰਕ ਹਨ। Intel ਆਪਣੇ FPGA ਅਤੇ ਸੈਮੀਕੰਡਕਟਰ ਉਤਪਾਦਾਂ ਦੇ ਪ੍ਰਦਰਸ਼ਨ ਨੂੰ Intel ਦੀ ਸਟੈਂਡਰਡ ਵਾਰੰਟੀ ਦੇ ਅਨੁਸਾਰ ਮੌਜੂਦਾ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਲਈ ਵਾਰੰਟ ਦਿੰਦਾ ਹੈ, ਪਰ ਬਿਨਾਂ ਨੋਟਿਸ ਦੇ ਕਿਸੇ ਵੀ ਸਮੇਂ ਕਿਸੇ ਵੀ ਉਤਪਾਦ ਅਤੇ ਸੇਵਾਵਾਂ ਵਿੱਚ ਤਬਦੀਲੀਆਂ ਕਰਨ ਦਾ ਅਧਿਕਾਰ ਰਾਖਵਾਂ ਰੱਖਦਾ ਹੈ। ਇੰਟੇਲ ਇੱਥੇ ਵਰਣਿਤ ਕਿਸੇ ਵੀ ਜਾਣਕਾਰੀ, ਉਤਪਾਦ, ਜਾਂ ਸੇਵਾ ਦੀ ਅਰਜ਼ੀ ਜਾਂ ਵਰਤੋਂ ਤੋਂ ਪੈਦਾ ਹੋਣ ਵਾਲੀ ਕੋਈ ਜ਼ਿੰਮੇਵਾਰੀ ਜਾਂ ਜ਼ਿੰਮੇਵਾਰੀ ਨਹੀਂ ਲੈਂਦਾ, ਸਿਵਾਏ ਇੰਟੇਲ ਦੁਆਰਾ ਲਿਖਤੀ ਤੌਰ 'ਤੇ ਸਪੱਸ਼ਟ ਤੌਰ 'ਤੇ ਸਹਿਮਤ ਹੋਏ। Intel ਗਾਹਕਾਂ ਨੂੰ ਕਿਸੇ ਵੀ ਪ੍ਰਕਾਸ਼ਿਤ ਜਾਣਕਾਰੀ 'ਤੇ ਭਰੋਸਾ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ ਅਤੇ ਉਤਪਾਦਾਂ ਜਾਂ ਸੇਵਾਵਾਂ ਲਈ ਆਰਡਰ ਦੇਣ ਤੋਂ ਪਹਿਲਾਂ ਡਿਵਾਈਸ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਨਵੀਨਤਮ ਸੰਸਕਰਣ ਪ੍ਰਾਪਤ ਕਰਨ ਦੀ ਸਲਾਹ ਦਿੱਤੀ ਜਾਂਦੀ ਹੈ। *ਹੋਰ ਨਾਵਾਂ ਅਤੇ ਬ੍ਰਾਂਡਾਂ 'ਤੇ ਦੂਜਿਆਂ ਦੀ ਸੰਪਤੀ ਵਜੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ।
4G Turbo-V Intel FPGA IP ਡਿਵਾਈਸ ਫੈਮਿਲੀ ਸਪੋਰਟ
Intel, Intel FPGA IP ਲਈ ਹੇਠਲੇ ਡਿਵਾਈਸ ਸਮਰਥਨ ਪੱਧਰਾਂ ਦੀ ਪੇਸ਼ਕਸ਼ ਕਰਦਾ ਹੈ:
- ਐਡਵਾਂਸ ਸਪੋਰਟ—ਇਸ ਡਿਵਾਈਸ ਪਰਿਵਾਰ ਲਈ ਆਈਪੀ ਸਿਮੂਲੇਸ਼ਨ ਅਤੇ ਕੰਪਾਇਲੇਸ਼ਨ ਲਈ ਉਪਲਬਧ ਹੈ। FPGA ਪ੍ਰੋਗਰਾਮਿੰਗ file Quartus Prime Pro Stratix 10 ਐਡੀਸ਼ਨ ਬੀਟਾ ਸੌਫਟਵੇਅਰ ਲਈ (.pof) ਸਮਰਥਨ ਉਪਲਬਧ ਨਹੀਂ ਹੈ ਅਤੇ ਅਜਿਹੇ IP ਟਾਈਮਿੰਗ ਬੰਦ ਹੋਣ ਦੀ ਗਰੰਟੀ ਨਹੀਂ ਦਿੱਤੀ ਜਾ ਸਕਦੀ ਹੈ। ਟਾਈਮਿੰਗ ਮਾਡਲਾਂ ਵਿੱਚ ਸ਼ੁਰੂਆਤੀ ਪੋਸਟ-ਲੇਆਉਟ ਜਾਣਕਾਰੀ ਦੇ ਅਧਾਰ ਤੇ ਦੇਰੀ ਦੇ ਸ਼ੁਰੂਆਤੀ ਇੰਜੀਨੀਅਰਿੰਗ ਅਨੁਮਾਨ ਸ਼ਾਮਲ ਹੁੰਦੇ ਹਨ। ਟਾਈਮਿੰਗ ਮਾੱਡਲ ਬਦਲਣ ਦੇ ਅਧੀਨ ਹਨ ਕਿਉਂਕਿ ਸਿਲੀਕਾਨ ਟੈਸਟਿੰਗ ਅਸਲ ਸਿਲੀਕਾਨ ਅਤੇ ਟਾਈਮਿੰਗ ਮਾਡਲਾਂ ਦੇ ਵਿਚਕਾਰ ਸਬੰਧ ਨੂੰ ਸੁਧਾਰਦੀ ਹੈ। ਤੁਸੀਂ ਸਿਸਟਮ ਆਰਕੀਟੈਕਚਰ ਅਤੇ ਸਰੋਤ ਉਪਯੋਗਤਾ ਅਧਿਐਨਾਂ, ਸਿਮੂਲੇਸ਼ਨ, ਪਿਨਆਉਟ, ਸਿਸਟਮ ਲੇਟੈਂਸੀ ਮੁਲਾਂਕਣ, ਬੁਨਿਆਦੀ ਸਮੇਂ ਦੇ ਮੁਲਾਂਕਣਾਂ (ਪਾਈਪਲਾਈਨ ਬਜਟਿੰਗ), ਅਤੇ I/O ਟ੍ਰਾਂਸਫਰ ਰਣਨੀਤੀ (ਡੇਟਾ-ਪਾਥ ਚੌੜਾਈ, ਬਰਸਟ ਡੂੰਘਾਈ, I/O ਸਟੈਂਡਰਡ ਟ੍ਰੇਡਆਫਸ) ਲਈ ਇਸ IP ਕੋਰ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ। ).
- ਸ਼ੁਰੂਆਤੀ ਸਹਾਇਤਾ—Intel ਇਸ ਡਿਵਾਈਸ ਪਰਿਵਾਰ ਲਈ ਸ਼ੁਰੂਆਤੀ ਟਾਈਮਿੰਗ ਮਾਡਲਾਂ ਦੇ ਨਾਲ IP ਕੋਰ ਦੀ ਪੁਸ਼ਟੀ ਕਰਦਾ ਹੈ। IP ਕੋਰ ਸਾਰੀਆਂ ਕਾਰਜਸ਼ੀਲ ਜ਼ਰੂਰਤਾਂ ਨੂੰ ਪੂਰਾ ਕਰਦਾ ਹੈ, ਪਰ ਹੋ ਸਕਦਾ ਹੈ ਕਿ ਅਜੇ ਵੀ ਡਿਵਾਈਸ ਪਰਿਵਾਰ ਲਈ ਸਮੇਂ ਦੇ ਵਿਸ਼ਲੇਸ਼ਣ ਤੋਂ ਗੁਜ਼ਰ ਰਿਹਾ ਹੋਵੇ। ਤੁਸੀਂ ਇਸਨੂੰ ਸਾਵਧਾਨੀ ਨਾਲ ਉਤਪਾਦਨ ਦੇ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਵਰਤ ਸਕਦੇ ਹੋ।
- ਅੰਤਮ ਸਹਾਇਤਾ—Intel ਇਸ ਡਿਵਾਈਸ ਪਰਿਵਾਰ ਲਈ ਅੰਤਮ ਸਮੇਂ ਦੇ ਮਾਡਲਾਂ ਨਾਲ IP ਦੀ ਪੁਸ਼ਟੀ ਕਰਦਾ ਹੈ। IP ਡਿਵਾਈਸ ਪਰਿਵਾਰ ਲਈ ਸਾਰੀਆਂ ਕਾਰਜਸ਼ੀਲ ਅਤੇ ਸਮੇਂ ਦੀਆਂ ਲੋੜਾਂ ਨੂੰ ਪੂਰਾ ਕਰਦਾ ਹੈ। ਤੁਸੀਂ ਇਸਨੂੰ ਉਤਪਾਦਨ ਦੇ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਵਰਤ ਸਕਦੇ ਹੋ.
4G Turbo-V IP ਡਿਵਾਈਸ ਫੈਮਿਲੀ ਸਪੋਰਟ
| ਡਿਵਾਈਸ ਪਰਿਵਾਰ | ਸਪੋਰਟ |
| Intel Agilex™ | ਐਡਵਾਂਸ |
| Intel Arria® 10 | ਫਾਈਨਲ |
| Intel Stratix® 10 | ਐਡਵਾਂਸ |
| ਹੋਰ ਡਿਵਾਈਸ ਪਰਿਵਾਰ | ਕੋਈ ਸਹਾਰਾ ਨਹੀਂ |
4G Turbo-V Intel FPGA IP ਲਈ ਜਾਣਕਾਰੀ ਜਾਰੀ ਕਰੋ
Intel FPGA IP ਸੰਸਕਰਣ v19.1 ਤੱਕ Intel Quartus® Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣਾਂ ਨਾਲ ਮੇਲ ਖਾਂਦੇ ਹਨ। Intel Quartus Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 19.2 ਵਿੱਚ ਸ਼ੁਰੂ ਕਰਦੇ ਹੋਏ, Intel FPGA IP ਦੀ ਇੱਕ ਨਵੀਂ ਸੰਸਕਰਣ ਯੋਜਨਾ ਹੈ। Intel FPGA IP ਸੰਸਕਰਣ (XYZ) ਨੰਬਰ ਹਰੇਕ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ ਦੇ ਨਾਲ ਬਦਲ ਸਕਦਾ ਹੈ। ਵਿੱਚ ਇੱਕ ਤਬਦੀਲੀ:
- X IP ਦੇ ਇੱਕ ਵੱਡੇ ਸੰਸ਼ੋਧਨ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। ਜੇਕਰ ਤੁਸੀਂ Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਨੂੰ ਅੱਪਡੇਟ ਕਰਦੇ ਹੋ, ਤਾਂ ਤੁਹਾਨੂੰ IP ਨੂੰ ਦੁਬਾਰਾ ਬਣਾਉਣਾ ਪਵੇਗਾ।
- Y ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ IP ਵਿੱਚ ਨਵੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਸ਼ਾਮਲ ਹਨ। ਇਹਨਾਂ ਨਵੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਨੂੰ ਸ਼ਾਮਲ ਕਰਨ ਲਈ ਆਪਣੇ IP ਨੂੰ ਦੁਬਾਰਾ ਬਣਾਓ।
- Z ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ IP ਵਿੱਚ ਮਾਮੂਲੀ ਤਬਦੀਲੀਆਂ ਸ਼ਾਮਲ ਹਨ। ਇਹਨਾਂ ਤਬਦੀਲੀਆਂ ਨੂੰ ਸ਼ਾਮਲ ਕਰਨ ਲਈ ਆਪਣੇ IP ਨੂੰ ਦੁਬਾਰਾ ਬਣਾਓ।
4G ਟਰਬੋ-V ਆਈਪੀ ਰੀਲੀਜ਼ ਜਾਣਕਾਰੀ
| ਆਈਟਮ | ਵਰਣਨ |
| ਸੰਸਕਰਣ | 1.0.0 |
| ਰਿਹਾਈ ਤਾਰੀਖ | ਅਪ੍ਰੈਲ 2020 |
4G ਟਰਬੋ-V ਪ੍ਰਦਰਸ਼ਨ ਅਤੇ ਸਰੋਤ ਉਪਯੋਗਤਾ
Intel ਨੇ Intel Quartus Prime ਸਾਫਟਵੇਅਰ v19.1 ਨਾਲ ਡਿਜ਼ਾਈਨਾਂ ਨੂੰ ਕੰਪਾਇਲ ਕਰਕੇ ਸਰੋਤ ਦੀ ਵਰਤੋਂ ਅਤੇ ਪ੍ਰਦਰਸ਼ਨ ਨੂੰ ਤਿਆਰ ਕੀਤਾ। ਸਿਰਫ਼ FPGA ਸਰੋਤਾਂ (ਜਿਵੇਂ ਕਿ ਅਡੈਪਟਿਵ ਲੌਜਿਕ ਮੋਡੀਊਲ (ALMs)) ਦੇ ਸ਼ੁਰੂਆਤੀ ਅੰਦਾਜ਼ੇ ਲਈ ਇਹਨਾਂ ਅਨੁਮਾਨਿਤ ਨਤੀਜਿਆਂ ਦੀ ਵਰਤੋਂ ਕਰੋ ਜੋ ਇੱਕ ਪ੍ਰੋਜੈਕਟ ਲਈ ਲੋੜੀਂਦੇ ਹਨ। ਟੀਚਾ ਬਾਰੰਬਾਰਤਾ 300 MHz ਹੈ।
Intel Arria 10 ਡਿਵਾਈਸਾਂ ਲਈ ਡਾਉਨਲਿੰਕ ਐਕਸਲੇਟਰ ਸਰੋਤ ਉਪਯੋਗਤਾ ਅਤੇ ਅਧਿਕਤਮ ਬਾਰੰਬਾਰਤਾ
| ਮੋਡੀਊਲ | fMAX (MHz) | ALMs | ALUTs | ਰਜਿਸਟਰ ਕਰਦਾ ਹੈ | ਮੈਮੋਰੀ (ਬਿੱਟ) | RAM ਬਲਾਕ (M20K) | ਡੀ.ਐਸ.ਪੀ ਬਲਾਕ |
| ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| CRC ਅਟੈਚਮੈਂਟ | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| ਟਰਬੋ ਏਨਕੋਡਰ | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| ਰੇਟ ਮੈਚਰ | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| ਸਬਬਲਾਕ ਇੰਟਰਲੀਵਰ | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| ਬਿੱਟ ਕੁਲੈਕਟਰ | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| ਬਿੱਟ ਚੋਣਕਾਰ ਅਤੇ ਪ੍ਰੂਨਰ | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Intel Arria 10 ਡਿਵਾਈਸਾਂ ਲਈ ਅੱਪਲਿੰਕ ਐਕਸਲੇਟਰ ਸਰੋਤ ਉਪਯੋਗਤਾ ਅਤੇ ਅਧਿਕਤਮ ਬਾਰੰਬਾਰਤਾ
| ਮੋਡੀਊਲ | fMAX (MHz) | ALMs | ਰਜਿਸਟਰ ਕਰਦਾ ਹੈ | ਮੈਮੋਰੀ (ਬਿੱਟ) | RAM ਬਲਾਕ (M20K) | ਡੀ.ਐਸ.ਪੀ ਬਲਾਕ |
| ਅੱਪਲਿੰਕ ਐਕਸਲੇਟਰ | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| ਸਬਬਲਾਕ ਡੀਨਟਰਲੀਵਰ | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| ਟਰਬੋ ਡੀਕੋਡਰ | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
4G Turbo-V Intel FPGA IP ਨਾਲ ਡਿਜ਼ਾਈਨ ਕਰਨਾ
4G ਟਰਬੋ-V IP ਡਾਇਰੈਕਟਰੀ ਢਾਂਚਾ
ਤੁਹਾਨੂੰ IP ਇੰਸਟੌਲਰ ਤੋਂ ਹੱਥੀਂ IP ਇੰਸਟਾਲ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ।
ਇੰਸਟਾਲੇਸ਼ਨ ਡਾਇਰੈਕਟਰੀ ਬਣਤਰ
ਇੱਕ 4G ਟਰਬੋ-V IP ਤਿਆਰ ਕਰਨਾ
ਤੁਸੀਂ ਇੱਕ ਡਾਊਨਲਿੰਕ ਜਾਂ ਅਪਲਿੰਕ ਐਕਸਲੇਟਰ ਬਣਾ ਸਕਦੇ ਹੋ। ਅਪਲਿੰਕ ਐਕਸਲੇਟਰ ਲਈ, ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ dl ਨੂੰ ul ਨਾਲ ਬਦਲੋ ਜਾਂ file ਨਾਮ
- Intel Quartus Prime Pro ਸਾਫਟਵੇਅਰ ਖੋਲ੍ਹੋ।
- ਚੁਣੋ File ➤ ਨਵਾਂ ਪ੍ਰੋਜੈਕਟ ਸਹਾਇਕ।
- ਅੱਗੇ ਕਲਿੱਕ ਕਰੋ.
- ਪ੍ਰੋਜੈਕਟ ਦਾ ਨਾਮ dl_fec_wrapper_top ਦਰਜ ਕਰੋ ਅਤੇ ਪ੍ਰੋਜੈਕਟ ਸਥਾਨ ਦਰਜ ਕਰੋ।
- Arria 10 ਡਿਵਾਈਸ ਚੁਣੋ।
- ਸਮਾਪਤ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
- dl_fec_wrapper_top.qpf ਖੋਲ੍ਹੋ file ਪ੍ਰੋਜੈਕਟ ਡਾਇਰੈਕਟਰੀ 'ਤੇ ਉਪਲਬਧ ਪ੍ਰੋਜੈਕਟ ਵਿਜ਼ਾਰਡ ਦਿਸਦਾ ਹੈ।
- ਪਲੇਟਫਾਰਮ ਡਿਜ਼ਾਈਨਰ ਟੈਬ 'ਤੇ:
- dl_fec_wrapper_top.ip ਬਣਾਓ file ਹਾਰਡਵੇਅਰ tcl ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ file.
- ਡਿਜ਼ਾਈਨ ਬਣਾਉਣ ਲਈ ਜਨਰੇਟ ਐਚਡੀਐਲ 'ਤੇ ਕਲਿੱਕ ਕਰੋ files.
- ਜਨਰੇਟ ਟੈਬ 'ਤੇ, ਜਨਰੇਟ ਟੈਸਟ ਬੈਂਚ ਸਿਸਟਮ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
- ਸੰਸਲੇਸ਼ਣ ਨੂੰ ਜੋੜਨ ਲਈ ਸਾਰੇ ਸ਼ਾਮਲ ਕਰੋ 'ਤੇ ਕਲਿੱਕ ਕਰੋ fileਪ੍ਰੋਜੈਕਟ ਨੂੰ ਐੱਸ. ਦ files src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth ਵਿੱਚ ਹਨ।
- dl_fec_wrapper_top.v ਸੈੱਟ ਕਰੋ file ਉੱਚ ਪੱਧਰੀ ਇਕਾਈ ਦੇ ਰੂਪ ਵਿੱਚ।
- ਇਸ ਪ੍ਰੋਜੈਕਟ ਨੂੰ ਕੰਪਾਇਲ ਕਰਨ ਲਈ ਸਟਾਰਟ ਕੰਪਾਈਲੇਸ਼ਨ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
ਇੱਕ 4G ਟਰਬੋ-V IP ਦੀ ਨਕਲ ਕਰਨਾ
ਇਹ ਕੰਮ ਇੱਕ ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ ਦੀ ਨਕਲ ਕਰਨ ਲਈ ਹੈ। ਇੱਕ ਅਪਲਿੰਕ ਐਕਸਲੇਟਰ ਦੀ ਨਕਲ ਕਰਨ ਲਈ ਹਰੇਕ ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ dl ਨੂੰ ul ਨਾਲ ਬਦਲੋ ਜਾਂ file ਨਾਮ
- ModelSim 10.6d FPGA ਐਡੀਸ਼ਨ ਸਿਮੂਲੇਟਰ ਖੋਲ੍ਹੋ।
- ਡਾਇਰੈਕਟਰੀ ਨੂੰ src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor ਵਿੱਚ ਬਦਲੋ
- QUARTUS_INSTALL_DIR ਨੂੰ msim_setup.tcl ਵਿੱਚ ਆਪਣੀ Intel Quartus Prime ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ ਬਦਲੋ file, ਜੋ \sim\mentor ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ ਹੈ
- ਟ੍ਰਾਂਸਕ੍ਰਿਪਟ ਵਿੰਡੋ ਵਿੱਚ do load_sim.tcl ਕਮਾਂਡ ਦਰਜ ਕਰੋ। ਇਹ ਕਮਾਂਡ ਲਾਇਬ੍ਰੇਰੀ ਤਿਆਰ ਕਰਦੀ ਹੈ files ਅਤੇ ਸਰੋਤ ਨੂੰ ਕੰਪਾਇਲ ਅਤੇ ਸਿਮੂਲੇਟ ਕਰਦਾ ਹੈ filemsim_setup.tcl ਵਿੱਚ s file. ਟੈਸਟ ਵੈਕਟਰ ਵਿੱਚ ਹਨ filename_update.sv \sim ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ.
ਦ fileਨਾਮ ਅੱਪਡੇਟ File ਬਣਤਰ
- ਅਨੁਸਾਰੀ ਟੈਸਟ ਵੈਕਟਰ files sim\mentor\test_vectors ਵਿੱਚ ਹਨ
- Log.txt ਵਿੱਚ ਹਰੇਕ ਟੈਸਟ ਪੈਕੇਟ ਦਾ ਨਤੀਜਾ ਹੁੰਦਾ ਹੈ।
- ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ ਲਈ, encoder_pass_file.txt ਵਿੱਚ ਟੈਸਟ ਪੈਕੇਟਾਂ ਅਤੇ ਏਨਕੋਡਰ ਦੇ ਹਰੇਕ ਸੂਚਕਾਂਕ ਦੀ ਪਾਸ ਰਿਪੋਰਟ ਸ਼ਾਮਲ ਹੁੰਦੀ ਹੈ।file_error.txt ਵਿੱਚ ਟੈਸਟ ਪੈਕੇਟਾਂ ਦੇ ਹਰੇਕ ਸੂਚਕਾਂਕ ਦੀ ਫੇਲ ਰਿਪੋਰਟ ਸ਼ਾਮਲ ਹੁੰਦੀ ਹੈ।
- ਅੱਪਲਿੰਕ ਐਕਸਲੇਟਰ ਲਈ, Error_file.txt ਵਿੱਚ ਟੈਸਟ ਪੈਕੇਟਾਂ ਦੇ ਹਰੇਕ ਸੂਚਕਾਂਕ ਦੀ ਅਸਫਲ ਰਿਪੋਰਟ ਸ਼ਾਮਲ ਹੁੰਦੀ ਹੈ।
4G Turbo-V Intel FPGA IP ਫੰਕਸ਼ਨਲ ਵਰਣਨ
4G Turbo-V Intel FPGA IP ਵਿੱਚ ਇੱਕ ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ ਅਤੇ ਇੱਕ ਅਪਲਿੰਕ ਐਕਸਲੇਟਰ ਸ਼ਾਮਲ ਹੈ।
- ਪੰਨਾ 4 'ਤੇ 9G ਟਰਬੋ-V ਆਰਕੀਟੈਕਚਰ
- ਪੰਨਾ 4 'ਤੇ 11G ਟਰਬੋ-V ਸਿਗਨਲ ਅਤੇ ਇੰਟਰਫੇਸ
- ਪੰਨਾ 4 'ਤੇ 15G ਟਰਬੋ-V ਟਾਈਮਿੰਗ ਡਾਇਗ੍ਰਾਮ
- ਪੰਨਾ 4 'ਤੇ 18G ਟਰਬੋ-V ਲੇਟੈਂਸੀ ਅਤੇ ਥ੍ਰੂਪੁੱਟ
4G ਟਰਬੋ-V ਆਰਕੀਟੈਕਚਰ
4G Turbo-V Intel FPGA IP ਵਿੱਚ ਇੱਕ ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ ਅਤੇ ਇੱਕ ਅਪਲਿੰਕ ਐਕਸਲੇਟਰ ਸ਼ਾਮਲ ਹੈ।
4G ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ
4G ਟਰਬੋ ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ ਵਿੱਚ ਇੱਕ ਕੋਡ ਬਲਾਕ ਸੀਆਰਸੀ ਅਟੈਚਮੈਂਟ ਬਲਾਕ ਅਤੇ ਇੱਕ ਟਰਬੋ ਏਨਕੋਡਰ (ਇੰਟੈਲ ਟਰਬੋ ਐਫਪੀਜੀਏ ਆਈਪੀ) ਅਤੇ ਰੇਟ ਮੈਚਰ ਸ਼ਾਮਲ ਹੁੰਦੇ ਹਨ। ਇਨਪੁਟ ਡੇਟਾ 8-ਬਿੱਟ ਚੌੜਾ ਹੈ ਅਤੇ ਆਉਟਪੁੱਟ ਡੇਟਾ 24-ਬਿੱਟ ਚੌੜਾ ਹੈ। ਰੇਟ ਮੈਚਰ ਵਿੱਚ ਤਿੰਨ ਸਬਬਲਾਕ ਇੰਟਰਲੀਵਰ, ਇੱਕ ਬਿੱਟ ਚੋਣਕਾਰ, ਅਤੇ ਇੱਕ ਬਿੱਟ ਕੁਲੈਕਟਰ ਹੁੰਦੇ ਹਨ।
4G ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ 8-ਬਿੱਟ ਪੈਰਲਲ CRC ਕੰਪਿਊਟੇਸ਼ਨ ਐਲਗੋਰਿਦਮ ਦੇ ਨਾਲ ਇੱਕ ਕੋਡ ਬਲਾਕ CRC ਅਟੈਚਮੈਂਟ ਲਾਗੂ ਕਰਦਾ ਹੈ। CRC ਅਟੈਚਮੈਂਟ ਬਲਾਕ ਦਾ ਇੰਪੁੱਟ 8-ਬਿੱਟ ਚੌੜਾ ਹੈ। ਆਮ ਮੋਡ ਵਿੱਚ, CRC ਬਲਾਕ ਵਿੱਚ ਇਨਪੁਟਸ ਦੀ ਗਿਣਤੀ k-24 ਹੁੰਦੀ ਹੈ, ਜਿੱਥੇ k ਆਕਾਰ ਸੂਚਕਾਂਕ ਦੇ ਅਧਾਰ ਤੇ ਬਲਾਕ ਦਾ ਆਕਾਰ ਹੁੰਦਾ ਹੈ। 24 ਬਿੱਟਾਂ ਦਾ ਵਾਧੂ CRC ਕ੍ਰਮ CRC ਅਟੈਚਮੈਂਟ ਬਲਾਕ ਵਿੱਚ ਡੇਟਾ ਦੇ ਇਨਕਮਿੰਗ ਕੋਡ ਬਲਾਕ ਨਾਲ ਜੁੜਿਆ ਹੁੰਦਾ ਹੈ ਅਤੇ ਫਿਰ ਟਰਬੋ ਏਨਕੋਡਰ ਨੂੰ ਜਾਂਦਾ ਹੈ। CRC ਬਾਈਪਾਸ ਮੋਡ ਵਿੱਚ, ਇਨਪੁਟਸ ਦੀ ਗਿਣਤੀ 8-ਬਿੱਟ ਚੌੜੇ ਦੇ k ਆਕਾਰ ਦੀ ਹੁੰਦੀ ਹੈ ਜੋ ਟਰਬੋ ਏਨਕੋਡਰ ਬਲਾਕ ਨੂੰ ਦਿੱਤੀ ਜਾਂਦੀ ਹੈ।
ਟਰਬੋ ਏਨਕੋਡਰ ਇੱਕ ਸਮਾਨਾਂਤਰ ਸੰਯੁਕਤ ਕਨਵੋਲਿਊਸ਼ਨਲ ਕੋਡ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ। ਇੱਕ ਕਨਵੋਲਿਊਸ਼ਨਲ ਏਨਕੋਡਰ ਇੱਕ ਜਾਣਕਾਰੀ ਕ੍ਰਮ ਨੂੰ ਏਨਕੋਡ ਕਰਦਾ ਹੈ ਅਤੇ ਇੱਕ ਹੋਰ ਕਨਵੋਲਿਊਸ਼ਨਲ ਏਨਕੋਡਰ ਜਾਣਕਾਰੀ ਕ੍ਰਮ ਦੇ ਇੱਕ ਇੰਟਰਲੀਵਡ ਸੰਸਕਰਣ ਨੂੰ ਏਨਕੋਡ ਕਰਦਾ ਹੈ। ਟਰਬੋ ਏਨਕੋਡਰ ਵਿੱਚ ਦੋ 8-ਸਟੇਟ ਕੰਵੋਲਿਊਸ਼ਨਲ ਏਨਕੋਡਰ ਅਤੇ ਇੱਕ ਟਰਬੋ ਕੋਡ ਅੰਦਰੂਨੀ ਇੰਟਰਲੀਵਰ ਹੈ। ਟਰਬੋ ਏਨਕੋਡਰ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਲਈ, ਟਰਬੋ ਆਈਪੀ ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ ਵੇਖੋ। ਰੇਟ ਮੈਚਰ ਟ੍ਰਾਂਸਪੋਰਟ ਬਲਾਕ ਵਿੱਚ ਬਿੱਟਾਂ ਦੀ ਸੰਖਿਆ ਨਾਲ ਉਹਨਾਂ ਬਿੱਟਾਂ ਦੀ ਸੰਖਿਆ ਨਾਲ ਮੇਲ ਖਾਂਦਾ ਹੈ ਜੋ IP ਉਸ ਵੰਡ ਵਿੱਚ ਪ੍ਰਸਾਰਿਤ ਕਰਦਾ ਹੈ। ਰੇਟ ਮੈਚਰ ਦਾ ਇੰਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ 24 ਬਿੱਟ ਹੈ। IP ਹਰੇਕ ਕੋਡ ਬਲਾਕ ਲਈ ਟਰਬੋ ਕੋਡਿਡ ਟਰਾਂਸਪੋਰਟ ਚੈਨਲਾਂ ਲਈ ਰੇਟ ਮੈਚਿੰਗ ਨੂੰ ਪਰਿਭਾਸ਼ਿਤ ਕਰਦਾ ਹੈ। ਰੇਟ ਮੈਚਰ ਵਿੱਚ ਸ਼ਾਮਲ ਹਨ: ਸਬਬਲਾਕ ਇੰਟਰਲੀਵਰ, ਬਿੱਟ ਕੁਲੈਕਟਰ ਅਤੇ ਬਿੱਟ ਚੋਣਕਾਰ। ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ ਟਰਬੋ ਕੋਡਿੰਗ ਤੋਂ ਹਰੇਕ ਆਉਟਪੁੱਟ ਸਟ੍ਰੀਮ ਲਈ ਇੰਟਰਲੀਵੇਡ ਸਬਬਲਾਕ ਸੈਟ ਅਪ ਕਰਦਾ ਹੈ। ਸਟ੍ਰੀਮਾਂ ਵਿੱਚ ਇੱਕ ਸੁਨੇਹਾ ਬਿੱਟ ਸਟ੍ਰੀਮ, ਪਹਿਲੀ ਪੈਰੀਟੀ ਬਿੱਟ ਸਟ੍ਰੀਮ ਅਤੇ ਦੂਜੀ ਪੈਰਿਟੀ ਬਿੱਟ ਸਟ੍ਰੀਮ ਸ਼ਾਮਲ ਹੈ। ਸਬਬਲਾਕ ਇੰਟਰਲੀਵਡ ਦਾ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ 1 ਬਿੱਟ ਚੌੜਾ ਹੈ। ਬਿੱਟ ਕੁਲੈਕਟਰ ਉਹਨਾਂ ਸਟ੍ਰੀਮਾਂ ਨੂੰ ਜੋੜਦਾ ਹੈ ਜੋ ਸਬਬਲਾਕ ਇੰਟਰਲੀਵਰ ਤੋਂ ਆਉਂਦੀਆਂ ਹਨ। ਇਸ ਬਲਾਕ ਵਿੱਚ ਬਫਰ ਹਨ ਜੋ ਸਟੋਰ ਕਰਦੇ ਹਨ:
- ਸਬਬਲਾਕ ਇੰਟਰਲੀਵਡ ਤੋਂ ਸੁਨੇਹੇ ਅਤੇ ਫਿਲਰ ਸਮਰੱਥ ਬਿੱਟ।
- ਸਬਬਲਾਕ ਇੰਟਰਲੀਵਡ ਪੈਰੀਟੀ ਬਿੱਟ ਅਤੇ ਉਹਨਾਂ ਦੇ ਅਨੁਸਾਰੀ ਫਿਲਰ ਬਿੱਟਸ।
ਬਿੱਟ ਕੁਲੈਕਟਰ
4G ਚੈਨਲ ਅੱਪਲਿੰਕ ਐਕਸਲੇਟਰ
4G ਟਰਬੋ ਅਪਲਿੰਕ ਐਕਸਲੇਟਰ ਵਿੱਚ ਇੱਕ ਸਬਬਲਾਕ ਡੀਨਟਰਲੀਵਰ ਅਤੇ ਇੱਕ ਟਰਬੋ ਡੀਕੋਡਰ (Intel Turbo FPGA IP) ਹੁੰਦਾ ਹੈ।
ਡੀਨਟਰਲੀਵਰ ਵਿੱਚ ਤਿੰਨ ਬਲਾਕ ਹੁੰਦੇ ਹਨ ਜਿਸ ਵਿੱਚ ਪਹਿਲੇ ਦੋ ਬਲਾਕ ਸਮਰੂਪ ਹੁੰਦੇ ਹਨ ਅਤੇ ਤੀਜਾ ਬਲਾਕ ਵੱਖਰਾ ਹੁੰਦਾ ਹੈ।
ਤਿਆਰ ਸਿਗਨਲ ਦੀ ਲੇਟੈਂਸੀ 0 ਹੈ।
ਡੀਨਟਰਲੀਵਰ
ਜੇਕਰ ਤੁਸੀਂ ਸਬਬਲਾਕ ਡੀਨਟਰਲੀਵਰ ਲਈ ਬਾਈਪਾਸ ਮੋਡ ਨੂੰ ਚਾਲੂ ਕਰਦੇ ਹੋ, ਤਾਂ IP ਡੇਟਾ ਨੂੰ ਪੜ੍ਹਦਾ ਹੈ ਕਿਉਂਕਿ ਇਹ ਲਗਾਤਾਰ ਸਥਾਨਾਂ ਵਿੱਚ ਮੈਮੋਰੀ ਬਲਾਕਾਂ ਵਿੱਚ ਡੇਟਾ ਲਿਖਦਾ ਹੈ। IP ਡੇਟਾ ਨੂੰ ਇਸ ਤਰ੍ਹਾਂ ਪੜ੍ਹਦਾ ਹੈ ਜਦੋਂ ਇਹ ਬਿਨਾਂ ਕਿਸੇ ਇੰਟਰਲੀਵਿੰਗ ਦੇ ਡੇਟਾ ਨੂੰ ਲਿਖਦਾ ਹੈ। ਸਬਬਲਾਕ ਡੀਨਟਰਲੀਵਰ ਵਿੱਚ ਇਨਪੁਟ ਡੇਟਾ ਦੀ ਸੰਖਿਆ ਬਾਈਪਾਸ ਮੋਡ ਵਿੱਚ K_π ਹੈ ਅਤੇ ਆਉਟਪੁੱਟ ਡੇਟਾ ਦੀ ਲੰਬਾਈ k ਦਾ ਆਕਾਰ ਹੈ (k ਕੋਡ ਬਲਾਕ ਦਾ ਆਕਾਰ cb_size_index ਮੁੱਲ ਦੇ ਅਧਾਰ ਤੇ ਹੈ)। ਸਬਬਲਾਕ ਡੀਨਟਰਲੀਵਰ ਦੇ ਆਉਟਪੁੱਟ ਡੇਟਾ ਦੀ ਲੇਟੈਂਸੀ ਇੰਪੁੱਟ ਬਲਾਕ ਆਕਾਰ K_π 'ਤੇ ਨਿਰਭਰ ਕਰਦੀ ਹੈ। ਤੁਹਾਡੇ ਦੁਆਰਾ ਇਨਪੁਟ ਡੇਟਾ ਦੇ K_π ਕੋਡ ਬਲਾਕ ਆਕਾਰ ਨੂੰ ਲਿਖਣ ਤੋਂ ਬਾਅਦ ਹੀ IP ਡੇਟਾ ਨੂੰ ਪੜ੍ਹਦਾ ਹੈ। ਇਸ ਲਈ ਆਉਟਪੁੱਟ ਦੀ ਲੇਟੈਂਸੀ ਵਿੱਚ ਲਿਖਣ ਦਾ ਸਮਾਂ ਵੀ ਸ਼ਾਮਲ ਹੁੰਦਾ ਹੈ। ਸਬਬਲਾਕ ਇੰਟਰਲੀਵਰ ਆਉਟਪੁੱਟ ਡੇਟਾ ਵਿੱਚ ਲੇਟੈਂਸੀ K_π+17 ਹੈ। ਟਰਬੋ ਡੀਕੋਡਰ s ਦੇ ਅਧਾਰ ਤੇ, ਸਭ ਤੋਂ ਵੱਧ ਸੰਭਾਵਿਤ ਪ੍ਰਸਾਰਿਤ ਕ੍ਰਮ ਦੀ ਗਣਨਾ ਕਰਦਾ ਹੈamples ਕਿ ਇਹ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ. ਵਿਸਤ੍ਰਿਤ ਵਿਆਖਿਆ ਲਈ, ਟਰਬੋ ਕੋਰ IP ਉਪਭੋਗਤਾ ਗਾਈਡ ਵੇਖੋ। ਗਲਤੀ ਠੀਕ ਕਰਨ ਵਾਲੇ ਕੋਡਾਂ ਦੀ ਡੀਕੋਡਿੰਗ ਵੱਖ-ਵੱਖ ਕਨਵੋਲਿਊਸ਼ਨਲ ਕੋਡਾਂ ਲਈ ਸੰਭਾਵਨਾਵਾਂ ਦੀ ਤੁਲਨਾ ਹੈ। ਟਰਬੋ ਡੀਕੋਡਰ ਵਿੱਚ ਦੋ ਸਿੰਗਲ ਸਾਫਟ-ਇਨ ਸਾਫਟ-ਆਉਟ (SISO) ਡੀਕੋਡਰ ਹੁੰਦੇ ਹਨ, ਜੋ ਦੁਹਰਾਅ ਨਾਲ ਕੰਮ ਕਰਦੇ ਹਨ। ਪਹਿਲੇ (ਉੱਪਰ ਡੀਕੋਡਰ) ਦਾ ਆਉਟਪੁੱਟ ਟਰਬੋ ਡੀਕੋਡਿੰਗ ਦੁਹਰਾਅ ਬਣਾਉਣ ਲਈ ਦੂਜੇ ਵਿੱਚ ਫੀਡ ਕਰਦਾ ਹੈ। ਇੰਟਰਲੀਵਰ ਅਤੇ ਡੀਨਟਰਲੀਵਰ ਇਸ ਪ੍ਰਕਿਰਿਆ ਵਿੱਚ ਡੇਟਾ ਨੂੰ ਮੁੜ ਕ੍ਰਮਬੱਧ ਕਰਦੇ ਹਨ।
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਟਰਬੋ ਆਈਪੀ ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ
4G ਟਰਬੋ-V ਸਿਗਨਲ ਅਤੇ ਇੰਟਰਫੇਸ
ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ
ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ ਸਿਗਨਲ
| ਸਿਗਨਲ ਦਾ ਨਾਮ | ਦਿਸ਼ਾ | ਬਿੱਟ ਚੌੜਾਈ | ਵਰਣਨ |
| clk | ਇੰਪੁੱਟ | 1 | 300 MHz ਘੜੀ ਇੰਪੁੱਟ। ਸਾਰੇ ਟਰਬੋ-V IP ਇੰਟਰਫੇਸ ਸਿਗਨਲ ਇਸ ਘੜੀ ਦੇ ਸਮਕਾਲੀ ਹਨ। |
| ਰੀਸੈਟ_ਐਨ | ਇੰਪੁੱਟ | 1 | ਪੂਰੇ IP ਦੇ ਅੰਦਰੂਨੀ ਤਰਕ ਨੂੰ ਰੀਸੈਟ ਕਰਦਾ ਹੈ। |
| sink_valid | ਇੰਪੁੱਟ | 1 | ਜਦੋਂ sink_data 'ਤੇ ਡੇਟਾ ਵੈਧ ਹੁੰਦਾ ਹੈ ਤਾਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। ਜਦੋਂ sink_valid ਦਾ ਦਾਅਵਾ ਨਹੀਂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, ਤਾਂ IP ਉਦੋਂ ਤੱਕ ਪ੍ਰੋਸੈਸਿੰਗ ਨੂੰ ਰੋਕਦਾ ਹੈ ਜਦੋਂ ਤੱਕ ਕਿ ਸਿੰਕ_ਵੈਲਿਡ ਨੂੰ ਦੁਬਾਰਾ ਦਾਅਵਾ ਨਹੀਂ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। |
| ਸਿੰਕ_ਡਾਟਾ | ਇੰਪੁੱਟ | 8 | ਆਮ ਤੌਰ 'ਤੇ ਟ੍ਰਾਂਸਫਰ ਕੀਤੀ ਜਾ ਰਹੀ ਜਾਣਕਾਰੀ ਦਾ ਵੱਡਾ ਹਿੱਸਾ ਹੁੰਦਾ ਹੈ। |
| sink_sop | ਇੰਪੁੱਟ | 1 | ਇੱਕ ਆਉਣ ਵਾਲੇ ਪੈਕੇਟ ਦੀ ਸ਼ੁਰੂਆਤ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ |
| sink_eop | ਇੰਪੁੱਟ | 1 | ਇੱਕ ਆਉਣ ਵਾਲੇ ਪੈਕੇਟ ਦੇ ਅੰਤ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ |
| ਸਿੰਕ_ਤਿਆਰ | ਆਉਟਪੁੱਟ | 1 | ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ IP ਕਦੋਂ ਡਾਟਾ ਸਵੀਕਾਰ ਕਰ ਸਕਦਾ ਹੈ |
| ਸਿੰਕ_ਗਲਤੀ | ਇੰਪੁੱਟ | 2 | ਮੌਜੂਦਾ ਚੱਕਰ ਵਿੱਚ ਟ੍ਰਾਂਸਫਰ ਕੀਤੇ ਡੇਟਾ ਨੂੰ ਪ੍ਰਭਾਵਿਤ ਕਰਨ ਵਾਲੀਆਂ ਗਲਤੀਆਂ ਨੂੰ ਦਰਸਾਉਣ ਲਈ ਦੋ-ਬਿੱਟ ਮਾਸਕ। |
| Crc_enable | ਇੰਪੁੱਟ | 1 | CRC ਬਲਾਕ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ |
| Cb_size_index | ਇੰਪੁੱਟ | 8 | ਇਨਪੁਟ ਕੋਡ ਬਲਾਕ ਆਕਾਰ K |
| ਸਿੰਕ_ਰਮ_ਆਊਟ_ਸਾਈਜ਼ | ਇੰਪੁੱਟ | 20 | ਰੇਟ ਮੈਚਰ ਆਉਟਪੁੱਟ ਬਲਾਕ ਆਕਾਰ, ਈ ਦੇ ਅਨੁਸਾਰੀ। |
| ਸਿੰਕ_ਕੋਡ_ਬਲਾਕ | ਇੰਪੁੱਟ | 15 | ਮੌਜੂਦਾ ਕੋਡ ਬਲਾਕ ਲਈ ਨਰਮ ਬਫਰ ਆਕਾਰ ਐਨ.ਸੀ.ਬੀ |
| ਸਿੰਕ_ਆਰਵੀ_ਆਈਡੀਐਕਸ | ਇੰਪੁੱਟ | 2 | ਰਿਡੰਡੈਂਸੀ ਵਰਜ਼ਨ ਇੰਡੈਕਸ (0,1,2 ਜਾਂ 3) |
| ਸਿੰਕ_ਆਰਐਮ_ਬਾਈਪਾਸ | ਇੰਪੁੱਟ | 1 | ਰੇਟ ਮੈਚਰ ਵਿੱਚ ਬਾਈਪਾਸ ਮੋਡ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ |
| ਸਿੰਕ_ਫਿਲਰ_ਬਿਟਸ | ਇੰਪੁੱਟ | 6 | ਜਦੋਂ IP ਕੋਡ ਬਲਾਕ ਸੈਗਮੈਂਟੇਸ਼ਨ ਕਰਦਾ ਹੈ ਤਾਂ ਟਰਾਂਸਮੀਟਰ 'ਤੇ IP ਸੰਮਿਲਿਤ ਕਰਨ ਵਾਲੇ ਫਿਲਰ ਬਿੱਟਾਂ ਦੀ ਸੰਖਿਆ। |
| source_valid | ਆਉਟਪੁੱਟ | 1 | ਜਦੋਂ ਆਉਟਪੁੱਟ ਲਈ ਵੈਧ ਡੇਟਾ ਹੁੰਦਾ ਹੈ ਤਾਂ IP ਦੁਆਰਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। |
| ਜਾਰੀ… | |||
| ਸਿਗਨਲ ਦਾ ਨਾਮ | ਦਿਸ਼ਾ | ਬਿੱਟ ਚੌੜਾਈ | ਵਰਣਨ |
| ਸਰੋਤ_ਡਾਟਾ | ਆਉਟਪੁੱਟ | 24 | ਟਰਾਂਸਫਰ ਕੀਤੀ ਗਈ ਜਾਣਕਾਰੀ ਦਾ ਵੱਡਾ ਹਿੱਸਾ ਰੱਖਦਾ ਹੈ। ਇਹ ਜਾਣਕਾਰੀ ਉਪਲਬਧ ਹੁੰਦੀ ਹੈ ਜਿੱਥੇ ਪ੍ਰਮਾਣਿਕ ਹੋਣ ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। |
| source_sop | ਆਉਟਪੁੱਟ | 1 | ਇੱਕ ਪੈਕੇਟ ਦੀ ਸ਼ੁਰੂਆਤ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ. |
| ਸਰੋਤ_eop | ਆਉਟਪੁੱਟ | 1 | ਇੱਕ ਪੈਕੇਟ ਦੇ ਅੰਤ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। |
| ਸਰੋਤ_ਤਿਆਰ | ਇੰਪੁੱਟ | 1 | ਡਾਟਾ ਰਿਸੈਪਸ਼ਨ ਵੈਧ ਹੁੰਦਾ ਹੈ ਜਿੱਥੇ ਤਿਆਰ ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ। |
| source_error | ਆਉਟਪੁੱਟ | 2 | ਟਰਬੋ ਐਨਕੋਡਰ ਤੋਂ ਪ੍ਰਸਾਰਿਤ ਗਲਤੀ ਸਿਗਨਲ ਸਰੋਤ ਸਾਈਡ 'ਤੇ Avalon-ST ਪ੍ਰੋਟੋਕੋਲ ਦੀ ਉਲੰਘਣਾ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ
• 00: ਕੋਈ ਗਲਤੀ ਨਹੀਂ • 01: ਪੈਕੇਟ ਦੀ ਸ਼ੁਰੂਆਤ ਗੁੰਮ ਹੈ • 10: ਪੈਕੇਟ ਦਾ ਅੰਤ ਗੁੰਮ ਹੈ • 11: ਪੈਕੇਟ ਦਾ ਅਚਾਨਕ ਅੰਤ ਹੋਰ ਕਿਸਮ ਦੀਆਂ ਤਰੁੱਟੀਆਂ ਨੂੰ ਵੀ 11 ਵਜੋਂ ਚਿੰਨ੍ਹਿਤ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ। |
| ਸਰੋਤ_ਬਲਕ_ਆਕਾਰ | ਆਉਟਪੁੱਟ | 13 | ਆਉਟਪੁੱਟ ਕੋਡ ਬਲਾਕ ਆਕਾਰ K |
ਅੱਪਲਿੰਕ ਐਕਸਲੇਟਰ ਇੰਟਰਫੇਸ
ਅੱਪਲਿੰਕ ਐਕਸਲੇਟਰ ਸਿਗਨਲ
| ਸਿਗਨਲ | ਦਿਸ਼ਾ | ਬਿੱਟ ਚੌੜਾਈ | ਵਰਣਨ |
| clk | ਇੰਪੁੱਟ | 1 | 300 MHz ਘੜੀ ਇੰਪੁੱਟ। ਸਾਰੇ ਟਰਬੋ-V IP ਇੰਟਰਫੇਸ ਸਿਗਨਲ ਇਸ ਘੜੀ ਦੇ ਸਮਕਾਲੀ ਹਨ। |
| ਰੀਸੈਟ_ਐਨ | ਇੰਪੁੱਟ | 1 | ਇਨਪੁਟ ਕਲਾਕ ਸਿਗਨਲ ਨੂੰ ਰੀਸੈਟ ਕਰੋ |
| sink_valid | ਇੰਪੁੱਟ | 1 | Avalon ਸਟ੍ਰੀਮਿੰਗ ਇਨਪੁਟ ਵੈਧ ਹੈ |
| ਸਿੰਕ_ਡਾਟਾ | ਇੰਪੁੱਟ | 24 | Avalon ਸਟ੍ਰੀਮਿੰਗ ਇਨਪੁਟ ਡੇਟਾ |
| sink_sop | ਇੰਪੁੱਟ | 1 | ਏਵਲੋਨ ਸਟ੍ਰੀਮਿੰਗ ਇਨਪੁਟ ਪੈਕੇਟ ਦੀ ਸ਼ੁਰੂਆਤ |
| sink_eop | ਇੰਪੁੱਟ | 1 | ਏਵਲੋਨ ਸਟ੍ਰੀਮਿੰਗ ਇੰਪੁੱਟ ਪੈਕੇਟ ਦਾ ਅੰਤ |
| ਜਾਰੀ… | |||
| ਸਿਗਨਲ | ਦਿਸ਼ਾ | ਬਿੱਟ ਚੌੜਾਈ | ਵਰਣਨ |
| ਸਿੰਕ_ਤਿਆਰ | ਇੰਪੁੱਟ | 1 | Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਪੁੱਟ ਤਿਆਰ ਹੈ |
| conf_valid | ਇੰਪੁੱਟ | 1 | ਇਨਪੁਟ ਕੌਂਫਿਗਰੇਸ਼ਨ ਕੰਡਿਊਟ ਵੈਧ ਹੈ |
| cb_size_index | ਇੰਪੁੱਟ | 8 | ਬਲਾਕ ਆਕਾਰ ਦੁਹਰਾਓ ਸੂਚਕਾਂਕ |
| ਅਧਿਕਤਮ_ਦੁਹਰਾਓ | ਇੰਪੁੱਟ | 5 | ਵੱਧ ਤੋਂ ਵੱਧ ਦੁਹਰਾਓ |
| rm_bypass | ਇੰਪੁੱਟ | 1 | ਬਾਈਪਾਸ ਮੋਡ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ |
| sel_CRC24A | ਇੰਪੁੱਟ | 1 | CRC ਦੀ ਕਿਸਮ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰਦਾ ਹੈ ਜਿਸਦੀ ਤੁਹਾਨੂੰ ਮੌਜੂਦਾ ਡਾਟਾ ਬਲਾਕ ਲਈ ਲੋੜ ਹੈ:
• 0: CRC24A • 1: CRC24B |
| conf_ready | ਇੰਪੁੱਟ | 1 | ਇੰਪੁੱਟ ਕੌਂਫਿਗਰੇਸ਼ਨ ਕੰਡਿਊਟ ਤਿਆਰ ਹੈ |
| source_valid | ਆਉਟਪੁੱਟ | 1 | Avalon ਸਟ੍ਰੀਮਿੰਗ ਆਉਟਪੁੱਟ ਵੈਧ ਹੈ |
| ਸਰੋਤ_ਡਾਟਾ | ਆਉਟਪੁੱਟ | 16 | Avalon ਸਟ੍ਰੀਮਿੰਗ ਆਉਟਪੁੱਟ ਡਾਟਾ |
| source_sop | ਆਉਟਪੁੱਟ | 1 | ਏਵਲੋਨ ਸਟ੍ਰੀਮਿੰਗ ਆਉਟਪੁੱਟ ਪੈਕੇਟ ਦੀ ਸ਼ੁਰੂਆਤ |
| ਸਰੋਤ_eop | ਆਉਟਪੁੱਟ | 1 | ਏਵਲੋਨ ਸਟ੍ਰੀਮਿੰਗ ਆਉਟਪੁੱਟ ਪੈਕੇਟ ਦਾ ਅੰਤ |
| source_error | ਆਉਟਪੁੱਟ | 2 | ਸਰੋਤ ਸਾਈਡ 'ਤੇ ਐਵਲੋਨ ਸਟ੍ਰੀਮਿੰਗ ਪ੍ਰੋਟੋਕੋਲ ਦੀ ਉਲੰਘਣਾ ਨੂੰ ਦਰਸਾਉਂਦਾ ਗਲਤੀ ਸੰਕੇਤ:
• 00: ਕੋਈ ਗਲਤੀ ਨਹੀਂ • 01: ਪੈਕੇਟ ਦੀ ਸ਼ੁਰੂਆਤ ਗੁੰਮ ਹੈ • 10: ਪੈਕੇਟ ਦਾ ਅੰਤ ਗੁੰਮ ਹੈ • 11: ਪੈਕੇਟ ਦਾ ਅਚਾਨਕ ਅੰਤ ਹੋਰ ਕਿਸਮ ਦੀਆਂ ਤਰੁੱਟੀਆਂ ਨੂੰ ਵੀ 11 ਵਜੋਂ ਚਿੰਨ੍ਹਿਤ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ। |
| ਸਰੋਤ_ਤਿਆਰ | ਆਉਟਪੁੱਟ | 1 | Avalon ਸਟ੍ਰੀਮਿੰਗ ਆਉਟਪੁੱਟ ਤਿਆਰ ਹੈ |
| CRC_ਕਿਸਮ | ਆਉਟਪੁੱਟ | 1 | CRC ਦੀ ਕਿਸਮ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ ਜੋ ਮੌਜੂਦਾ ਡਾਟਾ ਬਲਾਕ ਲਈ ਵਰਤਿਆ ਗਿਆ ਸੀ:
• 0: CRC24A • 1: CRC24B |
| source_blk_size | ਆਉਟਪੁੱਟ | 13 | ਆਊਟਗੋਇੰਗ ਬਲਾਕ ਦਾ ਆਕਾਰ ਦੱਸਦਾ ਹੈ |
| CRC_ਪਾਸ | ਆਉਟਪੁੱਟ | 1 | ਇਹ ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਕੀ CRC ਸਫਲ ਸੀ:
• 0: ਫੇਲ • 1: ਪਾਸ |
| source_iter | ਆਉਟਪੁੱਟ | 5 | ਅੱਧੇ ਦੁਹਰਾਓ ਦੀ ਸੰਖਿਆ ਦਿਖਾਉਂਦਾ ਹੈ ਜਿਸ ਤੋਂ ਬਾਅਦ ਟਰਬੋ ਡੀਕੋਡਰ ਮੌਜੂਦਾ ਡੇਟਾ ਬਲਾਕ ਦੀ ਪ੍ਰਕਿਰਿਆ ਕਰਨਾ ਬੰਦ ਕਰ ਦਿੰਦਾ ਹੈ। |
DSP Intel FPGA IP ਵਿੱਚ Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ
ਏਵਲੋਨ ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਇੱਕ ਸਰੋਤ ਇੰਟਰਫੇਸ ਤੋਂ ਸਿੰਕ ਇੰਟਰਫੇਸ ਵਿੱਚ ਡੇਟਾ ਟ੍ਰਾਂਸਫਰ ਲਈ ਇੱਕ ਮਿਆਰੀ, ਲਚਕਦਾਰ ਅਤੇ ਮਾਡਯੂਲਰ ਪ੍ਰੋਟੋਕੋਲ ਨੂੰ ਪਰਿਭਾਸ਼ਿਤ ਕਰਦੇ ਹਨ। ਇਨਪੁਟ ਇੰਟਰਫੇਸ ਇੱਕ ਐਵਲੋਨ ਸਟ੍ਰੀਮਿੰਗ ਸਿੰਕ ਹੈ ਅਤੇ ਆਉਟਪੁੱਟ ਇੰਟਰਫੇਸ ਇੱਕ ਐਵਲੋਨ ਸਟ੍ਰੀਮਿੰਗ ਸਰੋਤ ਹੈ। Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਕਈ ਚੈਨਲਾਂ ਵਿੱਚ ਇੰਟਰਲੀਵਡ ਪੈਕੇਟਾਂ ਦੇ ਨਾਲ ਪੈਕੇਟ ਟ੍ਰਾਂਸਫਰ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਸਿਗਨਲ ਚੈਨਲਾਂ ਜਾਂ ਪੈਕੇਟ ਸੀਮਾਵਾਂ ਦੇ ਗਿਆਨ ਤੋਂ ਬਿਨਾਂ ਡੇਟਾ ਦੀ ਇੱਕ ਸਿੰਗਲ ਸਟ੍ਰੀਮ ਦਾ ਸਮਰਥਨ ਕਰਨ ਵਾਲੇ ਰਵਾਇਤੀ ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਦਾ ਵਰਣਨ ਕਰ ਸਕਦੇ ਹਨ। ਅਜਿਹੇ ਇੰਟਰਫੇਸਾਂ ਵਿੱਚ ਆਮ ਤੌਰ 'ਤੇ ਡਾਟਾ, ਤਿਆਰ, ਅਤੇ ਵੈਧ ਸਿਗਨਲ ਹੁੰਦੇ ਹਨ। ਏਵਲੋਨ ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਬਰਸਟ ਅਤੇ ਪੈਕੇਟ ਟ੍ਰਾਂਸਫਰ ਲਈ ਵਧੇਰੇ ਗੁੰਝਲਦਾਰ ਪ੍ਰੋਟੋਕੋਲ ਦਾ ਸਮਰਥਨ ਵੀ ਕਰ ਸਕਦੇ ਹਨ ਅਤੇ ਕਈ ਚੈਨਲਾਂ ਵਿੱਚ ਇੰਟਰਲੀਵਡ ਪੈਕੇਟਾਂ ਦੇ ਨਾਲ। Avalon ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਮੂਲ ਰੂਪ ਵਿੱਚ ਮਲਟੀਚੈਨਲ ਡਿਜ਼ਾਈਨ ਨੂੰ ਸਿੰਕ੍ਰੋਨਾਈਜ਼ ਕਰਦਾ ਹੈ, ਜੋ ਤੁਹਾਨੂੰ ਗੁੰਝਲਦਾਰ ਨਿਯੰਤਰਣ ਤਰਕ ਨੂੰ ਲਾਗੂ ਕੀਤੇ ਬਿਨਾਂ ਕੁਸ਼ਲ, ਸਮਾਂ-ਮਲਟੀਪਲੈਕਸ ਲਾਗੂਕਰਨਾਂ ਨੂੰ ਪ੍ਰਾਪਤ ਕਰਨ ਦੀ ਇਜਾਜ਼ਤ ਦਿੰਦਾ ਹੈ। ਐਵਲੋਨ ਸਟ੍ਰੀਮਿੰਗ ਇੰਟਰਫੇਸ ਬੈਕਪ੍ਰੈਸ਼ਰ ਦਾ ਸਮਰਥਨ ਕਰਦੇ ਹਨ, ਜੋ ਕਿ ਇੱਕ ਪ੍ਰਵਾਹ ਨਿਯੰਤਰਣ ਵਿਧੀ ਹੈ ਜਿੱਥੇ ਇੱਕ ਸਿੰਕ ਡੇਟਾ ਭੇਜਣਾ ਬੰਦ ਕਰਨ ਲਈ ਇੱਕ ਸਰੋਤ ਨੂੰ ਸੰਕੇਤ ਦੇ ਸਕਦਾ ਹੈ। ਸਿੰਕ ਆਮ ਤੌਰ 'ਤੇ ਡਾਟਾ ਦੇ ਪ੍ਰਵਾਹ ਨੂੰ ਰੋਕਣ ਲਈ ਬੈਕਪ੍ਰੈਸ਼ਰ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ ਜਦੋਂ ਇਸਦੇ FIFO ਬਫਰ ਭਰ ਜਾਂਦੇ ਹਨ ਜਾਂ ਜਦੋਂ ਇਸਦੇ ਆਉਟਪੁੱਟ 'ਤੇ ਭੀੜ ਹੁੰਦੀ ਹੈ।
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
Avalon ਇੰਟਰਫੇਸ ਨਿਰਧਾਰਨ
4G ਟਰਬੋ-V ਟਾਈਮਿੰਗ ਡਾਇਗ੍ਰਾਮ
ਕੋਡਬਲਾਕ 40 ਨਾਲ ਤਰਕ ਲਿਖਣ ਲਈ ਟਾਈਮਿੰਗ ਡਾਇਗਰਾਮ
IP:
- ਕਾਲਮ 20 ਤੋਂ 0 ਵਿੱਚ null 19 ਬਿੱਟ ਰੱਖਦਾ ਹੈ ਅਤੇ ਕਾਲਮ 20 ਤੋਂ ਡਾਟਾ ਬਿੱਟ ਲਿਖਦਾ ਹੈ।
- 44 ਘੜੀ ਚੱਕਰਾਂ ਵਿੱਚ ਮੈਮੋਰੀ ਵਿੱਚ ਸਾਰੇ 6 ਬਿੱਟ ਲਿਖਦਾ ਹੈ।
- ਕਾਲਮ 28 ਤੋਂ 31 ਵਿੱਚ ਟ੍ਰੇਲਿਸ ਸਮਾਪਤੀ ਬਿੱਟ ਲਿਖਦਾ ਹੈ।
- ਵਾਧੇ ਹਰ ਕਤਾਰ ਲਈ ਪਤਾ ਲਿਖਦੇ ਹਨ।
- ਇੱਕ ਵਾਰ ਵਿੱਚ 8 ਵਿਅਕਤੀਗਤ RAM ਲਈ ਰਾਈਟ ਇਨੇਬਲ ਸਿਗਨਲ ਤਿਆਰ ਕਰਦਾ ਹੈ।
IP RAM ਵਿੱਚ ਫਿਲਰ ਬਿੱਟ ਨਹੀਂ ਲਿਖਦਾ ਹੈ। ਇਸਦੀ ਬਜਾਏ, IP RAM ਵਿੱਚ ਫਿਲਟਰ ਬਿੱਟਾਂ ਲਈ ਪਲੇਸ ਹੋਲਡਰ ਨੂੰ ਛੱਡ ਦਿੰਦਾ ਹੈ ਅਤੇ ਪੜ੍ਹਨ ਦੀ ਪ੍ਰਕਿਰਿਆ ਦੌਰਾਨ NULL ਬਿੱਟਾਂ ਨੂੰ ਆਉਟਪੁੱਟ ਵਿੱਚ ਦਾਖਲ ਕਰਦਾ ਹੈ। ਪਹਿਲੀ ਲਿਖਤ ਕਾਲਮ 20 ਤੋਂ ਸ਼ੁਰੂ ਹੁੰਦੀ ਹੈ।
ਕੋਡਬਲਾਕ 40 ਦੇ ਨਾਲ ਰੀਡ ਲਾਜਿਕ ਲਈ ਟਾਈਮਿੰਗ ਡਾਇਗ੍ਰਾਮ
ਹਰੇਕ ਰੀਡ ਲਈ, ਤੁਸੀਂ ਇੱਕ ਘੜੀ ਦੇ ਚੱਕਰ ਵਿੱਚ 8 ਬਿੱਟ ਦੇਖਦੇ ਹੋ ਪਰ ਸਿਰਫ਼ ਦੋ ਬਿੱਟ ਵੈਧ ਹਨ। IP ਇਹਨਾਂ ਦੋ ਬਿੱਟਾਂ ਨੂੰ ਸ਼ਿਫਟ ਰਜਿਸਟਰ ਵਿੱਚ ਲਿਖਦਾ ਹੈ। ਜਦੋਂ IP 8 ਬਿੱਟ ਬਣਾਉਂਦਾ ਹੈ ਤਾਂ ਇਹ ਉਹਨਾਂ ਨੂੰ ਆਉਟਪੁੱਟ ਇੰਟਰਫੇਸ ਤੇ ਭੇਜਦਾ ਹੈ।
ਕੋਡਬਲਾਕ 6144 ਨਾਲ ਤਰਕ ਲਿਖਣ ਲਈ ਟਾਈਮਿੰਗ ਡਾਇਗਰਾਮ
ਫਿਲਰ ਬਿੱਟ ਕਾਲਮ 0 ਤੋਂ 27 ਤੱਕ ਹਨ ਅਤੇ ਡਾਟਾ ਬਿੱਟ ਕਾਲਮ 28 ਤੱਕ ਹਨ। IP:
- 6,148 ਘੜੀ ਚੱਕਰਾਂ ਵਿੱਚ ਮੈਮੋਰੀ ਵਿੱਚ ਸਾਰੇ 769 ਬਿੱਟ ਲਿਖਦਾ ਹੈ।
- ਕਾਲਮ 28 ਤੋਂ 31 ਵਿੱਚ ਟ੍ਰੇਲਿਸ ਸਮਾਪਤੀ ਬਿੱਟ ਲਿਖਦਾ ਹੈ।
- ਵਾਧੇ ਹਰ ਕਤਾਰ ਲਈ ਪਤਾ ਲਿਖਦੇ ਹਨ।
- ਇੱਕ ਵਾਰ ਵਿੱਚ 8 ਵਿਅਕਤੀਗਤ RAM ਲਈ ਤਿਆਰ ਰਾਈਟ ਇਨੇਬਲ ਸਿਗਨਲ ਤਿਆਰ ਕਰਦਾ ਹੈ।
IP RAM ਵਿੱਚ ਫਿਲਰ ਬਿੱਟ ਨਹੀਂ ਲਿਖਦਾ ਹੈ। ਇਸ ਦੀ ਬਜਾਏ IP RAM ਵਿੱਚ ਫਿਲਟਰ ਬਿੱਟਾਂ ਲਈ ਪਲੇਸ ਹੋਲਡਰ ਨੂੰ ਛੱਡ ਦਿੰਦਾ ਹੈ ਅਤੇ ਪੜ੍ਹਨ ਦੀ ਪ੍ਰਕਿਰਿਆ ਦੌਰਾਨ NULL ਬਿੱਟਾਂ ਨੂੰ ਆਉਟਪੁੱਟ ਵਿੱਚ ਦਾਖਲ ਕਰਦਾ ਹੈ। ਪਹਿਲੀ ਲਿਖਤ ਕਾਲਮ 28 ਤੋਂ ਸ਼ੁਰੂ ਹੁੰਦੀ ਹੈ।
ਕੋਡਬਲਾਕ 6144 ਦੇ ਨਾਲ ਰੀਡ ਲਾਜਿਕ ਲਈ ਟਾਈਮਿੰਗ ਡਾਇਗ੍ਰਾਮ
ਰੀਡ ਸਾਈਡ 'ਤੇ, ਹਰੇਕ ਰੀਡ 8 ਬਿੱਟ ਦਿੰਦਾ ਹੈ। 193ਵੀਂ ਕਤਾਰ ਨੂੰ ਪੜ੍ਹਦੇ ਸਮੇਂ, IP 8 ਬਿੱਟ ਪੜ੍ਹਦਾ ਹੈ, ਪਰ ਸਿਰਫ਼ ਇੱਕ ਬਿੱਟ ਵੈਧ ਹੈ। IP ਸ਼ਿਫਟ ਰਜਿਸਟਰਾਂ ਦੇ ਨਾਲ ਅੱਠ ਬਿੱਟ ਬਣਾਉਂਦਾ ਹੈ ਅਤੇ ਉਹਨਾਂ ਨੂੰ ਅਗਲੇ ਕਾਲਮ ਤੋਂ ਪੜ੍ਹ ਕੇ ਭੇਜਦਾ ਹੈ।
ਇਨਪੁਟ ਟਾਈਮਿੰਗ ਡਾਇਗ੍ਰਾਮ
ਆਉਟਪੁੱਟ ਟਾਈਮਿੰਗ ਡਾਇਗ੍ਰਾਮ
4G ਟਰਬੋ-V ਲੇਟੈਂਸੀ ਅਤੇ ਥ੍ਰੂਪੁੱਟ
ਲੇਟੈਂਸੀ ਨੂੰ ਇਨਪੁਟ ਪਹਿਲੇ ਪੈਕੇਟ SOP ਤੋਂ ਲੈ ਕੇ ਪਹਿਲੇ ਪੈਕੇਟ SOP ਦੇ ਵਿਚਕਾਰ ਮਾਪਿਆ ਜਾਂਦਾ ਹੈ। ਪ੍ਰੋਸੈਸਿੰਗ ਸਮਾਂ ਇੰਪੁੱਟ ਪਹਿਲੇ ਪੈਕੇਟ SOP ਤੋਂ ਲੈ ਕੇ ਆਖਰੀ ਪੈਕੇਟ EOP ਦੇ ਵਿਚਕਾਰ ਮਾਪਿਆ ਜਾਂਦਾ ਹੈ।
ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ
ਥ੍ਰੁਪੁੱਟ ਉਹ ਦਰ ਹੈ ਜਿਸ 'ਤੇ IP ਇੰਪੁੱਟ ਨੂੰ ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ ਵਿੱਚ ਪੰਪ ਕਰ ਸਕਦਾ ਹੈ ਕਿਉਂਕਿ ਇਹ ਤਿਆਰ ਹੈ।
ਡਾਊਨਲਿੰਕ ਐਕਸਲੇਟਰ ਲੇਟੈਂਸੀ, ਪ੍ਰੋਸੈਸਿੰਗ ਸਮਾਂ, ਅਤੇ ਥ੍ਰੋਪੁੱਟ
6,144 ਦੇ ਅਧਿਕਤਮ K ਆਕਾਰ ਅਤੇ 11,522 ਦੇ E ਆਕਾਰ ਦੇ ਨਾਲ। ਪ੍ਰੋਸੈਸਿੰਗ ਸਮਾਂ 13 ਕੋਡ ਬਲਾਕਾਂ ਲਈ ਮਾਪਿਆ ਗਿਆ। ਘੜੀ ਦੀ ਗਤੀ 300 MHz ਹੈ।
| K | E | ਲੇਟੈਂਸੀ | ਪ੍ਰਕਿਰਿਆ ਕਰਨ ਦਾ ਸਮਾਂ | ਇਨਪੁਟ ਥ੍ਰੋਪੁੱਟ | ||
| (ਚੱਕਰ) | (ਸਾਨੂੰ) | (ਚੱਕਰ) | (ਸਾਨੂੰ) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
ਲੇਟੈਂਸੀ ਅਤੇ ਪ੍ਰੋਸੈਸਿੰਗ ਸਮੇਂ ਦੀ ਗਣਨਾ
- ਚਿੱਤਰ ਲੇਟੈਂਸੀ, ਪ੍ਰੋਸੈਸਿੰਗ ਸਮਾਂ, ਅਤੇ ਥ੍ਰੁਪੁੱਟ ਦੀ ਗਣਨਾ ਕਰਨ ਦੀ ਵਿਧੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
K ਆਕਾਰ ਬਨਾਮ ਲੇਟੈਂਸੀ
K ਆਕਾਰ ਬਨਾਮ ਲੇਟੈਂਸੀ
- k = 40 ਤੋਂ 1408 ਤੱਕ
ਅੱਪਲਿੰਕ ਐਕਸਲੇਟਰ ਲੇਟੈਂਸੀ ਅਤੇ ਪ੍ਰੋਸੈਸਿੰਗ ਸਮਾਂ
- ਅਧਿਕਤਮ ਦੁਹਰਾਓ ਸੰਖਿਆ ਦੇ ਨਾਲ = 6. ਘੜੀ ਦੀ ਗਤੀ 300 MHz ਹੈ।
K E ਲੇਟੈਂਸੀ ਪ੍ਰਕਿਰਿਆ ਕਰਨ ਦਾ ਸਮਾਂ (ਚੱਕਰ) (ਸਾਨੂੰ) (ਚੱਕਰ) (ਸਾਨੂੰ) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
ਅੱਪਲਿੰਕ ਐਕਸਲੇਟਰ ਲੇਟੈਂਸੀ ਅਤੇ ਪ੍ਰੋਸੈਸਿੰਗ ਸਮਾਂ
- ਅਧਿਕਤਮ ਦੁਹਰਾਓ ਸੰਖਿਆ = 8 ਦੇ ਨਾਲ
| K | E | ਲੇਟੈਂਸੀ | ਪ੍ਰਕਿਰਿਆ ਕਰਨ ਦਾ ਸਮਾਂ | ||
| (ਚੱਕਰ) | (ਸਾਨੂੰ) | (ਚੱਕਰ) | (ਸਾਨੂੰ) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| ਜਾਰੀ… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
K ਆਕਾਰ ਬਨਾਮ ਲੇਟੈਂਸੀ
- ਅਧਿਕਤਮ_iter=6 ਲਈ
ਚਿੱਤਰ 19. K ਆਕਾਰ ਬਨਾਮ ਪ੍ਰੋਸੈਸਿੰਗ ਸਮਾਂ
- ਅਧਿਕਤਮ_iter=6 ਲਈ
K ਆਕਾਰ ਬਨਾਮ ਲੇਟੈਂਸੀ
- ਅਧਿਕਤਮ_iter=8 ਲਈ
K ਆਕਾਰ ਬਨਾਮ ਪ੍ਰੋਸੈਸਿੰਗ ਸਮਾਂ
- ਅਧਿਕਤਮ_iter=8 ਲਈ
4G Turbo-V Intel FPGA IP ਯੂਜ਼ਰ ਗਾਈਡ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ
| ਮਿਤੀ | IP ਸੰਸਕਰਣ | Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ | ਤਬਦੀਲੀਆਂ |
| 2020.11.18 | 1.0.0 | 20.1 | ਵਿੱਚ ਟੇਬਲ ਹਟਾਇਆ ਗਿਆ 4G ਟਰਬੋ-V ਪ੍ਰਦਰਸ਼ਨ ਅਤੇ ਸਰੋਤ ਉਪਯੋਗਤਾ |
| 2020.06.02 | 1.0.0 | 20.1 | ਸ਼ੁਰੂਆਤੀ ਰੀਲੀਜ਼। |
ਇੰਟੇਲ ਕਾਰਪੋਰੇਸ਼ਨ. ਸਾਰੇ ਹੱਕ ਰਾਖਵੇਂ ਹਨ. Intel, Intel ਲੋਗੋ, ਅਤੇ ਹੋਰ Intel ਚਿੰਨ੍ਹ Intel ਕਾਰਪੋਰੇਸ਼ਨ ਜਾਂ ਇਸਦੀਆਂ ਸਹਾਇਕ ਕੰਪਨੀਆਂ ਦੇ ਟ੍ਰੇਡਮਾਰਕ ਹਨ। Intel ਆਪਣੇ FPGA ਅਤੇ ਸੈਮੀਕੰਡਕਟਰ ਉਤਪਾਦਾਂ ਦੇ ਪ੍ਰਦਰਸ਼ਨ ਨੂੰ Intel ਦੀ ਸਟੈਂਡਰਡ ਵਾਰੰਟੀ ਦੇ ਅਨੁਸਾਰ ਮੌਜੂਦਾ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਲਈ ਵਾਰੰਟ ਦਿੰਦਾ ਹੈ, ਪਰ ਬਿਨਾਂ ਨੋਟਿਸ ਦੇ ਕਿਸੇ ਵੀ ਸਮੇਂ ਕਿਸੇ ਵੀ ਉਤਪਾਦ ਅਤੇ ਸੇਵਾਵਾਂ ਵਿੱਚ ਤਬਦੀਲੀਆਂ ਕਰਨ ਦਾ ਅਧਿਕਾਰ ਰਾਖਵਾਂ ਰੱਖਦਾ ਹੈ। ਇੰਟੇਲ ਇੱਥੇ ਵਰਣਿਤ ਕਿਸੇ ਵੀ ਜਾਣਕਾਰੀ, ਉਤਪਾਦ, ਜਾਂ ਸੇਵਾ ਦੀ ਅਰਜ਼ੀ ਜਾਂ ਵਰਤੋਂ ਤੋਂ ਪੈਦਾ ਹੋਣ ਵਾਲੀ ਕੋਈ ਜ਼ਿੰਮੇਵਾਰੀ ਜਾਂ ਜ਼ਿੰਮੇਵਾਰੀ ਨਹੀਂ ਲੈਂਦਾ, ਸਿਵਾਏ ਇੰਟੇਲ ਦੁਆਰਾ ਲਿਖਤੀ ਤੌਰ 'ਤੇ ਸਪੱਸ਼ਟ ਤੌਰ 'ਤੇ ਸਹਿਮਤ ਹੋਏ। Intel ਗਾਹਕਾਂ ਨੂੰ ਕਿਸੇ ਵੀ ਪ੍ਰਕਾਸ਼ਿਤ ਜਾਣਕਾਰੀ 'ਤੇ ਭਰੋਸਾ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ ਅਤੇ ਉਤਪਾਦਾਂ ਜਾਂ ਸੇਵਾਵਾਂ ਲਈ ਆਰਡਰ ਦੇਣ ਤੋਂ ਪਹਿਲਾਂ ਡਿਵਾਈਸ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਨਵੀਨਤਮ ਸੰਸਕਰਣ ਪ੍ਰਾਪਤ ਕਰਨ ਦੀ ਸਲਾਹ ਦਿੱਤੀ ਜਾਂਦੀ ਹੈ। *ਹੋਰ ਨਾਵਾਂ ਅਤੇ ਬ੍ਰਾਂਡਾਂ 'ਤੇ ਦੂਜਿਆਂ ਦੀ ਸੰਪਤੀ ਵਜੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ।
ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ
 |
intel 4G Turbo-V FPGA IP [pdf] ਯੂਜ਼ਰ ਗਾਈਡ 4G ਟਰਬੋ-V FPGA IP, 4G ਟਰਬੋ-V, FPGA IP |
