Intel FPGA Integer Aritmetika IP Cores Gwida għall-Utent

Kontenut ħabi

1 FPGA Integer Aritmetika IP Cores

2 Dokumenti / Riżorsi

2.1 Referenzi

3 Karigi Relatati

FPGA Integer Aritmetika IP Cores

View Fullscreen

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent
Aġġornat għal Intel® Quartus® Prime Design Suite: 20.3

Verżjoni Online Ibgħat Feedback

UG-01063

ID: 683490 Verżjoni: 2020.10.05

Kontenut
Kontenut
1. Intel FPGA Integer Arithmetic IP Cores………………………………………………………………….. 5
2. LPM_COUNTER (Kontro) IP Core……………………………………………………………………….. 7 2.1. Karatteristiċi…………………………………………………………………………………………………………7 2.2. Prototip Verilog HDL……………………………………………………………………………….. 8 2.3. Dikjarazzjoni tal-Komponent VHDL……………………………………………………………………………….8 2.4. VHDL LIBRARY_USE Dikjarazzjoni………………………………………………………………… 9 2.5. Portijiet……………………………………………………………………………………………………..9 2.6. Parametri…………………………………………………………………………………………… 10
3. LPM_DIVIDE (Divider) Intel FPGA IP Core………………………………………………………….. 12 3.1. Karatteristiċi………………………………………………………………………………………………. 12 3.2. Prototip Verilog HDL……………………………………………………………………………… 12 3.3. Dikjarazzjoni tal-Komponent VHDL……………………………………………………………………………….. 13 3.4. Dikjarazzjoni VHDL LIBRARY_USE…………………………………………………………………. 13 3.5. Portijiet…………………………………………………………………………………………………… 13 3.6. Parametri…………………………………………………………………………………………… 14
4. LPM_MULT (Multiplikatur) IP Core………………………………………………………………………………………. 16 4.1. Karatteristiċi………………………………………………………………………………………………. 16 4.2. Prototip Verilog HDL……………………………………………………………………………… 17 4.3. Dikjarazzjoni tal-Komponent VHDL…………………………………………………………………….. 17 4.4. Dikjarazzjoni VHDL LIBRARY_USE…………………………………………………………………. 17 4.5. Sinjali…………………………………………………………………………………………………………… 18 4.6. Parametri għal Stratix V, Arria V, Cyclone V, u Intel Cyclone 10 LP Devices…………… 18 4.6.1. Tab Ġenerali……………………………………………………………………………………18 4.6.2. Ġenerali 2 Tab……………………………………………………………………………… 19 4.6.3. Tab tal-Pipelining……………………………………………………………………………… 19 4.7. Parametri għall-Apparat Intel Stratix 10, Intel Arria 10, u Intel Cyclone 10 GX……….. 20 4.7.1. Tab Ġenerali…………………………………………………………………………………20 4.7.2. Ġenerali 2 Tab……………………………………………………………………………… 20 4.7.3. Pipelining………………………………………………………………………………………………21
5. LPM_ADD_SUB (Żid/Inaqqas)……………………………………………………………………………… 22 5.1. Karatteristiċi………………………………………………………………………………………………. 22 5.2. Prototip Verilog HDL……………………………………………………………………………… 23 5.3. Dikjarazzjoni tal-Komponent VHDL……………………………………………………………………………….. 23 5.4. Dikjarazzjoni VHDL LIBRARY_USE…………………………………………………………………. 23 5.5. Portijiet………………………………………………………………………………………………… 23 5.6. Parametri…………………………………………………………………………………………… 24
6. LPM_COMPARE (Komparatur)…………………………………………………………………………… 26 6.1. Karatteristiċi………………………………………………………………………………………………. 26 6.2. Prototip Verilog HDL……………………………………………………………………………… 27 6.3. Dikjarazzjoni tal-Komponent VHDL……………………………………………………………………………….. 27 6.4. Dikjarazzjoni VHDL LIBRARY_USE…………………………………………………………………. 27 6.5. Portijiet………………………………………………………………………………………………… 27 6.6. Parametri…………………………………………………………………………………………… 28

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 2

Ibgħat Feedback

Kontenut

7. ALTEC (Kodiċi ta' Korrezzjoni ta' Żbalji: Encoder/Decoder) IP Core………………………………………………… 30
7.1. Karatteristiċi tal-Encoder ALTECC…………………………………………………………………………..31 7.2. Prototip Verilog HDL (ALTECC_ENCODER)……………………………………………………. 32 7.3. Prototip Verilog HDL (ALTECC_DECODER)……………………………………………………. 32 7.4. Dikjarazzjoni tal-Komponent VHDL (ALTECC_ENCODER)…………………………………………………33 7.5. Dikjarazzjoni tal-Komponent VHDL (ALTECC_DECODER)………………………………………………33 7.6. Dikjarazzjoni VHDL LIBRARY_USE…………………………………………………………………. 33 7.7. Portijiet tal-Encoder…………………………………………………………………………………………………… 33 7.8. Portijiet tad-Decoder……………………………………………………………………………………………………34 7.9. Parametri tal-Encoder……………………………………………………………………………… 34 7.10. Parametri tad-Decoder ……………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core…………………………………………………………………. 36
8.1. Karatteristiċi………………………………………………………………………………………………. 37 8.1.1. Pre-ader…………………………………………………………………………………………….. 38 8.1.2. Reġistru ta' Dewmien Sistoliku………………………………………………………………….. 40 8.1.3. Il-Kostanti tat-tagħbija minn qabel……………………………………………………………………… 43 8.1.4. Akkumulatur Doppju……………………………………………………………………………… 43
8.2. Prototip Verilog HDL……………………………………………………………………………… 44 8.3. Dikjarazzjoni tal-Komponent VHDL…………………………………………………………………….. 44 8.4. Dikjarazzjoni VHDL LIBRARY_USE…………………………………………………………………. 44 8.5. Sinjali…………………………………………………………………………………………………………… 44 8.6. Parametri…………………………………………………………………………………………… 47
8.6.1. Tab Ġenerali……………………………………………………………………………………47 8.6.2. Tab tal-Modi Extra……………………………………………………………………………….. 47 8.6.3. Multiplikaturi Tab…………………………………………………………………………………….. 49 8.6.4. Preadder Tab………………………………………………………………………………. 51 8.6.5. Tab Akkumulatur……………………………………………………………………………….. 53 8.6.6. Tab Sistolika/Chainout…………………………………………………………………. 55 8.6.7. Tab tal-Pipelining……………………………………………………………………………… 56
9. ALTMEMMULT (Multiplikatur tal-Koeffiċjent Kostanti bbażat fuq il-Memorja) IP Core………… 57
9.1. Karatteristiċi………………………………………………………………………………………………. 57 9.2. Prototip Verilog HDL……………………………………………………………………………… 58 9.3. Dikjarazzjoni tal-Komponent VHDL…………………………………………………………………….. 58 9.4. Portijiet………………………………………………………………………………………………… 59 9.5. Parametri…………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Akkumulazzjoni Multiplika) IP Core………………………………………………… 61
10.1. Karatteristiċi…………………………………………………………………………………………….. 62 10.2. Prototip Verilog HDL……………………………………………………………………………………………..62 10.3. Dikjarazzjoni tal-Komponent VHDL………………………………………………………………… 63 10.4. VHDL LIBRARY_USE Dikjarazzjoni………………………………………………………………………………63 10.5. Portijiet…………………………………………………………………………………………………………. 63 10.6. Parametri……………………………………………………………………………………………………. 64
11. ALTMULT_ADD (Multiply-Adder) IP Core……………………………………………………………..69
11.1. Karatteristiċi………………………………………………………………………………………………………….. 71 11.2. Prototip Verilog HDL………………………………………………………………………………………..72 11.3. Dikjarazzjoni tal-Komponent VHDL………………………………………………………………… 72 11.4. Dikjarazzjoni VHDL LIBRARY_USE…………………………………………………………………72

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 3

Kontenut
11.5. Portijiet…………………………………………………………………………………………………………. 72 11.6. Parametri……………………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Multiplikatur Kumpless) IP Core……………………………………………… 86 12.1. Multiplikazzjoni Kumpless……………………………………………………………………………………. 86 12.2. Rappreżentazzjoni Kanonika…………………………………………………………………………………… 87 12.3. Rappreżentazzjoni Konvenzjonali………………………………………………………………………………. 87 12.4. Karatteristiċi…………………………………………………………………………………………….. 88 12.5. Prototip Verilog HDL……………………………………………………………………………………………..88 12.6. Dikjarazzjoni tal-Komponent VHDL………………………………………………………………… 89 12.7. Dikjarazzjoni tal-VHDL LIBRARY_USE…………………………………………………………………89 12.8. Sinjali………………………………………………………………………………………………. 89 12.9. Parametri……………………………………………………………………………………………………. 90
13. ALTSQRT (Għerq Integer Kwadru) IP Core………………………………………………………………92 13.1. Karatteristiċi…………………………………………………………………………………………….. 92 13.2. Prototip Verilog HDL……………………………………………………………………………………………..92 13.3. Dikjarazzjoni tal-Komponent VHDL………………………………………………………………… 93 13.4. Dikjarazzjoni VHDL LIBRARY_USE…………………………………………………………………93 13.5. Portijiet…………………………………………………………………………………………………………. 93 13.6. Parametri……………………………………………………………………………………………………. 94
14. PARALLEL_ADD (Parallel Adder) IP Core………………………………………………………….. 95 14.1. Karatteristika………………………………………………………………………………………………………….95 14.2. Prototip Verilog HDL……………………………………………………………………………………………..95 14.3. Dikjarazzjoni tal-Komponent VHDL………………………………………………………………… 96 14.4. VHDL LIBRARY_USE Dikjarazzjoni………………………………………………………………………………96 14.5. Portijiet…………………………………………………………………………………………………………. 96 14.6. Parametri……………………………………………………………………………………………………. 97
15. Arkivji tad-Dokument tal-Gwida tal-Utent tal-Qlub tal-IP Aritmetika Integer………………………………… 98
16. Storja tar-Reviżjoni tad-Dokument għall-Gwida għall-Utent tal-Intel FPGA Integer Arithmetic IP Cores.... 99

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 4

Ibgħat Feedback

683490 | 2020.10.05 Ibgħat Feedback

1. Intel FPGA Integer Arithmetic IP Cores

Tista 'tuża l-Intel® FPGA integer IP cores biex twettaq operazzjonijiet matematiċi fid-disinn tiegħek.

Dawn il-funzjonijiet joffru sinteżi loġika u implimentazzjoni tal-apparat aktar effiċjenti milli tikkodifika l-funzjonijiet tiegħek stess. Tista 'tippersonalizza l-qlub IP biex takkomoda r-rekwiżiti tad-disinn tiegħek.

Il-qlub IP aritmetiċi ta' numru sħiħ Intel huma maqsuma fiż-żewġ kategoriji li ġejjin: · Librerija ta' moduli parametrizzati (LPM) IP cores · Cores IP speċifiċi għal Intel (ALT)

It-tabella li ġejja telenka l-qalba tal-IP aritmetika tan-numru sħiħ.

Tabella 1.

Lista ta' IP Cores

IP Cores

LPM IP cores

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Cores IP speċifiċi għall-Intel (ALT) ALTECC

Funzjoni Matulview Counter Divider Multiplikatur
Komparatur li jżid jew inaqqas
ECC Encoder/Decoder

Apparat Appoġġjat
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V kompliet...

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.

ISO 9001: 2015 Reġistrat

1. Intel FPGA Integer Arithmetic IP Cores 683490 | 2020.10.05

IP Cores Intel FPGA Multiply Adder jew ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTQRT
PARALLEL_ADD

Funzjoni Matulview Multiplikatur-Adder
Multiplikatur tal-Koeffiċjent Kostanti bbażat fuq il-memorja
Multiplikatur-Akkumulatur Multiplikatur-Adder
Multiplikatur Kumpless
Integer Square-Root
Adder Parallel

Apparat Appoġġjat
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Ċiklun 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX,Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Informazzjoni Relatata
· Intel FPGAs u Noti ta' Rilaxx ta' Apparat Programmabbli
· Introduzzjoni għall-Intel FPGA IP Cores Tipprovdi aktar informazzjoni dwar Intel FPGA IP Cores.
· Floating-Point IP Cores Gwida għall-Utent Tipprovdi aktar informazzjoni dwar Intel FPGA Floating-Point IP cores.
· Introduzzjoni għall-Intel FPGA IP Cores Tipprovdi informazzjoni ġenerali dwar il-cores IP Intel FPGA kollha, inkluż il-parametrizzar, il-ġenerazzjoni, l-aġġornament, u s-simulazzjoni tal-cores IP.
· Il-ħolqien ta' Scripts ta' Simulazzjoni IP u Qsys Indipendenti mill-Verżjoni Oħloq skripts ta' simulazzjoni li ma jeħtiġux aġġornamenti manwali għal aġġornamenti ta' softwer jew verżjoni IP.
· Linji Gwida dwar l-Aħjar Prattiki tal-Ġestjoni tal-Proġett għall-ġestjoni effiċjenti u l-portabbiltà tal-proġett u l-IP tiegħek files.
· Arkivji ta' Dokumenti tal-Gwida tal-Utent tal-Integer Arithmetic IP Cores f'paġna 98 Jipprovdi lista ta' gwidi tal-utent għal verżjonijiet preċedenti tal-Integer Arithmetic IP cores.

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 6

Ibgħat Feedback

683490 | 2020.10.05 Ibgħat Feedback

2. LPM_COUNTER (Kontro) IP Core

Figura 1.

Il-qalba LPM_COUNTER IP hija counter binarju li joħloq up counters, down counters u up jew down counters b'outputs sa 256 bit wiesgħa.

Il-figura li ġejja turi l-portijiet għall-qalba IP LPM_COUNTER.

LPM_COUNTER Portijiet

LPM_COUNTER

ssclr sload sset data[]

q[]

fuq Isfel

cout

aclr aload aset

clk_en cnt_en cin
inst

2.1. Karatteristiċi
Il-qalba tal-IP LPM_COUNTER toffri l-karatteristiċi li ġejjin: · Jiġġenera counters 'il fuq, 'l isfel u 'l fuq/'l isfel · Jiġġenera t-tipi ta' counter li ġejjin:
— Binarju sempliċi – il-counter jiżdied li jibda minn żero jew jonqos li jibda minn 255
— Modulu – il-counter jiżdied jew jonqos mill-valur tal-modulu speċifikat mill-utent u jirrepeti
· Jappoġġja portijiet ta' input ċari, tagħbija u ssettjati sinkroniċi mhux obbligatorji · Jappoġġja portijiet ta' input ċari, tagħbija u ssettjati asinkroniċi mhux obbligatorji · Jappoġġja l-abilitazzjoni tal-għadd mhux obbligatorju u l-abilitazzjoni tal-arloġġi tal-portijiet tad-dħul · Jappoġġja portijiet ta' ġarr u ħruġ fakultattivi

ISO 9001: 2015 Reġistrat

2. LPM_COUNTER (Kontro) IP Core
683490 | 2020.10.05
2.2. Prototip Verilog HDL
Il-prototip Verilog HDL li ġej jinsab fid-Disinn Verilog File (.v) lpm.v fil- direttorju edasynthesis.
modulu lpm_counter ( q, data, clock, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq ); parametru lpm_type = "lpm_counter"; parametru lpm_width = 1; parametru lpm_modulus = 0; parametru lpm_direction = "MHUX UŻAT"; parametru lpm_avalue = "MHUX UŻAT"; parametru lpm_svalue = "MHUX UŻAT"; parametru lpm_pvalue = "MHUX UŻAT"; parametru lpm_port_updown = "PORT_CONNECTIVITY"; parametru lpm_hint = "MHUX UŻAT"; output [lpm_width-1:0] q; output cout; output [15:0] eq; input cin; input [lpm_width-1:0] data; arloġġ tad-dħul, clk_en, cnt_en, updown; input aset, aclr, aload; input sset, sclr, sload; modulu tat-tmiem
2.3. Dikjarazzjoni tal-Komponent VHDL
Id-dikjarazzjoni tal-komponent VHDL tinsab fid-Disinn tal-VHDL File (.vhd) LPM_PACK.vhd fil- direttorju librariesvhdllpm.
komponent LPM_COUNTER ġeneriku ( LPM_WIDTH : naturali; LPM_MODULUS : naturali := 0; LPM_DIRECTION : string := “UNUSED”; LPM_AVALUE : string := “UNUSED”; LPM_SVALUE : string := “UNUSED”; LPM_PORT_UPDOWN :” string :” string := “UNUSED”; ; LPM_PVALUE : string := “UNUSED” ; string := L_COUNTER : string := “UNUSED”; port (DATA: fi std_logic_vector(LPM_WIDTH-1 'l isfel sa 0):= (OĦRAJN =>
'0'); ARLOĠĠ : fi std_logic ; CLK_EN : in std_logic := '1'; CNT_EN : in std_logic := '1'; UPDOWN : fi std_logic := '1'; SLOAD : fi std_logic := '0'; SSET : fi std_logic := '0'; SCLR : fi std_logic := '0'; ALOAD : fi std_logic := '0'; ASET : fi std_logic := '0'; ACLR : in std_logic := '0'; CIN : fi std_logic := '1'; COUT : out std_logic := '0'; Q: out std_logic_vector (LPM_WIDTH-1 downto 0); EQ: out std_logic_vector (15 sa 0));
komponent tat-tarf;

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 8

Ibgħat Feedback

2. LPM_COUNTER (Kontro) IP Core 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE Dikjarazzjoni
Id-dikjarazzjoni VHDL LIBRARY-USE mhix meħtieġa jekk tuża d-Dikjarazzjoni tal-Komponent VHDL.
LIBRERIJA lpm; UŻA lpm.lpm_components.all;

2.5. Portijiet

It-tabelli li ġejjin jelenkaw il-portijiet tad-dħul u tal-ħruġ għall-qalba tal-IP LPM_COUNTER.

Tabella 2.

LPM_COUNTER Portijiet tad-Dħul

Isem tal-Port

Meħtieġa

Deskrizzjoni

data[]

Nru

Input tad-data parallel għall-counter. Id-daqs tal-port tal-input jiddependi fuq il-valur tal-parametru LPM_WIDTH.

arloġġ

Iva

Input ta 'l-arloġġ li jqabbad it-tarf pożittiv.

clk_en

Nru

L-arloġġ jippermetti l-input biex jippermetti l-attivitajiet sinkroniċi kollha. Jekk jitħalla barra, il-valur default huwa 1.

cnt_en

Nru

L-għadd jippermetti l-input biex jiskonnettja l-għadd meta jiġi affermat baxx mingħajr ma jaffettwa sload, sset, jew sclr. Jekk jitħalla barra, il-valur default huwa 1.

fuq Isfel

Nru

Jikkontrolla d-direzzjoni tal-għadd. Meta affermat għoli (1), id-direzzjoni tal-għadd hija 'l fuq, u meta affermata baxxa (0), id-direzzjoni tal-għadd hija 'l isfel. Jekk jintuża l-parametru LPM_DIRECTION, il-port updown ma jistax jiġi konness. Jekk LPM_DIRECTION ma jintużax, il-port updown huwa fakultattiv. Jekk jitħalla barra, il-valur default huwa 'l fuq (1).

cin

Nru

Carry-in għall-bit-ordni baxx. Għal up counters, l-imġieba tal-input cin hija

identiku għall-imġieba tal-input cnt_en. Jekk jitħalla barra, il-valur default huwa 1

(VCC).

aklr

Nru

Input ċar mhux sinkroniku. Jekk kemm aset kif ukoll aclr huma użati u affermati, aclr jegħleb aset. Jekk jitħalla barra, il-valur default huwa 0 (diżattivat).

aset

Nru

Input tas-sett asinkroniku. Jispeċifika l-q[] outputs bħala 1s kollha, jew għall-valur speċifikat mill-parametru LPM_AVALUE. Jekk kemm il-portijiet aset kif ukoll l-aclr jintużaw u jiġu affermati, il-valur tal-port aclr jegħleb il-valur tal-port tal-assi. Jekk jitħalla barra, il-valur default huwa 0, diżattivat.

tagħbija

Nru

Input ta 'tagħbija mhux sinkroniku li jgħabbi l-counter b'mod asinkroniku bil-valur fuq id-dħul tad-dejta. Meta jintuża l-port aload, id-data[] port għandu jkun konness. Jekk jitħalla barra, il-valur default huwa 0, diżattivat.

sclr

Nru

Input ċar sinkroniku li jikklerja l-counter fuq it-tarf tal-arloġġ attiv li jmiss. Jekk kemm il-portijiet sset kif ukoll sclr jintużaw u jiġu affermati, il-valur tal-port sclr jegħleb il-valur tal-port sset. Jekk jitħalla barra, il-valur default huwa 0, diżattivat.

sset

Nru

Input tas-sett sinkroniku li jistabbilixxi l-counter fuq it-tarf tal-arloġġ attiv li jmiss. Jispeċifika l-valur tal-q outputs bħala 1s kollha, jew għall-valur speċifikat mill-parametru LPM_SVALUE. Jekk kemm il-portijiet sset u sclr jintużaw u jiġu affermati,
il-valur tal-port sclr jegħleb il-valur tal-port sset. Jekk jitħalla barra, il-valur default huwa 0 (diżattivat).

sload

Nru

Input ta 'tagħbija sinkroniku li jgħabbi l-counter bid-data[] fuq it-tarf ta' l-arloġġ attiv li jmiss. Meta jintuża l-port sload, id-data[] port għandu jkun konness. Jekk jitħalla barra, il-valur default huwa 0 (diżattivat).

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 9

2. LPM_COUNTER (Kontro) IP Core 683490 | 2020.10.05

Tabella 3.

LPM_COUNTER Portijiet tal-Ħruġ

Isem tal-Port

Meħtieġa

Deskrizzjoni

q[]

Nru

Ħruġ tad-dejta mill-counter. Id-daqs tal-port tal-ħruġ jiddependi fuq il-

Valur tal-parametru LPM_WIDTH. Jew q[] jew mill-inqas wieħed mill-eq[15..0] ports

għandhom ikunu konnessi.

eq[15..0]

Nru

Counter decode output. Il-port eq[15..0] mhuwiex aċċessibbli fl-editur tal-parametru minħabba li l-parametru jappoġġja biss l-AHDL.
Jew il-port q[] jew il-port eq[] iridu jkunu konnessi. Jistgħu jintużaw sa c eq ports (0 <= c <= 15). Is-16-il valuri l-aktar baxxi biss huma dekodifikati. Meta l-valur tal-għadd huwa c, l-output eqc huwa affermat għoli (1). Per example, meta l-għadd huwa 0, eq0 = 1, meta l-għadd huwa 1, eq1 = 1, u meta l-għadd huwa 15, eq 15 = 1. Output dekodifikat għal valuri ta 'għadd ta' 16 jew akbar jeħtieġu dekodifikazzjoni esterna. L-outputs eq[15..0] huma asinkroniċi mal-output q[].

cout

Nru

Port tat-twettiq tal-bit MSB tal-bank. Jista 'jintuża biex jgħaqqad ma' counter ieħor biex jinħoloq counter akbar.

2.6 Parametri

It-tabella li ġejja telenka l-parametri għall-qalba tal-IP LPM_COUNTER.

Tabella 4.

LPM_COUNTER Parametri

Isem tal-Parametru

Tip

LPM_WIDTH

Integer

LPM_DIRECTION

Spag

LPM_MODULUS LPM_AVALUE

Integer
Integer/ String

LPM_SVALUE LPM_HINT

Integer/ String
Spag

LPM_TYPE

Spag

Meħtieġa Iva Le Le Le
Le Le
Nru

Deskrizzjoni
Jispeċifika l-wisa 'tal-portijiet tad-data[] u q[], jekk jintużaw.
Il-valuri huma UP, DOWN, u MHUX UŻATI. Jekk jintuża l-parametru LPM_DIRECTION, il-port updown ma jistax jiġi konness. Meta l-port updown ma jkunx konness, il-valur default tal-parametru LPM_DIRECTION huwa UP.
L-għadd massimu, flimkien ma 'wieħed. Numru ta' stati uniċi fiċ-ċiklu tal-counter. Jekk il-valur tat-tagħbija huwa akbar mill-parametru LPM_MODULUS, l-imġieba tal-counter mhix speċifikata.
Valur kostanti li jitgħabba meta l-assi jiġi affermat għoli. Jekk il-valur speċifikat huwa akbar minn jew ugwali għal , l-imġieba tal-counter hija livell loġiku mhux definit (X), fejn huwa LPM_MODULUS, jekk preżenti, jew 2 ^ LPM_WIDTH. Intel tirrakkomanda li tispeċifika dan il-valur bħala numru deċimali għal disinji AHDL.
Valur kostanti li jitgħabba fuq ix-xifer li jogħlew tal-port tal-arloġġ meta l-port tal-sset jiġi affermat għoli. Intel tirrakkomanda li tispeċifika dan il-valur bħala numru deċimali għal disinji AHDL.
Meta tistjanzja l-funzjoni ta' librerija ta' moduli parametrizzati (LPM) f'Disinn VHDL File (.vhd), trid tuża l-parametru LPM_HINT biex tispeċifika parametru speċifiku għal Intel. Per example: LPM_HINT = “CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = YES”
Il-valur default huwa MHUX UŻAT.
Jidentifika l-isem tal-entità tal-librerija tal-moduli parametrizzati (LPM) fid-disinn VHDL files.
kompla...

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 10

Ibgħat Feedback

2. LPM_COUNTER (Kontro) IP Core 683490 | 2020.10.05

Isem tal-Parametru INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Ittajpja String String
Spag
Spag

Nru Meħtieġa Nru
Nru
Nru

Deskrizzjoni
Dan il-parametru jintuża għal skopijiet ta 'immudellar u simulazzjoni ta' mġiba. Dan il-parametru jintuża għal skopijiet ta 'immudellar u simulazzjoni ta' mġiba. L-editur tal-parametru jikkalkula l-valur għal dan il-parametru.
Parametru speċifiku għall-Intel. Trid tuża l-parametru LPM_HINT biex tispeċifika l-parametru CARRY_CNT_EN fid-disinn VHDL files. Il-valuri huma SMART, ON, OFF, u MHUX UŻATI. Jippermetti li l-funzjoni LPM_COUNTER tippropaga s-sinjal cnt_en permezz tal-katina tal-ġarr. F'xi każijiet, l-issettjar tal-parametru CARRY_CNT_EN jista' jkollu impatt żgħir fuq il-veloċità, għalhekk tista' tkun trid itfiha. Il-valur default huwa SMART, li jipprovdi l-aħjar kompromess bejn id-daqs u l-veloċità.
Parametru speċifiku għall-Intel. Trid tuża l-parametru LPM_HINT biex tispeċifika l-parametru LABWIDE_SCLR fid-disinn VHDL files. Il-valuri huma ON, OFF, jew MHUX UŻATI. Il-valur default huwa ON. Jippermettilek li tiddiżattiva l-użu tal-karatteristika LABwide sclr misjuba f'familji ta 'tagħmir skaduti. It-tifi ta 'din l-għażla żżid iċ-ċansijiet li jintużaw bis-sħiħ il-LABs parzjalment mimlija, u għalhekk jista' jippermetti densità loġika ogħla meta SCLR ma japplikax għal LAB komplut. Dan il-parametru huwa disponibbli għal kompatibilità b'lura, u Intel tirrakkomanda li ma tużax dan il-parametru.
Jispeċifika l-użu tal-port tal-input updown. Jekk jitħalla barra l-valur default huwa PORT_CONNECTIVITY. Meta l-valur tal-port ikun issettjat għal PORT_USED, il-port jiġi ttrattat kif użat. Meta l-valur tal-port ikun issettjat għal PORT_UNUSED, il-port jiġi ttrattat bħala mhux użat. Meta l-valur tal-port huwa ssettjat għal PORT_CONNECTIVITY, l-użu tal-port huwa determinat billi tiċċekkja l-konnettività tal-port.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 11

683490 | 2020.10.05 Ibgħat Feedback

3. LPM_DIVIDE (Divider) Intel FPGA IP Core

Figura 2.

Il-qalba LPM_DIVIDE Intel FPGA IP timplimenta diviżur biex jaqsam valur tad-dħul tan-numeratur b'valur tad-dħul tad-denominatur biex jipproduċi kwozjent u bqija.

Il-figura li ġejja turi l-portijiet għall-qalba IP LPM_DIVIDE.

LPM_DIVIDE Portijiet

LPM_DIVIDE

numru[] denom[] arloġġ

kwozjent[] jibqa[]

clken aclr

inst

3.1. Karatteristiċi
Il-qalba tal-IP LPM_DIVIDE toffri l-karatteristiċi li ġejjin: · Jiġġenera diviżur li jaqsam valur tad-dħul tan-numeratur b'input tad-denominatur
valur biex jipproduċi kwozjent u fdal. · Jappoġġja wisa 'data ta' 1 bit. · Jappoġġja l-format tar-rappreżentazzjoni tad-dejta ffirmata u mhux iffirmata kemm għan-numeratur
u l-valuri tad-denominaturi. · Jappoġġja l-ottimizzazzjoni taż-żona jew tal-veloċità. · Tipprovdi għażla biex tispeċifika output pożittiv tal-bqija. · Jappoġġja pipelining konfigurabbli output latency. · Jappoġġja l-portijiet ċari mhux sinkroniċi u li jippermettu l-arloġġ.

3.2. Prototip Verilog HDL
Il-prototip Verilog HDL li ġej jinsab fid-Disinn Verilog File (.v) lpm.v fil- direttorju edasynthesis.
modulu lpm_divide (kwozjent, jibqa, numru, denom, arloġġ, clken, aclr); parametru lpm_type = "lpm_divide"; parametru lpm_widthn = 1; parametru lpm_widthd = 1; parametru lpm_nrepresentation = "UNSIGNED"; parametru lpm_drepresentation = "UNSIGNED"; parametru lpm_remainderpositive = “VERU”; parametru lpm_pipeline = 0;

ISO 9001: 2015 Reġistrat

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

parametru lpm_hint = "MHUX UŻAT"; arloġġ tad-dħul; input clken; input aclr; input [lpm_widthn-1:0] numru; input [lpm_width-1:0] denom; output [lpm_widthn-1:0] kwozjent; output [lpm_widthd-1:0] jibqa; modulu tat-tmiem

3.3. Dikjarazzjoni tal-Komponent VHDL
Id-dikjarazzjoni tal-komponent VHDL tinsab fid-Disinn tal-VHDL File (.vhd) LPM_PACK.vhd fil- direttorju librariesvhdllpm.
komponent LPM_DIVIDE ġeneriku (LPM_WIDTHN : naturali; LPM_WIDTHD : naturali;
LPM_NREPRESENTATION : string := “UNSIGNED”; LPM_DREPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : naturali := 0; LPM_TYPE : string := L_DIVIDE; LPM_HINT : string := “MHUX UŻAT”); port (NUMER : fi std_logic_vector (LPM_WIDTHN-1 'l isfel sa 0); DENOM : fi std_logic_vector (LPM_WIDTHD-1 'l isfel sa 0); ACLR : fi std_logic := '0'; CLOCK : fi std_logic := '0'; CLKEN : fi std_logic := '1'; KWOTIENT : out std_logic_vector (LPM_WIDTHN-1 isfel sa 0) ; komponent tat-tarf;

3.4. VHDL LIBRARY_USE Dikjarazzjoni
Id-dikjarazzjoni VHDL LIBRARY-USE mhix meħtieġa jekk tuża d-Dikjarazzjoni tal-Komponent VHDL.
LIBRERIJA lpm; UŻA lpm.lpm_components.all;

3.5. Portijiet

It-tabelli li ġejjin jelenkaw il-portijiet tad-dħul u tal-ħruġ għall-qalba tal-IP LPM_DIVIDE.

Tabella 5.

LPM_DIVIDE Portijiet tad-Dħul

Isem tal-Port

Meħtieġa

numru[]

Iva

denom[]

Iva

Deskrizzjoni
Input tad-dejta tan-numeratur. Id-daqs tal-port tal-input jiddependi fuq il-valur tal-parametru LPM_WIDTHN.
Input tad-data tad-denominatur. Id-daqs tal-port tal-input jiddependi fuq il-valur tal-parametru LPM_WIDTHD.
kompla...

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 13

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

Isem tal-Port arloġġ clken
aklr

Nru Meħtieġa Nru
Nru

Deskrizzjoni
Input tal-arloġġ għall-użu pipelined. Għal valuri LPM_PIPELINE minbarra 0 (default), il-port tal-arloġġ għandu jkun attivat.
L-arloġġ jippermetti l-użu pipelined. Meta l-port clken jiġi affermat għoli, isseħħ l-operazzjoni tad-diviżjoni. Meta s-sinjal ikun baxx, ma sseħħ l-ebda operazzjoni. Jekk jitħalla barra, il-valur default huwa 1.
Port ċar mhux sinkroniku użat fi kwalunkwe ħin biex jerġa 'jissettja l-pipeline għal '0's kollha b'mod asinkroniku mal-input tal-arloġġ.

Tabella 6.

LPM_DIVIDE Portijiet tal-Ħruġ

Isem tal-Port

Meħtieġa

Deskrizzjoni

kwozjent[]

Iva

Output tad-dejta. Id-daqs tal-port tal-ħruġ jiddependi fuq l-LPM_WIDTHN

valur tal-parametru.

jibqa'[]

Iva

Output tad-dejta. Id-daqs tal-port tal-ħruġ jiddependi fuq l-LPM_WIDTHD

valur tal-parametru.

3.6 Parametri

It-tabella li ġejja telenka l-parametri għall-qalba LPM_DIVIDE Intel FPGA IP.

Isem tal-Parametru

Tip

Meħtieġa

Deskrizzjoni

LPM_WIDTHN

Integer

Iva

Jispeċifika l-wisa' tan-numer[] u

kwozjent[] ports. Il-valuri huma minn 1 sa 64.

LPM_WIDTHD

Integer

Iva

Jispeċifika l-wisa' tad-denom[] u

jibqgħu[] portijiet. Il-valuri huma minn 1 sa 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

Nru

Rappreżentazzjoni tas-sinjali tad-dħul tan-numeratur.

Il-valuri huma FIRMATI u MHUX FIRMATATI. Meta dan

parametru huwa ssettjat għal FIRMAT, id-diviżur

jinterpreta n-numer[] input bħala tnejn iffirmati

jikkumplimentaw.

Nru

Rappreżentazzjoni tas-sinjali tad-denominatur input.

Il-valuri huma FIRMATI u MHUX FIRMATATI. Meta dan

parametru huwa ssettjat għal FIRMAT, id-diviżur

jinterpreta l-input tad-denom[] bħala tnejn iffirmati

jikkumplimentaw.

LPM_TYPE

Spag

Nru

Jidentifika l-librerija ta' parametrizzata

moduli (LPM) isem tal-entità fid-disinn VHDL

files (.vhd).

LPM_HINT

Spag

Nru

Meta inti istantanja librerija ta

moduli parametrizzati (LPM) jiffunzjonaw f'a

Disinn VHDL File (.vhd), trid tuża l-

parametru LPM_HINT biex jispeċifika Intel-

parametru speċifiku. Per example: LPM_HINT

= “CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = IVA” Il-

valur default huwa MHUX UŻAT.

LPM_REMAINDERPOSITIVE

Spag

Nru

Parametru speċifiku għall-Intel. Trid tuża l-

LPM_HINT parametru biex jispeċifika l-

Parametru LPM_REMAINDERPOSITIVE fi

Disinn VHDL files. Il-valuri huma VERU jew FALZ.

Jekk dan il-parametru huwa ssettjat għal VERU, allura l-

valur tal-port tal-bqija[] irid ikun akbar

kompla...

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 14

Ibgħat Feedback

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

Isem tal-Parametru

Tip

MAXIMIZE_SPEED

Integer

LPM_PIPELINE

Integer

INTENDED_DEVICE_FAMILY SKIP_BITS

String Integer

Meħtieġa Nru
Le Le Le

Deskrizzjoni
minn jew ugwali għal żero. Jekk dan il-parametru huwa ssettjat għal VERU, allura l-valur tal-port tal-bqija[] huwa jew żero, jew il-valur huwa l-istess sinjal, jew pożittiv jew negattiv, bħall-valur tal-port tan-numri. Sabiex titnaqqas iż-żona u tittejjeb il-veloċità, Intel jirrakkomanda li dan il-parametru jiġi stabbilit għal VERU f'operazzjonijiet fejn il-bqija trid tkun pożittiva jew fejn il-bqija ma tkunx importanti.
Parametru speċifiku għall-Intel. Trid tuża l-parametru LPM_HINT biex tispeċifika l-parametru MAXIMIZE_SPEED fid-disinn VHDL files. Il-valuri huma [0..9]. Jekk jintuża, is-softwer Intel Quartus Prime jipprova jottimizza każ speċifiku tal-funzjoni LPM_DIVIDE għall-veloċità aktar milli r-rotta, u jegħleb l-issettjar tal-għażla loġika tat-Teknika tal-Ottimizzazzjoni. Jekk MAXIMIZE_SPEED ma tintużax, il-valur tal-għażla Teknika tal-Ottimizzazzjoni tintuża minflok. Jekk il-valur ta 'MAXIMIZE_SPEED huwa 6 jew ogħla, il-Kompilatur jottimizza l-qalba IP LPM_DIVIDE għal veloċità ogħla billi juża ktajjen tal-ġarr; jekk il-valur huwa 5 jew inqas, il-kompilatur jimplimenta d-disinn mingħajr ktajjen tal-ġarr.
Jispeċifika n-numru ta 'ċikli ta' arloġġ ta 'latency assoċjati mal-kwozjent[] u jibqgħu[] outputs. Valur ta' żero (0) jindika li ma teżisti l-ebda latency, u li hija instanzjata funzjoni purament kombinazzjonali. Jekk jitħalla barra, il-valur default huwa 0 (mhux pipelined). Ma tistax tispeċifika valur għall-parametru LPM_PIPELINE li huwa ogħla minn LPM_WIDTHN.
Dan il-parametru jintuża għal skopijiet ta 'immudellar u simulazzjoni ta' mġiba. L-editur tal-parametru jikkalkula l-valur għal dan il-parametru.
Tippermetti diviżjoni frazzjonali tal-bits aktar effiċjenti biex tottimizza l-loġika fuq il-bits ewlenin billi tipprovdi n-numru ta 'GND ewlieni għall-qalba tal-IP LPM_DIVIDE. Speċifika n-numru ta 'GND ewlieni fuq l-output tal-kwozjent għal dan il-parametru.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 15

683490 | 2020.10.05 Ibgħat Feedback

4. LPM_MULT (Multiplikatur) IP Core

Figura 3.

Il-qalba LPM_MULT IP timplimenta multiplikatur biex timmultiplika żewġ valuri tad-dejta tal-input biex tipproduċi prodott bħala output.

Il-figura li ġejja turi l-portijiet għall-qalba IP LPM_MULT.

LPM_Mult Ports

LPM_MULT data tal-arloġġa[] riżultat[] datab[] aclr/sclr clken
inst

Informazzjoni Relatata Karatteristiċi f'paġna 71

4.1. Karatteristiċi
Il-qalba LPM_MULT IP toffri l-karatteristiċi li ġejjin: · Jiġġenera multiplikatur li jimmultiplika żewġ valuri tad-dejta tad-dħul · Jappoġġja wisa’ tad-dejta ta’ 1 bit · Jappoġġja format ta’ rappreżentazzjoni tad-dejta ffirmata u mhux iffirmata · Jappoġġja l-ottimizzazzjoni taż-żona jew tal-veloċità · Jappoġġja pipelining b’latency ta’ output konfigurabbli · Jipprovdi għażla għall-implimentazzjoni fl-ipproċessar tas-sinjali diġitali ddedikat (DSP)
ċirkwiti tal-blokki jew elementi loġiċi (LEs) Nota: Meta jinbnew multiplikaturi akbar mid-daqs sostnut b'mod nattiv jista'/
se jkun impatt fuq il-prestazzjoni li jirriżulta mill-kaskata tal-blokki DSP. · Jappoġġja ċari mhux sinkroniċi fakultattivi u portijiet ta' input li jippermettu l-arloġġ · Jappoġġja ċari sinkroniċi fakultattivi għal apparati Intel Stratix 10, Intel Arria 10 u Intel Cyclone 10 GX

ISO 9001: 2015 Reġistrat

4. LPM_MULT (Multiplikatur) IP Core 683490 | 2020.10.05
4.2. Prototip Verilog HDL
Il-prototip Verilog HDL li ġej jinsab fid-Disinn Verilog File (.v) lpm.v fil- direttorju edasynthesis.
modulu lpm_mult (riżultat, dataa, datab, somma, arloġġ, clken, aclr ) parametru lpm_type = "lpm_mult"; parametru lpm_widtha = 1; parametru lpm_widthb = 1; parametru lpm_widths = 1; parametru lpm_widthp = 1; parametru lpm_representation = "UNSIGNED"; parametru lpm_pipeline = 0; parametru lpm_hint = "MHUX UŻAT"; arloġġ tad-dħul; input clken; input aclr; input [lpm_widtha-1:0] dataa; input [lpm_widthb-1:0] datab; input [lpm_widths-1:0] somma; output [lpm_widthp-1:0] riżultat; modulu tat-tmiem
4.3. Dikjarazzjoni tal-Komponent VHDL
Id-dikjarazzjoni tal-komponent VHDL tinsab fid-Disinn tal-VHDL File (.vhd) LPM_PACK.vhd fil- direttorju librariesvhdllpm.
komponent LPM_MULT ġeneriku ( LPM_WIDTHA : naturali; LPM_WIDTHB : naturali; LPM_WIDTHS : naturali := 1; LPM_WIDTHP : naturali;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : naturali := 0; LPM_TYPE: string := L_MULT; LPM_HINT : string := “MHUX UŻAT”); port ( DATAA : fi std_logic_vector (LPM_WIDTHA-1 'l isfel sa 0); DATAB : fi std_logic_vector (LPM_WIDTHB-1 'l isfel sa 0); ACLR : fi std_logic := '0'; CLOCK : fi std_logic := '0'; CLKEN : fi std_logic := '1'; SUM : in std_logic_vector(LPM_WIDTHS-1 downto 0) := (OTHERS => '0' : out std_logic_vector(LPM_WIDTHP-1 downto 0)); komponent tat-tarf;
4.4. VHDL LIBRARY_USE Dikjarazzjoni
Id-dikjarazzjoni VHDL LIBRARY-USE mhix meħtieġa jekk tuża d-Dikjarazzjoni tal-Komponent VHDL.
LIBRERIJA lpm; UŻA lpm.lpm_components.all;

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 17

4. LPM_MULT (Multiplikatur) IP Core 683490 | 2020.10.05

4.5. Sinjali

Tabella 7.

LPM_MULT Sinjali ta' Input

Isem tas-Sinjal

Meħtieġa

Deskrizzjoni

dataa[]

Iva

Input tad-dejta.

Għal apparati Intel Stratix 10, Intel Arria 10, u Intel Cyclone 10 GX, id-daqs tas-sinjal tad-dħul jiddependi fuq il-valur tal-parametru tal-wisa 'Dataa.

Għal apparati anzjani u Intel Cyclone 10 LP, id-daqs tas-sinjal tad-dħul jiddependi fuq il-valur tal-parametru LPM_WIDTHA.

datab[]

Iva

Input tad-dejta.

Għal apparati Intel Stratix 10, Intel Arria 10, u Intel Cyclone 10 GX, id-daqs tas-sinjal tad-dħul jiddependi fuq il-valur tal-parametru tal-wisa 'Datab.

Għal apparati anzjani u Intel Cyclone 10 LP, id-daqs tas-sinjal tad-dħul jiddependi

fuq il-valur tal-parametru LPM_WIDTHB.

arloġġ

Nru

Input tal-arloġġ għall-użu pipelined.

Għal apparati eqdem u Intel Cyclone 10 LP, is-sinjal tal-arloġġ għandu jkun attivat għal valuri LPM_PIPELINE minbarra 0 (default).

Għal apparati Intel Stratix 10, Intel Arria 10, u Intel Cyclone 10 GX, is-sinjal tal-arloġġ għandu jkun attivat jekk il-valur tal-Latency huwa ieħor għajr 1 (default).

clken

Nru

Ippermetti l-arloġġ għall-użu pipelined. Meta s-sinjal clken jiġi affermat għoli, il-

isseħħ l-operazzjoni li żżid/naqqas. Meta s-sinjal ikun baxx, l-ebda operazzjoni

iseħħ. Jekk jitħalla barra, il-valur default huwa 1.

aclr sclr

Nru

Sinjal ċar mhux sinkroniku użat fi kwalunkwe ħin biex jerġa 'jissettja l-pipeline għal 0s kollha,

b'mod asinkroniku mas-sinjal tal-arloġġ. Il-pipeline jinizjalizza għal mhux definit (X)

livell loġiku. L-outputs huma valur konsistenti, iżda mhux żero.

Nru

Sinjal ċar sinkroniku użat fi kwalunkwe ħin biex jerġa 'jissettja l-pipeline għal 0s kollha,

b'mod sinkroniku mas-sinjal tal-arloġġ. Il-pipeline jinizjalizza għal mhux definit (X)

livell loġiku. L-outputs huma valur konsistenti, iżda mhux żero.

Tabella 8.

LPM_MULT Sinjali tal-ħruġ

Isem tas-sinjal

Meħtieġa

Deskrizzjoni

riżultat[]

Iva

Output tad-dejta.

Għal apparati anzjani u Intel Cyclone 10 LP, id-daqs tas-sinjal tal-output jiddependi fuq il-valur tal-parametru LPM_WIDTHP. Jekk LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) jew (LPM_WIDTHA + LPM_WIDTHS), l-MSBs LPM_WIDTHP biss huma preżenti.

Għal Intel Stratix 10, Intel Arria 10 u Intel Cyclone 10 GX, id-daqs tas-sinjali tal-output jiddependi fuq il-parametru tal-wisa 'Riżultat.

4.6. Parametri għal Stratix V, Arria V, Cyclone V, u Intel Cyclone 10 LP Devices

4.6.1. Ġenerali Tab

Tabella 9.

Ġenerali Tab

Parametru

Valur

Konfigurazzjoni Multiplikatur

Immoltiplika l-input 'dataa' b'input 'datab'

Valur Default

Deskrizzjoni

Immoltiplika l-input 'dataa' b'input 'datab'

Agħżel il-konfigurazzjoni mixtieqa għall-multiplikatur.
kompla...

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 18

Ibgħat Feedback

4. LPM_MULT (Multiplikatur) IP Core 683490 | 2020.10.05

Parametru
Kemm għandu jkun wiesa' l-input tad-'dataa'? Kemm għandu jkun wiesa' l-input tad-'datab'? Kif għandha tiġi determinata l-wisa 'tal-output tar-'riżultat'? Irrestrinġi l-wisa '

Valur
Immoltiplika l-input ta' 'dataa' waħdu (operazzjoni ta' kwadrar)
1 – 256 bit

Valur Default

Deskrizzjoni

8 bits

Speċifika l-wisa' tad-dataa[] port.

1 – 256 bit

8 bits

Speċifika l-wisa' tad-datab[] port.

Ikkalkula awtomatikament il-wisa 'Irrestrinġi l-wisa'
1 – 512 bit

Awtomatikament y ikkalkula l-wisa '

Agħżel il-metodu mixtieq biex tiddetermina l-wisa' tar-riżultat[] port.

16 bits

Speċifika l-wisa' tar-riżultat[] port.
Dan il-valur ikun effettiv biss jekk tagħżel Irrestrinġi l-wisa 'fil-parametru Tip.

4.6.2. Ġenerali 2 Tab

Tabella 10. Ġenerali 2 Tab

Parametru

Valur

Input tad-Datab

Il-bus input 'datab' għandu valur kostanti?

Le Iva

Tip ta' Multiplikazzjoni

Liema tip ta

Mhux iffirmat

multiplikazzjoni trid? Iffirmat

Implimentazzjoni

Liema implimentazzjoni multiplikatur għandha tintuża?

Uża l-implimentazzjoni default
Uża ċ-ċirkwiti multiplikatur iddedikat (Mhux disponibbli għall-familji kollha)
Uża elementi loġiċi

Valur Default

Deskrizzjoni

Nru

Agħżel Iva biex tispeċifika l-valur kostanti tal-

'datab' input bus, jekk ikun hemm.

Mhux iffirmat

Speċifika l-format tar-rappreżentazzjoni kemm għall-inputs tad-dataa[] kif ukoll tad-datab[].

Uża l-implimentazzjoni default

Agħżel il-metodu mixtieq biex tiddetermina l-wisa' tar-riżultat[] port.

4.6.3. Pipelining Tab

Tabella 11. Tab tal-Pipelining

Parametru

Tixtieq li pipeline l-Nru

funzjoni?

Iva

Valur

Oħloq 'aclr'

—

port ċar mhux sinkroniku

Valur Default

Deskrizzjoni

Nru

Agħżel Iva biex tippermetti r-reġistru tal-pipeline għall-

output tal-multiplikatur u speċifika dak mixtieq

latenza tal-ħruġ fiċ-ċiklu tal-arloġġ. Jippermetti l-

reġistru pipeline żżid latency żejda għall-

output.

Mhux ikkontrollat

Agħżel din l-għażla biex tippermetti l-aclr port biex juża clear asinkroniku għar-reġistru tal-pipeline.
kompla...

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 19

4. LPM_MULT (Multiplikatur) IP Core 683490 | 2020.10.05

Parametru
Oħloq arloġġ 'clken' li jippermetti l-arloġġ
Ottimizzazzjoni
X'tip ta' ottimizzazzjoni trid?

Valur —
Żona tal-Veloċità Default

Valur Default

Deskrizzjoni

Mhux ikkontrollat

Jispeċifika l-attivazzjoni attiva tal-arloġġ għoli għall-port tal-arloġġ tar-reġistru tal-pipeline

Default

Speċifika l-ottimizzazzjoni mixtieqa għall-qalba tal-IP.
Agħżel Default biex tħalli s-softwer Intel Quartus Prime biex tiddetermina l-aħjar ottimizzazzjoni għall-qalba tal-IP.

4.7. Parametri għall-Apparat Intel Stratix 10, Intel Arria 10, u Intel Cyclone 10 GX

4.7.1. Ġenerali Tab

Tabella 12. Tab Ġenerali

Parametru

Valur

Valur Default

Deskrizzjoni

Tip ta' Konfigurazzjoni ta' Multiplikatur
Wisgħat tal-Port tad-Data

Immoltiplika l-input 'dataa' b'input 'datab'
Immoltiplika l-input ta' 'dataa' waħdu (operazzjoni ta' kwadrar)

Immoltiplika l-input 'dataa' b'input 'datab'

Agħżel il-konfigurazzjoni mixtieqa għall-multiplikatur.

Wisa' tad-data

1 – 256 bit

8 bits

Speċifika l-wisa' tad-dataa[] port.

Wisa' tad-datab

1 – 256 bit

8 bits

Speċifika l-wisa' tad-datab[] port.

Kif għandha tiġi determinata l-wisa 'tal-output tar-'riżultat'?

Tip

Ikkalkula awtomatikament il-wisa '
Irrestrinġi l-wisa '

Awtomatikament y ikkalkula l-wisa '

Agħżel il-metodu mixtieq biex tiddetermina l-wisa' tar-riżultat[] port.

Valur

1 – 512 bit

16 bits

Speċifika l-wisa' tar-riżultat[] port.
Dan il-valur ikun effettiv biss jekk tagħżel Irrestrinġi l-wisa 'fil-parametru Tip.

Wisa' tar-riżultat

1 – 512 bit

—

Juri l-wisa' effettiva tar-riżultat[] port.

4.7.2. Ġenerali 2 Tab

Tabella 13. Ġenerali 2 Tab

Parametru

Input tad-Datab

Il-bus input 'datab' għandu valur kostanti?

Le Iva

Valur

Valur Default

Deskrizzjoni

Nru

Agħżel Iva biex tispeċifika l-valur kostanti tal-

'datab' input bus, jekk ikun hemm.

kompla...

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 20

Ibgħat Feedback

4. LPM_MULT (Multiplikatur) IP Core 683490 | 2020.10.05

Parametru

Valur

Kwalunkwe valur akbar minn 0

Tip ta' Multiplikazzjoni

Liema tip ta

Mhux iffirmat

multiplikazzjoni trid? Iffirmat

Stil ta' Implimentazzjoni

Liema implimentazzjoni multiplikatur għandha tintuża?

Uża l-implimentazzjoni default
Uża ċ-ċirkwiti multiplikatur iddedikat
Uża elementi loġiċi

Valur Default

Deskrizzjoni

Speċifika l-valur kostanti tad-datab[] port.

Mhux iffirmat

Speċifika l-format tar-rappreżentazzjoni kemm għall-inputs tad-dataa[] kif ukoll tad-datab[].

Uża l-implimentazzjoni default

Agħżel il-metodu mixtieq biex tiddetermina l-wisa' tar-riżultat[] port.

4.7.3. Pipelining

Tabella 14. Tab tal-Pipelining

Parametru

Valur

Tixtieq li pipeline l-funzjoni?

Pipeline

Le Iva

Tip ta' Sinjal ċar ta' latenza

Kwalunkwe valur akbar minn 0.
XEJN ACLR SCLR

Oħloq arloġġ 'clken'

—

jippermettu l-arloġġ

X'tip ta' ottimizzazzjoni trid?

Tip

Żona tal-Veloċità Default

Valur Default

Deskrizzjoni

Nru 1 XEJN
—

Agħżel Iva biex tippermetti r-reġistru tal-pipeline għall-output tal-multiplikatur. L-abilitazzjoni tar-reġistru tal-pipeline żżid latenza żejda għall-output.
Speċifika l-latency tal-ħruġ mixtieq fiċ-ċiklu tal-arloġġ.
Speċifika t-tip ta' reset għar-reġistru tal-pipeline. Agħżel XEJN jekk ma tuża l-ebda reġistru tal-pipeline. Agħżel ACLR biex tuża ċara asinkronika għar-reġistru tal-pipeline. Dan se jiġġenera port ACLR. Agħżel SCLR biex tuża synchronous clear għar-reġistru tal-pipeline. Dan se jiġġenera port SCLR.
Jispeċifika l-attivazzjoni attiva tal-arloġġ għoli għall-port tal-arloġġ tar-reġistru tal-pipeline

Default

Speċifika l-ottimizzazzjoni mixtieqa għall-qalba tal-IP.
Agħżel Default biex tħalli s-softwer Intel Quartus Prime biex tiddetermina l-aħjar ottimizzazzjoni għall-qalba tal-IP.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 21

683490 | 2020.10.05 Ibgħat Feedback

5. LPM_ADD_SUB (Żid/Inaqqas)

Figura 4.

Il-qalba tal-IP LPM_ADD_SUB tħallik timplimenta addder jew subtractor biex iżżid jew tnaqqas settijiet ta 'dejta biex tipproduċi output li jkun fih is-somma jew id-differenza tal-valuri tal-input.

Il-figura li ġejja turi l-portijiet għall-qalba IP LPM_ADD_SUB.

LPM_ADD_SUB Portijiet

LPM_ADD_SUB add_sub cin

dataa[]

arloġġ clken datab[] aclr

riżultat[] overflow cout

inst

5.1. Karatteristiċi
Il-qalba tal-IP LPM_ADD_SUB toffri l-karatteristiċi li ġejjin: · Jiġġenera ader, subtractor, u ader/subtractor konfigurabbli dinamikament
funzjonijiet. · Jappoġġja wisa 'data ta' 1 bit. · Jappoġġja format ta 'rappreżentazzjoni tad-dejta bħal iffirmat u mhux iffirmat. · Jappoġġja ġarr mhux obbligatorju (self-out), ċara asinkronika, u l-arloġġ
portijiet tad-dħul. · Jappoġġja portijiet ta 'output ta' carry-out (self-in) u overflow fakultattivi. · Jassenja waħda mill-buses tad-dejta tal-input għal kostanti. · Jappoġġja pipelining b'latency tal-ħruġ konfigurabbli.

ISO 9001: 2015 Reġistrat

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | 2020.10.05
5.2. Prototip Verilog HDL
Il-prototip Verilog HDL li ġej jinsab fid-Disinn Verilog File (.v) lpm.v fil- direttorju edasynthesis.
modulu lpm_add_sub (riżultat, cout, overflow,add_sub, cin, dataa, datab, clock, clken, aclr ); parametru lpm_type = "lpm_add_sub"; parametru lpm_width = 1; parametru lpm_direction = "MHUX UŻAT"; parametru lpm_representation = "FIRMAT"; parametru lpm_pipeline = 0; parametru lpm_hint = "MHUX UŻAT"; input [lpm_width-1:0] dataa, datab; input add_sub, cin; arloġġ tad-dħul; input clken; input aclr; output [lpm_width-1:0] riżultat; output cout, overflow; modulu tat-tmiem
5.3. Dikjarazzjoni tal-Komponent VHDL
Id-dikjarazzjoni tal-komponent VHDL tinsab fid-Disinn tal-VHDL File (.vhd) LPM_PACK.vhd fil- direttorju librariesvhdllpm.
komponent LPM_ADD_SUB ġeneriku (LPM_WIDTH : naturali;
LPM_DIRECTION : string := “MHUX UŻAT”; LPM_REPRESENTATION: string := “FIRMAT”; LPM_PIPELINE : naturali := 0; LPM_TYPE : string := L_ADD_SUB; LPM_HINT : string := “MHUX UŻAT”); port (DATAA: fi std_logic_vector (LPM_WIDTH-1 'l isfel sa 0); DATAB : fi std_logic_vector (LPM_WIDTH-1 'l isfel sa 0); ACLR : fi std_logic := '0'; CLOCK : fi std_logic := '0'; CLKEN : fi std_logic := '1'; CIN : in std_logic := 'Z' : in std_logic := '1' : out std_logic_vector (LPM_WIDTH-1: out std_logic); komponent tat-tarf;
5.4. VHDL LIBRARY_USE Dikjarazzjoni
Id-dikjarazzjoni VHDL LIBRARY-USE mhix meħtieġa jekk tuża d-Dikjarazzjoni tal-Komponent VHDL.
LIBRERIJA lpm; UŻA lpm.lpm_components.all;
5.5. Portijiet
It-tabelli li ġejjin jelenkaw il-portijiet tad-dħul u tal-ħruġ għall-qalba IP LPM_ADD_SUB.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 23

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | 2020.10.05

Tabella 15. LPM_ADD_SUB IP Core Input Ports

Isem tal-Port

Meħtieġa

Deskrizzjoni

cin

Nru

Carry-in għall-bit-ordni baxx. Għal operazzjonijiet ta 'żieda, il-valur default huwa 0. Għal

operazzjonijiet ta 'tnaqqis, il-valur default huwa 1.

dataa[]

Iva

Input tad-dejta. Id-daqs tal-port tal-input jiddependi fuq il-valur tal-parametru LPM_WIDTH.

datab[]

Iva

Input tad-dejta. Id-daqs tal-port tal-input jiddependi fuq il-valur tal-parametru LPM_WIDTH.

add_sub

Nru

Port tad-dħul mhux obbligatorju biex jippermetti swiċċjar dinamiku bejn l-additur u s-subtractor

funzjonijiet. Jekk jintuża l-parametru LPM_DIRECTION, add_sub ma jistax jintuża. Jekk

barra, il-valur default huwa ADD. Intel jirrakkomanda li tuża l-

Parametru LPM_DIRECTION biex jispeċifika l-operat tal-funzjoni LPM_ADD_SUB,

aktar milli jassenja kostanti lill-port add_sub.

arloġġ

Nru

Input għall-użu pipelined. Il-port tal-arloġġ jipprovdi l-input tal-arloġġ għal pipelined

operazzjoni. Għal valuri LPM_PIPELINE minbarra 0 (default), il-port tal-arloġġ għandu jkun

ppermettiet.

clken

Nru

Ippermetti l-arloġġ għall-użu pipelined. Meta l-port clken jiġi affermat għoli, l-additur/

operazzjoni tas-subtractor isseħħ. Meta s-sinjal ikun baxx, ma sseħħ l-ebda operazzjoni. Jekk

barra, il-valur default huwa 1.

aklr

Nru

Asinkronu ċar għall-użu pipelined. Il-pipeline jinizjalizza għal mhux definit (X)

livell loġiku. Il-port aclr jista 'jintuża fi kwalunkwe ħin biex jerġa' jissettja l-pipeline għal 0s kollha,

b'mod asinkroniku mas-sinjal tal-arloġġ.

Tabella 16. LPM_ADD_SUB IP Core Output Ports

Isem tal-Port

Meħtieġa

Deskrizzjoni

riżultat[]

Iva

Output tad-dejta. Id-daqs tal-port tal-ħruġ jiddependi fuq il-parametru LPM_WIDTH

valur.

cout

Nru

Twettiq (self-in) tal-bit l-aktar sinifikanti (MSB). Il-port cout għandu fiżika

interpretazzjoni bħala t-twettiq (self-in) tal-MSB. Il-port tal-cout jiskopri

overflow f'operazzjonijiet MHUX FISMAT. Il-port cout jopera bl-istess mod ghal

Operazzjonijiet FIRMATI u MHUX FIRMAT.

overflow

Nru

Output ta 'eċċezzjoni ta' overflow fakultattiv. Il-port ta 'overflow għandu interpretazzjoni fiżika bħala

l-XOR tal-carry-in lill-MSB mal-carry-out tal-MSB. Il-port tal-overflow

jasserixxi meta r-riżultati jaqbżu l-preċiżjoni disponibbli, u jintuża biss meta l-

Il-valur tal-parametru LPM_REPRESENTATION huwa FIRMAT.

5.6 Parametri

It-tabella li ġejja telenka l-parametri ewlenin tal-IP LPM_ADD_SUB.

Tabella 17. LPM_ADD_SUB IP Core Parametri

Isem tal-Parametru LPM_WIDTH

Tip Integer

Meħtieġa Iva

Deskrizzjoni
Jispeċifika l-wisa' tad-dataa[], datab[], u result[] ports.

LPM_DIRECTION

Spag

Nru

Il-valuri huma ADD, SUB, u MHUX UŻATI. Jekk jitħalla barra, il-valur default huwa DEFAULT, li jidderieġi lill-parametru biex jieħu l-valur tiegħu mill-port add_sub. Il-port add_sub ma jistax jintuża jekk jintuża LPM_DIRECTION. Intel jirrakkomanda li tuża l-parametru LPM_DIRECTION biex tispeċifika l-operat tal-funzjoni LPM_ADD_SUB, aktar milli tassenja kostanti lill-port add_sub.
kompla...

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 24

Ibgħat Feedback

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | 2020.10.05

Isem tal-Parametru LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Tip String Integer String String String Integer
Spag

Meħtieġa Le Le Le Le Le Le
Nru

Deskrizzjoni
Jispeċifika t-tip ta 'żieda mwettqa. Il-valuri huma FIRMATI u MHUX FIRMATATI. Jekk jitħalla barra, il-valur default huwa FIRMAT. Meta dan il-parametru jiġi ssettjat għal FIRMAT, l-additur/inaqqas jinterpreta l-input tad-dejta bħala komplement tat-tnejn iffirmat.
Jispeċifika n-numru ta' ċikli ta' arloġġ ta' latenza assoċjati mal-output tar-riżultat[]. Valur ta' żero (0) jindika li ma teżisti l-ebda latency, u li se tiġi instanzjata funzjoni purament kombinazzjonali. Jekk jitħalla barra, il-valur default huwa 0 (mhux pipelined).
Jippermettilek tispeċifika parametri speċifiċi għal Intel fid-disinn VHDL files (.vhd). Il-valur default huwa MHUX UŻAT.
Jidentifika l-isem tal-entità tal-librerija tal-moduli parametrizzati (LPM) fid-disinn VHDL files.
Parametru speċifiku għall-Intel. Trid tuża l-parametru LPM_HINT biex tispeċifika l-parametru ONE_INPUT_IS_CONSTANT fid-disinn VHDL files. Il-valuri huma IVA, LE, u MHUX UŻATI. Jipprovdi ottimizzazzjoni akbar jekk input wieħed ikun kostanti. Jekk jitħalla barra, il-valur default huwa LE.
Parametru speċifiku għall-Intel. Trid tuża l-parametru LPM_HINT biex tispeċifika l-parametru MAXIMIZE_SPEED fid-disinn VHDL files. Tista' tispeċifika valur bejn 0 u 10. Jekk jintuża, is-softwer Intel Quartus Prime jipprova jottimizza każ speċifiku tal-funzjoni LPM_ADD_SUB għall-veloċità aktar milli r-rotta, u jegħleb l-issettjar tal-għażla loġika tat-Teknika tal-Ottimizzazzjoni. Jekk MAXIMIZE_SPEED ma tintużax, il-valur tal-għażla Teknika tal-Ottimizzazzjoni tintuża minflok. Jekk l-issettjar għal MAXIMIZE_SPEED huwa 6 jew ogħla, il-Kompilatur jottimizza l-qalba IP LPM_ADD_SUB għal veloċità ogħla bl-użu ta 'ktajjen tal-ġarr; jekk l-issettjar huwa 5 jew inqas, il-Kompilatur jimplimenta d-disinn mingħajr ktajjen tal-ġarr. Dan il-parametru għandu jiġi speċifikat għall-apparati Cyclone, Stratix, u Stratix GX biss meta l-port add_sub ma jintużax.
Dan il-parametru jintuża għal skopijiet ta 'immudellar u simulazzjoni ta' mġiba. L-editur tal-parametru jikkalkula l-valur għal dan il-parametru.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 25

683490 | 2020.10.05 Ibgħat Feedback

6. LPM_COMPARE (Komparatur)

Figura 5.

Il-qalba LPM_COMPARE IP tqabbel il-valur ta 'żewġ settijiet ta' dejta biex tiddetermina r-relazzjoni bejniethom. Fl-aktar forma sempliċi tagħha, tista 'tuża xatba esklussiva-OR biex tiddetermina jekk żewġ bits ta' data humiex ugwali.

Il-figura li ġejja turi l-portijiet għall-qalba IP LPM_COMPARE.

LPM_COMPARE Portijiet

LPM_COMPARE

clken

alb

aeb

dataa[]

agb

datab[]

ageb

arloġġ

aneb

aklr

aleb

inst

6.1. Karatteristiċi
Il-qalba LPM_COMPARE IP toffri l-karatteristiċi li ġejjin: · Jiġġenera funzjoni komparatur biex iqabbel żewġ settijiet ta 'dejta · Jappoġġja wisa' tad-dejta ta '1 bit · Jappoġġja format ta' rappreżentazzjoni tad-dejta bħal iffirmat u mhux iffirmat · Jipproduċi t-tipi ta 'output li ġejjin:
— alb (input A huwa inqas mill-input B) — aeb (input A huwa ugwali għall-input B) — agb (input A huwa akbar mill-input B) — ageb (input A huwa akbar minn jew ugwali għall-input B) — aneb ( l-input A mhuwiex ugwali għall-input B) — aleb (input A huwa inqas minn jew ugwali għall-input B) · Jappoġġja portijiet tad-dħul mhux sinkroniċi mhux sinkroniċi u li jippermettu l-arloġġ · Jassenja l-input tad-datab[] għal kostanti · Jappoġġja pipelining b'latency ta' output konfigurabbli

ISO 9001: 2015 Reġistrat

6. LPM_COMPARE (Komparatur) 683490 | 2020.10.05
6.2. Prototip Verilog HDL
Il-prototip Verilog HDL li ġej jinsab fid-Disinn Verilog File (.v) lpm.v fil- direttorju edasynthesis.
modulu lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr ); parametru lpm_type = "lpm_compare"; parametru lpm_width = 1; parametru lpm_representation = "UNSIGNED"; parametru lpm_pipeline = 0; parametru lpm_hint = "MHUX UŻAT"; input [lpm_width-1:0] dataa, datab; arloġġ tad-dħul; input clken; input aclr; output alb, aeb, agb, aleb, aneb, ageb; modulu tat-tmiem
6.3. Dikjarazzjoni tal-Komponent VHDL
Id-dikjarazzjoni tal-komponent VHDL tinsab fid-Disinn tal-VHDL File (.vhd) LPM_PACK.vhd fil- direttorju librariesvhdllpm.
komponent LPM_COMPARE ġeneriku (LPM_WIDTH : naturali;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : naturali := 0; LPM_TYPE: string := L_COMPARE; LPM_HINT : string := “MHUX UŻAT”); port (DATAA: fi std_logic_vector (LPM_WIDTH-1 'l isfel sa 0); DATAB : fi std_logic_vector (LPM_WIDTH-1 'l isfel sa 0); ACLR : fi std_logic := '0'; CLOCK : fi std_logic := '0'; CLKEN : fi std_logic := '1'; out std_logic; out std_logic; komponent tat-tarf;
6.4. VHDL LIBRARY_USE Dikjarazzjoni
Id-dikjarazzjoni VHDL LIBRARY-USE mhix meħtieġa jekk tuża d-Dikjarazzjoni tal-Komponent VHDL.
LIBRERIJA lpm; UŻA lpm.lpm_components.all;
6.5. Portijiet
It-tabelli li ġejjin jelenkaw il-portijiet tad-dħul u tal-ħruġ għall-qalba tal-IP LMP_COMPARE.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 27

6. LPM_COMPARE (Komparatur) 683490 | 2020.10.05

Tabella 18. LPM_COMPARE IP Core Input Ports

Isem tal-Port

Meħtieġa

Deskrizzjoni

dataa[]

Iva

Input tad-dejta. Id-daqs tal-port tal-input jiddependi fuq il-valur tal-parametru LPM_WIDTH.

datab[]

Iva

Input tad-dejta. Id-daqs tal-port tal-input jiddependi fuq il-valur tal-parametru LPM_WIDTH.

arloġġ

Nru

Input tal-arloġġ għall-użu pipelined. Il-port tal-arloġġ jipprovdi l-input tal-arloġġ għal pipelined

operazzjoni. Għal valuri LPM_PIPELINE minbarra 0 (default), il-port tal-arloġġ għandu jkun

ppermettiet.

clken

Nru

Ippermetti l-arloġġ għall-użu pipelined. Meta l-port clken huwa affermat għoli, il

operazzjoni ta' tqabbil isseħħ. Meta s-sinjal ikun baxx, ma sseħħ l-ebda operazzjoni. Jekk

barra, il-valur default huwa 1.

aklr

Nru

Asinkronu ċar għall-użu pipelined. Il-pipeline jinizjalizza għal loġika (X) mhux definita

livell. Il-port aclr jista 'jintuża fi kwalunkwe ħin biex jerġa' jissettja l-pipeline għal 0s kollha,

b'mod asinkroniku mas-sinjal tal-arloġġ.

Tabella 19. LPM_COMPARE IP Core Output Ports

Isem tal-Port

Meħtieġa

Deskrizzjoni

alb

Nru

Port tal-ħruġ għall-komparatur. Affermat jekk id-dħul A huwa inqas mill-input B.

aeb

Nru

Port tal-ħruġ għall-komparatur. Affermat jekk id-dħul A huwa ugwali għall-input B.

agb

Nru

Port tal-ħruġ għall-komparatur. Affermat jekk id-dħul A huwa akbar mill-input B.

ageb

Nru

Port tal-ħruġ għall-komparatur. Affermat jekk l-input A huwa akbar minn jew ugwali għall-input

aneb

Nru

Port tal-ħruġ għall-komparatur. Affermat jekk id-dħul A mhuwiex ugwali għall-input B.

aleb

Nru

Port tal-ħruġ għall-komparatur. Affermat jekk id-dħul A huwa inqas minn jew ugwali għall-input B.

6.6 Parametri

It-tabella li ġejja telenka l-parametri għall-qalba tal-IP LPM_COMPARE.

Tabella 20. LPM_COMPARE Parametri tal-qalba tal-IP

Isem tal-Parametru

Tip

Meħtieġa

LPM_WIDTH

Integer Iva

LPM_REPRESENTATION

Spag

Nru

LPM_PIPELINE

Integer Nru

LPM_HINT

Spag

Nru

Deskrizzjoni
Jispeċifika l-wisa' tad-dataa[] u datab[] ports.
Jispeċifika t-tip ta' paragun imwettaq. Il-valuri huma FIRMATI u MHUX FIRMATATI. Jekk jitħalla barra, il-valur default huwa MHUX FISJAR. Meta dan il-valur tal-parametru jiġi ssettjat għal FIRMAT, il-komparatur jinterpreta l-input tad-dejta bħala komplement tat-tnejn iffirmat.
Jispeċifika n-numru ta 'ċikli ta' l-arloġġ ta 'latency assoċjati mal-output alb, aeb, agb, ageb, aleb, jew aneb. Valur ta' żero (0) jindika li ma teżisti l-ebda latency, u li se tiġi instanzjata funzjoni purament kombinazzjonali. Jekk jitħalla barra, il-valur default huwa 0 (mhux pipelined).
Jippermettilek tispeċifika parametri speċifiċi għal Intel fid-disinn VHDL files (.vhd). Il-valur default huwa MHUX UŻAT.
kompla...

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 28

Ibgħat Feedback

6. LPM_COMPARE (Komparatur) 683490 | 2020.10.05
Isem tal-Parametru LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Ittajpja String String
Spag

Nru Meħtieġa Nru
Nru

Deskrizzjoni
Jidentifika l-isem tal-entità tal-librerija tal-moduli parametrizzati (LPM) fid-disinn VHDL files.
Dan il-parametru jintuża għal skopijiet ta 'immudellar u simulazzjoni ta' mġiba. L-editur tal-parametru jikkalkula l-valur għal dan il-parametru.
Parametru speċifiku għall-Intel. Trid tuża l-parametru LPM_HINT biex tispeċifika l-parametru ONE_INPUT_IS_CONSTANT fid-disinn VHDL files. Il-valuri huma IVA, LE, jew MHUX UŻATI. Jipprovdi ottimizzazzjoni akbar jekk input huwa kostanti. Jekk jitħalla barra, il-valur default huwa LE.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 29

683490 | 2020.10.05 Ibgħat Feedback

7. ALTEC (Kodiċi ta' Korrezzjoni ta' Żbalji: Encoder/Decoder) IP Core

Figura 6.

Intel jipprovdi l-qalba tal-IP ALTECC biex timplimenta l-funzjonalità tal-ECC. L-ECC jiskopri data korrotta li sseħħ fin-naħa tar-riċevitur waqt it-trażmissjoni tad-data. Dan il-metodu ta' korrezzjoni tal-iżbalji huwa l-aktar adattat għal sitwazzjonijiet fejn l-iżbalji jseħħu bl-addoċċ aktar milli f'tifqigħ.

L-ECC jiskopri żbalji permezz tal-proċess ta 'kodifikazzjoni u dekodifikazzjoni tad-dejta. Per example, meta l-ECC tiġi applikata f'applikazzjoni ta 'trażmissjoni, id-dejta tinqara mis-sors tiġi kkodifikata qabel tintbagħat lir-riċevitur. L-output (kelma tal-kodiċi) mill-encoder jikkonsisti mid-dejta mhux ipproċessata mehmuża man-numru ta 'bits ta' parità. In-numru eżatt ta 'bits ta' parità mehmuża jiddependi fuq in-numru ta 'bits fid-dejta tal-input. Il-kelma tal-kodiċi ġġenerata mbagħad tiġi trażmessa lejn id-destinazzjoni.

Ir-riċevitur jirċievi l-kelma tal-kodiċi u jiddekodifikaha. Informazzjoni miksuba mid-decoder tiddetermina jekk jinstabx żball. Id-decoder jiskopri żbalji ta 'bit wieħed u ta' bit doppju, iżda jista 'jiffissa biss żbalji ta' bit wieħed fid-dejta korrotta. Dan it-tip ta 'ECC huwa korrezzjoni ta' żball wieħed sejbien ta 'żball doppju (SECDED).

Tista 'tikkonfigura l-funzjonijiet ta' encoder u decoder tal-qalba tal-IP ALTECC. L-input tad-dejta għall-kodifikatur huwa kodifikat biex jiġġenera kelma tal-kodiċi li hija kombinazzjoni tal-input tad-dejta u l-bits tal-parità ġġenerati. Il-kelma tal-kodiċi ġġenerata tiġi trażmessa lill-modulu tad-decoder għad-dekodifikazzjoni eżatt qabel ma tilħaq il-blokka tad-destinazzjoni tagħha. Id-decoder jiġġenera vettur tas-sindromu biex jiddetermina jekk hemmx xi żball fil-kelma tal-kodiċi riċevuta. Id-decoder jikkoreġi d-data biss jekk l-iżball ta 'bit wieħed ikun mill-bits tad-data. L-ebda sinjal ma jiġi mmarkat jekk l-iżball ta' bit wieħed ikun mill-bits tal-parità. Id-decoder għandu wkoll sinjali tal-bandiera biex juru l-istatus tad-dejta riċevuta u l-azzjoni meħuda mid-decoder, jekk ikun hemm.

Il-figuri li ġejjin juru l-portijiet għall-qalba tal-IP ALTECC.

Portijiet tal-Encoder ALTEC

ALTEC_ENCODER

data[]

q[]

arloġġ

aklr

inst

ISO 9001: 2015 Reġistrat

7. ALTEC (Kodiċi ta' Korrezzjoni ta' Żbalji: Encoder/Decoder) IP Core 683490 | 2020.10.05

Figura 7. Portijiet tad-Decoder ALTEC

ALTEC_DECODER

data[] clock clocken

q[] err_detected err_corrected
err_fatal

aklr

inst

7.1. Karatteristiċi tal-Encoder ALTEC

Il-qalba tal-IP tal-encoder ALTECC toffri l-karatteristiċi li ġejjin: · Iwettaq kodifikazzjoni tad-dejta bl-użu tal-iskema Hamming Coding · Jappoġġja wisa’ tad-dejta ta’ 2 bit · Jappoġġja format ta’ rappreżentazzjoni tad-dejta ffirmata u mhux iffirmata · Jappoġġja pipelining b’latency tal-ħruġ ta’ ċiklu wieħed jew żewġ arloġġi · Jappoġġja fakultattiv asinkronu ċar u arloġġ jippermettu ports

Il-qalba tal-IP tal-encoder ALTECC tieħu u tikkodifika d-dejta billi tuża l-iskema Hamming Coding. L-iskema Hamming Coding tirriżulta l-bits tal-parità u tehmeżhom mad-dejta oriġinali biex tipproduċi l-kelma tal-kodiċi tal-output. In-numru ta 'bits ta' parità mehmuża jiddependi fuq il-wisa 'tad-data.

It-tabella li ġejja telenka n-numru ta’ bits ta’ parità mehmuża għal firxiet differenti ta’ wisgħat tad-dejta. Il-kolonna Total Bits tirrappreżenta n-numru totali ta' bits tad-data ta' input u bits ta' parità mehmuża.

Tabella 21.

Numru ta 'Bits ta' Parità u Kelma tal-Kodiċi Skont il-Wisa tad-Dejta

Wisa' tad-Data

Numru ta' Bits ta' Parità

Bits totali (Kelma tal-Kodiċi)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Id-derivazzjoni tal-bit tal-parità tuża verifika ta' parità ugwali. Il-bit addizzjonali 1 (muri fit-tabella bħala +1) huwa mehmuż mal-bits tal-parità bħala l-MSB tal-kelma tal-kodiċi. Dan jiżgura li l-kelma tal-kodiċi jkollha numru ugwali ta '1's. Per example, jekk il-wisa 'data hija 4 bits, 4 bits parità huma mehmuża mad-data biex issir kelma kodiċi b'total ta' 8 bits. Jekk 7 bits mill-LSB tal-kelma tal-kodiċi ta '8-bit għandhom numru fard ta' 1's, it-8 bit (MSB) tal-kelma tal-kodiċi huwa 1 li jagħmel in-numru totali ta '1's fil-kelma tal-kodiċi saħansitra.
Il-figura li ġejja turi l-kelma tal-kodiċi ġġenerata u l-arranġament tal-bits tal-parità u l-bits tad-dejta f'input tad-dejta ta '8-bit.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 31

7. ALTEC (Kodiċi ta' Korrezzjoni ta' Żbalji: Encoder/Decoder) IP Core 683490 | 2020.10.05

Figura 8.

Arranġament ta' Parity Bits u Data Bits f'Kelma ta' Kodiċi Ġġenerata ta' 8 Bits

MSB

LSB

4 bits parità

4 bits tad-data

Il-qalba tal-IP tal-encoder ALTECC taċċetta biss wisa' ta' input ta' 2 sa 64 bit f'ħin wieħed. Wisgħat ta 'input ta' 12-il bit, 29 bit, u 64 bit, li huma idealment adattati għal apparati Intel, jiġġeneraw outputs ta '18-il bit, 36 bit, u 72 bit rispettivament. Tista 'tikkontrolla l-limitazzjoni tal-bitselection fl-editur tal-parametri.

7.2. Prototip Verilog HDL (ALTECC_ENCODER)
Il-prototip Verilog HDL li ġej jinsab fid-Disinn Verilog File (.v) lpm.v fil- direttorju edasynthesis.
module altecc_encoder #( parametru maħsub_device_family = "mhux użat", parametru lpm_pipeline = 0, parametru width_codeword = 8, parametru width_dataword = 8, parametru lpm_type = "altecc_encoder", parametru lpm_hint = "mhux użat") ( input wire aclr, input wire clock clocken tal-wajer, wajer tad-dħul [width_dataword-1:0] data, wajer tal-ħruġ [width_codeword-1:0] q); modulu tat-tmiem

7.3. Prototip Verilog HDL (ALTECC_DECODER)
Il-prototip Verilog HDL li ġej jinsab fid-Disinn Verilog File (.v) lpm.v fil- direttorju edasynthesis.
modulu altecc_decoder #( parametru maħsub_device_family = "mhux użat", parametru lpm_pipeline = 0, parametru width_codeword = 8, parametru width_dataword = 8, parametru lpm_type = "altecc_decoder", parametru lpm_hint = "mhux użat") ( input wire aclr, input wire aclr, input clocken tal-wajer, wajer tad-dħul [width_codeword-1:0] data, wajer tal-ħruġ err_corrected, wajer tal-ħruġ err_detected, wajer tal-ħruġ err_fatal, wajer tal-ħruġ [width_dataword-1:0] q); modulu tat-tmiem

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 32

Ibgħat Feedback

7. ALTEC (Kodiċi ta' Korrezzjoni ta' Żbalji: Encoder/Decoder) IP Core 683490 | 2020.10.05
7.4. Dikjarazzjoni tal-Komponent VHDL (ALTECC_ENCODER)
Id-dikjarazzjoni tal-komponent VHDL tinsab fid-Disinn tal-VHDL File (.vhd) altera_mf_components.vhd fil- direttorju librariesvhdlaltera_mf.
komponent altecc_encoder ġeneriku ( maħsub_device_family:string := “mhux użat”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED”; lpm_type:string := “altecc_encoder ”); port (aclr:in std_logic:= '0'; arloġġ:in std_logic:= '0'; clocken:in std_logic:= '1'; data:in std_logic_vector(width_dataword-1 downto 0); q:out std_logic_vector(width_codeword -1 'l isfel sa 0)); komponent tat-tarf;
7.5. Dikjarazzjoni tal-Komponent VHDL (ALTECC_DECODER)
Id-dikjarazzjoni tal-komponent VHDL tinsab fid-Disinn tal-VHDL File (.vhd) altera_mf_components.vhd fil- direttorju librariesvhdlaltera_mf.
komponent altecc_decoder ġeneriku ( maħsub_device_family:string := “mhux użat”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED”; lpm_type:string := “altecc_decoder ”); port (aclr: f'std_logic := '0'; arloġġ: f'std_logic := '0'; arloġġ: f'std_logic := '1'; data: f'std_logic_vector (width_codeword-1 downto 0); err_corrected : out std_logic; err_detected : out std_logic q: out std_logic_vector(width_dataword-1 downto 0); komponent tat-tarf;
7.6. VHDL LIBRARY_USE Dikjarazzjoni
Id-dikjarazzjoni VHDL LIBRARY-USE mhix meħtieġa jekk tuża d-Dikjarazzjoni tal-Komponent VHDL.
LIBRERIJA altera_mf; UŻA altera_mf.altera_mf_components.all;
7.7. Encoder Ports
It-tabelli li ġejjin jelenkaw il-portijiet tad-dħul u tal-ħruġ għall-qalba tal-IP tal-encoder ALTECC.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 33

7. ALTEC (Kodiċi ta' Korrezzjoni ta' Żbalji: Encoder/Decoder) IP Core 683490 | 2020.10.05

Tabella 22. Portijiet tal-Input tal-Encoder ALTECC

Isem tal-Port

Meħtieġa

Deskrizzjoni

data[]

Iva

Port tad-dħul tad-dejta. Id-daqs tal-port tal-input jiddependi fuq il-WIDTH_DATAWORD

valur tal-parametru. Il-port tad-dejta[] fih id-dejta mhux ipproċessata li għandha tiġi kkodifikata.

arloġġ

Iva

Port tad-dħul tal-arloġġ li jipprovdi s-sinjal tal-arloġġ biex jissinkronizza l-operazzjoni tal-kodifikazzjoni.

Il-port tal-arloġġ huwa meħtieġ meta l-valur LPM_PIPELINE ikun akbar minn 0.

arloġġ

Nru

Ippermetti l-arloġġ. Jekk jitħalla barra, il-valur default huwa 1.

aklr

Nru

Input ċar mhux sinkroniku. Is-sinjal attiv aklr għoli jista 'jintuża fi kwalunkwe ħin biex

neħħi r-reġistri b'mod mhux sinkroniku.

Tabella 23. Portijiet tal-Ħruġ tal-Encoder ALTECC

Isem tal-Port q[]

Meħtieġa Iva

Deskrizzjoni
Port tal-ħruġ tad-dejta kodifikata. Id-daqs tal-port tal-ħruġ jiddependi fuq il-valur tal-parametru WIDTH_CODEWORD.

7.8. Portijiet tad-Decoder

It-tabelli li ġejjin jelenkaw il-portijiet tad-dħul u tal-ħruġ għall-qalba tal-IP tad-decoder ALTECC.

Tabella 24. Portijiet tad-Dħul tad-Decoder ALTECC

Isem tal-Port

Meħtieġa

Deskrizzjoni

data[]

Iva

Port tad-dħul tad-dejta. Id-daqs tal-port tal-input jiddependi fuq il-valur tal-parametru WIDTH_CODEWORD.

arloġġ

Iva

Port tad-dħul tal-arloġġ li jipprovdi s-sinjal tal-arloġġ biex jissinkronizza l-operazzjoni tal-kodifikazzjoni. Il-port tal-arloġġ huwa meħtieġ meta l-valur LPM_PIPELINE ikun akbar minn 0.

arloġġ

Nru

Ippermetti l-arloġġ. Jekk jitħalla barra, il-valur default huwa 1.

aklr

Nru

Input ċar mhux sinkroniku. Is-sinjal attiv tal-aclr għoli jista 'jintuża fi kwalunkwe ħin biex ineħħi r-reġistri b'mod mhux sinkroniku.

Tabella 25. Portijiet tal-Ħruġ tad-Decoder ALTEC

Isem tal-Port q[]

Meħtieġa Iva

Deskrizzjoni
Port tal-ħruġ tad-dejta dekodifikata. Id-daqs tal-port tal-ħruġ jiddependi fuq il-valur tal-parametru WIDTH_DATAWORD.

err_detected Iva

Sinjal tal-bandiera biex jirrifletti l-istatus tad-dejta riċevuta u jispeċifika kwalunkwe żball misjub.

err_correcte Iva d

Sinjal tal-bandiera biex jirrifletti l-istatus tad-dejta riċevuta. Tindika żball ta' bit wieħed misjub u kkoreġut. Tista' tuża d-dejta għax diġà ġiet ikkoreġuta.

err_fatal

Iva

Sinjal tal-bandiera biex jirrifletti l-istatus tad-dejta riċevuta. Tindika żball double-bit misjub, iżda mhux ikkoreġut. M'għandekx tuża d-dejta jekk dan is-sinjal jiġi affermat.

syn_e

Nru

Sinjal ta 'output li se jmur għoli kull meta jiġi skopert żball ta' bit wieħed fuq il-parità

bits.

7.9. Parametri tal-Encoder
It-tabella li ġejja telenka l-parametri għall-qalba tal-IP tal-encoder ALTECC.

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 34

Ibgħat Feedback

7. ALTEC (Kodiċi ta' Korrezzjoni ta' Żbalji: Encoder/Decoder) IP Core 683490 | 2020.10.05

Tabella 26. Parametri tal-Encoder ALTEC

Isem tal-Parametru

Tip

Meħtieġa

Deskrizzjoni

WIDTH_DATAWORD

Integer Iva

Jispeċifika l-wisa' tad-dejta mhux ipproċessata. Il-valuri huma minn 2 sa 64. Jekk jitħallew barra, il-valur default huwa 8.

WIDTH_CODEWORD

Integer Iva

Jispeċifika l-wisa 'tal-kelma tal-kodiċi korrispondenti. Valuri validi huma minn 6 sa 72, esklużi 9, 17, 33, u 65. Jekk jitħalla barra, il-valur default huwa 13.

LPM_PIPELINE

Integer Nru

Jispeċifika l-pipeline għaċ-ċirkwit. Il-valuri huma minn 0 sa 2. Jekk il-valur huwa 0, il-portijiet mhumiex irreġistrati. Jekk il-valur huwa 1, il-portijiet tal-ħruġ huma reġistrati. Jekk il-valur huwa 2, il-portijiet tad-dħul u tal-ħruġ huma rreġistrati. Jekk jitħalla barra, il-valur default huwa 0.

7.10. Parametri tad-Decoder

It-tabella li ġejja telenka l-parametri ewlenin tal-IP tad-decoder ALTECC.

Tabella 27. Parametri tad-Decoder ALTEC

Isem tal-Parametru WIDTH_DATAWORD

Tip Integer

Meħtieġa

Deskrizzjoni

Iva

Jispeċifika l-wisa' tad-dejta mhux ipproċessata. Valuri huma 2 sa 64. Il

valur default huwa 8.

WIDTH_CODEWORD

Integer

Iva

Jispeċifika l-wisa 'tal-kelma tal-kodiċi korrispondenti. Il-valuri huma 6

sa 72, esklużi 9, 17, 33, u 65. Jekk jitħalla barra, il-valur default

huwa 13.

LPM_PIPELINE

Integer

Nru

Jispeċifika r-reġistru taċ-ċirkwit. Il-valuri huma minn 0 sa 2. Jekk il-

valur huwa 0, l-ebda reġistru mhu implimentat. Jekk il-valur huwa 1, il-

output huwa rreġistrat. Jekk il-valur huwa 2, kemm l-input kif ukoll il-

output huma reġistrati. Jekk il-valur huwa akbar minn 2, addizzjonali

reġistri huma implimentati fl-output għall-addizzjonali

latenzi. Jekk jitħalla barra, il-valur default huwa 0.

Oħloq port 'syn_e'

Integer

Nru

Ixgħel dan il-parametru biex toħloq port syn_e.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 35

683490 | 2020.10.05 Ibgħat Feedback

8. Intel FPGA Multiply Adder IP Core

Figura 9.

L-Intel FPGA Multiply Adder (apparati Intel Stratix 10, Intel Arria 10, u Intel Cyclone 10 GX) jew ALTERA_MULT_ADD (apparati Arria V, Stratix V, u Cyclone V) IP core jippermettilek li timplimenta multiplier-adder.

Il-figura li ġejja turi l-portijiet għall-Intel FPGA Multiply Adder jew ALTERA_MULT_ADD IP core.

Intel FPGA Multiply Adder jew Portijiet ALTERA_MULT_ADD

Intel FPGA Multiply Adder jew ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] riżultat[]

aclr0 aclr1

inst
Multiplikatur-additur jaċċetta pari ta' inputs, jimmultiplika l-valuri flimkien u mbagħad iżid jew inaqqas mill-prodotti tal-pari l-oħra kollha.
Jekk il-wisgħat kollha tad-dejta tad-dħul huma wiesgħa 9-bits jew iżgħar, il-funzjoni tuża l-konfigurazzjoni tal-multiplikatur tad-dħul ta '9 x 9 bit fil-blokk DSP għal apparati li jappoġġjaw konfigurazzjoni 9 x 9. Jekk le, il-blokk DSP juża multiplikaturi ta 'input ta' 18 × 18-bit biex jipproċessa data b'wisgħat bejn 10 bits u 18-il bit. Jekk multipli Intel FPGA Multiply Adder jew ALTERA_MULT_ADD IP cores iseħħu f'disinn, il-funzjonijiet jitqassmu bħala

ISO 9001: 2015 Reġistrat

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
ħafna blokki DSP differenti possibbli sabiex ir-rotot lejn dawn il-blokki jkun aktar flessibbli. Inqas multiplikaturi għal kull blokka DSP jippermettu aktar għażliet ta 'routing fil-blokk billi jimminimizzaw il-mogħdijiet għall-bqija tal-apparat.
Ir-reġistri u r-reġistri tal-pipeline żejda għas-sinjali li ġejjin jitqiegħdu wkoll ġewwa l-blokka DSP: · Input tad-dejta · Agħżel iffirmat jew mhux iffirmat · Żid jew naqqas l-għażla · Prodotti ta’ multiplikaturi
Fil-każ tar-riżultat tal-output, l-ewwel reġistru jitqiegħed fil-blokk DSP. Madankollu r-reġistri ta' latenza żejda jitqiegħdu f'elementi loġiċi barra l-blokk. Periferali għall-blokka DSP, inklużi l-inputs tad-dejta għall-multiplikatur, l-inputs tas-sinjal tal-kontroll, u l-outputs tal-additur, uża r-rotot regolari biex tikkomunika mal-bqija tal-apparat. Il-konnessjonijiet kollha fil-funzjoni jużaw rotta dedikata ġewwa l-blokka DSP. Dan ir-rotot iddedikat jinkludi l-ktajjen tar-reġistru taċ-ċaqliq meta tagħżel l-għażla li tiċċaqlaq id-dejta tal-input irreġistrata ta’ multiplikatur minn multiplikatur wieħed għal multiplikatur li jmiss.
Għal aktar informazzjoni dwar il-blokki DSP fi kwalunkwe mis-serje tat-tagħmir Stratix V, u Arria V, irreferi għall-kapitolu tal-Blokki DSP tal-manwali rispettivi fuq il-paġna Letteratura u Dokumentazzjoni Teknika.
Informazzjoni Relatata AN 306: Implimentazzjoni ta' Multiplikaturi f'Apparat FPGA
Jipprovdi aktar informazzjoni dwar l-implimentazzjoni ta 'multiplikaturi bl-użu ta' DSP u blokki tal-memorja f'apparat Intel FPGA.
8.1. Karatteristiċi
Il-qalba Intel FPGA Multiply Adder jew ALTERA_MULT_ADD IP toffri l-karatteristiċi li ġejjin: · Jiġġenera multiplikatur biex iwettaq operazzjonijiet ta' multiplikazzjoni ta' żewġ kumplessi
numri Nota: Meta jinbnew multiplikaturi akbar mid-daqs sostnut b'mod nattiv jista'/
se jkun impatt fuq il-prestazzjoni li jirriżulta mill-kaskata tal-blokki DSP. · Jappoġġja wisgħat tad-dejta ta’ 1 256 bit · Jappoġġja format ta’ rappreżentazzjoni tad-dejta ffirmata u mhux iffirmata · Jappoġġja pipelining b’latency ta’ input konfigurabbli · Jipprovdi għażla biex taqleb b’mod dinamiku bejn appoġġ ta’ data ffirmata u mhux iffirmata · Jipprovdi għażla biex taqleb b’mod dinamiku bejn operazzjoni ta’ żieda u tnaqqis · Jappoġġja Ċar mhux sinkroniku u sinkroniku mhux obbligatorju u l-arloġġ jippermettu l-portijiet tad-dħul · Jappoġġja l-modalità ta’ reġistru ta’ dewmien sistoliku · Jappoġġja pre-adder bi 8 koeffiċjenti ta’ pre-load għal kull multiplikatur · Jappoġġja l-kostanti tat-tagħbija minn qabel biex tikkumplimenta l-feedback tal-akkumulatur

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Pre-ader
Bil-pre-adder, iż-żidiet jew it-tnaqqis isiru qabel l-għalf tal-multiplikatur.
Hemm ħames modi ta' qabel l-additur: · Mod sempliċi · Mod ta' koeffiċjent · Mod ta' input · Mod kwadru · Mod kostanti

Nota:

Meta jintuża pre-adder (koeffiċjent ta 'pre-aderer/input/square mode), l-inputs tad-dejta kollha għall-multiplikatur għandu jkollhom l-istess setting ta' arloġġ.

8.1.1.1. Pre-ader Mod Sempliċi

F'dan il-mod, iż-żewġ operandi joħorġu mill-portijiet ta 'input u l-pre-adder ma jintużax jew jiġi bypassed. Din hija l-modalità default.

Figura 10. Mod Sempliċi Pre-ader
a0 b0

Mult0

riżultat

8.1.1.2. Modalità tal-Koeffiċjent tal-Pre-ader
F'dan il-mod, operand multiplikatur wieħed joħroġ mill-pre-ader, u l-operand l-ieħor ġej mill-ħażna tal-koeffiċjent intern. Il-ħażna tal-koeffiċjent tippermetti sa 8 kostanti ssettjati minn qabel. Is-sinjali tal-għażla tal-koeffiċjent huma coefsel[0..3].
Din il-modalità hija espressa fl-ekwazzjoni li ġejja.

Dan li ġej juri l-mod ta 'koeffiċjent ta' qabel l-additur ta 'multiplikatur.

Figura 11. Modalità tal-Koeffiċjent ta' qabel l-additur

Preader

Mult0

+/-

riżultat

coefsel0 koef

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 38

Ibgħat Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Modalità tad-Dħul tal-Pre-adder F'dan il-mod, operand multiplikatur wieħed joħroġ mill-pre-adder, u l-operand l-ieħor ġej mill-port tad-dħul tad-datac[]. Din il-modalità hija espressa fl-ekwazzjoni li ġejja.

Dan li ġej juri l-mod ta 'input ta' qabel l-additur ta 'multiplikatur.

Figura 12. Modalità ta 'Input ta' qabel l-additur
a0 b0

Mult0

+/-

riżultat

8.1.1.4. Modalità Kwadru ta' qabel l-additur Dan il-mod huwa espress fl-ekwazzjoni li ġejja.

Dan li ġej juri l-mod kwadrat ta 'qabel iż-żieda ta' żewġ multiplikaturi.

Figura 13. Modalità Kwadru ta' qabel l-additur
a0 b0

Mult0

+/-

riżultat

8.1.1.5. Modalità Kostanti ta' qabel l-additur
F'dan il-mod, operand multiplikatur wieħed joħroġ mill-port tal-input, u l-operand l-ieħor ġej mill-ħażna tal-koeffiċjent intern. Il-ħażna tal-koeffiċjent tippermetti sa 8 kostanti ssettjati minn qabel. Is-sinjali tal-għażla tal-koeffiċjent huma coefsel[0..3].
Din il-modalità hija espressa fl-ekwazzjoni li ġejja.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Il-figura li ġejja turi l-mod kostanti ta 'pre-ader ta' multiplikatur.

Figura 14. Modalità Kostanti ta' qabel l-additur
a0

Mult0

riżultat

koefsel0
koef
8.1.2. Reġistru ta' Dewmien Sistoliku
F'arkitettura sistolika, id-dejta tal-input hija mgħoddija f'kaskata ta 'reġistri li jaġixxu bħala buffer tad-dejta. Kull reġistru jagħti input sample għal multiplikatur fejn jiġi mmultiplikat bil-koeffiċjent rispettiv. Il-katina li żżid ir-riżultati magħquda gradwalment mill-multiplikatur u r-riżultat irreġistrat qabel mill-port ta 'input chainin[] biex jiffurmaw ir-riżultat finali. Kull element multiply-add għandu jiġi ttardjat b'ċiklu wieħed sabiex ir-riżultati jissinkronizzaw b'mod xieraq meta magħduda flimkien. Kull dewmien suċċessiv jintuża biex jindirizza kemm il-memorja tal-koeffiċjent kif ukoll il-buffer tad-dejta tal-elementi multipli-żieda rispettivi tagħhom. Per example, dewmien wieħed għat-tieni element multiply żid, żewġ dewmien għat-tielet element multiply-add, eċċ.
Figura 15. Reġistri Sistoliċi
Reġistri sistoliċi

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 y(t)

x(t) jirrappreżenta r-riżultati minn fluss kontinwu ta' input samples u y(t)
jirrappreżenta s-somma ta' sett ta' input samples, u fil-ħin, immultiplikat b'tagħhom
koeffiċjenti rispettivi. Kemm ir-riżultati tad-dħul kif ukoll tal-output jimxu mix-xellug għal-lemin. Il-c(0) sa c(N-1) jindika l-koeffiċjenti. Ir-reġistri tad-dewmien sistoliku huma indikati b'S-1, filwaqt li l-1 jirrappreżenta dewmien ta' arloġġ wieħed. Reġistri tad-dewmien sistoliku huma miżjuda fuq
l-inputs u l-outputs għall-pipelining b'mod li jiżgura r-riżultati mill-
operand multiplikatur u s-somom akkumulati jibqgħu sinkronizzati. Dan l-element tal-ipproċessar
huwa replikat biex jifforma ċirkwit li jikkalkula l-funzjoni tal-filtrazzjoni. Din il-funzjoni hija
espress fl-ekwazzjoni li ġejja.

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 40

Ibgħat Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N jirrappreżenta n-numru ta 'ċikli ta' dejta li daħlu fl-akkumulatur, y(t) jirrappreżenta l-output fil-ħin t, A (t) jirrappreżenta l-input fil-ħin t, u B (i) huma l-koeffiċjenti. It-t ui fl-ekwazzjoni jikkorrispondu għal instant partikolari fil-ħin, sabiex tikkalkula l-output sample y(t) fil-ħin t, grupp ta' input samples f'N punti differenti fil-ħin, jew A(n), A(n-1), A(n-2), … A(n-N+1) hija meħtieġa. Il-grupp ta 'N input samples huma mmultiplikati b'N koeffiċjenti u magħduda flimkien biex jiffurmaw ir-riżultat finali y.
L-arkitettura tar-reġistru sistoliku hija disponibbli biss għall-modi somma ta' 2 u somma ta' 4. Għaż-żewġ modi ta 'arkitettura tar-reġistru sistoliku, l-ewwel sinjal ta' katina jeħtieġ li jkun marbut ma '0.
Il-figura li ġejja turi l-implimentazzjoni tar-reġistru tad-dewmien sistoliku ta '2 multiplikaturi.
Figura 16. Implimentazzjoni tar-Reġistru ta' Dewmien Sistoliku ta' 2 Multiplikaturi
katina

Mult0

+/-

Mult1

+/-

riżultat
Is-somma ta' żewġ multiplikaturi hija espressa fl-ekwazzjoni li ġejja.
Il-figura li ġejja turi l-implimentazzjoni tar-reġistru tad-dewmien sistoliku ta '4 multiplikaturi.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Figura 17. Implimentazzjoni tar-Reġistru ta' Dewmien Sistoliku ta' 4 Multiplikaturi
katina

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

riżultat
Is-somma ta' erba' multiplikaturi hija espressa fl-ekwazzjoni li ġejja. Figura 18. Somma ta' 4 Multiplikaturi
Dan li ġej jelenka l-avvanztages tal-implimentazzjoni tar-reġistru sistoliku: · Inaqqas l-użu tar-riżorsi DSP · Jippermetti mapping effiċjenti fil-blokk DSP bl-użu tal-istruttura tal-katina li żżid

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 42

Ibgħat Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Kostanti tat-tagħbija minn qabel
Il-kostanti tat-tagħbija minn qabel tikkontrolla l-operand tal-akkumulatur u tikkumplimenta r-rispons tal-akkumulatur. Il-LOADCONST_VALUE validu jvarja minn 0. Il-valur kostanti huwa ugwali għal 64N, fejn N = LOADCONST_VALUE. Meta LOADCONST_VALUE huwa ssettjat għal 2, il-valur kostanti huwa ugwali għal 64. Din il-funzjoni tista 'tintuża bħala arrotondament preġudikat.
Il-figura li ġejja turi l-implimentazzjoni kostanti ta 'qabel it-tagħbija.
Figura 19. Kostanti tat-tagħbija minn qabel

Feedback tal-akkumulatur

kostanti

Mult0

+/-

Mult1

+/b1

riżultat

accum_sload sload_accum

Irreferi għall-qalba tal-IP li ġejjin għal implimentazzjonijiet oħra multiplikaturi: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Akkumulatur Doppju
Il-karatteristika tal-akkumulatur doppju żżid reġistru addizzjonali fil-mogħdija tar-rispons tal-akkumulatur. Ir-reġistru tal-akkumulatur doppju jsegwi r-reġistru tal-output, li jinkludi l-arloġġ, l-arloġġ li jippermetti, u l-aclr. Ir-reġistru tal-akkumulatur addizzjonali jirritorna riżultat b'dewmien ta' ċiklu wieħed. Din il-karatteristika tippermettilek li jkollok żewġ kanali akkumulaturi bl-istess għadd tar-riżorsi.
Il-figura li ġejja turi l-implimentazzjoni tal-akkumulatur doppju.

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Figura 20. Akkumulatur Doppju

Reġistru ta' l-Akkumulatur Doppju

Accumulator feedba ck

Mult0

+/-

Mult1

+/b1

Riżultat tal-Output Reġistru tal-Output

8.2. Prototip Verilog HDL
Tista' ssib il-prototip Intel FPGA Multiply Adder jew ALTERA_MULT_ADD Verilog HDL file (altera_mult_add_rtl.v) fil- direttorju tal-megafunzjonijiet tal-libreriji.
8.3. Dikjarazzjoni tal-Komponent VHDL
Id-dikjarazzjoni tal-komponent VHDL tinsab fil- altera_lnsim_components.vhd fil- direttorju librariesvhdl altera_lnsim.
8.4. VHDL LIBRARY_USE Dikjarazzjoni
Id-dikjarazzjoni VHDL LIBRARY-USE mhix meħtieġa jekk tuża d-Dikjarazzjoni tal-Komponent VHDL.
LIBRERIJA altera_mf; UŻA altera_mf.altera_mf_components.all;

8.5. Sinjali

It-tabelli li ġejjin jelenkaw is-sinjali tad-dħul u tal-ħruġ tal-Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD IP core.

Tabella 28. Immultiplika Adder Intel FPGA IPor ALTERA_MULT_ADD Sinjali ta' Input

Sinjal

Meħtieġa

Deskrizzjoni

dataa_0[]/dataa_1[]/

Iva

dataa_2[]/dataa_3[]

Input tad-dejta għall-multiplikatur. Port tad-dħul [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] wiesa'
kompla...

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 44

Ibgħat Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Sinjal datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] clock[1:0] aclr[1:0] sclr[1:0] ena [1:0] signa
signb
scanina[] accum_sload

Meħtieġa Iva Le
Le Le Le Le Le
Nru
Le Le

Deskrizzjoni
Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dawn is-sinjali. Meta tipprovdi valur X lil dawn is-sinjali, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Input tad-dejta għall-multiplikatur. Sinjal ta' input [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] wiesa' Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dawn is-sinjali. Meta tipprovdi valur X lil dawn is-sinjali, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Input tad-dejta għall-multiplikatur. Sinjal tad-dħul [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] wiesa' Agħżel INPUT għal Agħżel parametru tal-modalità tal-preadder biex tippermetti dawn is-sinjali. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dawn is-sinjali. Meta tipprovdi valur X lil dawn is-sinjali, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Port tad-dħul tal-arloġġ għar-reġistru korrispondenti. Dan is-sinjal jista 'jintuża minn kwalunkwe reġistru fil-qalba tal-IP. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dawn is-sinjali. Meta tipprovdi valur X lil dawn is-sinjali, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Input ċar asinkroniku għar-reġistru korrispondenti. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dawn is-sinjali. Meta tipprovdi valur X lil dawn is-sinjali, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Input ċar sinkroniku għar-reġistru korrispondenti. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input X mhux determinat għal dawn is-sinjali. Meta tipprovdi valur X lil dawn is-sinjali, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ
Ippermetti d-dħul tas-sinjal fir-reġistru korrispondenti. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dawn is-sinjali. Meta tipprovdi valur X lil dawn is-sinjali, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Jispeċifika r-rappreżentazzjoni numerika tad-dħul tal-multiplikatur A. Jekk is-sinjal tas-sinjal huwa għoli, il-multiplikatur jittratta s-sinjal tad-dħul tal-multiplikatur A bħala numru iffirmat. Jekk is-sinjal tas-sinjal huwa baxx, il-multiplikatur jittratta s-sinjal A tad-dħul tal-multiplikatur bħala numru mhux iffirmat. Agħżel VARJABBLI għal X'inhu l-format tar-rappreżentazzjoni għall-parametru tad-dħul tal-Multiplikaturi A biex jippermetti dan is-sinjal. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dan is-sinjal. Meta tipprovdi valur X għal dan l-input, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Jispeċifika r-rappreżentazzjoni numerika tas-sinjal B tad-dħul tal-multiplikatur. Jekk is-sinjal signb huwa għoli, il-multiplikatur jittratta s-sinjal ta 'l-input B tal-multiplikatur bħala numru ta' komplement ta' tnejn iffirmat. Jekk is-sinjal signb huwa baxx, il-multiplikatur jittratta s-sinjal B input multiplikatur bħala numru mhux iffirmat. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dan is-sinjal. Meta tipprovdi valur X għal dan l-input, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Input għall-katina tal-iskannjar A. Sinjal tad-dħul [WIDTH_A – 1, … 0] wiesa'. Meta l-parametru INPUT_SOURCE_A għandu valur ta 'SCANA, is-sinjal scanina[] huwa meħtieġ.
Jispeċifika dinamikament jekk il-valur tal-akkumulatur huwiex kostanti. Jekk is-sinjal accum_sload huwa baxx, allura l-output multiplikatur jitgħabba fl-akkumulatur. Tużax accum_sload u sload_accum simultanjament.
kompla...

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Sinjal sload_accum
katina[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Meħtieġa Nru
Le Le
Nru
Le Le Le Le

Deskrizzjoni
Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dan is-sinjal. Meta tipprovdi valur X għal dan l-input, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Jispeċifika dinamikament jekk il-valur tal-akkumulatur huwiex kostanti. Jekk is-sinjal sload_accum huwa għoli, allura l-output multiplikatur huwa mgħobbi fl-akkumulatur. Tużax accum_sload u sload_accum simultanjament. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dan is-sinjal. Meta tipprovdi valur X għal dan l-input, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Aderent riżultat input bus mill-s preċedentitage. Sinjal tad-dħul [WIDTH_CHAININ – 1, … 0] wiesa'.
Wettaq żieda jew tnaqqis għall-outputs mill-ewwel par ta 'multiplikaturi. Input 1 għas-sinjal addnsub1 biex iżżid l-outputs mill-ewwel par ta 'multiplikaturi. Input 0 għal sinjal addnsub1 biex tnaqqas l-outputs mill-ewwel par ta 'multiplikaturi. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dan is-sinjal. Meta tipprovdi valur X għal dan l-input, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Wettaq żieda jew tnaqqis għall-outputs mill-ewwel par ta 'multiplikaturi. Input 1 għas-sinjal addnsub3 biex iżżid l-outputs mit-tieni par multiplikaturi. Input 0 għal sinjal addnsub3 biex tnaqqas l-outputs mill-ewwel par ta 'multiplikaturi. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dan is-sinjal. Meta tipprovdi valur X għal dan l-input, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Sinjal tad-dħul tal-koeffiċjent[0:3] għall-ewwel multiplikatur. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dan is-sinjal. Meta tipprovdi valur X għal dan l-input, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Sinjal tad-dħul tal-koeffiċjent[0:3] għat-tieni multiplikatur. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dan is-sinjal. Meta tipprovdi valur X għal dan l-input, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Sinjal tad-dħul tal-koeffiċjent[0:3] għat-tielet multiplikatur. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dan is-sinjal. Meta tipprovdi valur X għal dan l-input, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.
Sinjal ta 'input tal-koeffiċjent [0:3] għar-raba' multiplikatur. Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' input mhux determinat (X) għal dan is-sinjal. Meta tipprovdi valur X għal dan l-input, il-valur X jiġi propagat fuq is-sinjali tal-ħruġ.

Tabella 29. Immultiplika Sinjali ta' Output Intel FPGA IP Adder

Sinjal

Meħtieġa

Deskrizzjoni

riżultat []

Iva

Sinjal tal-output multiplikatur. Sinjal tal-ħruġ [WIDTH_RESULT – 1 … 0] wiesa'

Il-mudell ta' simulazzjoni għal dan l-IP jappoġġja valur ta' output mhux determinat (X). Meta tipprovdi valur X bħala l-input, il-valur X jiġi propagat fuq dan is-sinjal.

scanouta []

Nru

Ħruġ tal-katina tal-iskanjar A. Sinjal tal-ħruġ [WIDTH_A – 1..0] wiesa'.

Agħżel aktar minn 2 għan-numri ta 'multiplikaturi u agħżel Scan chain input għal X'inhu l-input A tal-multiplikatur konness mal-parametru biex jippermetti dan is-sinjal.

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 46

Ibgħat Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6 Parametri

8.6.1. Ġenerali Tab

Tabella 30. Tab Ġenerali

Parametru

Parametru IP Ġenerat

Valur

X'inhu n-numru ta' multiplikaturi?

numru_ta_m 1 – 4 multiplikaturi

Kemm għandhom ikunu wiesgħa l-karozzi tal-linja tad-dħul A width_a?

1 – 256

Kemm għandhom ikunu wiesgħa l-buses tad-dħul B width_b?

1 – 256

Kemm għandha tkun wiesgħa x-xarabank tal-output tar-'riżultat'?

width_result

1 – 256

Oħloq attivazzjoni tal-arloġġ assoċjata għal kull arloġġ

gui_associate On d_clock_enabl Mitfi e

8.6.2. Modi Extra Tab

Tabella 31. Modi Extra Tab

Parametru

Parametru IP Ġenerat

Valur

Konfigurazzjoni Outputs

Irreġistra l-output tal-unità li żżid

gui_output_re Fuq

gister

Mitfi

X'inhu s-sors għall-input tal-arloġġ?

gui_output_re gister_clock

Arloġġ0 Arloġġ1 Arloġġ2

X'inhu s-sors għal input ċar asinkroniku?

gui_output_re gister_aclr

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku?

gui_output_re gister_sclr

XEJN SCLR0 SCLR1

Operazzjoni tal-Adder

X'operazzjoni għandha titwettaq fuq l-outputs tal-ewwel par ta' multiplikaturi?

gui_multiplier 1_direction

ŻID, SUB, VARJABBLI

Valur Default 1
16

Deskrizzjoni
Numru ta' multiplikaturi li għandhom jingħaddu flimkien. Il-valuri huma 1 sa 4. Speċifika l-wisa' tad-dataa[] port.

Speċifika l-wisa' tad-datab[] port.

Speċifika l-wisa' tar-riżultat[] port.

Mitfi

Agħżel din l-għażla biex toħloq attivazzjoni tal-arloġġ

għal kull arloġġ.

Valur Default

Deskrizzjoni

Mitfi Arloġġ0
XEJN XEJN

Agħżel din l-għażla biex tippermetti r-reġistru tal-ħruġ tal-modulu li jżid.
Agħżel Clock0 , Clock1 jew Clock2 biex tippermetti u speċifika s-sors tal-arloġġ għar-reġistri tal-output. Trid tagħżel l-output Reġistru tal-unità li żżid biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar mhux sinkroniku għar-reġistru tal-output tal-additur. Trid tagħżel l-output Reġistru tal-unità li żżid biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar sinkroniku għar-reġistru tal-output tal-additur. Trid tagħżel l-output Reġistru tal-unità li żżid biex tippermetti dan il-parametru.

ŻID

Agħżel operazzjoni ta 'żieda jew tnaqqis li twettaq għall-outputs bejn l-ewwel u t-tieni multiplikaturi.
· Agħżel ADD biex twettaq operazzjoni ta 'żieda.
· Agħżel SUB biex twettaq l-operazzjoni tat-tnaqqis.
· Agħżel VARJABBLI biex tuża l-port addnsub1 għal kontroll dinamiku ta 'żieda/tnaqqis.
kompla...

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametru

Parametru IP Ġenerat

Valur

Irreġistra l-input 'addnsub1'

gui_addnsub_ On multiplier_reg Off ister1

X'inhu s-sors għall-input tal-arloġġ?

gui_addnsub_ multiplier_reg ister1_clock

Arloġġ0 Arloġġ1 Arloġġ2

X'inhu s-sors għal input ċar asinkroniku?

gui_addnsub_ multiplier_aclr 1

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku?

gui_addnsub_ multiplier_sclr 1

XEJN SCLR0 SCLR1

X'operazzjoni għandha titwettaq fuq l-outputs tat-tieni par ta' multiplikaturi?

gui_multiplier 3_direction

ŻID, SUB, VARJABBLI

Irreġistra l-input 'addnsub3'

gui_addnsub_ On multiplier_reg Off ister3

X'inhu s-sors għall-input tal-arloġġ?

gui_addnsub_ multiplier_reg ister3_clock

Arloġġ0 Arloġġ1 Arloġġ2

Valur Default
Mitfi Clock0 XEJN XEJN ADD
Mitfi Arloġġ0

Deskrizzjoni
Meta jintgħażel valur VARJABBLI: · Drive addnsub1 sinjal għal għoli għal
operazzjoni ta 'żieda. · Drive addnsub1 sinjal għal baxx għal
operazzjoni tat-tnaqqis. Trid tagħżel aktar minn żewġ multiplikaturi biex tippermetti dan il-parametru.
Agħżel din l-għażla biex tippermetti reġistru tad-dħul għall-port addnsub1. Trid tagħżel VARJABBLI għal X'operazzjoni għandha titwettaq fuq l-outputs tal-ewwel par ta' multiplikaturi biex tippermetti dan il-parametru.
Agħżel Clock0 , Clock1 jew Clock2 biex tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru addnsub1. Trid tagħżel l-input Reġistru 'addnsub1' biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar mhux sinkroniku għar-reġistru addnsub1. Trid tagħżel l-input Reġistru 'addnsub1' biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar sinkroniku għar-reġistru addnsub1. Trid tagħżel l-input Reġistru 'addnsub1' biex tippermetti dan il-parametru.
Agħżel operazzjoni ta 'żieda jew tnaqqis li twettaq għall-outputs bejn it-tielet u r-raba' multiplikaturi. · Agħżel ADD biex twettaq iż-żieda
operazzjoni. · Agħżel SUB biex twettaq it-tnaqqis
operazzjoni. · Agħżel VARJABBLI biex tuża addnsub1
port għall-kontroll dinamiku ta 'żieda/tnaqqis. Meta jintgħażel valur VARJABBLI: · Issuq is-sinjal addnsub1 għal għoli għall-operazzjoni ta 'żieda. · Drive addnsub1 sinjal għal baxx għall-operazzjoni tat-tnaqqis. Trid tagħżel il-valur 4 għal X'inhu n-numru ta' multiplikaturi? biex jippermetti dan il-parametru.
Agħżel din l-għażla biex tippermetti reġistru tad-dħul għas-sinjal addnsub3. Trid tagħżel VARJABBLI għal X'operazzjoni għandha titwettaq fuq l-outputs tat-tieni par ta 'multiplikaturi biex tippermetti dan il-parametru.
Agħżel Clock0 , Clock1 jew Clock2 biex tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru addnsub3. Trid tagħżel Reġistru 'addnsub3' input biex tippermetti dan il-parametru.
kompla...

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 48

Ibgħat Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametru
X'inhu s-sors għal input ċar asinkroniku?

Parametru IP Ġenerat

Valur

gui_addnsub_ multiplier_aclr 3

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku?

gui_addnsub_ multiplier_sclr 3

XEJN SCLR0 SCLR1

Polarità Attiva `use_subadd'

gui_use_subn Fuq

żid

Mitfi

8.6.3. Multiplikaturi Tab

Tabella 32. Multiplikaturi Tab

Parametru

Parametru IP Ġenerat

Valur

X'inhu l-

gui_represent

format ta' rappreżentazzjoni ation_a

għall-inputs Multiplikaturi A?

FIRMAT, MHUX FIRMAT, VARJABBLI

Irreġistra l-input 'signa'

gui_register_s Fuq

igna

Mitfi

X'inhu s-sors għall-input tal-arloġġ?

gui_register_s igna_clock

Arloġġ0 Arloġġ1 Arloġġ2

X'inhu s-sors għal input ċar asinkroniku?

gui_register_s igna_aclr

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku?

gui_register_s igna_sclr

XEJN SCLR0 SCLR1

X'inhu l-

gui_represent

format ta' rappreżentazzjoni ation_b

għall-Multiplikaturi B inputs?

FIRMAT, MHUX FIRMAT, VARJABBLI

Irreġistra l-input 'signb'

gui_register_s Fuq

ignb

Mitfi

Valur Default XEJN
XEJN

Deskrizzjoni
Jispeċifika s-sors ċar mhux sinkroniku għar-reġistru addnsub3. Trid tagħżel l-input Reġistru 'addnsub3' biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar sinkroniku għar-reġistru addnsub3. Trid tagħżel Reġistru 'addnsub3' input biex tippermetti dan il-parametru.

Mitfi

Agħżel din l-għażla biex taqleb il-funzjoni

tal-port tad-dħul addnsub.

Drive addnsub għal għoli għall-operazzjoni tat-tnaqqis.

Drive addnsub għal baxx għal operazzjoni ta 'żieda.

Valur Default

Deskrizzjoni

UNSIGNED Speċifika l-format tar-rappreżentazzjoni għall-input tal-multiplikatur A.

Mitfi

Agħżel din l-għażla biex tippermetti signa

jirreġistra.

Trid tagħżel valur VARJABBLI għal X'inhu l-format ta' rappreżentazzjoni għall-inputs ta' Multipliers A? parametru li jippermetti din l-għażla.

Arloġġ0

Agħżel Clock0 , Clock1 jew Clock2 biex tippermetti u speċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru tas-sinjali.
Trid tagħżel l-input Reġistru `signa' biex tippermetti dan il-parametru.

XEJN

Jispeċifika s-sors ċar mhux sinkroniku għar-reġistru tas-sinjali.
Trid tagħżel l-input Reġistru `signa' biex tippermetti dan il-parametru.

XEJN

Jispeċifika s-sors ċar sinkroniku għar-reġistru tas-sinjali.
Trid tagħżel l-input Reġistru `signa' biex tippermetti dan il-parametru.

MHUX FIRMAT Speċifika l-format tar-rappreżentazzjoni għall-input tal-multiplikatur B.

Mitfi

Agħżel din l-għażla biex tattiva signb

jirreġistra.

kompla...

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametru

Parametru IP Ġenerat

Valur

Valur Default

X'inhu s-sors għall-input tal-arloġġ?

gui_register_s ignb_clock

Arloġġ0 Arloġġ1 Arloġġ2

Arloġġ0

X'inhu s-sors għal input ċar asinkroniku?

gui_register_s ignb_aclr

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku?

gui_register_s ignb_sclr

XEJN SCLR0 SCLR1

Konfigurazzjoni tal-Input
Irreġistra l-input A tal-multiplikatur
X'inhu s-sors għall-input tal-arloġġ?

gui_input_reg Fuq

ister_a

Mitfi

gui_input_reg ister_a_clock

Arloġġ0 Arloġġ1 Arloġġ2

XEJN XEJN
Mitfi Arloġġ0

X'inhu s-sors għal input ċar asinkroniku?

gui_input_reg ister_a_aclr

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku?

gui_input_reg ister_a_sclr

XEJN SCLR0 SCLR1

Irreġistra l-input B tal-multiplikatur
X'inhu s-sors għall-input tal-arloġġ?

gui_input_reg Fuq

ister_b

Mitfi

gui_input_reg ister_b_clock

Arloġġ0 Arloġġ1 Arloġġ2

XEJN XEJN Mitfi Clock0

X'inhu s-sors għal input ċar asinkroniku?

gui_input_reg ister_b_aclr

XEJN ACLR0 ACLR1

XEJN

X'inhu s-sors għal input ċar sinkroniku?

gui_input_reg ister_b_sclr

XEJN SCLR0 SCLR1

XEJN

X'inhu l-input A tal-multiplikatur konness ma'?

gui_multiplier Multiplikatur input Multiplikatur

_a_input

Input tal-input tal-katina tal-iskannjar

Deskrizzjoni
Trid tagħżel valur VARJABBLI għal X'inhu l-format ta' rappreżentazzjoni għall-inputs ta' Multipliers B? parametru li jippermetti din l-għażla.
Agħżel Clock0 , Clock1 jew Clock2 biex tippermetti u speċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru signb. Trid tagħżel l-input Reġistru `signb' biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar mhux sinkroniku għar-reġistru signb. Trid tagħżel l-input Reġistru `signb' biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar sinkroniku għar-reġistru signb. Trid tagħżel l-input Reġistru `signb' biex tippermetti dan il-parametru.
Agħżel din l-għażla biex tippermetti r-reġistru tal-input għal dataa input bus.
Agħżel Clock0 , Clock1 jew Clock2 biex tippermetti u speċifika s-sinjal tal-arloġġ tad-dħul tar-reġistru għall-bus input tad-data. Trid tagħżel Reġistru input A tal-multiplikatur biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar asinkroniku tar-reġistru għall-bus input tad-data. Trid tagħżel Reġistru input A tal-multiplikatur biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar sinkroniku tar-reġistru għall-bus input tad-data. Trid tagħżel Reġistru input A tal-multiplikatur biex tippermetti dan il-parametru.
Agħżel din l-għażla biex tippermetti r-reġistru tal-input għal datab input bus.
Agħżel Clock0 , Clock1 jew Clock2 biex tippermetti u speċifika s-sinjal tal-arloġġ tad-dħul tar-reġistru għall-bus input tad-datab. Trid tagħżel Reġistru input B tal-multiplikatur biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar asinkroniku tar-reġistru għall-bus input tad-datab. Trid tagħżel Reġistru input B tal-multiplikatur biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar sinkroniku tar-reġistru għall-bus input tad-datab. Trid tagħżel Reġistru input B tal-multiplikatur biex tippermetti dan il-parametru.
Agħżel is-sors tad-dħul għall-input A tal-multiplikatur.
kompla...

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 50

Ibgħat Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametru

Parametru IP Ġenerat

Valur

Scanout A Reġistru Konfigurazzjoni

Irreġistra l-output tal-katina tal-iskannjar

gui_scanouta Fuq

_reġistru

Mitfi

X'inhu s-sors għall-input tal-arloġġ?

gui_scanouta _register_cloc k

Arloġġ0 Arloġġ1 Arloġġ2

X'inhu s-sors għal input ċar asinkroniku?

gui_scanouta _register_aclr

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku?

gui_scanouta _register_sclr

XEJN SCLR0 SCLR1

8.6.4. Preadder Tab

Tabella 33. Preadder Tab

Parametru

Parametru IP Ġenerat

Valur

Agħżel il-mod tal-preadder

predder_mo de

SEMPLIĊI, COEF, INPUT, PJAZZA, KOSTANTI

Valur Default

Deskrizzjoni
Agħżel Multiplier input biex tuża dataa input bus bħala s-sors għall-multiplikatur. Agħżel Scan chain input biex tuża scanin input bus bħala s-sors għall-multiplikatur u tippermetti l-iscanout output bus. Dan il-parametru huwa disponibbli meta tagħżel 2, 3 jew 4 għal X'inhu n-numru ta' multiplikaturi? parametru.

Off Clock0 XEJN XEJN

Agħżel din l-għażla biex tippermetti reġistru tal-ħruġ għall-bus output scanouta.
Trid tagħżel Scan chain input għal X'inhu l-input A tal-multiplikatur konness miegħu? parametru li jippermetti din l-għażla.
Agħżel Clock0 , Clock1 jew Clock2 biex tippermetti u tispeċifika s-sinjal tal-arloġġ tad-dħul tar-reġistru għall-bus output scanouta.
Int trid tixgħel l-output tar-Reġistru tal-parametru tal-katina tal-iskanjar biex tippermetti din l-għażla.
Jispeċifika s-sors ċar asinkroniku tar-reġistru għall-bus output scanouta.
Int trid tixgħel l-output tar-Reġistru tal-parametru tal-katina tal-iskanjar biex tippermetti din l-għażla.
Jispeċifika s-sors ċar sinkroniku tar-reġistru għall-bus output scanouta.
Int trid tagħżel Reġistru output tal-parametru tal-katina tal-iskanjar biex tippermetti din l-għażla.

Valur Default
SEMPLIĊI

Deskrizzjoni
Jispeċifika l-mod ta 'operazzjoni għall-modulu predder. SEMPLIĊI: Din il-modalità tevita l-preadder. Din hija l-modalità default. COEF: Din il-modalità tuża l-output tal-preadder u l-coefsel input bus bħala l-inputs għall-multiplikatur. INPUT: Din il-modalità tuża l-output tal-preadder u datac input bus bħala l-inputs għall-multiplikatur. SQUARE: Din il-modalità tuża l-output tal-preadder kemm bħala inputs għall-multiplikatur.
kompla...

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametru

Parametru IP Ġenerat

Valur

Agħżel id-direzzjoni tal-preadder

gui_preadder ADD,

_direzzjoni

SUB

Kemm għandhom ikunu wiesgħa l-karozzi tal-linja tad-dħul C width_c?

1 – 256

Konfigurazzjoni tar-Reġistru tal-Input tad-Data Ċ

Irreġistra l-input tad-datac

gui_datac_inp Fuq

ut_register

Mitfi

X'inhu s-sors għall-input tal-arloġġ?

gui_datac_inp ut_register_cl ock

Arloġġ0 Arloġġ1 Arloġġ2

X'inhu s-sors għal input ċar asinkroniku?

gui_datac_inp ut_register_a clr

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku?

gui_datac_inp ut_register_sc lr

XEJN SCLR0 SCLR1

Koeffiċjenti
Kemm għandha tkun wiesgħa l-wisa 'koef?

width_coef

1 – 27

Konfigurazzjoni tar-Reġistru tal-Coef

Irreġistra l-input tal-coefsel

gui_coef_regi Fuq

ster

Mitfi

X'inhu s-sors għall-input tal-arloġġ?

gui_coef_regi ster_clock

Arloġġ0 Arloġġ1 Arloġġ2

Valur Default
ŻID
16

Deskrizzjoni
KOSTANTI: Din il-modalità tuża dataa input bus bi predder bypassed u coefsel input bus bħala l-inputs għall-multiplikatur.
Jispeċifika l-operat tal-preadder. Biex tattiva dan il-parametru, agħżel dan li ġej għal Agħżel il-mod tal-preadder: · COEF · INPUT · SQUARE jew · KOSTANT
Jispeċifika n-numru ta' bits għal C input bus. Trid tagħżel INPUT għal Agħżel il-mod tal-preadder biex tippermetti dan il-parametru.

Fuq Clock0 XEJN XEJN

Agħżel din l-għażla biex tippermetti r-reġistru tal-input għal datac input bus. Trid issettja INPUT biex Agħżel il-parametru tal-mod tal-preadder biex tippermetti din l-għażla.
Agħżel Clock0 , Clock1 jew Clock2 biex tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru tad-dħul tad-datac. Trid tagħżel Irreġistra l-input tad-datac biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar mhux sinkroniku għar-reġistru tad-dħul tad-datac. Trid tagħżel Irreġistra l-input tad-datac biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar sinkroniku għar-reġistru tad-dħul tad-datac. Trid tagħżel Irreġistra l-input tad-datac biex tippermetti dan il-parametru.

Jispeċifika n-numru ta 'bits għal

bus input coefsel.

Trid tagħżel COEF jew KOSTANT għall-modalità predder biex tippermetti dan il-parametru.

Fuq Clock0

Agħżel din l-għażla biex tippermetti r-reġistru tal-input għall-bus input coefsel. Trid tagħżel COEF jew KOSTANT għall-modalità predder biex tippermetti dan il-parametru.
Agħżel Clock0 , Clock1 jew Clock2 biex tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru tad-dħul tal-coefsel. Trid tagħżel Irreġistra l-input tal-coefsel biex tippermetti dan il-parametru.
kompla...

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 52

Ibgħat Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametru
X'inhu s-sors għal input ċar asinkroniku?

Parametru IP Ġenerat

Valur

gui_coef_regi ster_aclr

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku

gui_coef_regi ster_sclr

XEJN SCLR0 SCLR1

Koeffiċjent_0 Konfigurazzjoni

coef0_0 sa coef0_7

0x00000 0xFFFFFFF

Koeffiċjent_1 Konfigurazzjoni

coef1_0 sa coef1_7

0x00000 0xFFFFFFF

Koeffiċjent_2 Konfigurazzjoni

coef2_0 sa coef2_7

0x00000 0xFFFFFFF

Koeffiċjent_3 Konfigurazzjoni

coef3_0 sa coef3_7

0x00000 0xFFFFFFF

8.6.5. Akkumulatur Tab

Tabella 34. Akkumulatur Tab

Parametru

Parametru IP Ġenerat

Valur

Jippermetti l-akkumulatur?

akkumulatur

IVA, LE

X'inhu t-tip ta 'operazzjoni ta' l-akkumulatur?

accum_directi ADD,

SUB

Valur Default XEJN
XEJN
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Deskrizzjoni
Jispeċifika s-sors ċar mhux sinkroniku għar-reġistru tal-input coefsel. Trid tagħżel Irreġistra l-input tal-coefsel biex tippermetti dan il-parametru.
Jispeċifika s-sors ċar sinkroniku għar-reġistru tad-dħul tal-coefsel. Trid tagħżel Irreġistra l-input tal-coefsel biex tippermetti dan il-parametru.
Jispeċifika l-valuri tal-koeffiċjent għal dan l-ewwel multiplikatur. In-numru ta 'bits għandu jkun l-istess kif speċifikat f' Kemm għandha tkun wiesgħa l-wisa' tal-koef? parametru. Trid tagħżel COEF jew KOSTANT għall-modalità predder biex tippermetti dan il-parametru.
Jispeċifika l-valuri tal-koeffiċjent għal dan it-tieni multiplikatur. In-numru ta 'bits għandu jkun l-istess kif speċifikat f' Kemm għandha tkun wiesgħa l-wisa' tal-koef? parametru. Trid tagħżel COEF jew KOSTANT għall-modalità predder biex tippermetti dan il-parametru.
Jispeċifika l-valuri tal-koeffiċjent għal dan it-tielet multiplikatur. In-numru ta 'bits għandu jkun l-istess kif speċifikat f' Kemm għandha tkun wiesgħa l-wisa' tal-koef? parametru. Trid tagħżel COEF jew KOSTANT għall-modalità predder biex tippermetti dan il-parametru.
Jispeċifika l-valuri tal-koeffiċjent għal dan ir-raba' multiplikatur. In-numru ta 'bits għandu jkun l-istess kif speċifikat f' Kemm għandha tkun wiesgħa l-wisa' tal-koef? parametru. Trid tagħżel COEF jew KOSTANT għall-modalità predder biex tippermetti dan il-parametru.

Valur Default NO
ŻID

Deskrizzjoni
Agħżel IVA biex tattiva l-akkumulatur. Trid tagħżel Reġistru output ta 'unità li żżid meta tuża l-karatteristika akkumulatur.
Jispeċifika l-operat tal-akkumulatur: · ADD għal operazzjoni ta 'żieda · SUB għal operazzjoni ta' tnaqqis. Trid tagħżel IVA għal Ippermetti l-akkumulatur? parametru li jippermetti din l-għażla.
kompla...

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametru
Preload Constant Attiva l-preload constant

Parametru IP Ġenerat

Valur

gui_ena_prelo On

ad_const

Mitfi

X'inhu l-input ta 'port jakkumula konness ma'?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Agħżel il-valur għal preload loadconst_val 0 – 64

kostanti

X'inhu s-sors għall-input tal-arloġġ?

gui_accum_sl oad_register_ arloġġ

Arloġġ0 Arloġġ1 Arloġġ2

X'inhu s-sors għal input ċar asinkroniku?

gui_accum_sl oad_register_ aclr

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku?

gui_accum_sl oad_register_ sclr

XEJN SCLR0 SCLR1

Ippermetti akkumulatur doppju

gui_double_a Fuq

ccum

Mitfi

Valur Default

Deskrizzjoni

Mitfi

Ippermetti l-accum_sload jew

sinjali sload_accum u input tar-reġistru

biex jagħżel dinamikament l-input għall-

akkumulatur.

Meta accum_sload huwa baxx jew sload_accum, l-output multiplikatur huwa għalf fl-akkumulatur.

Meta accum_sload huwa għoli jew sload_accum, kostanti ta' preload speċifikat mill-utent huwa għalf fl-akkumulatur.

Trid tagħżel IVA għal Ippermetti l-akkumulatur? parametru li jippermetti din l-għażla.

ACCUM_SL OAD

Jispeċifika l-imġieba tas-sinjal accum_sload/ sload_accum.
ACCUM_SLOAD: Drive accum_sload baxx biex tagħbija l-output tal-multiplikatur fl-akkumulatur.
SLOAD_ACCUM: Drive sload_accum għoli biex tagħbija l-output multiplikatur fl-akkumulatur.
Trid tagħżel l-għażla Enable preload constant biex tippermetti dan il-parametru.

Speċifika l-valur kostanti ssettjat minn qabel.

Dan il-valur jista 'jkun 2N fejn N huwa l-valur kostanti stabbilit minn qabel.

Meta N=64, jirrappreżenta żero kostanti.

Trid tagħżel l-għażla Enable preload constant biex tippermetti dan il-parametru.

Arloġġ0

Agħżel Clock0 , Clock1 jew Clock2 biex tispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru accum_sload/sload_accum.
Trid tagħżel l-għażla Enable preload constant biex tippermetti dan il-parametru.

XEJN

Jispeċifika s-sors ċar mhux sinkroniku għar-reġistru accum_sload/sload_accum.
Trid tagħżel l-għażla Enable preload constant biex tippermetti dan il-parametru.

XEJN

Jispeċifika s-sors ċar sinkroniku għar-reġistru accum_sload/sload_accum.
Trid tagħżel l-għażla Enable preload constant biex tippermetti dan il-parametru.

Mitfi

Jippermetti r-reġistru tal-akkumulatur doppju.

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 54

Ibgħat Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Sistolika/Chainout Tab

Tabella 35. Systolic/Chainout Adder Tab

Parametru Enable chainout addder

Parametru IP Ġenerat

Valur

chainout_add IVA,

X'inhu t-tip ta 'operazzjoni ta' chainout ader?

chainout_add ADD,

er_direction

SUB

Jippermetti l-input "negate" għal chainout addder?

Port_negate

PORT_USED, PORT_UNUSED

Irreġistra l-input ta ''nega'? negate_regist er

MHUX REĠISTRATA, ARLOĠĠ0, ARLOĠĠ1, ARLOĠĠ2, ARLOĠĠ3

X'inhu s-sors għal input ċar asinkroniku?

negate_aclr

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku?

negate_sclr

XEJN SCLR0 SCLR1

Dewmien Sistoliku
Attiva r-reġistri tad-dewmien sistoliku

gui_systolic_d Fuq

elay

Mitfi

X'inhu s-sors għall-input tal-arloġġ?

gui_systolic_d CLOCK0,

elay_clock

ARLOĠĠ1,

Valur Default
LE

Deskrizzjoni
Agħżel IVA biex tattiva l-modulu ta 'chainout adder.

ŻID

Jispeċifika l-operazzjoni ta 'chainout adering.
Għall-operazzjoni tat-tnaqqis, FIRMAT għandu jintgħażel għal X'inhu l-format tar-rappreżentazzjoni għall-inputs Multipliers A? u X'inhu l-format tar-rappreżentazzjoni għall-inputs tal-Multiplikaturi B? fit-Tab Multiplikaturi.

PORT_UN UŻAT

Agħżel PORT_USED biex tippermetti ċ-ċaħda tas-sinjal tad-dħul.
Dan il-parametru mhuwiex validu meta l-aderent ta' chainout huwa diżattivat.

UNREĠISTRU ERED

Biex tippermetti r-reġistru tad-dħul għal sinjal ta 'input ta' ċaħda u jispeċifika s-sinjal ta 'l-arloġġ tad-dħul għal reġistru ta' ċaħda.
Agħżel MHUX REĠISTRATA jekk ir-reġistru tal-input ta' ċaħda ma jkunx meħtieġ
Dan il-parametru mhuwiex validu meta tagħżel:
· LE għal Enable chainout addder jew
· PORT_UNUSED għal Ippermetti l-input 'negate' għal chainout addder? parametru jew

XEJN

Jispeċifika s-sors ċar mhux sinkroniku għar-reġistru tan-negattiv.
Dan il-parametru mhuwiex validu meta tagħżel:
· LE għal Enable chainout addder jew
· PORT_UNUSED għal Ippermetti l-input 'negate' għal chainout addder? parametru jew

XEJN

Jispeċifika s-sors ċar sinkroniku għar-reġistru taċ-ċaħda.
Dan il-parametru mhuwiex validu meta tagħżel:
· LE għal Enable chainout addder jew
· PORT_UNUSED għal Ippermetti l-input 'negate' għal chainout addder? parametru jew

Mitfi CLOCK0

Agħżel din l-għażla biex tattiva l-modalità sistolika. Dan il-parametru huwa disponibbli meta tagħżel 2, jew 4 għal X'inhu n-numru ta' multiplikaturi? parametru. Int trid tattiva l-output tar-Reġistru tal-unità li żżid li tuża r-reġistri tad-dewmien sistoliku.
Jispeċifika s-sinjal tal-arloġġ tad-dħul għar-reġistru tad-dewmien sistoliku.
kompla...

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametru

Parametru IP Ġenerat

Valur

ARLOĠĠ2,

X'inhu s-sors għal input ċar asinkroniku?

gui_systolic_d elay_aclr

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku?

gui_systolic_d elay_sclr

XEJN SCLR0 SCLR1

Valur Default
XEJN
XEJN

Deskrizzjoni
Trid tagħżel enable systolic delay registers biex tippermetti din l-għażla.
Jispeċifika s-sors ċar mhux sinkroniku għar-reġistru tad-dewmien sistoliku. Trid tagħżel enable systolic delay registers biex tippermetti din l-għażla.
Jispeċifika s-sors ċar sinkroniku għar-reġistru tad-dewmien sistoliku. Trid tagħżel enable systolic delay registers biex tippermetti din l-għażla.

8.6.7. Pipelining Tab

Tabella 36. Tab tal-Pipelining

Konfigurazzjoni tal-Pipelining tal-Parametru

Parametru IP Ġenerat

Valur

Trid iżżid ir-reġistru tal-pipeline mal-input?

gui_pipelining Le, Iva

Valur Default
Nru

Jekk jogħġbok speċifika l-

latenza

numru ta 'arloġġ ta' latency

ċikli

Kwalunkwe valur akbar minn 0 minn 0

X'inhu s-sors għall-input tal-arloġġ?

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

X'inhu s-sors għal input ċar asinkroniku?

gui_input_late ncy_aclr

XEJN ACLR0 ACLR1

X'inhu s-sors għal input ċar sinkroniku?

gui_input_late ncy_sclr

XEJN SCLR0 SCLR1

CLOCK0 XEJN XEJN

Deskrizzjoni
Agħżel Iva biex tippermetti livell addizzjonali ta' reġistru tal-pipeline għas-sinjali tal-input. Trid tispeċifika valur akbar minn 0 għal Jekk jogħġbok speċifika n-numru ta' parametru ta' ċikli tal-arloġġ ta' latenza.
Jispeċifika l-latency mixtieqa fiċ-ċikli tal-arloġġ. Livell wieħed ta' reġistru tal-pipeline = 1 latency fiċ-ċiklu tal-arloġġ. Trid tagħżel IVA għal Tixtieq iżżid ir-reġistru tal-pipeline mal-input? biex tippermetti din l-għażla.
Agħżel Clock0 , Clock1 jew Clock2 biex tippermetti u speċifika s-sinjal tal-arloġġ tad-dħul tar-reġistru tal-pipeline. Trid tagħżel IVA għal Tixtieq iżżid ir-reġistru tal-pipeline mal-input? biex tippermetti din l-għażla.
Jispeċifika s-sors ċar asinkroniku tar-reġistru għar-reġistru tal-pipeline addizzjonali. Trid tagħżel IVA għal Tixtieq iżżid ir-reġistru tal-pipeline mal-input? biex tippermetti din l-għażla.
Jispeċifika s-sors ċar sinkroniku tar-reġistru għar-reġistru tal-pipeline addizzjonali. Trid tagħżel IVA għal Tixtieq iżżid ir-reġistru tal-pipeline mal-input? biex tippermetti din l-għażla.

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 56

Ibgħat Feedback

683490 | 2020.10.05 Ibgħat Feedback

9. ALTMEMMULT (Multiplikatur tal-Koeffiċjent Kostanti bbażat fuq il-Memorja) IP Core

Attenzjoni:

Intel neħħiet l-appoġġ ta 'din l-IP fl-Intel Quartus Prime Pro Edition verżjoni 20.3. Jekk il-qalba tal-IP fid-disinn tiegħek timmira apparati f'Intel Quartus Prime Pro Edition, tista' tissostitwixxi l-IP b'LPM_MULT Intel FPGA IP jew tiġġenera mill-ġdid l-IP u tikkompila d-disinn tiegħek billi tuża s-softwer Intel Quartus Prime Standard Edition.

Il-qalba tal-IP ALTMEMMULT tintuża biex toħloq multiplikaturi bbażati fuq il-memorja bl-użu tal-blokki tal-memorja onchip misjuba fl-Intel FPGAs (bi blokki tal-memorja M512, M4K, M9K, u MLAB). Din il-qalba tal-IP hija utli jekk ma jkollokx biżżejjed riżorsi biex timplimenta l-multiplikaturi f'elementi loġiċi (LEs) jew riżorsi multiplikaturi ddedikati.
Il-qalba ALTMEMMULT IP hija funzjoni sinkronika li teħtieġ arloġġ. Il-qalba ALTMEMMULT IP timplimenta multiplikatur bl-iżgħar throughput u latency possibbli għal sett partikolari ta 'parametri u speċifikazzjonijiet.
Il-figura li ġejja turi l-portijiet għall-qalba tal-IP ALTMEMMULT.

Figura 21. Portijiet ALTMEMMULT

ALTMEMMULT

data_in[] sload_data coeff_in[]

riżultat[] result_valid load_done

sload_coeff

arloġġ sclr
inst

Informazzjoni Relatata Karatteristiċi f'paġna 71

9.1. Karatteristiċi
Il-qalba tal-IP ALTMEMMULT toffri l-karatteristiċi li ġejjin: · Joħloq multiplikaturi bbażati fuq il-memorja biss bl-użu ta’ blokki tal-memorja fuq iċ-ċippa misjuba f’
Intel FPGAs · Jappoġġja wisa' tad-dejta ta' 1 bit · Jappoġġja format ta' rappreżentazzjoni tad-dejta ffirmata u mhux iffirmata · Jappoġġja pipelining b'latency ta' output fiss

ISO 9001: 2015 Reġistrat

9. ALTMEMMULT (Multiplikatur tal-Koeffiċjent Kostanti bbażat fuq il-Memorja) IP Core 683490 | 2020.10.05
· Jaħżen il-kostanti multipli f'memorja b'aċċess każwali (RAM)
· Jipprovdi għażla biex tagħżel it-tip ta 'blokk RAM
· Jappoġġja portijiet ta 'input ċari u ta' kontroll tat-tagħbija sinkroniċi fakultattivi
9.2. Prototip Verilog HDL
Il-prototip Verilog HDL li ġej jinsab fid-Disinn Verilog File (.v) altera_mf.v fil- direttorju ta' sinteżi eda.
modulu altmemmult #( parametru coeff_representation = “FIRMAT”, parametru koeffiċjent0 = “MHUX UŻAT”, parametru data_representation = “FIRMAT”, parametru maħsub_device_family = “mhux użat”, parametru max_clock_cycles_per_result = 1, parametru numru_of_koeffiċjenti = “AUT_block”, parametru = “_1O, parametru total_latency = 1, parametru width_c = 1, parametru width_d = 1, parametru width_r = 1, parametru width_s = 1, parametru lpm_type = "altmemmult", parametru lpm_hint = "mhux użat") ( arloġġ tal-wajer tad-dħul, wajer tad-dħul [width_c-1: 0]coeff_in, wajer tad-dħul [width_d-1:0] data_in, wajer tal-ħruġ load_done, wajer tal-ħruġ [width_r-1:0] riżultat, output tal-wajer result_valid, input tal-wajer sclr, input tal-wajer [width_s-1:0] sel, input wajer sload_coeff, input wajer sload_data)/* sintesi syn_black_box=1 */; modulu tat-tmiem
9.3. Dikjarazzjoni tal-Komponent VHDL
Id-dikjarazzjoni tal-komponent VHDL tinsab fid-Disinn tal-VHDL File (.vhd) altera_mf_components.vhd fil- direttorju librariesvhdlaltera_mf.
komponent altmemmult generic ( coeff_representation:string := “FIRMAT”; coefficient0:string := “MHUX UŻAT”; data_representation:string := “FIRMAT”; maħsub_device_family:string := “mhux użat”; max_clock_cycles_per_result:naturali := 1; := 1; ram_block_type:= “AUTO”; “altmemmult”); port (clock:in std_logic; coeff_in:in std_logic_vector(width_c-1 downto 1) := (oħrajn => '0'); data_in:in std_logic_vector (width_d-0 downto 1);

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 58

Ibgħat Feedback

9. ALTMEMMULT (Multiplikatur tal-Koeffiċjent Kostanti bbażat fuq il-Memorja) IP Core 683490 | 2020.10.05

load_done:out std_logic; riżultat: out std_logic_vector (width_r-1 downto 0); result_valid:out std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (oħrajn => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); komponent tat-tarf;

9.4. Portijiet

It-tabelli li ġejjin jelenkaw il-portijiet tad-dħul u tal-ħruġ għall-qalba tal-IP ALTMEMMULT.

Tabella 37. Portijiet tad-Dħul ALTMEMMULT

Isem tal-Port

Meħtieġa

Deskrizzjoni

arloġġ

Iva

Input tal-arloġġ għall-multiplikatur.

coeff_in[]

Nru

Port tad-dħul tal-koeffiċjent għall-multiplikatur. Id-daqs tal-port tal-input jiddependi fuq il-valur tal-parametru WIDTH_C.

data_in[]

Iva

Port tad-dħul tad-dejta għall-multiplikatur. Id-daqs tal-port tal-input jiddependi fuq il-valur tal-parametru WIDTH_D.

sclr

Nru

Input ċar sinkroniku. Jekk ma jintużax, il-valur default huwa attiv għoli.

sel[]

Nru

Għażla ta' koeffiċjent fiss. Id-daqs tal-port tal-input jiddependi fuq il-WIDTH_S

valur tal-parametru.

sload_coeff

Nru

Port tad-dħul tal-koeffiċjent tat-tagħbija sinkroniku. Jissostitwixxi l-valur tal-koeffiċjent magħżul kurrenti bil-valur speċifikat fl-input coeff_in.

sload_data

Nru

Port tad-dħul tad-dejta tat-tagħbija sinkronika. Sinjal li jispeċifika operazzjoni ta' multiplikazzjoni ġdida u jikkanċella kwalunkwe operazzjoni ta' multiplikazzjoni eżistenti. Jekk il-parametru MAX_CLOCK_CYCLES_PER_RESULT għandu valur ta' 1, il-port tad-dħul sload_data jiġi injorat.

Tabella 38. Portijiet tal-Ħruġ ALTMEMMULT

Isem tal-Port

Meħtieġa

Deskrizzjoni

riżultat[]

Iva

Port tal-ħruġ tal-multiplikatur. Id-daqs tal-port tal-input jiddependi fuq il-valur tal-parametru WIDTH_R.

result_valid

Iva

Jindika meta l-output huwa r-riżultat validu ta' multiplikazzjoni kompluta. Jekk il-parametru MAX_CLOCK_CYCLES_PER_RESULT għandu valur ta' 1, il-port output result_valid ma jintużax.

load_done

Nru

Jindika meta l-koeffiċjent il-ġdid ikun spiċċa t-tagħbija. Is-sinjal load_done jasserixxi meta koeffiċjent ġdid ikun spiċċa t-tagħbija. Sakemm is-sinjal load_done ma jkunx għoli, l-ebda valur ta 'koeffiċjent ieħor ma jista' jitgħabba fil-memorja.

9.5 Parametri

It-tabella li ġejja telenka l-parametri għall-qalba tal-IP ALTMEMMULT.

Tabella 39.
WIDTH_D WIDTH_C

ALTMEMMULT Parametri
Isem tal-Parametru

Tip Meħtieġa

Deskrizzjoni

Integer Iva

Jispeċifika l-wisa' tad-data_in[] port.

Integer Iva

Jispeċifika l-wisa 'tal-coeff_in[] port. kompla...

Ibgħat Feedback

Intel FPGA Integer Arithmetic IP Cores Gwida għall-Utent 59

9. ALTMEMMULT (Multiplikatur tal-Koeffiċjent Kostanti bbażat fuq il-Memorja) IP Core 683490 | 2020.10.05

Isem Parametru WIDTH_R WIDTH

Dokumenti / Riżorsi

Intel FPGA Integer Arithmetic IP Cores [pdfGwida għall-Utent
FPGA Qlub Integer IP Aritmetiku, Qlub Integer IP Aritmetiku, Qlub IP Aritmetiku, Qlub IP

Referenzi

Manwal għall-Utent

FPGA Integer Aritmetika IP Cores

Dokumenti / Riżorsi

Referenzi

Ħalli kumment

Ikkanċella tweġiba