Intel Chip ID FPGA IP Cores

Kull FPGA Intel® appoġġjata għandha ID ta 'ċippa unika ta' 64-bit. Chip ID Intel FPGA IP cores jippermettulek taqra din iċ-ċippa ID għall-identifikazzjoni tat-tagħmir.

Informazzjoni Relatata

• Introduzzjoni għall-Intel FPGA IP Cores
  • Jipprovdi informazzjoni ġenerali dwar il-qlub Intel FPGA IP kollha, inklużi l-parametrizzar, il-ġenerazzjoni, l-aġġornament u s-simulazzjoni tal-qlub IP.
• Ġenerazzjoni ta' Script ta' Setup ta' Simulatur Magħqud
  • Oħloq skripts ta' simulazzjoni li ma jeħtiġux aġġornamenti manwali għal aġġornamenti ta' softwer jew verżjoni IP.

Appoġġ għall-Apparat

IP Cores	Apparat Appoġġjat
Chip ID Intel Stratix® 10 FPGA IP core	Intel Stratix 10
Unique Chip ID Intel Arria® 10 FPGA IP core	Intel Arria 10
Unique Chip ID Intel Cyclone® 10 GX FPGA IP core	Ċiklun Intel 10 GX
ID Uniku taċ-Ċippa Intel MAX® 10 FPGA IP	Intel MAX 10
Unique Chip ID Intel FPGA IP core	Stratix V Arria V Cyclone V

Informazzjoni Relatata

• Unique Chip ID Intel MAX 10 FPGA IP Core

Chip ID Intel Stratix 10 FPGA IP Core

• Din it-taqsima tiddeskrivi ċ-Chip ID Intel Stratix 10 FPGA IP core.

Deskrizzjoni Funzjonali

Is-sinjal data_valid jibda baxx fl-istat inizjali fejn l-ebda data ma tkun qed tinqara mill-apparat. Wara li tmigħ polz għoli għal baxx għall-port ta 'input readid, iċ-Chip ID Intel Stratix 10 FPGA IP jaqra l-ID taċ-ċippa unika. Wara l-qari, il-qalba tal-IP tafferma s-sinjal data_valid biex tindika li l-valur uniku tal-ID taċ-ċippa fil-port tal-ħruġ huwa lest għall-irkupru. L-operazzjoni tirrepeti biss meta tirrisettja l-qalba tal-IP. Il-port tal-ħruġ taċ-chip_id[63:0] iżomm il-valur tal-ID taċ-ċippa unika sakemm tikkonfigura mill-ġdid l-apparat jew tirrisettja l-qalba tal-IP.

Nota: Ma tistax tissimula l-qalba tal-IP tal-ID taċ-Ċippa minħabba li l-qalba tal-IP tirċievi r-rispons fuq id-dejta tal-ID taċ-ċippa minn SDM. Biex tivvalida din il-qalba tal-IP, Intel tirrakkomanda li twettaq evalwazzjoni tal-ħardwer.

Portijiet

Figura 1: Chip ID Intel Stratix 10 FPGA IP Core Ports

Tabella 2: Chip ID Intel Stratix 10 FPGA IP Core Ports Deskrizzjoni

Port	I/O	Daqs (Bit)	Deskrizzjoni
clkin	Input	1	Jagħti sinjal tal-arloġġ lill-blokk tal-ID taċ-ċippa. Il-frekwenza massima appoġġjata hija ekwivalenti għall-arloġġ tas-sistema tiegħek.
reset	Input	1	Reset sinkroniku li reset il-qalba tal-IP. Biex tirrisettja l-qalba tal-IP, asserixxi s-sinjal tar-reset għoli għal mill-inqas 10 ċikli clkin.
data_valid	Output	1	Jindika li l-ID taċ-ċippa unika hija lesta għall-irkupru. Jekk is-sinjal huwa baxx, il-qalba tal-IP tkun fl-istat inizjali jew fil-progress biex tagħbija data minn ID tal-fjus. Wara li l-qalba tal-IP tafferma s-sinjal, id-dejta hija lesta għall-irkupru fil-port tal-ħruġ taċ-chip_id[63..0].
chip_id	Output	64	Jindika l-ID taċ-ċippa unika skont il-post tal-ID tal-fjus rispettiv tiegħu. Id-dejta hija valida biss wara li l-qalba tal-IP tafferma s-sinjal data_valid. Il-valur meta jinxtegħel mill-ġdid għal 0. Iċ-chip_id [63:0]port tal-ħruġ iżomm il-valur tal-ID taċ-ċippa unika sakemm tikkonfigura mill-ġdid l-apparat jew tirrisettja l-qalba tal-IP.
readid	Input	1	Is-sinjal readid jintuża biex jaqra l-valur tal-ID mill-apparat. Kull darba li l-valur tal-bidla tas-sinjal minn 1 għal 0, il-qalba tal-IP iqanqal l-operazzjoni tal-qari tal-ID. Int trid issuq is-sinjal għal 0 meta ma tintużax. Biex tibda l-operazzjoni tal-qari ID, issuq is-sinjal għoli għal mill-inqas 3 ċikli tal-arloġġ, imbagħad iġbedha baxx. Il-qalba tal-IP tibda taqra l-valur tal-ID taċ-ċippa.

Aċċess ta 'Chip ID Intel Stratix 10 FPGA IP permezz ta' Signal Tap

Meta taqleb is-sinjal readid, iċ-Chip ID Intel Stratix 10 FPGA IP core tibda taqra l-chip ID mill-apparat Intel Stratix 10. Meta l-ID taċ-ċippa tkun lesta, iċ-Chip ID Intel Stratix 10 FPGA IP qalba tafferma s-sinjal data_valid u tispiċċa l-JTAG aċċess.

Nota: Ħalli dewmien ekwivalenti għal tCD2UM wara konfigurazzjoni sħiħa taċ-ċippa qabel ma tipprova taqra l-ID taċ-ċippa unika. Irreferi l-iskeda tad-dejta tal-apparat rispettiv għall-valur tCD2UM.

Reset taċ-Ċippa ID Intel Stratix 10 FPGA IP Core

Biex tirrisettja l-qalba tal-IP, trid tasserixxi s-sinjal tar-reset għal mill-inqas għaxar ċikli tal-arloġġ.

Nota

1. Għall-apparati Intel Stratix 10, tirrisettjax il-qalba tal-IP sa mill-inqas tCD2UM wara l-inizjalizzazzjoni sħiħa taċ-ċippa. Irreferi l-iskeda tad-dejta tal-apparat rispettiv għall-valur tCD2UM.
2. Għal-linji gwida tal-istanzizzjoni tal-qalba tal-IP, trid tirreferi għat-taqsima tal-IP tar-Rilaxx mill-ġdid tal-Intel Stratix 10 fil-Gwida tal-Utent tal-Konfigurazzjoni tal-Intel Stratix 10.

Informazzjoni Relatata

Gwida għall-Utent tal-Konfigurazzjoni tal-Intel Stratix 10

• Jipprovdi aktar informazzjoni dwar Intel Stratix 10 Reset Release IP.

Chip ID Intel FPGA IP Cores

Din it-taqsima tiddeskrivi l-qlub IP li ġejjin

• Unique Chip ID Intel Arria 10 FPGA IP core
• Unique Chip ID Intel Cyclone 10 GX FPGA IP core
• Unique Chip ID Intel FPGA IP core

Deskrizzjoni Funzjonali

Is-sinjal data_valid jibda baxx fl-istat inizjali fejn l-ebda data ma tkun qed tinqara mill-apparat. Wara li tmigħ sinjal tal-arloġġ għall-port tal-input clkin, iċ-Chip ID Intel FPGA IP qalba jaqra l-ID taċ-ċippa unika. Wara l-qari, il-qalba tal-IP tafferma s-sinjal data_valid biex tindika li l-valur uniku tal-ID taċ-ċippa fil-port tal-ħruġ huwa lest għall-irkupru. L-operazzjoni tirrepeti biss meta tirrisettja l-qalba tal-IP. Il-port tal-ħruġ taċ-chip_id[63:0] iżomm il-valur tal-ID taċ-ċippa unika sakemm tikkonfigura mill-ġdid l-apparat jew tirrisettja l-qalba tal-IP.

Nota: Il-qalba tal-IP Intel Chip ID m'għandhiex mudell ta' simulazzjoni files. Biex tivvalida din il-qalba tal-IP, Intel tirrakkomanda li twettaq evalwazzjoni tal-ħardwer.

Figura 2: Chip ID Intel FPGA IP Core Ports

Tabella 3: Chip ID Intel FPGA IP Core Ports Deskrizzjoni

Port	I/O	Daqs (Bit)	Deskrizzjoni
clkin	Input	1	Jagħti sinjal tal-arloġġ lill-blokk tal-ID taċ-ċippa. Il-frekwenzi massimi appoġġjati huma kif ġej: • Għal Intel Arria 10 u Intel Cyclone 10 GX: 30 MHz. • Għal Intel MAX 10, Stratix V, Arria V u Cyclone V: 100 MHz.
reset	Input	1	Reset sinkroniku li reset il-qalba tal-IP. Biex tirrisettja l-qalba tal-IP, asserixxi s-sinjal reset għoli għal mill-inqas 10 ċikli clkin (1). Iċ-chip_id [63:0]port tal-ħruġ iżomm il-valur tal-ID taċ-ċippa unika sakemm tikkonfigura mill-ġdid l-apparat jew tirrisettja l-qalba tal-IP.
data_valid	Output	1	Jindika li l-ID taċ-ċippa unika hija lesta għall-irkupru. Jekk is-sinjal huwa baxx, il-qalba tal-IP tkun fl-istat inizjali jew fil-progress biex tagħbija data minn ID tal-fjus. Wara li l-qalba tal-IP tafferma s-sinjal, id-dejta hija lesta għall-irkupru fil-port tal-ħruġ taċ-chip_id[63..0].
chip_id	Output	64	Jindika l-ID taċ-ċippa unika skont il-post tal-ID tal-fjus rispettiv tiegħu. Id-dejta hija valida biss wara li l-qalba tal-IP tafferma s-sinjal data_valid. Il-valur meta jinxtegħel mill-ġdid għal 0.

Aċċess Unique Chip ID Intel Arria 10 FPGA IP u Unique Chip ID Intel Cyclone 10 GX FPGA IP permezz ta' Signal Tap

Nota: L-ID taċ-ċippa Intel Arria 10 u Intel Cyclone 10 GX hija inaċċessibbli jekk għandek sistemi oħra jew cores IP li jaċċessaw il-JTAG fl-istess ħin. Per example, l-Analizzatur Loġiku Signal Tap II, Transceiver Toolkit, sinjali jew sondi fis-sistema, u l-qalba tal-IP tal-Kontrollur SmartVID.

Meta taqleb is-sinjal reset, il-qlub Unique Chip ID Intel Arria 10 FPGA IP u Unique Chip ID Intel Cyclone 10 GX FPGA IP cores jibdew jaqraw l-ID taċ-ċippa mill-apparat Intel Arria 10 jew Intel Cyclone 10 GX. Meta l-ID taċ-ċippa tkun lesta, il-qlub Unique Chip ID Intel Arria 10 FPGA IP u Unique Chip ID Intel Cyclone 10 GX FPGA IP cores jasserixxu s-sinjal data_valid u jispiċċaw il-JTAG aċċess.

Nota: Ħalli dewmien ekwivalenti għal tCD2UM wara konfigurazzjoni sħiħa taċ-ċippa qabel ma tipprova taqra l-ID taċ-ċippa unika. Irreferi l-iskeda tad-dejta tal-apparat rispettiv għall-valur tCD2UM.

Irrisettjar taċ-Chip ID Intel FPGA IP Core

Biex tirrisettja l-qalba tal-IP, trid tasserixxi s-sinjal tar-reset għal mill-inqas għaxar ċikli tal-arloġġ. Wara li tneħħi s-sinjal reset, il-qalba tal-IP terġa 'taqra l-ID taċ-ċippa unika mill-blokka tal-ID tal-fjus. Il-qalba tal-IP tafferma s-sinjal data_valid wara li tlesti l-operazzjoni.

Nota: Għal apparati Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V, u Cyclone V, tirrisettjax il-qalba tal-IP sakemm tal-inqas tCD2UM wara l-inizjalizzazzjoni sħiħa taċ-ċippa. Irreferi l-iskeda tad-dejta tal-apparat rispettiv għall-valur tCD2UM.

Chip ID Intel FPGA IP Cores Gwida Arkivji tal-Utent

Jekk verżjoni tal-qalba tal-IP mhix elenkata, tapplika l-gwida tal-utent għall-verżjoni tal-qalba tal-IP preċedenti.

Verżjoni IP Core	Gwida għall-Utent
18.1	Chip ID Intel FPGA IP Cores Gwida għall-Utent
18.0	Chip ID Intel FPGA IP Cores Gwida għall-Utent

Storja ta 'Reviżjoni tad-Dokument għall-Gwida għall-Utent tal-Chip ID Intel FPGA IP Cores

Verżjoni tad-Dokument	Intel Quartus® Verżjoni Prim	Bidliet
2022.09.26	20.3	Imneħħija L-Aħjar Prattiki tal-Ġestjoni tal-Proġett link. Aġġornat Deskrizzjoni Funzjonali f'Chip ID Intel Stratix 10 FPGA IP Core. Aġġornat Deskrizzjoni Funzjonali f'Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Aġġornat id-deskrizzjoni tal-clkin u r-resetports fit-Tabella: Chip ID Intel FPGA IP Core Ports Deskrizzjoni biex tinkludi dettalji Intel MAX 10. Aġġornata l- Irrisettjar taċ-Chip ID Intel FPGA IP Core sezzjoni biex tinkludi appoġġ għall-apparat Intel MAX 10.
2019.05.17	19.1	Aġġornata l- Reset taċ-Ċippa ID Intel Stratix 10 FPGA IP Core suġġett biex iżżid it-tieni nota dwar il-linji gwida tal-istanzizzjoni tal-qalba tal-IP.
2019.02.19	18.1	Appoġġ miżjud għall-apparati Intel MAX 10 fil- IP Cores u l-Apparat Appoġġjat mejda.
2018.12.24	18.1	Miżjud il - Chip ID Intel FPGA IP Cores Gwida Arkivji tal-Utent sezzjoni.  Irristrutturat id-dokument biex jipprovdi aktar dettalji dwar l-apparati appoġġjati rispettivi.
2018.06.08	18.0	Aġġornat id-deskrizzjoni tal-port readid. Aġġorna d-deskrizzjoni tal-port reset.
2018.05.07	18.0	Port readid miżjud għal Chip ID Intel Stratix 10 FPGA IP IP core.

 

Data	Verżjoni	Bidliet
Diċembru 2017	2017.12.11	Titlu tad-dokument aġġornat minn Altera Unique Chip ID IP Core User Guide. Miżjud Appoġġ għall-Apparat sezzjoni.  Informazzjoni magħquda u miżjuda minn Altera Arria 10 Unique Chip ID IP Core User Guide u Stratix 10 Unique Chip ID IP Core Utent Guide. Rebranded għal Intel. Aġġornat Deskrizzjoni Funzjonali. Miżjud appoġġ għall-apparat Intel Cyclone 10 GX.
Mejju 2016	2016.05.02	Tneħħiet l-informazzjoni ewlenija tal-IP standard u żiedet link għall-Manwal ta' Quartus Prime. Nota aġġornata dwar l-appoġġ tal-apparat Arria 10.
Settembru, 2014	2014.09.02	• Titolu tad-dokument aġġornat biex jirrifletti isem ġdid tal-qalba IP "Altera Unique Chip ID".

Data	Verżjoni	Bidliet
Awwissu, 2014	2014.08.18	Passi ta' parametrizzazzjoni aġġornati għall-editur tal-parametri tal-wirt. Nota miżjuda li din il-qalba tal-IP ma tappoġġjax disinji Arria 10.
Ġunju, 2014	2014.06.30	Inbidel l-informazzjoni dwar il-Maniġer tal-Plug-In ta' MegaWizard b'Katalgu IP. Miżjud informazzjoni standard dwar l-aġġornament tal-qalba tal-IP. Miżjud informazzjoni standard dwar l-installazzjoni u l-liċenzjar. Tneħħiet l-informazzjoni skaduta tal-livell ta' appoġġ tal-apparat. L-appoġġ tal-apparat tal-qalba tal-IP issa huwa disponibbli fil-Katalgu IP u l-editur tal-parametri.
Settembru, 2013	2013.09.20	Aġġornata biex tifformula mill-ġdid "Ksib tal-ID taċ-ċippa ta' apparat FPGA" għal "Ksib tal-ID taċ-ċippa unika ta' apparat FPGA"
Mejju, 2013	1.0	Rilaxx inizjali.

Ibgħat Feedback

Dokumenti / Riżorsi

Intel Chip ID FPGA IP Cores [pdfGwida għall-Utent Chip ID FPGA IP Cores, Chip ID, FPGA IP Cores, IP Cores

Referenzi

• Manwal għall-Utent