F Tile Serial Lite IV Упатство за корисникот на Intel FPGA IP

Содржини скриј

F Tile Serial Lite IV Intel FPGA IP

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP
Ажурирано за Intel® Quartus® Prime Design Suite: 22.1 IP верзија: 5.0.0

Онлајн верзија Испрати повратни информации

UG-20324

ID: 683074 Верзија: 2022.04.28

Содржини
Содржини
1. За корисничкото упатство за F-Tile Serial Lite IV Intel® FPGA IP………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………. 6 2.1. Информации за издавање……………………………………………………………………………………..7 2.2. Поддржани функции…………………………………………………………………………………….. 7 2.3. Ниво на поддршка за IP верзија…………………………………………………………………………..8 2.4. Поддршка за степен на брзина на уредот…………………………………………………………………………..8 2.5. Искористување на ресурсите и латентност………………………………………………………………………9 2.6. Ефикасност на пропусниот опсег…………………………………………………………………………………… 9
3. Започнување……………………………………………………………………………………………………… 11 3.1. Инсталирање и лиценцирање Intel FPGA IP јадра………………………………………………………………………………………………………………………………………………………………………………………………………………………… Режим на евалуација на IP на Intel FPGA……………………………………………………………. 11 3.1.1. Одредување на IP параметрите и опциите……………………………………………………………… 11 3.2. Генерирани File Структура……………………………………………………………………………… 14 3.4. Симулирање на Intel FPGA IP јадра…………………………………………………………………………… 16 3.4.1. Симулирање и потврдување на дизајнот……………………………………………………….. 17 3.5. Синтетизирање на IP-јадра во други алатки за EDA…………………………………………………………………. 17 3.6. Составување на целосниот дизајн……………………………………………………………………………..18
4. Функционален опис…………………………………………………………………………………….. 19 4.1. TX Datapath……………………………………………………………………………………………..20 4.1.1. TX MAC адаптер…………………………………………………………………………….. 21 4.1.2. Контролен збор (CW) Вметнување………………………………………………………………………………………………………………………………………………………………………………………………………………………… TX CRC…………………………………………………………………………………………23 4.1.3. TX MII енкодер……………………………………………………………………………….28 4.1.4. TX PCS и PMA…………………………………………………………………………….. 29 4.1.5. RX Datapath………………………………………………………………………………………… 30 4.2. RX PCS и PMA………………………………………………………………………….. 30 4.2.1. RX MII декодер……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… RX CRC……………………………………………………………………………………….. 31 4.2.2. RX Deskew………………………………………………………………………………….31 4.2.3. Отстранување на RX CW………………………………………………………………………………31 4.2.4. F-Tile Serial Lite IV Intel FPGA IP часовник архитектура………………………………………………. 32 4.2.5. Ресетирање и иницијализација на врска…………………………………………………………………………..35 4.3. Секвенца за ресетирање и иницијализација на TX……………………………………………………. 36 4.4. RX ресетирање и секвенца на иницијализација……………………………………………………… 37 4.4.1. Пресметка на стапката на врска и пропусниот опсег на ефикасност…………………………………………………….. 38
5. Параметри…………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP интерфејс сигнали……………………………………………….. 44 6.1. Сигнали за часовници………………………………………………………………………………………….44 6.2. Сигнали за ресетирање………………………………………………………………………………………… 44 6.3. MAC сигнали………………………………………………………………………………………….. 45 6.4. Сигнали за реконфигурација на трансиверот…………………………………………………………………… 48 6.5. PMA сигнали……………………………………………………………………………………….. 49

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 2

Испрати повратни информации

Содржини
7. Дизајнирање со F-Tile Serial Lite IV Intel FPGA IP…………………………………………………… 51 7.1. Насоки за ресетирање……………………………………………………………………………………….. 51 7.2. Упатства за справување со грешки……………………………………………………………………………..51
8. F-Tile Serial Lite IV Упатство за корисникот на Intel FPGA IP Архиви…………………………………………. 52 9. Историја на ревизии на документи за F-Tile Serial Lite IV Упатство за корисникот на Intel FPGA IP………53

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 3

683074 | 2022.04.28 Испрати повратни информации

1. За корисничкото упатство за F-Tile Serial Lite IV Intel® FPGA IP

Овој документ ги опишува карактеристиките на IP, описот на архитектурата, чекорите за генерирање и упатствата за дизајнирање на F-Tile Serial Lite IV Intel® FPGA IP со користење на F-плочки примопредаватели во уредите Intel AgilexTM.

Наменета публика

Овој документ е наменет за следните корисници:
· Дизајнираат архитекти за да направат избор на IP за време на фазата на планирање на дизајнот на ниво на системот
· Дизајнерите на хардвер при интегрирање на IP во нивниот дизајн на ниво на систем
· Инженери за валидација за време на фазите на симулација на ниво на систем и хардверска валидација

Поврзани документи

Следната табела наведува други референтни документи кои се поврзани со F-Tile Serial Lite IV Intel FPGA IP.

Табела 1.

Поврзани документи

Референца

F-Tile Serial Lite IV Intel FPGA IP Дизајн ПрampУпатство за употреба

Лист со податоци за уредот Intel Agilex

Опис
Овој документ обезбедува генерирање, упатства за употреба и функционален опис на дизајнот на F-Tile Serial Lite IV Intel FPGA, ексampлес во уредите Intel Agilex.
Овој документ ги опишува електричните карактеристики, карактеристиките на префрлување, спецификациите за конфигурација и времето за уредите Intel Agilex.

Табела 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Список на акроними и речник
Акроним

Контрола на експанзија Зборот Рид-Соломон Корекција на напредна грешка Физички медиум Додаток предавател Приемник Пулс-Ampлитуда Модулација 4-Ниво Невраќање-на-нула

продолжи…

Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.

Регистриран ISO 9001:2015

1. За F-Tile Serial Lite IV Упатство за употреба на Intel® FPGA IP 683074 | 2022.04.28 година

Компјутери MII XGMII

Акроним

Проширување на физичко кодирање подслој независен медиумски интерфејс 10 гигабитен медиумски независен интерфејс

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 5

683074 | 2022.04.28 Испрати повратни информации

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Слика 1.

F-Tile Serial Lite IV Intel FPGA IP е погодна за комуникација на податоци со висок пропусен опсег за апликации од чип до чип, од табла до плочка и за задни апликации.

F-Tile Serial Lite IV Intel FPGA IP инкорпорира контрола на пристап до медиумите (MAC), подслој за физичко кодирање (PCS) и блокови за прикачување физички медиуми (PMA). IP поддржува брзина на пренос на податоци до 56 Gbps по лента со максимум четири ленти PAM4 или 28 Gbps по лента со максимум 16 NRZ ленти. Оваа IP адреса нуди висок пропусен опсег, ниски надземни рамки, мал број на I/O и поддржува голема приспособливост и во бројот на ленти и во брзината. Оваа IP адреса лесно може да се конфигурира со поддршка за широк опсег на брзини на податоци со режимот на етернет PCS на трансиверот со F-плочка.

Оваа IP поддржува два начини на пренос:
· Основен режим – Ова е чист режим на стриминг каде што податоците се испраќаат без почеток на пакетот, празен циклус и крај на пакетот за да се зголеми пропусниот опсег. IP ги зема првите валидни податоци како почеток на рафал.
· Целосен режим – Ова е режим на пренос на пакети. Во овој режим, IP-то испраќа рафал и циклус на синхронизација на почетокот и на крајот на пакетот како разграничувачи.

F-Tile Serial Lite IV Блок дијаграм на високо ниво

Авалон стриминг интерфејс TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n битови за ленти (режим NRZ)/ 2*n битови за ленти (режим PAM4)

TX MAC

Адаптер INSERT

МИИ КОД

Прилагодени компјутери

TX компјутери

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n битови за ленти (режим PAM4)/ n битови за ленти (режим NRZ)
TX сериски интерфејс

Авалон стриминг интерфејс RX
64*n битови за ленти (режим NRZ)/ 2*n битови за ленти (режим PAM4)

RX компјутери

CW RMV

DESKEW

МИИ

& ПОСТАПИ ДЕКОД

RX MII

ЕМИБ

ДЕКОДИРАЈ БЛОК СИНКУРИРАЊЕ И ДЕСКРАМБЛИРАЧ ЗА ФЕЦ

RX PMA

ООП

2 n битови за ленти (режим PAM4)/ n битови за ленти (режим NRZ) Сериски интерфејс RX
Конфиг

Легенда

Мека логика

Тешка логика

Регистриран ISO 9001:2015

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Можете да генерирате F-Tile Serial Lite IV Intel FPGA IP дизајн на прampза да дознаете повеќе за карактеристиките на IP. Погледнете во F-Tile Serial Lite IV Intel FPGA IP Design ExampУпатство за употреба.
Поврзани информации · Функционален опис на страница 19 · F-Tile Serial Lite IV Intel FPGA IP Design ExampУпатство за употреба

2.1. Информации за ослободување

Верзиите на Intel FPGA IP се совпаѓаат со верзиите на софтверот Intel Quartus® Prime Design Suite до верзијата 19.1. Почнувајќи од верзијата 19.2 на софтверот Intel Quartus Prime Design Suite, Intel FPGA IP има нова шема за верзии.

Бројот на Intel FPGA IP верзијата (XYZ) може да се менува со секоја верзија на софтверот Intel Quartus Prime. Промена во:

· X означува голема ревизија на IP. Ако го ажурирате софтверот Intel Quartus Prime, мора да ја регенерирате IP-адресата.
· Y означува дека IP вклучува нови функции. Регенерирајте ја вашата IP адреса за да ги вклучите овие нови функции.
· Z покажува дека IP вклучува мали промени. Регенерирајте ја вашата IP адреса за да ги вклучите овие промени.

Табела 3.

F-Tile Serial Lite IV Информации за издавање на IP на Intel FPGA

Ставка IP верзија Intel Quartus Prime верзија Датум на издавање Код за нарачка

5.0.0 22.1 2022.04.28 IP-SLITE4F

Опис

2.2. Поддржани функции
Следната табела ги наведува карактеристиките достапни во F-Tile Serial Lite IV Intel FPGA IP:

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Табела 4.

F-Tile Serial Lite IV Карактеристики на Intel FPGA IP

Карактеристика

Опис

Пренос на податоци

· За режимот PAM4:
— FHT поддржува само 56.1, 58 и 116 Gbps по лента со максимум 4 ленти.
— FGT поддржува до 58 Gbps по лента со максимум 12 ленти.
Видете во Табела 18 на страница 42 за повеќе детали за поддржаните стапки на податоци на трансиверот за режимот PAM4.
· За NRZ режим:
— FHT поддржува само 28.05 и 58 Gbps по лента со максимум 4 ленти.
— FGT поддржува до 28.05 Gbps по лента со максимум 16 ленти.
Погледнете во Табела 18 на страница 42 за повеќе детали за поддржаните стапки на податоци на примопредавателот за режимот NRZ.
· Поддржува режими за континуирано проследување (основно) или пакет (целосно).
· Поддржува пакети со ниски надземни рамки.
· Поддржува пренос на бајт грануларност за секоја големина на рафал.
· Поддржува иницирана од корисникот или автоматско усогласување на лентата.
· Поддржува програмабилен период на усогласување.

ЕЕЗ

· Користи цврста IP логика која се поврзува со трансиверите со F-плочка Intel Agilex за намалување на меките логички ресурси.
· Поддржува режим на модулација PAM4 за спецификација 100GBASE-KP4. RS-FEC е секогаш овозможен во овој режим на модулација.
· Поддржува NRZ со опционален режим на модулација RS-FEC.
· Поддржува 64b/66b кодирање декодирање.

Откривање и ракување со грешки

· Поддржува проверка на грешки во CRC на патеките за податоци на TX и RX. · Поддржува проверка на грешки во врската RX. · Поддржува откривање на грешки RX PCS.

Интерфејси

· Поддржува само целосен дуплекс пренос на пакети со независни врски.
· Користи интерконекција од точка до точка со повеќе FPGA уреди со мала латентност на пренос.
· Поддржува команди дефинирани од корисникот.

2.3. Ниво на поддршка за IP верзија

Поддршката на софтверот Intel Quartus Prime и уредот Intel FPGA за F-Tile Serial Lite IV Intel FPGA IP е како што следува:

Табела 5.

IP верзија и ниво на поддршка

Intel Quartus Prime 22.1

Уред Intel Agilex F-плочки примопредаватели

Хардверски дизајн на компилација за симулација на IP верзија

5.0.0

2.4. Поддршка за степен на брзина на уредот
F-Tile Serial Lite IV Intel FPGA IP ги поддржува следните степени на брзина за уредите со F-плочка Intel Agilex: · Оценка на брзина на трансиверот: -1, -2 и -3 · Оценка на брзина на јадрото: -1, -2 и - 3

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 8

Испрати повратни информации

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Поврзани информации
Лист со податоци за уредот Intel Agilex Повеќе информации за поддржаната брзина на податоци во трансиверите со F-плочка Intel Agilex.

2.5. Искористување на ресурсите и латентност

Ресурсите и доцнењето за F-Tile Serial Lite IV Intel FPGA IP беа добиени од верзијата 22.1 на софтверот Intel Quartus Prime Pro Edition.

Табела 6.

Intel Agilex F-Tile Serial Lite IV Искористување на ресурсите на IP на Intel FPGA
Мерењето на латентноста се заснова на латентноста на кружното патување од влезот на јадрото TX до излезот на јадрото RX.

Тип на трансивер

Варијанта

Број на податочни ленти Режим RS-FEC ALM

Латентност (циклус на часовник на јадрото на TX)

FGT

28.05 Gbps NRZ 16

Основен инвалидитет 21,691 65

Целосно инвалидитет 22,135 65

Основно овозможено 21,915 189

Целосно овозможено 22,452 189

58 Gbps PAM4 12

Основно овозможено 28,206 146

Целосно овозможено 30,360 146

FHT

58 Gbps NRZ

Основно овозможено 15,793 146

Целосно овозможено 16,624 146

58 Gbps PAM4 4

Основно овозможено 15,771 154

Целосно овозможено 16,611 154

116 Gbps PAM4 4

Основно овозможено 21,605 128

Целосно овозможено 23,148 128

2.6. Ефикасност на пропусниот опсег

Табела 7.

Ефикасност на пропусниот опсег

Променливи Режим на трансивер

PAM4

Режим на стриминг RS-FEC

Целосно овозможено

Основно е овозможено

Брзина на битови за сериски интерфејс во Gbps (RAW_RATE)
Големина на рафал на пренос во број на зборови (BURST_SIZE) (1)
Период на усогласување во циклусот на часовникот (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Поставки

NRZ

Полна

Оневозможено

Овозможено

28.0

2,048

4,096

Основно оневозможено 28.0

Овозможено 28.0

4,194,304

4,096

4,096 продолжија…

(1) BURST_SIZE за основниот режим се приближува до бесконечноста, па затоа се користи голем број.

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Променливи

Поставки

64/66б кодираат

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Надвор од големина на рафал во број на зборови (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Период на маркер за порамнување 81,915 во циклус на часовник (ALIGN_MARKER_PERIOD)

81,915

81,916

Ширина на маркерот за порамнување во 5

циклус на часовник

(ALIGN_MARKER_WIDTH)

Ефикасност на пропусниот опсег (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Ефективна стапка (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Максимална корисничка фреквенција на часовник (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Поврзани информации Пресметка на стапката на врска и пропусниот опсег на ефикасност на страница 40

(2) Во целосен режим, големината BURST_SIZE_OVHD ги вклучува спарените контролни зборови START/END во проток на податоци.
(3) За основниот режим, BURST_SIZE_OVHD е 0 бидејќи нема START/END за време на преносот.
(4) Видете во Пресметка на стапката на врска и ефикасноста на пропусниот опсег за пресметка на ефикасноста на пропусниот опсег.
(5) Видете во Пресметка на стапката на врска и ефикасноста на пропусниот опсег за пресметка на ефективната стапка.
(6) Погледнете во Пресметка на стапката на врска и ефикасноста на пропусниот опсег за пресметка на максималната фреквенција на часовникот на корисникот.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 10

Испрати повратни информации

683074 | 2022.04.28 Испрати повратни информации

3. Започнување

3.1. Инсталирање и лиценцирање Intel FPGA IP јадра

Инсталацијата на софтверот Intel Quartus Prime ја вклучува IP библиотеката Intel FPGA. Оваа библиотека обезбедува многу корисни IP јадра за вашата производна употреба без потреба од дополнителна лиценца. Некои Intel FPGA IP јадра бараат купување на посебна лиценца за производна употреба. Режимот за евалуација на IP на Intel FPGA ви овозможува да ги оцените овие лиценцирани Intel FPGA IP јадра во симулација и хардвер, пред да одлучите да купите лиценца за целосно производство на IP јадро. Потребно е само да купите целосна лиценца за производство за лиценцирани Intel IP-јадра откако ќе го завршите хардверското тестирање и сте подготвени да ја користите IP-а во производството.

Софтверот Intel Quartus Prime стандардно инсталира IP-јадра на следните локации:

Слика 2.

Патека за инсталација на јадрото на IP
intelFPGA(_pro) quartus – Содржи IP-а на софтверот Intel Quartus Prime – Содржи IP библиотека Intel FPGA и алтерна IP јадра од трета страна – Содржи изворен код на Intel FPGA IP библиотека – Го содржи Intel FPGA IP изворот files

Табела 8.

Локации за инсталација на јадрото на IP

Локација

Софтвер

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Платформа Windows* Linux*

Забелешка:

Софтверот Intel Quartus Prime не поддржува празни места во патеката за инсталација.

3.1.1. Режим на евалуација на IP на Intel FPGA
Бесплатниот режим за евалуација на IP на Intel FPGA ви овозможува да ги оцените лиценцираните Intel FPGA IP јадра во симулација и хардвер пред купувањето. Режимот за евалуација на IP на Intel FPGA ги поддржува следните проценки без дополнителна лиценца:
· Симулирајте го однесувањето на лиценцирано Intel FPGA IP јадро во вашиот систем. · Брзо и лесно проверете ја функционалноста, големината и брзината на јадрото на IP. · Создадете временски ограничено програмирање на уредите files за дизајни кои вклучуваат IP јадра. · Програмирајте уред со вашето IP јадро и потврдете го вашиот дизајн во хардвер.

Регистриран ISO 9001:2015

3. Започнување
683074 | 2022.04.28
Режимот за евалуација на IP на Intel FPGA ги поддржува следните режими на работа:
· Tethered–Овозможува извршување на дизајнот што ја содржи лиценцираната Intel FPGA IP IP на неодредено време со врска помеѓу вашата плоча и компјутерот-домаќин. Режимот за врзување бара сериска заедничка тест акциона група (ЈTAG) кабел поврзан помеѓу ЈTAG порт на вашата плочка и на компјутерот-домаќин, кој работи со Intel Quartus Prime Programmer за времетраењето на периодот на евалуација на хардверот. Програмерот бара само минимална инсталација на софтверот Intel Quartus Prime и не бара лиценца Intel Quartus Prime. Компјутерот домаќин го контролира времето на оценување со испраќање периодичен сигнал до уредот преку JTAG пристаниште. Ако сите лиценцирани IP јадра во дизајнот поддржуваат врзан режим, времето за евалуација трае додека не истече проценката на јадрото на IP. Ако сите јадра на IP поддржуваат неограничено време за проценка, уредот не истекува.
· Untethered–Овозможува извршување на дизајнот што ја содржи лиценцираната IP адреса за ограничено време. Јадрото на IP се враќа во неврзан режим ако уредот се исклучи од компјутерот домаќин што работи со софтверот Intel Quartus Prime. IP-јадрото, исто така, се враќа во неврзан режим ако кое било друго лиценцирано IP-јадро во дизајнот не поддржува врзан режим.
Кога ќе истече времето за евалуација за која било лиценцирана Intel FPGA IP IP во дизајнот, дизајнот престанува да функционира. Сите IP-јадра кои го користат режимот за евалуација на IP на Intel FPGA истовремено истекува кога истекува времето на кое било IP-јадро во дизајнот. Кога ќе истече времето за евалуација, мора да го репрограмирате уредот FPGA пред да продолжите со хардверската верификација. За да ја проширите употребата на IP-јадрото за производство, купете целосна лиценца за производство за IP-јадрото.
Мора да ја купите лиценцата и да генерирате целосен клуч за лиценца за производство пред да можете да генерирате неограничено програмирање на уредот file. За време на режимот за евалуација на IP на Intel FPGA, компајлерот генерира само временски ограничено програмирање на уредот file ( _time_limited.sof) што истекува на временскиот лимит.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 12

Испрати повратни информации

3. Започнување 683074 | 2022.04.28 година

Слика 3.

Проток на режим на евалуација на IP на Intel FPGA
Инсталирајте го софтверот Intel Quartus Prime со Intel FPGA IP библиотека

Параметризирајте и инстанцирајте лиценцирано Intel FPGA IP-јадро

Потврдете ја IP адресата во поддржан симулатор

Компилирајте го дизајнот во софтверот Intel Quartus Prime

Создадете временски ограничено програмирање на уреди File

Програмирајте го Intel FPGA уредот и потврдете ја работата на плочата
Нема IP подготвена за производна употреба?
Да Купете целосна продукција
IP лиценца

Забелешка:

Вклучете лиценциран IP во комерцијални производи
За чекори за параметризација и детали за имплементацијата, погледнете во упатството за користење на секое јадро на IP.
Интел лиценцира IP-јадра на постојана основа за секое седиште. Надоместокот за лиценца вклучува одржување и поддршка за првата година. Мора да го обновите договорот за одржување за да добивате ажурирања, поправени грешки и техничка поддршка после првата година. Мора да купите целосна лиценца за производство за Intel FPGA IP јадра за кои е потребна лиценца за производство, пред да генерирате програмирање fileкои можете да ги користите неограничено време. За време на режимот за евалуација на IP на Intel FPGA, компајлерот генерира само временски ограничено програмирање на уредот file ( _time_limited.sof) што истекува на временскиот лимит. За да ги добиете клучевите за лиценца за производство, посетете го Центарот за лиценцирање за самопослужување на Intel FPGA.
Договорите за лиценца за софтвер Intel FPGA го регулираат инсталирањето и користењето на лиценцирани IP-јадра, софтверот за дизајн на Intel Quartus Prime и сите нелиценцирани IP-јадра.

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 13

3. Започнување 683074 | 2022.04.28 година
Поврзани информации · Центар за поддршка за лиценцирање Intel FPGA · Вовед во Инсталација и лиценцирање на софтверот Intel FPGA
3.2. Одредување на IP параметри и опции
Уредникот на параметрите на IP ви овозможува брзо да ја конфигурирате вашата сопствена варијација на IP. Користете ги следните чекори за да наведете IP опции и параметри во софтверот Intel Quartus Prime Pro Edition.
1. Ако веќе немате проект на Intel Quartus Prime Pro Edition во кој ќе ја интегрирате вашата F-Tile Serial Lite IV Intel FPGA IP, мора да креирате. а. Во Intel Quartus Prime Pro Edition, кликнете File New Project Wizard за да креирате нов проект Quartus Prime, или File Отворете го проектот за да отворите постоечки проект Quartus Prime. Волшебникот ве поттикнува да наведете уред. б. Наведете го семејството на уреди Intel Agilex и изберете производствен уред со F-плочка што ги исполнува барањата за степен на брзина за IP. в. Кликнете на Заврши.
2. Во каталогот IP, лоцирајте и изберете F-Tile Serial Lite IV Intel FPGA IP. Се појавува прозорецот New IP Variation.
3. Наведете име на највисоко ниво за вашата нова сопствена варијација на IP. Уредувачот на параметри ги зачувува поставките за варијација на IP во a file именуван .ip.
4. Кликнете OK. Се појавува уредувачот на параметри. 5. Наведете ги параметрите за вашата IP варијација. Погледнете во делот Параметри за
информации за F-Tile Serial Lite IV Intel FPGA IP параметрите. 6. Изборно, да се генерира тестбенч за симулација или компилација и хардверски дизајн
exampле, следете ги упатствата во Дизајн ПрampУпатство за употреба. 7. Кликнете Generate HDL. Се појавува полето за дијалог Генерација. 8. Наведете излез file опции за генерирање, а потоа кликнете Генерирај. Варијацијата на IP
fileгенерирате според вашите спецификации. 9. Кликнете Finish. Уредувачот на параметри го додава .ip од највисоко ниво file до струјата
проект автоматски. Ако ви биде побарано рачно да додадете .ip file на проектот, кликнете Проект Додај/Отстрани Files во Проектот за да го додадете file. 10. Откако ќе ја генерирате и инстанцирате вашата варијација на IP, направете соодветни назначувања на пиновите за поврзување на портите и поставете ги сите соодветни RTL параметри по пример.
Параметри поврзани со информации на страница 42
3.3. Генерирани File Структура
Софтверот Intel Quartus Prime Pro Edition го генерира следниот IP излез file структура.
За информации за file структура на дизајнот прampле, погледнете го F-Tile Serial Lite IV Intel FPGA IP Design ExampУпатство за употреба.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 14

Испрати повратни информации

3. Започнување 683074 | 2022.04.28 година

Слика 4. F-Tile Serial Lite IV Intel FPGA IP Генерирана Files
.ip – IP интеграција file

Варијација на IP files

_ Варијација на IP files

example_design

.cmp – декларација на VHDL компонента file _bb.v – Verilog HDL црна кутија ЕДА синтеза file _inst.v и .vhd – Сampшаблони за инстанција .xml- XML извештај file

Exampле локација за вашиот дизајн на јадрото на IP на прample fileс. Стандардната локација е прample_design, но од вас ќе биде побарано да наведете друга патека.

.qgsimc – Ги наведува параметрите за симулација за поддршка на инкременталната регенерација .qgsynthc – Ги наведува параметрите за синтеза за поддршка на инкременталната регенерација

.qip – Листа на синтеза на IP files

_generation.rpt- Извештај за генерирање на IP

.sopcinfo- Интеграција на софтверски алат-синџир file .html- Податоци за карта за поврзување и меморија

.csv – Доделување со пинови file

.spd – Комбинира индивидуални скрипти за симулација

sim Симулација files

синтеза на IP IP files

.v Симулација на највисоко ниво file

.v Синтеза на IP на највисоко ниво file

Скрипти за симулатори

Библиотеки под јадра

синтисајзер
Синтеза на подјадра files

сим
Симулација на подјадрени files

Табела 9.

F-Tile Serial Lite IV Intel FPGA IP Генерирана Files

File Име

Опис

.ip

Системот за дизајнер на платформа или варијација на IP од највисоко ниво file. е името што ја давате вашата варијација на IP.

.cmp

Декларација за VHDL компоненти (.cmp) file е текст file што содржи локални генерички и дефиниции за порти што можете да ги користите во дизајнот на VHDL files.

.html

Извештај кој содржи информации за поврзување, мемориска карта што ја прикажува адресата на секој slave во однос на секој господар на кој е поврзан, и доделување на параметри.

_генерација.rpt

Дневник за генерирање на IP или Платформски дизајнер file. Резиме на пораките за време на генерирањето на IP.

.qgsimc

Ги наведува параметрите за симулација за поддршка на инкременталната регенерација.

.qgsynthc

Ги наведува параметрите за синтеза за поддршка на инкременталната регенерација.

.qip

Ги содржи сите потребни информации за IP компонентата за интегрирање и компајлирање на IP компонентата во софтверот Intel Quartus Prime.
продолжи…

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 15

3. Започнување 683074 | 2022.04.28 година

File Име .sopcinfo
.csv .spd _bb.v _inst.v или _inst.vhd .regmap
.svd
.v или .vhd ментор/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Опис
Ги опишува врските и параметризациите на IP компонентите во вашиот систем за дизајнер на платформа. Можете да ја анализирате неговата содржина за да добиете барања кога развивате софтверски двигатели за IP компоненти. Алатките надолу, како што е синџирот на алатки Nios® II, го користат ова file. На .sopcinfo file и системот.ч file генерирани за синџирот на алатки Nios II вклучуваат информации за мапа на адреси за секој slave во однос на секој господар што пристапува до slave. Различни господари може да имаат различна мапа на адреси за пристап до одредена slave компонента.
Содржи информации за статусот на надградба на IP компонентата.
Потребен влез file за ip-make-simscript да генерира симулациски скрипти за поддржани симулатори. На .spd file содржи листа на fileгенерирани за симулација, заедно со информации за мемориите што можете да ги иницијализирате.
Можете да ја користите црната кутија Verilog (_bb.v) file како празна декларација за модул за употреба како црна кутија.
ХДЛ прample instantiation шаблон. Можете да ја копирате и залепите содржината на ова file во вашиот HDL file да се инстанцира варијацијата на IP.
Ако IP содржи информации за регистарот, .regmap file генерира. .regmap file ги опишува информациите за мапата на регистарот на главниот и slave интерфејсот. Ова file го надополнува .sopcinfo file преку обезбедување подетални информации за регистарот за системот. Ова овозможува прикажување на регистарот views и статистика приспособлива за корисникот во Системската конзола.
Дозволува алатките за отстранување грешки на хард процесорскиот систем (HPS). view мапите на регистарот на периферни уреди поврзани со HPS во системот за дизајнер на платформа. За време на синтезата, .svd files за slave интерфејсите видливи за господарите на System Console се зачувани во .sof file во делот за отстранување грешки. Системската конзола го чита овој дел, кој дизајнерот на платформата може да го побара за информации за мапата за регистрација. За системските робови, дизајнерот на платформа може да пристапи до регистрите по име.
HDL files кои го инстанцираат секој подмодул или дете IP за синтеза или симулација.
Содржи скрипта ModelSim*/QuestaSim* msim_setup.tcl за поставување и извршување на симулација.
Содржи скрипта на школка vcs_setup.sh за поставување и извршување на VCS* симулација. Содржи скрипта на школка vcsmx_setup.sh и synopsys_sim.setup file да поставите и извршите VCS MX симулација.
Содржи скрипта за школка xcelium_setup.sh и други поставки files да поставите и извршите Xcelium* симулација.
Содржи HDL files за IP подмодулите.
За секој генериран детски IP директориум, Platform Designer генерира поддиректориуми synth/ и sim/.

3.4. Симулирање на Intel FPGA IP јадра
Софтверот Intel Quartus Prime поддржува симулација на IP јадрото RTL во специфични EDA симулатори. Генерирањето IP опционално создава симулација files, вклучувајќи го и моделот за функционална симулација, која било тест маса (или прample design), и скрипти за поставување симулатори специфични за продавачот за секое IP-јадро. Можете да го користите моделот за функционална симулација и која било тест маса или ексampдизајн за симулација. Излезот за генерирање на IP може исто така да вклучува скрипти за компајлирање и извршување на која било тест бенч. Скриптите ги наведуваат сите модели или библиотеки што ви се потребни за да го симулирате вашето IP јадро.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 16

Испрати повратни информации

3. Започнување 683074 | 2022.04.28 година

Софтверот Intel Quartus Prime обезбедува интеграција со многу симулатори и поддржува повеќекратни симулациски текови, вклучително и ваши сопствени скриптирани и прилагодени текови на симулација. Без разлика кој тек ќе го изберете, симулацијата на јадрото на IP ги вклучува следните чекори:
1. Генерирајте IP HDL, тест бенч (или прample design), и скрипта за поставување на симулатор files.
2. Поставете ја вашата околина за симулатор и сите скрипти за симулација.
3. Составете библиотеки со симулациски модели.
4. Вклучете го вашиот симулатор.

3.4.1. Симулирање и потврдување на дизајнот

Стандардно, уредувачот на параметри генерира скрипти специфични за симулатор што содржат команди за компајлирање, елаборирање и симулирање на Intel FPGA IP модели и библиотека на модели за симулација fileс. Можете да ги копирате командите во скриптата за симулација на тестбенч или да ги уредувате fileда додадете команди за компајлирање, елаборирање и симулирање на вашиот дизајн и тест бенч.

Табела 10. Скрипти за симулација на јадрото на IP на Intel FPGA

Симулатор

File Директориум

ModelSim

_sim/ментор

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Скрипта msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Синтетизирање на IP јадра во други алатки за EDA
Изборно, користете друга поддржана алатка EDA за да синтетизирате дизајн што вклучува Intel FPGA IP јадра. Кога ја генерирате синтезата на јадрото на IP fileЗа употреба со алатки за синтеза на EDA од трета страна, можете да креирате мрежа за проценка на областа и времето. За да овозможите генерирање, вклучете Креирај временски проценки и ресурси за алатки за синтеза на EDA од трета страна кога ја приспособувате вашата варијација на IP.
Нетолистата за проценка на областа и времето ги опишува поврзувањето и архитектурата на јадрото на IP, но не вклучува детали за вистинската функционалност. Оваа информација овозможува одредени алатки за синтеза од трета страна подобро да известуваат за проценките на областа и времето. Покрај тоа, алатките за синтеза можат да ги користат информациите за времето за да постигнат оптимизации водени од времето и да го подобрат квалитетот на резултатите.
Софтверот Intel Quartus Prime го генерира _syn.v нетлиста file во Verilog HDL формат, без оглед на излезот file формат што ќе го наведете. Ако ја користите оваа мрежна листа за синтеза, мора да го вклучите обвивката на јадрото на IP file .v или .vhd во вашиот проект Intel Quartus Prime.

(7) Ако не сте ја поставиле опцијата за алатката EDA – која ви овозможува да стартувате симулатори EDA од трети лица од софтверот Intel Quartus Prime – извршете ја оваа скрипта во конзолата ModelSim или QuestaSim симулатор Tcl (не во софтверот Intel Quartus Prime Tcl конзола) за да се избегнат какви било грешки.

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 17

3. Започнување 683074 | 2022.04.28 година
3.6. Составување на целосниот дизајн
Можете да ја користите командата Start Compilation на менито Processing во софтверот Intel Quartus Prime Pro Edition за да го компајлирате вашиот дизајн.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 18

Испрати повратни информации

683074 | 2022.04.28 Испрати повратни информации

4. Функционален опис

Слика 5.

F-Tile Serial Lite IV Intel FPGA IP се состои од MAC и етернет компјутери. MAC комуницира со сопствените компјутери преку MII интерфејси.

IP поддржува два режима на модулација:
· PAM4–Обезбедува 1 до 12 број на ленти за избор. ИП-от секогаш инстанцира два PCS канали за секоја лента во режимот на модулација PAM4.
· NRZ–Обезбедува 1 до 16 број на ленти за избор.

Секој режим на модулација поддржува два режими на податоци:
· Основен режим – Ова е чист режим на стриминг каде што податоците се испраќаат без почеток на пакетот, празен циклус и крај на пакетот за да се зголеми пропусниот опсег. IP ги зема првите валидни податоци како почеток на рафал.

Основен режим на пренос на податоци tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Регистриран ISO 9001:2015

4. Функционален опис 683074 | 2022.04.28 година

Слика 6.

· Целосен режим – Ова е пренос на податоци во пакет режим. Во овој режим, IP-то испраќа рафал и циклус на синхронизација на почетокот и на крајот на пакетот како разграничувачи.

Пренос на податоци во целосен режим tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Поврзани информации · F-Tile Serial Lite IV Intel FPGA IP Overview на страница 6 · F-Tile Serial Lite IV Intel FPGA IP Дизајн ПрampУпатство за употреба

4.1. TX Datapath
Податочната патека TX се состои од следните компоненти: · MAC адаптер · блок за вметнување на контролен збор · CRC · шифрира MII · блок PCS · блок PMA

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 20

Испрати повратни информации

4. Функционален опис 683074 | 2022.04.28 година
Слика 7. TX Datapath

Од корисничка логика

TX MAC

Авалон стриминг интерфејс

MAC адаптер

Контрола на вметнување збор

CRC

MII енкодер

MII интерфејс Прилагодени компјутери
PCS и PMA

TX сериски интерфејс со друг FPGA уред

4.1.1. TX MAC адаптер
TX MAC адаптерот го контролира преносот на податоци до корисничката логика со помош на интерфејсот за стриминг Avalon®. Овој блок поддржува пренос на информации дефинирани од корисникот и контрола на протокот.

Пренесување информации дефинирани од корисникот

Во режимот Целосно, IP го обезбедува сигналот tx_is_usr_cmd што можете да го користите за да започнете циклус на информации дефиниран од корисникот, како што е преносот XOFF/XON до корисничката логика. Можете да го иницирате циклусот за пренос на информации дефиниран од корисникот со поставување на овој сигнал и да ги пренесете информациите користејќи tx_avs_data заедно со тврдењето на сигналите tx_avs_startofpacket и tx_avs_valid. Блокот потоа го отстранува tx_avs_ready за два циклуса.

Забелешка:

Функцијата за информации дефинирана од корисникот е достапна само во Целосниот режим.

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 21

4. Функционален опис 683074 | 2022.04.28 година

Слика 8.

Контрола на проток

Постојат услови кога TX MAC не е подготвен да прима податоци од корисничката логика, како на пример за време на процесот на повторно усогласување на врската или кога нема достапни податоци за пренос од корисничката логика. За да се избегне загуба на податоци поради овие услови, IP го користи сигналот tx_avs_ready за да го контролира протокот на податоци од корисничката логика. IP го намалува сигналот кога ќе се појават следниве услови:
· Кога е наведен tx_avs_startofpacket, tx_avs_ready се намалува за еден такт.
· Кога е наведен tx_avs_endofpacket, tx_avs_ready се отстранува за еден такт.
· Кога ќе се наведе било кое спарено CW, tx_avs_ready се намалува за два такт циклуси.
· Кога ќе се вметне маркерот за порамнување RS-FEC на приспособениот интерфејс на PCS, tx_avs_ready се отфрла за четири циклуси на часовникот.
· Секои 17 циклуси на часовник на јадрото на етернет во режим на модулација PAM4 и на секои 33 циклуси на часовник на јадрото на етернет во режим на модулација NRZ. Tx_avs_ready е десертиран за еден такт.
· Кога корисничката логика го намалува tx_avs_valid при без пренос на податоци.

Следниве временски дијаграми се прampTX MAC адаптер кој користи tx_avs_ready за контрола на протокот на податоци.

Контрола на проток со tx_avs_valid Deassertion и START/END спарени CW

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Валидни сигнални десерти

Д5 Д6

tx_avs_ready tx_avs_startofpacket

Подготвен сигнал се намалува за два циклуса за да се вметне END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_податоци

DN КРАЈ STRT D0 D1 D2 D3 ПРАЗЕН D4

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 22

Испрати повратни информации

4. Функционален опис 683074 | 2022.04.28 година

Слика 9.

Контрола на проток со вметнување маркер за порамнување
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ДН-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Слика 10.

Контрола на проток со START/END спарени CW се совпаѓаат со вметнување маркер за порамнување

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_податоци

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_податоци

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_податоци

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ДН-1

КРАЈ СТРТ Д0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Вметнување контролен збор (CW).
F-Tile Serial Lite IV Intel FPGA IP конструира CW врз основа на влезните сигнали од корисничката логика. CW означува разграничувачи на пакети, информации за статусот на преносот или кориснички податоци до блокот PCS и тие се изведени од контролните кодови XGMII.
Следната табела го прикажува описот на поддржаните CW:

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 23

4. Функционален опис 683074 | 2022.04.28 година

Табела 11.
ПОЧНУВАЊЕ КРАЈ ПОРАДИ

Опис на поддржани CW

Број на зборови (1 збор

= 64 бита)

Да

EMPTY_CYC

Да

НЕДЕЛНИ

бр

ПОДАТОЦИ

Да

Во бендот

Опис
Почеток на разграничувач на податоци. Крај на разграничувач на податоци. Контролен збор (CW) за RX порамнување. Празен циклус во пренос на податоци. ИДЕЛ (надвор од опсегот). Оптоварување.

Табела 12. Опис на полето CW
Поле RSVD num_valid_bytes_eob
ПРАЗЕН eop sop seop порамни CRC32 usr

Опис
Резервирано поле. Може да се користи за идно продолжување. Врзани за 0.
Број на валидни бајти во последниот збор (64-битен). Ова е 3 битна вредност. · 3'b000: 8 бајти · 3'b001: 1 бајт · 3'b010: 2 бајти · 3'b011: 3 бајти · 3'b100: 4 бајти · 3'b101: 5 бајти · 3'b110: 6 бајти · 3'b111: 7 бајти
Број на невалидни зборови на крајот на рафал.
Го означува интерфејсот за стриминг RX Avalon за да се прикаже сигнал за крај на пакетот.
Го означува RX Avalon стриминг интерфејсот за да се прикаже сигнал за почеток на пакетот.
Покажува RX Avalon стриминг интерфејс за да се наметне почеток на пакетот и крај на пакетот во истиот циклус.
Проверете го усогласувањето на RX.
Вредностите на пресметаниот CRC.
Укажува дека контролниот збор (CW) содржи информации дефинирани од корисникот.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 24

Испрати повратни информации

4. Функционален опис 683074 | 2022.04.28 година

4.1.2.1. Почеток на рафал CW

Слика 11. Формат на CW за почеток на рафал

СТАРТ

63:56

RSVD

55:48

RSVD

47:40

RSVD

податоци

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

канал

7:0

'hFB(СТАРТ)

контрола 7:0

Табела 13.

Во Full режим, можете да го вметнете START CW со поставување на сигналот tx_avs_startofpacket. Кога ќе го наведете само сигналот tx_avs_startofpacket, битот соп е поставен. Кога ќе ги потврдите сигналите tx_avs_startofpacket и tx_avs_endofpacket, битот за seop е поставен.

START CW Вредности на полето
Теренски соп/сеоп
usr (8)
порамни

Вредност

Во зависност од сигналот tx_is_usr_cmd:

1: Кога tx_is_usr_cmd = 1

0: Кога tx_is_usr_cmd = 0

Во основниот режим, MAC испраќа START CW откако ќе се прекине ресетирањето. Ако нема достапни податоци, MAC континуирано испраќа EMPTY_CYC спарен со END и START CW додека не почнете да испраќате податоци.

4.1.2.2. Крај на рафал CW

Слика 12. Формат на CW на крај на рафал

КРАЈ

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

податоци 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

ПРАЗНО

7:0

RSVD

num_valid_bytes_eob

контрола

7:0

(8) Ова е поддржано само во Целосниот режим.
Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 25

4. Функционален опис 683074 | 2022.04.28 година

Табела 14.

MAC го вметнува END CW кога е наведен tx_avs_endofpacket. END CW го содржи бројот на валидни бајти на последниот збор за податоци и информациите за CRC.

Вредноста CRC е 32-битен CRC резултат за податоците помеѓу START CW и податочниот збор пред END CW.

Следната табела ги прикажува вредностите на полињата во END CW.

END CW Вредности на полето
Поле eop CRC32 num_valid_bytes_eob

Вредност 1
CRC32 пресметана вредност. Број на валидни бајти на последниот збор за податоци.

4.1.2.3. Порамнување Спарено CW

Слика 13. Порамнување спарен CW формат

ALIGN CW Спари со СТАРТ/КРАЈ

64 + 8 бити XGMII интерфејс

СТАРТ

63:56

RSVD

55:48

RSVD

47:40

RSVD

податоци

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

контрола 7:0

64 + 8 бити XGMII интерфејс

КРАЈ

63:56

'hFD

55:48

RSVD

47:40

RSVD

податоци

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

контрола 7:0

ALIGN CW е спарен CW со START/END или END/START CW. Можете да го вметнете ALIGN спарениот CW со ставање на сигналот tx_link_reinit, поставување бројач за период на порамнување или со иницирање ресетирање. Кога ќе се вметне спарениот CW ALIGN, полето за порамнување е поставено на 1 за да се иницира блокот за порамнување на приемникот за да се провери порамнувањето на податоците низ сите ленти.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 26

Испрати повратни информации

4. Функционален опис 683074 | 2022.04.28 година

Табела 15.

ПОСТАНИ ги вредностите на полето CW
Порамнување на теренот
еоп соп уср сеоп

Вредност 1 0 0 0 0

4.1.2.4. CW со празен циклус

Слика 14. Формат на CW на празен циклус

EMPTY_CYC Спари со END/START

64 + 8 бити XGMII интерфејс

КРАЈ

63:56

'hFD

55:48

RSVD

47:40

RSVD

податоци

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

контрола 7:0

64 + 8 бити XGMII интерфејс

СТАРТ

63:56

RSVD

55:48

RSVD

47:40

RSVD

податоци

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 порамни=0 seop=0

15:8

RSVD

7:0

'hFB

контрола 7:0

Табела 16.

Кога ќе го исклучите tx_avs_valid за два тактни циклуси за време на рафал, MAC вметнува EMPTY_CYC CW спарен со END/START CW. Можете да го користите овој CW кога нема достапни податоци за пренос моментално.

Кога ќе го отстраните tx_avs_valid за еден циклус, IP-то го отстранува tx_avs_valid за двапати поголем период од tx_avs_valid десертирањето за да генерира пар END/START CW.

Вредности на полето EMPTY_CYC CW
Порамнување на теренот
еоп

Вредност 0 0

продолжи…

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 27

4. Функционален опис 683074 | 2022.04.28 година

Теренски соп уср сеоп

Вредност 0 0 0

4.1.2.5. Неактивен CW

Слика 15. Формат CW во мирување

ДЕЛ CW

63:56

'h07

55:48

'h07

47:40

'h07

податоци

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

контрола 7:0

MAC го вметнува IDLE CW кога нема пренос. Во овој период, сигналот tx_avs_valid е низок.
Може да го користите IDLE CW кога е завршен преносот на рафал или кога преносот е во состојба на мирување.

4.1.2.6. Збор за податоци

Зборот за податоци е носивост на пакет. Контролните битови XGMII се поставени на 0 во формат на податочен збор.

Слика 16. Формат на податочен збор

64+8 бита XGMII интерфејс

ЗБОР ЗА ПОДАТОЦИ

63:56

кориснички податоци 7

55:48

кориснички податоци 6

47:40

кориснички податоци 5

податоци

39:32 31:24

кориснички податоци 4 кориснички податоци 3

23:16

кориснички податоци 2

15:8

кориснички податоци 1

7:0

кориснички податоци 0

контрола 7:0

4.1.3. TX CRC
Можете да го овозможите блокот TX CRC користејќи го параметарот Овозможи CRC во уредувачот на параметри на IP. Оваа функција е поддржана и во Основен и во Целосен режим.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 28

Испрати повратни информации

4. Функционален опис 683074 | 2022.04.28 година

MAC ја додава вредноста на CRC на END CW со поставување на сигналот tx_avs_endofpacket. Во ОСНОВЕН режим, само ALIGN CW поврзан со END CW содржи валидно CRC поле.
Блокот TX CRC се поврзува со блокот TX Control Word Insertion и TX MII Encode. Блокот TX CRC ја пресметува вредноста на CRC за 64-битна вредност на податоци по циклус, почнувајќи од START CW до END CW.
Може да го наметнете сигналот crc_error_inject за намерно корумпирано податоци во одредена лента за да создадете грешки во CRC.

4.1.4. TX MII енкодер

Кодерот TX MII се справува со преносот на пакети од MAC до TX PCS.

Следната слика ја прикажува податочната шема на 8-битната MII магистрала во режимот на модулација PAM4. START и END CW се појавуваат еднаш во две MII ленти.

Слика 17. Модел на податоци MII на режим на модулација PAM4

ЦИКЛУС 1

ЦИКЛУС 2

ЦИКЛУС 3

ЦИКЛУС 4

ЦИКЛУС 5

SOP_CW

ПОДАТОЦИ_1

DATA_9 DATA_17

НЕДЕЛНИ

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

НЕДЕЛНИ

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Следната слика ја прикажува податочната шема на 8-битната MII магистрала во режимот на модулација NRZ. START и END CW се појавуваат во секоја MII ленти.

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 29

4. Функционален опис 683074 | 2022.04.28 година

Слика 18. Модел на податоци MII на режим на модулација NRZ

ЦИКЛУС 1

ЦИКЛУС 2

ЦИКЛУС 3

SOP_CW

ПОДАТОЦИ_1

ПОДАТОЦИ_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

ЦИКЛУС 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

ЦИКЛУС 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS и PMA
F-Tile Serial Lite IV Intel FPGA IP го конфигурира трансиверот со F-плочка во режим на Ethernet PCS.

4.2. RX Datapath
Податочната патека RX се состои од следните компоненти: · Блок PMA · Блок PCS · Декодер MII · CRC · Блок Deskew · Контролен блок за отстранување на Word

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 30

Испрати повратни информации

4. Функционален опис 683074 | 2022.04.28 година
Слика 19. RX Datapath

Кон корисничката логика Авалон стриминг интерфејс
RX MAC
Контролирајте го отстранувањето на зборот
Десквер

CRC

MII декодер

MII интерфејс Прилагодени компјутери
PCS и PMA

RX сериски интерфејс од друг FPGA уред
4.2.1. RX PCS и PMA
F-Tile Serial Lite IV Intel FPGA IP го конфигурира трансиверот F-плочка во режим на Ethernet PCS.
4.2.2. RX MII декодер
Овој блок идентификува дали дојдовните податоци содржат контролни зборови и маркери за порамнување. Декодерот RX MII емитува податоци во форма на 1-битен валиден, 1-битен индикатор за маркер, 1-битен контролен индикатор и 64-битни податоци по лента.
4.2.3. RX CRC
Можете да го овозможите блокот TX CRC користејќи го параметарот Овозможи CRC во уредувачот на параметри на IP. Оваа функција е поддржана и во Основен и во Целосен режим. Блокот RX CRC се поврзува со блоковите RX Control Word Removal и RX MII декодер. ИП го потврдува сигналот rx_crc_error кога ќе се појави грешка во CRC.

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 31

4. Функционален опис 683074 | 2022.04.28 година
ИП ја отстранува rx_crc_error при секој нов рафал. Тоа е излез на корисничката логика за справување со логичките грешки на корисникот.
4.2.4. RX Deskew
Блокот RX deskew ги детектира маркерите за порамнување за секоја лента и повторно ги порамнува податоците пред да ги испрати во блокот за отстранување RX CW.
Можете да изберете да дозволите IP-јадрото автоматски да ги порамнува податоците за секоја лента кога ќе се појави грешка во усогласувањето со поставување на параметарот Овозможи автоматско порамнување во уредувачот на параметрите на IP. Ако ја оневозможите функцијата за автоматско порамнување, јадрото на IP го потврдува сигналот rx_error за да укаже на грешка при порамнување. Мора да го наведете rx_link_reinit за да го започнете процесот на усогласување на лентата кога ќе се појави грешка во усогласувањето на лентата.
RX deskew ги детектира маркерите за порамнување врз основа на машина за состојба. Следниот дијаграм ги прикажува состојбите во блокот RX deskew.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 32

Испрати повратни информации

4. Функционален опис 683074 | 2022.04.28 година

Слика 20.

RX Deskew Lane Alignment State Machine со овозможено автоматско порамнување
Започнете

НЕДЕЛНИ

Ресетирање = 1 да не

Сите компјутери

бр

ленти подготвени?

да

ЧЕКАЈ

Сите синхронизирани маркери бр
откриено?
да
ALIGN

бр
да тајмут?

да
Го изгубивте усогласувањето?
нема крај

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 33

4. Функционален опис 683074 | 2022.04.28 година

Слика 21.

RX Deskew Lane Alignment State Machine со оневозможено автоматско порамнување
Започнете

НЕДЕЛНИ

Ресетирање = 1 да не

Сите компјутери

бр

ленти подготвени?

да

да
rx_link_reinit =1
нема ГРЕШКА

не да Истекување на времето?

ЧЕКАЈ
не Сите синхронизирани маркери
откриено?
да ПОСЛАГАЈ

да
Го изгубивте усогласувањето?
бр
Крај
1. Процесот на порамнување започнува со состојба на ИДЛЕ. Блокот се преместува во состојба на ЧЕКАЊЕ кога сите ленти за PCS се подготвени и rx_link_reinit е исклучен.
2. Во состојба на ЧЕКАЊЕ, блокот проверува дека сите откриени маркери се наметнати во истиот циклус. Ако овој услов е точен, блокот се преместува во ALIGNED состојба.
3. Кога блокот е во состојба ALIGNED, тоа покажува дека лентите се порамнети. Во оваа состојба, блокот продолжува да го следи усогласувањето на лентата и да проверува дали сите маркери се присутни во истиот циклус. Ако барем еден маркер не е присутен во истиот циклус и е поставен параметарот Enable Auto Alignment, блокот оди на

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 34

Испрати повратни информации

4. Функционален опис 683074 | 2022.04.28 година

IDILE состојба за повторно иницијализирање на процесот на усогласување. Ако „Овозможи автоматско порамнување“ не е поставено и барем еден маркер не е присутен во истиот циклус, блокот оди во состојба ERROR и чека корисничката логика да го наметне сигналот rx_link_reinit за да започне процесот на усогласување на лентата.

Слика 22. Порамнување на лента со овозможено автоматско порамнување rx_core_clk

rx_link_up

rx_link_reinit

и_сите_маркери

Дескју држава

ПОСТАВЕН

НЕДЕЛНИ

ЧЕКАЈ

ПОСТАВЕН

AUTO_ALIGN = 1

Слика 23. Порамнување на лента со оневозможено автоматско порамнување rx_core_clk

rx_link_up

rx_link_reinit

и_сите_маркери

Дескју држава

ПОСТАВЕН

ГРЕШКА

НЕДЕЛНИ

ЧЕКАЈ

ПОСТАВЕН

AUTO_ALIGN = 0
4.2.5. Отстранување на RX CW
Овој блок ги декодира CW-ите и испраќа податоци до корисничката логика користејќи го интерфејсот за стриминг Avalon по отстранувањето на CW-ите.
Кога нема достапни валидни податоци, блокот за отстранување RX CW го намалува сигналот rx_avs_valid.
Во FULL режим, ако корисничкиот бит е поставен, овој блок го потврдува сигналот rx_is_usr_cmd и податоците во првиот такт циклус се користат како информации или команда дефинирани од корисникот.
Кога rx_avs_ready ќе се ослободи и rx_avs_valid, блокот за отстранување RX CW генерира услов за грешка во логиката на корисникот.
Сигналите за стриминг на Авалон поврзани со овој блок се како што следува: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 35

4. Функционален опис 683074 | 2022.04.28 година
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (достапно само во целосен режим)
4.3. F-Tile Serial Lite IV Intel FPGA IP часовник архитектура
F-Tile Serial Lite IV Intel FPGA IP има четири влезови на часовник кои генерираат часовници до различни блокови: · Референтен часовник на трансиверот (xcvr_ref_clk) – Влезен часовник од надворешен часовник
чипови или осцилатори кои генерираат часовници за TX MAC, RX MAC и TX и RX сопствени блокови PCS. Видете во Параметри за поддржан опсег на фреквенција. · TX core clock (tx_core_clk) – Овој часовник е изведен од примопредавателот PLL кој се користи за TX MAC. Овој часовник е исто така излезен часовник од трансиверот со F-плочка за поврзување со корисничката логика на TX. · Основен часовник RX (rx_core_clk) – Овој часовник е изведен од трансиверот PLL кој се користи за RX deskew FIFO и RX MAC. Овој часовник е исто така излезен часовник од трансиверот со F-плочка за поврзување со корисничката логика RX. · Часовник за интерфејс за реконфигурација на примопредавател (reconfig_clk) – влезен часовник од надворешни кола за часовници или осцилатори што генерира часовници за интерфејс за реконфигурација на примопредавател со F-плочка и во патеките за податоци TX и RX. Фреквенцијата на часовникот е од 100 до 162 MHz.
Следниот блок дијаграм ги прикажува F-Tile Serial Lite IV домени на часовникот на Intel FPGA IP и врските во рамките на IP.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 36

Испрати повратни информации

4. Функционален опис 683074 | 2022.04.28 година

Слика 24.

F-Tile Serial Lite IV Intel FPGA IP часовник архитектура

Осцилатор

FPGA1
F-Tile Serial Lite IV Intel FPGA IP трансивер за реконфигурација на часовник на интерфејсот
(reconfig_clk)

tx_core_clkout (поврзете се со корисничка логика)

tx_core_clk= clk_pll_div64[средна_ч.]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Часовник на интерфејсот за реконфигурација на трансиверот

(reconfig_clk)

Осцилатор

rx_core_clk= clk_pll_div64[средна_ч.]

rx_core_clkout (поврзете се со корисничката логика)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Авалон стриминг интерфејс TX податоци
TX MAC

сериска_врска[n-1:0]

Десквер

ФИФО

Авалон стриминг интерфејс RX податоци RX MAC

Авалон стриминг интерфејс RX податоци
RX MAC

Deskew FIFO

rx_core_clkout (поврзете се со корисничката логика)

rx_core_clk= clk_pll_div64[средна_ч.]

Прилагодени компјутери

сериска_врска[n-1:0]

TX MAC

Авалон стриминг интерфејс TX податоци

tx_core_clk= clk_pll_div64[средна_ч.]

tx_core_clkout (поврзете се со корисничка логика)

Реф-часовник на трансиверот (xcvr_ref_clk)
Реф-часовник на трансиверот (xcvr_ref_clk)

Осцилатор*

Легенда

FPGA уред
TX домен на јадрото на часовникот
RX домен на јадрото на часовникот
Домен на референтен часовник на трансиверот Надворешен уред Сигнали за податоци

4.4. Ресетирање и иницијализација на поврзување
MAC, F-плочката Хард IP и блоковите за реконфигурација имаат различни сигнали за ресетирање: · TX и RX MAC блоковите користат сигнали за ресетирање tx_core_rst_n и rx_core_rst_n. · tx_pcs_fec_phy_reset_n и rx_pcs_fec_phy_reset_n погон за ресетирање сигнали
контролерот за меко ресетирање за да ја ресетирате тврдата IP-плочка F-плочка. · Блокот за реконфигурација го користи сигналот за ресетирање reconfig_reset.

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 37

4. Функционален опис 683074 | 2022.04.28 година

Слика 25. Ресетирање на архитектурата
Авалон стриминг интерфејс TX податоци
MAC
Avalon Streaming SYNC интерфејс RX податоци

FPGA F-плочка Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

Тврда IP-плочка

TX Сериски податоци RX Сериски податоци

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Ресетирајте ја логиката
Поврзани информации · Упатства за ресетирање на страница 51 · F-Tile Serial Lite IV Intel FPGA IP Design ExampУпатство за употреба
4.4.1. Секвенца за ресетирање и иницијализација на TX
Секвенцата за ресетирање на TX за F-Tile Serial Lite IV Intel FPGA IP е како што следува: 1. Поставете tx_pcs_fec_phy_reset_n, tx_core_rst_n и reconfig_reset
истовремено за ресетирање на тврдите IP, MAC и блоковите за реконфигурација на F-плочката. Ослободете го tx_pcs_fec_phy_reset_n и ресетирајте ја реконфигурацијата откако ќе чекате tx_reset_ack за да се осигурате дека блоковите се правилно ресетирани. 2. ИП-то потоа ги потврдува сигналите phy_tx_lanes_stable, tx_pll_locked и phy_ehip_ready откако ќе се ослободи ресетирањето tx_pcs_fec_phy_reset_n, за да покаже дека TX PHY е подготвен за пренос. 3. Сигналот tx_core_rst_n се намалува откако сигналот phy_ehip_ready ќе се зголеми. 4. IP-а започнува да пренесува IDLE знаци на MII интерфејсот штом MAC е надвор од ресетирање. Нема потреба за усогласување и искривување на лентата TX бидејќи сите ленти користат ист часовник. 5. Додека ги пренесува IDLE знаците, MAC го потврдува сигналот tx_link_up. 6. Потоа, MAC почнува да пренесува ALIGN поврзан со START/END или END/START CW на фиксен интервал за да започне процесот на усогласување на лентата на поврзаниот приемник.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 38

Испрати повратни информации

4. Функционален опис 683074 | 2022.04.28 година

Слика 26.

Дијаграм за време на ресетирање и иницијализација на TX
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _заклучен

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. Секвенца за ресетирање и иницијализација на RX
Секвенцата за ресетирање RX за F-Tile Serial Lite IV Intel FPGA IP е како што следува:
1. Поставете rx_pcs_fec_phy_reset_n, rx_core_rst_n и reconfig_reset истовремено за да ги ресетирате тврдите IP, MAC и блоковите за реконфигурација на F-плочката. Ослободете го rx_pcs_fec_phy_reset_n и ресетирајте ја реконфигурацијата откако ќе чекате за rx_reset_ack за да се осигурате дека блоковите се правилно ресетирани.
2. ИП-то потоа го потврдува сигналот phy_rx_pcs_ready откако ќе се ослободи прилагоденото ресетирање на PCS, за да покаже дека RX PHY е подготвен за пренос.
3. Сигналот rx_core_rst_n се намалува откако сигналот phy_rx_pcs_ready ќе се зголеми.
4. IP го започнува процесот на усогласување на лентата откако ќе се ослободи RX MAC ресетирањето и по примањето ALIGN поврзан со START/END или END/START CW.
5. Блокот RX deskew го потврдува сигналот rx_link_up штом ќе заврши усогласувањето за сите ленти.
6. ИП-то потоа го потврдува сигналот rx_link_up до корисничката логика за да покаже дека врската RX е подготвена да започне со прием на податоци.

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 39

4. Функционален опис 683074 | 2022.04.28 година

Слика 27. Дијаграм за време на ресетирање и иницијализација на RX
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Пресметка на стапката на врска и пропусниот опсег на ефикасност

Пресметката на F-Tile Serial Lite IV Intel FPGA IP ефикасноста на пропусниот опсег е како што следува:

Ефикасност на пропусниот опсег = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2]_aligns.

Табела 17. Опис на променливите за ефикасност на пропусниот опсег

Променлива

Опис

raw_rate burst_size

Ова е бит-стапка што ја постигнува серискиот интерфејс. raw_rate = SERDES ширина * фреквенција на часовникот на трансиверот Прample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Вредност на големината на рафалот. За да се пресмета просечната ефикасност на пропусниот опсег, користете заедничка вредност на големината на рафал. За максимална брзина, користете ја максималната големина на рафал.

burst_size_ovhd

Надземната вредност на големината на рафалот.
Во режимот Целосно, вредноста burst_size_ovhd се однесува на спарените CW START и END.
Во Основниот режим, нема burst_size_ovhd бидејќи нема спарени CW START и END.

порамни_маркер_период

Вредноста на периодот каде што е вметнат маркер за порамнување. Вредноста е 81920 часовник за компилација и 1280 за брза симулација. Оваа вредност се добива од хард логиката PCS.

align_marker_width srl4_align_period

Бројот на циклуси на часовникот каде што валиден сигнал од маркерот за порамнување е висок.
Бројот на циклуси на часовникот помеѓу два маркери за порамнување. Можете да ја поставите оваа вредност користејќи го параметарот Период на порамнување во уредувачот на параметри на IP.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 40

Испрати повратни информации

4. Функционален опис 683074 | 2022.04.28 година
Пресметките на брзината на врската се како што следува: Ефективна стапка = ефикасност на пропусниот опсег * raw_rate Можете да ја добиете максималната фреквенција на часовникот на корисникот со следнава равенка. Пресметката на максималната фреквенција на корисничкиот часовник претпоставува континуирано проследување на податоци и не се јавува циклус IDLE во корисничката логика. Оваа стапка е важна при дизајнирање на корисничката логика FIFO за да се избегне претекување на FIFO. Максимална фреквенција на кориснички часовник = ефективна стапка / 64

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 41

683074 | 2022.04.28 Испрати повратни информации

5. Параметри

Табела 18. F-Tile Serial Lite IV Опис на параметарот на Intel FPGA IP

Параметар

Вредност

Стандардно

Опис

Општи опции за дизајн

Тип на модулација на PMA

· PAM4 · NRZ

PAM4

Изберете го режимот на модулација на PCS.

Тип PMA

· FHT · FGT

FGT

Го избира типот на трансиверот.

Брзина на податоци на PMA

· За режимот PAM4:
— Тип на примопредавател FGT: 20 Gbps 58 Gbps
— Тип на FHT примопредавател: 56.1 Gbps, 58 Gbps, 116 Gbps
· За NRZ режим:
— Тип на примопредавател FGT: 10 Gbps 28.05 Gbps
— Тип на FHT примопредавател: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Ја одредува ефективната брзина на пренос на податоци на излезот од примопредавателот што вклучува пренос и други општи трошоци. Вредноста се пресметува со IP со заокружување до 1 децимална точка во единица Gbps.

PMA режим

· Дуплекс · Tx · Rx

Дуплекс

За типот FHT примопредавател, поддржаната насока е само дуплекс. За типот FGT примопредавател, поддржаната насока е Duplex, Tx и Rx.

Број на PMA

· За режимот PAM4:

ленти

- 1 до 12

· За NRZ режим:

- 1 до 16

Изберете го бројот на ленти. За симплекс дизајн, поддржаниот број на ленти е 1.

PLL референтна фреквенција на часовникот

· За тип FHT примопредавател: 156.25 MHz
· За тип FGT примопредавател: 27.5 MHz 379.84375 MHz, во зависност од избраната брзина на пренос на пренос на податоци.

· За тип FHT примопредавател: 156.25 MHz
· За тип FGT примопредавател: 165 MHz

Ја одредува референтната фреквенција на часовникот на трансиверот.

Систем PLL

—

референтен часовник

фреквенција

170 MHz

Достапно само за тип FHT примопредавател. Го одредува референтниот часовник на System PLL и ќе се користи како влез на F-Tile Reference и System PLL часовници Intel FPGA IP за генерирање на часовникот на System PLL.

Систем PLL фреквенција
Период на усогласување

— 128 65536

Овозможи RS-FEC

Овозможи

876.5625 MHz 128 Овозможи

Ја одредува фреквенцијата на часовникот на System PLL.
Го одредува периодот на маркерот за усогласување. Вредноста мора да биде x2. Вклучете за да ја овозможите функцијата RS-FEC.
продолжи…

Регистриран ISO 9001:2015

5. Параметри 683074 | 2022.04.28 година

Параметар

Вредност

Стандардно

Опис

Оневозможи

За режимот на модулација на PAM4 PCS, RS-FEC е секогаш вклучен.

Кориснички интерфејс

Режим на стриминг

· ПОЛНО · ОСНОВНИ

Полна

Изберете го преносот на податоци за IP.

Целосно: Овој режим испраќа циклус на почеток на пакет и крај на пакет во рамка.

Основно: Ова е чист режим на стриминг каде што податоците се испраќаат без почеток на пакетот, празен и крај на пакетот за да се зголеми пропусниот опсег.

Овозможи CRC

Вклучи исклучи

Оневозможи

Вклучете за да овозможите откривање и корекција на грешки во CRC.

Овозможете автоматско порамнување

Вклучи исклучи

Оневозможи

Вклучете за да ја овозможите функцијата за автоматско усогласување на лентата.

Овозможи крајна точка за отстранување грешки

Вклучи исклучи

Оневозможи

Кога е вклучено, F-Tile Serial Lite IV Intel FPGA IP вклучува вградена крајна точка за отстранување грешки што внатрешно се поврзува со интерфејсот мапиран со меморија на Avalon. IP може да изврши одредени тестови и функции за отстранување грешки преку ЈTAG користејќи ја Системската конзола. Стандардната вредност е Исклучено.

Симплекс спојување (Оваа поставка за параметар е достапна само кога ќе изберете FGT двоен симплекс дизајн.)

RSFEC е овозможен на другиот Serial Lite IV Simplex IP поставен на истиот FGT канал(и)

Вклучи исклучи

Оневозможи

Вклучете ја оваа опција ако ви треба мешавина на конфигурација со RS-FEC вклучен и оневозможен за F-Tile Serial Lite IV Intel FPGA IP во двоен симплекс дизајн за NRZ режим на трансивер, каде што и TX и RX се поставени на истиот FGT канал(и).

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 43

683074 | 2022.04.28 Испрати повратни информации

6. F-Tile Serial Lite IV Intel FPGA IP интерфејс сигнали

6.1. Сигнали на часовникот

Табела 19. Сигнали на часовникот

Име

Насока на ширина

Опис

tx_core_clkout

Излезен часовник на јадрото TX за приспособениот интерфејс за компјутери TX, TX MAC и корисничките логики во

податочната патека TX.

Овој часовник е генериран од сопствениот блок PCS.

rx_core_clkout

Излезен јадро RX часовник за RX прилагоден PCS интерфејс, RX deskew FIFO, RX MAC

и кориснички логики во податочната патека RX.

Овој часовник е генериран од сопствениот блок PCS.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Референтен часовник на Влезен примопредавател.

Кога типот на примопредавател е поставен на FGT, поврзете го овој часовник со излезниот сигнал (out_refclk_fgt_0) на F-Tile Reference и System PLL часовници Intel FPGA IP. Кога типот на примопредавател е поставен на FHT, поврзете се

овој часовник до излезниот сигнал (out_fht_cmmpll_clk_0) на F-Tile Reference и System PLL часовници Intel FPGA IP.

Видете во Параметри за поддржан опсег на фреквенција.

Влезен Влезен часовник за интерфејс за реконфигурација на примопредавател.

Фреквенцијата на часовникот е од 100 до 162 MHz.

Поврзете го овој влезен сигнал на часовникот со надворешни кола за часовници или осцилатори.

Влезен Влезен часовник за интерфејс за реконфигурација на примопредавател.

Фреквенцијата на часовникот е од 100 до 162 MHz.

Поврзете го овој влезен сигнал на часовникот со надворешни кола за часовници или осцилатори.

out_systemll_clk_ 1

Влез

Системски PLL часовник.
Поврзете го овој часовник со излезниот сигнал (out_systempll_clk_0) на F-Tile Reference и System PLL часовници Intel FPGA IP.

Параметри поврзани со информации на страница 42

6.2. Сигнали за ресетирање

Табела 20. Сигнали за ресетирање

Име

Насока на ширина

tx_core_rst_n

Влез

Асинхрон домен на часовник

rx_core_rst_n

Влез

Асинхрони

tx_pcs_fec_phy_reset_n 1

Влез

Асинхрони

Опис

Сигнал за ресетирање активен-низок. Го ресетира F-Tile Serial Lite IV TX MAC.

Сигнал за активен-низок ресетирање. Го ресетира F-Tile Serial Lite IV RX MAC.

Сигнал за ресетирање активен-низок.

продолжи…

Регистриран ISO 9001:2015

6. F-Tile Serial Lite IV Intel FPGA IP интерфејс сигнали 683074 | 2022.04.28 година

Име

Ширина насока часовник домен

Опис

Го ресетира приспособениот компјутер F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Влез

Асинхрони

Сигнал за ресетирање активен-низок. Го ресетира приспособениот компјутер F-Tile Serial Lite IV RX.

reconfig_reset

Влез

reconfig_clk Сигнал за ресетирање со активен високо ниво.

Го ресетира блокот за реконфигурација на интерфејсот мапиран со меморија на Avalon.

reconfig_sl_reset

Внесете reconfig_sl_clk Сигнал за ресетирање со активен висок степен.

Го ресетира блокот за реконфигурација на интерфејсот мапиран со меморија на Avalon.

6.3. MAC сигнали

Табела 21.

TX MAC сигнали
Во оваа табела, N го претставува бројот на ленти поставени во уредувачот на IP параметри.

Име

Ширина

Насока часовник домен

Опис

tx_avs_ready

Излез tx_core_clkout Авалон стриминг сигнал.

Кога е наведено, покажува дека TX MAC е подготвен да прифати податоци.

tx_avs_data

· (64*N)*2 (режим PAM4)
· 64*N (режим NRZ)

Влез

tx_core_clkout Авалон стриминг сигнал. TX податоци.

tx_avs_channel

Внесете tx_core_clkout Авалон стриминг сигнал.

Бројот на каналот за податоци што се пренесуваат на тековниот циклус.

Овој сигнал не е достапен во Основниот режим.

tx_avs_valid

Внесете tx_core_clkout Авалон стриминг сигнал.

Кога е наведено, покажува дека сигналот за податоци TX е валиден.

tx_avs_startofpacket

Внесете tx_core_clkout Авалон стриминг сигнал.

Кога е наведено, означува почеток на пакет со податоци TX.

Потврдете за само еден такт за секој пакет.

Овој сигнал не е достапен во Основниот режим.

tx_avs_endofpacket

Внесете tx_core_clkout Авалон стриминг сигнал.

Кога е наведено, го означува крајот на пакетот со податоци TX.

Потврдете за само еден такт за секој пакет.

Овој сигнал не е достапен во Основниот режим.

tx_avs_empty

Внесете tx_core_clkout Авалон стриминг сигнал.

Го означува бројот на невалидни зборови во последниот излив на податоците на TX.

Овој сигнал не е достапен во Основниот режим.

tx_num_valid_bytes_eob

Влез

tx_core_clkout

Го означува бројот на валидни бајти во последниот збор од последниот излив. Овој сигнал не е достапен во Основниот режим.
продолжи…

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 45

6. F-Tile Serial Lite IV Intel FPGA IP интерфејс сигнали 683074 | 2022.04.28 година

Име tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Ширина 1
1 1
N 5

Насока часовник домен

Опис

Влез

tx_core_clkout

Кога е наведен, овој сигнал иницира информациски циклус дефиниран од корисникот.
Поставете го овој сигнал во истиот такт како и тврдењето tx_startofpacket.
Овој сигнал не е достапен во Основниот режим.

Излез tx_core_clkout Кога е наведено, покажува дека врската за податоци TX е подготвена за пренос на податоци.

Излез

tx_core_clkout

Кога е потврдено, овој сигнал иницира повторно усогласување на лентите.
Поставете го овој сигнал за еден такт за да го активира MAC да испрати ALIGN CW.

Влез

tx_core_clkout Кога е наведено, MAC инјектира грешка CRC32 на избраните ленти.

Излез tx_core_clkout Не се користи.

Следниот временски дијаграм покажува прampTX пренос на податоци од 10 зборови од корисничка логика низ 10 TX сериски ленти.

Слика 28.

Тајминг дијаграм за пренос на податоци TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,… , 9

… N-10..

Патека 0

…………

STRT 0 10

N-10 END STRT 0

Патека 1

…………

STRT 1 11

N-9 END STRT 1

N-10 КРАЈ РАЗБОТНИК N-9 КРАЈ РАЗБОРНИК

Патека 9

…………

STRT 9 19

N-1 END STRT 9

N-1 КРАЈ НА РАЗБОТУВАЊЕ

Табела 22.

RX MAC сигнали
Во оваа табела, N го претставува бројот на ленти поставени во уредувачот на IP параметри.

Име

Ширина

Насока часовник домен

Опис

rx_avs_ready

Внесете rx_core_clkout Авалон стриминг сигнал.

Кога е наведено, покажува дека корисничката логика е подготвена да прифати податоци.

rx_avs_data

(64*N)*2 (режим PAM4)
64*N (режим NRZ)

Излез

rx_core_clkout Авалон стриминг сигнал. RX податоци.

rx_avs_channel

Излез rx_core_clkout Авалон стриминг сигнал.

Бројот на каналот за податоци е

добиени на тековниот циклус.

Овој сигнал не е достапен во Основниот режим.

rx_avs_valid

Излез rx_core_clkout Авалон стриминг сигнал.

продолжи…

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 46

Испрати повратни информации

6. F-Tile Serial Lite IV Intel FPGA IP интерфејс сигнали 683074 | 2022.04.28 година

Име

Ширина

Насока часовник домен

Опис

Кога е наведено, покажува дека сигналот за податоци RX е валиден.

rx_avs_startofpacket

Излез rx_core_clkout Авалон стриминг сигнал.

Кога е наведено, означува почеток на RX пакет со податоци.

Потврдете за само еден такт за секој пакет.

Овој сигнал не е достапен во Основниот режим.

rx_avs_endofpacket

Излез rx_core_clkout Авалон стриминг сигнал.

Кога е наведено, го означува крајот на RX пакет со податоци.

Потврдете за само еден такт за секој пакет.

Овој сигнал не е достапен во Основниот режим.

rx_avs_empty

Излез rx_core_clkout Авалон стриминг сигнал.

Го означува бројот на невалидни зборови во последниот излив на податоците RX.

Овој сигнал не е достапен во Основниот режим.

rx_num_valid_bytes_eob

Излез

rx_core_clkout Го означува бројот на валидни бајти во последниот збор од последниот излив.
Овој сигнал не е достапен во Основниот режим.

rx_is_usr_cmd

Излез rx_core_clkout Кога е наведен, овој сигнал иницира корисник-

дефиниран информациски циклус.

Поставете го овој сигнал во истиот такт како и тврдењето tx_startofpacket.

Овој сигнал не е достапен во Основниот режим.

rx_link_up

Излез rx_core_clkout Кога е наведено, ја означува врската со податоци RX

е подготвен за прием на податоци.

rx_link_reinit

Влез rx_core_clkout Кога е наведен, овој сигнал иницира ленти

повторно усогласување.

Ако го оневозможите Овозможи автоматско порамнување, поставете го овој сигнал за еден часовник за да се активира MAC за повторно усогласување на лентите. Ако е поставено Овозможи автоматско порамнување, MAC повторно ги усогласува лентите автоматски.

Не ставајте го овој сигнал кога е поставено Enable Auto Alignment.

rx_error

(N*2*2)+3 (режим PAM4)
(N*2)*3 (NRZ режим)

Излез

rx_core_clkout

Кога е наведено, укажува на појава на услови за грешка во податочната патека RX.
· [(N*2+2):N+3] = Покажува грешка на PCS за одредена лента.
· [N+2] = Покажува грешка при порамнување. Повторно иницијализирајте го порамнувањето на лентата ако овој бит е наведен.
· [N+1]= Покажува дека податоците се проследени до корисничката логика кога корисничката логика не е подготвена.
· [N] = Покажува губење на порамнувањето.
· [(N-1):0] = Покажува дека податоците содржат CRC грешка.

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 47

6. F-Tile Serial Lite IV Intel FPGA IP интерфејс сигнали 683074 | 2022.04.28 година

6.4. Сигнали за реконфигурација на трансиверот

Табела 23.

Сигнали за реконфигурација на компјутери
Во оваа табела, N го претставува бројот на ленти поставени во уредувачот на IP параметри.

Име

Ширина

Насока часовник домен

Опис

reconfig_sl_read

Внесете ја командата за читање за реконфигурација на компјутери reconfig_sl_

clk

сигнали.

reconfig_sl_write

Внесете reconfig_sl_ запишување на реконфигурација на компјутери

clk

командни сигнали.

reconfig_sl_address

14 бита + clogb2N

Влез

reconfig_sl_ clk

Одредува реконфигурација на PCS-адреса на интерфејс мапирана со меморија на Avalon во избраната лента.
Секоја лента има 14 бита, а горните битови се однесуваат на поместувањето на лентата.
Example, за дизајн NRZ/PAM4 со 4 ленти, со reconfig_sl_address[13:0] што се однесува на вредноста на адресата:
· reconfig_sl_address[15:1 4] поставен на 00 = адреса за лента 0.
· reconfig_sl_address[15:1 4] поставен на 01 = адреса за лента 1.
· reconfig_sl_address[15:1 4] поставен на 10 = адреса за лента 2.
· reconfig_sl_address[15:1 4] поставен на 11 = адреса за лента 3.

reconfig_sl_readdata

Излез reconfig_sl_ Ги одредува податоците за реконфигурација на PCS

clk

да се чита со готов циклус во a

избрана лента.

reconfig_sl_waitrequest

Излез reconfig_sl_ Претставува реконфигурација на PCS

clk

Авалон интерфејс мапиран со меморија

сигнал за застој во избраната лента.

reconfig_sl_writedata

Влез reconfig_sl_ Ги одредува податоците за реконфигурација на PCS

clk

да се пишува на циклус на запишување во a

избрана лента.

reconfig_sl_readdata_vali

Излез

reconfig_sl_ Одредува реконфигурација на PCS

clk

примените податоци се валидни во избраниот

лента.

Табела 24.

Сигнали за реконфигурација на тврда IP-плочка F-плочка
Во оваа табела, N го претставува бројот на ленти поставени во уредувачот на IP параметри.

Име

Ширина

Насока часовник домен

Опис

reconfig_read

Внесете reconfig_clk прочитајте ја реконфигурацијата на PMA

командни сигнали.

reconfig_write

Внесете reconfig_clk запишување на реконфигурација на PMA

командни сигнали.

reconfig_address

18 бита + clog2bN

Влез

reconfig_clk

Ја одредува адресата на интерфејсот со мапирана меморија на PMA Avalon во избраната лента.
продолжи…

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 48

Испрати повратни информации

6. F-Tile Serial Lite IV Intel FPGA IP интерфејс сигнали 683074 | 2022.04.28 година

Име
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Ширина
32 1 32 1

Насока часовник домен

Опис

Во двата режима на PAM4 рекламирање NRZ, секоја лента има 18 бита, а останатите горни битови се однесуваат на поместувањето на лентата.
Example, за дизајн со 4 ленти:
· reconfig_address[19:18] поставен на 00 = адреса за лента 0.
· reconfig_address[19:18] поставен на 01 = адреса за лента 1.
· reconfig_address[19:18] поставен на 10 = адреса за лента 2.
· reconfig_address[19:18] поставен на 11 = адреса за лента 3.

Излез

reconfig_clk Одредува PMA податоците да се читаат со готов циклус во избраната лента.

Излез

reconfig_clk Претставува сигнал за застој на интерфејсот со мапиран мемориски PMA Avalon во избраната лента.

Влез

reconfig_clk Одредува PMA податоците да се запишуваат на циклус за запишување во избраната лента.

Излез

reconfig_clk Одредува дека примените податоци за реконфигурација на PMA се валидни во избраната лента.

6.5. PMA сигнали

Табела 25.

PMA сигнали
Во оваа табела, N го претставува бројот на ленти поставени во уредувачот на IP параметри.

Име

Ширина

Насока часовник домен

Опис

phy_tx_lanes_stable

N*2 (режим PAM4)
N (режим NRZ)

Излез

Асинхроно Кога е наведено, покажува дека патеката на податоци TX е подготвена за испраќање податоци.

tx_pll_locked

N*2 (режим PAM4)
N (режим NRZ)

Излез

Асинхроно Кога е наведено, покажува дека TX PLL има постигнато статус на заклучување.

phy_ehip_ready

N*2 (режим PAM4)
N (режим NRZ)

Излез

Асинхрони

Кога е наведено, означува дека приспособениот компјутер ја завршил внатрешната иницијализација и е подготвен за пренос.
Овој сигнал се потврдува по отстранувањето на tx_pcs_fec_phy_reset_n и tx_pcs_fec_phy_reset_nare.

tx_serial_data

Излез TX сериски часовник TX сериски пинови.

rx_serial_data

Внесете RX сериски часовник RX сериски пинови.

phy_rx_block_lock

N*2 (режим PAM4)
N (режим NRZ)

Излез

Асинхроно Кога е наведено, покажува дека усогласувањето на блоковите 66b е завршено за лентите.

rx_cdr_lock

N*2 (режим PAM4)

Излез

Асинхрони

Кога е наведено, покажува дека обновените часовници се заклучени за податоци.
продолжи…

Испрати повратни информации

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 49

6. F-Tile Serial Lite IV Intel FPGA IP интерфејс сигнали 683074 | 2022.04.28 година

Име phy_rx_pcs_ready phy_rx_hi_ber

Ширина

Насока часовник домен

Опис

N (режим NRZ)

N*2 (режим PAM4)
N (режим NRZ)

Излез

Асинхрони

Кога е наведено, покажува дека RX лентите на соодветниот етернет канал се целосно порамнети и подготвени да примаат податоци.

N*2 (режим PAM4)
N (режим NRZ)

Излез

Асинхрони

Кога е наведено, покажува дека RX PCS на соодветниот етернет канал е во состојба HI BER.

Упатство за корисникот F-Tile Serial Lite IV Intel® FPGA IP 50

Испрати повратни информации

683074 | 2022.04.28 Испрати повратни информации

7. Дизајнирање со F-Tile Serial Lite IV Intel FPGA IP

7.1. Ресетирајте ги упатствата
Следете ги овие упатства за ресетирање за да го имплементирате ресетирањето на ниво на системот.
· Поврзете ги сигналите tx_pcs_fec_phy_reset_n и rx_pcs_fec_phy_reset_n заедно на системско ниво за да ги ресетирате TX и RX компјутерите истовремено.
· Поставете сигнали tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n и reconfig_reset. Погледнете во Ресетирање и иницијализација на врска за повеќе информации за секвенците за ресетирање на IP и иницијализација.
· Држете tx_pcs_fec_phy_reset_n, и rx_pcs_fec_phy_reset_n сигналите се ниски и reconfig_reset сигналот високо и почекајте tx_reset_ack и rx_reset_ack правилно да ги ресетираат тврдиот IP-плочка и блоковите за реконфигурација.
· За да постигнете брзо поврзување помеѓу FPGA уредите, ресетирајте ги поврзаните IP-адреси F-Tile Serial Lite IV Intel FPGA во исто време. Погледнете во F-Tile Serial Lite IV Intel FPGA IP Design ExampУпатство за употреба за информации за следење на врската IP TX и RX со помош на приборот со алатки.
Поврзани информации
· Ресетирање и иницијализација на поврзување на страница 37
· F-Tile Serial Lite IV Intel FPGA IP Дизајн ПрampУпатство за употреба

7.2. Упатства за ракување со грешки

Следната табела ги наведува упатствата за справување со грешки за условите на грешки што може да се појават со дизајнот на F-Tile Serial Lite IV Intel FPGA IP.

Табела 26. Состојба на грешка и упатства за ракување

Состојба за грешка
Една или повеќе ленти не можат да воспостават комуникација по дадена временска рамка.

Насоки
Имплементирајте систем за истекување за да ја ресетирате врската на ниво на апликација.

Една лента ја губи комуникацијата откако ќе се воспостави комуникација.
Лентата ја губи комуникацијата за време на процесот на дескрипција.

Ова може да се случи по или за време на фазите на пренос на податоци. Спроведете откривање загуба на врска на ниво на апликација и ресетирајте ја врската.
Спроведување на процесот на реиницијализирање на врската за погрешната лента. Мора да се осигурате дека насочувањето на таблата не надминува 320 UI.

Порамнување на лентата за загуби откако ќе се порамнат сите ленти.

Ова може да се случи по или за време на фазите на пренос на податоци. Спроведување на откривање загуба на трасата на лентата на ниво на апликација за да се рестартира процесот на усогласување на лентата.

Регистриран ISO 9001:2015

683074 | 2022.04.28 Испрати повратни информации

8. F-Tile Serial Lite IV Упатство за корисникот на Intel FPGA IP Архиви

IP верзиите се исти како верзиите на софтверот Intel Quartus Prime Design Suite до v19.1. Од верзијата 19.2 или понова на софтверот Intel Quartus Prime Design Suite, јадрата на IP имаат нова шема за верзии на IP.

Ако не е наведена верзија на основната IP IP, се применува упатството за корисникот за претходната верзија на основната IP.

Интел Quartus Prime верзија
21.3

IP Core верзија 3.0.0

Упатство за употреба F-Tile Serial Lite IV Упатство за корисникот на Intel® FPGA IP

Регистриран ISO 9001:2015

683074 | 2022.04.28 Испрати повратни информации

9. Историја на ревизии на документи за F-Tile Serial Lite IV Упатство за корисникот на Intel FPGA IP

Верзија на документ 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Интел Quartus Prime верзија
22.1
21.3 21.3 21.2

IP верзија 5.0.0
3.0.0 3.0.0 2.0.0

Промени
· Ажурирана табела: F-Tile Serial Lite IV Карактеристики на Intel FPGA IP - Ажуриран опис за пренос на податоци со дополнителна поддршка за стапка на FHT примопредавател: 58G NRZ, 58G PAM4 и 116G PAM4
· Ажурирана табела: F-Tile Serial Lite IV Intel FPGA IP Опис на параметарот — Додаден нов параметар · Референтна фреквенција на часовникот на системот PLL · Овозможи крајна точка за отстранување грешки — Ажурирани вредности за брзината на податоци PMA — Ажурирано именување на параметарот за да одговара на GUI
· Ажуриран опис за пренос на податоци во Табела: F-Tile Serial Lite IV Карактеристики на Intel FPGA IP.
· Преименувано име на табелата IP во F-Tile Serial Lite IV Опис на параметарот на Intel FPGA IP во делот Параметри за јасност.
· Ажурирана табела: IP параметри: — Додаден нов параметар – RSFEC е овозможен на другиот Serial Lite IV Simplex IP поставен на истиот FGT канал(и). — Ги ажурираше стандардните вредности за референтната фреквенција на часовникот на трансиверот.
Почетно ослободување.

Регистриран ISO 9001:2015

Документи / ресурси

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] Упатство за корисникот F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Упатство за корисникот F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP