intel FPGA Integer Aritmetic IP Cores User Guide

Saturs paslēpties

1 FPGA veselu skaitļu aritmētiskie IP serdeņi

FPGA veselu skaitļu aritmētiskie IP serdeņi

Intel FPGA veselu skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata
Atjaunināts Intel® Quartus® Prime Design Suite: 20.3

Tiešsaistes versija Sūtīt atsauksmes

UG-01063

ID: 683490 Versija: 2020.10.05

Saturs
Saturs
1. Intel FPGA veselu skaitļu aritmētiskie IP serdeņi…………………………………………………………………….. 5
2. LPM_SKAITĪTĀJS (Counter) IP kodols…………………………………………………………………………….. 7 2.1. Funkcijas……………………………………………………………………………………………………7 2.2. Verilog HDL prototips………………………………………………………………………………….. 8 2.3. VHDL komponentu deklarācija……………………………………………………………………….8 2.4. VHDL LIBRARY_USE deklarācija……………………………………………………………………… 9 2.5. Ostas……………………………………………………………………………………………………..9 2.6. Parametri……………………………………………………………………………………………… 10
3. LPM_DIVIDE (dalītājs) Intel FPGA IP kodols……………………………………………………………….. 12 3.1. Iespējas………………………………………………………………………………………………. 12 3.2. Verilog HDL prototips………………………………………………………………………………… 12 3.3. VHDL komponentu deklarācija…………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE deklarācija……………………………………………………………………. 13 3.5. Ostas……………………………………………………………………………………………………… 13 3.6. Parametri……………………………………………………………………………………………… 14
4. LPM_MULT (reizinātājs) IP kodols……………………………………………………………………………. 16 4.1. Iespējas………………………………………………………………………………………………. 16 4.2. Verilog HDL prototips………………………………………………………………………………… 17 4.3. VHDL komponentu deklarācija…………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE deklarācija……………………………………………………………………. 17 4.5. Signāli…………………………………………………………………………………………………… 18 4.6. Parametri Stratix V, Arria V, Cyclone V un Intel Cyclone 10 LP ierīcēm…………… 18 4.6.1. Cilne Vispārīgi…………………………………………………………………………………18 4.6.2. Vispārīgi 2 cilne………………………………………………………………………………… 19 4.6.3. Cauruļvadu cilne………………………………………………………………………………… 19 4.7. Parametri Intel Stratix 10, Intel Arria 10 un Intel Cyclone 10 GX ierīcēm……….. 20 4.7.1. Cilne Vispārīgi……………………………………………………………………………………20 4.7.2. Vispārīgi 2 cilne………………………………………………………………………………… 20 4.7.3. Cauruļvadu ierīkošana………………………………………………………………………………………21
5. LPM_ADD_SUB (summētājs/atņēmējs)……………………………………………………………………… 22 5.1. Iespējas………………………………………………………………………………………………. 22 5.2. Verilog HDL prototips………………………………………………………………………………… 23 5.3. VHDL komponentu deklarācija…………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE deklarācija……………………………………………………………………. 23 5.5. Ostas……………………………………………………………………………………………………… 23 5.6. Parametri……………………………………………………………………………………………… 24
6. LPM_COMPARE (Salīdzinātājs)………………………………………………………………………………… 26 6.1. Iespējas………………………………………………………………………………………………. 26 6.2. Verilog HDL prototips………………………………………………………………………………… 27 6.3. VHDL komponentu deklarācija…………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE deklarācija……………………………………………………………………. 27 6.5. Ostas……………………………………………………………………………………………………… 27 6.6. Parametri……………………………………………………………………………………………… 28

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 2

Sūtīt atsauksmes

Saturs

7. ALTECC (kļūdu labošanas kods: kodētājs/dekodētājs) IP kodols……………………………………… 30
7.1. ALTECC kodētāja līdzekļi……………………………………………………………………………..31 7.2. Verilog HDL prototips (ALTECC_ENCODER)………………………………………………………. 32 7.3. Verilog HDL prototips (ALTECC_DECODER)………………………………………………………. 32 7.4. VHDL komponentu deklarācija (ALTECC_ENCODER)………………………………………………33 7.5. VHDL komponentu deklarācija (ALTECC_DECODER)………………………………………………33 7.6. VHDL LIBRARY_USE deklarācija……………………………………………………………………. 33 7.7. Kodētāja porti…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… Dekodera porti………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… Kodētāja parametri…………………………………………………………………………………… 33 7.8. Dekodera parametri ……………………………………………………………………………… 34
8. Intel FPGA reizinātāja IP kodols……………………………………………………………………. 36
8.1. Iespējas………………………………………………………………………………………………. 37 8.1.1. Iepriekšējais pievienotājs…………………………………………………………………………………….. 38 8.1.2. Sistoliskā aizkaves reģistrs…………………………………………………………………….. 40 8.1.3. Priekšslodzes konstante…………………………………………………………………………… 43 8.1.4. Dubultais akumulators………………………………………………………………………… 43
8.2. Verilog HDL prototips………………………………………………………………………………… 44 8.3. VHDL komponentu deklarācija…………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE deklarācija……………………………………………………………………. 44 8.5. Signāli…………………………………………………………………………………………………… 44 8.6. Parametri……………………………………………………………………………………………… 47
8.6.1. Cilne Vispārīgi……………………………………………………………………………………47 8.6.2. Cilne Papildu režīmi…………………………………………………………………………….. 47 8.6.3. Reizinātāju cilne……………………………………………………………………………….. 49 8.6.4. Preadder Tab………………………………………………………………………………. 51 8.6.5. Cilne Akumulators…………………………………………………………………………….. 53 8.6.6. Cilne Sistoliskais/Chainout…………………………………………………………………. 55 8.6.7. Cauruļvadu cilne…………………………………………………………………………………… 56
9. ALTMEMMULT (uz atmiņu balstītais konstanta koeficienta reizinātājs) IP kodols……………………… 57
9.1. Iespējas………………………………………………………………………………………………. 57 9.2. Verilog HDL prototips………………………………………………………………………………… 58 9.3. VHDL komponentu deklarācija……………………………………………………………………….. 58 9.4. Ostas……………………………………………………………………………………………………… 59 9.5. Parametri……………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Multiply-Accumulate) IP kodols…………………………………………………… 61
10.1. Funkcijas……………………………………………………………………………………………….. 62 10.2. Verilog HDL prototips………………………………………………………………………………..62 10.3. VHDL komponentu deklarācija…………………………………………………………………… 63 10.4. VHDL LIBRARY_USE deklarācija………………………………………………………………………63 10.5. Ostas…………………………………………………………………………………………………. 63 10.6. Parametri…………………………………………………………………………………………. 64
11. ALTMULT_ADD (reizinātājs) IP kodols……………………………………………………………..69
11.1. Funkcijas……………………………………………………………………………………………….. 71 11.2. Verilog HDL prototips………………………………………………………………………………..72 11.3. VHDL komponentu deklarācija…………………………………………………………………… 72 11.4. VHDL LIBRARY_USE deklarācija………………………………………………………………………72

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 3

Saturs
11.5. Ostas…………………………………………………………………………………………………. 72 11.6. Parametri…………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (kompleksais reizinātājs) IP kodols………………………………………………… 86 12.1. Sarežģīta reizināšana………………………………………………………………………………. 86 12.2. Kanoniskais attēlojums………………………………………………………………………… 87 12.3. Parastā pārstāvība……………………………………………………………………. 87 12.4. Funkcijas……………………………………………………………………………………………….. 88 12.5. Verilog HDL prototips………………………………………………………………………………..88 12.6. VHDL komponentu deklarācija…………………………………………………………………… 89 12.7. VHDL LIBRARY_USE deklarācija………………………………………………………………………89 12.8. Signāli………………………………………………………………………………………………. 89 12.9. Parametri…………………………………………………………………………………………. 90
13. ALTSQRT (Integer Square Root) IP kodols…………………………………………………………………92 13.1. Funkcijas……………………………………………………………………………………………….. 92 13.2. Verilog HDL prototips……………………………………………………………………………..92 13.3. VHDL komponentu deklarācija…………………………………………………………………… 93 13.4. VHDL LIBRARY_USE deklarācija………………………………………………………………………93 13.5. Ostas…………………………………………………………………………………………………. 93 13.6. Parametri…………………………………………………………………………………………. 94
14. PARALLEL_ADD (Parallel Adder) IP kodols…………………………………………………………….. 95 14.1. Iezīme………………………………………………………………………………………………….95 14.2. Verilog HDL prototips……………………………………………………………………………..95 14.3. VHDL komponentu deklarācija…………………………………………………………………… 96 14.4. VHDL LIBRARY_USE deklarācija……………………………………………………………………96 14.5. Ostas……………………………………………………………………………………………………. 96 14.6. Parametri…………………………………………………………………………………………. 97
15. Veselo skaitļu aritmētiskie IP serdeņi Lietotāja rokasgrāmata Dokumentu arhīvs…………………………………… 98
16. Intel FPGA Integer Aritmetic IP serdeņu lietotāja rokasgrāmatas dokumentu pārskatīšanas vēsture…. 99

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 4

Sūtīt atsauksmes

683490 | 2020.10.05 Sūtīt atsauksmes

1. Intel FPGA Integer Aritmetic IP kodoli

Varat izmantot Intel® FPGA veselu skaitļu IP kodolus, lai savā dizainā veiktu matemātiskas darbības.

Šīs funkcijas nodrošina efektīvāku loģikas sintēzi un ierīces ieviešanu nekā savu funkciju kodēšana. Varat pielāgot IP kodolus, lai tie atbilstu jūsu dizaina prasībām.

Intel veselo skaitļu aritmētiskie IP kodoli ir sadalīti šādās divās kategorijās: · Parametru moduļu (LPM) IP kodolu bibliotēka · Intel specifiskie (ALT) IP kodoli.

Nākamajā tabulā ir norādīti veselu skaitļu aritmētiskie IP kodoli.

1. tabula.

IP kodolu saraksts

IP serdeņi

LPM IP kodoli

LPM_SKAITĪTĀJS

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel specifiski (ALT) IP kodoli ALTECC

Funkcija beigusiesview Skaitītāja dalītāja reizinātājs
Summators vai atņēmējs Salīdzinātājs
ECC kodētājs/dekodētājs

Atbalstītā ierīce
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V turpinājās…

Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel Corporation vai tās meitasuzņēmumu preču zīmes. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ir ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas. *Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.

ISO 9001: 2015 reģistrēts

1. Intel FPGA Integer Aritmetic IP serdeņi 683490 | 2020.10.05

IP kodolu Intel FPGA reizināšanas summa vai ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_PIEVIENOT

Funkcija beigusiesview Reizinātājs-summētājs
Uz atmiņu balstīts konstanta koeficienta reizinātājs
Reizinātājs-Akumulators Reizinātājs-Summētājs
Komplekss reizinātājs
Vesels skaitlis kvadrātsakne
Paralēlais pievienotājs

Atbalstītā ierīce
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Saistītā informācija
· Intel FPGA un programmējamo ierīču izlaiduma piezīmes
· Ievads Intel FPGA IP kodolos Sniedz vairāk informācijas par Intel FPGA IP kodoliem.
· Peldošā punkta IP kodolu lietotāja rokasgrāmata Sniedz vairāk informācijas par Intel FPGA peldošā punkta IP kodoliem.
· Ievads Intel FPGA IP kodolos Sniedz vispārīgu informāciju par visiem Intel FPGA IP kodoliem, tostarp parametru noteikšanu, ģenerēšanu, jaunināšanu un IP kodolu simulēšanu.
· No versijas neatkarīgu IP un Qsys simulācijas skriptu izveide Izveidojiet simulācijas skriptus, kuriem programmatūrai vai IP versiju jauninājumiem nav nepieciešami manuāli atjauninājumi.
· Projektu pārvaldības labākās prakses vadlīnijas efektīvai projekta un IP pārvaldībai un pārnesamībai files.
· Veselo skaitļu aritmētiskie IP serdeņi Lietotāja rokasgrāmata Dokumentu arhīvs 98. lpp. Nodrošina lietotāju rokasgrāmatu sarakstu iepriekšējām veselo skaitļu aritmētisko IP kodolu versijām.

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 6

Sūtīt atsauksmes

683490 | 2020.10.05 Sūtīt atsauksmes

2. LPM_COUNTER (skaitītājs) IP kodols

1. attēls.

LPM_COUNTER IP kodols ir binārs skaitītājs, kas izveido augšupvērsto, lejupvērsto un augšupvērsto vai lejupvērsto skaitītāju ar izvadi līdz 256 bitu platumam.

Nākamajā attēlā parādīti LPM_COUNTER IP kodola porti.

LPM_COUNTER Porti

LPM_SKAITĪTĀJS

ssclr ielādēt sset datus[]

q[]

uz augšu uz leju

cout

aclr aload aset

clk_en cnt_en cin
inst

2.1. Funkcijas
LPM_COUNTER IP kodols piedāvā šādas funkcijas: · ģenerē augšup, lejup un augšup/lejup skaitītājus · ģenerē šādus skaitītāju veidus:
— Vienkāršs binārs — skaitītājs palielinās, sākot no nulles, vai samazinās, sākot no 255
— Modulus — skaitītājs palielinās līdz lietotāja norādītajai moduļa vērtībai vai samazinās no tās un atkārtojas
· Atbalsta izvēles sinhronos notīrīšanas, ielādes un iestatīšanas ievades portus · Atbalsta izvēles asinhronos dzēšanas, ielādes un iestatīšanas ievades portus · Atbalsta izvēles skaitīšanas un pulksteņa ieslēgšanas ievades portus · Atbalsta izvēles pārnēsāšanas un pārnešanas portus

ISO 9001: 2015 reģistrēts

2. LPM_COUNTER (skaitītājs) IP kodols
683490 | 2020.10.05
2.2. Verilog HDL prototips
Šis Verilog HDL prototips atrodas Verilog Design File (.v) lpm.v edasynthesis direktorijs.
modulis lpm_counter ( q, dati, pulkstenis, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, slr, sload, eq ); parametrs lpm_type = "lpm_skaitītājs"; parametrs lpm_width = 1; parametrs lpm_modulus = 0; parametrs lpm_direction = "NEIZMANTOTS"; parametrs lpm_avalue = "NEIZMANTOTS"; parametrs lpm_svalue = "NEIZMANTOTS"; parametrs lpm_pvalue = "NEIZMANTOTS"; parametrs lpm_port_updown = "PORT_CONNECTIVITY"; parametrs lpm_hint = "NEIZMANTOTS"; izvade [lpm_width-1:0] q; izejas cout; izeja [15:0] ekv; ievade cin; ievadiet [lpm_width-1:0] datus; ievades pulkstenis, clk_en, cnt_en, augšup uz leju; ievade aset, aclr, aload; ievade sset, slr, sload; gala modulis
2.3. VHDL komponentu deklarācija
VHDL komponenta deklarācija atrodas VHDL dizainā File (.vhd) LPM_PACK.vhd bibliotēkasvhdllpm direktorijā.
komponents LPM_COUNTER vispārīgs ( LPM_WIDTH : dabisks; LPM_MODULUS : dabisks := 0; LPM_DIRECTION : string := “UNUSED”; LPM_AVALUE : string := “UNUSED”; LPM_SVALUE : virkne := “NEIZMANTOTS”; LPM_VĒRTĪBAS = string_UPWNPORT_CONTING ; LPM_PVALUE : virkne := “NEIZMANTOTS”; LPM_TIPS : virkne := L_COUNTER; LPM_HINT: virkne := “NEIZMANTOTS”); ports (DATI: in std_logic_vector(LPM_WIDTH-1 līdz 0):= (CITI =>
'0'); CLOCK: in std_logic; CLK_EN : in std_logic := '1'; CNT_EN : in std_logic := '1'; UPDOWN: in std_logic := '1'; SLOAD : in std_logic := '0'; SSET: in std_logic := '0'; SCLR: in std_logic := '0'; ALOAD : in std_logic := '0'; ASET : in std_logic := '0'; ACLR: in std_logic := '0'; CIN: in std_logic := '1'; COUT : out std_logic := '0'; J: out std_logic_vector(LPM_WIDTH-1 līdz 0); EQ : out std_logic_vector (15 līdz 0));
gala sastāvdaļa;

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 8

Sūtīt atsauksmes

2. LPM_COUNTER (skaitītājs) IP Core 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE deklarācija
VHDL LIBRARY-USE deklarācija nav nepieciešama, ja izmantojat VHDL komponentu deklarāciju.
BIBLIOTĒKA lpm; IZMANTOT lpm.lpm_components.all;

2.5. Ostas

Šajās tabulās ir norādīti LPM_COUNTER IP kodola ievades un izvades porti.

2. tabula.

LPM_COUNTER ievades porti

Ostas nosaukums

Obligāti

Apraksts

dati[]

Nē

Paralēla datu ievade skaitītājā. Ievades porta lielums ir atkarīgs no parametra LPM_WIDTH vērtības.

pulkstenis

Jā

Pozitīvās malas iedarbināta pulksteņa ieeja.

clk_en

Nē

Pulksteņa iespējošana ievade, lai iespējotu visas sinhronās darbības. Ja tas ir izlaists, noklusējuma vērtība ir 1.

cnt_en

Nē

Skaitīšanas iespējošana ievade, lai atspējotu skaitīšanu, ja tiek apgalvots, ka ir zems, neietekmējot sload, sset vai slr. Ja tas ir izlaists, noklusējuma vērtība ir 1.

uz augšu uz leju

Nē

Kontrolē skaitīšanas virzienu. Ja tiek apgalvots augsts (1), skaitīšanas virziens ir uz augšu, un, ja tiek apgalvots, ka zems (0), skaitīšanas virziens ir uz leju. Ja tiek izmantots parametrs LPM_DIRECTION, augšupvērsto portu nevar savienot. Ja LPM_DIRECTION netiek izmantots, lejupielādes ports nav obligāts. Ja tas ir izlaists, noklusējuma vērtība ir uz augšu (1).

cin

Nē

Pārnest uz zemas kārtas bitu. Uz augšu skaitītājiem cin ievades darbība ir

identiska cnt_en ievades darbībai. Ja tas ir izlaists, noklusējuma vērtība ir 1

(VCC).

aclr

Nē

Asinhronā dzēšanas ievade. Ja tiek lietoti un apgalvoti gan aset, gan aclr, aclr ignorē aset. Ja tas ir izlaists, noklusējuma vērtība ir 0 (atspējota).

set

Nē

Asinhronā iestatītā ieeja. Norāda q[] izvades kā visas 1 vai vērtību, kas norādīta parametrā LPM_AVALUE. Ja tiek izmantoti un apstiprināti gan aset, gan aclr porti, aclr porta vērtība ignorē aset porta vērtību. Ja tas ir izlaists, noklusējuma vērtība ir 0, atspējota.

slodze

Nē

Asinhronās slodzes ievade, kas asinhroni ielādē skaitītāju ar datu ievades vērtību. Kad tiek izmantots ielādes ports, jābūt savienotam datu [] portam. Ja tas ir izlaists, noklusējuma vērtība ir 0, atspējota.

sclr

Nē

Sinhronā dzēšanas ieeja, kas notīra skaitītāju nākamajā aktīvā pulksteņa malā. Ja tiek izmantoti un apstiprināti gan sset, gan slr porti, slr porta vērtība ignorē sset porta vērtību. Ja tas ir izlaists, noklusējuma vērtība ir 0, atspējota.

sset

Nē

Sinhronā iestatītā ieeja, kas iestata skaitītāju nākamajā aktīvajā pulksteņa malā. Norāda q izvades vērtību kā visas 1 vai vērtību, kas norādīta parametrā LPM_SVALUE. Ja tiek izmantoti un apstiprināti gan sset, gan slr porti,
sclr porta vērtība ignorē sset porta vērtību. Ja tas ir izlaists, noklusējuma vērtība ir 0 (atspējota).

slodze

Nē

Sinhronās slodzes ievade, kas ielādē skaitītāju ar datiem[] nākamajā aktīvā pulksteņa malā. Kad tiek izmantots slodzes ports, jābūt savienotam datu [] portam. Ja tas ir izlaists, noklusējuma vērtība ir 0 (atspējota).

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 9

2. LPM_COUNTER (skaitītājs) IP Core 683490 | 2020.10.05

3. tabula.

LPM_COUNTER izvades porti

Ostas nosaukums

Obligāti

Apraksts

q[]

Nē

Datu izvade no skaitītāja. Izvades porta izmērs ir atkarīgs no

LPM_WIDTH parametra vērtība. Vai nu q[], vai vismaz viens no eq[15..0] portiem

jābūt savienotam.

ekv[15..0]

Nē

Skaitītāja dekodēšanas izeja. Ports eq[15..0] parametru redaktorā nav pieejams, jo parametrs atbalsta tikai AHDL.
Jāpievieno ports q[] vai eq[]. Var izmantot līdz c eq portiem (0 <= c <= 15). Tiek atšifrētas tikai 16 zemākās skaitīšanas vērtības. Ja skaitīšanas vērtība ir c, eqc izvade tiek uzskatīta par augstu (1). Piemēram,ample, ja skaits ir 0, eq0 = 1, ja skaits ir 1, eq1 = 1 un ja skaits ir 15, eq 15 = 1. Dekodētai izvadei skaitīšanas vērtībām 16 vai lielākai ir nepieciešama ārēja dekodēšana. Eq[15..0] izejas ir asinhronas ar q[] izvadi.

cout

Nē

Skaitītāja MSB bita izpildes ports. To var izmantot, lai izveidotu savienojumu ar citu skaitītāju, lai izveidotu lielāku skaitītāju.

2.6. Parametri

Nākamajā tabulā ir norādīti LPM_COUNTER IP kodola parametri.

4. tabula.

LPM_COUNTER parametri

Parametra nosaukums

Tips

LPM_WIDTH

Vesels skaitlis

LPM_DIRECTION

Stīga

LPM_MODULUS LPM_AVALUE

Vesels skaitlis
Vesels skaitlis/ virkne

LPM_SVALUE LPM_HINT

Vesels skaitlis/ virkne
Stīga

LPM_TYPE

Stīga

Obligāti Jā Nē Nē Nē
Nē Nē
Nē

Apraksts
Norāda datu [] un q[] portu platumus, ja tie tiek izmantoti.
Vērtības ir UP, DOWN un UNUSED. Ja tiek izmantots parametrs LPM_DIRECTION, augšupvērsto portu nevar savienot. Ja updown ports nav pievienots, parametra LPM_DIRECTION noklusējuma vērtība ir UP.
Maksimālais skaits plus viens. Unikālo stāvokļu skaits skaitītāja ciklā. Ja slodzes vērtība ir lielāka par parametru LPM_MODULUS, skaitītāja darbība nav norādīta.
Pastāvīga vērtība, kas tiek ielādēta, ja aset ir apgalvots par augstu. Ja norādītā vērtība ir lielāka vai vienāda ar , skaitītāja uzvedība ir nenoteikts (X) loģikas līmenis, kur ir LPM_MODULUS, ja tāds ir, vai 2 ^ LPM_WIDTH. Intel iesaka norādīt šo vērtību kā decimālskaitli AHDL modeļiem.
Pastāvīga vērtība, kas tiek ielādēta pulksteņa porta augošajā malā, kad sset ports tiek apgalvots kā augsts. Intel iesaka norādīt šo vērtību kā decimālskaitli AHDL modeļiem.
Kad izveidojat parametrizēto moduļu (LPM) bibliotēkas funkciju VHDL dizainā File (.vhd), ir jāizmanto parametrs LPM_HINT, lai norādītu Intel specifisku parametru. Piemēram,ample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = JĀ"
Noklusējuma vērtība ir UNUSED.
Identificē parametrizēto moduļu (LPM) entītijas nosaukumu bibliotēku VHDL dizainā files.
turpinājums…

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 10

Sūtīt atsauksmes

2. LPM_COUNTER (skaitītājs) IP Core 683490 | 2020.10.05

Parametra nosaukums INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Ierakstiet String String
Stīga
Stīga

Obligāts Nē Nr
Nē
Nē

Apraksts
Šis parametrs tiek izmantots modelēšanas un uzvedības simulācijas nolūkos. Šis parametrs tiek izmantots modelēšanas un uzvedības simulācijas nolūkos. Parametru redaktors aprēķina šī parametra vērtību.
Intel specifisks parametrs. Lai VHDL dizainā norādītu parametru CARRY_CNT_EN, ir jāizmanto parametrs LPM_HINT files. Vērtības ir SMART, ON, OFF un UNUSED. Iespējo funkciju LPM_COUNTER, lai izplatītu cnt_en signālu caur pārnešanas ķēdi. Dažos gadījumos parametra CARRY_CNT_EN iestatījums var nedaudz ietekmēt ātrumu, tāpēc, iespējams, vēlēsities to izslēgt. Noklusējuma vērtība ir SMART, kas nodrošina vislabāko kompromisu starp izmēru un ātrumu.
Intel specifisks parametrs. Lai VHDL dizainā norādītu parametru LABWIDE_SCLR, ir jāizmanto parametrs LPM_HINT files. Vērtības ir IESLĒGTS, IZSLĒGTS vai UNUSED. Noklusējuma vērtība ir ON. Ļauj atspējot novecojušajās ierīču saimēs atrodamās LABwide slr funkcijas izmantošanu. Izslēdzot šo opciju, palielinās iespēja pilnībā izmantot daļēji aizpildītos LAB, un tādējādi var tikt nodrošināts lielāks loģikas blīvums, ja SCLR neattiecas uz visu LAB. Šis parametrs ir pieejams atpakaļsaderībai, un Intel iesaka neizmantot šo parametru.
Norāda augšupvērstā ievades porta lietojumu. Ja tiek izlaista, noklusējuma vērtība ir PORT_CONNECTIVITY. Ja porta vērtība ir iestatīta uz PORT_USED, ports tiek uzskatīts par lietotu. Ja porta vērtība ir iestatīta uz PORT_UNUSED, ports tiek uzskatīts par neizmantotu. Ja porta vērtība ir iestatīta uz PORT_CONNECTIVITY, porta lietojums tiek noteikts, pārbaudot porta savienojamību.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 11

683490 | 2020.10.05 Sūtīt atsauksmes

3. LPM_DIVIDE (dalītājs) Intel FPGA IP Core

2. attēls.

LPM_DIVIDE Intel FPGA IP kodols ievieš dalītāju, lai dalītu skaitītāja ievades vērtību ar saucēja ievades vērtību, lai iegūtu koeficientu un atlikumu.

Nākamajā attēlā parādīti LPM_DIVIDE IP kodola porti.

LPM_DIVIDE Porti

LPM_DIVIDE

numer[] denom[] pulkstenis

koeficients[] paliek[]

clken aclr

inst

3.1. Funkcijas
LPM_DIVIDE IP kodols piedāvā šādas funkcijas: · ģenerē dalītāju, kas dala skaitītāja ievades vērtību ar saucēja ievadi.
vērtību, lai iegūtu koeficientu un atlikumu. · Atbalsta datu platumu 1 biti. · Atbalsta parakstīto un neparakstīto datu attēlojuma formātu gan skaitītājam
un saucēja vērtības. · Atbalsta laukuma vai ātruma optimizāciju. · Nodrošina iespēju norādīt pozitīvu atlikuma izvadi. · Atbalsta konveijera konfigurējamu izvades latentumu. · Atbalsta izvēles asinhronās dzēšanas un pulksteņa iespējošanas portus.

3.2. Verilog HDL prototips
Šis Verilog HDL prototips atrodas Verilog Design File (.v) lpm.v edasynthesis direktorijs.
modulis lpm_divide ( koeficients, paliek, skaitlis, denom, pulkstenis, clken, aclr); parametrs lpm_type = "lpm_divide"; parametrs lpm_widthn = 1; parametrs lpm_widthd = 1; parametrs lpm_nrepresentation = “NEPARAKSTĪTS”; parametrs lpm_drepresentation = “NEPARAKSTĪTS”; parametrs lpm_remainderpositive = "TRUE"; parametrs lpm_pipeline = 0;

ISO 9001: 2015 reģistrēts

3. LPM_DIVIDE (dalītājs) Intel FPGA IP Core 683490 | 2020.10.05

parametrs lpm_hint = "NEIZMANTOTS"; ievades pulkstenis; ievade clken; ievade aclr; ievades [lpm_widthn-1:0] numurs; ievade [lpm_widthd-1:0] denom; izvades [lpm_widthn-1:0] koeficients; izvads [lpm_widthd-1:0] paliek; gala modulis

3.3. VHDL komponentu deklarācija
VHDL komponenta deklarācija atrodas VHDL dizainā File (.vhd) LPM_PACK.vhd bibliotēkasvhdllpm direktorijā.
komponents LPM_DIVIDE vispārīgs (LPM_WIDTHN: dabisks; LPM_WIDTHD: dabisks;
LPM_NREPRESENTATION : string := “NEPARAKSTĪTS”; LPM_DREPRESENTATION : string := "UN PARAKSTS"; LPM_PIPELINE : dabīgs := 0; LPM_TYPE : virkne := L_DIVIDE; LPM_HINT : string := “NEIZMANTOTS”); ports (NUMER: in std_logic_vector(LPM_WIDTHN-1 līdz 0); DENOM: in std_logic_vector(LPM_WIDTHD-1 līdz 0); ACLR: in std_logic := '0'; CLOCK: in std_logic'; CLK_logic := '0'; QUOTIENT : ārā std_logic_vector(LPM_WIDTHN-1 līdz 1); REMAIN: out std_logic_vector(LPM_WIDTHD-0 līdz 1)); gala sastāvdaļa;

3.4. VHDL LIBRARY_USE deklarācija
VHDL LIBRARY-USE deklarācija nav nepieciešama, ja izmantojat VHDL komponentu deklarāciju.
BIBLIOTĒKA lpm; IZMANTOT lpm.lpm_components.all;

3.5. Ostas

Šajās tabulās ir norādīti LPM_DIVIDE IP kodola ievades un izvades porti.

5. tabula.

LPM_DIVIDE ievades porti

Ostas nosaukums

Obligāti

skaitlis[]

Jā

denom[]

Jā

Apraksts
Skaitītāja datu ievade. Ievades porta lielums ir atkarīgs no parametra LPM_WIDTHN vērtības.
Saucēja datu ievade. Ievades porta lielums ir atkarīgs no LPM_WIDTHD parametra vērtības.
turpinājums…

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 13

3. LPM_DIVIDE (dalītājs) Intel FPGA IP Core 683490 | 2020.10.05

Porta nosaukums pulkstenis clken
aclr

Obligāts Nē Nr
Nē

Apraksts
Pulksteņa ievade konveijera lietošanai. LPM_PIPELINE vērtībām, kas nav 0 (noklusējums), pulksteņa portam ir jābūt iespējotam.
Pulkstenis iespējo konveijeru izmantošanu. Kad clken ports tiek apgalvots augsts, notiek sadalīšanas darbība. Ja signāls ir zems, darbība nenotiek. Ja tas ir izlaists, noklusējuma vērtība ir 1.
Asinhronais notīrīšanas ports, ko izmanto jebkurā laikā, lai konveijera atiestatītu uz visiem 0 asinhroni ar pulksteņa ieeju.

6. tabula.

LPM_DIVIDE izejas porti

Ostas nosaukums

Obligāti

Apraksts

koeficients[]

Jā

Datu izvade. Izvades porta lielums ir atkarīgs no LPM_WIDTHN

parametra vērtība.

paliek[]

Jā

Datu izvade. Izvades porta lielums ir atkarīgs no LPM_WIDTHD

parametra vērtība.

3.6. Parametri

Šajā tabulā ir norādīti LPM_DIVIDE Intel FPGA IP kodola parametri.

Parametra nosaukums

Tips

Obligāti

Apraksts

LPM_WIDTHN

Vesels skaitlis

Jā

Norāda skaitļa [] un platumu

koeficients[] porti. Vērtības ir no 1 līdz 64.

LPM_WIDTHD

Vesels skaitlis

Jā

Norāda denom[] platumus un

paliek[] ostas. Vērtības ir no 1 līdz 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

Nē

Skaitītāja ievades zīmju attēlojums.

Vērtības ir PARAKSTĪTAS un NEPARAKSTĪTAS. Kad šis

parametrs ir iestatīts uz SIGNED, dalītājs

skaitļa [] ievadi interpretē kā ciparus ar diviem zīmēm

papildināt.

Nē

Saucēja ievades zīmes attēlojums.

Vērtības ir PARAKSTĪTAS un NEPARAKSTĪTAS. Kad šis

parametrs ir iestatīts uz SIGNED, dalītājs

interpretē ievadi denom[] kā divnieku

papildināt.

LPM_TYPE

Stīga

Nē

Identificē parametrizēto bibliotēku

moduļu (LPM) entītijas nosaukums VHDL dizainā

files (.vhd).

LPM_HINT

Stīga

Nē

Kad izveidojat bibliotēku ar

parametrizētie moduļi (LPM) darbojas a

VHDL dizains File (.vhd), jums ir jāizmanto

LPM_HINT parametrs, lai norādītu Intel-

konkrēts parametrs. Piemēram,ample: LPM_HINT

= "CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = JĀ” The

noklusējuma vērtība ir UNUSED.

LPM_REMAINDERPOSITIVE

Stīga

Nē

Intel specifisks parametrs. Jums ir jāizmanto

LPM_HINT parametrs, lai norādītu

LPM_REMAINDERPOSITIVE parametrs iekšā

VHDL dizains files. Vērtības ir TRUE vai FALSE.

Ja šis parametrs ir iestatīts uz TRUE, tad

atlikušā [] porta vērtībai jābūt lielākai

turpinājums…

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 14

Sūtīt atsauksmes

3. LPM_DIVIDE (dalītājs) Intel FPGA IP Core 683490 | 2020.10.05

Parametra nosaukums

Tips

MAXIMIZE_SPEED

Vesels skaitlis

LPM_PIPELINE

Vesels skaitlis

INTENDED_DEVICE_FAMILY SKIP_BITS

String Vesels skaitlis

Nepieciešams Nr
Nē Nē Nē

Apraksts
par nulli vai vienāds ar to. Ja šis parametrs ir iestatīts uz TRUE, atlikušā [] porta vērtība ir vai nu nulle, vai arī vērtība ir tāda pati zīme (pozitīva vai negatīva) kā skaitļu porta vērtība. Lai samazinātu laukumu un uzlabotu ātrumu, Intel iesaka iestatīt šo parametru uz TRUE operācijās, kurās atlikumam ir jābūt pozitīvam vai ja atlikumam nav nozīmes.
Intel specifisks parametrs. Lai VHDL dizainā norādītu parametru MAXIMIZE_SPEED, ir jāizmanto parametrs LPM_HINT files. Vērtības ir [0..9]. Ja tā tiek izmantota, programmatūra Intel Quartus Prime mēģina optimizēt noteiktu funkcijas LPM_DIVIDE instanci ātrumam, nevis maršrutējamībai, un ignorē loģikas opcijas Optimizācijas tehnika iestatījumu. Ja MAXIMIZE_SPEED netiek izmantots, tā vietā tiek izmantota opcijas Optimizācijas paņēmiens vērtība. Ja MAXIMIZE_SPEED vērtība ir 6 vai lielāka, kompilators optimizē LPM_DIVIDE IP kodolu lielākam ātrumam, izmantojot pārnēsāšanas ķēdes; ja vērtība ir 5 vai mazāka, kompilators ievieš dizainu bez pārnēsāšanas ķēdēm.
Norāda latentuma pulksteņa ciklu skaitu, kas saistīti ar koeficienta[] un paliek[] izvadiem. Vērtība nulle (0) norāda, ka nepastāv latentums un ka ir izveidota tikai kombinēta funkcija. Ja tas ir izlaists, noklusējuma vērtība ir 0 (nonpipelined). Parametram LPM_PIPELINE nevar norādīt vērtību, kas ir lielāka par LPM_WIDTHN.
Šis parametrs tiek izmantots modelēšanas un uzvedības simulācijas nolūkos. Parametru redaktors aprēķina šī parametra vērtību.
Ļauj efektīvāk sadalīt daļēju bitu, lai optimizētu loģiku vadošajos bitos, nodrošinot vadošo GND skaitu LPM_DIVIDE IP kodolam. Norādiet vadošā GND skaitu šī parametra koeficienta izvadē.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 15

683490 | 2020.10.05 Sūtīt atsauksmes

4. LPM_MULT (reizinātājs) IP kodols

3. attēls.

LPM_MULT IP kodols ievieš reizinātāju, lai reizinātu divas ievades datu vērtības, lai iegūtu produktu kā izvadi.

Nākamajā attēlā parādīti LPM_MULT IP kodola porti.

LPM_Mult Ports

LPM_MULT pulksteņa dati[] rezultāts[] datub[] aclr/sclr clken
inst

Saistītās informācijas līdzekļi 71. lpp

4.1. Funkcijas
LPM_MULT IP kodols piedāvā šādas funkcijas: · ģenerē reizinātāju, kas reizina divas ievades datu vērtības · Atbalsta datu platumu 1 biti · Atbalsta parakstīto un neparakstīto datu attēlojuma formātu · Atbalsta apgabala vai ātruma optimizāciju · Atbalsta konveijeru ar konfigurējamu izvades latentumu · Nodrošina iespēja ieviest speciālā digitālā signālu apstrādē (DSP)
bloku shēmas vai loģiskie elementi (LE) Piezīme. Veidojot reizinātājus, kas ir lielāki par sākotnēji atbalstīto izmēru, var/
būs veiktspējas ietekme, kas izriet no DSP bloku kaskādes. · Atbalsta izvēles asinhrono notīrīšanu un pulksteņa iespējojošo ievades portus · Atbalsta papildu sinhrono notīrīšanu Intel Stratix 10, Intel Arria 10 un Intel Cyclone 10 GX ierīcēm

ISO 9001: 2015 reģistrēts

4. LPM_MULT (reizinātājs) IP Core 683490 | 2020.10.05
4.2. Verilog HDL prototips
Šis Verilog HDL prototips atrodas Verilog Design File (.v) lpm.v edasynthesis direktorijs.
modulis lpm_mult ( rezultāts, dataa, datab, summa, pulkstenis, clken, aclr ) parametrs lpm_type = “lpm_mult”; parametrs lpm_widtha = 1; parametrs lpm_widthb = 1; parametrs lpm_widths = 1; parametrs lpm_widthp = 1; parametrs lpm_representation = “NEPARAKSTĪTS”; parametrs lpm_pipeline = 0; parametrs lpm_hint = "NEIZMANTOTS"; ievades pulkstenis; ievade clken; ievade aclr; ievade [lpm_widtha-1:0] dataa; ievade [lpm_widthb-1:0] datab; ievade [lpm_widths-1:0] summa; izvades [lpm_widthp-1:0] rezultāts; gala modulis
4.3. VHDL komponentu deklarācija
VHDL komponenta deklarācija atrodas VHDL dizainā File (.vhd) LPM_PACK.vhd bibliotēkasvhdllpm direktorijā.
komponents LPM_MULT vispārīgs ( LPM_WIDTHA : dabisks; LPM_WIDTHB : dabisks; LPM_WIDTHS : dabīgs := 1; LPM_WIDTHP : dabisks;
LPM_REPRESENTATION : string := “UN PARAKSTS”; LPM_PIPELINE : dabīgs := 0; LPM_TYPE: virkne := L_MULT; LPM_HINT : string := “NEIZMANTOTS”); ports ( DATAA: in std_logic_vector(LPM_WIDTHA-1 līdz 0); DATAB: in std_logic_vector(LPM_WIDTHB-1 līdz 0); ACLR: in std_logic := '0'; CLOCK : in std_logic' in C:stdLK_logic' := '0'; SUM : in std_logic_vector(LPM_WIDTHS-1 līdz 1) := (OTHERS => '0'); REZULTĀTS : out std_logic_vector(LPM_WIDTHP-0 līdz 1)); gala sastāvdaļa;
4.4. VHDL LIBRARY_USE deklarācija
VHDL LIBRARY-USE deklarācija nav nepieciešama, ja izmantojat VHDL komponentu deklarāciju.
BIBLIOTĒKA lpm; IZMANTOT lpm.lpm_components.all;

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 17

4. LPM_MULT (reizinātājs) IP Core 683490 | 2020.10.05

4.5. Signāli

7. tabula.

LPM_MULT ievades signāli

Signāla nosaukums

Obligāti

Apraksts

dati[]

Jā

Datu ievade.

Ierīcēm Intel Stratix 10, Intel Arria 10 un Intel Cyclone 10 GX ieejas signāla lielums ir atkarīgs no Dataa platuma parametra vērtības.

Vecākām un Intel Cyclone 10 LP ierīcēm ieejas signāla lielums ir atkarīgs no parametra LPM_WIDTHA vērtības.

datub[]

Jā

Datu ievade.

Ierīcēm Intel Stratix 10, Intel Arria 10 un Intel Cyclone 10 GX ievades signāla lielums ir atkarīgs no Datab width parametra vērtības.

Vecākām un Intel Cyclone 10 LP ierīcēm ir atkarīgs ieejas signāla lielums

uz parametra LPM_WIDTHB vērtību.

pulkstenis

Nē

Pulksteņa ievade konveijera lietošanai.

Vecākām un Intel Cyclone 10 LP ierīcēm pulksteņa signālam ir jābūt iespējotam LPM_PIPELINE vērtībām, kas nav 0 (noklusējums).

Intel Stratix 10, Intel Arria 10 un Intel Cyclone 10 GX ierīcēm pulksteņa signāls ir jāiespējo, ja latentuma vērtība nav 1 (noklusējums).

clken

Nē

Pulksteņa iespējošana konveijera lietošanai. Kad clken signāls tiek apgalvots augsts,

notiek summatora/atņemtāja darbība. Ja signāls ir zems, darbība netiek veikta

rodas. Ja tas ir izlaists, noklusējuma vērtība ir 1.

aclr slr

Nē

Asinhrons dzēšanas signāls, kas tiek izmantots jebkurā laikā, lai atiestatītu konveijera uz visām 0,

asinhroni ar pulksteņa signālu. Cauruļvads tiek inicializēts uz nenoteiktu (X)

loģikas līmenis. Izvades vērtība ir konsekventa, taču tā nav nulle.

Nē

Sinhrons dzēšanas signāls, ko izmanto jebkurā laikā, lai atiestatītu konveijeru uz visiem 0,

sinhroni ar pulksteņa signālu. Cauruļvads tiek inicializēts uz nenoteiktu (X)

loģikas līmenis. Izvades vērtība ir konsekventa, taču tā nav nulle.

8. tabula.

LPM_MULT Izejas signāli

signāla nosaukums

Obligāti

Apraksts

rezultāts[]

Jā

Datu izvade.

Vecākām un Intel Cyclone 10 LP ierīcēm izejas signāla lielums ir atkarīgs no LPM_WIDTHP parametra vērtības. Ja LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) vai (LPM_WIDTHA + LPM_WIDTHS), ir tikai LPM_WIDTHP MSB.

Intel Stratix 10, Intel Arria 10 un Intel Cyclone 10 GX izejas signālu lielums ir atkarīgs no parametra Rezultāta platums.

4.6. Parametri Stratix V, Arria V, Cyclone V un Intel Cyclone 10 LP ierīcēm

4.6.1. Vispārīgi cilne

9. tabula.

Vispārīgi cilne

Parametrs

Vērtība

Reizinātāja konfigurācija

Reiziniet “data” ievadi ar “datu” ievadi

Noklusējuma vērtība

Apraksts

Reiziniet “data” ievadi ar “datu” ievadi

Izvēlieties vajadzīgo reizinātāja konfigurāciju.
turpinājums…

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 18

Sūtīt atsauksmes

4. LPM_MULT (reizinātājs) IP Core 683490 | 2020.10.05

Parametrs
Cik platai jābūt 'dataa' ievadei? Cik platai jābūt “datu” ievadei? Kā jānosaka “rezultāta” izvades platums? Ierobežojiet platumu

Vērtība
Ievades “data” reizināšana ar sevi (operācija kvadrātā)
1–256 biti

Noklusējuma vērtība

Apraksts

8 biti

Norādiet dataa [] porta platumu.

1–256 biti

8 biti

Norādiet datub[] porta platumu.

Automātiski aprēķināt platumu Ierobežojiet platumu
1–512 biti

Automātiski aprēķina platumu

Atlasiet vēlamo metodi, lai noteiktu rezultātu [] porta platumu.

16 biti

Norādiet rezultāta [] porta platumu.
Šī vērtība būs efektīva tikai tad, ja parametrā Tips atlasīsit Ierobežot platumu.

4.6.2. Vispārīgi 2 Tab

10. tabula. Vispārīgi 2 Tab

Parametrs

Vērtība

Datu datu ievade

Vai “datu” ievades kopnei ir nemainīga vērtība?

Nē Jā

Reizināšanas veids

Kāda veida

Neparakstīts

reizināšanu vēlaties? Parakstīts

Īstenošana

Kura reizinātāja ieviešana būtu jāizmanto?

Izmantojiet noklusējuma ieviešanu
Izmantojiet speciālo reizinātāja shēmu (nav pieejama visām ģimenēm)
Izmantojiet loģikas elementus

Noklusējuma vērtība

Apraksts

Nē

Atlasiet Jā, lai norādītu konstanto vērtību

`datu' ievades kopne, ja tāda ir.

Neparakstīts

Norādiet attēlojuma formātu gan dataa[], gan datab[] ievadei.

Izmantojiet noklusējuma ieviešanas jonu

Atlasiet vēlamo metodi, lai noteiktu rezultātu [] porta platumu.

4.6.3. Cauruļvadu cilne

11. tabula. Cauruļvadu cilne

Parametrs

Vai vēlaties pievienot Nr

funkcija?

Jā

Vērtība

Izveidojiet "aclr"

—

asinhrona skaidra porta

Noklusējuma vērtība

Apraksts

Nē

Atlasiet Jā, lai iespējotu konveijera reģistru

reizinātāja izvadi un norādiet vēlamo

izejas latentums pulksteņa ciklā. Iespējojot

cauruļvadu reģistrs pievieno papildu latentumu

izvade.

Atzīmēts

Atlasiet šo opciju, lai iespējotu aclr portu, lai cauruļvadu reģistrā izmantotu asinhrono notīrīšanu.
turpinājums…

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 19

4. LPM_MULT (reizinātājs) IP Core 683490 | 2020.10.05

Parametrs
Izveidojiet 'clken' pulksteņa iespējošanas pulksteni
Optimizācija
Kāda veida optimizāciju vēlaties?

Vērtība —
Noklusējuma ātruma apgabals

Noklusējuma vērtība

Apraksts

Atzīmēts

Norāda aktīvo augsta pulksteņa iespējošanu cauruļvadu reģistra pulksteņa portam

Noklusējums

Norādiet vēlamo IP kodola optimizāciju.
Atlasiet Noklusējums, lai ļautu Intel Quartus Prime programmatūrai noteikt labāko IP kodola optimizāciju.

4.7. Intel Stratix 10, Intel Arria 10 un Intel Cyclone 10 GX ierīču parametri

4.7.1. Vispārīgi cilne

12. tabula. Vispārīgi cilne

Parametrs

Vērtība

Noklusējuma vērtība

Apraksts

Reizinātāja konfigurācijas veids
Datu portu platumi

Reiziniet “data” ievadi ar “datu” ievadi
Ievades “data” reizināšana ar sevi (operācija kvadrātā)

Reiziniet “data” ievadi ar “datu” ievadi

Izvēlieties vajadzīgo reizinātāja konfigurāciju.

Datu platums

1–256 biti

8 biti

Norādiet dataa [] porta platumu.

Datu platums

1–256 biti

8 biti

Norādiet datub[] porta platumu.

Kā jānosaka “rezultāta” izvades platums?

Tips

Automātiski aprēķināt platumu
Ierobežojiet platumu

Automātiski aprēķina platumu

Atlasiet vēlamo metodi, lai noteiktu rezultātu [] porta platumu.

Vērtība

1–512 biti

16 biti

Norādiet rezultāta [] porta platumu.
Šī vērtība būs efektīva tikai tad, ja parametrā Tips atlasīsit Ierobežot platumu.

Rezultāta platums

1–512 biti

—

Parāda rezultāta[] porta faktisko platumu.

4.7.2. Vispārīgi 2 Tab

13. tabula. Vispārīgi 2 Tab

Parametrs

Datu datu ievade

Vai “datu” ievades kopnei ir nemainīga vērtība?

Nē Jā

Vērtība

Noklusējuma vērtība

Apraksts

Nē

Atlasiet Jā, lai norādītu konstanto vērtību

`datu' ievades kopne, ja tāda ir.

turpinājums…

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 20

Sūtīt atsauksmes

4. LPM_MULT (reizinātājs) IP Core 683490 | 2020.10.05

Parametrs

Vērtība

Jebkura vērtība, kas lielāka par 0

Reizināšanas veids

Kāda veida

Neparakstīts

reizināšanu vēlaties? Parakstīts

Īstenošanas stils

Kura reizinātāja ieviešana būtu jāizmanto?

Izmantojiet noklusējuma ieviešanu
Izmantojiet speciālo reizinātāja shēmu
Izmantojiet loģikas elementus

Noklusējuma vērtība

Apraksts

Norādiet datub[] porta nemainīgo vērtību.

Neparakstīts

Norādiet attēlojuma formātu gan dataa[], gan datab[] ievadei.

Izmantojiet noklusējuma ieviešanas jonu

Atlasiet vēlamo metodi, lai noteiktu rezultātu [] porta platumu.

4.7.3. Cauruļvadi

14. tabula. Cauruļvadu cilne

Parametrs

Vērtība

Vai vēlaties pievienot funkciju?

Cauruļvads

Nē Jā

Latency Clear Signal Type

Jebkura vērtība, kas lielāka par 0.
NAV ACLR SCLR

Izveidojiet "clken" pulksteni

—

iespējot pulksteni

Kāda veida optimizāciju vēlaties?

Tips

Noklusējuma ātruma apgabals

Noklusējuma vērtība

Apraksts

Nē 1 NEVIENS
—

Atlasiet Jā, lai iespējotu konveijera reģistru reizinātāja izvadei. Iespējojot konveijera reģistru, izvadei tiek pievienots papildu latentums.
Norādiet vēlamo izvades latentumu pulksteņa ciklā.
Norādiet cauruļvada reģistra atiestatīšanas veidu. Atlasiet NEVIENS, ja neizmantojat nevienu konveijera reģistru. Atlasiet ACLR, lai cauruļvadu reģistrā izmantotu asinhrono notīrīšanu. Tas ģenerēs ACLR portu. Atlasiet SCLR, lai cauruļvadu reģistrā izmantotu sinhrono notīrīšanu. Tas ģenerēs SCLR portu.
Norāda aktīvo augsta pulksteņa iespējošanu cauruļvadu reģistra pulksteņa portam

Noklusējums

Norādiet vēlamo IP kodola optimizāciju.
Atlasiet Noklusējums, lai ļautu Intel Quartus Prime programmatūrai noteikt labāko IP kodola opciju.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 21

683490 | 2020.10.05 Sūtīt atsauksmes

5. LPM_ADD_SUB (summētājs/atņēmējs)

4. attēls.

LPM_ADD_SUB IP kodols ļauj ieviest summētāju vai atņemtāju, lai pievienotu vai atņemtu datu kopas, lai iegūtu izvadi, kas satur ievades vērtību summu vai starpību.

Nākamajā attēlā parādīti LPM_ADD_SUB IP kodola porti.

LPM_ADD_SUB Porti

LPM_ADD_SUB add_sub cin

dati[]

pulkstenis clken datab[] aclr

rezultāts[] pārpildes cout

inst

5.1. Funkcijas
LPM_ADD_SUB IP kodols piedāvā šādas funkcijas: · ģenerē summētāju, atņemtāju un dinamiski konfigurējamu summētāju/atņemtāju.
funkcijas. · Atbalsta datu platumu 1 biti. · Atbalsta datu attēlojuma formātu, piemēram, parakstītu un neparakstītu. · Atbalsta izvēles pārnēsāšanu (aizņemšanu), asinhrono dzēšanu un pulksteņa iespējošanu
ievades porti. · Atbalsta izvēles pārnešanas (aizņemšanas) un pārpildes izvades portus. · Piešķir kādu no ievades datu kopnēm konstantei. · Atbalsta konveijeru ar konfigurējamu izvades latentumu.

ISO 9001: 2015 reģistrēts

5. LPM_ADD_SUB (summētājs/atņēmējs) 683490 | 2020.10.05
5.2. Verilog HDL prototips
Šis Verilog HDL prototips atrodas Verilog Design File (.v) lpm.v edasynthesis direktorijs.
modulis lpm_add_sub (rezultāts, cout, pārpilde, add_sub, cin, dataa, datab, pulkstenis, clken, aclr); parametrs lpm_type = "lpm_add_sub"; parametrs lpm_width = 1; parametrs lpm_direction = "NEIZMANTOTS"; parametrs lpm_representation = "PARAKSTĪTS"; parametrs lpm_pipeline = 0; parametrs lpm_hint = "NEIZMANTOTS"; ievade [lpm_width-1:0] dataa, datab; ievade add_sub, cin; ievades pulkstenis; ievade clken; ievade aclr; izvades [lpm_width-1:0] rezultāts; izvades izeja, pārplūde; gala modulis
5.3. VHDL komponentu deklarācija
VHDL komponenta deklarācija atrodas VHDL dizainā File (.vhd) LPM_PACK.vhd bibliotēkasvhdllpm direktorijā.
komponents LPM_ADD_SUB vispārīgs (LPM_WIDTH : dabisks;
LPM_DIRECTION : string := “UNUSED”; LPM_REPRESENTATION: string := “PARAKSTĪTS”; LPM_PIPELINE : dabīgs := 0; LPM_TYPE : virkne := L_ADD_SUB; LPM_HINT : string := “NEIZMANTOTS”); ports (DATAA: in std_logic_vector(LPM_WIDTH-1 līdz 0); DATAB: in std_logic_vector(LPM_WIDTH-1 līdz 0); ACLR: in std_logic := '0'; CLOCK : in std_logic: in std_logic' :=EN '0 := '1'; CIN : in std_logic := 'Z'; ADD_SUB : in std_logic := '1'; REZULTĀTS : out std_logic_vector(LPM_WIDTH-1 līdz 0); COUT : out std_logic; OVERFLOW_logic : std_logic); gala sastāvdaļa;
5.4. VHDL LIBRARY_USE deklarācija
VHDL LIBRARY-USE deklarācija nav nepieciešama, ja izmantojat VHDL komponentu deklarāciju.
BIBLIOTĒKA lpm; IZMANTOT lpm.lpm_components.all;
5.5. Ostas
Nākamajās tabulās ir norādīti LPM_ADD_SUB IP kodola ievades un izvades porti.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 23

5. LPM_ADD_SUB (summētājs/atņēmējs) 683490 | 2020.10.05

15. tabula. LPM_ADD_SUB IP kodola ievades porti

Ostas nosaukums

Obligāti

Apraksts

cin

Nē

Pārnest uz zemas kārtas bitu. Pievienošanas darbībām noklusējuma vērtība ir 0. For

atņemšanas darbības, noklusējuma vērtība ir 1.

dati[]

Jā

Datu ievade. Ievades porta lielums ir atkarīgs no parametra LPM_WIDTH vērtības.

datub[]

Jā

Datu ievade. Ievades porta lielums ir atkarīgs no parametra LPM_WIDTH vērtības.

add_sub

Nē

Papildu ieejas ports, lai iespējotu dinamisku pārslēgšanos starp summētāju un atņemtāju

funkcijas. Ja tiek izmantots parametrs LPM_DIRECTION, nevar izmantot add_sub. Ja

izlaists, noklusējuma vērtība ir ADD. Intel iesaka izmantot

parametrs LPM_DIRECTION, lai norādītu funkcijas LPM_ADD_SUB darbību,

nevis piešķirot add_sub portam konstanti.

pulkstenis

Nē

Ievade konveijera lietošanai. Pulksteņa ports nodrošina pulksteņa ievadi konveijeram

darbību. LPM_PIPELINE vērtībām, kas nav 0 (noklusējums), pulksteņa portam ir jābūt

iespējots.

clken

Nē

Pulksteņa iespējošana konveijera lietošanai. Kad clken ports tiek apgalvots augsts, summators/

notiek atņemtāja darbība. Ja signāls ir zems, darbība nenotiek. Ja

izlaists, noklusējuma vērtība ir 1.

aclr

Nē

Asinhrona dzidrums konveijera lietošanai. Cauruļvads tiek inicializēts uz nenoteiktu (X)

loģikas līmenis. Aclr portu var izmantot jebkurā laikā, lai atiestatītu cauruļvadu uz visiem 0,

asinhroni ar pulksteņa signālu.

16. tabula. LPM_ADD_SUB IP kodola izejas porti

Ostas nosaukums

Obligāti

Apraksts

rezultāts[]

Jā

Datu izvade. Izvades porta lielums ir atkarīgs no parametra LPM_WIDTH

vērtību.

cout

Nē

Nozīmīgākā bita (MSB) veikšana (aizņemšana). Cout portam ir fiziska

interpretācija kā MSB veikšana (aizņemšanās). Cout ports nosaka

pārpilde NEPARAKSTĀS operācijās. Cout ports darbojas tādā pašā veidā

PARAKSTĪTAS un NEPARAKSTĪTAS operācijas.

pārplūde

Nē

Izvēles pārpildes izņēmuma izvade. Pārplūdes portam ir fiziska interpretācija kā

pārnešanas uz MSB XOR ar MSB pārnešanu. Pārplūdes ports

apstiprina, ja rezultāti pārsniedz pieejamo precizitāti, un tiek izmantota tikai tad, ja

LPM_REPRESENTATION parametra vērtība ir SIGNED.

5.6. Parametri

Nākamajā tabulā ir norādīti LPM_ADD_SUB IP pamata parametri.

17. tabula. LPM_ADD_SUB IP pamatparametri

Parametra nosaukums LPM_WIDTH

Ierakstiet Integer

Obligāti Jā

Apraksts
Norāda datu [], datab[] un rezultātu [] portu platumu.

LPM_DIRECTION

Stīga

Nē

Vērtības ir ADD, SUB un UNUSED. Ja tas ir izlaists, noklusējuma vērtība ir DEFAULT, kas nosaka parametra vērtību no add_sub porta. Portu add_sub nevar izmantot, ja tiek izmantots LPM_DIRECTION. Intel iesaka izmantot parametru LPM_DIRECTION, lai norādītu funkcijas LPM_ADD_SUB darbību, nevis piešķirtu konstanti add_sub portam.
turpinājums…

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 24

Sūtīt atsauksmes

5. LPM_ADD_SUB (summētājs/atņēmējs) 683490 | 2020.10.05

Parametra nosaukums LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Tips String Integer String String String Integer
Stīga

Nepieciešams Nē Nē Nē Nē Nē
Nē

Apraksts
Norāda veiktās pievienošanas veidu. Vērtības ir PARAKSTĪTAS un NEPARAKSTĪTAS. Ja tas ir izlaists, noklusējuma vērtība ir SIGNED. Ja šis parametrs ir iestatīts uz SIGNED, summators/atņēmējs interpretē datu ievadi kā parakstīto divnieku papildinājumu.
Norāda latentuma pulksteņa ciklu skaitu, kas saistīti ar rezultāta[] izvadi. Vērtība nulle (0) norāda, ka nepastāv latentums un ka tiks izveidota tikai kombinēta funkcija. Ja tas ir izlaists, noklusējuma vērtība ir 0 (nav konveijera).
Ļauj norādīt Intel specifiskus parametrus VHDL dizainā files (.vhd). Noklusējuma vērtība ir UNUSED.
Identificē parametrizēto moduļu (LPM) entītijas nosaukumu bibliotēku VHDL dizainā files.
Intel specifisks parametrs. Lai VHDL dizainā norādītu parametru ONE_INPUT_IS_CONSTANT, ir jāizmanto parametrs LPM_HINT files. Vērtības ir YES, NO un UNUSED. Nodrošina lielāku optimizāciju, ja viena ievade ir nemainīga. Ja tas ir izlaists, noklusējuma vērtība ir NO.
Intel specifisks parametrs. Lai VHDL dizainā norādītu parametru MAXIMIZE_SPEED, ir jāizmanto parametrs LPM_HINT files. Varat norādīt vērtību no 0 līdz 10. Ja tiek izmantota, programmatūra Intel Quartus Prime mēģina optimizēt noteiktu funkcijas LPM_ADD_SUB instanci ātrumam, nevis maršrutējamībai, un ignorē loģikas opcijas Optimizācijas tehnika iestatījumu. Ja MAXIMIZE_SPEED netiek izmantots, tā vietā tiek izmantota opcijas Optimizācijas paņēmiens vērtība. Ja MAXIMIZE_SPEED iestatījums ir 6 vai lielāks, kompilators optimizē LPM_ADD_SUB IP kodolu lielākam ātrumam, izmantojot pārnēsāšanas ķēdes; ja iestatījums ir 5 vai mazāks, kompilators ievieš dizainu bez pārnēsāšanas ķēdēm. Šis parametrs ir jānorāda Cyclone, Stratix un Stratix GX ierīcēm tikai tad, ja netiek izmantots add_sub ports.
Šis parametrs tiek izmantots modelēšanas un uzvedības simulācijas nolūkos. Parametru redaktors aprēķina šī parametra vērtību.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 25

683490 | 2020.10.05 Sūtīt atsauksmes

6. LPM_COMPARE (salīdzinājums)

5. attēls.

LPM_COMPARE IP kodols salīdzina divu datu kopu vērtību, lai noteiktu saistību starp tām. Vienkāršākajā veidā varat izmantot ekskluzīvu VAI vārtu, lai noteiktu, vai divi datu biti ir vienādi.

Nākamajā attēlā parādīti LPM_COMPARE IP kodola porti.

LPM_COMPARE Porti

LPM_COMPARE

clken

alb

aeb

dati[]

agb

datub[]

vecumsb

pulkstenis

vai

aclr

aleb

inst

6.1. Funkcijas
LPM_COMPARE IP kodols piedāvā šādas funkcijas: · ģenerē salīdzinājuma funkciju, lai salīdzinātu divas datu kopas · Atbalsta datu platumu 1 biti · Atbalsta datu attēlojuma formātu, piemēram, parakstīto un neparakstīto · Izgatavo šādus izvades veidus:
— alb (ieeja A ir mazāka par ieeju B) — aeb (ieeja A ir vienāda ar ieeju B) — agb (ieeja A ir lielāka par ievadi B) — ageb (ieeja A ir lielāka vai vienāda ar ieeju B) — aneb ( ieeja A nav vienāda ar ieeju B) — aleb (ieeja A ir mazāka vai vienāda ar ieeju B) · Atbalsta izvēles asinhronos dzēšanas un pulksteņa iespējojošos ievades portus · Piešķir datub[] ieeju konstantei · Atbalsta konveijeru ar konfigurējamu izvades latentumu

ISO 9001: 2015 reģistrēts

6. LPM_COMPARE (Salīdzinātājs) 683490 | 2020.10.05
6.2. Verilog HDL prototips
Šis Verilog HDL prototips atrodas Verilog Design File (.v) lpm.v edasynthesis direktorijs.
modulis lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, pulkstenis, clken, aclr ); parametrs lpm_type = "lpm_salīdzināt"; parametrs lpm_width = 1; parametrs lpm_representation = “NEPARAKSTĪTS”; parametrs lpm_pipeline = 0; parametrs lpm_hint = "NEIZMANTOTS"; ievade [lpm_width-1:0] dataa, datab; ievades pulkstenis; ievade clken; ievade aclr; izvade alb, aeb, agb, aleb, aneb, ageb; gala modulis
6.3. VHDL komponentu deklarācija
VHDL komponenta deklarācija atrodas VHDL dizainā File (.vhd) LPM_PACK.vhd bibliotēkasvhdllpm direktorijā.
komponents LPM_COMPARE vispārīgs (LPM_WIDTH : dabisks;
LPM_REPRESENTATION : string := “UN PARAKSTS”; LPM_PIPELINE : dabiskais := 0; LPM_TYPE: virkne := L_COMPARE; LPM_HINT : string := “NEIZMANTOTS”); ports (DATAA: in std_logic_vector(LPM_WIDTH-1 līdz 0); DATAB: in std_logic_vector(LPM_WIDTH-1 līdz 0); ACLR: in std_logic := '0'; CLOCK : in std_logic: in std_logic' :=EN '0 := '1'; AGB: out std_logic; AGEB: out std_logic; AEB: out std_logic; ANEB: out std_logic; ALB: out std_logic; ALEB: out std_logic); gala sastāvdaļa;
6.4. VHDL LIBRARY_USE deklarācija
VHDL LIBRARY-USE deklarācija nav nepieciešama, ja izmantojat VHDL komponentu deklarāciju.
BIBLIOTĒKA lpm; IZMANTOT lpm.lpm_components.all;
6.5. Ostas
Šajās tabulās ir norādīti LMP_COMPARE IP kodola ievades un izvades porti.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 27

6. LPM_COMPARE (Salīdzinātājs) 683490 | 2020.10.05

18. tabula. LPM_COMPARE IP kodola ievades porti

Ostas nosaukums

Obligāti

Apraksts

dati[]

Jā

Datu ievade. Ievades porta lielums ir atkarīgs no parametra LPM_WIDTH vērtības.

datub[]

Jā

Datu ievade. Ievades porta lielums ir atkarīgs no parametra LPM_WIDTH vērtības.

pulkstenis

Nē

Pulksteņa ievade konveijera lietošanai. Pulksteņa ports nodrošina pulksteņa ievadi konveijeram

darbību. LPM_PIPELINE vērtībām, kas nav 0 (noklusējums), pulksteņa portam ir jābūt

iespējots.

clken

Nē

Pulksteņa iespējošana konveijera lietošanai. Kad clken ports tiek apgalvots augsts,

notiek salīdzināšanas darbība. Ja signāls ir zems, darbība nenotiek. Ja

izlaists, noklusējuma vērtība ir 1.

aclr

Nē

Asinhrona dzidrums konveijera lietošanai. Cauruļvads tiek inicializēts ar nenoteiktu (X) loģiku

līmenī. Aclr portu var izmantot jebkurā laikā, lai atiestatītu cauruļvadu uz visiem 0,

asinhroni ar pulksteņa signālu.

19. tabula. LPM_COMPARE IP kodola izvades porti

Ostas nosaukums

Obligāti

Apraksts

alb

Nē

Izejas ports salīdzinājumam. Tiek apgalvots, ja ievade A ir mazāka par ieeju B.

aeb

Nē

Izejas ports salīdzinājumam. Tiek apgalvots, ja ieeja A ir vienāda ar ieeju B.

agb

Nē

Izejas ports salīdzinājumam. Tiek apgalvots, ja ievade A ir lielāka par ieeju B.

vecumsb

Nē

Izejas ports salīdzinājumam. Tiek apgalvots, ja ievade A ir lielāka vai vienāda ar ievadi

vai

Nē

Izejas ports salīdzinājumam. Tiek apgalvots, ja ievade A nav vienāda ar ieeju B.

aleb

Nē

Izejas ports salīdzinājumam. Tiek apgalvots, ja ievade A ir mazāka par ieeju B vai vienāda ar to.

6.6. Parametri

Nākamajā tabulā ir norādīti LPM_COMPARE IP kodola parametri.

20. tabula. LPM_COMPARE IP kodola parametri

Parametra nosaukums

Tips

Obligāti

LPM_WIDTH

Vesels skaitlis Jā

LPM_REPRESENTATION

Stīga

Nē

LPM_PIPELINE

Vesels skaitlis Nr

LPM_HINT

Stīga

Nē

Apraksts
Norāda dataa[] un datab[] portu platumus.
Norāda veiktā salīdzināšanas veidu. Vērtības ir PARAKSTĪTAS un NEPARAKSTĪTAS. Ja tas ir izlaists, noklusējuma vērtība ir NEPARAKSTĪTS. Ja šī parametra vērtība ir iestatīta uz SIGNED, salīdzinājums interpretē datu ievadi kā parakstīto divu papildinājumu.
Norāda ar alb, aeb, agb, ageb, aleb vai aneb izvadi saistīto latentuma pulksteņa ciklu skaitu. Vērtība nulle (0) norāda, ka nepastāv latentums un ka tiks izveidota tikai kombinēta funkcija. Ja tas ir izlaists, noklusējuma vērtība ir 0 (nonpipelined).
Ļauj norādīt Intel specifiskus parametrus VHDL dizainā files (.vhd). Noklusējuma vērtība ir UNUSED.
turpinājums…

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 28

Sūtīt atsauksmes

6. LPM_COMPARE (Salīdzinātājs) 683490 | 2020.10.05
Parametra nosaukums LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Ierakstiet String String
Stīga

Obligāts Nē Nr
Nē

Apraksts
Identificē parametrizēto moduļu (LPM) entītijas nosaukumu bibliotēku VHDL dizainā files.
Šis parametrs tiek izmantots modelēšanas un uzvedības simulācijas nolūkos. Parametru redaktors aprēķina šī parametra vērtību.
Intel specifisks parametrs. Lai VHDL dizainā norādītu parametru ONE_INPUT_IS_CONSTANT, ir jāizmanto parametrs LPM_HINT files. Vērtības ir YES, NO vai UNUSED. Nodrošina lielāku optimizāciju, ja ievade ir nemainīga. Ja tas ir izlaists, noklusējuma vērtība ir NO.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 29

683490 | 2020.10.05 Sūtīt atsauksmes

7. ALTECC (kļūdu labošanas kods: kodētājs/dekodētājs) IP kodols

6. attēls.

Intel nodrošina ALTECC IP kodolu, lai ieviestu ECC funkcionalitāti. ECC atklāj bojātus datus, kas datu pārraides laikā rodas uztvērēja pusē. Šī kļūdu labošanas metode ir vislabāk piemērota situācijām, kad kļūdas rodas nejauši, nevis sērijveidā.

ECC atklāj kļūdas, izmantojot datu kodēšanas un dekodēšanas procesu. Piemēram,ampJa pārraides lietojumprogrammā tiek izmantota ECC, no avota nolasītie dati tiek kodēti pirms nosūtīšanas uz uztvērēju. Kodētāja izvade (koda vārds) sastāv no neapstrādātajiem datiem, kas pievienoti ar paritātes bitu skaitu. Precīzs pievienoto paritātes bitu skaits ir atkarīgs no bitu skaita ievaddatos. Pēc tam ģenerētais koda vārds tiek pārsūtīts uz galamērķi.

Uztvērējs saņem koda vārdu un atkodē to. Dekodētāja iegūtā informācija nosaka, vai ir konstatēta kļūda. Dekodētājs atklāj viena bita un divbitu kļūdas, bet var labot tikai viena bita kļūdas bojātajos datos. Šis ECC veids ir vienas kļūdas korekcijas dubulto kļūdu noteikšana (SECDED).

Varat konfigurēt ALTECC IP kodola kodētāja un dekodētāja funkcijas. Dati, kas tiek ievadīti kodētājā, tiek kodēti, lai ģenerētu koda vārdu, kas ir datu ievades un ģenerēto paritātes bitu kombinācija. Ģenerētais koda vārds tiek pārsūtīts uz dekodera moduli dekodēšanai tieši pirms mērķa bloka sasniegšanas. Dekodētājs ģenerē sindroma vektoru, lai noteiktu, vai saņemtajā koda vārdā ir kļūda. Dekodētājs labo datus tikai tad, ja viena bita kļūda ir no datu bitiem. Neviens signāls netiek atzīmēts, ja viena bita kļūda ir no paritātes bitiem. Dekodētājam ir arī karoga signāli, kas parāda saņemto datu statusu un dekodētāja veiktās darbības, ja tādas ir.

Šajos attēlos parādīti ALTECC IP kodola porti.

ALTECC kodētāja porti

ALTECC_ENCODER

dati[]

q[]

pulkstenis

aclr

inst

ISO 9001: 2015 reģistrēts

7. ALTECC (kļūdu labošanas kods: kodētājs/dekodētājs) IP Core 683490 | 2020.10.05

7. attēls. ALTECC dekodētāja porti

ALTECC_DECODER

dati[] pulkstenis pulkstenis

q[] err_detected err_corrected
err_fatal

aclr

inst

7.1. ALTECC kodētāja funkcijas

ALTECC kodētāja IP kodols piedāvā šādas funkcijas: · Veic datu kodēšanu, izmantojot Haminga kodēšanas shēmu · Atbalsta datu platumu 2 biti · Atbalsta parakstīto un neparakstīto datu attēlojuma formātu · Atbalsta konveijeru ar izvades latentumu vai nu vienam vai diviem pulksteņa cikliem · Atbalsta izvēles asinhronās dzēšanas un pulksteņa iespējošanas porti

ALTECC kodētāja IP kodols uzņem un kodē datus, izmantojot Haminga kodēšanas shēmu. Haminga kodēšanas shēma atvasina paritātes bitus un pievieno tos sākotnējiem datiem, lai izveidotu izvades koda vārdu. Pievienoto paritātes bitu skaits ir atkarīgs no datu platuma.

Nākamajā tabulā ir norādīts paritātes bitu skaits, kas pievienots dažādiem datu platuma diapazoniem. Kolonnā Kopējie biti ir norādīts kopējais ievades datu bitu un pievienoto paritātes bitu skaits.

21. tabula.

Paritātes bitu skaits un koda vārds atbilstoši datu platumam

Datu platums

Paritātes bitu skaits

Kopējie biti (koda vārds)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Paritātes bitu atvasināšanai tiek izmantota pāra paritātes pārbaude. Papildu 1 bits (tabulā parādīts kā +1) tiek pievienots paritātes bitiem kā koda vārda MSB. Tas nodrošina, ka koda vārdam ir pāra skaits 1. Piemēram,ample, ja datu platums ir 4 biti, datiem tiek pievienoti 4 paritātes biti, lai tie kļūtu par koda vārdu ar kopā 8 bitiem. Ja 7 bitiem no 8 bitu koda vārda LSB ir nepāra skaits 1, koda vārda 8. bits (MSB) ir 1, padarot kopējo 1 skaitu koda vārdā pāra.
Nākamajā attēlā parādīts ģenerētais koda vārds un paritātes bitu un datu bitu izvietojums 8 bitu datu ievadē.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 31

7. ALTECC (kļūdu labošanas kods: kodētājs/dekodētājs) IP Core 683490 | 2020.10.05

8. attēls.

Paritātes biti un datu bitu izkārtojums 8 bitu ģenerētā koda vārdā

MSB

LSB

4 paritātes biti

4 datu biti

ALTECC kodētāja IP kodols vienlaikus pieņem tikai ievades platumu no 2 līdz 64 bitiem. 12 bitu, 29 bitu un 64 bitu ievades platumi, kas ir ideāli piemēroti Intel ierīcēm, ģenerē attiecīgi 18 bitu, 36 bitu un 72 bitu izvadi. Jūs varat kontrolēt bitu atlases ierobežojumu parametru redaktorā.

7.2. Verilog HDL prototips (ALTECC_ENCODER)
Šis Verilog HDL prototips atrodas Verilog Design File (.v) lpm.v edasynthesis direktorijs.
modulis altecc_encoder # (parametrs paredzētais_device_family = "nelietots", parametrs lpm_pipeline = 0, parametrs width_codeword = 8, parametrs width_dataword = 8, parametrs lpm_type = "altecc_encoder", parametrs lpm_hint = "nelietots") ( ievades vada aclr, ievades vada pulkstenis vadu pulkstenis, ievades vads [width_dataword-1:0] dati, izvades vads [width_codeword-1:0] q); gala modulis

7.3. Verilog HDL prototips (ALTECC_DECODER)
Šis Verilog HDL prototips atrodas Verilog Design File (.v) lpm.v edasynthesis direktorijs.
modulis altecc_decoder #(parametrs paredzētais_device_family = “nelietots”, parametrs lpm_pipeline = 0, parametrs width_codeword = 8, parametrs width_dataword = 8, parametrs lpm_type = “altecc_decoder”, parametrs lpm_hint = “nelietots”) (ievades vada aclr, ievades vada pulkstenis vadu pulkstenis, ievades vads [platums_koda vārds-1:0] dati, izvades vads kļūdas_izlabots, izvades vads kļūdas_atklāts, izejas vads kļūdaini_fatāls, izvades vads [platums_datuvārds-1:0] q); gala modulis

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 32

Sūtīt atsauksmes

7. ALTECC (kļūdu labošanas kods: kodētājs/dekodētājs) IP Core 683490 | 2020.10.05
7.4. VHDL komponentu deklarācija (ALTECC_ENCODER)
VHDL komponenta deklarācija atrodas VHDL dizainā File (.vhd) altera_mf_components.vhd bibliotēkasvhdlaltera_mf direktorijā.
komponents altecc_encoder generic (paredzētais_ierīces_ģimene:virkne := “nelietots”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED”;stringmccen_coder ”); port( aclr:in std_logic := '0'; pulkstenis:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_dataword-1 downto 0); q:out std_logic_vector -1 līdz 0)); gala sastāvdaļa;
7.5. VHDL komponenta deklarācija (ALTECC_DECODER)
VHDL komponenta deklarācija atrodas VHDL dizainā File (.vhd) altera_mf_components.vhd bibliotēkasvhdlaltera_mf direktorijā.
komponents altecc_decoder generic ( paredzēts_ierīces_ģimene:virkne := “nelietots”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED”;stringmccde_alcoder ”); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_codeword-1 downto 0); err_corrected_logic : deectedrd_logic out; : out std_logic; q:out std_logic_vector(width_dataword-1 līdz 0); syn_e: out std_logic); gala sastāvdaļa;
7.6. VHDL LIBRARY_USE deklarācija
VHDL LIBRARY-USE deklarācija nav nepieciešama, ja izmantojat VHDL komponentu deklarāciju.
BIBLIOTĒKA altera_mf; IZMANTOT altera_mf.altera_mf_components.all;
7.7. Kodētāja porti
Šajās tabulās ir norādīti ALTECC kodētāja IP kodola ievades un izvades porti.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 33

7. ALTECC (kļūdu labošanas kods: kodētājs/dekodētājs) IP Core 683490 | 2020.10.05

22. tabula. ALTECC kodētāja ievades porti

Ostas nosaukums

Obligāti

Apraksts

dati[]

Jā

Datu ievades ports. Ievades porta lielums ir atkarīgs no WIDTH_DATAWORD

parametra vērtība. Datu [] portā ir kodējamie neapstrādātie dati.

pulkstenis

Jā

Pulksteņa ievades ports, kas nodrošina pulksteņa signālu, lai sinhronizētu kodēšanas darbību.

Pulksteņa ports ir nepieciešams, ja LPM_PIPELINE vērtība ir lielāka par 0.

pulkstenis

Nē

Pulksteņa iespējošana. Ja tas ir izlaists, noklusējuma vērtība ir 1.

aclr

Nē

Asinhronā dzēšanas ievade. Aktīvo augsto aclr signālu var izmantot jebkurā laikā, lai

asinhroni notīrīt reģistrus.

23. tabula. ALTECC kodētāja izejas porti

Porta nosaukums q[]

Obligāti Jā

Apraksts
Kodēts datu izvades ports. Izvades porta lielums ir atkarīgs no WIDTH_CODEWORD parametra vērtības.

7.8. Dekodera porti

Šajās tabulās ir norādīti ALTECC dekodētāja IP kodola ievades un izvades porti.

24. tabula. ALTECC dekodera ievades porti

Ostas nosaukums

Obligāti

Apraksts

dati[]

Jā

Datu ievades ports. Ievades porta lielums ir atkarīgs no WIDTH_CODEWORD parametra vērtības.

pulkstenis

Jā

Pulksteņa ievades ports, kas nodrošina pulksteņa signālu, lai sinhronizētu kodēšanas darbību. Pulksteņa ports ir nepieciešams, ja LPM_PIPELINE vērtība ir lielāka par 0.

pulkstenis

Nē

Pulksteņa iespējošana. Ja tas ir izlaists, noklusējuma vērtība ir 1.

aclr

Nē

Asinhronā dzēšanas ievade. Aktīvo augsto aclr signālu var izmantot jebkurā laikā, lai asinhroni notīrītu reģistrus.

25. tabula. ALTECC dekodera izejas porti

Porta nosaukums q[]

Obligāti Jā

Apraksts
Dekodēts datu izvades ports. Izvades porta lielums ir atkarīgs no WIDTH_DATAWORD parametra vērtības.

err_detected Jā

Karoga signāls, kas atspoguļo saņemto datu statusu un norāda visas atrastās kļūdas.

err_correcte Jā d

Karoga signāls, lai atspoguļotu saņemto datu statusu. Apzīmē atrastu un labotu viena bita kļūdu. Jūs varat izmantot datus, jo tie jau ir laboti.

err_fatal

Jā

Karoga signāls, lai atspoguļotu saņemto datu statusu. Apzīmē atrastu, bet neizlabotu dubultbitu kļūdu. Jūs nedrīkstat izmantot datus, ja tiek apgalvots šis signāls.

sin_e

Nē

Izejas signāls, kas paaugstināsies ikreiz, kad paritātē tiek atklāta viena bita kļūda

biti.

7.9. Kodētāja parametri
Nākamajā tabulā ir norādīti ALTECC kodētāja IP kodola parametri.

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 34

Sūtīt atsauksmes

7. ALTECC (kļūdu labošanas kods: kodētājs/dekodētājs) IP Core 683490 | 2020.10.05

26. tabula. ALTECC kodētāja parametri

Parametra nosaukums

Tips

Obligāti

Apraksts

WIDTH_DATAWORD

Vesels skaitlis Jā

Norāda neapstrādāto datu platumu. Vērtības ir no 2 līdz 64. Ja tā ir izlaista, noklusējuma vērtība ir 8.

WIDTH_CODEWORD

Vesels skaitlis Jā

Norāda atbilstošā koda vārda platumu. Derīgās vērtības ir no 6 līdz 72, izņemot 9, 17, 33 un 65. Ja tā ir izlaista, noklusējuma vērtība ir 13.

LPM_PIPELINE

Vesels skaitlis Nr

Norāda ķēdes cauruļvadu. Vērtības ir no 0 līdz 2. Ja vērtība ir 0, porti nav reģistrēti. Ja vērtība ir 1, izvades porti tiek reģistrēti. Ja vērtība ir 2, tiek reģistrēti ievades un izvades porti. Ja tas ir izlaists, noklusējuma vērtība ir 0.

7.10. Dekodera parametri

Nākamajā tabulā ir uzskaitīti ALTECC dekodētāja IP pamata parametri.

27. tabula. ALTECC dekodera parametri

Parametra nosaukums WIDTH_DATAWORD

Ierakstiet Integer

Obligāti

Apraksts

Jā

Norāda neapstrādāto datu platumu. Vērtības ir no 2 līdz 64

noklusējuma vērtība ir 8.

WIDTH_CODEWORD

Vesels skaitlis

Jā

Norāda atbilstošā koda vārda platumu. Vērtības ir 6

līdz 72, izņemot 9, 17, 33 un 65. Ja tas ir izlaists, noklusējuma vērtība

ir 13.

LPM_PIPELINE

Vesels skaitlis

Nē

Norāda ķēdes reģistru. Vērtības ir no 0 līdz 2. Ja

vērtība ir 0, neviens reģistrs nav ieviests. Ja vērtība ir 1,

izvade ir reģistrēta. Ja vērtība ir 2, gan ievade, gan

produkcija ir reģistrēta. Ja vērtība ir lielāka par 2, papildus

reģistri tiek īstenoti izejā papildu

latentumi. Ja tas ir izlaists, noklusējuma vērtība ir 0.

Izveidojiet 'syn_e' portu

Vesels skaitlis

Nē

Ieslēdziet šo parametru, lai izveidotu syn_e portu.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 35

683490 | 2020.10.05 Sūtīt atsauksmes

8. Intel FPGA reizināšanas pievienotāja IP kodols

9. attēls.

Intel FPGA reizināšanas summa (Intel Stratix 10, Intel Arria 10 un Intel Cyclone 10 GX ierīces) vai ALTERA_MULT_ADD (Arria V, Stratix V un Cyclone V ierīces) IP kodols ļauj ieviest reizinātāja summētāju.

Nākamajā attēlā ir parādīti Intel FPGA reizināšanas summas vai ALTERA_MULT_ADD IP kodola porti.

Intel FPGA reizināšanas summa vai ALTERA_MULT_ADD porti

Intel FPGA reizināšanas summa vai ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] rezultāts[]

aclr0 aclr1

inst
Reizinātāja saskaitītājs pieņem ievades pārus, reizina vērtības kopā un pēc tam pieskaita vai atņem no visu pārējo pāru produktiem.
Ja visi ievades datu platumi ir 9 biti plati vai mazāki, funkcija izmanto 9 x 9 bitu ievades reizinātāja konfigurāciju DSP blokā ierīcēm, kas atbalsta 9 x 9 konfigurāciju. Ja nē, DSP bloks izmanto 18 × 18 bitu ievades reizinātājus, lai apstrādātu datus ar platumu no 10 bitiem līdz 18 bitiem. Ja dizainā ir vairāki Intel FPGA reizināšanas pievienotāja vai ALTERA_MULT_ADD IP kodoli, funkcijas tiek izplatītas kā

ISO 9001: 2015 reģistrēts

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05
pēc iespējas vairāk dažādu DSP bloku, lai maršrutēšana uz šiem blokiem būtu elastīgāka. Mazāks reizinātāju skaits vienā DSP blokā ļauj izvēlēties vairāk maršrutēšanas blokā, samazinot ceļus uz pārējo ierīci.
DSP blokā tiek ievietoti arī reģistri un papildu konveijera reģistri šādiem signāliem: · Datu ievade · Parakstīta vai neparakstīta atlase · Pievienot vai atņemt atlasi · Reizinātāju produkti
Izvades rezultāta gadījumā pirmais reģistrs tiek ievietots DSP blokā. Tomēr papildu latentuma reģistri tiek ievietoti loģiskajos elementos ārpus bloka. DSP bloka perifērijas ierīce, tostarp datu ievade reizinātājā, vadības signāla ieejas un summētāja izejas, izmanto regulāru maršrutēšanu, lai sazinātos ar pārējo ierīci. Visi funkcijas savienojumi izmanto īpašu maršrutēšanu DSP blokā. Šajā īpašajā maršrutēšanā ir iekļautas maiņu reģistru ķēdes, kad atlasāt iespēju pārslēgt reizinātāja reģistrētos ievades datus no viena reizinātāja uz blakus esošo reizinātāju.
Lai iegūtu papildinformāciju par DSP blokiem jebkurā Stratix V un Arria V ierīču sērijā, skatiet attiecīgo rokasgrāmatu sadaļu DSP bloki lapā Literatūra un tehniskā dokumentācija.
Saistītā informācija AN 306: Multiplikatoru ieviešana FPGA ierīcēs
Sniedz plašāku informāciju par reizinātāju ieviešanu, izmantojot DSP un atmiņas blokus Intel FPGA ierīcēs.
8.1. Funkcijas
Intel FPGA reizināšanas summa vai ALTERA_MULT_ADD IP kodols piedāvā šādas funkcijas: · ģenerē reizinātāju, lai veiktu divu sarežģītu reizināšanas darbības.
skaitļi Piezīme: veidojot reizinātājus, kas ir lielāki par sākotnēji atbalstīto izmēru, var/
būs veiktspējas ietekme, kas izriet no DSP bloku kaskādes. · Atbalsta datu platumu 1 256 biti · Atbalsta parakstīto un neparakstīto datu attēlojuma formātu · Atbalsta konveijeru veidošanu ar konfigurējamu ievades latentumu · Nodrošina iespēju dinamiski pārslēgties starp parakstīto un neparakstīto datu atbalstu · Nodrošina iespēju dinamiski pārslēgties starp pievienošanas un atņemšanas darbību · Atbalsta pēc izvēles asinhronās un sinhronās dzēšanas un pulksteņa iespējošanas ieejas porti · Atbalsta sistoliskās aizkaves reģistra režīmu · Atbalsta iepriekšēju summētāju ar 8 priekšslodzes koeficientiem katram reizinātājam · Atbalsta priekšslodzes konstanti, lai papildinātu akumulatora atgriezenisko saiti

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 37

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

8.1.1. Iepriekšējais pievienotājs
Izmantojot iepriekšēju saskaitītāju, pievienošana vai atņemšana tiek veikta pirms reizinātāja ievadīšanas.
Ir pieci pirmspievienošanas režīmi: · Vienkāršais režīms · Koeficienta režīms · Ievades režīms · Kvadrātveida režīms · Pastāvīgais režīms

Piezīme:

Ja tiek izmantots priekšsummētājs (priekšsummētāja koeficients/ievades/kvadrātveida režīms), visiem datu ievadiem reizinātājā ir jābūt vienādam pulksteņa iestatījumam.

8.1.1.1. Pirms pievienošanas vienkāršais režīms

Šajā režīmā abi operandi tiek iegūti no ievades portiem, un priekšsummētājs netiek izmantots vai apiets. Šis ir noklusējuma režīms.

10. attēls. Vienkāršais režīms pirms pievienotāja
a0 b0

Multi0

rezultāts

8.1.1.2. Pirmssummēšanas koeficienta režīms
Šajā režīmā viens reizinātāja operands tiek iegūts no priekšsummas, bet otrs operands tiek iegūts no iekšējās koeficientu krātuves. Koeficientu glabāšana pieļauj līdz 8 iepriekš iestatītām konstantēm. Koeficientu atlases signāli ir coefsel[0..3].
Šis režīms ir izteikts šādā vienādojumā.

Tālāk ir parādīts reizinātāja pirmssummētāja koeficienta režīms.

11. attēls. Koeficienta režīms pirms saskaitīšanas

Preadder

Multi0

+/-

rezultāts

coefsel0 koef

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 38

Sūtīt atsauksmes

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05
8.1.1.3. Pirmssummētāja ievades režīms Šajā režīmā viens reizinātāja operands tiek iegūts no priekšsummētāja, bet otrs operands tiek iegūts no datac[] ievades porta. Šis režīms ir izteikts šādā vienādojumā.

Tālāk ir parādīts reizinātāja ievades režīms pirms summēšanas.

12. attēls. Iepriekšēja pievienotāja ievades režīms
a0 b0

Multi0

+/-

rezultāts

8.1.1.4. Kvadrātveida režīms pirms pievienotāja Šis režīms ir izteikts šādā vienādojumā.

Tālāk ir parādīts divu reizinātāju kvadrātveida režīms pirms saskaitīšanas.

13. attēls. Kvadrātveida režīms pirms pievienotāja
a0 b0

Multi0

+/-

rezultāts

8.1.1.5. Pastāvīgais režīms pirms pievienotāja
Šajā režīmā viens reizinātāja operands tiek iegūts no ievades porta, bet otrs operands tiek iegūts no iekšējās koeficientu krātuves. Koeficientu glabāšana pieļauj līdz 8 iepriekš iestatītām konstantēm. Koeficientu atlases signāli ir coefsel[0..3].
Šis režīms ir izteikts šādā vienādojumā.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 39

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

Nākamajā attēlā parādīts reizinātāja konstantes režīms pirms summēšanas.

14. attēls. Iepriekšēja pievienotāja pastāvīgais režīms
a0

Multi0

rezultāts

coefsel0
koef
8.1.2. Sistoliskās kavēšanās reģistrs
Sistoliskajā arhitektūrā ievades dati tiek ievadīti reģistru kaskādē, kas darbojas kā datu buferis. Katrs reģistrs nodrošina ievadi sample uz reizinātāju, kur tas tiek reizināts ar attiecīgo koeficientu. Ķēdes summētājs saglabā pakāpeniski apvienotos rezultātus no reizinātāja un iepriekš reģistrēto rezultātu no ķēdes[] ievades porta, lai izveidotu gala rezultātu. Katrs reizināšanas pievienošanas elements ir jāatliek par vienu ciklu, lai, saskaitot kopā, rezultāti tiktu atbilstoši sinhronizēti. Katra secīgā aizkave tiek izmantota, lai risinātu gan koeficientu atmiņu, gan to attiecīgo reizināšanas saskaitīšanas elementu datu buferi. Piemēram,ample, viena aizkave otrajam reizināšanas-summēšanas elementam, divas aizkaves trešajam reizināšanas-summēšanas elementam un tā tālāk.
15. attēls. Sistoliskie reģistri
Sistoliskie reģistri

x(t) c(0)

S-1

c(1)

S-1

c(2)

S-1

c(N-1)

S-1

S -1 g(t)

x(t) apzīmē rezultātus no nepārtrauktas ievades s plūsmasamples un y(t)
apzīmē ievades s kopas summēšanuamples, un laikā, reizināts ar viņu
attiecīgie koeficienti. Gan ievades, gan izvades rezultāti plūst no kreisās puses uz labo. Ar c(0) līdz c(N-1) apzīmē koeficientus. Sistoliskās aizkaves reģistri ir apzīmēti ar S-1, bet 1 apzīmē vienu pulksteņa aizkavi. Sistoliskās aizkaves reģistri tiek pievienoti plkst
ievades un izejas konveijera izveidei tādā veidā, kas nodrošina rezultātus no
reizinātāja operands un uzkrātās summas paliek sinhronas. Šis apstrādes elements
tiek replicēts, lai izveidotu ķēdi, kas aprēķina filtrēšanas funkciju. Šī funkcija ir
izteikts nākamajā vienādojumā.

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 40

Sūtīt atsauksmes

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

N apzīmē akumulatorā ievadīto datu ciklu skaitu, y(t) apzīmē izvadi laikā t, A(t) apzīmē ievadi laikā t, un B(i) ir koeficienti. t un i vienādojumā atbilst noteiktam laika momentam, tāpēc, lai aprēķinātu izvadi sample y(t) brīdī t, ievades s grupaamples N dažādos laika punktos vai A(n), A(n-1), A(n-2), … A(n-N+1). N ieejas s grupaamples tiek reizināti ar N koeficientiem un summēti kopā, lai izveidotu gala rezultātu y.
Sistoliskā reģistra arhitektūra ir pieejama tikai režīmiem summa-of-2 un sum-of-4. Abiem sistoliskā reģistra arhitektūras režīmiem pirmais ķēdes signāls ir jāsaista ar 0.
Nākamajā attēlā parādīta 2 reizinātāju sistoliskā aizkaves reģistra ieviešana.
16. attēls. Sistoliskā aizkaves reģistra ieviešana 2 reizinātājiem
ķēdē

Multi0

+/-

Multi1

+/-

rezultāts
Divu reizinātāju summa ir izteikta šādā vienādojumā.
Nākamajā attēlā parādīta 4 reizinātāju sistoliskā aizkaves reģistra ieviešana.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 41

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

17. attēls. Sistoliskā aizkaves reģistra ieviešana 4 reizinātājiem
ķēdē

Multi0

+/-

Multi1

+/-

Multi2

+/-

Multi3

+/-

rezultāts
Četru reizinātāju summa ir izteikta šādā vienādojumā. 18. attēls. 4 reizinātāju summa
Tālāk ir norādīts advantagSistoliskā reģistra ieviešanas esības: · Samazina DSP resursu izmantošanu · Iespējo efektīvu kartēšanu DSP blokā, izmantojot ķēdes papildinātāja struktūru

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 42

Sūtīt atsauksmes

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

8.1.3. Iepriekšējas ielādes konstante
Priekšslodzes konstante kontrolē akumulatora operandu un papildina akumulatora atgriezenisko saiti. Derīgā LOADCONST_VALUE ir diapazonā no 0. Konstantā vērtība ir vienāda ar 64N, kur N = LOADCONST_VALUE. Ja LOADCONST_VALUE ir iestatīts uz 2, konstantā vērtība ir vienāda ar 64. Šo funkciju var izmantot kā neobjektīvu noapaļošanu.
Nākamajā attēlā parādīta pirmsslodzes konstante ieviešana.
19. attēls. Priekšslodzes konstante

Akumulatoru atsauksmes

nemainīgs

Multi0

+/-

Multi1

+/b1

rezultāts

accum_sload sload_acum

Skatiet tālāk norādītos IP kodolus, lai uzzinātu par citām reizinātāju ieviešanām: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Dubultais akumulators
Dubultā akumulatora funkcija pievieno papildu reģistru akumulatora atgriezeniskās saites ceļā. Dubultā akumulatora reģistrs seko izvades reģistram, kurā ietilpst pulkstenis, pulksteņa iespējošana un aclr. Papildu akumulatoru reģistrs atgriež rezultātu ar viena cikla aizkavi. Šī funkcija ļauj jums izveidot divus akumulatoru kanālus ar vienādu resursu skaitu.
Nākamajā attēlā parādīta dubultā akumulatora ieviešana.

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 43

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

20. attēls. Dubultais akumulators

Dubultā akumulatora reģistrs

Akumulatora atgriezeniskā saite

Multi0

+/-

Multi1

+/b1

Izvades rezultāts Izvades reģistrs

8.2. Verilog HDL prototips
Jūs varat atrast Intel FPGA reizināšanas summas vai ALTERA_MULT_ADD Verilog HDL prototipu file (altera_mult_add_rtl.v) sadaļā bibliotēkumegafunkciju direktorijs.
8.3. VHDL komponentu deklarācija
VHDL komponenta deklarācija atrodas altera_lnsim_components.vhd failā bibliotēkasvhdl altera_lnsim direktorijā.
8.4. VHDL LIBRARY_USE deklarācija
VHDL LIBRARY-USE deklarācija nav nepieciešama, ja izmantojat VHDL komponentu deklarāciju.
BIBLIOTĒKA altera_mf; IZMANTOT altera_mf.altera_mf_components.all;

8.5. Signāli

Šajās tabulās ir norādīti Multiply Sumder Intel FPGA IPor ALTERA_MULT_ADD IP kodola ievades un izejas signāli.

28. tabula. Intel FPGA IP vai ALTERA_MULT_ADD ievades signālu reizināšanas summa

Signāls

Obligāti

Apraksts

data_0[]/dataa_1[]/

Jā

data_2[]/dataa_3[]

Datu ievade reizinātājā. Ievades ports [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] plats
turpinājums…

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 44

Sūtīt atsauksmes

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

Signāls datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] pulkstenis[1:0] aclr[1:0] sclr[1:0] en [1:0] signa
zīmeb
scanina[] accum_sload

Obligāti Jā Nē
Nē Nē Nē Nē
Nē
Nē Nē

Apraksts
Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šiem signāliem. Ja šiem signāliem sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Datu ievade reizinātājā. Ievades signāls [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] plats Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šiem signāliem. Ja šiem signāliem sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Datu ievade reizinātājā. Ievades signāls [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] plats Atlasiet INPUT parametram Select preadder mode, lai iespējotu šos signālus. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šiem signāliem. Ja šiem signāliem sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Pulksteņa ievades ports uz atbilstošo reģistru. Šo signālu var izmantot jebkurš reģistrs IP kodolā. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šiem signāliem. Ja šiem signāliem sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Asinhrona dzēšanas ievade attiecīgajā reģistrā. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šiem signāliem. Ja šiem signāliem sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Sinhronā dzēšanas ievade attiecīgajā reģistrā. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību X šiem signāliem. Ja šiem signāliem sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos
Iespējot signāla ievadi attiecīgajā reģistrā. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šiem signāliem. Ja šiem signāliem sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Norāda reizinātāja ievades A skaitlisko attēlojumu. Ja signāla signāls ir augsts, reizinātājs reizinātāja ieejas A signālu apstrādā kā skaitli ar zīmi. Ja signāla signāls ir zems, reizinātājs apstrādā reizinātāja ieejas A signālu kā neparakstītu skaitli. Lai iespējotu šo signālu, atlasiet MAINĪGAIS vienumam Kāds ir reizinātāju attēlojuma formāts A ievades parametru. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šim signālam. Ja šai ievadei sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Norāda reizinātāja ieejas B signāla skaitlisko attēlojumu. Ja signbb signāls ir augsts, reizinātājs apstrādā reizinātāja ieejas B signālu kā ar divkāršu komplementa skaitli. Ja signb signāls ir zems, reizinātājs apstrādā reizinātāja ieejas B signālu kā neparakstītu skaitli. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šim signālam. Ja šai ievadei sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Ievade skenēšanas ķēdei A. Ieejas signāla platums [WIDTH_A – 1, … 0]. Ja parametra INPUT_SOURCE_A vērtība ir SCANA, ir nepieciešams signāls scanina[].
Dinamiski norāda, vai akumulatora vērtība ir nemainīga. Ja accum_sload signāls ir zems, tad reizinātāja izvade tiek ielādēta akumulatorā. Neizmantojiet accum_sload un sload_accum vienlaicīgi.
turpinājums…

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 45

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

Signāls sload_acum
ķēde[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Nepieciešams Nr
Nē Nē
Nē
Nē Nē Nē Nē

Apraksts
Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šim signālam. Ja šai ievadei sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Dinamiski norāda, vai akumulatora vērtība ir nemainīga. Ja sload_accum signāls ir augsts, tad reizinātāja izeja tiek ielādēta akumulatorā. Neizmantojiet accum_sload un sload_accum vienlaicīgi. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šim signālam. Ja šai ievadei sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Summētāja rezultātu ievades kopne no iepriekšējām stage. Ieejas signāla platums [WIDTH_CHAININ – 1, … 0].
Veiciet saskaitīšanu vai atņemšanu izejām no pirmā reizinātāju pāra. Ievadiet 1 signālam addnsub1, lai pievienotu izejas no pirmā reizinātāju pāra. Ievadiet 0 signālam addnsub1, lai atņemtu izejas no pirmā reizinātāju pāra. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šim signālam. Ja šai ievadei sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Veiciet saskaitīšanu vai atņemšanu izejām no pirmā reizinātāju pāra. 1. ievade addnsub3 signālam, lai pievienotu izejas no otrā reizinātāju pāra. Ievadiet 0 addnsub3 signālam, lai atņemtu izejas no pirmā reizinātāju pāra. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šim signālam. Ja šai ievadei sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Koeficienta ievades signāls[0:3] pirmajam reizinātājam. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šim signālam. Ja šai ievadei sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Koeficienta ievades signāls[0:3] otrajam reizinātājam. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šim signālam. Ja šai ievadei sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Koeficienta ieejas signāla [0:3] trešajam reizinātājam. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šim signālam. Ja šai ievadei sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.
Koeficienta ievades signāls [0:3] ceturtajam reizinātājam. Simulācijas modelis šim IP atbalsta nenoteiktu ieejas vērtību (X) šim signālam. Ja šai ievadei sniedzat X vērtību, X vērtība tiek izplatīta izejas signālos.

29. tabula. Intel FPGA IP izejas signālu reizināšanas summa

Signāls

Obligāti

Apraksts

rezultāts []

Jā

Reizinātāja izejas signāls. Izejas signāla platums [WIDTH_RESULT – 1 … 0]

Simulācijas modelis šim IP atbalsta nenoteiktu izvades vērtību (X). Ja kā ievadi norādāt X vērtību, X vērtība tiek izplatīta šajā signālā.

Scanouta []

Nē

Skenēšanas ķēdes A izeja. Izejas signāla platums [WIDTH_A – 1...0].

Atlasiet vairāk nekā 2, lai iegūtu reizinātāju skaitu, un izvēlieties Skenēt ķēdes ievadi parametram Kāda ir reizinātāja ieeja A, kas savienota ar parametru, lai iespējotu šo signālu.

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 46

Sūtīt atsauksmes

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

8.6. Parametri

8.6.1. Vispārīgi cilne

30. tabula. Vispārīgi cilne

Parametrs

IP ģenerēts parametrs

Vērtība

Kāds ir reizinātāju skaits?

skaits_of_m 1 – 4 koeficienti

Cik platām jābūt A width_a ievades kopnēm?

1-256

Cik platām jābūt B width_b ievades kopnēm?

1-256

Cik platai jābūt “rezultāta” izvades kopnei?

platums_rezultāts

1-256

Izveidojiet saistītu pulksteņa iespējotu katram pulkstenim

gui_associate Ieslēgts d_clock_enabl Izslēgts e

8.6.2. Papildu režīmu cilne

31. tabula. Papildu režīmu cilne

Parametrs

IP ģenerēts parametrs

Vērtība

Izvadu konfigurācija

Reģistrēt papildinātāja vienības izvadi

gui_output_re Ieslēgts

ģister

Izslēgts

Kāds ir pulksteņa ievades avots?

gui_output_re gister_clock

Pulkstenis0 Pulkstenis1 Pulkstenis2

Kāds ir asinhronās skaidras ievades avots?

gui_output_re gister_aclr

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots?

gui_output_re gister_sclr

NAV SCLR0 SCLR1

Papildinātāja darbība

Kāda darbība jāveic ar pirmā reizinātāju pāra izvadiem?

gui_multiplier 1_direction

ADD, SUB, VARIABLE

Noklusējuma vērtība 1
16

Apraksts
Reizinātāju skaits, kas jāsaskaita kopā. Vērtības ir no 1 līdz 4. Norādiet dataa[] porta platumu.

Norādiet datub[] porta platumu.

Norādiet rezultāta [] porta platumu.

Izslēgts

Atlasiet šo opciju, lai izveidotu pulksteņa iespējotu

katram pulkstenim.

Noklusējuma vērtība

Apraksts

Izslēgts pulkstenis0
NEVIENS NEVIENS

Atlasiet šo opciju, lai iespējotu papildinātāja moduļa izvades reģistru.
Atlasiet Pulkstenis0, Pulkstenis1 vai Pulkstenis2, lai iespējotu un norādītu izvades reģistru pulksteņa avotu. Lai iespējotu šo parametru, ir jāatlasa pievienotāja vienības reģistra izvade.
Norāda asinhrono dzēšanas avotu summatora izvades reģistram. Lai iespējotu šo parametru, ir jāatlasa pievienotāja vienības reģistra izvade.
Norāda summatora izvades reģistra sinhrono dzēšanas avotu. Lai iespējotu šo parametru, ir jāatlasa pievienotāja vienības reģistra izvade.

PIEVIENOT

Atlasiet saskaitīšanas vai atņemšanas darbību, kas jāveic izvadiem starp pirmo un otro reizinātāju.
· Izvēlieties PIEVIENOT, lai veiktu pievienošanas darbību.
· Izvēlieties SUB, lai veiktu atņemšanas darbību.
· Atlasiet VARIABLE, lai izmantotu addnsub1 portu dinamiskai saskaitīšanas/atņemšanas kontrolei.
turpinājums…

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 47

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

Parametrs

IP ģenerēts parametrs

Vērtība

Reģistrējiet ievadi “addnsub1”.

gui_addnsub_ On multiplier_reg Off ister1

Kāds ir pulksteņa ievades avots?

gui_addnsub_ multiplier_reg ister1_clock

Pulkstenis0 Pulkstenis1 Pulkstenis2

Kāds ir asinhronās skaidras ievades avots?

gui_addnsub_ multiplier_aclr 1

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots?

gui_addnsub_ multiplier_sclr 1

NAV SCLR0 SCLR1

Kāda darbība jāveic ar otrā reizinātāju pāra izejām?

gui_multiplier 3_direction

ADD, SUB, VARIABLE

Reģistrējiet ievadi “addnsub3”.

gui_addnsub_ On multiplier_reg Off ister3

Kāds ir pulksteņa ievades avots?

gui_addnsub_ multiplier_reg ister3_clock

Pulkstenis0 Pulkstenis1 Pulkstenis2

Noklusējuma vērtība
Izslēgts pulkstenis0 NEVIENS NEVIENS PIEVIENOT
Izslēgts pulkstenis0

Apraksts
Ja ir atlasīta vērtība VARIABLE: · Pārvadīt addnsub1 signālu uz augstu
pievienošanas darbība. · Pārvadīt addnsub1 signālu uz zemu
atņemšanas operācija. Lai iespējotu šo parametru, ir jāatlasa vairāk nekā divi reizinātāji.
Atlasiet šo opciju, lai iespējotu ievades reģistru addnsub1 portam. Lai iespējotu šo parametru, ir jāatlasa VARIABLE vienumam Kāda darbība jāveic ar pirmā reizinātāju pāra izvadiem.
Atlasiet Pulkstenis0, Pulkstenis1 vai Pulkstenis2, lai norādītu ievades pulksteņa signālu reģistram addnsub1. Lai iespējotu šo parametru, ir jāatlasa 'addnsub1' ievades reģistrēšana.
Norāda asinhrono dzēšanas avotu reģistram addnsub1. Lai iespējotu šo parametru, ir jāatlasa 'addnsub1' ievades reģistrēšana.
Norāda sinhrono dzēšanas avotu reģistram addnsub1. Lai iespējotu šo parametru, ir jāatlasa 'addnsub1' ievades reģistrēšana.
Atlasiet saskaitīšanas vai atņemšanas darbību, kas jāveic izvadiem starp trešo un ceturto reizinātāju. · Izvēlieties PIEVIENOT, lai veiktu pievienošanu
darbību. · Izvēlieties SUB, lai veiktu atņemšanu
darbība. · Atlasiet VARIABLE, lai izmantotu addnsub1
ports dinamiskai saskaitīšanas/atņemšanas kontrolei. Ja ir atlasīta vērtība VARIABLE: · Pārvadīt addnsub1 signālu uz augstu, lai pievienotu darbību. · Pārvadīt addnsub1 signālu uz zemu atņemšanas darbībai. Jums ir jāatlasa vērtība 4 parametram Kāds ir reizinātāju skaits? lai iespējotu šo parametru.
Atlasiet šo opciju, lai iespējotu addnsub3 signāla ievades reģistru. Lai iespējotu šo parametru, ir jāatlasa VARIABLE vienumam Kāda darbība jāveic ar otrā reizinātāju pāra izvadiem.
Atlasiet Pulkstenis0, Pulkstenis1 vai Pulkstenis2, lai norādītu ievades pulksteņa signālu reģistram addnsub3. Lai iespējotu šo parametru, ir jāatlasa 'addnsub3' ievades reģistrēšana.
turpinājums…

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 48

Sūtīt atsauksmes

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

Parametrs
Kāds ir asinhronās skaidras ievades avots?

IP ģenerēts parametrs

Vērtība

gui_addnsub_ multiplier_aclr 3

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots?

gui_addnsub_ multiplier_sclr 3

NAV SCLR0 SCLR1

Polaritātes iespējošana `use_subadd'

gui_use_subn Ieslēgts

pievienot

Izslēgts

8.6.3. Reizinātāju cilne

32. tabula. Reizinātāji Tab

Parametrs

IP ģenerēts parametrs

Vērtība

Kas ir

gui_represent

reprezentācijas formāts ation_a

reizinātāju A ieejām?

PARAKSTS, NEPARAKSTĪTS, MAINĪGS

Reģistrēt `signa' ievadi

gui_register_s ieslēgts

igna

Izslēgts

Kāds ir pulksteņa ievades avots?

gui_register_s igna_clock

Pulkstenis0 Pulkstenis1 Pulkstenis2

Kāds ir asinhronās skaidras ievades avots?

gui_register_s igna_aclr

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots?

gui_register_s igna_sclr

NAV SCLR0 SCLR1

Kas ir

gui_represent

reprezentācijas formāts ation_b

reizinātāju B ieejām?

PARAKSTS, NEPARAKSTĪTS, MAINĪGS

Reģistrējiet `signb' ievadi

gui_register_s ieslēgts

ignb

Izslēgts

Noklusējuma vērtība NONE
NEVIENS

Apraksts
Norāda asinhrono dzēšanas avotu reģistram addnsub3. Lai iespējotu šo parametru, ir jāatlasa 'addnsub3' ievades reģistrēšana.
Norāda addnsub3 reģistra sinhrono dzēšanas avotu. Lai iespējotu šo parametru, ir jāatlasa 'addnsub3' ievades reģistrēšana.

Izslēgts

Izvēlieties šo opciju, lai mainītu funkciju

no addnsub ievades porta.

Atņemšanas darbībai iestatiet addnsub uz augstu.

Pārvietojiet addnsub uz zemu, lai pievienotu darbību.

Noklusējuma vērtība

Apraksts

NEPARAKSTĪTS Norādiet reizinātāja A ievades attēlojuma formātu.

Izslēgts

Atlasiet šo opciju, lai iespējotu signālu

reģistrēties.

Ir jāatlasa VARIABLE vērtība opcijai Kāds ir reizinātāja A ievades attēlojuma formāts? parametru, lai iespējotu šo opciju.

Pulkstenis0

Atlasiet Pulkstenis0, Pulkstenis1 vai Pulkstenis2, lai iespējotu un norādītu signāla reģistra ievades pulksteņa signālu.
Lai iespējotu šo parametru, ir jāatlasa Signa ievades reģistrēšana.

NEVIENS

Norāda parakstu reģistra asinhrono dzēšanas avotu.
Lai iespējotu šo parametru, ir jāatlasa Signa ievades reģistrēšana.

NEVIENS

Norāda signālu reģistra sinhrono dzēšanas avotu.
Lai iespējotu šo parametru, ir jāatlasa Signa ievades reģistrēšana.

NEPARAKSTĪTS Norādiet reizinātāja B ievades attēlojuma formātu.

Izslēgts

Atlasiet šo opciju, lai iespējotu signb

reģistrēties.

turpinājums…

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 49

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

Parametrs

IP ģenerēts parametrs

Vērtība

Noklusējuma vērtība

Kāds ir pulksteņa ievades avots?

gui_register_s ignb_clock

Pulkstenis0 Pulkstenis1 Pulkstenis2

Pulkstenis0

Kāds ir asinhronās skaidras ievades avots?

gui_register_s ignb_aclr

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots?

gui_register_s ignb_sclr

NAV SCLR0 SCLR1

Ievades konfigurācija
Reģistrējiet reizinātāja A ievadi
Kāds ir pulksteņa ievades avots?

gui_input_reg Ieslēgts

ister_a

Izslēgts

gui_input_reg ister_a_clock

Pulkstenis0 Pulkstenis1 Pulkstenis2

NEVIENS NEVIENS
Izslēgts pulkstenis0

Kāds ir asinhronās skaidras ievades avots?

gui_input_reg ister_a_aclr

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots?

gui_input_reg ister_a_sclr

NAV SCLR0 SCLR1

Reģistrējiet reizinātāja B ievadi
Kāds ir pulksteņa ievades avots?

gui_input_reg Ieslēgts

ister_b

Izslēgts

gui_input_reg ister_b_clock

Pulkstenis0 Pulkstenis1 Pulkstenis2

NAV NAV Izslēgts pulkstenis0

Kāds ir asinhronās skaidras ievades avots?

gui_input_reg ister_b_aclr

NAV ACLR0 ACLR1

NEVIENS

Kāds ir sinhronās dzēšanas ievades avots?

gui_input_reg ister_b_sclr

NAV SCLR0 SCLR1

NEVIENS

Ar ko ir pieslēgta reizinātāja ieeja A?

gui_multiplier Reizinātāja ievade Reizinātājs

_a_ievade

Skenēt ķēdes ievades ievadi

Apraksts
Ir jāatlasa VARIABLE vērtība opcijai Kāds ir multiplikatoru B ievades attēlojuma formāts? parametru, lai iespējotu šo opciju.
Izvēlieties Clock0, Clock1 vai Clock2, lai iespējotu un norādītu signb reģistra ievades pulksteņa signālu. Lai iespējotu šo parametru, ir jāatlasa Reģistrēt `signb' ievadi.
Norāda signb reģistra asinhrono dzēšanas avotu. Lai iespējotu šo parametru, ir jāatlasa Reģistrēt `signb' ievadi.
Norāda signb reģistra sinhrono dzēšanas avotu. Lai iespējotu šo parametru, ir jāatlasa Reģistrēt `signb' ievadi.
Atlasiet šo opciju, lai iespējotu datu ievades kopnes ievades reģistru.
Izvēlieties Clock0, Clock1 vai Clock2, lai iespējotu un norādītu datu ievades kopnes reģistra ievades pulksteņa signālu. Lai iespējotu šo parametru, ir jāatlasa reizinātāja reģistrēšanas ievade A.
Norāda datu ievades kopnes reģistra asinhrono dzēšanas avotu. Lai iespējotu šo parametru, ir jāatlasa reizinātāja reģistrēšanas ievade A.
Norāda datu ievades kopnes reģistra sinhrono dzēšanas avotu. Lai iespējotu šo parametru, ir jāatlasa reizinātāja reģistrēšanas ievade A.
Atlasiet šo opciju, lai iespējotu datu bāzes ievades kopnes ievades reģistru.
Atlasiet Clock0 , Clock1 vai Clock2, lai iespējotu un norādītu reģistra ievades pulksteņa signālu datu bāzes ievades kopnei. Lai iespējotu šo parametru, ir jāatlasa reizinātāja reģistrēšanas ievade B.
Norāda reģistra asinhrono skaidru avotu datu bāzes ievades kopnei. Lai iespējotu šo parametru, ir jāatlasa reizinātāja reģistrēšanas ievade B.
Norāda datu bāzes ievades kopnes reģistra sinhrono dzēšanas avotu. Lai iespējotu šo parametru, ir jāatlasa reizinātāja reģistrēšanas ievade B.
Izvēlieties ievades avotu reizinātāja A ieejai.
turpinājums…

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 50

Sūtīt atsauksmes

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

Parametrs

IP ģenerēts parametrs

Vērtība

Scanout A reģistra konfigurācija

Reģistrējiet skenēšanas ķēdes izvadi

gui_scanouta Ieslēgts

_reģistrēties

Izslēgts

Kāds ir pulksteņa ievades avots?

gui_scanouta _register_cloc k

Pulkstenis0 Pulkstenis1 Pulkstenis2

Kāds ir asinhronās skaidras ievades avots?

gui_scanouta _register_aclr

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots?

gui_scanouta _register_sclr

NAV SCLR0 SCLR1

8.6.4. Preadder Tab

33. tabula. Preadder Tab

Parametrs

IP ģenerēts parametrs

Vērtība

Izvēlieties preadder režīmu

preadder_mo de

VIENKĀRŠS, KOEF., IEVADE, KVADRĀTS, KONSTANT

Noklusējuma vērtība

Apraksts
Atlasiet Reizinātāja ievade, lai izmantotu datu ievades kopni kā reizinātāja avotu. Atlasiet Skenēt ķēdes ievadi, lai izmantotu skenēšanas ievades kopni kā reizinātāja avotu un iespējotu skenēšanas izvades kopni. Šis parametrs ir pieejams, ja vienumam Kāds ir reizinātāju skaits atlasāt 2, 3 vai 4? parametrs.

Izslēgts pulkstenis0 NAV NAV

Atlasiet šo opciju, lai iespējotu izvades reģistru Scanouta izvades kopnei.
Jums ir jāatlasa Skenēt ķēdes ievadi, ar kuru ir savienota reizinātāja A ieeja? parametru, lai iespējotu šo opciju.
Izvēlieties Clock0, Clock1 vai Clock2, lai iespējotu un norādītu reģistra ievades pulksteņa signālu skenēšanas izvades kopnei.
Lai iespējotu šo opciju, ir jāieslēdz skenēšanas ķēdes parametra reģistra izvade.
Norāda reģistra asinhrono dzēšanas avotu Scanouta izvades kopnei.
Lai iespējotu šo opciju, ir jāieslēdz skenēšanas ķēdes parametra reģistra izvade.
Norāda reģistra sinhrono dzēšanas avotu Scanouta izvades kopnei.
Lai iespējotu šo opciju, ir jāatlasa skenēšanas ķēdes parametra reģistrēšanas izvade.

Noklusējuma vērtība
VIENKĀRŠI

Apraksts
Norāda preadder moduļa darbības režīmu. VIENKĀRŠS: šis režīms apiet preadder. Šis ir noklusējuma režīms. COEF: šis režīms izmanto preadder un coefsel ievades kopnes izvadi kā reizinātāja ievadi. IEVADE: šajā režīmā kā reizinātāja ievadi tiek izmantota preadder un datu ievades kopne. Kvadrāts: šajā režīmā preadder izvade tiek izmantota kā reizinātāja ievadi.
turpinājums…

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 51

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

Parametrs

IP ģenerēts parametrs

Vērtība

Izvēlieties preadder virzienu

gui_preadder PIEVIENOT,

_virziens

SUB

Cik platām jābūt C width_c ievades kopnēm?

1-256

Datu C ievades reģistra konfigurācija

Reģistrēt datu ievadi

gui_datac_inp Ieslēgts

ut_register

Izslēgts

Kāds ir pulksteņa ievades avots?

gui_datac_inp ut_register_cl ock

Pulkstenis0 Pulkstenis1 Pulkstenis2

Kāds ir asinhronās skaidras ievades avots?

gui_datac_inp ut_register_a clr

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots?

gui_datac_inp ut_register_sc lr

NAV SCLR0 SCLR1

Koeficienti
Cik platam jābūt koeficienta platumam?

platuma_koef

1-27

Koefu reģistra konfigurācija

Reģistrējiet koefsela ievadi

gui_coef_regi Ieslēgts

ster

Izslēgts

Kāds ir pulksteņa ievades avots?

gui_coef_regi ster_clock

Pulkstenis0 Pulkstenis1 Pulkstenis2

Noklusējuma vērtība
PIEVIENOT
16

Apraksts
PASTĀVĪGS: šajā režīmā kā reizinātāja ievadi tiek izmantota datu ievades kopne ar priekšsēdētāja apiešanu un koefsela ievades kopne.
Norāda preadder darbību. Lai iespējotu šo parametru, atlasiet šo opciju Select preadder mode: · COEF · INPUT · SQUARE vai · CONSTANT.
Norāda C ievades kopnes bitu skaitu. Lai iespējotu šo parametru, ir jāatlasa INPUT opcijai Select preadder mode.

Pulkstenī0 NEVIENS NEVIENS

Atlasiet šo opciju, lai iespējotu datu ievades kopnes ievades reģistru. Lai iespējotu šo opciju, INPUT ir jāiestata uz Select preadder mode parametru.
Atlasiet Pulkstenis0, Pulkstenis1 vai Pulkstenis2, lai norādītu ievades pulksteņa signālu datu ievades reģistram. Lai iespējotu šo parametru, ir jāizvēlas Reģistrēt datu ievadi.
Norāda datu ievades reģistra asinhrono dzēšanas avotu. Lai iespējotu šo parametru, ir jāizvēlas Reģistrēt datu ievadi.
Norāda datu ievades reģistra sinhrono dzēšanas avotu. Lai iespējotu šo parametru, ir jāatlasa Reģistrēt datu ievadi.

Norāda bitu skaitu

coefsel ievades kopne.

Lai iespējotu šo parametru, priekšsēdētāja režīmam ir jāizvēlas COEF vai CONSTANT.

Pulkstenī0

Atlasiet šo opciju, lai iespējotu ievades reģistru coefsel ievades kopnei. Lai iespējotu šo parametru, priekšsēdētāja režīmam ir jāizvēlas COEF vai CONSTANT.
Atlasiet Pulkstenis0, Pulkstenis1 vai Pulkstenis2, lai norādītu ieejas pulksteņa signālu coefsel ievades reģistram. Lai iespējotu šo parametru, ir jāatlasa Reģistrēt koefsela ievadi.
turpinājums…

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 52

Sūtīt atsauksmes

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

Parametrs
Kāds ir asinhronās skaidras ievades avots?

IP ģenerēts parametrs

Vērtība

gui_coef_regi ster_aclr

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots

gui_coef_regi ster_sclr

NAV SCLR0 SCLR1

Koeficients_0 Konfigurācija

koef0_0 līdz koef0_7

0x00000 0xFFFFFF

Koeficients_1 Konfigurācija

koef1_0 līdz koef1_7

0x00000 0xFFFFFF

Koeficients_2 Konfigurācija

koef2_0 līdz koef2_7

0x00000 0xFFFFFF

Koeficients_3 Konfigurācija

koef3_0 līdz koef3_7

0x00000 0xFFFFFF

8.6.5. Akumulators Tab

34. tabula. Akumulators Tab

Parametrs

IP ģenerēts parametrs

Vērtība

Vai iespējot akumulatoru?

akumulators

JĀ NĒ

Kāds ir akumulatora darbības veids?

accum_directi ADD,

SUB

Noklusējuma vērtība NONE
NEVIENS
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Apraksts
Norāda koefsel ievades reģistra asinhrono skaidru avotu. Lai iespējotu šo parametru, ir jāatlasa Reģistrēt koefsela ievadi.
Norāda sinhrono dzēšanas avotu koefsel ievades reģistram. Lai iespējotu šo parametru, ir jāatlasa Reģistrēt koefsela ievadi.
Norāda koeficienta vērtības šim pirmajam reizinātājam. Bitu skaitam ir jābūt tādam pašam, kā norādīts sadaļā Cik platam jābūt koeficienta platumam? parametrs. Lai iespējotu šo parametru, priekšsēdētāja režīmam ir jāizvēlas COEF vai CONSTANT.
Norāda koeficienta vērtības šim otrajam reizinātājam. Bitu skaitam ir jābūt tādam pašam, kā norādīts sadaļā Cik platam jābūt koeficienta platumam? parametrs. Lai iespējotu šo parametru, priekšsēdētāja režīmam ir jāizvēlas COEF vai CONSTANT.
Norāda koeficienta vērtības šim trešajam reizinātājam. Bitu skaitam ir jābūt tādam pašam, kā norādīts sadaļā Cik platam jābūt koeficienta platumam? parametrs. Lai iespējotu šo parametru, priekšsēdētāja režīmam ir jāizvēlas COEF vai CONSTANT.
Norāda koeficienta vērtības šim ceturtajam reizinātājam. Bitu skaitam ir jābūt tādam pašam, kā norādīts sadaļā Cik platam jābūt koeficienta platumam? parametrs. Lai iespējotu šo parametru, priekšsēdētāja režīmam ir jāizvēlas COEF vai CONSTANT.

Noklusējuma vērtība NO
PIEVIENOT

Apraksts
Izvēlieties YES, lai iespējotu akumulatoru. Izmantojot akumulatora funkciju, ir jāatlasa Pievienotāja vienības reģistrēšanas izvade.
Norāda akumulatora darbību: · ADD saskaitīšanas darbībai · SUB atņemšanas darbībai. Vai sadaļā Vai iespējot akumulatoru ir jāatlasa JĀ? parametru, lai iespējotu šo opciju.
turpinājums…

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 53

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

Parametrs
Priekšslodzes konstante Iespējot priekšslodzes konstanti

IP ģenerēts parametrs

Vērtība

gui_ena_prelo Ieslēgts

ad_const

Izslēgts

Ar ko ir pievienota uzkrāšanas porta ieeja?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Atlasiet vērtību priekšslodzes loadconst_val 0–64

nemainīgs

Kāds ir pulksteņa ievades avots?

gui_accum_sl oad_register_ pulkstenis

Pulkstenis0 Pulkstenis1 Pulkstenis2

Kāds ir asinhronās skaidras ievades avots?

gui_accum_sl oad_register_ aclr

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots?

gui_accum_sl oad_register_ slr

NAV SCLR0 SCLR1

Iespējot dubulto akumulatoru

gui_double_a Ieslēgts

ccum

Izslēgts

Noklusējuma vērtība

Apraksts

Izslēgts

Iespējojiet accum_sload vai

sload_accum signālus un reģistra ievadi

lai dinamiski atlasītu ievadi

akumulators.

Ja accum_sload ir zems vai sload_accum, reizinātāja izvade tiek ievadīta akumulatorā.

Ja accum_sload ir augsts vai sload_accum, lietotāja norādīta priekšslodzes konstante tiek ievadīta akumulatorā.

Vai sadaļā Vai iespējot akumulatoru ir jāatlasa JĀ? parametru, lai iespējotu šo opciju.

ACCUM_SL OAD

Norāda signāla accum_sload/ sload_accum darbību.
ACCUM_SLOAD: ieslēdziet accum_sload zemu, lai ielādētu reizinātāja izvadi akumulatorā.
SLOAD_ACCUM: virziet sload_accum augstu, lai ielādētu reizinātāja izvadi akumulatorā.
Lai iespējotu šo parametru, ir jāatlasa opcija Iespējot priekšslodzes konstanti.

Norādiet iepriekš iestatīto nemainīgo vērtību.

Šī vērtība var būt 2N, kur N ir iepriekš iestatītā nemainīgā vērtība.

Ja N = 64, tas apzīmē nemainīgu nulli.

Lai iespējotu šo parametru, ir jāatlasa opcija Iespējot priekšslodzes konstanti.

Pulkstenis0

Atlasiet Pulkstenis0, Pulkstenis1 vai Pulkstenis2, lai norādītu reģistra accum_sload/sload_acum ievades pulksteņa signālu.
Lai iespējotu šo parametru, ir jāatlasa opcija Iespējot priekšslodzes konstanti.

NEVIENS

Norāda asinhrono dzēšanas avotu reģistram accum_sload/sload_accum.
Lai iespējotu šo parametru, ir jāatlasa opcija Iespējot priekšslodzes konstanti.

NEVIENS

Norāda sinhrono dzēšanas avotu reģistram accum_sload/sload_accum.
Lai iespējotu šo parametru, ir jāatlasa opcija Iespējot priekšslodzes konstanti.

Izslēgts

Iespējo dubulto akumulatoru reģistru.

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 54

Sūtīt atsauksmes

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

8.6.6. Cilne Sistoliskais/Chainout

35. tabula. Sistoliskā/ķēžu izslēgšanas papildinātāja cilne

Parametrs Iespējot ķēdes izslēgšanas papildinātāju

IP ģenerēts parametrs

Vērtība

chainout_add JĀ,

NĒ

Kāds ir ķēdes izslēgšanas papildinātāja darbības veids?

chainout_add ADD,

er_direction

SUB

Vai iespējot “negates” ievadi ķēdes izslēgšanas papildinātājam?

Port_negate

PORT_USED, PORT_UNUSED

Vai reģistrēt ievadi "noliegt"? noliegt_reģistrs er

NEREĢISTRĒTS, CLOCK0, CLOCK1, CLOCK2, CLOCK3

Kāds ir asinhronās skaidras ievades avots?

noliegt_aclr

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots?

noliegt_sclr

NAV SCLR0 SCLR1

Sistoliskā aizkave
Iespējot sistoliskās aizkaves reģistrus

gui_systolic_d Ieslēgts

Elay

Izslēgts

Kāds ir pulksteņa ievades avots?

gui_systolic_d CLOCK0,

elay_clock

CLOCK1,

Noklusējuma vērtība
NĒ

Apraksts
Atlasiet JĀ, lai iespējotu ķēdes izslēgšanas papildinātāja moduli.

PIEVIENOT

Norāda ķēdes izslēgšanas papildinātāja darbību.
Lai veiktu atņemšanu, ir jāatlasa SIGNED vienumam Kāds ir reizinātāja A ievades attēlojuma formāts? un Kāds ir reizinātāju B ievades attēlojuma formāts? cilnē Reizinātāji.

PORT_UN IZMANTOTA

Atlasiet PORT_USED, lai iespējotu ieejas signāla noraidīšanu.
Šis parametrs nav derīgs, ja ķēdes izslēgšanas papildinātājs ir atspējots.

UNREGIST ERED

Lai iespējotu ieejas reģistru noraidošajam ievades signālam un norāda ievades pulksteņa signālu noraidošajam reģistram.
Atlasiet UNREĢISTRĒTS, ja nav nepieciešams noliegt ievades reģistrs
Šis parametrs nav derīgs, ja atlasāt:
· NĒ, lai iespējotu ķēdes izslēgšanas papildinātāju vai
· PORT_UNUSED, lai iespējotu 'negates' ievadi ķēdes izslēgšanas papildinātājam? parametrs vai

NEVIENS

Norāda noraidīšanas reģistra asinhrono dzēšanas avotu.
Šis parametrs nav derīgs, ja atlasāt:
· NĒ, lai iespējotu ķēdes izslēgšanas papildinātāju vai
· PORT_UNUSED, lai iespējotu 'negates' ievadi ķēdes izslēgšanas papildinātājam? parametrs vai

NEVIENS

Norāda noraidīšanas reģistra sinhrono dzēšanas avotu.
Šis parametrs nav derīgs, ja atlasāt:
· NĒ, lai iespējotu ķēdes izslēgšanas papildinātāju vai
· PORT_UNUSED, lai iespējotu 'negates' ievadi ķēdes izslēgšanas papildinātājam? parametrs vai

Izslēgts CLOCK0

Atlasiet šo opciju, lai iespējotu sistolisko režīmu. Šis parametrs ir pieejams, ja atlasāt 2 vai 4 parametram Kāds ir reizinātāju skaits? parametrs. Lai izmantotu sistoliskās aizkaves reģistrus, ir jāiespējo pievienotāja vienības reģistra izvade.
Norāda sistoliskās aizkaves reģistra ievades pulksteņa signālu.
turpinājums…

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 55

8. Intel FPGA reizināšanas summas IP Core 683490 | 2020.10.05

Parametrs

IP ģenerēts parametrs

Vērtība

CLOCK2,

Kāds ir asinhronās skaidras ievades avots?

gui_systolic_d elay_aclr

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots?

gui_systolic_d elay_sclr

NAV SCLR0 SCLR1

Noklusējuma vērtība
NEVIENS
NEVIENS

Apraksts
Lai iespējotu šo opciju, ir jāatlasa iespējot sistoliskās aizkaves reģistrus.
Norāda sistoliskās aizkaves reģistra asinhrono dzēšanas avotu. Lai iespējotu šo opciju, ir jāatlasa iespējot sistoliskās aizkaves reģistrus.
Norāda sistoliskās aizkaves reģistra sinhrono dzēšanas avotu. Lai iespējotu šo opciju, ir jāatlasa iespējot sistoliskās aizkaves reģistrus.

8.6.7. Cauruļvadu cilne

36. tabula. Cauruļvadu cilne

Parametru cauruļvadu konfigurācija

IP ģenerēts parametrs

Vērtība

Vai vēlaties ievadei pievienot konveijera reģistru?

gui_pipelining Nē, jā

Noklusējuma vērtība
Nē

Lūdzu, norādiet

latentums

latentuma pulksteņa skaits

cikli

Jebkura vērtība, kas lielāka par 0

Kāds ir pulksteņa ievades avots?

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

Kāds ir asinhronās skaidras ievades avots?

gui_input_late ncy_aclr

NAV ACLR0 ACLR1

Kāds ir sinhronās dzēšanas ievades avots?

gui_input_late ncy_sclr

NAV SCLR0 SCLR1

PULKSTENIS NAV NAV

Apraksts
Atlasiet Jā, lai iespējotu papildu konveijera reģistra līmeni ievades signāliem. Parametram Lūdzu, norādiet latentuma pulksteņa ciklu skaitu, ir jānorāda vērtība, kas ir lielāka par 0.
Norāda vēlamo latentumu pulksteņa ciklos. Viens konveijera reģistra līmenis = 1 latentums pulksteņa ciklā. Jums ir jāatlasa JĀ vienumam Vai vēlaties ievadei pievienot konveijera reģistru? lai iespējotu šo opciju.
Atlasiet Pulkstenis0, Pulkstenis1 vai Pulkstenis2, lai iespējotu un norādītu konveijera reģistra ievades pulksteņa signālu. Jums ir jāatlasa JĀ vienumam Vai vēlaties ievadei pievienot konveijera reģistru? lai iespējotu šo opciju.
Norāda reģistra asinhrono dzēšanas avotu papildu konveijera reģistram. Jums ir jāatlasa JĀ vienumam Vai vēlaties ievadei pievienot konveijera reģistru? lai iespējotu šo opciju.
Norāda reģistra sinhrono dzēšanas avotu papildu konveijera reģistram. Jums ir jāatlasa JĀ vienumam Vai vēlaties ievadei pievienot konveijera reģistru? lai iespējotu šo opciju.

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 56

Sūtīt atsauksmes

683490 | 2020.10.05 Sūtīt atsauksmes

9. ALTMEMMULT (uz atmiņu balstīta konstanta koeficienta reizinātāja) IP kodols

Uzmanību:

Intel ir noņēmis šīs IP atbalstu Intel Quartus Prime Pro Edition versijā 20.3. Ja jūsu dizaina IP kodols ir vērsts uz ierīcēm Intel Quartus Prime Pro Edition, varat aizstāt IP ar LPM_MULT Intel FPGA IP vai atkārtoti ģenerēt IP un apkopot savu dizainu, izmantojot Intel Quartus Prime Standard Edition programmatūru.

ALTMEMMULT IP kodols tiek izmantots, lai izveidotu uz atmiņu balstītus reizinātājus, izmantojot mikroshēmas atmiņas blokus, kas atrodami Intel FPGA (ar M512, M4K, M9K un MLAB atmiņas blokiem). Šis IP kodols ir noderīgs, ja jums nav pietiekami daudz resursu, lai ieviestu reizinātājus loģikas elementos (LE) vai speciālos reizinātāja resursos.
ALTMEMMULT IP kodols ir sinhrona funkcija, kurai nepieciešams pulkstenis. ALTMEMMULT IP kodols ievieš reizinātāju ar vismazāko iespējamo caurlaidspēju un latentumu noteiktai parametru un specifikāciju kopai.
Nākamajā attēlā parādīti ALTMEMMULT IP kodola porti.

21. attēls. ALTMEMMULT porti

ALTMEMMULT

data_in[] sload_data coeff_in[]

rezultāts[] rezultāts_derīgs load_done

sload_coeff

sclr pulkstenis
inst

Saistītās informācijas līdzekļi 71. lpp

9.1. Funkcijas
ALTMEMMULT IP kodols piedāvā šādas funkcijas: · Izveido tikai uz atmiņu balstītus reizinātājus, izmantojot mikroshēmas atmiņas blokus, kas atrodami
Intel FPGA · Atbalsta datu platumu 1 biti · Atbalsta parakstīto un neparakstīto datu attēlojuma formātu · Atbalsta konveijeru ar fiksētu izvades latentumu

ISO 9001: 2015 reģistrēts

9. ALTMEMMULT (atmiņā balstītais konstanta koeficienta reizinātājs) IP Core 683490 | 2020.10.05
· Saglabā vairākas konstantes brīvpiekļuves atmiņā (RAM)
· Nodrošina iespēju izvēlēties RAM bloka veidu
· Atbalsta izvēles sinhronās skaidras un slodzes kontroles ievades portus
9.2. Verilog HDL prototips
Šis Verilog HDL prototips atrodas Verilog Design File (.v) altera_mf.v eda sintēzes direktorijs.
module altmemmult #(parametrs coeff_representation = "PARAKSTĪTS", parametra koeficients0 = "NEIZMANTOTS", parametrs data_representation = "PARAKSTĪTS", parametrs paredzēts_device_family = "nelietots", parametrs max_clock_cycles_per_result = 1, parametra_koeficientu skaits = 1, parametra_veids = "AUTOlock" total_latency = 1, parametrs platums_c = 1, parametrs platums_d = 1, parametrs platums_r = 1, parametrs platums_s = 1, parametrs lpm_type = "altmemmult", parametrs lpm_hint = "nelietots" (ieejas vada pulkstenis, ievades vads [width_c-1: 0]koef. vads sload_coeff, ievades vads sload_data)/* sintēze syn_black_box=1 */; gala modulis
9.3. VHDL komponentu deklarācija
VHDL komponenta deklarācija atrodas VHDL dizainā File (.vhd) altera_mf_components.vhd bibliotēkasvhdlaltera_mf direktorijā.
komponents altmemmult generic ( coeff_representation:string := “PARAKSTĪTS”; koeficients0:string := “NEIZMANTOTS”; data_representation:string := “PARAKSTĪTS”; paredzētais_ierīces_ģimene:string := “nelietots”; max_clock_cycles_ural_super_resultof:1 := 1; ram_block_type:string := "AUTO"; kopējais_latency:dabisks; platums_c:dabisks; platums_d:dabisks; platums_r:dabisks; width_s:natural := 1; lpm_hint:string := "NEIZMANTOTS"; lpm_veids:virkne := “altmemmult”); port( clock:in std_logic; coeff_in:in std_logic_vector(width_c-1 downto 0) := (others => '0'); data_in:in std_logic_vector(width_d-1 downto 0);

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 58

Sūtīt atsauksmes

9. ALTMEMMULT (atmiņā balstītais konstanta koeficienta reizinātājs) IP Core 683490 | 2020.10.05

load_done:out std_logic; rezultāts:out std_logic_vector(width_r-1 downto 0); result_valid:out std_logic; slr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (citi => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); gala sastāvdaļa;

9.4. Ostas

Šajās tabulās ir norādīti ALTMEMMULT IP kodola ievades un izvades porti.

37. tabula. ALTMEMMULT ievades porti

Ostas nosaukums

Obligāti

Apraksts

pulkstenis

Jā

Pulksteņa ievade reizinātājam.

coeff_in[]

Nē

Koeficienta ievades ports reizinātājam. Ievades porta lielums ir atkarīgs no WIDTH_C parametra vērtības.

dati_in[]

Jā

Datu ievades ports uz reizinātāju. Ievades porta lielums ir atkarīgs no WIDTH_D parametra vērtības.

sclr

Nē

Sinhronā dzēšanas ievade. Ja neizmanto, noklusējuma vērtība ir aktīva augsta.

Sel[]

Nē

Fiksēta koeficienta izvēle. Ievades porta lielums ir atkarīgs no WIDTH_S

parametra vērtība.

sload_coeff

Nē

Sinhronā slodzes koeficienta ievades ports. Aizstāj pašreizējo atlasīto koeficienta vērtību ar vērtību, kas norādīta ievadē coeff_in.

sload_data

Nē

Sinhronās ielādes datu ievades ports. Signāls, kas norāda jaunu reizināšanas darbību un atceļ jebkuru esošo reizināšanas darbību. Ja parametra MAX_CLOCK_CYCLES_PER_RESULT vērtība ir 1, sload_data ievades ports tiek ignorēts.

38. tabula. ALTMEMMULT izvades porti

Ostas nosaukums

Obligāti

Apraksts

rezultāts[]

Jā

Reizinātāja izvades ports. Ievades porta lielums ir atkarīgs no WIDTH_R parametra vērtības.

rezultāts_derīgs

Jā

Norāda, kad izvade ir derīgs pilnīgas reizināšanas rezultāts. Ja parametra MAX_CLOCK_CYCLES_PER_RESULT vērtība ir 1, izvades ports result_valid netiek izmantots.

load_done

Nē

Norāda, kad jaunā koeficienta ielāde ir pabeigta. Signāls load_done tiek apstiprināts, kad ir pabeigta jauna koeficienta ielāde. Ja vien signāls load_done nav augsts, atmiņā nevar ielādēt citu koeficienta vērtību.

9.5. Parametri

Nākamajā tabulā ir norādīti ALTMEMMULT IP kodola parametri.

39. tabula.
WIDTH_D WIDTH_C

ALTMEMMULT parametri
Parametra nosaukums

Veids Obligāts

Apraksts

Vesels skaitlis Jā

Norāda porta data_in[] platumu.

Vesels skaitlis Jā

Norāda coeff_in[] porta platumu. turpinājums…

Sūtīt atsauksmes

Intel FPGA veselo skaitļu aritmētisko IP kodolu lietotāja rokasgrāmata 59

9. ALTMEMMULT (atmiņā balstītais konstanta koeficienta reizinātājs) IP Core 683490 | 2020.10.05

Parametra nosaukums WIDTH_R WIDTH

Dokumenti / Resursi

intel FPGA veselu skaitļu aritmētiskie IP kodoli [pdfLietotāja rokasgrāmata
FPGA veselu skaitļu aritmētiskie IP serdeņi, veselu skaitļu aritmētiskie IP serdeņi, aritmētiskie IP serdeņi, IP serdeņi

Atsauces

Lietotāja rokasgrāmata

FPGA veselu skaitļu aritmētiskie IP serdeņi

Dokumenti / Resursi

Atsauces

Atstājiet komentāru

Atcelt atbildi

FPGA veselu skaitļu aritmētiskie IP serdeņi

Dokumenti / Resursi

Atsauces

Saistītās ziņas

Atstājiet komentāru

Atcelt atbildi