intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas

Turinys paslėpti

1 FPGA sveikųjų skaičių aritmetinės IP šerdys

FPGA sveikųjų skaičių aritmetinės IP šerdys

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas
Atnaujinta „Intel® Quartus® Prime Design Suite“: 20.3

Internetinė versija Siųsti atsiliepimą

UG-01063

ID: 683490 Versija: 2020.10.05

Turinys
Turinys
1. Intel FPGA sveikųjų skaičių aritmetiniai IP branduoliai………………………………………………………………….. 5
2. LPM_COUNTER (skaitiklis) IP branduolys…………………………………………………………………………….. 7 2.1. Savybės……………………………………………………………………………………………………7 2.2. Verilog HDL prototipas………………………………………………………………………………….. 8 2.3. VHDL komponento deklaracija……………………………………………………………………….8 2.4. VHDL LIBRARY_USE deklaracija………………………………………………………………………… 9 2.5. Prievadai……………………………………………………………………………………………………..9 2.6. Parametrai……………………………………………………………………………………………… 10
3. LPM_DIVIDE (daliklis) Intel FPGA IP Core…………………………………………………………….. 12 3.1. Funkcijos………………………………………………………………………………………………. 12 3.2. Verilog HDL prototipas………………………………………………………………………………… 12 3.3. VHDL komponento deklaracija…………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………. 13 3.5. Uostai……………………………………………………………………………………………………… 13 3.6. Parametrai……………………………………………………………………………………………… 14
4. LPM_MULT (daugiklis) IP branduolys……………………………………………………………………………. 16 4.1. Funkcijos………………………………………………………………………………………………. 16 4.2. Verilog HDL prototipas………………………………………………………………………………… 17 4.3. VHDL komponento deklaracija…………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………. 17 4.5. Signalai…………………………………………………………………………………………………… 18 4.6. Stratix V, Arria V, Cyclone V ir Intel Cyclone 10 LP įrenginių parametrai…………… 18 4.6.1. Skirtukas „Bendra“…………………………………………………………………………………18 4.6.2. Bendroji dalis 2 skirtukas………………………………………………………………………………… 19 4.6.3. Vamzdynų skirtukas ………………………………………………………………………………… 19 4.7. „Intel Stratix 10“, „Intel Arria 10“ ir „Intel Cyclone 10 GX“ įrenginių parametrai……….. 20 4.7.1. Skirtukas „Bendra“…………………………………………………………………………………20 4.7.2. Bendroji dalis 2 skirtukas………………………………………………………………………………… 20 4.7.3. Vamzdynų tiesimas………………………………………………………………………………………21
5. LPM_ADD_SUB (sudėtojas/atėmėjas)……………………………………………………………………… 22 5.1. Funkcijos………………………………………………………………………………………………. 22 5.2. Verilog HDL prototipas………………………………………………………………………………… 23 5.3. VHDL komponento deklaracija…………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………. 23 5.5. Uostai……………………………………………………………………………………………………… 23 5.6. Parametrai……………………………………………………………………………………………… 24
6. LPM_COMPARE (Comparator)………………………………………………………………………………… 26 6.1. Funkcijos………………………………………………………………………………………………. 26 6.2. Verilog HDL prototipas………………………………………………………………………………… 27 6.3. VHDL komponento deklaracija…………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………. 27 6.5. Prievadai……………………………………………………………………………………………………… 27 6.6. Parametrai……………………………………………………………………………………………… 28

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 2

Siųsti Atsiliepimus

Turinys

7. ALTECC (klaidų taisymo kodas: koduotuvas/dekoderis) IP branduolys………………………………………… 30
7.1. ALTECC kodavimo priemonės ypatybės……………………………………………………………………………..31 7.2. Verilog HDL prototipas (ALTECC_ENCODER)………………………………………………………. 32 7.3. Verilog HDL prototipas (ALTECC_DECODER)………………………………………………………. 32 7.4. VHDL komponento deklaracija (ALTECC_ENCODER)……………………………………………33 7.5. VHDL komponento deklaracija (ALTECC_DECODER)……………………………………………33 7.6. VHDL LIBRARY_USE deklaracija……………………………………………………………………. 33 7.7. Kodavimo prievadai…………………………………………………………………………………………… 33 7.8. Dekoderio prievadai……………………………………………………………………………………………34 7.9. Koderio parametrai …………………………………………………………………………………… 34 7.10. Dekoderio parametrai ……………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core……………………………………………………………………. 36
8.1. Funkcijos………………………………………………………………………………………………. 37 8.1.1. Išankstinis papildytojas…………………………………………………………………………………….. 38 8.1.2. Sistolinio vėlavimo registras…………………………………………………………………….. 40 8.1.3. Išankstinės apkrovos konstanta…………………………………………………………………………… 43 8.1.4. Dvigubas akumuliatorius……………………………………………………………………… 43
8.2. Verilog HDL prototipas………………………………………………………………………………… 44 8.3. VHDL komponento deklaracija……………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………. 44 8.5. Signalai…………………………………………………………………………………………………… 44 8.6. Parametrai……………………………………………………………………………………………… 47
8.6.1. Skirtukas „Bendra“…………………………………………………………………………………47 8.6.2. Papildomų režimų skirtukas…………………………………………………………………………….. 47 8.6.3. Daugiklių skirtukas……………………………………………………………………………….. 49 8.6.4. Preadder Tab………………………………………………………………………………. 51 8.6.5. Akumuliatoriaus skirtukas…………………………………………………………………………….. 53 8.6.6. Sistolinis / grandininis skirtukas……………………………………………………………………. 55 8.6.7. Vamzdynų sudarymo skirtukas………………………………………………………………………………… 56
9. ALTMEMMULT (atmintis pagrįstas pastovaus koeficiento daugiklis) IP branduolys……………………… 57
9.1. Funkcijos………………………………………………………………………………………………. 57 9.2. Verilog HDL prototipas………………………………………………………………………………… 58 9.3. VHDL komponento deklaracija…………………………………………………………………….. 58 9.4. Prievadai……………………………………………………………………………………………………… 59 9.5. Parametrai……………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (daugybinis kaupimas) IP branduolys…………………………………………………… 61
10.1. Savybės……………………………………………………………………………………………….. 62 10.2. Verilog HDL prototipas………………………………………………………………………………..62 10.3. VHDL komponento deklaracija…………………………………………………………………… 63 10.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………… 63 10.5. Prievadai…………………………………………………………………………………………………. 63 10.6. Parametrai…………………………………………………………………………………………. 64
11. ALTMULT_ADD (Multiply-Adder) IP branduolys………………………………………………………………..69
11.1. Savybės……………………………………………………………………………………………….. 71 11.2. Verilog HDL prototipas………………………………………………………………………………..72 11.3. VHDL komponento deklaracija…………………………………………………………………… 72 11.4. VHDL LIBRARY_USE deklaracija…………………………………………………………………… 72

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 3

Turinys
11.5. Prievadai…………………………………………………………………………………………………. 72 11.6. Parametrai…………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Complex Multiplier) IP branduolys………………………………………………… 86 12.1. Sudėtingas dauginimas……………………………………………………………………………. 86 12.2. Kanoninis vaizdavimas………………………………………………………………………… 87 12.3. Įprastas atstovavimas……………………………………………………………………. 87 12.4. Savybės……………………………………………………………………………………………….. 88 12.5. Verilog HDL prototipas………………………………………………………………………………..88 12.6. VHDL komponento deklaracija…………………………………………………………………… 89 12.7. VHDL LIBRARY_USE deklaracija………………………………………………………………………89 12.8. Signalai………………………………………………………………………………………………. 89 12.9. Parametrai…………………………………………………………………………………………. 90
13. ALTSQRT (sveikoji kvadratinė šaknis) IP branduolys…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. Savybės……………………………………………………………………………………………….. 92 13.1. Verilog HDL prototipas……………………………………………………………………………..92 13.2. VHDL komponento deklaracija…………………………………………………………………… 92 13.3. VHDL LIBRARY_USE deklaracija………………………………………………………………………93 13.4. Prievadai…………………………………………………………………………………………………. 93 13.5. Parametrai…………………………………………………………………………………………. 93
14. PARALLEL_ADD (Parallel Adder) IP branduolys…………………………………………………………….. 95 14.1. Ypatybė………………………………………………………………………………………………….95 14.2. Verilog HDL prototipas……………………………………………………………………………..95 14.3. VHDL komponento deklaracija…………………………………………………………………… 96 14.4. VHDL LIBRARY_USE deklaracija………………………………………………………………………96 14.5. Prievadai…………………………………………………………………………………………………. 96 14.6. Parametrai…………………………………………………………………………………………. 97
15. Sveikųjų skaičių aritmetiniai IP branduoliai Vartotojo vadovas Dokumentų archyvai…………………………………… 98
16. „Intel FPGA Integer Aritmetic IP Cores User Guide“ dokumento taisymo istorija…. 99

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 4

Siųsti Atsiliepimus

683490 | 2020.10.05 Siųsti atsiliepimą

1. Intel FPGA sveikųjų skaičių aritmetiniai IP branduoliai

Galite naudoti Intel® FPGA sveikojo skaičiaus IP branduolius, kad atliktumėte matematines savo dizaino operacijas.

Šios funkcijos siūlo efektyvesnę logikos sintezę ir įrenginio įgyvendinimą nei savo funkcijų kodavimas. Galite tinkinti IP branduolius, kad atitiktų jūsų dizaino reikalavimus.

„Intel“ sveikųjų skaičių aritmetiniai IP branduoliai skirstomi į šias dvi kategorijas: · Parametrų modulių (LPM) IP branduolių biblioteka · Specifiniai Intel (ALT) IP branduoliai

Šioje lentelėje pateikiami sveikųjų skaičių aritmetiniai IP branduoliai.

1 lentelė.

IP branduolių sąrašas

IP branduoliai

LPM IP branduoliai

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
„Intel“ specifiniai (ALT) IP branduoliai ALTECC

Funkcija baigtaview Skaitiklio skirstytuvo daugiklis
Sumtuvas arba atimtuvas Palyginimo priemonė
ECC koduotuvas/dekoderis

Palaikomas įrenginys
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V tęsėsi…

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas. *Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.

Užregistruotas ISO 9001: 2015

1. Intel FPGA sveikųjų skaičių aritmetinės IP šerdys 683490 | 2020.10.05

IP branduolių „Intel FPGA Multiply Adder“ arba ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

Funkcija baigtaview Daugiklis-sumiklis
Atmintis pagrįstas pastovaus koeficiento daugiklis
Daugiklis-akumuliatorius Daugiklis-sumiklis
Kompleksinis daugiklis
Sveikasis skaičius kvadratinė šaknis
Lygiagretusis sumatorius

Palaikomas įrenginys
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Ciklonas 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Susijusi informacija
· Intel FPGA ir programuojamų įrenginių laidos pastabos
· Įvadas į Intel FPGA IP branduolius Pateikiama daugiau informacijos apie Intel FPGA IP branduolius.
· Slankaus taško IP branduolių vartotojo vadovas Pateikiama daugiau informacijos apie Intel FPGA slankiojo taško IP branduolius.
· Įvadas į Intel FPGA IP branduolius Pateikiama bendra informacija apie visus Intel FPGA IP branduolius, įskaitant parametrų nustatymą, generavimą, atnaujinimą ir IP branduolių modeliavimą.
· Nuo versijos nepriklausomų IP ir Qsys modeliavimo scenarijų kūrimas Kurkite modeliavimo scenarijus, kuriems nereikia rankiniu būdu atnaujinti programinės įrangos ar IP versijos atnaujinimų.
· Projektų valdymo geriausios praktikos gairės, skirtos efektyviam jūsų projekto ir IP valdymui ir perkeliamumui files.
· Sveikųjų skaičių aritmetinių IP branduolių naudotojo vadovas Dokumentų archyvas 98 puslapyje Pateikiamas ankstesnių sveikųjų skaičių aritmetinių IP branduolių versijų vartotojo vadovų sąrašas.

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 6

Siųsti Atsiliepimus

683490 | 2020.10.05 Siųsti atsiliepimą

2. LPM_COUNTER (skaitiklis) IP branduolys

1 pav.

LPM_COUNTER IP branduolys yra dvejetainis skaitiklis, kuris sukuria aukštyn, žemyn ir aukštyn arba žemyn skaitiklius, kurių išvestis yra iki 256 bitų pločio.

Toliau pateiktame paveikslėlyje pavaizduoti LPM_COUNTER IP branduolio prievadai.

LPM_COUNTER prievadai

LPM_COUNTER

ssclr įkelti sset duomenis[]

q[]

aukštyn žemyn

cout

aclr aload aset

clk_en cnt_en cin
inst

2.1. Savybės
LPM_COUNTER IP branduolys siūlo šias funkcijas: · Generuoja aukštyn, žemyn ir aukštyn / žemyn skaitiklius · Generuoja šiuos skaitiklių tipus:
— Paprastas dvejetainis – skaitiklis didėja nuo nulio arba mažėja nuo 255
— Modulus – skaitiklis didėja iki vartotojo nurodytos modulio vertės arba mažėja nuo jos ir kartojasi
· Palaiko pasirenkamus sinchroninius išvalymo, įkėlimo ir nustatymo įvesties prievadus · Palaiko pasirenkamus asinchroninius išvalymo, įkėlimo ir nustatymo įvesties prievadus · Palaiko pasirenkamus skaičiavimo įjungimo ir laikrodžio įjungimo prievadus · Palaiko pasirenkamus pernešimo ir pernešimo prievadus

Užregistruotas ISO 9001: 2015

2. LPM_COUNTER (skaitiklis) IP branduolys
683490 | 2020.10.05
2.2. Verilog HDL prototipas
Šis Verilog HDL prototipas yra Verilog Design File (.v) lpm.v edasynthesis katalogas.
modulis lpm_counter ( q, data, clock, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, slr, sload, eq ); parametras lpm_type = "lpm_counter"; parametras lpm_width = 1; parametras lpm_modulus = 0; parametras lpm_direction = "UNUSED"; parametras lpm_avalue = "UNUSED"; parametras lpm_svalue = "NENAUDOTA"; parametras lpm_pvalue = "UNUSED"; parametras lpm_port_updown = "PORT_CONNECTIVITY"; parametras lpm_hint = "NENAUDOTA"; išvestis [lpm_width-1:0] q; išvesties cout; išėjimas [15:0] ekv; įvesties cin; įvesti [lpm_width-1:0] duomenis; įvesties laikrodis, clk_en, cnt_en, aukštyn žemyn; input aset, aclr, aload; įvestis sset, slr, sload; pabaigos modulis
2.3. VHDL komponento deklaracija
VHDL komponento deklaracija yra VHDL projekte File (.vhd) LPM_PACK.vhd Librariesvhdllpm katalogas.
Komponentas LPM_COUNTER generic ( LPM_WIDTH : natūralus; LPM_MODULUS : natūralus := 0; LPM_DIRECTION : string := "UNUSED"; LPM_AVALUE : string := "UNUSED"; LPM_SVALUE : string := "UNUSED"; LPM_MODULUS : string := 1 ; LPM_PVALUE : string := „UNUSED“; prievadas (DUOMENYS: std_logic_vector(LPM_WIDTH-0 iki XNUMX):= (KITI =>
„0“); LAIKRODIS: std_logic; CLK_EN : in std_logic := '1'; CNT_EN : in std_logic := '1'; UPDOWN : in std_logic := '1'; SLOAD : in std_logic := '0'; SSET : in std_logic := '0'; SCLR : in std_logic := '0'; ALOAD : in std_logic := '0'; ASET : in std_logic := '0'; ACLR : in std_logic := '0'; CIN : in std_logic := '1'; COUT : out std_logic := '0'; Q: out std_logic_vector(LPM_WIDTH-1 iki 0); EQ : out std_logic_vector(15 downto 0));
galutinis komponentas;

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 8

Siųsti Atsiliepimus

2. LPM_COUNTER (skaitiklis) IP Core 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nereikalinga, jei naudojate VHDL komponento deklaraciją.
BIBLIOTEKA lpm; NAUDOTI lpm.lpm_components.all;

2.5. Uostai

Šiose lentelėse pateikiami LPM_COUNTER IP branduolio įvesties ir išvesties prievadai.

2 lentelė.

LPM_COUNTER įvesties prievadai

Uosto pavadinimas

Privaloma

Aprašymas

duomenys[]

Lygiagretus duomenų įvedimas į skaitiklį. Įvesties prievado dydis priklauso nuo LPM_WIDTH parametro reikšmės.

laikrodis

Taip

Laikrodžio įvestis su teigiamu kraštu.

clk_en

Įjunkite laikrodžio įvestį, kad įjungtumėte visas sinchronines veiklas. Jei praleista, numatytoji reikšmė yra 1.

cnt_en

Skaičiavimo įgalinimo įvestis, kad išjungtų skaičių, kai teigiama, kad yra mažas, nepaveikiant įkrovos, sset ar slr. Jei praleista, numatytoji reikšmė yra 1.

aukštyn žemyn

Valdo skaičiavimo kryptį. Kai teigiama, kad didelis (1), skaičiavimo kryptis yra aukštyn, o kai teigiama, kad žema (0), skaičiavimo kryptis yra žemyn. Jei naudojamas parametras LPM_DIRECTION, updown prievado prijungti negalima. Jei LPM_DIRECTION nenaudojamas, aukštyn žemyn prievadas yra neprivalomas. Jei praleista, numatytoji vertė yra aukštesnė (1).

cin

Perneškite į žemos eilės bitą. Aukštyn skaitikliams cin įvesties elgsena yra

identiškas cnt_en įvesties veikimui. Jei praleista, numatytoji reikšmė yra 1

(VCC).

aclr

Asinchroninis aiškus įėjimas. Jei naudojami ir tvirtinami ir aset, ir aclr, aclr nepaiso aset. Jei praleista, numatytoji reikšmė yra 0 (išjungta).

aset

Asinchroninis rinkinio įėjimas. Nurodo q[] išvestis kaip visus 1 arba į reikšmę, nurodytą parametre LPM_AVALUE. Jei naudojami ir tvirtinami ir aset, ir aclr prievadai, aclr prievado reikšmė viršija aset prievado reikšmę. Jei praleista, numatytoji reikšmė yra 0, išjungta.

apkrauti

Asinchroninės apkrovos įvestis, kuri asinchroniškai įkelia skaitiklį su duomenų įvesties reikšme. Kai naudojamas įkrovimo prievadas, turi būti prijungtas duomenų [] prievadas. Jei praleista, numatytoji reikšmė yra 0, išjungta.

sclr

Sinchroninė išvalymo įvestis, kuri išvalo kito aktyvaus laikrodžio krašto skaitiklį. Jei naudojami ir tvirtinami ir sset, ir slr prievadai, slr prievado reikšmė viršija sset prievado reikšmę. Jei praleista, numatytoji reikšmė yra 0, išjungta.

sset

Sinchroninio nustatymo įvestis, kuri nustato kito aktyvaus laikrodžio krašto skaitiklį. Nurodoma q išėjimų reikšmė kaip visi 1 arba į reikšmę, nurodytą parametru LPM_SVALUE. Jei naudojami ir tvirtinami ir sset, ir slr prievadai,
sclr prievado reikšmė viršija sset prievado reikšmę. Jei praleista, numatytoji reikšmė yra 0 (išjungta).

pakrauti

Sinchroninės apkrovos įvestis, kuri į skaitiklį įkelia duomenis[] kitame aktyviame laikrodžio krašte. Kai naudojamas įkrovos prievadas, duomenų [] prievadas turi būti prijungtas. Jei praleista, numatytoji reikšmė yra 0 (išjungta).

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 9

2. LPM_COUNTER (skaitiklis) IP Core 683490 | 2020.10.05

3 lentelė.

LPM_COUNTER išvesties prievadai

Uosto pavadinimas

Privaloma

Aprašymas

q[]

Duomenų išvestis iš skaitiklio. Išvesties prievado dydis priklauso nuo

LPM_WIDTH parametro reikšmė. Arba q[], arba bent vienas iš eq[15..0] prievadų

turi būti prijungtas.

ekv[15..0]

Skaitiklio dekodavimo išvestis. Prievadas eq[15..0] parametrų rengyklėje nepasiekiamas, nes parametras palaiko tik AHDL.
Turi būti prijungtas q[] arba eq[] prievadas. Galima naudoti iki c eq prievadų (0 <= c <= 15). Iššifruojamos tik 16 mažiausių skaičiaus reikšmių. Kai skaičiavimo reikšmė yra c, eqc išvestis tvirtinama aukšta (1). Pavyzdžiui,ample, kai skaičius yra 0, eq0 = 1, kai skaičius yra 1, eq1 = 1, o kai skaičius yra 15, eq 15 = 1. Dekoduotai išvestiei, kai skaičiavimo reikšmės yra 16 arba didesnės, reikalingas išorinis dekodavimas. Eq[15..0] išėjimai yra asinchroniški su q[] išėjimu.

cout

Skaitiklio MSB bito vykdymo prievadas. Jis gali būti naudojamas prijungti prie kito skaitiklio, kad būtų sukurtas didesnis skaitiklis.

2.6. Parametrai

Šioje lentelėje pateikiami LPM_COUNTER IP branduolio parametrai.

4 lentelė.

LPM_COUNTER parametrai

Parametro pavadinimas

Tipas

LPM_WIDTH

Sveikasis skaičius

LPM_DIRECTION

Styga

LPM_MODULUS LPM_AVALUE

Sveikasis skaičius
Sveikasis skaičius/ eilutė

LPM_SVALUE LPM_HINT

Sveikasis skaičius/ eilutė
Styga

LPM_TYPE

Styga

Privaloma Taip Ne Ne Ne Ne
Ne Ne
Nr

Aprašymas
Nurodo duomenų[] ir q[] prievadų plotį, jei jie naudojami.
Vertės yra UP, DOWN ir UNUSED. Jei naudojamas parametras LPM_DIRECTION, updown prievado prijungti negalima. Kai updown prievadas neprijungtas, LPM_DIRECTION parametro numatytoji reikšmė yra UP.
Didžiausias skaičius plius vienas. Unikalių būsenų skaičius skaitiklio cikle. Jei apkrovos reikšmė didesnė už parametrą LPM_MODULUS, skaitiklio veikimas nenurodytas.
Pastovi reikšmė, kuri įkeliama, kai teigiama, kad aset. Jei nurodyta reikšmė yra didesnė arba lygi , skaitiklio veikimas yra neapibrėžtas (X) loginis lygis, kur yra LPM_MODULUS, jei yra, arba 2 ^ LPM_WIDTH. „Intel“ rekomenduoja šią vertę nurodyti kaip dešimtainį AHDL dizaino skaičių.
Pastovi vertė, kuri įkeliama į didėjantį laikrodžio prievado kraštą, kai teigiama, kad sset prievadas yra didelis. „Intel“ rekomenduoja šią vertę nurodyti kaip dešimtainį AHDL dizaino skaičių.
Kai sukuriate parametrizuotų modulių bibliotekos (LPM) funkciją VHDL projekte File (.vhd), turite naudoti parametrą LPM_HINT, kad nurodytumėte specifinį „Intel“ parametrą. Pavyzdžiui,ample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = TAIP"
Numatytoji reikšmė yra UNUSED.
Nurodo parametrizuotų modulių (LPM) objekto pavadinimą VHDL projekte files.
tęsėsi…

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 10

Siųsti Atsiliepimus

2. LPM_COUNTER (skaitiklis) IP Core 683490 | 2020.10.05

Parametro pavadinimas INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Įveskite eilutę String
Styga
Styga

Reikalingas Ne Nr
Nr
Nr

Aprašymas
Šis parametras naudojamas modeliavimo ir elgesio modeliavimo tikslais. Šis parametras naudojamas modeliavimo ir elgesio modeliavimo tikslais. Parametrų rengyklė apskaičiuoja šio parametro reikšmę.
Specifinis „Intel“ parametras. Norėdami nurodyti CARRY_CNT_EN parametrą VHDL projekte, turite naudoti parametrą LPM_HINT files. Reikšmės yra SMART, ON, OFF ir UNUSED. Įgalina funkciją LPM_COUNTER skleisti cnt_en signalą per perdavimo grandinę. Kai kuriais atvejais CARRY_CNT_EN parametro nustatymas gali šiek tiek paveikti greitį, todėl galbūt norėsite jį išjungti. Numatytoji reikšmė yra SMART, kuri suteikia geriausią kompromisą tarp dydžio ir greičio.
Specifinis „Intel“ parametras. Norėdami nurodyti parametrą LABWIDE_SCLR VHDL projekte, turite naudoti parametrą LPM_HINT files. Reikšmės yra ON, OFF arba UNUSED. Numatytoji reikšmė yra ĮJUNGTA. Leidžia išjungti LABwide sclr funkcijos, esančios pasenusiose įrenginių šeimose, naudojimą. Išjungus šią parinktį padidėja tikimybė visiškai panaudoti iš dalies užpildytas LAB, todėl gali būti padidintas loginis tankis, kai SCLR netaikomas visai LAB. Šis parametras galimas atgaliniam suderinamumui, o „Intel“ rekomenduoja šio parametro nenaudoti.
Nurodo aukštyn žemyn įvesties prievado naudojimą. Jei praleista, numatytoji reikšmė yra PORT_CONNECTIVITY. Kai prievado reikšmė nustatyta į PORT_USED, prievadas laikomas naudotu. Kai prievado reikšmė nustatyta į PORT_UNUSED, prievadas laikomas nenaudojamu. Kai prievado reikšmė nustatyta į PORT_CONNECTIVITY, prievado naudojimas nustatomas patikrinus prievado ryšį.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 11

683490 | 2020.10.05 Siųsti atsiliepimą

3. LPM_DIVIDE (daliklis) Intel FPGA IP Core

2 pav.

LPM_DIVIDE Intel FPGA IP branduolys įgyvendina daliklį, kuris padalija skaitiklio įvesties vertę iš vardiklio įvesties vertės, kad būtų gautas koeficientas ir liekana.

Toliau pateiktame paveikslėlyje pavaizduoti LPM_DIVIDE IP branduolio prievadai.

LPM_DIVIDE prievadai

LPM_DIVIDE

numer[] denom[] laikrodis

dalinys[] lieka[]

clken aclr

inst

3.1. Savybės
LPM_DIVIDE IP branduolys siūlo šias funkcijas: · Sukuria daliklį, kuris padalija skaitiklio įvesties reikšmę iš vardiklio įvesties
vertę, kad susidarytų dalinys ir liekana. · Palaiko 1 bitų duomenų plotį. · Palaiko pasirašyto ir nepasirašyto duomenų pateikimo formatą tiek skaitikliui
ir vardiklio vertes. · Palaiko ploto arba greičio optimizavimą. · Suteikia galimybę nurodyti teigiamą likučio išvestį. · Palaiko konfigūruojamą konfigūruojamą išvesties delsą. · Palaiko pasirenkamus asinchroninius išvalymo ir laikrodžio įjungimo prievadus.

3.2. Verilog HDL prototipas
Šis Verilog HDL prototipas yra Verilog Design File (.v) lpm.v edasynthesis katalogas.
modulis lpm_divide ( koeficientas, lieka, skaičius, denom, laikrodis, clken, aclr); parametras lpm_type = "lpm_divide"; parametras lpm_widthn = 1; parametras lpm_widthd = 1; parametras lpm_nrepresentation = "NEPASIrašytas"; parametras lpm_drepresentation = "NEPARAŠYTA"; parametras lpm_remainderpositive = "TRUE"; parametras lpm_pipeline = 0;

Užregistruotas ISO 9001: 2015

3. LPM_DIVIDE (daliklis) Intel FPGA IP Core 683490 | 2020.10.05

parametras lpm_hint = "NENAUDOTA"; įvesties laikrodis; įvestis clken; įvestis aclr; įvesties [lpm_widthn-1:0] skaičius; įvestis [lpm_widthd-1:0] denom; išvesties [lpm_widthn-1:0] koeficientas; išvestis [lpm_widthd-1:0] lieka; pabaigos modulis

3.3. VHDL komponento deklaracija
VHDL komponento deklaracija yra VHDL projekte File (.vhd) LPM_PACK.vhd Librariesvhdllpm katalogas.
komponentas LPM_DIVIDE generic (LPM_WIDTHN: natūralus; LPM_WIDTHD: natūralus;
LPM_NREPRESENTATION : string := "NEPARAŠYTA"; LPM_DREPRESENTATION : string := "NEPARAŠYTA"; LPM_PIPELINE : natūralus := 0; LPM_TYPE : string := L_DIVIDE; LPM_HINT : string := “NENUNAUDOTA”); prievadas (NUMER : std_logic_vector(LPM_WIDTHN-1 iki 0); DENOM : std_logic_vector(LPM_WIDTHD-1 iki 0); ACLR : std_logic := '0'; CLOCK : std_logic := '0'; QUOTIENT : out std_logic_vector(LPM_WIDTHN-1 downto 1) REMAIN : out std_logic_vector(LPM_WIDTHD-0 downto 1)); galutinis komponentas;

3.4. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nereikalinga, jei naudojate VHDL komponento deklaraciją.
BIBLIOTEKA lpm; NAUDOTI lpm.lpm_components.all;

3.5. Uostai

Šiose lentelėse pateikiami LPM_DIVIDE IP branduolio įvesties ir išvesties prievadai.

5 lentelė.

LPM_DIVIDE įvesties prievadai

Uosto pavadinimas

Privaloma

skaičius[]

Taip

denom[]

Taip

Aprašymas
Skaitiklio duomenų įvedimas. Įvesties prievado dydis priklauso nuo LPM_WIDTHN parametro reikšmės.
Vardiklio duomenų įvedimas. Įvesties prievado dydis priklauso nuo LPM_WIDTHD parametro reikšmės.
tęsėsi…

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 13

3. LPM_DIVIDE (daliklis) Intel FPGA IP Core 683490 | 2020.10.05

Prievado pavadinimas laikrodis clken
aclr

Reikalingas Ne Nr
Nr

Aprašymas
Laikrodžio įvestis konvejeriniam naudojimui. Jei LPM_PIPELINE reikšmės yra kitos nei 0 (numatytasis), laikrodžio prievadas turi būti įjungtas.
Laikrodis įgalina konvejerinį naudojimą. Kai clken prievadas tvirtinamas aukštai, vyksta padalijimo operacija. Kai signalas žemas, jokia operacija nevyksta. Jei praleista, numatytoji reikšmė yra 1.
Asinchroninis išvalymo prievadas, naudojamas bet kuriuo metu norint iš naujo nustatyti konvejerį į visus 0 asinchroniškai pagal laikrodžio įvestį.

6 lentelė.

LPM_DIVIDE išvesties prievadai

Uosto pavadinimas

Privaloma

Aprašymas

koeficientas[]

Taip

Duomenų išvestis. Išvesties prievado dydis priklauso nuo LPM_WIDTHN

parametro vertė.

likti[]

Taip

Duomenų išvestis. Išvesties prievado dydis priklauso nuo LPM_WIDTHD

parametro vertė.

3.6. Parametrai

Šioje lentelėje pateikiami LPM_DIVIDE Intel FPGA IP branduolio parametrai.

Parametro pavadinimas

Tipas

Privaloma

Aprašymas

LPM_WIDTHN

Sveikasis skaičius

Taip

Nurodo skaičių [] ir pločius

koeficiento[] prievadai. Reikšmės yra nuo 1 iki 64.

LPM_WIDTHD

Sveikasis skaičius

Taip

Nurodo denom[] ir pločius

lieka [] uostai. Reikšmės yra nuo 1 iki 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

Styga Styga

Skaitiklio įvesties ženklas.

Vertės yra PASIRAŠYTA ir NESIŽYMĖTA. Kai šis

parametras nustatytas į SIGNED, daliklis

interpretuoja numer[] įvestį kaip ženklą du

papildyti.

Vardiklio įvesties ženklas.

Vertės yra PASIRAŠYTA ir NESIŽYMĖTA. Kai šis

parametras nustatytas į SIGNED, daliklis

interpretuoja denom[] įvestį kaip dviženklį

papildyti.

LPM_TYPE

Styga

Identifikuoja parametrų biblioteką

modulių (LPM) objekto pavadinimas VHDL projekte

files (.vhd).

LPM_HINT

Styga

Kai sukuriate biblioteką

parametrizuoti moduliai (LPM) veikia a

VHDL dizainas File (.vhd), turite naudoti

LPM_HINT parametras, skirtas nurodyti Intel-

konkretus parametras. Pavyzdžiui,ample: LPM_HINT

= "CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = TAIP

numatytoji reikšmė yra UNUSED.

LPM_REMAINDERPOSITIVE

Styga

Specifinis „Intel“ parametras. Jūs turite naudoti

LPM_HINT parametras, skirtas nurodyti

LPM_REMAINDERPOSITIVE parametras į

VHDL dizainas files. Vertės yra TRUE arba FALSE.

Jei šis parametras nustatytas į TRUE, tada

likusio [] prievado vertė turi būti didesnė

tęsėsi…

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 14

Siųsti Atsiliepimus

3. LPM_DIVIDE (daliklis) Intel FPGA IP Core 683490 | 2020.10.05

Parametro pavadinimas

Tipas

MAXIMIZE_SPEED

Sveikasis skaičius

LPM_PIPELINE

Sveikasis skaičius

INTENDED_DEVICE_FAMILY SKIP_BITS

Sveikasis skaičius

Reikalingas Nr
Ne Ne Ne

Aprašymas
lygus nuliui arba lygus nuliui. Jei šis parametras nustatytas į TRUE, likusio [] prievado reikšmė yra arba nulis, arba reikšmė yra tas pats ženklas, teigiamas arba neigiamas, kaip ir skaičių prievado reikšmė. Siekdama sumažinti plotą ir pagerinti greitį, „Intel“ rekomenduoja šį parametrą nustatyti į TRUE operacijose, kuriose likusi dalis turi būti teigiama arba kai likusi dalis yra nesvarbi.
Specifinis „Intel“ parametras. Turite naudoti parametrą LPM_HINT, kad nurodytumėte parametrą MAXIMIZE_SPEED VHDL dizaine files. Reikšmės yra [0..9]. Jei naudojama, „Intel Quartus Prime“ programinė įranga bando optimizuoti konkretų funkcijos LPM_DIVIDE egzempliorių greičiui, o ne nukreipimui, ir nepaiso optimizavimo technikos logikos parinkties nustatymo. Jei MAXIMIZE_SPEED nenaudojamas, vietoj jo naudojama optimizavimo technikos parinkties reikšmė. Jei MAXIMIZE_SPEED reikšmė yra 6 arba didesnė, kompiliatorius optimizuoja LPM_DIVIDE IP šerdį, kad būtų padidintas greitis, naudodamas perdavimo grandines; jei reikšmė yra 5 ar mažesnė, kompiliatorius įgyvendina dizainą be nešiojimo grandinių.
Nurodomas delsos laikrodžio ciklų skaičius, susietas su koeficiento [] ir lieka[] išvestimis. Nulis (0) rodo, kad delsos nėra ir kad yra tik kombinuota funkcija. Jei praleista, numatytoji reikšmė yra 0 (nonpipeled). Negalite nurodyti parametro LPM_PIPELINE reikšmės, didesnės nei LPM_WIDTHN.
Šis parametras naudojamas modeliavimo ir elgesio modeliavimo tikslais. Parametrų rengyklė apskaičiuoja šio parametro reikšmę.
Leidžia efektyviau dalyti trupmeninius bitus, kad būtų optimizuota priekinių bitų logika, pateikiant pirminių GND skaičių į LPM_DIVIDE IP šerdį. Nurodykite šio parametro dalinio išvesties priekinio GND skaičių.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 15

683490 | 2020.10.05 Siųsti atsiliepimą

4. LPM_MULT (daugiklis) IP branduolys

3 pav.

LPM_MULT IP branduolys įgyvendina daugiklį, kad padaugintų dvi įvesties duomenų reikšmes, kad būtų sukurtas produktas kaip išvestis.

Toliau pateiktame paveikslėlyje pavaizduoti LPM_MULT IP branduolio prievadai.

LPM_Mult Ports

LPM_MULT laikrodžio duomenys[] rezultatas[] datab[] aclr/sclr clken
inst

Susijusios informacijos funkcijos 71 puslapyje

4.1. Savybės
LPM_MULT IP branduolys siūlo šias funkcijas: · Sukuria daugiklį, kuris padaugina dvi įvesties duomenų reikšmes · Palaiko duomenų plotį iki 1 bitų · Palaiko pasirašytų ir nepasirašytų duomenų atvaizdavimo formatą · Palaiko srities arba greičio optimizavimą · Palaiko konfigūruojamą išvesties delsą konvejeriu. galimybė įdiegti specialiajame skaitmeniniame signalo apdorojime (DSP)
blokų grandinės arba loginiai elementai (LE) Pastaba: Kuriant daugiklius, didesnius nei savaime palaikomas dydis, gali
bus poveikis našumui, atsirandantis dėl DSP blokų kaskados. · Palaiko pasirenkamus asinchroninio išvalymo ir laikrodžio įjungimo prievadus · Palaiko pasirenkamą sinchroninį išvalymą Intel Stratix 10, Intel Arria 10 ir Intel Cyclone 10 GX įrenginiams

Užregistruotas ISO 9001: 2015

4. LPM_MULT (daugiklis) IP Core 683490 | 2020.10.05
4.2. Verilog HDL prototipas
Šis Verilog HDL prototipas yra Verilog Design File (.v) lpm.v edasynthesis katalogas.
modulio lpm_mult ( rezultatas, dataa, datab, suma, laikrodis, clken, aclr ) parametras lpm_type = "lpm_mult"; parametras lpm_widtha = 1; parametras lpm_widthb = 1; parametras lpm_widths = 1; parametras lpm_widthp = 1; parametras lpm_representation = "NEPARAŠYTA"; parametras lpm_pipeline = 0; parametras lpm_hint = "NENAUDOTA"; įvesties laikrodis; įvestis clken; įvestis aclr; įvesties [lpm_widtha-1:0] duomenys; input [lpm_widthb-1:0] datab; input [lpm_widths-1:0] suma; išvesties [lpm_widthp-1:0] rezultatas; pabaigos modulis
4.3. VHDL komponento deklaracija
VHDL komponento deklaracija yra VHDL projekte File (.vhd) LPM_PACK.vhd Librariesvhdllpm katalogas.
komponentas LPM_MULT generic ( LPM_WIDTHA : natūralus; LPM_WIDTHB : natūralus; LPM_WIDTHS : natūralus := 1; LPM_WIDTHP : natūralus;
LPM_REPRESENTATION : string := "NEPARAŠYTA"; LPM_PIPELINE : natūralus := 0; LPM_TYPE: eilutė := L_MULT; LPM_HINT : string := “NENUNAUDOTA”); prievadas ( DATAA : std_logic_vector(LPM_WIDTHA-1 iki 0); DATAB : std_logic_vector(LPM_WIDTHB-1 iki 0); ACLR : std_logic := '0'; CLOCK : std_logic := CEN := '0'; SUM : std_logic_vector(LPM_WIDTHS-1 iki 1) := (OTHERS => '0' REZULTATAS : out std_logic_vector(LPM_WIDTHP-0 iki 1)); galutinis komponentas;
4.4. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nereikalinga, jei naudojate VHDL komponento deklaraciją.
BIBLIOTEKA lpm; NAUDOTI lpm.lpm_components.all;

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 17

4. LPM_MULT (daugiklis) IP Core 683490 | 2020.10.05

4.5. Signalai

7 lentelė.

LPM_MULT įvesties signalai

Signalo pavadinimas

Privaloma

Aprašymas

duomenys[]

Taip

Duomenų įvedimas.

Intel Stratix 10, Intel Arria 10 ir Intel Cyclone 10 GX įrenginių įvesties signalo dydis priklauso nuo Dataa pločio parametro reikšmės.

Senesniems ir Intel Cyclone 10 LP įrenginiams įvesties signalo dydis priklauso nuo LPM_WIDTHA parametro reikšmės.

duomenų b[]

Taip

Duomenų įvedimas.

„Intel Stratix 10“, „Intel Arria 10“ ir „Intel Cyclone 10 GX“ įrenginiams įvesties signalo dydis priklauso nuo duomenų pločio parametro reikšmės.

Senesniems ir Intel Cyclone 10 LP įrenginiams priklauso įvesties signalo dydis

LPM_WIDTHB parametro vertėje.

laikrodis

Laikrodžio įvestis konvejeriniam naudojimui.

Senesniuose ir „Intel Cyclone 10 LP“ įrenginiuose laikrodžio signalas turi būti įjungtas kitoms LPM_PIPELINE reikšmėms nei 0 (numatytasis).

„Intel Stratix 10“, „Intel Arria 10“ ir „Intel Cyclone 10 GX“ įrenginiuose laikrodžio signalas turi būti įjungtas, jei delsos reikšmė yra kita nei 1 (numatytasis).

clken

Laikrodžio įgalinimas naudoti vamzdynais. Kai clken signalas yra aukštas,

įvyksta sumtuvo/atimiklio operacija. Kai signalas žemas, neveikia

atsiranda. Jei praleista, numatytoji reikšmė yra 1.

aclr slr

Asinchroninis aiškus signalas, naudojamas bet kuriuo metu, norint iš naujo nustatyti dujotiekį į visus 0,

asinchroniškai su laikrodžio signalu. Dujotiekis inicijuojamas į neapibrėžtą (X)

logikos lygis. Išvesties vertė yra nuosekli, bet ne nulis.

Sinchroninis išvalymo signalas, naudojamas bet kuriuo metu, norint iš naujo nustatyti dujotiekį į visus 0,

sinchroniškai su laikrodžio signalu. Dujotiekis inicijuojamas į neapibrėžtą (X)

logikos lygis. Išvesties vertė yra nuosekli, bet ne nulis.

8 lentelė.

LPM_MULT Išvesties signalai

signalo pavadinimas

Privaloma

Aprašymas

rezultatas[]

Taip

Duomenų išvestis.

Senesniems ir Intel Cyclone 10 LP įrenginiams išvesties signalo dydis priklauso nuo LPM_WIDTHP parametro reikšmės. Jei LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) arba (LPM_WIDTHA + LPM_WIDTHS), yra tik LPM_WIDTHP MSB.

Intel Stratix 10, Intel Arria 10 ir Intel Cyclone 10 GX išvesties signalų dydis priklauso nuo parametro Rezultato plotis.

4.6. Stratix V, Arria V, Cyclone V ir Intel Cyclone 10 LP įrenginių parametrai

4.6.1. Bendra skirtukas

9 lentelė.

Bendra skirtukas

Parametras

Vertė

Daugiklio konfigūracija

Padauginkite „duomenų“ įvestį iš „duomenų“ įvesties

Numatytoji reikšmė

Aprašymas

Padauginkite „duomenų“ įvestį iš „duomenų“ įvesties

Pasirinkite norimą daugiklio konfigūraciją.
tęsėsi…

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 18

Siųsti Atsiliepimus

4. LPM_MULT (daugiklis) IP Core 683490 | 2020.10.05

Parametras
Kokio pločio turėtų būti „duomenų“ įvestis? Kokio pločio turėtų būti „duomenų“ įvestis? Kaip turėtų būti nustatytas „rezultato“ išvesties plotis? Apriboti plotį

Vertė
Padauginkite „duomenų“ įvestį iš savęs (kvadrato operacija)
1–256 bitai

Numatytoji reikšmė

Aprašymas

8 bitai

Nurodykite dataa[] prievado plotį.

1–256 bitai

8 bitai

Nurodykite duomenųb[] prievado plotį.

Automatiškai apskaičiuoti plotį Apriboti plotį
1–512 bitai

Automatiškai apskaičiuokite plotį

Pasirinkite norimą metodą, kad nustatytumėte rezultato[] prievado plotį.

16 bitai

Nurodykite rezultato [] prievado plotį.
Ši reikšmė veiks tik tada, jei parametre Tipas pasirinksite Apriboti plotį.

4.6.2. Bendra 2 skirtukas

10 lentelė. Bendroji dalis 2 Skirt

Parametras

Vertė

Duomenų bazės įvestis

Ar „duomenų“ įvesties magistralė turi pastovią reikšmę?

Ne Taip

Daugybos tipas

Kokio tipo

Nepasirašytas

daugybos nori? Pasirašyta

Įgyvendinimas

Kuris daugiklio diegimas turėtų būti naudojamas?

Naudokite numatytąjį įgyvendinimą
Naudokite specialią daugiklio grandinę (ne visose šeimose)
Naudokite loginius elementus

Numatytoji reikšmė

Aprašymas

Pasirinkite Taip, kad nurodytumėte pastovią reikšmę

„duomenų“ įvesties magistralė, jei tokia yra.

Nepasirašytas

Nurodykite ir dataa[], ir datab[] įvesties vaizdavimo formatą.

Naudokite numatytąjį diegimo joną

Pasirinkite norimą metodą, kad nustatytumėte rezultato[] prievado plotį.

4.6.3. Vamzdynų klojimo skirtukas

11 lentelė. Vamzdynų skirstymas

Parametras

Ar norite prijungti Nr

funkcija?

Taip

Vertė

Sukurti „aclr“

—

asinchroninis skaidrus prievadas

Numatytoji reikšmė

Aprašymas

Pasirinkite Taip, kad įgalintumėte dujotiekio registrą

daugiklio išvestį ir nurodykite norimą

išvesties delsa laikrodžio cikle. Įjungus

dujotiekio registras prideda papildomo delsos

išvestis.

Nepažymėta

Pasirinkite šią parinktį, kad įgalintumėte aclr prievadą naudoti asinchroninį išvalymą dujotiekio registre.
tęsėsi…

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 19

4. LPM_MULT (daugiklis) IP Core 683490 | 2020.10.05

Parametras
Sukurkite „clken“ laikrodžio įjungimo laikrodį
Optimizavimas
Kokio tipo optimizavimo norite?

Vertė –
Numatytoji greičio sritis

Numatytoji reikšmė

Aprašymas

Nepažymėta

Nurodo aktyvų aukšto laikrodžio įjungimą dujotiekio registro laikrodžio prievadui

Numatytoji

Nurodykite norimą IP branduolio optimizavimą.
Pasirinkite Numatytasis, kad „Intel Quartus Prime“ programinė įranga nustatytų geriausią IP branduolio optimizavimą.

4.7. „Intel Stratix 10“, „Intel Arria 10“ ir „Intel Cyclone 10 GX“ įrenginių parametrai

4.7.1. Bendra skirtukas

12 lentelė. Bendra skirtukas

Parametras

Vertė

Numatytoji reikšmė

Aprašymas

Daugiklio konfigūracijos tipas
Duomenų prievadų pločiai

Padauginkite „duomenų“ įvestį iš „duomenų“ įvesties
Padauginkite „duomenų“ įvestį iš savęs (kvadrato operacija)

Padauginkite „duomenų“ įvestį iš „duomenų“ įvesties

Pasirinkite norimą daugiklio konfigūraciją.

Duomenų plotis

1–256 bitai

8 bitai

Nurodykite dataa[] prievado plotį.

Duomenų bazės plotis

1–256 bitai

8 bitai

Nurodykite duomenųb[] prievado plotį.

Kaip turėtų būti nustatytas „rezultato“ išvesties plotis?

Tipas

Automatiškai apskaičiuokite plotį
Apriboti plotį

Automatiškai apskaičiuokite plotį

Pasirinkite norimą metodą, kad nustatytumėte rezultato[] prievado plotį.

Vertė

1–512 bitai

16 bitai

Nurodykite rezultato [] prievado plotį.
Ši reikšmė veiks tik tada, jei parametre Tipas pasirinksite Apriboti plotį.

Rezultato plotis

1–512 bitai

—

Rodo efektyvų rezultatų [] prievado plotį.

4.7.2. Bendra 2 skirtukas

13 lentelė. Bendroji dalis 2 Skirt

Parametras

Duomenų bazės įvestis

Ar „duomenų“ įvesties magistralė turi pastovią reikšmę?

Ne Taip

Vertė

Numatytoji reikšmė

Aprašymas

Pasirinkite Taip, kad nurodytumėte pastovią reikšmę

„duomenų“ įvesties magistralė, jei tokia yra.

tęsėsi…

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 20

Siųsti Atsiliepimus

4. LPM_MULT (daugiklis) IP Core 683490 | 2020.10.05

Parametras

Vertė

Bet kuri reikšmė didesnė už 0

Daugybos tipas

Kokio tipo

Nepasirašytas

daugybos nori? Pasirašyta

Įgyvendinimo stilius

Kuris daugiklio diegimas turėtų būti naudojamas?

Naudokite numatytąjį įgyvendinimą
Naudokite tam skirtą daugiklio grandinę
Naudokite loginius elementus

Numatytoji reikšmė

Aprašymas

Nurodykite pastovią datab[] prievado reikšmę.

Nepasirašytas

Nurodykite ir dataa[], ir datab[] įvesties vaizdavimo formatą.

Naudokite numatytąjį diegimo joną

Pasirinkite norimą metodą, kad nustatytumėte rezultato[] prievado plotį.

4.7.3. Vamzdynas

14 lentelė. Vamzdynų skirstymas

Parametras

Vertė

Ar norite sujungti funkciją?

Dujotiekis

Ne Taip

Latencijos išvalymo signalo tipas

Bet kuri reikšmė didesnė už 0.
NĖRA ACLR SCLR

Sukurkite „clken“ laikrodį

—

įjungti laikrodį

Kokio tipo optimizavimo norite?

Tipas

Numatytoji greičio sritis

Numatytoji reikšmė

Aprašymas

Ne 1 NĖRA
—

Pasirinkite Taip, kad įjungtumėte konvejerio registrą į daugiklio išvestį. Konvejerio registro įjungimas padidina išvesties delsą.
Nurodykite pageidaujamą išvesties delsą laikrodžio cikle.
Nurodykite dujotiekio registro nustatymo iš naujo tipą. Pasirinkite NĖRAS, jei nenaudojate jokio konvejerio registro. Pasirinkite ACLR, kad dujotiekio registre naudotumėte asinchroninį išvalymą. Tai sugeneruos ACLR prievadą. Pasirinkite SCLR, kad dujotiekio registre naudotumėte sinchroninį išvalymą. Tai sugeneruos SCLR prievadą.
Nurodo aktyvų aukšto laikrodžio įjungimą dujotiekio registro laikrodžio prievadui

Numatytoji

Nurodykite norimą IP branduolio optimizavimą.
Pasirinkite Numatytasis, kad leistumėte „Intel Quartus Prime“ programinei įrangai nustatyti geriausią IP branduolio parinktį.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 21

683490 | 2020.10.05 Siųsti atsiliepimą

5. LPM_ADD_SUB (sudėtis / atimiklis)

4 pav.

LPM_ADD_SUB IP šerdis leidžia įdiegti sumatorių arba atimtuvą, kad pridėtumėte arba atimtumėte duomenų rinkinius, kad gautumėte išvestį, kurioje yra įvesties reikšmių suma arba skirtumas.

Toliau pateiktame paveikslėlyje pavaizduoti LPM_ADD_SUB IP branduolio prievadai.

LPM_ADD_SUB Prievadai

LPM_ADD_SUB add_sub cin

duomenys[]

laikrodis clken datab[] aclr

rezultatas[] overflow cout

inst

5.1. Savybės
LPM_ADD_SUB IP branduolys siūlo šias funkcijas: · Sukuria sumtuvą, atimtuvą ir dinamiškai konfigūruojamą sumatorių / atimtuvą
funkcijas. · Palaiko 1 bitų duomenų plotį. · Palaiko duomenų pateikimo formatą, pvz., pasirašytą ir nepasirašytą. · Palaiko pasirenkamą nešiojimą (paskolinimą), asinchroninį išvalymą ir laikrodžio įjungimą
įvesties prievadai. · Palaiko pasirenkamus pernešimo (paskolos) ir perpildymo išvesties prievadus. · Priskiria vieną iš įvesties duomenų magistralių konstantai. · Palaiko konfigūruojamą išvesties delsą.

Užregistruotas ISO 9001: 2015

5. LPM_ADD_SUB (sudėtojas/atėmėjas) 683490 | 2020.10.05
5.2. Verilog HDL prototipas
Šis Verilog HDL prototipas yra Verilog Design File (.v) lpm.v edasynthesis katalogas.
modulis lpm_add_sub ( rezultatas, cout, perpildymas, add_sub, cin, dataa, datab, laikrodis, clken, aclr ); parametras lpm_type = "lpm_add_sub"; parametras lpm_width = 1; parametras lpm_direction = "UNUSED"; parametras lpm_representation = "PASIRAŠTA"; parametras lpm_pipeline = 0; parametras lpm_hint = "NENAUDOTA"; input [lpm_width-1:0] dataa, datab; įvestis add_sub, cin; įvesties laikrodis; įvestis clken; įvestis aclr; išvesties [lpm_width-1:0] rezultatas; išėjimo išjungimas, perpildymas; pabaigos modulis
5.3. VHDL komponento deklaracija
VHDL komponento deklaracija yra VHDL projekte File (.vhd) LPM_PACK.vhd Librariesvhdllpm katalogas.
komponentas LPM_ADD_SUB bendras (LPM_WIDTH : natūralus;
LPM_DIRECTION : string := "UNUSED"; LPM_REPRESENTATION: string := "PASIRAŠTA"; LPM_PIPELINE : natūralus := 0; LPM_TYPE : eilutė := L_ADD_SUB; LPM_HINT : string := “NENUNAUDOTA”); prievadas (DATAA : std_logic_vector(LPM_WIDTH-1 iki 0); DATAB : std_logic_vector(LPM_WIDTH-1 iki 0); ACLR : std_logic := '0'; CLOCK : std_logic: CLK_logic' := '0 := '1'; CIN : in std_logic := 'Z' galutinis komponentas;
5.4. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nereikalinga, jei naudojate VHDL komponento deklaraciją.
BIBLIOTEKA lpm; NAUDOTI lpm.lpm_components.all;
5.5. Uostai
Šiose lentelėse pateikiami LPM_ADD_SUB IP branduolio įvesties ir išvesties prievadai.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 23

5. LPM_ADD_SUB (sudėtojas/atėmėjas) 683490 | 2020.10.05

15 lentelė. LPM_ADD_SUB IP pagrindinio įvesties prievadai

Uosto pavadinimas

Privaloma

Aprašymas

cin

Perneškite į žemos eilės bitą. Papildymo operacijoms numatytoji reikšmė yra 0. For

atimties operacijos, numatytoji reikšmė yra 1.

duomenys[]

Taip

Duomenų įvedimas. Įvesties prievado dydis priklauso nuo LPM_WIDTH parametro reikšmės.

duomenų b[]

Taip

Duomenų įvedimas. Įvesties prievado dydis priklauso nuo LPM_WIDTH parametro reikšmės.

add_sub

Pasirenkamas įvesties prievadas, skirtas dinaminiam perjungimui tarp sumtuvo ir atimtuvo

funkcijas. Jei naudojamas parametras LPM_DIRECTION, add_sub negalima naudoti. Jeigu

praleista, numatytoji reikšmė yra ADD. „Intel“ rekomenduoja naudoti

parametras LPM_DIRECTION, skirtas nurodyti funkcijos LPM_ADD_SUB veikimą,

o ne priskirti prievadui add_sub konstantą.

laikrodis

Įvestis konvejeriniam naudojimui. Laikrodžio prievadas suteikia konvejerio laikrodžio įvestį

operacija. Jei LPM_PIPELINE reikšmės yra kitos nei 0 (numatytasis), laikrodžio prievadas turi būti

įjungta.

clken

Laikrodžio įgalinimas naudoti vamzdynais. Kai clken prievadas teigiamas, sumatorius/

vyksta atimtuvo operacija. Kai signalas žemas, jokia operacija nevyksta. Jeigu

praleista, numatytoji reikšmė yra 1.

aclr

Asinchroninis skaidrus, skirtas naudoti vamzdynuose. Dujotiekis inicijuojamas į neapibrėžtą (X)

logikos lygis. Aclr prievadas gali būti naudojamas bet kuriuo metu norint iš naujo nustatyti dujotiekį į visus 0,

asinchroniškai su laikrodžio signalu.

16 lentelė. LPM_ADD_SUB IP branduolių išvesties prievadai

Uosto pavadinimas

Privaloma

Aprašymas

rezultatas[]

Taip

Duomenų išvestis. Išvesties prievado dydis priklauso nuo parametro LPM_WIDTH

vertė.

cout

Svarbiausio bito (MSB) atlikimas (paskolinimas). Cout prievadas turi fizinį

aiškinimas kaip MSB vykdymas (paskolinimas). Cout prievadas aptinka

perpildymas NESIGNED operacijose. Cout prievadas veikia taip pat

PASIRAŠYTOS ir NEPASIrašytos operacijos.

perpildymas

Pasirenkama perpildymo išimties išvestis. Perpildymo prievadas turi fizinį aiškinimą kaip

pernešimo į MSB XOR su MSB atlikimu. Perpildymo anga

tvirtina, kai rezultatai viršija turimą tikslumą, ir naudojamas tik tada, kai

LPM_REPRESENTATION parametro reikšmė SIGNED.

5.6. Parametrai

Šioje lentelėje pateikiami pagrindiniai LPM_ADD_SUB IP parametrai.

17 lentelė. LPM_ADD_SUB IP pagrindiniai parametrai

Parametro pavadinimas LPM_WIDTH

Įveskite sveikąjį skaičių

Privaloma Taip

Aprašymas
Nurodo duomenųa[], duomenųb[] ir rezultatų[] prievadų plotį.

LPM_DIRECTION

Styga

Reikšmės yra ADD, SUB ir UNUSED. Jei praleista, numatytoji reikšmė yra DEFAULT, kuri nurodo parametrui paimti vertę iš add_sub prievado. Prievado add_sub negalima naudoti, jei naudojamas LPM_DIRECTION. „Intel“ rekomenduoja naudoti parametrą LPM_DIRECTION, kad nurodytumėte funkcijos LPM_ADD_SUB veikimą, o ne priskirti prievadui add_sub konstantą.
tęsėsi…

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 24

Siųsti Atsiliepimus

5. LPM_ADD_SUB (sudėtojas/atėmėjas) 683490 | 2020.10.05

Parametro pavadinimas LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Tipas String Integer Eilutė Styga Eilutė Sveikasis skaičius
Styga

Reikalingas Ne Ne Ne Ne Ne Ne
Nr

Aprašymas
Nurodo atlikto papildymo tipą. Reikšmės yra PASIRAŠYTA ir NESIŽYMĖTA. Jei praleista, numatytoji reikšmė yra PASIRAŠYTA. Kai šis parametras nustatytas į SIGNED, sumatorius / atimiklis interpretuoja duomenų įvestį kaip pasirašyto dviejų komplementą.
Nurodo delsos laikrodžio ciklų, susietų su rezultato[] išvestimi, skaičių. Nulis (0) reiškia, kad delsos nėra ir kad bus sukurta tik kombinuota funkcija. Jei praleista, numatytoji reikšmė yra 0 (nekonvejerinis).
Leidžia nurodyti „Intel“ specifinius VHDL dizaino parametrus files (.vhd). Numatytoji reikšmė yra UNUSED.
Nurodo parametrizuotų modulių (LPM) objekto pavadinimą VHDL projekte files.
Specifinis „Intel“ parametras. Turite naudoti parametrą LPM_HINT, norėdami nurodyti parametrą ONE_INPUT_IS_CONSTANT VHDL projekte files. Reikšmės yra YES, NO ir UNUSED. Užtikrina didesnį optimizavimą, jei viena įvestis yra pastovi. Jei praleista, numatytoji reikšmė yra NO.
Specifinis „Intel“ parametras. Turite naudoti parametrą LPM_HINT, kad nurodytumėte parametrą MAXIMIZE_SPEED VHDL dizaine files. Galite nurodyti reikšmę nuo 0 iki 10. Jei naudojama, „Intel Quartus Prime“ programinė įranga bando optimizuoti konkretų funkcijos LPM_ADD_SUB egzempliorių greičiui, o ne nukreipimui, ir nepaiso optimizavimo technikos logikos parinkties nustatymo. Jei MAXIMIZE_SPEED nenaudojamas, vietoj jo naudojama optimizavimo technikos parinkties reikšmė. Jei MAXIMIZE_SPEED nustatymas yra 6 arba didesnis, kompiliatorius optimizuoja LPM_ADD_SUB IP šerdį didesniam greičiui naudodamas nešiojimo grandines; jei nustatymas yra 5 ar mažesnis, kompiliatorius įgyvendina dizainą be nešiojimo grandinių. Šis parametras turi būti nurodytas Cyclone, Stratix ir Stratix GX įrenginiuose tik tada, kai nenaudojamas add_sub prievadas.
Šis parametras naudojamas modeliavimo ir elgesio modeliavimo tikslais. Parametrų rengyklė apskaičiuoja šio parametro reikšmę.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 25

683490 | 2020.10.05 Siųsti atsiliepimą

6. LPM_COMPARE (palyginimo priemonė)

5 pav.

LPM_COMPARE IP branduolys lygina dviejų duomenų rinkinių vertę, kad nustatytų ryšį tarp jų. Paprasčiausia forma galite naudoti išskirtinį OR užtvarą, kad nustatytumėte, ar du duomenų bitai yra lygūs.

Toliau pateiktame paveikslėlyje pavaizduoti LPM_COMPARE IP branduolio prievadai.

LPM_COMPARE Prievadai

LPM_COMPARE

clken

alb

aeb

duomenys[]

agb

duomenų b[]

amžiusb

laikrodis

aneb

aclr

aleb

inst

6.1. Savybės
LPM_COMPARE IP branduolys siūlo šias funkcijas: · Sukuria lyginamąją funkciją, kad būtų galima palyginti du duomenų rinkinius · Palaiko duomenų plotį iki 1 bitų · Palaiko duomenų pateikimo formatą, pvz., pasirašytą ir nepasirašytą · Gamina šiuos išvesties tipus:
— alb (įvestis A yra mažesnė nei įvestis B) — aeb (įvestis A yra lygi įėjimui B) — agb (įvestis A yra didesnė už įvestį B) — ageb (įvestis A yra didesnė arba lygi B įėjimui) — aneb ( įvestis A nėra lygi įėjimui B) — aleb (įvestis A yra mažesnė arba lygi B įėjimui) · Palaiko pasirenkamus asinchroninius išvalymo ir laikrodžio įėjimo prievadus · Priskiria duomenųb[] įvestį pastoviai · Palaiko konfigūruojamą išvesties delsą.

Užregistruotas ISO 9001: 2015

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05
6.2. Verilog HDL prototipas
Šis Verilog HDL prototipas yra Verilog Design File (.v) lpm.v edasynthesis katalogas.
modulis lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, laikrodis, clken, aclr ); parametras lpm_type = "lpm_palyginti"; parametras lpm_width = 1; parametras lpm_representation = "NEPARAŠYTA"; parametras lpm_pipeline = 0; parametras lpm_hint = "NENAUDOTA"; input [lpm_width-1:0] dataa, datab; įvesties laikrodis; įvestis clken; įvestis aclr; išvestis alb, aeb, agb, aleb, aneb, ageb; pabaigos modulis
6.3. VHDL komponento deklaracija
VHDL komponento deklaracija yra VHDL projekte File (.vhd) LPM_PACK.vhd Librariesvhdllpm katalogas.
komponentas LPM_COMPARE generic (LPM_WIDTH : natūralus;
LPM_REPRESENTATION : string := "NEPARAŠYTA"; LPM_PIPELINE : natūralus := 0; LPM_TYPE: string := L_COMPARE; LPM_HINT : string := “NENUNAUDOTA”); prievadas (DATAA : std_logic_vector(LPM_WIDTH-1 iki 0); DATAB : std_logic_vector(LPM_WIDTH-1 iki 0); ACLR : std_logic := '0'; CLOCK : std_logic: CLK_logic' := '0 := '1': out std_logic; out std_logic galutinis komponentas;
6.4. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nereikalinga, jei naudojate VHDL komponento deklaraciją.
BIBLIOTEKA lpm; NAUDOTI lpm.lpm_components.all;
6.5. Uostai
Šiose lentelėse pateikiami LMP_COMPARE IP branduolio įvesties ir išvesties prievadai.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 27

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05

18 lentelė. LPM_COMPARE IP branduolio įvesties prievadai

Uosto pavadinimas

Privaloma

Aprašymas

duomenys[]

Taip

Duomenų įvedimas. Įvesties prievado dydis priklauso nuo LPM_WIDTH parametro reikšmės.

duomenų b[]

Taip

Duomenų įvedimas. Įvesties prievado dydis priklauso nuo LPM_WIDTH parametro reikšmės.

laikrodis

Laikrodžio įvestis konvejeriniam naudojimui. Laikrodžio prievadas suteikia konvejerio laikrodžio įvestį

operacija. Jei LPM_PIPELINE reikšmės yra kitos nei 0 (numatytasis), laikrodžio prievadas turi būti

įjungta.

clken

Laikrodžio įgalinimas naudoti vamzdynais. Kai clken prievadas tvirtinamas aukštai,

vyksta palyginimo operacija. Kai signalas žemas, jokia operacija nevyksta. Jeigu

praleista, numatytoji reikšmė yra 1.

aclr

Asinchroninis skaidrus, skirtas naudoti vamzdynuose. Dujotiekis inicijuojamas pagal neapibrėžtą (X) logiką

lygiu. Aclr prievadas gali būti naudojamas bet kuriuo metu norint iš naujo nustatyti dujotiekį į visus 0,

asinchroniškai su laikrodžio signalu.

19 lentelė. LPM_COMPARE IP branduolio išvesties prievadai

Uosto pavadinimas

Privaloma

Aprašymas

alb

Komparatoriaus išvesties prievadas. Teigiama, jei įvestis A yra mažesnė nei įvestis B.

aeb

Komparatoriaus išvesties prievadas. Teigiama, jei įvestis A yra lygi įėjimui B.

agb

Komparatoriaus išvesties prievadas. Teigiama, jei įvestis A yra didesnė nei įvestis B.

amžiusb

Komparatoriaus išvesties prievadas. Tvirtinama, jei įvestis A yra didesnė arba lygi įvesties įvestis

aneb

Komparatoriaus išvesties prievadas. Teigiama, jei įvestis A nėra lygi įėjimui B.

aleb

Komparatoriaus išvesties prievadas. Teikiama, jei įvestis A yra mažesnė arba lygi įėjimui B.

6.6. Parametrai

Šioje lentelėje pateikiami LPM_COMPARE IP branduolio parametrai.

20 lentelė. LPM_COMPARE IP branduolio parametrai

Parametro pavadinimas

Tipas

Privaloma

LPM_WIDTH

Sveikasis skaičius Taip

LPM_REPRESENTATION

Styga

LPM_PIPELINE

Sveikasis skaičius Nr

LPM_HINT

Styga

Aprašymas
Nurodo dataa[] ir datab[] prievadų plotį.
Nurodo atlikto palyginimo tipą. Vertės yra PASIRAŠYTA ir NESIŽYMĖTA. Jei praleista, numatytoji reikšmė yra NEPAŽYMĖTA. Kai ši parametro reikšmė nustatyta į SIGNED, lygintuvas interpretuoja duomenų įvestį kaip pasirašyto dviejų komplementą.
Nurodomas delsos laikrodžio ciklų skaičius, susietas su alb, aeb, agb, ageb, aleb arba aneb išvestimi. Nulis (0) reiškia, kad delsos nėra ir kad bus sukurta tik kombinuota funkcija. Jei praleista, numatytoji reikšmė yra 0 (nonpipeled).
Leidžia nurodyti „Intel“ specifinius VHDL dizaino parametrus files (.vhd). Numatytoji reikšmė yra UNUSED.
tęsėsi…

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 28

Siųsti Atsiliepimus

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05
Parametro pavadinimas LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Įveskite eilutę String
Styga

Reikalingas Ne Nr
Nr

Aprašymas
Nurodo parametrizuotų modulių (LPM) objekto pavadinimą VHDL projekte files.
Šis parametras naudojamas modeliavimo ir elgesio modeliavimo tikslais. Parametrų rengyklė apskaičiuoja šio parametro reikšmę.
Specifinis „Intel“ parametras. Turite naudoti parametrą LPM_HINT, norėdami nurodyti parametrą ONE_INPUT_IS_CONSTANT VHDL projekte files. Reikšmės yra YES, NO arba UNUSED. Užtikrina didesnį optimizavimą, jei įvestis yra pastovi. Jei praleista, numatytoji reikšmė yra NO.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 29

683490 | 2020.10.05 Siųsti atsiliepimą

7. ALTECC (klaidų taisymo kodas: koduotuvas/dekoderis) IP branduolys

6 pav.

„Intel“ suteikia ALTECC IP branduolį ECC funkcijoms įgyvendinti. ECC aptinka sugadintus duomenis, kurie atsiranda imtuvo pusėje duomenų perdavimo metu. Šis klaidų taisymo metodas geriausiai tinka situacijose, kai klaidos atsiranda atsitiktinai, o ne serijomis.

ECC aptinka klaidas per duomenų kodavimo ir dekodavimo procesą. Pavyzdžiui,ampKai perdavimo programoje taikomas ECC, iš šaltinio nuskaityti duomenys užkoduojami prieš siunčiant juos į imtuvą. Kodavimo įrenginio išvestis (kodo žodis) susideda iš neapdorotų duomenų, pridedamų su lyginumo bitų skaičiumi. Tikslus pridėtų pariteto bitų skaičius priklauso nuo įvesties duomenų bitų skaičiaus. Tada sugeneruotas kodo žodis perduodamas į paskirties vietą.

Imtuvas gauna kodinį žodį ir jį iššifruoja. Dekoderio gauta informacija nustato, ar aptikta klaida. Dekoderis aptinka vieno bito ir dviejų bitų klaidas, tačiau gali ištaisyti tik vieno bito klaidas sugadintuose duomenyse. Šio tipo ECC yra vienos klaidos taisymo dvigubos klaidos aptikimas (SECDED).

Galite konfigūruoti ALTECC IP branduolio kodavimo ir dekoderio funkcijas. Duomenų įvestis į kodavimo įrenginį yra užkoduota, kad būtų sukurtas kodo žodis, kuris yra duomenų įvesties ir sugeneruotų pariteto bitų derinys. Sugeneruotas kodo žodis perduodamas dekoderio moduliui dekoduoti prieš pat pasiekiant paskirties bloką. Dekoderis sukuria sindromo vektorių, kad nustatytų, ar gautame kodo žodyje nėra klaidų. Dekoderis ištaiso duomenis tik tuo atveju, jei vieno bito klaida yra iš duomenų bitų. Joks signalas nepažymėtas, jei vieno bito klaida kyla iš lyginumo bitų. Dekoderis taip pat turi vėliavėlės signalus, rodančius gautų duomenų būseną ir dekoderio veiksmus, jei tokių yra.

Tolesniuose paveikslėliuose pavaizduoti ALTECC IP branduolio prievadai.

ALTECC kodavimo prievadai

ALTECC_ENCODER

duomenys[]

q[]

laikrodis

aclr

inst

Užregistruotas ISO 9001: 2015

7. ALTECC (klaidų taisymo kodas: koduotuvas/dekoderis) IP Core 683490 | 2020.10.05

7 pav. ALTECC dekoderio prievadai

ALTECC_DECODER

data[] laikrodis laikrodis

q[] err_detected err_corrected
err_fatal

aclr

inst

7.1. ALTECC kodavimo priemonės

ALTECC kodavimo įrenginio IP branduolys siūlo šias funkcijas: · Atlieka duomenų kodavimą naudojant Hamingo kodavimo schemą · Palaiko duomenų plotį 2 bitai · Palaiko pasirašytų ir nepasirašytų duomenų atvaizdavimo formatą · Palaiko konvejerį su vieno arba dviejų laikrodžio ciklų išvesties delsa · Palaiko pasirenkamą asinchroniniai išvalymo ir laikrodžio įjungimo prievadai

ALTECC kodavimo įrenginio IP branduolys priima ir užkoduoja duomenis naudodamas Hamingo kodavimo schemą. Hamingo kodavimo schema išveda pariteto bitus ir prideda juos prie pradinių duomenų, kad gautų išvesties kodo žodį. Pridedama pariteto bitų skaičius priklauso nuo duomenų pločio.

Šioje lentelėje pateikiamas skirtingų duomenų pločių diapazonų pridėtų pariteto bitų skaičius. Stulpelyje Total Bits rodomas bendras įvesties duomenų bitų ir pridėtų pariteto bitų skaičius.

21 lentelė.

Pariteto bitų skaičius ir kodo žodis pagal duomenų plotį

Duomenų plotis

Pariteto bitų skaičius

Iš viso bitų (kodo žodis)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Pariteto bitų išvedimui naudojamas lyginio pariteto tikrinimas. Papildomas 1 bitas (lentelėje rodomas kaip +1) pridedamas prie lyginumo bitų kaip kodo žodžio MSB. Tai užtikrina, kad kodo žodis turi lyginį skaičių 1. Pavyzdžiui,ample, jei duomenų plotis yra 4 bitai, prie duomenų pridedami 4 pariteto bitai, kad jie taptų kodiniu žodžiu, kuriame iš viso yra 8 bitai. Jei 7 bitai iš 8 bitų kodo žodžio LSB turi nelyginį skaičių 1, kodo žodžio 8 bitas (MSB) yra 1, todėl bendras kodo žodžio 1 skaičius yra lyginis.
Toliau pateiktame paveikslėlyje parodytas sugeneruotas kodo žodis ir lyginumo bitų bei duomenų bitų išdėstymas 8 bitų duomenų įvestyje.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 31

7. ALTECC (klaidų taisymo kodas: koduotuvas/dekoderis) IP Core 683490 | 2020.10.05

8 pav.

Pariteto bitai ir duomenų bitų išdėstymas 8 bitų sugeneruotame kodo žodyje

MSB

LSB

4 pariteto bitai

4 duomenų bitai

ALTECC kodavimo įrenginio IP branduolys vienu metu priima tik įvesties plotį nuo 2 iki 64 bitų. 12 bitų, 29 bitų ir 64 bitų įvesties pločiai, kurie idealiai tinka Intel įrenginiams, generuoja atitinkamai 18 bitų, 36 bitų ir 72 bitų išvestis. Bitų pasirinkimo apribojimą galite valdyti parametrų rengyklėje.

7.2. „Verilog“ HDL prototipas (ALTECC_ENCODER)
Šis Verilog HDL prototipas yra Verilog Design File (.v) lpm.v edasynthesis katalogas.
modulis altecc_encoder #(parametras skirtas_device_family = "nenaudojamas", parametras lpm_pipeline = 0, parametras width_codeword = 8, parametras width_dataword = 8, parametras lpm_type = "altecc_encoder", parametras lpm_hint = "nenaudojamas") ( įvesties laido aclr, įvesties laido laikrodis laidinis laikrodis, įvesties laidas [width_dataword-1:0] data, output laid [width_codeword-1:0] q); pabaigos modulis

7.3. „Verilog“ HDL prototipas (ALTECC_DECODER)
Šis Verilog HDL prototipas yra Verilog Design File (.v) lpm.v edasynthesis katalogas.
modulis altecc_decoder #(parametras skirtas_device_family = "nenaudojamas", parametras lpm_pipeline = 0, parametras width_codeword = 8, parametras width_dataword = 8, parametras lpm_type = "altecc_decoder", parametras lpm_hint = "nenaudojamas") ( įvesties laido aclr, įvesties laido laikrodis laidinis laikrodis, įvesties laidas [plotis_kodožodis-1:0] duomenys, išvesties laidas klaidingas_pataisytas, išvesties laidas klaidingas_aptiktas, išvesties laidas klaidingas_fatalus, išvesties laidas [plotis_duomenų žodis-1:0] q); pabaigos modulis

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 32

Siųsti Atsiliepimus

7. ALTECC (klaidų taisymo kodas: koduotuvas/dekoderis) IP Core 683490 | 2020.10.05
7.4. VHDL komponento deklaracija (ALTECC_ENCODER)
VHDL komponento deklaracija yra VHDL projekte File (.vhd) altera_mf_components.vhd Librariesvhdlaltera_mf katalogas.
komponentas altecc_encoder generic (skirtas_įrenginio_šeima:stringa := "nenaudojamas"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := "UNUSED"; lpm_alcoder ”); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_dataword-1 downto 0); q:out std_logic_vector -1 iki 0)); galutinis komponentas;
7.5. VHDL komponento deklaracija (ALTECC_DECODER)
VHDL komponento deklaracija yra VHDL projekte File (.vhd) altera_mf_components.vhd Librariesvhdlaltera_mf katalogas.
komponentas altecc_decoder generic (skirtas_įrenginio_šeima:stringa := "nenaudojamas"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := "UNUSED";stringmccde_alcoder ”); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_codeword-1 downto 0); err_corrected_logic out;deecterdr_logic : out std_logic; q:out std_logic_vector(width_dataword-1 downto syn_e : out std_logic); galutinis komponentas;
7.6. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nereikalinga, jei naudojate VHDL komponento deklaraciją.
BIBLIOTEKA altera_mf; NAUDOTI altera_mf.altera_mf_components.all;
7.7. Kodavimo prievadai
Šiose lentelėse pateikiami ALTECC kodavimo įrenginio IP branduolio įvesties ir išvesties prievadai.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 33

7. ALTECC (klaidų taisymo kodas: koduotuvas/dekoderis) IP Core 683490 | 2020.10.05

22 lentelė. ALTECC Encoder įvesties prievadai

Uosto pavadinimas

Privaloma

Aprašymas

duomenys[]

Taip

Duomenų įvesties prievadas. Įvesties prievado dydis priklauso nuo WIDTH_DATAWORD

parametro vertė. Data[] prievade yra neapdoroti duomenys, kuriuos reikia užkoduoti.

laikrodis

Taip

Laikrodžio įvesties prievadas, teikiantis laikrodžio signalą kodavimo operacijai sinchronizuoti.

Laikrodžio prievadas reikalingas, kai LPM_PIPELINE reikšmė yra didesnė nei 0.

laikrodis

Laikrodžio įjungimas. Jei praleista, numatytoji reikšmė yra 1.

aclr

Asinchroninis aiškus įėjimas. Aktyvų didelio aclr signalą galima naudoti bet kuriuo metu

asinchroniškai išvalyti registrus.

23 lentelė. ALTECC kodavimo įrenginio išvesties prievadai

Prievado pavadinimas q[]

Privaloma Taip

Aprašymas
Užkoduotas duomenų išvesties prievadas. Išvesties prievado dydis priklauso nuo WIDTH_CODEWORD parametro reikšmės.

7.8. Dekoderio prievadai

Šiose lentelėse išvardyti ALTECC dekoderio IP branduolio įvesties ir išvesties prievadai.

24 lentelė. ALTECC dekoderio įvesties prievadai

Uosto pavadinimas

Privaloma

Aprašymas

duomenys[]

Taip

Duomenų įvesties prievadas. Įvesties prievado dydis priklauso nuo WIDTH_CODEWORD parametro reikšmės.

laikrodis

Taip

Laikrodžio įvesties prievadas, teikiantis laikrodžio signalą kodavimo operacijai sinchronizuoti. Laikrodžio prievadas reikalingas, kai LPM_PIPELINE reikšmė yra didesnė nei 0.

laikrodis

Laikrodžio įjungimas. Jei praleista, numatytoji reikšmė yra 1.

aclr

Asinchroninis aiškus įėjimas. Aktyvus didelis aclr signalas gali būti naudojamas bet kuriuo metu asinchroniškai išvalyti registrus.

25 lentelė. ALTECC dekoderio išvesties prievadai

Prievado pavadinimas q[]

Privaloma Taip

Aprašymas
Dekoduotas duomenų išvesties prievadas. Išvesties prievado dydis priklauso nuo WIDTH_DATAWORD parametro reikšmės.

err_detected Taip

Žymėjimo signalas, kuris atspindi gautų duomenų būseną ir nurodo visas rastas klaidas.

err_correcte Taip d

Vėliavos signalas, atspindintis gautų duomenų būseną. Žymi rastą ir ištaisytą vieno bito klaidą. Galite naudoti duomenis, nes jie jau buvo ištaisyti.

err_fatal

Taip

Vėliavos signalas, atspindintis gautų duomenų būseną. Žymi dviejų bitų klaidą, rasta, bet nepataisyta. Negalite naudoti duomenų, jei patvirtinamas šis signalas.

sin_e

Išvesties signalas, kuris padidės, kai paritete aptinkama vieno bito klaida

bitai.

7.9. Kodavimo parametrai
Šioje lentelėje pateikiami ALTECC kodavimo įrenginio IP branduolio parametrai.

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 34

Siųsti Atsiliepimus

7. ALTECC (klaidų taisymo kodas: koduotuvas/dekoderis) IP Core 683490 | 2020.10.05

26 lentelė. ALTECC kodavimo įrenginio parametrai

Parametro pavadinimas

Tipas

Privaloma

Aprašymas

WIDTH_DATAWORD

Sveikasis skaičius Taip

Nurodo neapdorotų duomenų plotį. Reikšmės yra nuo 2 iki 64. Jei praleista, numatytoji reikšmė yra 8.

WIDTH_CODEWORD

Sveikasis skaičius Taip

Nurodo atitinkamo kodo žodžio plotį. Tinkamos reikšmės yra nuo 6 iki 72, išskyrus 9, 17, 33 ir 65. Jei praleista, numatytoji reikšmė yra 13.

LPM_PIPELINE

Sveikasis skaičius Nr

Nurodo grandinės dujotiekį. Reikšmės yra nuo 0 iki 2. Jei reikšmė yra 0, prievadai neregistruoti. Jei reikšmė yra 1, išvesties prievadai registruojami. Jei reikšmė yra 2, registruojami įvesties ir išvesties prievadai. Jei praleista, numatytoji reikšmė yra 0.

7.10. Dekoderio parametrai

Šioje lentelėje pateikiami ALTECC dekoderio IP pagrindinių parametrų sąrašas.

27 lentelė. ALTECC dekoderio parametrai

Parametro pavadinimas WIDTH_DATAWORD

Įveskite sveikąjį skaičių

Privaloma

Aprašymas

Taip

Nurodo neapdorotų duomenų plotį. Reikšmės yra nuo 2 iki 64

numatytoji reikšmė yra 8.

WIDTH_CODEWORD

Sveikasis skaičius

Taip

Nurodo atitinkamo kodo žodžio plotį. Vertės yra 6

iki 72, išskyrus 9, 17, 33 ir 65. Jei praleista, numatytoji reikšmė

yra 13.

LPM_PIPELINE

Sveikasis skaičius

Nurodo grandinės registrą. Reikšmės yra nuo 0 iki 2. Jei

reikšmė yra 0, registras neįdiegtas. Jei reikšmė yra 1,

išvestis registruojama. Jei reikšmė yra 2, tiek įvestis, tiek

produkcija yra registruojama. Jei reikšmė didesnė nei 2, papildomai

registrai yra realizuojami išvestyje papildomai

delsos. Jei praleista, numatytoji reikšmė yra 0.

Sukurkite „syn_e“ prievadą

Sveikasis skaičius

Įjunkite šį parametrą, kad sukurtumėte syn_e prievadą.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 35

683490 | 2020.10.05 Siųsti atsiliepimą

8. Intel FPGA Multiply Adder IP Core

9 pav.

Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10 ir Intel Cyclone 10 GX įrenginiai) arba ALTERA_MULT_ADD (Arria V, Stratix V ir Cyclone V įrenginiai) IP branduolys leidžia įdiegti daugiklį-sumiklį.

Toliau pateiktame paveikslėlyje pavaizduoti „Intel FPGA Multiply Adder“ arba ALTERA_MULT_ADD IP branduolio prievadai.

„Intel FPGA Multiply Adder“ arba „ALTERA_MULT_ADD“ prievadai

„Intel FPGA Multiply Adder“ arba ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] rezultatas[]

aclr0 aclr1

inst
Daugiklis sumatorius priima įvesties poras, padaugina reikšmes ir tada sudeda arba atima iš visų kitų porų sandaugų.
Jei visi įvesties duomenų pločiai yra 9 bitų pločio arba mažesni, funkcija naudoja 9 x 9 bitų įvesties daugiklio konfigūraciją DSP bloke, skirtą įrenginiams, kurie palaiko 9 x 9 konfigūraciją. Jei ne, DSP blokas naudoja 18 × 18 bitų įvesties daugiklius, kad apdorotų duomenis, kurių plotis nuo 10 bitų iki 18 bitų. Jei projekte yra keli Intel FPGA Multiply Adder arba ALTERA_MULT_ADD IP branduoliai, funkcijos paskirstomos kaip

Užregistruotas ISO 9001: 2015

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
kuo daugiau skirtingų DSP blokų, kad maršrutas į šiuos blokus būtų lankstesnis. Mažiau daugiklių viename DSP bloke leidžia pasirinkti daugiau maršruto į bloką, sumažinant kelius į likusį įrenginį.
DSP bloke taip pat yra šių signalų registrai ir papildomi dujotiekio registrai: · Duomenų įvestis · Pasirašytas arba nepasirašytas pasirinkimas · Pridėti arba atimti pasirinkimą · Daugiklių sandaugai
Išvesties rezultato atveju pirmasis registras dedamas į DSP bloką. Tačiau papildomi delsos registrai dedami į loginius elementus už bloko ribų. DSP bloko periferinė įranga, įskaitant duomenų įvestis į daugiklį, valdymo signalo įvestis ir sumtuvo išvestis, naudoja įprastą maršruto parinkimą, kad bendrautų su likusiu įrenginiu. Visos funkcijos jungtys naudoja specialų maršrutą DSP bloko viduje. Šis specialus maršrutas apima poslinkio registro grandines, kai pasirenkate parinktį perkelti daugiklio registruotus įvesties duomenis iš vieno daugiklio į gretimą daugiklį.
Daugiau informacijos apie DSP blokus bet kurioje Stratix V ir Arria V įrenginių serijoje rasite atitinkamų vadovų skyriuje „Literatūra ir techninė dokumentacija“ DSP blokai.
Susijusi informacija AN 306: Daugiklių diegimas FPGA įrenginiuose
Pateikiama daugiau informacijos apie multiplikatorių diegimą naudojant DSP ir atminties blokus Intel FPGA įrenginiuose.
8.1. Savybės
„Intel FPGA Multiply Adder“ arba „ALTERA_MULT_ADD“ IP branduolys siūlo šias funkcijas: · Sukuria daugiklį, kad būtų galima atlikti dviejų sudėtingų daugybos operacijas.
skaičiai Pastaba: Kuriant daugiklius, didesnius nei savaime palaikomas dydis, gali/
bus poveikis našumui, atsirandantis dėl DSP blokų kaskados. · Palaiko 1 256 bitų duomenų plotį · Palaiko pasirašytų ir nepasirašytų duomenų atvaizdavimo formatą · Palaiko konfigūruojamą įvesties delsą su konfigūravimu · Suteikia galimybę dinamiškai perjungti tarp pasirašytų ir nepasirašytų duomenų palaikymą · Suteikia galimybę dinamiškai perjungti pridėjimo ir atėmimo operaciją · Palaiko pasirenkami asinchroniniai ir sinchroniniai išvalymo ir laikrodžio įjungimo prievadai · Palaiko sistolinio delsos registro režimą · Palaiko išankstinį sumatorių su 8 išankstinės apkrovos koeficientais kiekvienam daugikliui · Palaiko išankstinės apkrovos konstantą, kad papildytų akumuliatoriaus grįžtamąjį ryšį

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Išankstinis priedas
Naudojant išankstinį sumatorių, sudėjimai arba atimtys atliekami prieš įvedant daugiklį.
Yra penki išankstinio papildymo režimai: · Paprastasis režimas · Koeficiento režimas · Įvesties režimas · Kvadratinis režimas · Pastovus režimas

Pastaba:

Kai naudojamas išankstinis sumatorius (išankstinio sumavimo koeficiento / įvesties / kvadrato režimas), visi duomenų įvesties duomenys į daugiklį turi turėti tą patį laikrodžio nustatymą.

8.1.1.1. Iš anksto pridedamas paprastasis režimas

Šiuo režimu abu operandai gaunami iš įvesties prievadų, o išankstinis sumtuvas nenaudojamas arba apeinamas. Tai numatytasis režimas.

10 pav. Paprastasis režimas prieš papildymą
a0 b0

Daug0

rezultatas

8.1.1.2. Išankstinio sumavimo koeficiento režimas
Šiuo režimu vienas operandas daugiklis gaunamas iš išankstinio sumtuvo, o kitas – iš vidinės koeficientų saugyklos. Koeficientų saugykla leidžia išsaugoti iki 8 iš anksto nustatytų konstantų. Koeficientų parinkimo signalai yra coefsel[0..3].
Šis režimas išreiškiamas tokia lygtimi.

Toliau parodytas daugiklio išankstinio sumavimo koeficiento režimas.

11 pav. Išankstinio sumavimo koeficiento režimas

Preadder

Daug0

+/-

rezultatas

coefsel0 koef

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 38

Siųsti Atsiliepimus

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Išankstinio sumtuvo įvesties režimas Šiame režime vienas daugiklio operandas gaunamas iš išankstinio sumtuvo, o kitas operandas – iš datac[] įvesties prievado. Šis režimas išreiškiamas tokia lygtimi.

Toliau parodytas daugiklio įvesties režimas prieš sumatorių.

12 pav. Išankstinio priedėlio įvesties režimas
a0 b0

Daug0

+/-

rezultatas

8.1.1.4. Išankstinis sumavimo kvadratinis režimas Šis režimas išreiškiamas tokia lygtimi.

Toliau parodytas dviejų daugiklių išankstinio sumavimo kvadrato režimas.

13 pav. Išankstinis sudėjimo kvadratinis režimas
a0 b0

Daug0

+/-

rezultatas

8.1.1.5. Iš anksto pridedamas pastovus režimas
Šiuo režimu vienas daugiklio operandas gaunamas iš įvesties prievado, o kitas – iš vidinės koeficientų saugyklos. Koeficientų saugykla leidžia išsaugoti iki 8 iš anksto nustatytų konstantų. Koeficientų parinkimo signalai yra coefsel[0..3].
Šis režimas išreiškiamas tokia lygtimi.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Toliau pateiktame paveikslėlyje parodytas daugiklio pastovus režimas prieš sumavimą.

14 pav. Išankstinis priedėlio pastovus režimas
a0

Daug0

rezultatas

coefsel0
koef
8.1.2. Sistolinio vėlavimo registras
Sistolinėje architektūroje įvesties duomenys įvedami į registrų kaskadą, veikiančią kaip duomenų buferis. Kiekvienas registras pateikia įvestį sample į daugiklį, kur jis padauginamas iš atitinkamo koeficiento. Grandinės sumatorius išsaugo laipsniškai sujungtus rezultatus iš daugiklio ir anksčiau užregistruotą rezultatą iš grandinės[] įvesties prievado, kad sudarytų galutinį rezultatą. Kiekvienas padauginimo elementas turi būti atidėtas vienu ciklu, kad rezultatai būtų tinkamai sinchronizuojami sudedant. Kiekvienas iš eilės delsimas naudojamas atitinkamų daugybos elementų koeficientų atminčiai ir duomenų buferiui adresuoti. Pavyzdžiui,ample, vienas delsimas antrojo daugybos pridėjimo elementui, du delsos trečiajam daugybos-sudėties elementui ir pan.
15 pav. Sistoliniai registrai
Sistoliniai registrai

x(t) c(0)

S-1

c(1)

S-1

c(2)

S-1

c(N-1)

S-1

S -1 m. (t)

x(t) reiškia ištisinio įvesties s srauto rezultatusamples ir y(t)
reiškia įvesties s aibės sumavimąamples, o laikui bėgant padauginus iš jų
atitinkamus koeficientus. Tiek įvesties, tiek išvesties rezultatai teka iš kairės į dešinę. Nuo c(0) iki c(N-1) žymimi koeficientai. Sistolinio delsos registrai žymimi S-1, o 1 reiškia vieną laikrodžio delsą. Sistolinio vėlavimo registrai pridedami adresu
įvestis ir išvestis, skirtos vamzdynams sudaryti tokiu būdu, kuris užtikrintų rezultatus
daugiklio operandas ir sukauptos sumos lieka sinchronizuotos. Šis apdorojimo elementas
yra pakartotas, kad būtų sudaryta grandinė, apskaičiuojanti filtravimo funkciją. Ši funkcija yra
išreikšta tokia lygtimi.

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 40

Siųsti Atsiliepimus

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N reiškia duomenų, įvestų į akumuliatorių, ciklų skaičių, y(t) reiškia išvestį momentu t, A(t) reiškia įvestį momentu t, o B(i) yra koeficientai. t ir i lygtyje atitinka tam tikrą laiko momentą, todėl norint apskaičiuoti išvestį sample y(t) momentu t, įvesties s grupėamples N skirtingu laiko momentu arba A(n), A(n-1), A(n-2), … A(n-N+1). N įėjimo s grupėamples dauginami iš N koeficientų ir sumuojami, kad susidarytų galutinis rezultatas y.
Sistolinio registro architektūra galima tik sum-of-2 ir sum-of-4 režimuose. Abiejuose sistolinio registro architektūros režimuose pirmasis grandinės signalas turi būti susietas su 0.
Toliau pateiktame paveikslėlyje parodytas 2 daugiklių sistolinio vėlavimo registro įgyvendinimas.
16 pav. Sistolinio delsos registro įgyvendinimas iš 2 daugiklių
grandininis

Daug0

+/-

Daug1

+/-

rezultatas
Dviejų daugiklių suma išreiškiama tokia lygtimi.
Toliau pateiktame paveikslėlyje parodytas 4 daugiklių sistolinio vėlavimo registro įgyvendinimas.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

17 pav. Sistolinio delsos registro įgyvendinimas iš 4 daugiklių
grandininis

Daug0

+/-

Daug1

+/-

Daug2

+/-

Daug3

+/-

rezultatas
Keturių daugiklių suma išreiškiama tokia lygtimi. 18 pav. 4 daugiklių suma
Toliau pateikiamas advan sąrašastagSistolinio registro diegimo esmė: · Sumažina DSP išteklių naudojimą · Įgalina efektyvų atvaizdavimą DSP bloke naudojant grandinės priedėlio struktūrą

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 42

Siųsti Atsiliepimus

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Pre-load Constant
Išankstinės apkrovos konstanta valdo akumuliatoriaus operandą ir papildo akumuliatoriaus grįžtamąjį ryšį. Tinkama LOADCONST_VALUE svyruoja nuo 0. Pastovi reikšmė lygi 64N, kur N = LOADCONST_VALUE. Kai LOADCONST_VALUE nustatyta į 2, pastovi reikšmė lygi 64. Ši funkcija gali būti naudojama kaip šališkas apvalinimas.
Toliau pateiktame paveikslėlyje parodytas išankstinės apkrovos pastovus įgyvendinimas.
19 pav. Išankstinės apkrovos konstanta

Akumuliatoriaus atsiliepimai

pastovus

Daug0

+/-

Daug1

+/b1

rezultatas

accum_sload sload_acum

Dėl kitų daugiklio diegimų žr. šiuos IP branduolius: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Dvigubas akumuliatorius
Dvigubo akumuliatoriaus funkcija prideda papildomą registrą akumuliatoriaus grįžtamojo ryšio kelyje. Dvigubo akumuliatoriaus registras seka išvesties registrą, kurį sudaro laikrodis, laikrodžio įjungimas ir aclr. Papildomas kaupimo registras pateikia rezultatą su vieno ciklo delsa. Ši funkcija leidžia turėti du kaupimo kanalus su tuo pačiu išteklių skaičiumi.
Toliau pateiktame paveikslėlyje parodytas dvigubo akumuliatoriaus įgyvendinimas.

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

20 pav. Dvigubas akumuliatorius

Dvigubo akumuliatoriaus registras

Akumuliatoriaus atsiliepimas

Daug0

+/-

Daug1

+/b1

Išvesties rezultatas Išvesties registras

8.2. Verilog HDL prototipas
Galite rasti „Intel FPGA Multiply Adder“ arba „ALTERA_MULT_ADD Verilog HDL“ prototipą file (altera_mult_add_rtl.v) į bibliotekųmegafunkcijų katalogas.
8.3. VHDL komponento deklaracija
VHDL komponento deklaracija yra altera_lnsim_components.vhd, esančiame Librariesvhdl altera_lnsim katalogas.
8.4. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nereikalinga, jei naudojate VHDL komponento deklaraciją.
BIBLIOTEKA altera_mf; NAUDOTI altera_mf.altera_mf_components.all;

8.5. Signalai

Šiose lentelėse pateikiami Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD IP branduolio įvesties ir išvesties signalai.

28 lentelė. Daugybos sumos Intel FPGA IPor ALTERA_MULT_ADD įvesties signalai

Signalas

Privaloma

Aprašymas

data_0[]/dataa_1[]/

Taip

data_2[]/dataa_3[]

Duomenų įvedimas į daugiklį. Įvesties prievadas [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] pločio
tęsėsi…

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 44

Siųsti Atsiliepimus

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signalo datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] laikrodis[1:0] aclr[1:0] sclr[1:0] en [1:0] ženklas
signb
scanina[] accum_sload

Privaloma Taip Ne
Ne Ne Ne Ne Ne
Nr
Ne Ne

Aprašymas
Šio IP modeliavimo modelis palaiko neapibrėžtą šių signalų įvesties vertę (X). Kai šiems signalams pateikiate X reikšmę, X reikšmė perduodama išvesties signaluose.
Duomenų įvedimas į daugiklį. Įvesties signalas [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] pločio Šio IP modeliavimo modelis palaiko neapibrėžtą šių signalų įvesties reikšmę (X). Kai šiems signalams pateikiate X reikšmę, X reikšmė perduodama išvesties signaluose.
Duomenų įvedimas į daugiklį. Įvesties signalas [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] pločio Pasirinkite INPUT, kad pasirinktumėte preadder mode parametrą, kad įgalintumėte šiuos signalus. Šio IP modeliavimo modelis palaiko neapibrėžtą šių signalų įvesties vertę (X). Kai šiems signalams pateikiate X reikšmę, X reikšmė perduodama išvesties signaluose.
Laikrodžio įvesties prievadas į atitinkamą registrą. Šį signalą gali naudoti bet kuris IP branduolio registras. Šio IP modeliavimo modelis palaiko neapibrėžtą šių signalų įvesties vertę (X). Kai šiems signalams pateikiate X reikšmę, X reikšmė perduodama išvesties signaluose.
Asinchroninis aiškus įėjimas į atitinkamą registrą. Šio IP modeliavimo modelis palaiko neapibrėžtą šių signalų įvesties vertę (X). Kai šiems signalams pateikiate X reikšmę, X reikšmė perduodama išvesties signaluose.
Sinchroninis išvalymas į atitinkamą registrą. Šio IP modeliavimo modelis palaiko neapibrėžtą šių signalų įvesties reikšmę X. Kai šiems signalams pateikiate X reikšmę, X reikšmė perduodama išvesties signaluose
Įjungti signalo įvestį į atitinkamą registrą. Šio IP modeliavimo modelis palaiko neapibrėžtą šių signalų įvesties vertę (X). Kai šiems signalams pateikiate X reikšmę, X reikšmė perduodama išvesties signaluose.
Nurodo daugiklio įvesties A skaitinį atvaizdavimą. Jei signalo signalas yra didelis, daugiklis traktuoja daugiklio įvesties A signalą kaip pasirašytą skaičių. Jei signalo signalas yra mažas, daugiklis traktuoja daugiklio įvesties A signalą kaip beženklį skaičių. Norėdami įjungti šį signalą, pasirinkite KINTAMASIS, koks yra daugiklio vaizdavimo formatas. A įvesties parametras. Šio IP modeliavimo modelis palaiko nenustatytą šio signalo įvesties vertę (X). Kai šiam įėjimui pateikiate X reikšmę, X reikšmė perduodama išvesties signalais.
Nurodo daugiklio įvesties B signalo skaitinį vaizdą. Jei signb signalas yra didelis, daugiklis traktuoja daugiklio įvesties B signalą kaip dviženklį komplemento skaičių. Jei signb signalas yra mažas, daugiklis traktuoja daugiklio įvesties B signalą kaip beženklį skaičių. Šio IP modeliavimo modelis palaiko nenustatytą šio signalo įvesties vertę (X). Kai šiam įėjimui pateikiate X reikšmę, X reikšmė perduodama išvesties signalais.
Įvestis nuskaitymo grandinei A. Įvesties signalas [WIDTH_A – 1, … 0] pločio. Kai parametro INPUT_SOURCE_A reikšmė yra SCANA, reikalingas signalas scanina[].
Dinamiškai nurodo, ar akumuliatoriaus vertė yra pastovi. Jei accum_sload signalas yra mažas, tada daugiklio išvestis įkeliama į akumuliatorių. Nenaudokite accum_sload ir sload_accum vienu metu.
tęsėsi…

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signalas sload_acum
grandin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Reikalingas Nr
Ne Ne
Nr
Ne Ne Ne Ne

Aprašymas
Šio IP modeliavimo modelis palaiko nenustatytą šio signalo įvesties vertę (X). Kai šiam įėjimui pateikiate X reikšmę, X reikšmė perduodama išvesties signalais.
Dinamiškai nurodo, ar akumuliatoriaus vertė yra pastovi. Jei sload_accum signalas yra didelis, tada daugiklio išvestis įkeliama į akumuliatorių. Nenaudokite accum_sload ir sload_accum vienu metu. Šio IP modeliavimo modelis palaiko nenustatytą šio signalo įvesties vertę (X). Kai šiam įėjimui pateikiate X reikšmę, X reikšmė perduodama išvesties signalais.
Sumatoriaus rezultatų įvesties magistralė iš ankstesnių stage. Įvesties signalas [WIDTH_CHAININ – 1, … 0] pločio.
Sudėkite arba atimkite išvestis iš pirmosios daugiklių poros. Įveskite 1 į addnsub1 signalą, kad pridėtumėte pirmosios daugiklių poros išvestis. Įveskite 0 į addnsub1 signalą, kad atimtumėte išėjimus iš pirmosios daugiklių poros. Šio IP modeliavimo modelis palaiko nenustatytą šio signalo įvesties vertę (X). Kai šiam įėjimui pateikiate X reikšmę, X reikšmė perduodama išvesties signalais.
Sudėkite arba atimkite išvestis iš pirmosios daugiklių poros. 1 įvestis į addnsub3 signalą, kad pridėtumėte antrosios daugiklių poros išėjimus. Į addnsub0 signalą įveskite 3, kad atimtumėte išėjimus iš pirmosios daugiklių poros. Šio IP modeliavimo modelis palaiko nenustatytą šio signalo įvesties vertę (X). Kai šiam įėjimui pateikiate X reikšmę, X reikšmė perduodama išvesties signalais.
Koeficiento įvesties signalas[0:3] į pirmąjį daugiklį. Šio IP modeliavimo modelis palaiko nenustatytą šio signalo įvesties vertę (X). Kai šiam įėjimui pateikiate X reikšmę, X reikšmė perduodama išvesties signalais.
Koeficiento įvesties signalas[0:3]į antrąjį daugiklį. Šio IP modeliavimo modelis palaiko nenustatytą šio signalo įvesties vertę (X). Kai šiam įėjimui pateikiate X reikšmę, X reikšmė perduodama išvesties signalais.
Koeficientas įvesties signalas [0:3] į trečiąjį daugiklį. Šio IP modeliavimo modelis palaiko nenustatytą šio signalo įvesties vertę (X). Kai šiam įėjimui pateikiate X reikšmę, X reikšmė perduodama išvesties signalais.
Koeficiento įvesties signalas [0:3] į ketvirtąjį daugiklį. Šio IP modeliavimo modelis palaiko nenustatytą šio signalo įvesties vertę (X). Kai šiam įėjimui pateikiate X reikšmę, X reikšmė perduodama išvesties signalais.

29 lentelė. „Intel“ FPGA IP išvesties signalų dauginimas

Signalas

Privaloma

Aprašymas

rezultatas []

Taip

Daugiklio išėjimo signalas. Išvesties signalas [WIDTH_RESULT – 1 … 0] pločio

Šio IP modeliavimo modelis palaiko nenustatytą išvesties vertę (X). Kai pateikiate X reikšmę kaip įvestį, X reikšmė perduodama šiuo signalu.

Scanouta []

Nuskaitymo grandinės išėjimas A. Išvesties signalas [WIDTH_A – 1..0] pločio.

Norėdami įjungti daugiklių skaičių, pasirinkite daugiau nei 2 ir pasirinkite Nuskaityti grandinės įvestį, kad nustatytumėte, kokia yra daugiklio įvestis A, prijungta prie parametro, kad įgalintumėte šį signalą.

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 46

Siųsti Atsiliepimus

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. Parametrai

8.6.1. Bendra skirtukas

30 lentelė. Bendra skirtukas

Parametras

IP generuojamas parametras

Vertė

Koks yra daugiklių skaičius?

skaičius_m 1 – 4 daugikliai

Kokio pločio turėtų būti A width_a įvesties magistralės?

1-256

Kokio pločio turėtų būti B width_b įvesties magistralės?

1-256

Kokio pločio turėtų būti „rezultato“ išvesties magistralė?

plotis_rezultatas

1-256

Kiekvienam laikrodžiui sukurkite susietą laikrodžio įgalinimą

gui_associate Įjungta d_clock_enabl Išjungta el

8.6.2. Papildomų režimų skirtukas

31 lentelė. Papildomi režimai Skirtukas

Parametras

IP generuojamas parametras

Vertė

Išėjimų konfigūracija

Užregistruokite papildymo įrenginio išvestį

gui_output_re Įjungta

gister

Išjungta

Koks yra laikrodžio įvesties šaltinis?

gui_output_re gister_clock

Laikrodis0 Laikrodis1 Laikrodis2

Kas yra asinchroninės aiškios įvesties šaltinis?

gui_output_re gister_aclr

NĖRA ACLR0 ACLR1

Koks yra sinchroninio aiškios įvesties šaltinis?

gui_output_re gister_sclr

NĖRA SCLR0 SCLR1

Prietaiso veikimas

Kokią operaciją reikia atlikti su pirmosios daugiklių poros išėjimais?

gui_daugiklis 1_kryptis

ADD, SUB, VARIABLE

Numatytoji reikšmė 1
16

Aprašymas
Sumuojamų daugiklių skaičius. Reikšmės yra nuo 1 iki 4. Nurodykite dataa[] prievado plotį.

Nurodykite duomenųb[] prievado plotį.

Nurodykite rezultato [] prievado plotį.

Išjungta

Pasirinkite šią parinktį, kad įjungtumėte laikrodį

kiekvienam laikrodžiui.

Numatytoji reikšmė

Aprašymas

Išjungtas laikrodis0
NĖRA NĖRA

Pasirinkite šią parinktį, kad įjungtumėte papildiklio modulio išvesties registrą.
Pasirinkite Clock0 , Clock1 arba Clock2, kad įjungtumėte ir nurodytumėte išvesties registrų laikrodžio šaltinį. Norėdami įjungti šį parametrą, turite pasirinkti registruoti papildiklio išvestį.
Nurodo asinchroninį išvalymo šaltinį pridėtinio išvesties registrui. Norėdami įjungti šį parametrą, turite pasirinkti registruoti papildiklio išvestį.
Nurodo sinchroninį išvalymo šaltinį pridėtinio išvesties registrui. Norėdami įjungti šį parametrą, turite pasirinkti registruoti papildiklio išvestį.

PRIDĖTI

Pasirinkite sudėjimo arba atimties operaciją, kurią norite atlikti išvestims tarp pirmojo ir antrojo daugiklių.
· Norėdami atlikti papildymo operaciją, pasirinkite PRIDĖTI.
· Norėdami atlikti atimties operaciją, pasirinkite SUB.
· Pasirinkite KINTAMAS, jei norite naudoti addnsub1 prievadą dinaminiam sudėjimo / atimties valdymui.
tęsėsi…

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametras

IP generuojamas parametras

Vertė

Užregistruokite „addnsub1“ įvestį

gui_addnsub_ On multiplier_reg Off ister1

Koks yra laikrodžio įvesties šaltinis?

gui_addnsub_ multiplier_reg ister1_clock

Laikrodis0 Laikrodis1 Laikrodis2

Kas yra asinchroninės aiškios įvesties šaltinis?

gui_addnsub_ multiplier_aclr 1

NĖRA ACLR0 ACLR1

Koks yra sinchroninio aiškios įvesties šaltinis?

gui_addnsub_ multiplier_sclr 1

NĖRA SCLR0 SCLR1

Kokią operaciją reikia atlikti su antrosios daugiklių poros išėjimais?

gui_daugiklis 3_kryptis

ADD, SUB, VARIABLE

Užregistruokite „addnsub3“ įvestį

gui_addnsub_ On multiplier_reg Off ister3

Koks yra laikrodžio įvesties šaltinis?

gui_addnsub_ multiplier_reg ister3_clock

Laikrodis0 Laikrodis1 Laikrodis2

Numatytoji reikšmė
Išjungtas laikrodis0 NĖRA NĖRAS PRIDĖTI
Išjungtas laikrodis0

Aprašymas
Kai pasirenkama VARIABLE reikšmė: · Paleiskite addnsub1 signalą į aukštą
papildymo operacija. · Sumažinti addnsub1 signalą
atimties operacija. Norėdami įjungti šį parametrą, turite pasirinkti daugiau nei du daugiklius.
Pasirinkite šią parinktį, kad įjungtumėte addnsub1 prievado įvesties registrą. Kad įgalintumėte šį parametrą, turite pasirinkti KINTAMASIS skiltyje Kokia operacija turėtų būti atlikta su pirmosios daugiklių poros išvestimis.
Pasirinkite Clock0 , Clock1 arba Clock2, kad nurodytumėte addnsub1 registro įvesties laikrodžio signalą. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti „addnsub1“ įvestį.
Nurodomas asinchroninis aiškus addnsub1 registro šaltinis. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti „addnsub1“ įvestį.
Nurodo sinchroninį išvalymo šaltinį addnsub1 registrui. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti „addnsub1“ įvestį.
Pasirinkite sudėjimo arba atimties operaciją, kurią norite atlikti išvestims tarp trečiojo ir ketvirtojo daugiklių. · Pasirinkite PRIDĖTI, kad atliktumėte pridėjimą
operacija. · Norėdami atlikti atimtį, pasirinkite SUB
operacija. · Pasirinkite KINTAMASIS, jei norite naudoti addnsub1
prievadas dinaminiam sudėjimo/atimties valdymui. Kai pasirenkama VARIABLE reikšmė: · Pakeiskite addnsub1 signalą į aukštą, kad būtų atliktas papildymas. · Pakeiskite addnsub1 signalą į žemą atimties operacijai. Turite pasirinkti 4 reikšmę Koks yra daugiklių skaičius? Norėdami įjungti šį parametrą.
Pasirinkite šią parinktį, kad įjungtumėte addnsub3 signalo įvesties registrą. Kad įgalintumėte šį parametrą, turite pasirinkti KINTAMASIS skiltyje Kokia operacija turėtų būti atlikta su antrosios daugiklių poros išvestimis.
Pasirinkite Clock0 , Clock1 arba Clock2, kad nurodytumėte addnsub3 registro įvesties laikrodžio signalą. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti „addnsub3“ įvestį.
tęsėsi…

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 48

Siųsti Atsiliepimus

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametras
Kas yra asinchroninės aiškios įvesties šaltinis?

IP generuojamas parametras

Vertė

gui_addnsub_ multiplier_aclr 3

NĖRA ACLR0 ACLR1

Koks yra sinchroninio aiškios įvesties šaltinis?

gui_addnsub_ multiplier_sclr 3

NĖRA SCLR0 SCLR1

Įjungti poliškumą „use_subadd“

gui_use_subn Įjungta

pridėti

Išjungta

8.6.3. Daugikliai skirtukas

32 lentelė. Daugikliai Skirtukas

Parametras

IP generuojamas parametras

Vertė

Kas yra

gui_represent

vaizdavimo formatas ation_a

multiplikatorių A įėjimams?

PASIRAŠTAS, NEPASIRAŠYTAS, KINTAMAS

Užregistruokite „signa“ įvestį

gui_register_s Įjungta

igna

Išjungta

Koks yra laikrodžio įvesties šaltinis?

gui_register_s igna_clock

Laikrodis0 Laikrodis1 Laikrodis2

Kas yra asinchroninės aiškios įvesties šaltinis?

gui_register_s igna_aclr

NĖRA ACLR0 ACLR1

Koks yra sinchroninio aiškios įvesties šaltinis?

gui_register_s igna_sclr

NĖRA SCLR0 SCLR1

Kas yra

gui_represent

vaizdavimo formatas ation_b

multiplikatorių B įėjimams?

PASIRAŠTAS, NEPASIRAŠYTAS, KINTAMAS

Užregistruokite „signb“ įvestį

gui_register_s Įjungta

ignb

Išjungta

Numatytoji reikšmė NONE
NĖRA

Aprašymas
Nurodomas asinchroninis aiškus addnsub3 registro šaltinis. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti „addnsub3“ įvestį.
Nurodo sinchroninį išvalymo šaltinį addnsub3 registrui. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti „addnsub3“ įvestį.

Išjungta

Pasirinkite šią parinktį, jei norite pakeisti funkciją

Addnsub įvesties prievadą.

Pakeiskite addnsub į aukštą atimties operacijai.

Paleiskite addnsub į žemą, kad pridėtumėte.

Numatytoji reikšmė

Aprašymas

NESIPAŽYTA Nurodykite daugiklio A įvesties vaizdavimo formatą.

Išjungta

Pasirinkite šią parinktį, kad įjungtumėte signalą

užsiregistruoti.

Turite pasirinkti VARIABLE reikšmę Koks yra daugiklio A įvesties vaizdavimo formatas? parametrą, kad įjungtumėte šią parinktį.

Laikrodis0

Pasirinkite Clock0 , Clock1 arba Clock2, kad įjungtumėte ir nurodytumėte signalų registro įvesties laikrodžio signalą.
Norėdami įjungti šį parametrą, turite pasirinkti Registruoti „signa“ įvestį.

NĖRA

Nurodo asinchroninį aiškų signalų registro šaltinį.
Norėdami įjungti šį parametrą, turite pasirinkti Registruoti „signa“ įvestį.

NĖRA

Nurodo sinchroninį išvalymo signalų registro šaltinį.
Norėdami įjungti šį parametrą, turite pasirinkti Registruoti „signa“ įvestį.

NESIPAŽYTA Nurodykite daugiklio B įvesties vaizdavimo formatą.

Išjungta

Pasirinkite šią parinktį, kad įjungtumėte signb

užsiregistruoti.

tęsėsi…

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametras

IP generuojamas parametras

Vertė

Numatytoji reikšmė

Koks yra laikrodžio įvesties šaltinis?

gui_register_s ignb_clock

Laikrodis0 Laikrodis1 Laikrodis2

Laikrodis0

Kas yra asinchroninės aiškios įvesties šaltinis?

gui_register_s ignb_aclr

NĖRA ACLR0 ACLR1

Koks yra sinchroninio aiškios įvesties šaltinis?

gui_register_s ignb_sclr

NĖRA SCLR0 SCLR1

Įvesties konfigūracija
Užregistruokite daugiklio A įvestį
Koks yra laikrodžio įvesties šaltinis?

gui_input_reg Įjungta

ister_a

Išjungta

gui_input_reg ister_a_clock

Laikrodis0 Laikrodis1 Laikrodis2

NĖRA NĖRA
Išjungtas laikrodis0

Kas yra asinchroninės aiškios įvesties šaltinis?

gui_input_reg ister_a_aclr

NĖRA ACLR0 ACLR1

Koks yra sinchroninio aiškios įvesties šaltinis?

gui_input_reg ister_a_sclr

NĖRA SCLR0 SCLR1

Užregistruokite daugiklio B įvestį
Koks yra laikrodžio įvesties šaltinis?

gui_input_reg Įjungta

ister_b

Išjungta

gui_input_reg ister_b_clock

Laikrodis0 Laikrodis1 Laikrodis2

NĖRA NĖRAS Išjungtas laikrodis0

Kas yra asinchroninės aiškios įvesties šaltinis?

gui_input_reg ister_b_aclr

NĖRA ACLR0 ACLR1

NĖRA

Koks yra sinchroninio aiškios įvesties šaltinis?

gui_input_reg ister_b_sclr

NĖRA SCLR0 SCLR1

NĖRA

Prie ko prijungtas daugiklio A įėjimas?

gui_multiplier Daugiklio įvestis Daugiklis

_a_įvestis

Nuskaityti grandinės įvesties įvestį

Aprašymas
Turite pasirinkti VARIABLE reikšmę Koks yra multiplikatorių B įvesties vaizdavimo formatas? parametrą, kad įjungtumėte šią parinktį.
Pasirinkite Clock0 , Clock1 arba Clock2, kad įjungtumėte ir nurodytumėte signalo registro įvesties laikrodžio signalą. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti „signb“ įvestį.
Nurodo asinchroninį aiškų signalo registro šaltinį. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti „signb“ įvestį.
Nurodo sinchroninį išvalymo signalo registro šaltinį. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti „signb“ įvestį.
Pasirinkite šią parinktį, kad įjungtumėte duomenų įvesties magistralės įvesties registrą.
Pasirinkite Clock0 , Clock1 arba Clock2, kad įjungtumėte ir nurodytumėte duomenų įvesties magistralės registro įvesties laikrodžio signalą. Norėdami įjungti šį parametrą, turite pasirinkti daugiklio registravimo įvestį A.
Nurodo duomenų įvesties magistralės registro asinchroninį aiškų šaltinį. Norėdami įjungti šį parametrą, turite pasirinkti daugiklio registravimo įvestį A.
Nurodo registro sinchroninį išvalymo šaltinį duomenų įvesties magistralei. Norėdami įjungti šį parametrą, turite pasirinkti daugiklio registravimo įvestį A.
Pasirinkite šią parinktį, kad įjungtumėte duomenų įvesties magistralės įvesties registrą.
Pasirinkite Clock0 , Clock1 arba Clock2, kad įjungtumėte ir nurodytumėte duomenų bazės įvesties magistralės registro įvesties laikrodžio signalą. Norėdami įjungti šį parametrą, turite pasirinkti daugiklio registravimo įvestį B.
Nurodo duomenų įvesties magistralės registro asinchroninį aiškų šaltinį. Norėdami įjungti šį parametrą, turite pasirinkti daugiklio registravimo įvestį B.
Nurodo registro sinchroninį išvalymo šaltinį duomenų įvesties magistralei. Norėdami įjungti šį parametrą, turite pasirinkti daugiklio registravimo įvestį B.
Pasirinkite daugiklio A įvesties įvesties šaltinį.
tęsėsi…

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 50

Siųsti Atsiliepimus

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametras

IP generuojamas parametras

Vertė

Scanout A registro konfigūracija

Užregistruokite nuskaitymo grandinės išvestį

gui_scanouta Įjungta

_registruotis

Išjungta

Koks yra laikrodžio įvesties šaltinis?

gui_scanouta _register_cloc k

Laikrodis0 Laikrodis1 Laikrodis2

Kas yra asinchroninės aiškios įvesties šaltinis?

gui_scanouta _register_aclr

NĖRA ACLR0 ACLR1

Koks yra sinchroninio aiškios įvesties šaltinis?

gui_scanouta _register_sclr

NĖRA SCLR0 SCLR1

8.6.4. Preadder skirtukas

33 lentelė. Preadder skirtukas

Parametras

IP generuojamas parametras

Vertė

Pasirinkite preadder režimą

preadder_mo de

PAPRASTAS, KOEFICINĖS, ĮVESTIS, Kvadratas, KONSTANTAS

Numatytoji reikšmė

Aprašymas
Pasirinkite Daugiklio įvestis, kad duomenų įvesties magistralę naudotumėte kaip daugiklio šaltinį. Pasirinkite Nuskaityti grandinės įvestį, jei norite naudoti nuskaitymo įvesties magistralę kaip daugiklio šaltinį ir įjungti nuskaitymo išvesties magistralę. Šis parametras pasiekiamas, kai pasirenkate 2, 3 arba 4 kaip daugiklių skaičius? parametras.

Išjungtas laikrodis0 NĖRA NĖRA

Pasirinkite šią parinktį, kad įjungtumėte „Scanouta“ išvesties magistralės išvesties registrą.
Turite pasirinkti Nuskaityti grandinės įvestį, prie ko prijungtas daugiklio įėjimas A? parametrą, kad įjungtumėte šią parinktį.
Pasirinkite Clock0 , Clock1 arba Clock2, kad įjungtumėte ir nurodytumėte nuskaitymo išvesties magistralės registro įvesties laikrodžio signalą.
Norėdami įjungti šią parinktį, turite įjungti nuskaitymo grandinės parametro registravimo išvestį.
Nurodo „Scanouta“ išvesties magistralės registro asinchroninį išvalymo šaltinį.
Norėdami įjungti šią parinktį, turite įjungti nuskaitymo grandinės parametro registravimo išvestį.
Nurodo registro sinchroninį išvalymo šaltinį Scanouta išvesties magistralei.
Norėdami įjungti šią parinktį, turite pasirinkti nuskaitymo grandinės parametro registravimo išvestį.

Numatytoji reikšmė
PAPRASTAS

Aprašymas
Nurodo preadder modulio veikimo režimą. PAPRASTAS: Šis režimas apeina preadder. Tai numatytasis režimas. COEF: šis režimas naudoja preadder ir coefsel įvesties magistralės išvestį kaip daugiklio įvestis. INPUT: Šis režimas naudoja preadder ir duomenų įvesties magistralės išvestį kaip daugiklio įvestis. Kvadratas: Šis režimas naudoja preadder išvestį kaip daugiklio įvestis.
tęsėsi…

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametras

IP generuojamas parametras

Vertė

Pasirinkite preadder kryptį

gui_preadder PRIDĖTI,

_kryptis

SUB

Kokio pločio turėtų būti C width_c įvesties magistralės?

1-256

Duomenų C įvesties registro konfigūracija

Užregistruokite duomenų įvestį

gui_datac_inp Įjungta

ut_register

Išjungta

Koks yra laikrodžio įvesties šaltinis?

gui_datac_inp ut_register_cl ock

Laikrodis0 Laikrodis1 Laikrodis2

Kas yra asinchroninės aiškios įvesties šaltinis?

gui_datac_inp ut_register_a clr

NĖRA ACLR0 ACLR1

Koks yra sinchroninio aiškios įvesties šaltinis?

gui_datac_inp ut_register_sc lr

NĖRA SCLR0 SCLR1

Koeficientai
Kokio pločio turėtų būti koeficiento plotis?

pločio_koef

1-27

Koef registro konfigūracija

Užregistruokite koefselio įvestį

gui_coef_regi Įjungta

ster

Išjungta

Koks yra laikrodžio įvesties šaltinis?

gui_coef_regi ster_clock

Laikrodis0 Laikrodis1 Laikrodis2

Numatytoji reikšmė
PRIDĖTI
16

Aprašymas
CONSTANT: Šis režimas naudoja duomenų įvesties magistralę su apeitu preadder ir coefsel įvesties magistralę kaip daugiklio įvestis.
Nurodo preaderio veikimą. Norėdami įjungti šį parametrą, pasirinkite toliau pateiktus parametrus Select preadder mode: · COEF · INPUT · SQUARE arba · CONSTANT
Nurodo C įvesties magistralės bitų skaičių. Norėdami įjungti šį parametrą, pasirinkite INPUT, kai norite pasirinkti preadder režimą.

Laikrodyje0 NĖRA NĖRA

Pasirinkite šią parinktį, kad įjungtumėte duomenų įvesties magistralės įvesties registrą. Norėdami įjungti šią parinktį, turite nustatyti INPUT kaip Select preadder mode parametrą.
Pasirinkite Clock0 , Clock1 arba Clock2, kad nurodytumėte įvesties laikrodžio signalą duomenų įvesties registrui. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti duomenų įvestį.
Nurodo duomenų įvesties registro asinchroninį išvalymo šaltinį. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti duomenų įvestį.
Nurodo duomenų įvesties registro sinchroninį išvalymo šaltinį. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti duomenų įvestį.

Nurodomas bitų skaičius

coefsel įvesties magistralė.

Norėdami įjungti šį parametrą, preadder režimui turite pasirinkti COEF arba CONSTANT.

Laikrodyje0

Pasirinkite šią parinktį, kad įjungtumėte coefsel įvesties magistralės įvesties registrą. Norėdami įjungti šį parametrą, preadder režimui turite pasirinkti COEF arba CONSTANT.
Pasirinkite Clock0 , Clock1 arba Clock2, kad nurodytumėte coefsel įvesties registro įvesties laikrodžio signalą. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti coefsel įvestį.
tęsėsi…

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 52

Siųsti Atsiliepimus

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametras
Kas yra asinchroninės aiškios įvesties šaltinis?

IP generuojamas parametras

Vertė

gui_coef_regi ster_aclr

NĖRA ACLR0 ACLR1

Kas yra sinchroninio aiškios įvesties šaltinis

gui_coef_regi ster_sclr

NĖRA SCLR0 SCLR1

Koeficientas_0 Konfigūracija

koeficientas0_0 iki koef0_7

0x00000 0xFFFFFF

Koeficientas_1 Konfigūracija

koeficientas1_0 iki koef1_7

0x00000 0xFFFFFF

Koeficientas_2 Konfigūracija

koeficientas2_0 iki koef2_7

0x00000 0xFFFFFF

Koeficientas_3 Konfigūracija

koeficientas3_0 iki koef3_7

0x00000 0xFFFFFF

8.6.5. Akumuliatoriaus skirtukas

34 lentelė. Akumuliatorius Skirtukas

Parametras

IP generuojamas parametras

Vertė

Įgalinti akumuliatorių?

akumuliatorius

TAIP NE

Koks yra akumuliatoriaus veikimo tipas?

accum_directi ADD,

SUB

Numatytoji reikšmė NONE
NĖRA
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Aprašymas
Nurodo asinchroninį aiškų šaltinį coefsel įvesties registrui. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti coefsel įvestį.
Nurodo sinchroninį aiškų šaltinį coefsel įvesties registrui. Norėdami įjungti šį parametrą, turite pasirinkti Registruoti coefsel įvestį.
Nurodo šio pirmojo daugiklio koeficiento reikšmes. Bitų skaičius turi būti toks pat, kaip nurodyta Kokio pločio turėtų būti koeficiento plotis? parametras. Norėdami įjungti šį parametrą, preadder režimui turite pasirinkti COEF arba CONSTANT.
Nurodo šio antrojo daugiklio koeficiento reikšmes. Bitų skaičius turi būti toks pat, kaip nurodyta Kokio pločio turėtų būti koeficiento plotis? parametras. Norėdami įjungti šį parametrą, preadder režimui turite pasirinkti COEF arba CONSTANT.
Nurodo šio trečiojo daugiklio koeficiento reikšmes. Bitų skaičius turi būti toks pat, kaip nurodyta Kokio pločio turėtų būti koeficiento plotis? parametras. Norėdami įjungti šį parametrą, preadder režimui turite pasirinkti COEF arba CONSTANT.
Nurodo šio ketvirtojo daugiklio koeficiento reikšmes. Bitų skaičius turi būti toks pat, kaip nurodyta Kokio pločio turėtų būti koeficiento plotis? parametras. Norėdami įjungti šį parametrą, preadder režimui turite pasirinkti COEF arba CONSTANT.

Numatytoji reikšmė NO
PRIDĖTI

Aprašymas
Pasirinkite TAIP, kad įjungtumėte akumuliatorių. Kai naudojate akumuliatoriaus funkciją, turite pasirinkti Registruoti papildiklio išvestį.
Nurodo akumuliatoriaus veikimą: · ADD – sudėjimo operacijai · SUB – atėmimo operacijai. Turite pasirinkti TAIP, kai norite įjungti akumuliatorių? parametrą, kad įjungtumėte šią parinktį.
tęsėsi…

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametras
Preload Constant Įgalinti išankstinio įkėlimo konstantą

IP generuojamas parametras

Vertė

gui_ena_prelo Įjungta

ad_const

Išjungta

Prie ko prijungtas kaupimo prievado įėjimas?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Pasirinkite išankstinio įkėlimo loadconst_val reikšmę 0–64

pastovus

Koks yra laikrodžio įvesties šaltinis?

gui_accum_sl oad_register_ laikrodis

Laikrodis0 Laikrodis1 Laikrodis2

Kas yra asinchroninės aiškios įvesties šaltinis?

gui_accum_sl oad_register_ aclr

NĖRA ACLR0 ACLR1

Koks yra sinchroninio aiškios įvesties šaltinis?

gui_accum_sl oad_register_ slr

NĖRA SCLR0 SCLR1

Įgalinti dvigubą akumuliatorių

gui_double_a Įjungta

ccum

Išjungta

Numatytoji reikšmė

Aprašymas

Išjungta

Įgalinkite accum_sload arba

sload_accum signalus ir registro įvestį

dinamiškai pasirinkti įvestį į

kaupiklis.

Kai accum_sload yra mažas arba sload_accum, daugiklio išvestis įvedama į akumuliatorių.

Kai accum_sload yra didelis arba sload_accum, vartotojo nurodyta išankstinio įkėlimo konstanta įvedama į akumuliatorių.

Turite pasirinkti TAIP, kai norite įjungti akumuliatorių? parametrą, kad įjungtumėte šią parinktį.

ACCUM_SL OAD

Nurodo signalo accum_sload/ sload_acum elgseną.
ACCUM_SLOAD: Paleiskite accum_sload low, kad į akumuliatorių įkeltumėte daugiklio išvestį.
SLOAD_ACCUM: padidinkite sload_accum, kad į akumuliatorių įkeltumėte daugiklio išvestį.
Norėdami įjungti šį parametrą, turite pasirinkti parinktį Įgalinti išankstinio įkėlimo pastovumą.

Nurodykite iš anksto nustatytą pastovią vertę.

Ši vertė gali būti 2N, kur N yra iš anksto nustatyta pastovi vertė.

Kai N = 64, tai reiškia pastovų nulį.

Norėdami įjungti šį parametrą, turite pasirinkti parinktį Įgalinti išankstinio įkėlimo pastovumą.

Laikrodis0

Pasirinkite Clock0 , Clock1 arba Clock2, kad nurodytumėte accum_sload/sload_acum registro įvesties laikrodžio signalą.
Norėdami įjungti šį parametrą, turite pasirinkti parinktį Įgalinti išankstinio įkėlimo pastovumą.

NĖRA

Nurodo asinchroninį grynąjį registro accum_sload/sload_accum šaltinį.
Norėdami įjungti šį parametrą, turite pasirinkti parinktį Įgalinti išankstinio įkėlimo pastovumą.

NĖRA

Nurodo sinchroninį išvalymo šaltinį registrui accum_sload/sload_accum.
Norėdami įjungti šį parametrą, turite pasirinkti parinktį Įgalinti išankstinio įkėlimo pastovumą.

Išjungta

Įjungia dvigubo akumuliatoriaus registrą.

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 54

Siųsti Atsiliepimus

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Sistolinis / grandininis skirtukas

35 lentelė. Sistolinio / grandininio papildymo skirtukas

Parametras Įjungti grandinės išjungimo papildiklį

IP generuojamas parametras

Vertė

chainout_add TAIP,

Koks yra grandininio išjungimo papildiklio operacijos tipas?

chainout_add ADD,

er_direction

SUB

Įjungti grandininio išjungimo papildiklio įvestį „neigti“?

Port_negate

PORT_USED, PORT_UNUSED

Užregistruoti įvestį „neigti“? negate_registr er

NEregistruotas, CLOCK0, CLOCK1, CLOCK2, CLOCK3

Kas yra asinchroninės aiškios įvesties šaltinis?

negate_aclr

NĖRA ACLR0 ACLR1

Koks yra sinchroninio aiškios įvesties šaltinis?

negate_sclr

NĖRA SCLR0 SCLR1

Sistolinis delsimas
Įjungti sistolinio delsos registrus

gui_systolic_d Įjungta

Elay

Išjungta

Koks yra laikrodžio įvesties šaltinis?

gui_systolic_d CLOCK0,

elay_clock

CLOCK1,

Numatytoji reikšmė
NE

Aprašymas
Pasirinkite TAIP, kad įjungtumėte grandinės išjungimo papildymo modulį.

PRIDĖTI

Nurodo grandinės išjungimo papildiklio operaciją.
Atimties operacijai reikia pasirinkti SIGNED, koks yra daugiklio A įėjimų vaizdavimo formatas? ir koks yra multiplikatorių B įėjimų vaizdavimo formatas? Skirtuke Daugikliai.

PORT_UN NAUDOJAMAS

Pasirinkite PORT_USED, kad įjungtumėte įvesties signalą.
Šis parametras netinkamas, kai grandinės išjungimo papildiklis išjungtas.

UNREGIST ERED

Įjungti įvesties registrą neigiamam įvesties signalui ir nurodo įvesties laikrodžio signalą neigiamo registro.
Pasirinkite UNREGISTERED, jei neigiamo įvesties registro nereikia
Šis parametras netinkamas, kai pasirenkate:
· NE, jei norite Įjungti grandinės išjungimo papildiklį arba
· PORT_UNUSED, skirta įjungti grandininio išjungimo papildiklio įvestį „neigti“? parametras arba

NĖRA

Nurodo asinchroninį išvalymo neigimo registro šaltinį.
Šis parametras netinkamas, kai pasirenkate:
· NE, jei norite Įjungti grandinės išjungimo papildiklį arba
· PORT_UNUSED, skirta įjungti grandininio išjungimo papildiklio įvestį „neigti“? parametras arba

NĖRA

Nurodo sinchroninį išvalymo neigimo registro šaltinį.
Šis parametras netinkamas, kai pasirenkate:
· NE, jei norite Įjungti grandinės išjungimo papildiklį arba
· PORT_UNUSED, skirta įjungti grandininio išjungimo papildiklio įvestį „neigti“? parametras arba

Išjungtas CLOCK0

Pasirinkite šią parinktį, kad įjungtumėte sistolinį režimą. Šis parametras pasiekiamas, kai pasirenkate 2 arba 4, koks yra daugiklių skaičius? parametras. Norėdami naudoti sistolinio delsos registrus, turite įjungti papildiklio įrenginio registro išvestį.
Nurodo sistolinio delsos registro įvesties laikrodžio signalą.
tęsėsi…

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametras

IP generuojamas parametras

Vertė

CLOCK2,

Kas yra asinchroninės aiškios įvesties šaltinis?

gui_systolic_d elay_aclr

NĖRA ACLR0 ACLR1

Koks yra sinchroninio aiškios įvesties šaltinis?

gui_systolic_d elay_sclr

NĖRA SCLR0 SCLR1

Numatytoji reikšmė
NĖRA
NĖRA

Aprašymas
Norėdami įjungti šią parinktį, turite pasirinkti įgalinti sistolinio delsos registrus.
Nurodo asinchroninį aiškų sistolinio delsos registro šaltinį. Norėdami įjungti šią parinktį, turite pasirinkti įgalinti sistolinio delsos registrus.
Nurodo sinchroninį išvalymo šaltinį sistolinio delsos registrui. Norėdami įjungti šią parinktį, turite pasirinkti įgalinti sistolinio delsos registrus.

8.6.7. Vamzdynų klojimo skirtukas

36 lentelė. Vamzdynų skirstymas

Parametrų vamzdynų konfigūracija

IP generuojamas parametras

Vertė

Ar norite prie įvesties pridėti dujotiekio registrą?

gui_pipelining Ne, Taip

Numatytoji reikšmė
Nr

Prašome nurodyti

delsos laikas

delsos laikrodžio skaičius

ciklai

Bet kuri reikšmė didesnė už 0

Koks yra laikrodžio įvesties šaltinis?

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

Kas yra asinchroninės aiškios įvesties šaltinis?

gui_input_late ncy_aclr

NĖRA ACLR0 ACLR1

Koks yra sinchroninio aiškios įvesties šaltinis?

gui_input_late ncy_sclr

NĖRA SCLR0 SCLR1

LAIKRODIS NĖRA NĖRA

Aprašymas
Pasirinkite Taip, kad įjungtumėte papildomą dujotiekio registro lygį įvesties signalams. Turite nurodyti parametro Prašome nurodyti delsos laikrodžio ciklų skaičių didesnę nei 0 reikšmę.
Nurodo pageidaujamą delsą laikrodžio ciklais. Vienas dujotiekio registro lygis = 1 delsa laikrodžio cikle. Turite pasirinkti TAIP, ar norite pridėti dujotiekio registrą į įvestį? norėdami įjungti šią parinktį.
Pasirinkite Clock0 , Clock1 arba Clock2, kad įjungtumėte ir nurodytumėte konvejerio registro įvesties laikrodžio signalą. Turite pasirinkti TAIP, ar norite pridėti dujotiekio registrą į įvestį? norėdami įjungti šią parinktį.
Nurodo registro asinchroninį išvalymo šaltinį papildomam dujotiekio registrui. Turite pasirinkti TAIP, ar norite pridėti dujotiekio registrą į įvestį? norėdami įjungti šią parinktį.
Nurodo registro sinchroninį išvalymo šaltinį papildomam dujotiekio registrui. Turite pasirinkti TAIP, ar norite pridėti dujotiekio registrą į įvestį? norėdami įjungti šią parinktį.

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 56

Siųsti Atsiliepimus

683490 | 2020.10.05 Siųsti atsiliepimą

9. ALTMEMMULT (atminties pagrindu veikiantis pastovaus koeficiento daugiklis) IP branduolys

Dėmesio:

„Intel“ pašalino šio IP palaikymą „Intel Quartus Prime Pro Edition“ 20.3 versijoje. Jei jūsų dizaino IP branduolys yra skirtas Intel Quartus Prime Pro Edition įrenginiams, galite pakeisti IP LPM_MULT Intel FPGA IP arba iš naujo sugeneruoti IP ir kompiliuoti savo dizainą naudodami Intel Quartus Prime Standard Edition programinę įrangą.

ALTMEMMULT IP branduolys naudojamas kurti atmintimi pagrįstus daugiklius, naudojant lustinius atminties blokus, esančius Intel FPGA (su M512, M4K, M9K ir MLAB atminties blokais). Šis IP branduolys yra naudingas, jei neturite pakankamai išteklių, kad galėtumėte įdiegti daugiklius loginiuose elementuose (LE) arba tam skirtus daugiklio išteklius.
ALTMEMMULT IP branduolys yra sinchroninė funkcija, kuriai reikalingas laikrodis. ALTMEMMULT IP branduolys įgyvendina daugiklį su mažiausiu įmanomu pralaidumu ir delsa tam tikram parametrų ir specifikacijų rinkiniui.
Toliau pateiktame paveikslėlyje pavaizduoti ALTMEMMULT IP branduolio prievadai.

21 pav. ALTMEMMULT prievadai

ALTMEMMULT

data_in[] sload_data coeff_in[]

rezultatas[] rezultatas_galiojantis load_done

sload_coeff

sclr laikrodis
inst

Susijusios informacijos funkcijos 71 puslapyje

9.1. Savybės
ALTMEMMULT IP branduolys siūlo šias funkcijas: · Sukuria tik atmintimi pagrįstus daugiklius, naudodamas lusto atminties blokus, esančius
„Intel FPGA“ · Palaiko 1 bitų duomenų plotį · Palaiko pasirašytų ir nepasirašytų duomenų atvaizdavimo formatą · Palaiko konvejerinį su fiksuotu išvesties delsimu

Užregistruotas ISO 9001: 2015

9. ALTMEMMULT (atminties pagrindu veikiantis pastovaus koeficiento daugiklis) IP Core 683490 | 2020.10.05
· Išsaugo daugkartines konstantas laisvosios prieigos atmintyje (RAM)
· Suteikia galimybę pasirinkti RAM bloko tipą
· Palaiko pasirenkamus sinchroninius aiškius ir apkrovos valdymo įvesties prievadus
9.2. Verilog HDL prototipas
Šis Verilog HDL prototipas yra Verilog Design File (.v) altera_mf.v eda sintezės katalogas.
module altmemmult #(parametras coeff_representation = "PASIRAŠTA", parametro koeficientas0 = "NENUNAUDOTA", parametras data_representation = "SIGNED", parametras skirtas_device_family = "nenaudojamas", parametras max_clock_cycles_per_result = 1, parametro_koeficientų skaičius = 1, parametro_tipas parametras "AUTOlock" total_latency = 1, parametras plotis_c = 1, parametras plotis_d = 1, parametras plotis_r = 1, parametras width_s = 1, parametras lpm_type = "altmemmult", parametras lpm_hint = "nenaudojamas" (įvesties laido laikrodis, įvesties laidas [width_c-1: 0]koeff_in, įvesties laidas [width_d-1:0] data_in, išvesties laidas load_done, išvesties laidas [width_r-1:0] rezultatas, išvesties laidas rezultatas_galiojantis, įvesties laidas sclr, įvesties laidas [width_s-1:0] sel, įvestis laidas sload_coeff, įvesties laidas sload_data)/* sintezė syn_black_box=1 */; pabaigos modulis
9.3. VHDL komponento deklaracija
VHDL komponento deklaracija yra VHDL projekte File (.vhd) altera_mf_components.vhd Librariesvhdlaltera_mf katalogas.
komponentas altmemmult generic ( coeff_representation:string := "PASIRAŠTA"; koeficientas0:stringa := "NENUNAUDOTA"; duomenų_pateikimas:string := "PASIRAŠYTA"; numatytas_įrenginio_šeima:stringas := "nenaudojamas"; maksimalus_laikrodžio_ciklų_galimas_veiksmingas_rezultatas:1 := 1; „altmemmult“); port( clock:in std_logic; coeff_in:in std_logic_vector(width_c-1 downto 1) := (others => '0'); data_in:in std_logic_vector(width_d-0 downto 1);

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 58

Siųsti Atsiliepimus

9. ALTMEMMULT (atminties pagrindu veikiantis pastovaus koeficiento daugiklis) IP Core 683490 | 2020.10.05

load_done:out std_logic; rezultatas:out std_logic_vector(width_r-1 downto 0); result_valid:out std_logic; slr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (kiti => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); galutinis komponentas;

9.4. Uostai

Šiose lentelėse pateikiami ALTMEMMULT IP branduolio įvesties ir išvesties prievadai.

37 lentelė. ALTMEMMULT įvesties prievadai

Uosto pavadinimas

Privaloma

Aprašymas

laikrodis

Taip

Laikrodžio įvestis į daugiklį.

coeff_in[]

Daugiklio koeficiento įvesties prievadas. Įvesties prievado dydis priklauso nuo WIDTH_C parametro reikšmės.

duomenys_in[]

Taip

Duomenų įvesties prievadas į daugiklį. Įvesties prievado dydis priklauso nuo WIDTH_D parametro reikšmės.

sclr

Sinchroninis aiškus įėjimas. Jei nenaudojama, numatytoji reikšmė aktyvi aukšta.

Sel[]

Fiksuoto koeficiento pasirinkimas. Įvesties prievado dydis priklauso nuo WIDTH_S

parametro vertė.

sload_coeff

Sinchroninio apkrovos koeficiento įvesties prievadas. Pakeičia dabartinę pasirinkto koeficiento reikšmę į coeff_in įvestyje nurodyta reikšme.

sload_data

Sinchroninio įkėlimo duomenų įvesties prievadas. Signalas, nurodantis naują daugybos operaciją ir atšaukiantis bet kokią esamą daugybos operaciją. Jei parametro MAX_CLOCK_CYCLES_PER_RESULT reikšmė yra 1, sload_data įvesties prievadas nepaisomas.

38 lentelė. ALTMEMMULT išvesties prievadai

Uosto pavadinimas

Privaloma

Aprašymas

rezultatas[]

Taip

Daugiklio išvesties prievadas. Įvesties prievado dydis priklauso nuo WIDTH_R parametro reikšmės.

rezultatas_galiojantis

Taip

Nurodo, kada išvestis yra galiojantis visiško daugybos rezultatas. Jei parametro MAX_CLOCK_CYCLES_PER_RESULT reikšmė yra 1, rezultatas_valid išvesties prievadas nenaudojamas.

load_done

Nurodo, kada naujas koeficientas baigtas įkelti. Signalas load_done patvirtina, kai baigiamas įkelti naujas koeficientas. Jei signalas load_done nėra didelis, į atmintį negalima įkelti jokios kitos koeficiento reikšmės.

9.5. Parametrai

Šioje lentelėje pateikiami ALTMEMMULT IP branduolio parametrai.

39 lentelė.
WIDTH_D WIDTH_C

ALTMEMMULT parametrai
Parametro pavadinimas

Tipas Reikalingas

Aprašymas

Sveikasis skaičius Taip

Nurodo duomenų_in[] prievado plotį.

Sveikasis skaičius Taip

Nurodo coeff_in[] prievado plotį. tęsėsi…

Siųsti Atsiliepimus

Intel FPGA sveikųjų skaičių aritmetinių IP branduolių vartotojo vadovas 59

9. ALTMEMMULT (atminties pagrindu veikiantis pastovaus koeficiento daugiklis) IP Core 683490 | 2020.10.05

Parametro pavadinimas WIDTH_R WIDTH

Dokumentai / Ištekliai

intel FPGA sveikųjų skaičių aritmetinės IP šerdys [pdfVartotojo vadovas
FPGA sveikųjų skaičių aritmetinės IP šerdys, sveikųjų skaičių aritmetinės IP šerdys, aritmetinės IP šerdys, IP šerdys

Nuorodos

Vartotojo vadovas

FPGA sveikųjų skaičių aritmetinės IP šerdys

Dokumentai / Ištekliai

Nuorodos

Palikite komentarą

Atšaukti atsakymą

FPGA sveikųjų skaičių aritmetinės IP šerdys

Dokumentai / Ištekliai

Nuorodos

Susiję įrašai

Palikite komentarą

Atšaukti atsakymą