UG0644 DDR AXI Arbiter
Informasi produk
Arbiter DDR AXI minangka komponen hardware sing nyedhiyakake a
Antarmuka master AXI 64-bit menyang pengontrol on-chip DDR-SDRAM.
Biasane digunakake ing aplikasi video kanggo buffering lan
pangolahan data piksel video. Manual pangguna produk nyedhiyakake
informasi rinci lan instruksi babagan implementasi hardware,
simulasi, lan panggunaan sumber daya.
Implementasi Hardware
DDR AXI Arbiter dirancang kanggo antarmuka karo DDR-SDRAM
pengontrol on-chip. Nyedhiyakake antarmuka master AXI 64-bit
sing ngidini pangolahan data piksel video kanthi cepet. Panganggo produk
manual menehi gambaran desain rinci saka DDR AXI
Arbiter lan implementasine hardware.
Simulasi
Manual pangguna produk menehi instruksi kanggo simulasi
DDR AXI Arbiter nggunakake MSS SmartDesign lan alat Testbench. Iki
alat mbisakake pangguna kanggo ngesyahke bener desain lan
njamin fungsi sing tepat saka komponen hardware.
Panggunaan sumber daya
Arbiter DDR AXI nggunakake sumber daya sistem kayata logika
sel, blok memori, lan sumber daya rute. Panganggo produk
manual nyedhiyakake laporan panggunaan sumber daya sing rinci
negesake syarat sumber daya saka Arbiter DDR AXI. Iki
informasi bisa digunakake kanggo mesthekake yen komponen hardware bisa
diimplementasikake ing sumber daya sistem sing kasedhiya.
Pandhuan Panggunaan Produk
Pandhuan ing ngisor iki menehi pandhuan babagan cara nggunakake
Arbiter DDR AXI:
Langkah 1: Implementasi Hardware
Ngleksanakake komponen hardware DDR AXI Arbiter kanggo antarmuka
karo pengontrol on-chip DDR-SDRAM. Tindakake desain
katrangan kasedhiya ing manual pangguna produk kanggo mesthekake bener
implementasi komponen hardware.
Langkah 2: Simulasi
Simulasi desain Arbiter DDR AXI nggunakake MSS SmartDesign lan
Alat Testbench. Tindakake pandhuan sing kasedhiya ing prodhuk
manual pangguna kanggo ngesyahke bener desain lan mesthekake
fungsi sing tepat saka komponen hardware.
Langkah 3: Panggunaan Sumber Daya
Review laporan panggunaan sumber daya sing kasedhiya ing produk
manual pangguna kanggo nemtokake syarat sumber daya saka DDR AXI
Arbiter. Priksa manawa komponen hardware bisa dileksanakake
ing sumber daya sistem sing kasedhiya.
Miturut pandhuan iki, sampeyan bisa èfèktif nggunakake DDR
Komponen hardware AXI Arbiter kanggo buffering data piksel video lan
pangolahan ing aplikasi video.
Pandhuan pangguna UG0644
Arbiter DDR AXI
Februari 2018
Arbiter DDR AXI
Isine
1 Riwayat Revisi ……………………………………………………………………………………… 1
1.1 Revisi 5.0 …………………………………………………………………………………………………. 1 1.2 Revisi 4.0 …………………………………………………………………………………………………. 1 1.3 Revisi 3.0 …………………………………………………………………………………………………. 1 1.4 Revisi 2.0 …………………………………………………………………………………………………. 1 1.5 Revisi 1.0 …………………………………………………………………………………………………. 1
2 Pambuka …………………………………………………………………………………………………………… 2 3 Hardware Implementasi ………………………………………………………………… 3
3.1 Deskripsi Desain ………………………………………………………………………………………………… 3 3.2 Input lan Output ………………………………………………………………………………………………….. 5 3.3 Parameter Konfigurasi ……… ……………………………………………………………………………. 13 3.4 Diagram Wektu ………………………………………………………………………………………. 14 3.5 Tes Tabel ................................................................................................................................ 16
3.5.1 Simulasi MSS SmartDesign ………………………………………………………………………………………. 25 3.5.2 Simulasi Testbench ………………………………………………………………………………………. 30 3.6 Pemanfaatan Sumber Daya ………………………………………………………………………………………………….. 31
UG0644 Pandhuan Panganggo Revisi 5.0
Arbiter DDR AXI
1
Riwayat Revisi
Riwayat revisi nggambarake owah-owahan sing ditindakake ing dokumen kasebut. Owah-owahan kasebut didhaptar kanthi revisi, diwiwiti saka publikasi paling anyar.
1.1
Revisi 5.0
Ing revisi 5.0 dokumen iki, bagean Panggunaan Sumber Daya lan Laporan Panggunaan Sumber Daya
padha dianyari. Kanggo informasi luwih lengkap, waca Panggunaan Sumber Daya (pirsani kaca 31).
1.2
Revisi 4.0
Ing ngisor iki ringkesan owah-owahan ing revisi 4.0 dokumen iki.
Paramèter konfigurasi testbench sing ditambahake ing tabel. Kanggo informasi luwih lengkap, ndeleng Parameter Konfigurasi (ndeleng kaca 16) .. Informasi ditambahake kanggo simulasi inti nggunakake testbench. Kanggo informasi luwih lengkap, waca Testbench (pirsani kaca 16). Dianyari Pemanfaatan Resource kanggo nilai Arbiter DDR AXI ing meja. Kanggo informasi luwih lengkap, waca Panggunaan Sumber Daya (pirsani kaca 31).
1.3
Revisi 3.0
Ing ngisor iki ringkesan owah-owahan ing revisi 3.0 dokumen iki.
Nambahake informasi 8-dicokot kanggo nulis saluran 1 lan 2. Kanggo informasi luwih lengkap, ndeleng Design Description (ndeleng kaca 3). Dianyari bagean Testbench. Kanggo informasi luwih lengkap, waca Testbench (pirsani kaca 16).
1.4
Revisi 2.0
Ing révisi 2.0 saka document iki, tokoh lan tabel ing padha dianyari ing bagean Testbench.
Kanggo informasi luwih lengkap, waca Testbench (pirsani kaca 16).
1.5
Revisi 1.0
Revisi 1.0 minangka publikasi pisanan saka dokumen iki
UG0644 Pandhuan Panganggo Revisi 5.0
1
Arbiter DDR AXI
2
Pambuka
Kenangan minangka bagean integral saka aplikasi video lan grafis sing khas. Padha digunakake kanggo buffering data piksel video. Salah buffering umum example punika tampilan pigura buffer kang data piksel video lengkap kanggo pigura buffered ing memori.
tingkat data Dual (DDR) -DRAM sinkron (SDRAM) iku salah siji saka pengeling-eling umum digunakake ing aplikasi video kanggo buffering. SDRAM digunakake amarga kacepetan sing dibutuhake kanggo proses cepet ing sistem video.
Gambar ing ngisor iki nuduhake mantanample saka diagram sistem-tingkat memori DDR-SDRAM antarmuka karo aplikasi video.
Gambar 1 · Antarmuka Memori DDR-SDRAM
Ing Microsemi SmartFusion®2 System-on-Chip (SoC), ana rong pengontrol DDR on-chip kanthi antarmuka ekstensible maju (AXI) 64-bit lan antarmuka budak bus kinerja dhuwur (AHB) 32-bit maju menyang lapangan sing bisa diprogram. kain gate array (FPGA). Antarmuka master AXI utawa AHB dibutuhake kanggo maca lan nulis memori DDR-SDRAM sing disambungake menyang pengontrol DDR on-chip.
UG0644 Pandhuan Panganggo Revisi 5.0
2
Arbiter DDR AXI
3
Implementasi Hardware
3.1
Deskripsi Desain
DDR AXI Arbiter nyedhiyakake antarmuka master AXI 64-bit menyang pengontrol on-chip DDR-SDRAM saka
piranti SmartFusion2. DDR AXI Arbiter wis papat maca saluran lan loro nulis saluran menyang
logika pangguna. Pamblokiran arbitrates antarane papat saluran maca kanggo nyedhiyani akses kanggo maca AXI
saluran kanthi cara round-robin. Anggere panjalukan maca master saluran maca 1 dhuwur, AXI
saluran maca diparengake kanggo. Waca saluran 1 nduweni jembar data output tetep 24-bit. Waca saluran 2, 3,
lan 4 bisa diatur minangka 8-dicokot, 24-dicokot, utawa 32-dicokot jembaré output data. Iki dipilih dening global
parameter konfigurasi.
Blok kasebut uga arbitrasi antarane rong saluran nulis kanggo nyedhiyakake akses menyang saluran nulis AXI kanthi cara round-robin. Loro-lorone saluran nulis duwe prioritas sing padha. Tulis saluran 1 lan 2 bisa dikonfigurasi minangka ambane data input 8-bit, 24-bit, utawa 32-bit.
UG0644 Pandhuan Panganggo Revisi 5.0
3
Arbiter DDR AXI
Tokoh ing ngisor iki nuduhake diagram pin-metu tingkat ndhuwur saka Arbiter DDR AXI. Gambar 2 · Top-Level Block Diagram saka DDR AXI Arbiter Block
UG0644 Pandhuan Panganggo Revisi 5.0
4
Arbiter DDR AXI
Tokoh ing ngisor iki nuduhake diagram pemblokiran tingkat paling dhuwur saka sistem kanthi blok Arbiter DDR AXI sing ditransfer menyang piranti SmartFusion2. Gambar 3 · Diagram Blok Tingkat Sistem Arbiter DDR AXI ing Piranti SmartFusion2
3.2
Input lan Output
Tabel ing ngisor iki nampilake port input lan output saka Arbiter DDR AXI.
Tabel 1 · Port Input lan Output saka Arbiter DDR AXI
Jeneng Sinyal RESET_N_I
Input arah
Jembar
SYS_CLOCK_I BUFF_READ_CLOCK_I
Input Input
rd_req_1_i rd_ack_o
Output Input
rd_rampung_1_o miwiti_maca_addr_1_i
Input Output
bytes_to_read_1_i
Input
video_rdata_1_o
Output
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1: 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Katrangan
Aktif sinyal reset bedo kurang kanggo desain
Jam sistem
Tulis jam maca buffer internal saluran, kudu kaping pindho frekuensi SYS_CLOCK_I
Waca panjalukan saka Master 1
Arbiter ngakoni kanggo maca panjalukan saka Master 1
Wacan rampung nganti Master 1
Alamat DDR saka ngendi maca kudu diwiwiti kanggo maca saluran 1
Byte sing bakal diwaca saka saluran 1 sing diwaca
Output data video saka saluran maca 1
UG0644 Pandhuan Panganggo Revisi 5.0
5
Arbiter DDR AXI
Jeneng Sinyal rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_rampung_2_o miwiti_maca_addr_2_i
bytes_to_read_2_i
video_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_rampung_3_o miwiti_maca_addr_3_i
bytes_to_read_3_i
video_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_rampung_4_o miwiti_maca_addr_4_i
bytes_to_read_4_i
video_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_rampung_1_o miwiti_tulis_addr_1_i
bytes_to_write_1_i
video_wdata_1_i
wdata_valid_1_i wr_req_2_i
Arah Output Input Output
Input Output
Input
Output
Output Input Output
Input Output
Input
Output
Output Input Output
Input Output
Input
Output
Output Input Output
Input Output
Input
Input
Input Input
Jembar
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1: 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0] [(g_AXI_AWIDTH-1):0] [(g_RD_AWIDTH-3):3] [(g_RD_AWIDTH_CHANNEL1_VIDEO_DATA_WIDTH-0):3] [(g_RD_AWIDTH-1):0] [(g_RD_AWIDTH_CHANNEL g_RD_CHANNEL1_VIDEO_DATA_WIDTH0 ):4] [(g_AXI_AWIDTH-3):1] [(g_RD_CHANNEL0_AXI_BUFF_AWIDTH + 4) – 1: 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH0):1] [(g_AXI_AWIDTH-3):1] 0 ] [(g_WR_CHANNEL1_VIDEO_DATA_WIDTH1):0]
Katrangan Waca data sing bener saka saluran sing diwaca 1 Waca panjaluk saka Master 2 Arbiter ngakoni kanggo maca panjalukan saka Master 2 Waca rampung menyang Master 2 alamat DDR saka ngendi maca kudu diwiwiti kanggo maca saluran 2 Byte kanggo diwaca saka saluran sing diwaca 2 Data video output saka saluran sing diwaca 2 Waca data sing sah saka saluran sing diwaca 2 Waca panjaluk saka Master 3 Pengakuan Arbiter kanggo panjaluk maca saka Master 3 Waca rampung menyang alamat Master 3 DDR saka ngendi maca kudu diwiwiti kanggo saluran sing diwaca 3 Byte kanggo diwaca saka diwaca saluran 3 Output data video saka saluran sing diwaca 3 Waca data sing sah saka saluran sing diwaca 3 Waca panjaluk saka Master 4 Arbiter ngakoni kanggo maca panjalukan saka Master 4 Waca rampung menyang Master 4 alamat DDR saka ngendi maca kudu diwiwiti kanggo maca saluran 4 Bytes dadi maca metu saka saluran sing diwaca 4 Output data video saka saluran sing wis diwaca 4 Waca data sing bener saka saluran sing diwaca 4 Tulis panjaluk saka Master 1 Arbiter ngakoni kanggo nulis panjalukan saka Master 1 Tulis rampung menyang Master 1 alamat DDR sing kudu ditulis saka saluran nulis 1 Byte sing bakal ditulis saka saluran nulis 1 Data video Input kanggo nulis saluran 1
Tulis data sing bener kanggo nulis saluran 1 Tulis panjaluk saka Master 1
UG0644 Pandhuan Panganggo Revisi 5.0
6
Arbiter DDR AXI
Jeneng Sinyal wr_ack_2_o
Arah Output
wr_rampung_2_o miwiti_tulis_addr_2_i
Input Output
bytes_to_write_2_i
Input
video_wdata_2_i
Input
wdata_valid_2_i AXI I/F sinyal Waca Alamat Channel m_arid_o
Output Input
m_araddr_o
Output
m_arlen_o
Output
m_arsize_o m_arburst_o
Output Output
m_arlock_o
Output
m_arcache_o
Output
m_arprot_o
Output
Jembar
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1: 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Katrangan Arbiter ngakoni kanggo nulis panjalukan saka Master 2 Tulis rampung menyang Master 2 alamat DDR kanggo nulis kudu kelakon saka nulis saluran 2 Byte ditulis saka nulis saluran 2 Video data Input kanggo nulis saluran 2
Tulis data sing bener kanggo nulis saluran 2
Waca ID alamat. Identifikasi tag kanggo grup alamat diwaca sinyal.
Alamat maca. Nyedhiyani alamat awal transaksi bledosan diwaca. Mung alamat wiwitan bledosan diwenehake.
Dawane bledosan. Nyedhiyani nomer pas transfer ing bledosan. Informasi iki nemtokake jumlah transfer data sing digandhengake karo alamat kasebut
Ukuran burst. Ukuran saben transfer ing bledosan
Tipe burst. Ditambah karo informasi ukuran, rincian carane alamat kanggo saben transfer ing bledosan diwilang.
Didandani dadi 2'b01 à alamat Incremental burst
Jinis kunci. Nyedhiyani informasi tambahan babagan karakteristik atom saka transfer.
Didandani nganti 2'b00 à Akses Normal
Jinis cache. Nyedhiyakake informasi tambahan babagan karakteristik transfer sing bisa di-cache.
Didandani nganti 4'b0000 à Non-cacheable lan non-bufferable
Jinis pangayoman. Menehi informasi unit pangayoman kanggo transaksi.
Didandani nganti 3'b000 à Normal, akses data aman
UG0644 Pandhuan Panganggo Revisi 5.0
7
Arbiter DDR AXI
Jeneng Sinyal m_arvalid_o
Arah Output
Jembar
m_wis_i
Input
Waca Saluran Data
m_rid_i
Input
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Input Input
[(g_AXI_DWIDTH-1):0] [1:0]Input Input
m_siap_o
Output
Tulis Alamat Saluran
m_wid_o
Output
m_awaddr_o
Output
[3:0] [(g_AXI_AWIDTH-1):0]UG0644 Pandhuan Panganggo Revisi 5.0
Katrangan Waca alamat bener.
Nalika HIGH, alamat diwaca lan informasi kontrol bener lan tetep dhuwur nganti alamat ngakoni sinyal, m_arready, dhuwur.
`1′ = Alamat lan informasi kontrol bener
`0′ = Alamat lan informasi kontrol ora valid. Waca alamat siap. Abdi siap nampa alamat lan sinyal kontrol sing gegandhengan:
1 = budhak siap
0 = budak ora siap.
Waca ID tag. ID tag saka klompok data diwaca sinyal. Nilai m_rid digawe dening Budak lan kudu cocog karo nilai m_arid saka transaksi diwaca sing ditanggepi. Maca data. Wacan tanggapan.
Status transfer diwaca. Tanggapan sing diidini yaiku OKAY, EXOKAY, SLVERR, lan DECERR. Waca pungkasan.
Transfer pungkasan ing bledosan maca. Wacan sing sah. Data diwaca sing dibutuhake kasedhiya lan transfer diwaca bisa rampung:
1 = maca data kasedhiya
0 = maca data ora kasedhiya. Ready siap. Master bisa nampa data sing diwaca lan informasi respon:
1 = master siap
0 = master durung siap.
Tulis ID alamat. Identifikasi tag kanggo grup alamat nulis sinyal. Tulis alamat. Nyedhiyani alamat transfer pisanan ing transaksi bledosan nulis. Sinyal kontrol sing gegandhengan digunakake kanggo nemtokake alamat transfer sing isih ana ing bledosan.
8
Arbiter DDR AXI
Jeneng Sinyal m_awlen_o
Arah Output
Jembar [3:0]
m_awsize_o
Output
[2:0]m_awburst_o
Output
[1:0]m_awlock_o
Output
[1:0]m_awcache_o
Output
[3:0]m_awprot_o
Output
[2:0]m_awvalid_o
Output
Katrangan
Dawane bledosan. Nyedhiyani nomer pas transfer ing bledosan. Informasi iki nemtokake jumlah transfer data sing digandhengake karo alamat kasebut.
Ukuran burst. Ukuran saben transfer ing bledosan. Strobo jalur bita nuduhake persis jalur bita sing kudu dianyari.
Didandani dadi 3'b011 à 8 bita saben transfer data utawa transfer 64-bit
Tipe burst. Ditambah karo informasi ukuran, rincian carane alamat kanggo saben transfer ing bledosan diwilang.
Didandani dadi 2'b01 à alamat Incremental burst
Jinis kunci. Nyedhiyani informasi tambahan babagan karakteristik atom saka transfer.
Didandani nganti 2'b00 à Akses Normal
Jinis cache. Nuduhake bufferable, cacheable, write-through, write-back, lan alokasi atribut transaksi.
Didandani nganti 4'b0000 à Non-cacheable lan non-bufferable
Jinis pangayoman. Nuduhake tingkat proteksi normal, hak istimewa, utawa aman saka transaksi lan apa transaksi kasebut minangka akses data utawa akses instruksi.
Didandani nganti 3'b000 à Normal, akses data aman
Tulis alamat sing bener. Nuduhake alamat nulis sing bener lan kontrol
informasi kasedhiya:
1 = alamat lan informasi kontrol kasedhiya
0 = alamat lan informasi kontrol ora kasedhiya. Informasi alamat lan kontrol tetep stabil nganti sinyal ngakoni alamat, m_awready, dadi HIGH.
UG0644 Pandhuan Panganggo Revisi 5.0
9
Arbiter DDR AXI
Jeneng Sinyal m_awready_i
Input arah
Jembar
Tulis Saluran Data
m_wid_o
Output
[3:0]m_wdata_o m_wstrb_o
Output Output
[(g_AXI_DWIDTH-1):0]Parameter AXI_DWDITH[7:0]
m_wlast_o m_wvalid_o
Output Output
m_wready_i
Input
Tulis Sinyal Saluran Tanggapan
m_bid_i
Input
[3:0]m_bresp_i m_bvalid_i
Input
[1:0]Input
m_bready_o
Output
Katrangan Tulis alamat siap. Nuduhake yen abdi wis siyap nampa alamat lan sinyal kontrol sing gegandhengan:
1 = budhak siap
0 = budak ora siap.
Tulis ID tag. ID tag saka transfer data nulis. Nilai m_wid kudu cocog karo nilai m_wid saka transaksi nulis. Nulis data
Tulis strobo. Sinyal iki nuduhake dalan byte sing kudu dianyari ing memori. Ana siji nulis strobo kanggo saben wolung bit saka nulis data bis Tulis pungkasan. Transfer pungkasan ing bledosan nulis. Tulis sah. Data nulis sing bener lan strobo kasedhiya:
1 = data nulis lan strobo kasedhiya
0 = data nulis lan strobo ora kasedhiya. Tulis siap. Abdi bisa nampa data nulis: 1 = abdi siap
0 = budak ora siap.
ID tanggapan. Identifikasi tag saka respon nulis. Nilai m_bid kudu cocog karo nilai m_awid saka transaksi nulis sing ditanggepi budak. Tulis tanggapan. Status transaksi nulis. Tanggepan sing diidini yaiku OKAY, EXOKAY, SLVERR, lan DECERR. Tulis tanggapan sing bener. Tanggepan nulis sing bener kasedhiya:
1 = nulis respon kasedhiya
0 = nulis respon ora kasedhiya. Respon siap. Master bisa nampa informasi respon.
1 = master siap
0 = master durung siap.
Tokoh ing ngisor iki nuduhake diagram pemblokiran internal saka arbiter DDR AXI.
UG0644 Pandhuan Panganggo Revisi 5.0
10
Arbiter DDR AXI
Tokoh ing ngisor iki nuduhake diagram pemblokiran internal saka arbiter DDR AXI. Gambar 4 · Diagram Blok Internal saka Arbiter DDR AXI
Saben saluran diwaca bakal micu nalika entuk sinyal input dhuwur ing input read_req_ (x) _i. Banjur iku
UG0644 Pandhuan Panganggo Revisi 5.0
11
Arbiter DDR AXI
Saben saluran diwaca bakal micu nalika entuk sinyal input dhuwur ing input read_req_ (x) _i. Banjur iku samples alamat AXI wiwitan lan bait kanggo maca input kang input saka master external. Saluran kasebut ngakoni master eksternal kanthi mateni read_ack_(x)_o. Saluran ngolah input lan ngasilake transaksi AXI sing dibutuhake kanggo maca data saka DDR-SDRAM. Data sing diwaca ing format AXI 64-bit disimpen ing buffer internal. Sawise data sing dibutuhake diwaca lan disimpen ing buffer internal, modul un-packer diaktifake. Modul un-packer mbongkar saben tembung 64-bit menyang dawa bit data output sing dibutuhake kanggo saluran tartamtu kanggo ex.ample yen saluran diatur minangka jembaré data output 32-dicokot, saben tembung 64-dicokot dikirim metu minangka loro tembung data output 32-dicokot. Kanggo saluran 1 yaiku saluran 24-bit, un-packer mbongkar saben tembung 64-bit dadi data output 24-bit. Amarga 64 dudu kelipatan 24, un-packer kanggo saluran maca 1 nggabungake klompok telung tembung 64-bit kanggo ngasilake wolung tembung data 24-bit. Iki ndadekake kendala ing saluran maca 1 yen bita data sing dijaluk dening master eksternal kudu dibagi 8. Saluran maca 2, 3, lan 4 bisa dikonfigurasi minangka jembar data 8-bit, 24bit, lan 32-bit, yaiku ditemtokake dening g_RD_CHANNEL (X) _VIDEO_DATA_WIDTH parameter konfigurasi global. Yen dikonfigurasi minangka 24-bit, watesan sing kasebut ing ndhuwur bakal ditrapake kanggo saben wong. Nanging yen dikonfigurasi minangka 8-dicokot utawa 32-dicokot, ora ana watesan kayata 64 kaping 32 lan 8. Ing kasus iki, saben tembung 64-dicokot unpacked menyang loro tembung data 32-dicokot utawa wolung 8 - tembung data bit.
Waca Channel 1 mbongkar tembung data 64-bit sing diwaca saka DDR-SDRAM dadi tembung data output 24-bit ing kumpulan 48 tembung 64-bit, yaiku saben tembung 48 64-bit kasedhiya ing buffer internal saluran maca 1, un-packer wiwit unpacking kanggo menehi data output 24-dicokot. Yen bait data sing dijaluk diwaca kurang saka 48 tembung 64-dicokot, un-packer mung diaktifake sawise data lengkap diwaca metu saka DDR-SDRAM. Ing isih telung saluran maca, un-packer wiwit ngirim data diwaca mung sawise nomer lengkap dijaluk bita diwaca metu saka DDR-SDRAM.
Nalika saluran maca dikonfigurasi kanggo jembaré output 24-dicokot, alamat diwaca wiwitan kudu didadekake siji kanggo wates 24-bait. Iki dibutuhake kanggo nyukupi watesan sing un-packer mbongkar klompok telung tembung 64-bit kanggo ngasilake wolung tembung output 24-bit.
Kabeh saluran maca ngasilake output sing wis diwaca menyang master eksternal sawise bait sing dijaluk dikirim menyang master eksternal.
Ing kasus saluran nulis, master eksternal kudu input data sing dibutuhake menyang saluran tartamtu. Saluran nulis njupuk data input lan ngemas menyang tembung 64-bit lan disimpen ing panyimpenan internal. Sawise data sing dibutuhake disimpen, master eksternal kudu menehi panjalukan nulis bebarengan karo alamat wiwitan lan bita kanggo nulis. Ing sampKanthi input kasebut, saluran nulis ngakoni master eksternal. Sawise iki, saluran ngasilake transaksi nulis AXI kanggo nulis data sing disimpen menyang DDR-SDRAM. Kabeh saluran nulis ngasilake output sing wis rampung menyang master eksternal yen bita sing dijaluk ditulis menyang DDR-SDRAM. Sawise panjalukan nulis diwenehake menyang saluran nulis apa wae, data anyar ora kudu ditulis ing saluran nulis, nganti rampung transaksi saiki dituduhake kanthi pratelan wr_done_(x)_o
Tulis saluran 1 lan 2 bisa diatur minangka 8-dicokot, 24-dicokot, lan 32-dicokot jembaré data, kang ditemtokake dening g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH parameter konfigurasi global. Yen dikonfigurasi minangka 24bit, bita sing bakal ditulis kudu pirang-pirang wolung amarga packer internal ngemas wolung tembung data 24-bit kanggo ngasilake telung tembung data 64-bit. Nanging yen dikonfigurasi minangka 8-bit utawa 32-bit, ora ana watesan kasebut.
Kanggo saluran 32-bit, minimal rong tembung 32-bit kudu diwaca. Kanggo saluran 8-bit, minimal tembung 8-bit kudu diwaca, amarga ora ana padding sing diwenehake dening modul arbiter. Ing kabeh saluran maca lan nulis, ambane saka buffer internal sawetara saka jembaré horisontal tampilan. Kedalaman buffer internal diitung kaya ing ngisor iki:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Where, X = nomer saluran
Jembaré buffer internal ditemtokake dening ambane bus data AXI sing, parameter konfigurasi
UG0644 Pandhuan Panganggo Revisi 5.0
12
Arbiter DDR AXI
Jembaré buffer internal ditemtokake dening jembaré bus data AXI sing, parameter konfigurasi g_AXI_DWIDTH.
Transaksi maca lan nulis AXI ditindakake miturut spesifikasi ARM AMBA AXI. Ukuran transaksi kanggo saben transfer data tetep dadi 64-bit. Blok kasebut ngasilake transaksi AXI kanthi dawa bledosan tetep 16 ketukan. Blok kasebut uga mriksa manawa ana bledosan sing ngliwati wates alamat AXI 4 KByte. Yen bledosan siji ngliwati wates 4 KByte, bledosan kasebut dipérang dadi 2 bledosan ing wates 4 KByte.
3.3
Parameter Konfigurasi
Tabel ing ngisor iki nampilake paramèter konfigurasi sing digunakake ing implementasi hardware saka Arbiter DDR AXI. Iki minangka paramèter umum lan bisa mawarni-warni adhedhasar syarat aplikasi.
Tabel 2 · Parameter Konfigurasi
Jeneng g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL_RESOLUTION g_WR_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL_RESOLUTION 1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL3_VIDEO_DATA_WIDTH g_RD_CHANNEL4_VIDEO_DATA_WIDTH g_WR_CHANNEL1_VIDEO_DATA_WIDHANTH_WIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH FFER_LINE_STORAGE
Katrangan
AXI alamat bus jembaré
AXI data bus jembaré
Jembar bus alamat kanggo saluran diwaca 1 buffer internal, kang nyimpen data maca AXI.
Jembar bus alamat kanggo saluran diwaca 2 buffer internal, kang nyimpen data maca AXI.
Jembar bus alamat kanggo saluran diwaca 3 buffer internal, kang nyimpen data maca AXI.
Jembar bus alamat kanggo saluran diwaca 4 buffer internal, kang nyimpen data maca AXI.
Alamat bus jembaré kanggo nulis Channel 1 buffer internal, kang nyimpen data nulis AXI.
Alamat bus jembaré kanggo nulis Channel 2 buffer internal, kang nyimpen data nulis AXI.
Tampilan video resolusi horisontal kanggo maca Saluran 1
Tampilan video resolusi horisontal kanggo maca Saluran 2
Tampilan video resolusi horisontal kanggo maca Saluran 3
Tampilan video resolusi horisontal kanggo maca Saluran 4
Tampilan video resolusi horisontal kanggo nulis Saluran 1
Tampilan video resolusi horisontal kanggo nulis Saluran 2
Waca Channel 1 output video jembaré bit
Waca Channel 2 output video jembaré bit
Waca Channel 3 output video jembaré bit
Waca Channel 4 output video jembaré bit
Tulis Saluran 1 video Input amba bit.
Tulis Saluran 2 video Input amba bit.
Ambane saka buffer internal kanggo diwaca Channel 1 ing syarat-syarat nomer tampilan garis horisontal. Ambane buffer yaiku g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Pandhuan Panganggo Revisi 5.0
13
Arbiter DDR AXI
3.4
Jenenge g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Katrangan
Ambane saka buffer internal kanggo diwaca Channel 2 ing syarat-syarat nomer tampilan garis horisontal. Ambane buffer yaiku g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ambane saka buffer internal kanggo diwaca Channel 3 ing syarat-syarat nomer tampilan garis horisontal. Ambane buffer yaiku g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ambane saka buffer internal kanggo diwaca Channel 4 ing syarat-syarat nomer tampilan garis horisontal. Ambane buffer yaiku g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ambane saka buffer internal kanggo nulis Channel 1 ing syarat-syarat nomer tampilan garis horisontal. Ambane buffer yaiku g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ambane saka buffer internal kanggo nulis Channel 2 ing syarat-syarat nomer tampilan garis horisontal. Ambane buffer yaiku g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Diagram wektu
Tokoh ing ngisor iki nuduhake sambungan saka maca lan nulis input request, miwiti alamat memori, bita kanggo maca utawa nulis input saka master external, maca utawa nulis ngakoni, lan maca utawa nulis output completion diwenehi dening arbiter.
Gambar 5 · Diagram Wektu kanggo Sinyal sing Digunakake sajrone Nulis/Maca liwat Antarmuka AXI
UG0644 Pandhuan Panganggo Revisi 5.0
14
Arbiter DDR AXI
Tokoh ing ngisor iki nuduhake sambungan antarane input data nulis saka master external bebarengan karo input data bener kanggo loro saluran nulis. Gambar 6 · Diagram Wektu kanggo Nulis menyang Panyimpenan Internal
Gambar ing ngisor iki nuduhake sambungan antarane output data sing diwaca menyang master eksternal bebarengan karo output data sing bener kanggo kabeh saluran sing diwaca 2, 3, lan 4. Gambar 7 · Diagram Wektu kanggo Data sing Ditampa liwat Arbiter DDR AXI kanggo Saluran Waca 2, 3 ,lan 4
Tokoh ing ngisor iki nuduhake sambungan antarane output data diwaca kanggo Channel diwaca 1 nalika g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION luwih saka 128 (ing kasus iki = 256). Gambar 8 · Diagram Wektu kanggo Data sing Ditampa liwat DDR AXI Arbiter Read Channel 1 (luwih saka 128 byte)
UG0644 Pandhuan Panganggo Revisi 5.0
15
Arbiter DDR AXI
Tokoh ing ngisor iki nuduhake sambungan antarane output data diwaca kanggo Channel diwaca 1 nalika g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION kurang saka utawa padha karo 128 (ing kasus iki = 64). Gambar 9 · Diagram Wektu kanggo Data sing Ditampa liwat DDR AXI Arbiter Read Channel 1 (kurang saka utawa padha karo 128 bita)
3.5
Testbench
A testbench diwenehake kanggo mriksa fungsi saka inti DDR Arbiter. Tabel ing ngisor iki nampilake paramèter sing bisa dikonfigurasi miturut aplikasi kasebut.
Tabel 3 · Parameter Konfigurasi Testbench
Jeneng IMAGE_1_FILE_NAME GAMBAR_2_FILE_NAME g_DATA_WIDTH WIDTH Dhuwur
Katrangan Input file jeneng kanggo gambar sing bakal ditulis dening nulis saluran 1 Input file jeneng kanggo gambar sing bakal ditulis kanthi saluran nulis 2 Jembar data video saka saluran sing diwaca utawa ditulis Resolusi horisontal gambar sing bakal ditulis lan diwaca kanthi saluran nulis lan maca Resolusi vertikal gambar sing bakal ditulis lan diwaca kanthi nulis lan maca saluran
UG0644 Pandhuan Panganggo Revisi 5.0
16
Arbiter DDR AXI
Langkah-langkah ing ngisor iki njlèntrèhaké carane testbench digunakake kanggo simulasi inti liwat Libero SoC. 1. Ing jendhela Design Flow, klik-tengen Gawe SmartDesign lan klik Run kanggo nggawe SmartDesign.
Gambar 10 · Nggawe SmartDesign
2. Ketik jeneng desain anyar minangka video_dma ing Nggawe New SmartDesign kothak dialog lan klik OK. SmartDesign digawe, lan kanvas ditampilake ing sisih tengen panel Design Flow.
Gambar 11 · Naming SmartDesign
3. Ing jendhela Katalog, nggedhekake Solutions-Video lan seret-lan-seret SF2 DDR Memory Arbiter ing kanvas SmartDesign.
UG0644 Pandhuan Panganggo Revisi 5.0
17
Arbiter DDR AXI
Gambar 12 · Arbiter Memori DDR ing Katalog Libero SoC
DDR Memory Arbiter inti ditampilake, minangka ditampilake ing tokoh ing ngisor iki. Klik kaping pindho inti kanggo ngatur arbiter yen dibutuhake.
UG0644 Pandhuan Panganggo Revisi 5.0
18
Arbiter DDR AXI
Gambar 13 · Inti Arbiter Memori DDR ing Kanvas SmartDesign
4. Pilih kabeh port inti lan klik-tengen banjur klik Promote to Top Level, kaya sing ditampilake ing
UG0644 Pandhuan Panganggo Revisi 5.0
19
Arbiter DDR AXI
4. Pilih kabeh bandar inti lan klik-tengen banjur klik Ningkatake kanggo Top Level, minangka ditampilake ing tokoh ing ngisor iki. Gambar 14 · Ningkatake menyang Opsi Tingkat Ndhuwur
Priksa manawa kanggo promosi kabeh port menyang tingkat ndhuwur sadurunge ngeklik lambang komponen generate ing toolbar.
5. Klik lambang Generate Component ing toolbar SmartDesign, minangka ditampilake ing tokoh ing ngisor iki.
UG0644 Pandhuan Panganggo Revisi 5.0
20
Arbiter DDR AXI
5. Klik lambang Generate Component ing toolbar SmartDesign, minangka ditampilake ing tokoh ing ngisor iki. Komponen SmartDesign digawe. Gambar 15 · Ngasilake Komponen
6. Navigasi menyang View > Windows > Files. Ing Files kothak dialog ditampilake. 7. Klik-tengen folder simulasi banjur klik Impor Files, minangka ditampilake ing tokoh ing ngisor iki.
Gambar 16 · Impor File
8. Kanggo ngimpor stimulus gambar file, navigasi lan ngimpor salah siji saka ing ngisor iki files lan klik Bukak.
UG0644 Pandhuan Panganggo Revisi 5.0
21
Arbiter DDR AXI
8. Kanggo ngimpor stimulus gambar file, navigasi lan ngimpor salah siji saka ing ngisor iki files lan klik Bukak. a. A samping RGB_in.txt file diwenehake karo testbench ing dalan ing ngisor iki:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
Kanggo ngimpor sample test bench input gambar, nelusuri menyang sampgambar input testbench file, lan klik Bukak, kaya sing dituduhake ing gambar ing ngisor iki. Gambar 17 · Gambar Input File Pamilihan
b. Kanggo ngimpor gambar sing beda, telusuri menyang folder sing ngemot gambar sing dikarepake file, banjur klik Bukak. Rangsangan gambar sing diimpor file kadhaptar ing direktori simulasi, minangka ditampilake ing gambar ing ngisor iki. Gambar 18 · Gambar Input File ing Direktori Simulasi
9. Ngimpor ddr BFM files. Kalih files kang padha karo
UG0644 Pandhuan Panganggo Revisi 5.0
lan
22
Arbiter DDR AXI
9. Ngimpor ddr BFM files. Kalih files kang padha karo DDR BFM - ddr3.v lan ddr3_parameters.v kasedhiya karo testbench ing path ing ngisor iki: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. Klik-tengen ing folder stimulus banjur pilih Impor Files pilihan, lan banjur pilih BFM kasebat files. DDR BFM sing diimpor files kadhaptar ing stimulus, minangka ditampilake ing tokoh ngisor. Gambar 19 · Diimpor File
10. Navigasi menyang File > Impor > Liyane. Impor Files kothak dialog ditampilake. Gambar 20 · Impor Testbench File
11. Impor testbench lan komponen MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, lan mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 Pandhuan Panganggo Revisi 5.0
23
11.
Arbiter DDR AXI
Gambar 21 · Impor Testbench lan Komponen MSS Files
Gambar 22 · top_tb Digawe
UG0644 Pandhuan Panganggo Revisi 5.0
24
Arbiter DDR AXI
3.5.1
Simulasi MSS SmartDesign
Pandhuan ing ngisor iki nerangake carane simulasi MSS SmartDesign:
1. Klik tab Design Hierarchy banjur pilih Component saka dhaptar gulung mudhun. MSS SmartDesign sing diimpor ditampilake.
2. Klik-tengen mss_top ing Work banjur klik Open Component, kaya sing dituduhake ing gambar ing ngisor iki. Komponen mss_top_sb_0 ditampilake.
Gambar 23 · Open Component
3. Klik-tengen komponen mss_top_sb_0 banjur klik Konfigurasi, kaya sing ditampilake ing gambar ing ngisor iki.
UG0644 Pandhuan Panganggo Revisi 5.0
25
Arbiter DDR AXI
3. Klik-tengen komponen mss_top_sb_0 banjur klik Konfigurasi, kaya sing ditampilake ing gambar ing ngisor iki. Gambar 24 · Konfigurasi Komponen
Jendhela Konfigurasi MSS ditampilake, kaya sing ditampilake ing gambar ing ngisor iki. Gambar 25 · Jendela Konfigurasi MSS
4. Klik Sabanjure liwat kabeh tab konfigurasi, minangka ditampilake ing gambar ing ngisor iki.
UG0644 Pandhuan Panganggo Revisi 5.0
26
Arbiter DDR AXI
4. Klik Sabanjure liwat kabeh tab konfigurasi, minangka ditampilake ing gambar ing ngisor iki. Gambar 26 · Tab Konfigurasi
MSS dikonfigurasi sawise tab Interrupts dikonfigurasi. Gambar ing ngisor iki nuduhake kemajuan Konfigurasi MSS. Gambar 27 · Jendela Konfigurasi MSS Sawise Konfigurasi
5. Klik Sabanjure sawise konfigurasi rampung. Jendhela Memory Map ditampilake, kaya sing ditampilake ing gambar ing ngisor iki.
Gambar 28 · Peta Memori
6. Klik Rampung.
7. Klik Generate Component saka toolbar SmartDesign kanggo generate MSS, minangka ditampilake ing
UG0644 Pandhuan Panganggo Revisi 5.0
27
Arbiter DDR AXI
7. Klik Generate Component saka SmartDesign toolbar kanggo generate MSS, minangka ditampilake ing tokoh ing ngisor iki. Gambar 29 · Ngasilake Komponen
8. Ing jendhela Design Hierarchy, klik-tengen mss_top ing Work banjur klik Set As Root, kaya sing ditampilake ing gambar ing ngisor iki. Gambar 30 · Setel MSS minangka Root
9. Ing jendhela Design Flow, nggedhekake Verify Pre-synthesized Design ing Nggawe Desain, klik-tengen
UG0644 Pandhuan Panganggo Revisi 5.0
28
Arbiter DDR AXI
9. Ing jendhela Design Flow, nggedhekake Verify Pre-synthesized Design ing Create Design, klik-tengen Simulate lan klik Open Interactively. Iku simulates MSS. Gambar 31 · Simulasi Desain Pra-sintesis
10. Klik Ora yen pesen tandha ditampilake kanggo nggandhengake rangsangan Testbench karo MSS. 11. Nutup jendhela Modelsim sawise simulasi rampung.
Gambar 32 · Jendela Simulasi
UG0644 Pandhuan Panganggo Revisi 5.0
29
Arbiter DDR AXI
3.5.2
Simulating Testbench
Pandhuan ing ngisor iki nerangake carane simulasi testbench:
1. Pilih top_tb SmartDesign Testbench lan klik Generate Component saka SmartDesign toolbar kanggo generate testbench, minangka ditampilake ing tokoh ing ngisor iki.
Gambar 33 · Ngasilake Komponen
2. Ing jendhela Stimulus Hierarchy, klik-tengen top_tb (top_tb.v) testbench file banjur klik Setel minangka stimulus aktif. Rangsangan diaktifake kanggo top_tb testbench file.
3. Ing jendhela Stimulus Hierarchy, klik-tengen top_tb (
UG0644 Pandhuan Panganggo Revisi 5.0
) meja uji file lan klik Bukak
30
Arbiter DDR AXI
3. Ing jendhela Stimulus Hierarchy, klik-tengen top_tb (top_tb.v) testbench file lan klik Open Interactively saka Simulate Pre-Synth Design. Iki simulates inti kanggo siji pigura. Gambar 34 · Simulasi Desain Pra-Sintesis
4. Yen simulasi diselani amarga watesan runtime ing DO file, gunakake run -all printah kanggo ngrampungake simulasi. Sawise simulasi rampung, navigasi menyang View > Files > simulasi kanggo view gambar output bench test file ing folder simulasi.
Output saka simulasi teks padha karo siji pigura gambar, disimpen ing Read_out_rd_ch(x).txt teks file gumantung saka saluran maca sing digunakake. Iki bisa diowahi dadi gambar lan dibandhingake karo gambar asli.
3.6
Panggunaan sumber daya
Blok Arbiter DDR diimplementasikake ing FPGA M2S150T SmartFusion®2 System-on-Chip (SoC) ing
Paket FC1152) lan PolarFire FPGA (paket MPF300TS_ES - 1FCG1152E).
Tabel 4 · Pemanfaatan Sumber Daya kanggo Arbiter DDR AXI
Sumber daya DFFs 4-input LUTs MACC RAM1Kx18
Panganggone 2992 4493 0 20
(Kanggo:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM 64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Pandhuan Panganggo Revisi 5.0
31
Arbiter DDR AXI
Microsemi Corporate Headquarters One Enterprise, Aliso Viejo, CA 92656 USA Ing AS: +1 800-713-4113 Ing njaba AS: +1 949-380-6100 Fax: +1 949-215-4996 Email: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Kabeh hak dilindhungi undhang-undhang. Microsemi lan logo Microsemi minangka merek dagang Microsemi Corporation. Kabeh merek dagang lan merek layanan liyane minangka properti saka sing nduweni.
Microsemi ora menehi garansi, perwakilan, utawa jaminan babagan informasi sing ana ing kene utawa kesesuaian produk lan layanan kanggo tujuan tartamtu, uga Microsemi ora nanggung tanggung jawab apa wae sing muncul saka aplikasi utawa panggunaan produk utawa sirkuit apa wae. Produk sing didol ing ngisor iki lan produk liyane sing didol dening Microsemi wis diuji kanthi winates lan ora bisa digunakake bebarengan karo peralatan utawa aplikasi sing penting banget. Sembarang spesifikasi kinerja dipercaya bisa dipercaya nanging ora diverifikasi, lan Panuku kudu nindakake lan ngrampungake kabeh kinerja lan pangujian produk liyane, piyambak lan bebarengan karo, utawa dipasang ing, produk pungkasan. Panuku ora bakal ngandelake data lan spesifikasi kinerja utawa paramèter sing diwenehake dening Microsemi. Tanggung jawab Panuku kanggo nemtokake kesesuaian produk lan nyoba lan verifikasi sing padha. Informasi sing diwenehake dening Microsemi ing ngisor iki diwenehake "kaya, ing ngendi" lan kabeh kesalahane, lan kabeh risiko sing ana gandhengane karo informasi kasebut tanggung jawab kanggo Pembeli. Microsemi ora menehi, kanthi tegas utawa implisit, marang pihak apa wae hak paten, lisensi, utawa hak IP liyane, apa sing ana gandhengane karo informasi kasebut dhewe utawa apa wae sing diterangake dening informasi kasebut. Informasi sing disedhiyakake ing dokumen iki minangka kepemilikan Microsemi, lan Microsemi nduweni hak kanggo ngganti informasi ing dokumen iki utawa produk lan layanan apa wae tanpa kabar.
Microsemi Corporation (Nasdaq: MSCC) nawakake portofolio komprehensif semikonduktor lan solusi sistem kanggo aerospace & pertahanan, komunikasi, pusat data lan pasar industri. Produk kalebu sirkuit terpadu sinyal campuran analog kinerja dhuwur lan radiasi, FPGA, SoC lan ASIC; produk manajemen daya; piranti wektu lan sinkronisasi lan solusi wektu sing tepat, nyetel standar wektu ing donya; piranti pangolahan swara; solusi RF; komponen diskrèt; solusi panyimpenan lan komunikasi perusahaan; teknologi keamanan lan keukur anti-tamper produk; solusi Ethernet; Power-over-Ethernet ICs lan midspans; uga kemampuan lan layanan desain khusus. Microsemi kantor pusat ing Aliso Viejo, California, lan duwe udakara 4,800 karyawan ing saindenging jagad. Sinau luwih lengkap ing www.microsemi.com.
50200644
UG0644 Pandhuan Panganggo Revisi 5.0
32
Dokumen / Sumber Daya
 |
Microchip UG0644 DDR AXI Arbiter [pdf] Pandhuan pangguna UG0644 DDR AXI Arbiter, UG0644, DDR AXI Arbiter, AXI Arbiter |
