מדריך למשתמש של intel FPGA Inger Arithmetic IP Cores

תוֹכֶן לְהַסתִיר

1 ליבות IP אריתמטיות FPGA מספר שלם

2 מסמכים / משאבים

2.1 הפניות

3 פוסטים קשורים

ליבות IP אריתמטיות FPGA מספר שלם

View Fullscreen

מדריך למשתמש של Intel FPGA Integer Arithmetic IP Cores
עודכן עבור Intel® Quartus® Prime Design Suite: 20.3

גרסה מקוונת שלח משוב

UG-01063

מזהה: 683490 גרסה: 2020.10.05

תוֹכֶן
תוֹכֶן
1. ליבות IP אריתמטיות אינטל FPGA FPGA שלם………………………………………………………………….. 5
2. LPM_COUNTER (מונה) ליבת IP……………………………………………………………………………….. 7 2.1. תכונות………………………………………………………………………………………………………………………7 2.2. Verilog HDL אב טיפוס……………………………………………………………………………………….. 8 2.3. הצהרת רכיב VHDL……………………………………………………………………………….8 2.4. הצהרת VHDL LIBRARY_USE………………………………………………………………………………… 9 2.5. נמלים………………………………………………………………………………………………………………………..9 2.6. פרמטרים……………………………………………………………………………………………………………… 10
3. LPM_DIVIDE (מחלק) Intel FPGA IP Core……………………………………………………………………….. 12 3.1. מאפיינים………………………………………………………………………………………………. 12 3.2. Verilog HDL אב טיפוס……………………………………………………………………………………… 12 3.3. הצהרת רכיב VHDL………………………………………………………………………….. 13 3.4. הצהרת VHDL LIBRARY_USE………………………………………………………………………………. 13 3.5. נמלים………………………………………………………………………………………………………………… 13 3.6. פרמטרים……………………………………………………………………………………………………………… 14
4. ליבת IP LPM_MULT (מכפיל)………………………………………………………………………………………………. 16 4.1. מאפיינים………………………………………………………………………………………………. 16 4.2. Verilog HDL אב טיפוס……………………………………………………………………………………… 17 4.3. הצהרת רכיב VHDL………………………………………………………………………….. 17 4.4. הצהרת VHDL LIBRARY_USE………………………………………………………………………………. 17 4.5. אותות………………………………………………………………………………………………………… 18 4.6. פרמטרים עבור התקני Stratix V, Arria V, Cyclone V ו-Intel Cyclone 10 LP………………… 18 4.6.1. כרטיסייה כללית…………………………………………………………………………………………………18 4.6.2. כללי 2 כרטיסייה……………………………………………………………………………………… 19 4.6.3. לשונית צנרת……………………………………………………………………………………… 19 4.7. פרמטרים עבור התקני Intel Stratix 10, Intel Arria 10 ו-Intel Cyclone 10 GX……….. 20 4.7.1. כרטיסייה כללית…………………………………………………………………………………………………20 4.7.2. כללי 2 כרטיסייה……………………………………………………………………………………………… 20 4.7.3. צנרת………………………………………………………………………………………………………21
5. LPM_ADD_SUB (מוסיף/מחסיר)………………………………………………………………………………… 22 5.1. מאפיינים………………………………………………………………………………………………. 22 5.2. Verilog HDL אב טיפוס……………………………………………………………………………………… 23 5.3. הצהרת רכיב VHDL………………………………………………………………………….. 23 5.4. הצהרת VHDL LIBRARY_USE………………………………………………………………………………. 23 5.5. נמלים………………………………………………………………………………………………………………… 23 5.6. פרמטרים……………………………………………………………………………………………………………… 24
6. LPM_COMPARE (השוואה)………………………………………………………………………………………… 26 6.1. מאפיינים………………………………………………………………………………………………. 26 6.2. אב-טיפוס של Verilog HDL……………………………………………………………………………………… 27 6.3. הצהרת רכיב VHDL………………………………………………………………………….. 27 6.4. הצהרת VHDL LIBRARY_USE………………………………………………………………………………. 27 6.5. נמלים………………………………………………………………………………………………………………… 27 6.6. פרמטרים……………………………………………………………………………………………………………… 28

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 2

שלח משוב

תוֹכֶן

7. ALTECC (קוד תיקון שגיאות: מקודד/מפענח) ליבת IP………………………………………… 30
7.1. תכונות מקודד ALTECC…………………………………………………………………………………..31 7.2. Verilog HDL אב טיפוס (ALTECC_ENCODER)…………………………………………………………. 32 7.3. Verilog HDL אב טיפוס (ALTECC_DECODER)…………………………………………………………………. 32 7.4. הצהרת רכיבי VHDL (ALTECC_ENCODER)…………………………………………………………33 7.5. הצהרת רכיבי VHDL (ALTECC_DECODER)…………………………………………………………33 7.6. הצהרת VHDL LIBRARY_USE………………………………………………………………………………. 33 7.7. יציאות מקודד……………………………………………………………………………………………………… 33 7.8. יציאות מפענח………………………………………………………………………………………………………………34 7.9. פרמטרים של מקודד……………………………………………………………………………………… 34 7.10. פרמטרים של מפענח ……………………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core…………………………………………………………………………………. 36
8.1. מאפיינים………………………………………………………………………………………………. 37 8.1.1. מוסיף מראש……………………………………………………………………………………………….. 38 8.1.2. רישום איחור סיסטולי ………………………………………………………………………….. 40 8.1.3. קבוע טעינה מוקדמת……………………………………………………………………………… 43 8.1.4. מצבר כפול……………………………………………………………………………… 43
8.2. Verilog HDL אב טיפוס……………………………………………………………………………………… 44 8.3. הצהרת רכיב VHDL………………………………………………………………………….. 44 8.4. הצהרת VHDL LIBRARY_USE………………………………………………………………………………. 44 8.5. אותות………………………………………………………………………………………………………… 44 8.6. פרמטרים……………………………………………………………………………………………………………… 47
8.6.1. כרטיסייה כללית…………………………………………………………………………………………………47 8.6.2. כרטיסיית מצבים נוספים………………………………………………………………………………….. 47 8.6.3. כרטיסיית מכפילים………………………………………………………………………………………….. 49 8.6.4. לשונית Preadder………………………………………………………………………………………………. 51 8.6.5. לשונית מצבר………………………………………………………………………………….. 53 8.6.6. כרטיסיית סיסטולי/שרשרת…………………………………………………………………………………. 55 8.6.7. לשונית צנרת……………………………………………………………………………………… 56
9. ALTMEMMULT (מכפיל מקדם קבוע מבוסס זיכרון) ליבת IP…………………… 57
9.1. מאפיינים………………………………………………………………………………………………. 57 9.2. אב-טיפוס של Verilog HDL……………………………………………………………………………………… 58 9.3. הצהרת רכיב VHDL………………………………………………………………………….. 58 9.4. נמלים………………………………………………………………………………………………………………… 59 9.5. פרמטרים……………………………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (כפיל-צבור) ליבת IP……………………………………………………… 61
10.1. תכונות……………………………………………………………………………………………………………….. 62 10.2. אב-טיפוס של Verilog HDL…………………………………………………………………………………………..62 10.3. הצהרת רכיב VHDL………………………………………………………………………… 63 10.4. הצהרת VHDL LIBRARY_USE………………………………………………………………………………63 10.5. נמלים………………………………………………………………………………………………………………. 63 10.6. פרמטרים…………………………………………………………………………………………. 64
11. ליבת IP של ALTMULT_ADD (כפל-הוספת)…………………………………………………………………..69
11.1. תכונות……………………………………………………………………………………………………………….. 71 11.2. אב-טיפוס של Verilog HDL…………………………………………………………………………………………………..72 11.3. הצהרת רכיב VHDL………………………………………………………………………… 72 11.4. הצהרת VHDL LIBRARY_USE………………………………………………………………………………72

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 3

תוֹכֶן
11.5. נמלים………………………………………………………………………………………………………………. 72 11.6. פרמטרים…………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (מכפיל מורכב) ליבת IP……………………………………………………… 86 12.1. כפל מורכב…………………………………………………………………………………………. 86 12.2. ייצוג קנוני………………………………………………………………………………… 87 12.3. ייצוג קונבנציונלי…………………………………………………………………………………. 87 12.4. תכונות……………………………………………………………………………………………………………….. 88 12.5. Verilog HDL אב טיפוס…………………………………………………………………………………………..88 12.6. הצהרת רכיב VHDL………………………………………………………………………… 89 12.7. הצהרת VHDL LIBRARY_USE………………………………………………………………………………89 12.8. אותות …………………………………………………………………………………………………………. 89 12.9. פרמטרים…………………………………………………………………………………………. 90
13. ALTSQRT (שורש ריבועי שלם) IP Core…………………………………………………………………………92 13.1. תכונות……………………………………………………………………………………………………………….. 92 13.2. אב-טיפוס של Verilog HDL…………………………………………………………………………………………..92 13.3. הצהרת רכיב VHDL………………………………………………………………………… 93 13.4. הצהרת VHDL LIBRARY_USE………………………………………………………………………………93 13.5. נמלים………………………………………………………………………………………………………………. 93 13.6. פרמטרים…………………………………………………………………………………………. 94
14. PARALLEL_ADD (מוסיף מקביל) ליבת IP………………………………………………………………….. 95 14.1. תכונה……………………………………………………………………………………………………….95 14.2. אב-טיפוס של Verilog HDL…………………………………………………………………………………………..95 14.3. הצהרת רכיב VHDL………………………………………………………………………… 96 14.4. הצהרת VHDL LIBRARY_USE………………………………………………………………………………96 14.5. נמלים………………………………………………………………………………………………………………. 96 14.6. פרמטרים…………………………………………………………………………………………. 97
15. מדריך למשתמש של ליבות IP אריתמטיות מספר שלם ארכיוני מסמכים………………………………… 98
16. היסטוריית תיקוני מסמכים עבור Intel FPGA Inger Arithmetic IP Cores מדריך למשתמש…. 99

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 4

שלח משוב

683490 | 2020.10.05 שלח משוב

1. ליבות IP אריתמטיות Intel FPGA Integer

אתה יכול להשתמש בליבות ה-IP של Intel® FPGA לביצוע פעולות מתמטיות בתכנון שלך.

פונקציות אלה מציעות סינתזה לוגית ויישום התקן יעילים יותר מאשר קידוד פונקציות משלך. אתה יכול להתאים אישית את ליבות ה-IP כדי להתאים לדרישות העיצוב שלך.

ליבות IP אריתמטיות של אינטל מחולקות לשתי הקטגוריות הבאות: · ספריית מודולים עם פרמטרים (LPM) ליבות IP · ליבות IP ספציפיות לאינטל (ALT)

הטבלה הבאה מפרטת את ליבות ה-IP האריתמטיות במספרים שלמים.

טבלה 1.

רשימה של ליבות IP

ליבות IP

ליבות IP של LPM

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
ליבות IP ספציפיות לאינטל (ALT) ALTECC

הפונקציה הסתיימהview מכפיל מחלק נגדי
משווה מחבר או מחסיר
מקודד/מפענח ECC

מכשיר נתמך
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V המשך...

תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים. *שמות ומותגים אחרים עשויים להיטען כרכושם של אחרים.

ISO 9001:2015 רשום

1. Intel FPGA Integer Arithmetic IP Cores 683490 | 2020.10.05

ליבות IP Intel FPGA Multiply Adder או ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

הפונקציה הסתיימהview מכפיל-מוסף
מכפיל מקדם קבוע מבוסס זיכרון
מכפיל-מצבר מכפיל-אדר
מכפיל מורכב
מספר מרובע-שורש שלם
מוסיף מקביל

מכשיר נתמך
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
ציקלון 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX,Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

מידע קשור
· הערות פרסום של Intel FPGA והתקנים ניתנים לתכנות
· מבוא ל-Intel FPGA IP Cores מספק מידע נוסף על Intel FPGA IP Cores.
· מדריך למשתמש של Floating-Point IP Cores מספק מידע נוסף על ליבות Intel FPGA Floating-Point IP.
· מבוא ל-Intel FPGA IP Cores מספק מידע כללי על כל ליבות ה-IP של Intel FPGA, כולל פרמטרים, יצירה, שדרוג והדמיית ליבות IP.
· יצירת סקריפטים לסימולציה של IP ו-Qsys ללא גרסה יצירת סקריפטים של סימולציה שאינם דורשים עדכונים ידניים עבור שדרוגי גרסת תוכנה או IP.
· הנחיות שיטות עבודה מומלצות לניהול פרויקטים לניהול יעיל וניידות של הפרויקט וה-IP שלך files.
· מדריך למשתמש של ליבות אריתמטיות IP של שלם, ארכיון מסמכים בעמוד 98 מספק רשימה של מדריכים למשתמש עבור גרסאות קודמות של ליבות ה-IP של שלם.

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 6

שלח משוב

683490 | 2020.10.05 שלח משוב

2. ליבת IP של LPM_COUNTER (מונה).

איור 1.

ליבת ה-IP LPM_COUNTER היא מונה בינארי שיוצר מונים למעלה, מונים למטה ומונה למעלה או למטה עם פלטים של עד 256 סיביות ברוחב.

האיור הבא מציג את היציאות עבור ליבת ה-IP LPM_COUNTER.

LPM_COUNTER יציאות

LPM_COUNTER

ssclr עומס נתוני sset[]

ש[]

למעלה למטה

cout

aclr aload asset

clk_en cnt_en cin
אינסט

2.1. תכונות
ליבת ה-IP LPM_COUNTER מציעה את התכונות הבאות: · יוצרת מונים למעלה, למטה ולמעלה/מטה · יוצרת את סוגי המונים הבאים:
- בינארי רגיל - המונה מגדילים את האפס או יורד מ-255
- מודול - המונה עולה או מקטין את ערך המודול שצוין על ידי המשתמש וחוזר על עצמו
· תומך אופציונלי יציאות ניקוי סינכרוני, טעינה והגדרת קלט · תומך אופציונלי יציאות ניקוי, טעינה והגדר קלט אסינכרוניים · תומך אופציונליים של הפעלת ספירה ויציאות הפעלת שעון · תומך ביציאות נשיאה וביצוע אופציונליות

ISO 9001:2015 רשום

2. ליבת IP של LPM_COUNTER (מונה).
683490 | 2020.10.05
2.2. אב טיפוס של Verilog HDL
אב הטיפוס הבא של Verilog HDL ממוקם ב-Verilog Design File (.v) lpm.v ב- ספריית edasynthesis.
מודול lpm_counter (q, נתונים, שעון, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq); פרמטר lpm_type = "lpm_counter"; פרמטר lpm_width = 1; פרמטר lpm_modulus = 0; פרמטר lpm_direction = "UNUSED"; פרמטר lpm_avalue = "UNUSED"; פרמטר lpm_svalue = "UNUSED"; פרמטר lpm_pvalue = "UNUSED"; פרמטר lpm_port_updown = "PORT_CONNECTIVITY"; פרמטר lpm_hint = "UNUSED"; פלט [lpm_width-1:0] q; פלט cout; פלט [15:0] eq; קלט cin; קלט נתונים [lpm_width-1:0]; שעון קלט, clk_en, cnt_en, updown; קלט aset, aclr, aload; קלט sset, sclr, עומס; endmodule
2.3. הצהרת רכיבי VHDL
הצהרת רכיבי VHDL ממוקמת בעיצוב VHDL File (.vhd) LPM_PACK.vhd ב- ספריית librariesvhdllpm.
רכיב LPM_COUNTER גנרי ( LPM_WIDTH : טבעי; LPM_MODULUS : טבעי := 0; LPM_DIRECTION : string := "UNUSED"; LPM_AVALUE : מחרוזת := "UNUSED"; LPM_SVALUE : מחרוזת := "UNUSED"; string = "UNUSED" ; LPM_PVALUE : string := "UNUSED"; LPM_TYPE : string := L_COUNTER; LPM_HINT : string := "UNUSED"); יציאה (DATA: ב-std_logic_vector(LPM_WIDTH-1 עד 0):= (OTHERS =>
'0'); שעון: ב-std_logic; CLK_EN : ב- std_logic := '1'; CNT_EN : ב- std_logic := '1'; UPDOWN: ב-std_logic:= '1'; SLOAD : ב- std_logic := '0'; SSET : ב- std_logic := '0'; SCLR : ב- std_logic := '0'; ALOAD : ב- std_logic := '0'; ASET : ב- std_logic := '0'; ACLR : ב- std_logic := '0'; CIN : ב- std_logic := '1'; COUT : out std_logic := '0'; Q : out std_logic_vector(LPM_WIDTH-1 למטה ל-0); EQ : out std_logic_vector(15 downto 0));
רכיב קצה;

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 8

שלח משוב

2. LPM_COUNTER (מונה) ליבת IP 683490 | 2020.10.05

2.4. הצהרת VHDL LIBRARY_USE
הצהרת VHDL LIBRARY-USE אינה נדרשת אם אתה משתמש בהצהרת רכיב VHDL.
LIBRARY lpm; השתמש ב-lpm.lpm_components.all;

2.5. יציאות

הטבלאות הבאות מפרטות את יציאות הקלט והפלט עבור ליבת ה-IP LPM_COUNTER.

טבלה 2.

LPM_COUNTER יציאות קלט

שם הנמל

דָרוּשׁ

תֵאוּר

נתונים[]

לֹא

קלט נתונים מקביל למונה. גודל יציאת הקלט תלוי בערך הפרמטר LPM_WIDTH.

שָׁעוֹן

כֵּן

קלט שעון מופעל בקצה חיובי.

clk_he

לֹא

אפשר קלט בשעון כדי לאפשר את כל הפעילויות הסינכרוניות. אם מושמט, ערך ברירת המחדל הוא 1.

cnt_en

לֹא

Count אפשר קלט כדי להשבית את הספירה כשהיא טענה נמוכה מבלי להשפיע על עומס, sset או sclr. אם מושמט, ערך ברירת המחדל הוא 1.

למעלה למטה

לֹא

שולט בכיוון הספירה. כאשר הוא טען גבוה (1), כיוון הספירה הוא למעלה, וכאשר הוא טען נמוך (0), כיוון הספירה למטה. אם נעשה שימוש בפרמטר LPM_DIRECTION, לא ניתן לחבר את היציאה למעלה למטה. אם לא נעשה שימוש ב-LPM_DIRECTION, היציאה למעלה למטה היא אופציונלית. אם מושמט, ערך ברירת המחדל הוא למעלה (1).

cin

לֹא

הכנס לסיבית מסדר נמוך. עבור מונים למעלה, ההתנהגות של קלט cin היא

זהה להתנהגות של הקלט cnt_en. אם מושמט, ערך ברירת המחדל הוא 1

(VCC).

aclr

לֹא

קלט ברור אסינכרוני. אם נעשה שימוש ב-aset וגם ב-aclr, ה-aclr עוקף את aset. אם מושמט, ערך ברירת המחדל הוא 0 (מושבת).

aset

לֹא

קלט סט אסינכרוני. מציין את יציאות q[] בתור כל ה-1, או לערך שצוין על ידי הפרמטר LPM_AVALUE. אם נעשה שימוש ביציאות ה-aset וגם ב-aclr, הערך של יציאת ה-aclr יחליף את הערך של יציאת ה-aset. אם מושמט, ערך ברירת המחדל הוא 0, מושבת.

משא

לֹא

קלט עומס אסינכרוני שטוען באופן אסינכרוני את המונה עם הערך על קלט הנתונים. כאשר נעשה שימוש ביציאת ה-aload, יש לחבר את יציאת הנתונים[]. אם מושמט, ערך ברירת המחדל הוא 0, מושבת.

sclr

לֹא

קלט ניקוי סינכרוני שמנקה את המונה בקצה השעון הפעיל הבא. אם נעשה שימוש ביציאות sset והן ביציאות sclr, הערך של יציאת sclr יחליף את הערך של יציאת sset. אם מושמט, ערך ברירת המחדל הוא 0, מושבת.

סט

לֹא

קלט סט סינכרוני שמגדיר את המונה בקצה השעון הפעיל הבא. מציין את הערך של יציאות q כמו כל ה-1, או לערך שצוין על ידי הפרמטר LPM_SVALUE. אם נעשה שימוש גם ביציאות ה-sset וגם ביציאות ה-sclr,
הערך של יציאת sclr עוקף את הערך של יציאת sset. אם מושמט, ערך ברירת המחדל הוא 0 (מושבת).

עומס

לֹא

קלט עומס סינכרוני שמטעין את המונה בנתונים[] בקצה השעון הפעיל הבא. כאשר נעשה שימוש ביציאת העומס, יש לחבר את יציאת הנתונים[]. אם מושמט, ערך ברירת המחדל הוא 0 (מושבת).

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 9

2. LPM_COUNTER (מונה) ליבת IP 683490 | 2020.10.05

טבלה 3.

LPM_COUNTER יציאות פלט

שם הנמל

דָרוּשׁ

תֵאוּר

ש[]

לֹא

פלט נתונים מהמונה. גודל יציאת הפלט תלוי ב-

ערך פרמטר LPM_WIDTH. q[] או לפחות אחת מהיציאות eq[15..0]

חייב להיות מחובר.

eq[15..0]

לֹא

פלט פענוח נגדי. יציאת eq[15..0] אינה נגישה בעורך הפרמטרים מכיוון שהפרמטר תומך רק ב-AHDL.
יש לחבר את יציאת q[] או יציאת eq[]. ניתן להשתמש ביציאות של עד c eq (0 <= c <= 15). רק 16 ערכי הספירה הנמוכים ביותר מפוענחים. כאשר ערך הספירה הוא c, פלט ה-eqc נחשב גבוה (1). למשלample, כאשר הספירה היא 0, eq0 = 1, כאשר הספירה היא 1, eq1 = 1, וכאשר הספירה היא 15, eq 15 = 1. פלט מפוענח עבור ערכי ספירה של 16 ומעלה דורש פענוח חיצוני. יציאות eq[15..0] הן אסינכרוניות לפלט q[].

cout

לֹא

יציאת ביצוע של ביט ה-MSB של המונה. ניתן להשתמש בו כדי להתחבר לדלפק אחר כדי ליצור דלפק גדול יותר.

2.6. פרמטרים

הטבלה הבאה מפרטת את הפרמטרים עבור ליבת ה-IP LPM_COUNTER.

טבלה 4.

LPM_COUNTER פרמטרים

שם פרמטר

סוּג

LPM_WIDTH

מִספָּר שָׁלֵם

LPM_DIRECTION

חוּט

LPM_MODULUS LPM_AVALUE

מִספָּר שָׁלֵם
מספר שלם/מחרוזת

LPM_SVALUE LPM_HINT

מספר שלם/מחרוזת
חוּט

LPM_TYPE

חוּט

חובה כן לא לא לא
לא לא
לֹא

תֵאוּר
מציין את הרוחב של יציאות הנתונים[] ו-q[], אם נעשה בהן שימוש.
הערכים הם UP, DOWN ו-UNUSED. אם נעשה שימוש בפרמטר LPM_DIRECTION, לא ניתן לחבר את היציאה למעלה למטה. כאשר היציאה למעלה לא מחוברת, ערך ברירת המחדל של פרמטר LPM_DIRECTION הוא UP.
הספירה המקסימלית, פלוס אחד. מספר המצבים הייחודיים במחזור המונה. אם ערך הטעינה גדול מהפרמטר LPM_MODULUS, התנהגות המונה לא צוינה.
ערך קבוע שנטען כאשר הנכס נטען גבוה. אם הערך שצוין גדול או שווה ל , ההתנהגות של המונה היא רמה לוגית לא מוגדרת (X), שבה הוא LPM_MODULUS, אם קיים, או 2 ^ LPM_WIDTH. אינטל ממליצה לציין ערך זה כמספר עשרוני עבור עיצובי AHDL.
ערך קבוע שנטען על הקצה העולה של יציאת השעון כאשר יציאת ה-sset נחשבת גבוהה. אינטל ממליצה לציין ערך זה כמספר עשרוני עבור עיצובי AHDL.
כאשר אתה מפעיל פונקציה של ספריית מודולים עם פרמטרים (LPM) בעיצוב VHDL File (.vhd), עליך להשתמש בפרמטר LPM_HINT כדי לציין פרמטר ספציפי לאינטל. למשלample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = YES"
ערך ברירת המחדל הוא UNUSED.
מזהה את שם הישות של מודולים עם פרמטרים (LPM) בעיצוב VHDL files.
נִמשָׁך…

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 10

שלח משוב

2. LPM_COUNTER (מונה) ליבת IP 683490 | 2020.10.05

שם הפרמטר INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

הקלד מחרוזת מחרוזת
חוּט
חוּט

חובה לא לא
לֹא
לֹא

תֵאוּר
פרמטר זה משמש למטרות מידול וסימולציה התנהגותית. פרמטר זה משמש למטרות מידול וסימולציה התנהגותית. עורך הפרמטרים מחשב את הערך עבור פרמטר זה.
פרמטר ספציפי לאינטל. עליך להשתמש בפרמטר LPM_HINT כדי לציין את הפרמטר CARRY_CNT_EN בעיצוב VHDL fileס. הערכים הם SMART, ON, OFF ו-UNUSED. מאפשר לפונקציה LPM_COUNTER להפיץ את האות cnt_en דרך שרשרת ה-transport. במקרים מסוימים, להגדרת הפרמטר CARRY_CNT_EN עשויה להיות השפעה קלה על המהירות, אז אולי כדאי לכבות אותה. ערך ברירת המחדל הוא SMART, המספק את ההחלפה הטובה ביותר בין גודל ומהירות.
פרמטר ספציפי לאינטל. עליך להשתמש בפרמטר LPM_HINT כדי לציין את הפרמטר LABWIDE_SCLR בעיצוב VHDL fileס. הערכים מופעלים, כבויים או לא בשימוש. ערך ברירת המחדל הוא ON. מאפשר לך להשבית את השימוש בתכונת LABwide sclr שנמצאת במשפחות מכשירים מיושנים. כיבוי אפשרות זו מגדיל את הסיכוי לשימוש מלא ב-LABs המלאים חלקית, ובכך עשוי לאפשר צפיפות לוגית גבוהה יותר כאשר SCLR אינו חל על LAB שלם. פרמטר זה זמין עבור תאימות לאחור, ואינטל ממליצה לך לא להשתמש בפרמטר זה.
מציין את השימוש ביציאת הקלט למעלה למטה. אם הושמט, ערך ברירת המחדל הוא PORT_CONNECTIVITY. כאשר ערך היציאה מוגדר ל-PORT_USED, היציאה מטופלת. כאשר ערך היציאה מוגדר ל-PORT_UNUSED, היציאה מטופלת כלא בשימוש. כאשר ערך היציאה מוגדר ל-PORT_CONNECTIVITY, השימוש ביציאה נקבע על ידי בדיקת קישוריות היציאה.

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 11

683490 | 2020.10.05 שלח משוב

3. LPM_DIVIDE (מחלק) Intel FPGA IP Core

איור 2.

ליבת Intel FPGA IP של LPM_DIVIDE מיישמת מחלק כדי לחלק ערך קלט מונה בערך קלט מכנה כדי לייצר מנה ושארית.

האיור הבא מציג את היציאות עבור ליבת ה-IP LPM_DIVIDE.

יציאות LPM_DIVIDE

LPM_DIVIDE

שעון מספר[] דנום[]

מנה[] נשארת[]

clken aclr

אינסט

3.1. תכונות
ליבת ה-IP LPM_DIVIDE מציעה את התכונות הבאות: · יוצר מחלק המחלק ערך קלט מונה בקלט מכנה
ערך כדי לייצר מנה ושארית. · תומך ברוחב נתונים של 1 סיביות. · תומך בפורמט ייצוג נתונים חתומים ובלתי חתומים עבור המונה
וערכי מכנה. · תומך באופטימיזציה של אזור או מהירות. · מספק אפשרות לציין פלט שארית חיובית. · תומך בהשהיית פלט הניתנת להגדרה בצנרת. · תומך ביציאות ברורות אסינכרוניות אופציונליות ומאפשרות שעון.

3.2. אב טיפוס של Verilog HDL
אב הטיפוס הבא של Verilog HDL ממוקם ב-Verilog Design File (.v) lpm.v ב- ספריית edasynthesis.
מודול lpm_divide (מנה, להישאר, מספר, ערך, שעון, clken, aclr); פרמטר lpm_type = "lpm_divide"; פרמטר lpm_widthn = 1; פרמטר lpm_widthd = 1; פרמטר lpm_nrepresentation = "UNSIGNED"; פרמטר lpm_drepresentation = "UNSIGNED"; פרמטר lpm_remainderpositive = "TRUE"; פרמטר lpm_pipeline = 0;

ISO 9001:2015 רשום

3. LPM_DIVIDE (מחלק) Intel FPGA IP Core 683490 | 2020.10.05

פרמטר lpm_hint = "UNUSED"; שעון קלט; קלט clken; קלט aclr; קלט מספר [lpm_widthn-1:0]; קלט [lpm_widthd-1:0] ערך; פלט [lpm_widthn-1:0] מנה; פלט [lpm_widthd-1:0] נשאר; endmodule

3.3. הצהרת רכיבי VHDL
הצהרת רכיבי VHDL ממוקמת בעיצוב VHDL File (.vhd) LPM_PACK.vhd ב- ספריית librariesvhdllpm.
רכיב LPM_DIVIDE גנרי (LPM_WIDTHN: טבעי; LPM_WIDTHD: טבעי;
LPM_NREPRESENTATION : string := "UNSIGNED"; LPM_DREPRESENTATION : string := "לא חתום"; LPM_PIPELINE : טבעי := 0; LPM_TYPE : מחרוזת := L_DIVIDE; LPM_HINT : string := "UNUSED"); יציאה (NUMER: ב-std_logic_vector(LPM_WIDTHN-1 למטה ל-0); DENOM: ב-std_logic_vector(LPM_WIDTHD-1 למטה ל-0); ACLR: ב-std_logic:= '0'; שעון: ב-std_logic:= '0:'; std_logic := '1'; QUOTIENT : out std_logic_vector(LPM_WIDTHN-1 downto 0); REMAIN : out std_logic_vector(LPM_WIDTHD-1 downto 0)); רכיב קצה;

3.4. הצהרת VHDL LIBRARY_USE
הצהרת VHDL LIBRARY-USE אינה נדרשת אם אתה משתמש בהצהרת רכיב VHDL.
LIBRARY lpm; השתמש ב-lpm.lpm_components.all;

3.5. יציאות

הטבלאות הבאות מפרטות את יציאות הקלט והפלט עבור ליבת ה-IP LPM_DIVIDE.

טבלה 5.

יציאות קלט LPM_DIVIDE

שם הנמל

דָרוּשׁ

מספר[]

כֵּן

דנום[]

כֵּן

תֵאוּר
קלט נתוני מונה. גודל יציאת הקלט תלוי בערך הפרמטר LPM_WIDTHN.
קלט נתוני מכנה. גודל יציאת הקלט תלוי בערך הפרמטר LPM_WIDTHD.
נִמשָׁך…

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 13

3. LPM_DIVIDE (מחלק) Intel FPGA IP Core 683490 | 2020.10.05

שעון שם יציאה clken
aclr

חובה לא לא
לֹא

תֵאוּר
קלט שעון לשימוש בצינור. עבור ערכי LPM_PIPELINE שאינם 0 (ברירת מחדל), יש להפעיל את יציאת השעון.
שעון מאפשר שימוש בצינור. כאשר יציאת clken מוגשת גבוה, פעולת החלוקה מתרחשת. כאשר האות נמוך, לא מתרחשת פעולה. אם מושמט, ערך ברירת המחדל הוא 1.
יציאה נקייה אסינכרונית המשמשת בכל עת לאיפוס הצינור לכל ה-0 אסינכרוני לכניסת השעון.

טבלה 6.

יציאות פלט LPM_DIVIDE

שם הנמל

דָרוּשׁ

תֵאוּר

מָנָה[]

כֵּן

פלט נתונים. גודל יציאת הפלט תלוי ב-LPM_WIDTHN

ערך פרמטר.

לְהִשָׁאֵר[]

כֵּן

פלט נתונים. גודל יציאת הפלט תלוי ב-LPM_WIDTHD

ערך פרמטר.

3.6. פרמטרים

הטבלה הבאה מפרטת את הפרמטרים עבור ליבת LPM_DIVIDE Intel FPGA IP.

שם פרמטר

סוּג

דָרוּשׁ

תֵאוּר

LPM_WIDTHN

מִספָּר שָׁלֵם

כֵּן

מציין את הרוחב של המספר[] ו

יציאות quotient[]. הערכים הם 1 עד 64.

LPM_WIDTHD

מִספָּר שָׁלֵם

כֵּן

מציין את הרוחב של הנקוב[] ו

להישאר[] יציאות. הערכים הם 1 עד 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

מחרוזת מחרוזת

לֹא

ייצוג סימן של קלט המונה.

הערכים חתומים ובלתי חתומים. כשזה

הפרמטר מוגדר ל-SIGNED, המפריד

מפרש את קלט המספר[] כשתיים בסימן

מַשׁלִים.

לֹא

ייצוג סימן של קלט המכנה.

הערכים חתומים ובלתי חתומים. כשזה

הפרמטר מוגדר ל-SIGNED, המפריד

מפרש את קלט ה-denom[] כסימן שני

מַשׁלִים.

LPM_TYPE

חוּט

לֹא

מזהה את ספריית הפרמטרים

שם הישות של מודולים (LPM) בעיצוב VHDL

files (.vhd).

LPM_HINT

חוּט

לֹא

כאשר אתה מייצר ספריה של

מודולים עם פרמטרים (LPM) פועלים ב-a

עיצוב VHDL File (.vhd), עליך להשתמש ב-

פרמטר LPM_HINT לציון Intel-

פרמטר ספציפי. למשלample: LPM_HINT

= "CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = כן" ה

ערך ברירת המחדל הוא UNUSED.

LPM_REMAINDERPOSITIVE

חוּט

לֹא

פרמטר ספציפי לאינטל. אתה חייב להשתמש ב

פרמטר LPM_HINT כדי לציין את

פרמטר LPM_REMAINDERPOSITIVE ב

עיצוב VHDL fileס. הערכים הם TRUE או FALSE.

אם פרמטר זה מוגדר ל-TRUE, אזי

הערך של היציאה rest[] חייב להיות גדול יותר

נִמשָׁך…

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 14

שלח משוב

3. LPM_DIVIDE (מחלק) Intel FPGA IP Core 683490 | 2020.10.05

שם פרמטר

סוּג

MAXIMIZE_SPEED

מִספָּר שָׁלֵם

LPM_PIPELINE

מִספָּר שָׁלֵם

INTENDED_DEVICE_FAMILY SKIP_BITS

מיתר שלם

מס' נדרש
לא לא לא

תֵאוּר
מאשר או שווה לאפס. אם פרמטר זה מוגדר ל-TRUE, אז הערך של היציאה rest[] הוא אפס, או שהערך הוא אותו סימן, חיובי או שלילי, כמו הערך של יציאת המספר. על מנת לצמצם את השטח ולשפר את המהירות, אינטל ממליצה להגדיר פרמטר זה ל-TRUE בפעולות שבהן השאר חייב להיות חיובי או שהשאר לא חשוב.
פרמטר ספציפי לאינטל. עליך להשתמש בפרמטר LPM_HINT כדי לציין את הפרמטר MAXIMIZE_SPEED בעיצוב VHDL fileס. הערכים הם [0..9]. אם נעשה שימוש, תוכנת Intel Quartus Prime מנסה לייעל מופע ספציפי של פונקציית LPM_DIVIDE למהירות ולא לניתוב, ומעקפת את ההגדרה של אפשרות הלוגיקה של טכניקת האופטימיזציה. אם MAXIMIZE_SPEED אינו בשימוש, הערך של אפשרות טכניקת האופטימיזציה משמש במקום זאת. אם הערך של MAXIMIZE_SPEED הוא 6 ומעלה, המהדר מבצע אופטימיזציה של ליבת ה-IP LPM_DIVIDE למהירות גבוהה יותר על ידי שימוש בשרשראות נשיאה; אם הערך הוא 5 או פחות, המהדר מיישם את העיצוב ללא שרשראות נשיאה.
מציין את מספר מחזורי השעון של חביון המשויכים ליציאות המנה[] והשאר[]. ערך של אפס (0) מציין שלא קיים חביון ושמופעלת פונקציה שילובית בלבד. אם מושמט, ערך ברירת המחדל הוא 0 (ללא צינור). אינך יכול לציין ערך עבור הפרמטר LPM_PIPELINE הגבוה מ-LPM_WIDTHN.
פרמטר זה משמש למטרות מידול וסימולציה התנהגותית. עורך הפרמטרים מחשב את הערך עבור פרמטר זה.
מאפשר חלוקת סיביות חלקית יעילה יותר כדי לייעל את ההיגיון בסיביות המובילות על ידי מתן מספר ה-GND המובילים לליבת ה-IP LPM_DIVIDE. ציין את מספר ה-GND המובילים בפלט המנה לפרמטר זה.

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 15

683490 | 2020.10.05 שלח משוב

4. ליבת IP של LPM_MULT (מכפיל).

איור 3.

ליבת ה-IP LPM_MULT מיישמת מכפיל להכפלת שני ערכי נתוני קלט כדי לייצר מוצר כפלט.

האיור הבא מציג את היציאות עבור ליבת ה-IP LPM_MULT.

LPM_Mult Ports

LPM_MULT נתוני שעוןa[] תוצאה[] נתונים[] aclr/sclr clken
אינסט

תכונות מידע קשורות בעמוד 71

4.1. תכונות
ליבת ה-IP LPM_MULT מציעה את התכונות הבאות: · מייצר מכפיל שמכפיל שני ערכי נתוני קלט · תומך ברוחב נתונים של 1 סיביות · תומך בפורמט ייצוג נתונים חתומים ובלתי חתומים · תומך באופטימיזציה של אזור או מהירות · תומך בצינור עם חביון פלט שניתן להגדרה · מספק אפשרות ליישום בעיבוד אותות דיגיטלי ייעודי (DSP)
מעגלים בלוק או אלמנטים לוגיים (LEs) הערה: בעת בניית מכפילים גדולים מהגודל הנתמך באופן מקורי, עלול/
תהיה השפעה על הביצועים הנובעת מהדרוג של בלוקי ה-DSP. · תומך ביציאות קלט אסינכרוניות אופציונליות ואפשרות שעון · תומך אופציונלי לנקות סינכרוני עבור התקני Intel Stratix 10, Intel Arria 10 ו- Intel Cyclone 10 GX

ISO 9001:2015 רשום

4. LPM_MULT (מכפיל) ליבת IP 683490 | 2020.10.05
4.2. אב טיפוס של Verilog HDL
אב הטיפוס הבא של Verilog HDL ממוקם ב-Verilog Design File (.v) lpm.v ב- ספריית edasynthesis.
module lpm_mult ( תוצאה, dataa, datab, sum, clock, clken, aclr ) פרמטר lpm_type = "lpm_mult"; פרמטר lpm_widtha = 1; פרמטר lpm_widthb = 1; פרמטר lpm_widths = 1; פרמטר lpm_widthp = 1; פרמטר lpm_representation = "UNSIGNED"; פרמטר lpm_pipeline = 0; פרמטר lpm_hint = "UNUSED"; שעון קלט; קלט clken; קלט aclr; קלט [lpm_widtha-1:0] dataa; קלט [lpm_widthb-1:0] נתונים; קלט [lpm_widths-1:0] סכום; תוצאה של פלט [lpm_widthp-1:0]; endmodule
4.3. הצהרת רכיבי VHDL
הצהרת רכיבי VHDL ממוקמת בעיצוב VHDL File (.vhd) LPM_PACK.vhd ב- ספריית librariesvhdllpm.
רכיב LPM_MULT גנרי ( LPM_WIDTHA : טבעי; LPM_WIDTHB : טבעי; LPM_WIDTHS : טבעי := 1; LPM_WIDTHP : טבעי;
LPM_REPRESENTATION : string := "לא חתום"; LPM_PIPELINE : טבעי := 0; LPM_TYPE: מחרוזת := L_MULT; LPM_HINT : string := "UNUSED"); יציאה ( DATAA: ב-std_logic_vector(LPM_WIDTHA-1 למטה ל-0); DATAB: ב-std_logic_vector(LPM_WIDTHB-1 למטה ב-0); ACLR: ב-std_logic:= '0'; CLOCK: ב-std_logic:= '0'; std_logic: ב-std_logic: := '1'; SUM : in std_logic_vector(LPM_WIDTHS-1 downto 0) := (OTHERS => '0'); RESULT : out std_logic_vector(LPM_WIDTHP-1 downto 0)); רכיב קצה;
4.4. הצהרת VHDL LIBRARY_USE
הצהרת VHDL LIBRARY-USE אינה נדרשת אם אתה משתמש בהצהרת רכיב VHDL.
LIBRARY lpm; השתמש ב-lpm.lpm_components.all;

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 17

4. LPM_MULT (מכפיל) ליבת IP 683490 | 2020.10.05

4.5. אותות

טבלה 7.

LPM_MULT אותות קלט

שם אות

דָרוּשׁ

תֵאוּר

dataa[]

כֵּן

קלט נתונים.

עבור התקני Intel Stratix 10, Intel Arria 10 ו-Intel Cyclone 10 GX, גודל אות הקלט תלוי בערך פרמטר רוחב Dataa.

עבור התקני Cyclone 10 LP ישנים יותר ו-Intel Cyclone XNUMX LP, גודל אות הקלט תלוי בערך הפרמטר LPM_WIDTHA.

נתונים[]

כֵּן

קלט נתונים.

עבור התקני Intel Stratix 10, Intel Arria 10 ו-Intel Cyclone 10 GX, גודל אות הקלט תלוי בערך פרמטר רוחב Datab.

עבור התקני Cyclone 10 LP ישנים יותר ו-Intel Cyclone XNUMX LP, גודל אות הקלט תלוי

על ערך הפרמטר LPM_WIDTHB.

שָׁעוֹן

לֹא

קלט שעון לשימוש בצינור.

עבור התקני Cyclone 10 LP ישנים יותר ו-Intel Cyclone 0 LP, יש להפעיל את אות השעון עבור ערכי LPM_PIPELINE שאינם XNUMX (ברירת מחדל).

עבור התקני Intel Stratix 10, Intel Arria 10 ו-Intel Cyclone 10 GX, יש להפעיל את אות השעון אם ערך השהיה שונה מ-1 (ברירת מחדל).

קלקן

לֹא

הפעלת שעון לשימוש בצינור. כאשר האות clken נטען גבוה, ה-

מתרחשת פעולת החיבור/המחסיר. כאשר האות נמוך, אין פעולה

מתרחשת. אם מושמט, ערך ברירת המחדל הוא 1.

aclr sclr

לֹא

אות נקה אסינכרוני המשמש בכל עת כדי לאפס את הצינור לכל ה-0,

באופן אסינכרוני לאות השעון. הצינור מאתחל לקוד לא מוגדר (X)

רמת היגיון. הפלטים הם ערך עקבי, אך לא אפס.

לֹא

אות נקה סינכרוני המשמש בכל עת כדי לאפס את הצינור לכל האפסים,

באופן סינכרוני לאות השעון. הצינור מאתחל לקוד לא מוגדר (X)

רמת היגיון. הפלטים הם ערך עקבי, אך לא אפס.

טבלה 8.

LPM_MULT אותות פלט

אות שם

דָרוּשׁ

תֵאוּר

תוֹצָאָה[]

כֵּן

פלט נתונים.

עבור התקני Cyclone 10 LP ישנים יותר ו-Intel Cyclone XNUMX LP, גודל אות הפלט תלוי בערך הפרמטר LPM_WIDTHP. אם LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) או (LPM_WIDTHA + LPM_WIDTHS), רק ה-LPM_WIDTHP MSBs קיימים.

עבור Intel Stratix 10, Intel Arria 10 ו-Intel Cyclone 10 GX, גודל אותות המוצא תלוי בפרמטר רוחב התוצאה.

4.6. פרמטרים עבור התקני Stratix V, Arria V, Cyclone V ו-Intel Cyclone 10 LP

4.6.1. כרטיסיה כללית

טבלה 9.

כרטיסייה כללית

פָּרָמֶטֶר

עֵרֶך

תצורת מכפיל

הכפל את קלט 'dataa' בקלט 'datab'

ערך ברירת מחדל

תֵאוּר

הכפל את קלט 'dataa' בקלט 'datab'

בחר את התצורה הרצויה עבור המכפיל.
נִמשָׁך…

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 18

שלח משוב

4. LPM_MULT (מכפיל) ליבת IP 683490 | 2020.10.05

פָּרָמֶטֶר
כמה רחב צריך להיות הקלט 'dataa'? כמה רחב צריך להיות הקלט 'datab'? כיצד יש לקבוע את רוחב פלט 'התוצאה'? הגבל את הרוחב

עֵרֶך
הכפל קלט 'dataa' בעצמו (פעולת ריבוע)
1 - 256 ביטים

ערך ברירת מחדל

תֵאוּר

8 ביטים

ציין את הרוחב של יציאת dataa[].

1 - 256 ביטים

8 ביטים

ציין את רוחב יציאת הנתונים [].

חישוב אוטומטי של הרוחב הגבל את הרוחב
1 - 512 ביטים

חישוב אוטומטית של הרוחב

בחר את השיטה הרצויה כדי לקבוע את רוחב יציאת התוצאה[].

16 ביטים

ציין את רוחב יציאת התוצאה[].
ערך זה יהיה יעיל רק אם תבחר הגבל את הרוחב בפרמטר Type.

4.6.2. כללי 2 כרטיסייה

טבלה 10. כללי 2 כרטיסייה

פָּרָמֶטֶר

עֵרֶך

קלט נתונים

האם לאפיק הקלט 'datab' יש ערך קבוע?

לא כן

סוג הכפל

איזה סוג של

לא חתום

הכפל אתה רוצה? חתם

יישום

באיזה יישום מכפיל כדאי להשתמש?

השתמש ביישום ברירת המחדל
השתמש במעגל המכפיל הייעודי (לא זמין לכל המשפחות)
השתמש באלמנטים לוגיים

ערך ברירת מחדל

תֵאוּר

לֹא

בחר כן כדי לציין את הערך הקבוע של ה-

אפיק קלט 'datab', אם יש.

לא חתום

ציין את פורמט הייצוג עבור כניסות dataa[] ו-datab[].

השתמש ביישום ברירת המחדל

בחר את השיטה הרצויה כדי לקבוע את רוחב יציאת התוצאה[].

4.6.3. לשונית צנרת

טבלה 11. לשונית צנרת

פָּרָמֶטֶר

האם אתה רוצה להעביר את ה- No

פוּנקצִיָה?

כֵּן

עֵרֶך

צור 'aclr'

—

יציאה ברורה אסינכרונית

ערך ברירת מחדל

תֵאוּר

לֹא

בחר כן כדי לאפשר רישום צינורות ל-

הפלט של מכפיל וציין את הרצוי

חביון פלט במחזור השעון. הפעלת ה

אוגר צינור מוסיף זמן אחזור נוסף ל-

תְפוּקָה.

לא מסומן

בחר באפשרות זו כדי לאפשר ליציאת aclr להשתמש בניקוי אסינכרוני עבור אוגר הצינורות.
נִמשָׁך…

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 19

4. LPM_MULT (מכפיל) ליבת IP 683490 | 2020.10.05

פָּרָמֶטֶר
צור שעון להפעלת שעון 'clken'
אופטימיזציה
איזה סוג אופטימיזציה אתה רוצה?

ערך -
אזור מהירות ברירת המחדל

ערך ברירת מחדל

תֵאוּר

לא מסומן

מציין הפעלת שעון גבוה אקטיבי עבור יציאת השעון של אוגר הצינור

בְּרִירַת מֶחדָל

ציין את האופטימיזציה הרצויה עבור ליבת ה-IP.
בחר ברירת מחדל כדי לאפשר לתוכנת Intel Quartus Prime לקבוע את האופטימיזציה הטובה ביותר עבור ליבת ה-IP.

4.7. פרמטרים עבור התקני Intel Stratix 10, Intel Arria 10 ו-Intel Cyclone 10 GX

4.7.1. כרטיסיה כללית

טבלה 12. כרטיסייה כללית

פָּרָמֶטֶר

עֵרֶך

ערך ברירת מחדל

תֵאוּר

סוג תצורת מכפיל
רוחבי יציאות נתונים

הכפל את קלט 'dataa' בקלט 'datab'
הכפל קלט 'dataa' בעצמו (פעולת ריבוע)

הכפל את קלט 'dataa' בקלט 'datab'

בחר את התצורה הרצויה עבור המכפיל.

נתונים רוחב

1 - 256 ביטים

8 ביטים

ציין את הרוחב של יציאת dataa[].

רוחב נתונים

1 - 256 ביטים

8 ביטים

ציין את רוחב יציאת הנתונים [].

כיצד יש לקבוע את רוחב פלט 'התוצאה'?

סוּג

חישוב אוטומטי של הרוחב
הגבל את הרוחב

חישוב אוטומטית של הרוחב

בחר את השיטה הרצויה כדי לקבוע את רוחב יציאת התוצאה[].

עֵרֶך

1 - 512 ביטים

16 ביטים

ציין את רוחב יציאת התוצאה[].
ערך זה יהיה יעיל רק אם תבחר הגבל את הרוחב בפרמטר Type.

רוחב התוצאה

1 - 512 ביטים

—

מציג את הרוחב האפקטיבי של יציאת התוצאה[].

4.7.2. כללי 2 כרטיסייה

טבלה 13. כללי 2 כרטיסייה

פָּרָמֶטֶר

קלט נתונים

האם לאפיק הקלט 'datab' יש ערך קבוע?

לא כן

עֵרֶך

ערך ברירת מחדל

תֵאוּר

לֹא

בחר כן כדי לציין את הערך הקבוע של ה-

אפיק קלט 'datab', אם יש.

נִמשָׁך…

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 20

שלח משוב

4. LPM_MULT (מכפיל) ליבת IP 683490 | 2020.10.05

פָּרָמֶטֶר

עֵרֶך

כל ערך גדול מ-0

סוג הכפל

איזה סוג של

לא חתום

הכפל אתה רוצה? חתם

סגנון יישום

באיזה יישום מכפיל כדאי להשתמש?

השתמש ביישום ברירת המחדל
השתמש במעגל המכפיל הייעודי
השתמש באלמנטים לוגיים

ערך ברירת מחדל

תֵאוּר

ציין את הערך הקבוע של יציאת dataab[].

לא חתום

ציין את פורמט הייצוג עבור כניסות dataa[] ו-datab[].

השתמש ביישום ברירת המחדל

בחר את השיטה הרצויה כדי לקבוע את רוחב יציאת התוצאה[].

4.7.3. צנרת

טבלה 14. לשונית צנרת

פָּרָמֶטֶר

עֵרֶך

האם אתה רוצה להעביר את הפונקציה?

צינור

לא כן

סוג אות נקה אחזור

כל ערך גדול מ-0.
אין ACLR SCLR

צור שעון 'clken'

—

לאפשר שעון

איזה סוג אופטימיזציה אתה רוצה?

סוּג

אזור מהירות ברירת המחדל

ערך ברירת מחדל

תֵאוּר

לא 1 אין
—

בחר כן כדי לאפשר רישום צינורות לפלט של המכפיל. הפעלת אוגר הצינור מוסיפה חביון נוסף לפלט.
ציין את משך הפלט הרצוי במחזור השעון.
ציין את סוג האיפוס עבור אוגר הצינור. בחר NONE אם אינך משתמש באף רישום צינורות. בחר ACLR כדי להשתמש בניקוי אסינכרוני עבור אוגר הצינור. זה ייצור יציאת ACLR. בחר SCLR כדי להשתמש בניקוי סינכרוני עבור אוגר הצינורות. זה ייצור יציאת SCLR.
מציין הפעלת שעון גבוה אקטיבי עבור יציאת השעון של אוגר הצינור

בְּרִירַת מֶחדָל

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 21

683490 | 2020.10.05 שלח משוב

5. LPM_ADD_SUB (מוסיף/מחסיר)

איור 4.

ליבת ה-IP LPM_ADD_SUB מאפשרת לך ליישם מוסיף או מחסיר כדי להוסיף או להחסיר קבוצות של נתונים כדי לייצר פלט המכיל את הסכום או ההפרש של ערכי הקלט.

האיור הבא מציג את היציאות עבור ליבת ה-IP LPM_ADD_SUB.

יציאות LPM_ADD_SUB

LPM_ADD_SUB add_sub cin

dataa[]

שעון clken datab[] aclr

result[] overflow cout

אינסט

5.1. תכונות
ליבת ה-IP LPM_ADD_SUB מציעה את התכונות הבאות: · יוצרת מוסיף, מחסיר ומוסיף/מחסיר הניתנים להגדרה דינמית
פונקציות. · תומך ברוחב נתונים של 1 סיביות. · תומך בפורמט ייצוג נתונים כגון חתום ובלתי חתום. · תומך בהובלה אופציונלית (השאלה), ברור אסינכרוני והפעלת שעון
יציאות קלט. · תומך ביציאות פלט אופציונליות לביצוע (השאלה) והצפת. · מקצה אחד מאפיקי נתוני הקלט לקבוע. · תומך בצנרת עם חביון פלט שניתן להגדרה.

ISO 9001:2015 רשום

5. LPM_ADD_SUB (מוסיף/מחסיר) 683490 | 2020.10.05
5.2. אב טיפוס של Verilog HDL
אב הטיפוס הבא של Verilog HDL ממוקם ב-Verilog Design File (.v) lpm.v ב- ספריית edasynthesis.
מודול lpm_add_sub (תוצאה, cout, overflow,add_sub, cin, dataa, datab, clock, clken, aclr); פרמטר lpm_type = "lpm_add_sub"; פרמטר lpm_width = 1; פרמטר lpm_direction = "UNUSED"; פרמטר lpm_representation = "חתום"; פרמטר lpm_pipeline = 0; פרמטר lpm_hint = "UNUSED"; קלט [lpm_width-1:0] dataa, datab; קלט add_sub, cin; שעון קלט; קלט clken; קלט aclr; תוצאה של פלט [lpm_width-1:0]; פלט cout, הצפה; endmodule
5.3. הצהרת רכיבי VHDL
הצהרת רכיבי VHDL ממוקמת בעיצוב VHDL File (.vhd) LPM_PACK.vhd ב- ספריית librariesvhdllpm.
רכיב LPM_ADD_SUB גנרי (LPM_WIDTH: טבעי;
LPM_DIRECTION : string := "UNUSED"; LPM_REPRESENTATION: string := "חתום"; LPM_PIPELINE : טבעי := 0; LPM_TYPE : מחרוזת := L_ADD_SUB; LPM_HINT : string := "UNUSED"); יציאה (DATAA: ב-std_logic_vector(LPM_WIDTH-1 למטה ל-0); DATAB: ב-std_logic_vector(LPM_WIDTH-1 למטה ל-0); ACLR: ב-std_logic:= '0'; CLOCK: ב-std_logic:= '0:'; std_logic := '1'; CIN: in std_logic:= 'Z'; ADD_SUB: in std_logic:= '1'; תוצאה: out std_logic_vector(LPM_WIDTH-1 downto 0); COUT: out std_logic; OVERFLOW: out std_logic); רכיב קצה;
5.4. הצהרת VHDL LIBRARY_USE
הצהרת VHDL LIBRARY-USE אינה נדרשת אם אתה משתמש בהצהרת רכיב VHDL.
LIBRARY lpm; השתמש ב-lpm.lpm_components.all;
5.5. יציאות
הטבלאות הבאות מפרטות את יציאות הקלט והפלט עבור ליבת ה-IP LPM_ADD_SUB.

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 23

5. LPM_ADD_SUB (מוסיף/מחסיר) 683490 | 2020.10.05

טבלה 15. יציאות קלט ליבת IP LPM_ADD_SUB

שם הנמל

דָרוּשׁ

תֵאוּר

cin

לֹא

הכנס לסיבית מסדר נמוך. עבור פעולות הוספה, ערך ברירת המחדל הוא 0. עבור

פעולות חיסור, ערך ברירת המחדל הוא 1.

dataa[]

כֵּן

קלט נתונים. גודל יציאת הקלט תלוי בערך הפרמטר LPM_WIDTH.

נתונים[]

כֵּן

קלט נתונים. גודל יציאת הקלט תלוי בערך הפרמטר LPM_WIDTH.

add_sub

לֹא

יציאת קלט אופציונלית כדי לאפשר מעבר דינמי בין החיבור למחוסן

פונקציות. אם נעשה שימוש בפרמטר LPM_DIRECTION, לא ניתן להשתמש ב-add_sub. אם

מושמט, ערך ברירת המחדל הוא ADD. אינטל ממליצה להשתמש ב-

פרמטר LPM_DIRECTION כדי לציין את פעולת הפונקציה LPM_ADD_SUB,

במקום להקצות קבוע ליציאת add_sub.

שָׁעוֹן

לֹא

קלט לשימוש בצינור. יציאת השעון מספקת את קלט השעון עבור צינור

מבצע. עבור ערכי LPM_PIPELINE שאינם 0 (ברירת מחדל), יציאת השעון חייבת להיות

מופעל.

קלקן

לֹא

הפעלת שעון לשימוש בצינור. כאשר יציאת clken נחשבת גבוהה, ה-adder/

מתרחשת פעולת החיסור. כאשר האות נמוך, לא מתרחשת פעולה. אם

מושמט, ערך ברירת המחדל הוא 1.

aclr

לֹא

ברור אסינכרוני לשימוש בצינור. הצינור מאתחל לקוד לא מוגדר (X)

רמת היגיון. ניתן להשתמש ביציאת aclr בכל עת כדי לאפס את הצינור לכל ה-0,

באופן אסינכרוני לאות השעון.

טבלה 16. יציאות פלט ליבת IP LPM_ADD_SUB

שם הנמל

דָרוּשׁ

תֵאוּר

תוֹצָאָה[]

כֵּן

פלט נתונים. גודל יציאת הפלט תלוי בפרמטר LPM_WIDTH

עֵרֶך.

cout

לֹא

ביצוע (השאלה) של הביט המשמעותי ביותר (MSB). לנמל cout יש פיזית

פרשנות כביצוע (השאלה) של ה-MSB. יציאת ה-cout מזהה

הצפה בפעולות לא חתומות. יציאת cout פועלת באותו אופן עבור

פעולות חתומות ובלתי חתומות.

גְלִישָׁה

לֹא

פלט חריג הצפה אופציונלי. ליציאת הגלישה יש פירוש פיזי כמו

ה-XOR של ההובלה ל-MSB עם הביצוע של ה-MSB. יציאת הגלישה

טוען כאשר התוצאות עולות על הדיוק הזמין, ומשמש רק כאשר

ערך הפרמטר LPM_REPRESENTATION הוא SIGNED.

5.6. פרמטרים

הטבלה הבאה מפרטת את פרמטרי הליבה של LPM_ADD_SUB IP.

טבלה 17. פרמטרי ליבת IP LPM_ADD_SUB

שם פרמטר LPM_WIDTH

הקלד מספר שלם

חובה כן

תֵאוּר
מציין את הרוחב של יציאות dataa[], datab[] ותוצאה[].

LPM_DIRECTION

חוּט

לֹא

הערכים הם ADD, SUB ו-UNUSED. אם מושמט, ערך ברירת המחדל הוא DEFAULT, מה שמכוון את הפרמטר לקחת את הערך שלו מיציאת add_sub. לא ניתן להשתמש ביציאת add_sub אם נעשה שימוש ב-LPM_DIRECTION. אינטל ממליצה להשתמש בפרמטר LPM_DIRECTION כדי לציין את פעולת הפונקציה LPM_ADD_SUB, במקום להקצות קבוע ליציאת add_sub.
נִמשָׁך…

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 24

שלח משוב

5. LPM_ADD_SUB (מוסיף/מחסיר) 683490 | 2020.10.05

שם פרמטר LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

סוג מחרוזת שלם מחרוזת מחרוזת שלם
חוּט

חובה לא לא לא לא לא לא לא
לֹא

תֵאוּר
מציין את סוג התוספת שבוצעה. הערכים חתומים ובלתי חתומים. אם מושמט, ערך ברירת המחדל הוא SIGNED. כאשר פרמטר זה מוגדר ל-SIGNED, החיבור/המחסיר מפרש את קלט הנתונים כמשלים של סימן שני.
מציין את מספר מחזורי שעון האחזור המשויכים לפלט התוצאה[]. ערך של אפס (0) מציין שלא קיים חביון, ושפונקציה שילובית גרידא תבוצע. אם מושמט, ערך ברירת המחדל הוא 0 (ללא צינור).
מאפשר לך לציין פרמטרים ספציפיים לאינטל בעיצוב VHDL files (.vhd). ערך ברירת המחדל הוא UNUSED.
מזהה את שם הישות של מודולים עם פרמטרים (LPM) בעיצוב VHDL files.
פרמטר ספציפי לאינטל. עליך להשתמש בפרמטר LPM_HINT כדי לציין את הפרמטר ONE_INPUT_IS_CONSTANT בעיצוב VHDL fileס. הערכים הם YES, NO ו-UNUSED. מספק אופטימיזציה גדולה יותר אם קלט אחד קבוע. אם מושמט, ערך ברירת המחדל הוא NO.
פרמטר ספציפי לאינטל. עליך להשתמש בפרמטר LPM_HINT כדי לציין את הפרמטר MAXIMIZE_SPEED בעיצוב VHDL fileס. ניתן לציין ערך בין 0 ל-10. אם משתמשים בה, תוכנת Intel Quartus Prime מנסה לייעל מופע ספציפי של הפונקציה LPM_ADD_SUB למהירות ולא לניתוב, ומעקפת את ההגדרה של אפשרות הלוגיקה של טכניקת האופטימיזציה. אם MAXIMIZE_SPEED אינו בשימוש, הערך של אפשרות טכניקת האופטימיזציה משמש במקום זאת. אם ההגדרה עבור MAXIMIZE_SPEED היא 6 ומעלה, המהדר מבצע אופטימיזציה של ליבת ה-IP LPM_ADD_SUB למהירות גבוהה יותר באמצעות שרשראות נשיאה; אם ההגדרה היא 5 או פחות, המהדר מיישם את העיצוב ללא שרשראות נשיאה. יש לציין פרמטר זה עבור התקני Cyclone, Stratix ו-Stratix GX רק כאשר לא נעשה שימוש ביציאת add_sub.
פרמטר זה משמש למטרות מידול וסימולציה התנהגותית. עורך הפרמטרים מחשב את הערך עבור פרמטר זה.

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 25

683490 | 2020.10.05 שלח משוב

6. LPM_COMPARE (משווה)

איור 5.

ליבת ה-IP LPM_COMPARE משווה את הערך של שתי קבוצות נתונים כדי לקבוע את הקשר ביניהן. בצורה הפשוטה ביותר שלו, אתה יכול להשתמש בשער בלעדי-OR כדי לקבוע אם שתי סיביות נתונים שוות.

האיור הבא מציג את היציאות עבור ליבת ה-IP LPM_COMPARE.

יציאות LPM_COMPARE

LPM_COMPARE

קלקן

alb

aeb

dataa[]

אגב

נתונים[]

גיל

שָׁעוֹן

אוֹ

aclr

aleb

אינסט

6.1. תכונות
ליבת ה-IP LPM_COMPARE מציעה את התכונות הבאות: · יוצרת פונקציית השוואה להשוואה בין שתי קבוצות של נתונים · תומך ברוחב נתונים של 1 סיביות · תומך בפורמט ייצוג נתונים כגון חתום ובלתי חתום · מייצר את סוגי הפלט הבאים:
- alb (קלט A קטן מקלט B) - aeb (קלט A שווה לקלט B) - agb (קלט A גדול מקלט B) - ageb (קלט A גדול או שווה לקלט B) - aneb ( קלט A אינו שווה לקלט B) — alb (קלט A קטן או שווה לקלט B) · תומך ביציאות קלט אסינכרוניות אופציונליות לנקות והפעלת שעון · מקצה את קלט הנתונים [] לקבוע · תומך בצנרת עם חביון פלט שניתן להגדרה

ISO 9001:2015 רשום

6. LPM_COMPARE (משווה) 683490 | 2020.10.05
6.2. אב טיפוס של Verilog HDL
אב הטיפוס הבא של Verilog HDL ממוקם ב-Verilog Design File (.v) lpm.v ב- ספריית edasynthesis.
מודול lpm_compare ( alb, aeb, agb, alb, aneb, ageb, dataa, datab, clock, clken, aclr ); פרמטר lpm_type = "lpm_compare"; פרמטר lpm_width = 1; פרמטר lpm_representation = "UNSIGNED"; פרמטר lpm_pipeline = 0; פרמטר lpm_hint = "UNUSED"; קלט [lpm_width-1:0] dataa, datab; שעון קלט; קלט clken; קלט aclr; פלט alb, aeb, agb, alb, aneb, ageb; endmodule
6.3. הצהרת רכיבי VHDL
הצהרת רכיבי VHDL ממוקמת בעיצוב VHDL File (.vhd) LPM_PACK.vhd ב- ספריית librariesvhdllpm.
רכיב LPM_COMPARE גנרי (LPM_WIDTH: טבעי;
LPM_REPRESENTATION : string := "לא חתום"; LPM_PIPELINE : טבעי := 0; LPM_TYPE: מחרוזת := L_COMPARE; LPM_HINT : string := "UNUSED"); יציאה (DATAA: ב-std_logic_vector(LPM_WIDTH-1 עד 0); DATAB: ב-std_logic_vector(LPM_WIDTH-1 עד 0); ACLR: ב-std_logic:= '0'; CLOCK: ב-std_logic:= '0:'; std_logic := '1'; AGB: out std_logic; AGEB: out std_logic; AEB: out std_logic; ANEB: out std_logic; ALB: out std_logic; ALEB: out std_logic); רכיב קצה;
6.4. הצהרת VHDL LIBRARY_USE
הצהרת VHDL LIBRARY-USE אינה נדרשת אם אתה משתמש בהצהרת רכיב VHDL.
LIBRARY lpm; השתמש ב-lpm.lpm_components.all;
6.5. יציאות
הטבלאות הבאות מפרטות את יציאות הקלט והפלט עבור ליבת ה-IP LMP_COMPARE.

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 27

6. LPM_COMPARE (משווה) 683490 | 2020.10.05

טבלה 18. יציאות קלט ליבת IP LPM_COMPARE

שם הנמל

דָרוּשׁ

תֵאוּר

dataa[]

כֵּן

קלט נתונים. גודל יציאת הקלט תלוי בערך הפרמטר LPM_WIDTH.

נתונים[]

כֵּן

קלט נתונים. גודל יציאת הקלט תלוי בערך הפרמטר LPM_WIDTH.

שָׁעוֹן

לֹא

קלט שעון לשימוש בצינור. יציאת השעון מספקת את קלט השעון עבור צינור

מבצע. עבור ערכי LPM_PIPELINE שאינם 0 (ברירת מחדל), יציאת השעון חייבת להיות

מופעל.

קלקן

לֹא

הפעלת שעון לשימוש בצינור. כאשר יציאת clken מוגשת גבוהה, ה-

מתבצעת פעולת השוואה. כאשר האות נמוך, לא מתרחשת פעולה. אם

מושמט, ערך ברירת המחדל הוא 1.

aclr

לֹא

ברור אסינכרוני לשימוש בצינור. הצינור מאתחל ללוגיקה לא מוגדרת (X).

רָמָה. ניתן להשתמש ביציאת aclr בכל עת כדי לאפס את הצינור לכל ה-0,

באופן אסינכרוני לאות השעון.

טבלה 19. יציאות פלט ליבת IP LPM_COMPARE

שם הנמל

דָרוּשׁ

תֵאוּר

alb

לֹא

יציאת פלט עבור המשווה. נטען אם קלט A קטן מקלט B.

aeb

לֹא

יציאת פלט עבור המשווה. נטען אם קלט A שווה לקלט B.

אגב

לֹא

יציאת פלט עבור המשווה. נטען אם קלט A גדול מקלט B.

גיל

לֹא

יציאת פלט עבור המשווה. נטען אם קלט A גדול או שווה לקלט

אוֹ

לֹא

יציאת פלט עבור המשווה. נטען אם קלט A אינו שווה לקלט B.

aleb

לֹא

יציאת פלט עבור המשווה. נטען אם קלט A קטן או שווה לקלט B.

6.6. פרמטרים

הטבלה הבאה מפרטת את הפרמטרים עבור ליבת ה-IP LPM_COMPARE.

טבלה 20. פרמטרי ליבת IP של LPM_COMPARE

שם פרמטר

סוּג

דָרוּשׁ

LPM_WIDTH

מספר שלם כן

LPM_REPRESENTATION

חוּט

לֹא

LPM_PIPELINE

מספר שלם

LPM_HINT

חוּט

לֹא

תֵאוּר
מציין את הרוחב של יציאות dataa[] ו-datab[].
מציין את סוג ההשוואה שבוצעה. הערכים חתומים ובלתי חתומים. אם מושמט, ערך ברירת המחדל הוא UNSIGNED. כאשר ערך פרמטר זה מוגדר ל-SIGNED, המשווה מפרש את קלט הנתונים כמשלים של סימן שני.
מציין את מספר מחזורי ההשהיה של השעון המשויכים לפלט alb, aeb, agb, ageb, alb או aneb. ערך של אפס (0) מציין שלא קיים חביון, ושפונקציה שילובית גרידא תבוצע. אם מושמט, ערך ברירת המחדל הוא 0 (ללא צינור).
מאפשר לך לציין פרמטרים ספציפיים לאינטל בעיצוב VHDL files (.vhd). ערך ברירת המחדל הוא UNUSED.
נִמשָׁך…

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 28

שלח משוב

6. LPM_COMPARE (משווה) 683490 | 2020.10.05
שם הפרמטר LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

הקלד מחרוזת מחרוזת
חוּט

חובה לא לא
לֹא

תֵאוּר
מזהה את שם הישות של מודולים עם פרמטרים (LPM) בעיצוב VHDL files.
פרמטר זה משמש למטרות מידול וסימולציה התנהגותית. עורך הפרמטרים מחשב את הערך עבור פרמטר זה.
פרמטר ספציפי לאינטל. עליך להשתמש בפרמטר LPM_HINT כדי לציין את הפרמטר ONE_INPUT_IS_CONSTANT בעיצוב VHDL fileס. הערכים הם YES, NO או Unused. מספק אופטימיזציה גדולה יותר אם קלט קבוע. אם מושמט, ערך ברירת המחדל הוא NO.

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 29

683490 | 2020.10.05 שלח משוב

7. ALTECC (קוד תיקון שגיאות: מקודד/מפענח) ליבת IP

איור 6.

אינטל מספקת את ליבת ה-ALTECC IP כדי ליישם את פונקציונליות ה-ECC. ECC מזהה נתונים פגומים המתרחשים בצד המקלט במהלך העברת הנתונים. שיטת תיקון שגיאות זו מתאימה ביותר למצבים שבהם שגיאות מתרחשות באקראי ולא בהתפרצויות.

ה-ECC מזהה שגיאות בתהליך של קידוד ופענוח נתונים. למשלample, כאשר ה-ECC מוחל ביישום שידור, נתונים הנקראים מהמקור מקודדים לפני שליחתם למקלט. הפלט (מילת קוד) מהמקודד מורכב מהנתונים הגולמיים המצורפים למספר סיביות הזוגיות. המספר המדויק של סיביות זוגיות המצורפות תלוי במספר הסיביות בנתוני הקלט. מילת הקוד שנוצרה מועברת לאחר מכן ליעד.

המקלט מקבל את מילת הקוד ומפענח אותה. מידע המתקבל על ידי המפענח קובע אם זוהתה שגיאה. המפענח מזהה שגיאות של סיביות בודדות וסיביות כפולות, אך יכול לתקן רק שגיאות של סיביות בודדות בנתונים הפגומים. סוג זה של ECC הוא זיהוי שגיאות כפול לתיקון שגיאות יחיד (SECDED).

אתה יכול להגדיר את פונקציות המקודד והמפענח של ליבת ה-ALTECC IP. קלט הנתונים למקודד מקודד ליצירת מילת קוד שהיא שילוב של קלט הנתונים והסיביות הזוגיות שנוצרו. מילת הקוד שנוצרה מועברת למודול המפענח לפענוח ממש לפני הגעה לבלוק היעד שלו. המפענח יוצר וקטור תסמונת כדי לקבוע אם יש שגיאה כלשהי במילת הקוד שהתקבלה. המפענח מתקן את הנתונים רק אם השגיאה של סיביות בודדות היא מסיביות הנתונים. שום אות לא מסומן אם השגיאה של סיביות בודדות היא מסיביות הזוגיות. למפענח יש גם אותות דגל כדי להראות את מצב הנתונים שהתקבל ואת הפעולה שננקטה על ידי המפענח, אם בכלל.

האיורים הבאים מציגים את היציאות עבור ליבת ה-ALTECC IP.

יציאות מקודד של ALTECC

ALTECC_ENCODER

נתונים[]

ש[]

שָׁעוֹן

שעון

aclr

אינסט

ISO 9001:2015 רשום

7. ALTECC (קוד תיקון שגיאות: מקודד/מפענח) ליבת IP 683490 | 2020.10.05

איור 7. יציאות מפענח ALTECC

ALTECC_DECODER

נתונים[] שעון שעון

ש[] err_detected err_corrected
טעות_פטאלית

aclr

אינסט

7.1. תכונות מקודד של ALTECC

ליבת ה-IP של מקודד ALTECC מציעה את התכונות הבאות: · מבצע קידוד נתונים באמצעות ערכת ה-Haming Coding · תומך ברוחב נתונים של 2 סיביות · תומך בפורמט ייצוג נתונים חתומים ובלתי חתומים · תמיכה בצנרת עם חביון פלט של מחזור שעון אחד או שניים · תומך אופציונלי יציאות ברורות אסינכרוניות ומאפשרות שעון

ליבת ה-IP של מקודד ALTECC קולטת ומקודדת את הנתונים באמצעות ערכת ה- Hamming Coding. ערכת ה-Haming Coding גוזרת את סיביות הזוגיות ומצרפת אותם לנתונים המקוריים כדי לייצר את מילת קוד הפלט. מספר סיביות הזוגיות המצורפות תלוי ברוחב הנתונים.

הטבלה הבאה מפרטת את מספר סיביות הזוגיות שצורפו עבור טווחים שונים של רוחבי נתונים. העמודה Total Bits מייצגת את המספר הכולל של סיביות נתוני קלט וסיביות זוגיות מצורפות.

טבלה 21.

מספר סיביות זוגיות ומילת קוד לפי רוחב הנתונים

רוחב נתונים

מספר סיביות זוגיות

סך הכל ביטים (מילת קוד)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

גזירת סיביות הזוגיות משתמשת בבדיקת זוגיות זוגית. סיבית 1 הנוספת (מוצגת בטבלה כ-+1) מצורף לסיביות הזוגיות כ-MSB של מילת הקוד. זה מבטיח שלמילת הקוד יש מספר זוגי של 1. למשלample, אם רוחב הנתונים הוא 4 סיביות, 4 סיביות זוגיות מתווספות לנתונים כדי להפוך למילת קוד עם סך של 8 סיביות. אם ל-7 סיביות מה-LSB של מילת הקוד של 8 סיביות יש מספר אי-זוגי של 1, הסיביות ה-8 (MSB) של מילת הקוד היא 1 מה שהופך את המספר הכולל של 1 במילת הקוד זוגי.
האיור הבא מציג את מילת הקוד שנוצרה ואת הסידור של סיביות הזוגיות וסיביות הנתונים בקלט נתונים של 8 סיביות.

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 31

7. ALTECC (קוד תיקון שגיאות: מקודד/מפענח) ליבת IP 683490 | 2020.10.05

איור 8.

סידור סיביות זוגיות וסיביות נתונים במילת קוד שנוצרה ב-8 סיביות

MSB

LSB

4 ביטים זוגיות

4 סיביות נתונים

ליבת ה-IP של מקודד ALTECC מקבלת רק רוחבי קלט של 2 עד 64 סיביות בבת אחת. רוחבי קלט של 12 סיביות, 29 סיביות ו-64 סיביות, המתאימים באופן אידיאלי למכשירי אינטל, מייצרים פלטים של 18 סיביות, 36 סיביות ו-72 סיביות בהתאמה. אתה יכול לשלוט במגבלת ה-bitsection בעורך הפרמטרים.

7.2. אב-טיפוס של Verilog HDL (ALTECC_ENCODER)
אב הטיפוס הבא של Verilog HDL ממוקם ב-Verilog Design File (.v) lpm.v ב- ספריית edasynthesis.
מודול altecc_encoder #( פרמטר meant_device_family = "unused", פרמטר lpm_pipeline = 0, פרמטר width_codeword = 8, פרמטר width_dataword = 8, פרמטר lpm_type = "altecc_encoder", פרמטר lpm_hint = "unused") (חוט חוט קלט קלט, קלט חוט קלט שעון תיל, חוט קלט [width_dataword-1:0] נתונים, חוט פלט [width_codeword-1:0] q); endmodule

7.3. אב טיפוס HDL של Verilog (ALTECC_DECODER)
אב הטיפוס הבא של Verilog HDL ממוקם ב-Verilog Design File (.v) lpm.v ב- ספריית edasynthesis.
מודול altecc_decoder #( פרמטר intended_device_family = "unused", פרמטר lpm_pipeline = 0, פרמטר width_codeword = 8, פרמטר width_dataword = 8, פרמטר lpm_type = "altecc_decoder", פרמטר lpm_hint = "unused") (חוט קלט חוט, קלט חוט קלט חוט שעון, חוט קלט [width_codeword-1:0] נתוני, חוט פלט שגיאה_תוקן, חוט פלט שגיאה_זיהוי, חוט פלט err_fatal, חוט פלט [width_dataword-1:0] q); endmodule

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 32

שלח משוב

7. ALTECC (קוד תיקון שגיאות: מקודד/מפענח) ליבת IP 683490 | 2020.10.05
7.4. הצהרת רכיבי VHDL (ALTECC_ENCODER)
הצהרת רכיבי VHDL ממוקמת בעיצוב VHDL File (.vhd) altera_mf_components.vhd ב- ספריית librariesvhdlaltera_mf.
רכיב altecc_encoder גנרי ( intended_device_family:string := "unused"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := "UNUSED: cc"; lpmencoderte "); port( aclr:in std_logic := '0'; clock:in std_logic:= '0'; clocken:in std_logic:= '1'; data:in std_logic_vector(width_dataword-1 downto 0); q:out std_logic_vector(width_codeword -1 עד 0)); רכיב קצה;
7.5. הצהרת רכיבי VHDL (ALTECC_DECODER)
הצהרת רכיבי VHDL ממוקמת בעיצוב VHDL File (.vhd) altera_mf_components.vhd ב- ספריית librariesvhdlaltera_mf.
רכיב altecc_decoder גנרי ( intended_device_family:string := "unused"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := "UNUSED: cc"; lpm_coderte "); port( aclr:in std_logic:= '0'; שעון:in std_logic:= '0'; clocken:in std_logic:= '1'; data:in std_logic_vector(width_codeword-1 עד 0); err_corrected: out std_logic; err_detected : out std_logic; q:out std_logic_vector(width_dataword-1 downto 0); syn_e: out std_logic); רכיב קצה;
7.6. הצהרת VHDL LIBRARY_USE
הצהרת VHDL LIBRARY-USE אינה נדרשת אם אתה משתמש בהצהרת רכיב VHDL.
LIBRARY altera_mf; השתמש ב-altera_mf.altera_mf_components.all;
7.7. יציאות מקודד
הטבלאות הבאות מפרטות את יציאות הקלט והפלט עבור ליבת ה-IP של מקודד ALTECC.

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 33

7. ALTECC (קוד תיקון שגיאות: מקודד/מפענח) ליבת IP 683490 | 2020.10.05

טבלה 22. יציאות קלט מקודד ALTECC

שם הנמל

דָרוּשׁ

תֵאוּר

נתונים[]

כֵּן

יציאת קלט נתונים. גודל יציאת הקלט תלוי ב-WIDTH_DATAWORD

ערך פרמטר. יציאת הנתונים[] מכילה את הנתונים הגולמיים שיש לקודד.

שָׁעוֹן

כֵּן

יציאת כניסת שעון המספקת את אות השעון לסנכרון פעולת הקידוד.

יציאת השעון נדרשת כאשר הערך LPM_PIPELINE גדול מ-0.

שעון

לֹא

הפעלת שעון. אם מושמט, ערך ברירת המחדל הוא 1.

aclr

לֹא

קלט ברור אסינכרוני. ניתן להשתמש באות האקלר הגבוה הפעיל בכל עת

נקה את הרשמים באופן אסינכרוני.

טבלה 23. יציאות פלט מקודד ALTECC

שם יציאה ש[]

חובה כן

תֵאוּר
יציאת פלט נתונים מקודדת. גודל יציאת הפלט תלוי בערך הפרמטר WIDTH_CODEWORD.

7.8. יציאות מפענח

הטבלאות הבאות מפרטות את יציאות הקלט והפלט עבור ליבת ה-IP של מפענח ALTECC.

טבלה 24. יציאות קלט למפענח ALTECC

שם הנמל

דָרוּשׁ

תֵאוּר

נתונים[]

כֵּן

יציאת קלט נתונים. גודל יציאת הקלט תלוי בערך הפרמטר WIDTH_CODEWORD.

שָׁעוֹן

כֵּן

יציאת כניסת שעון המספקת את אות השעון לסנכרון פעולת הקידוד. יציאת השעון נדרשת כאשר הערך LPM_PIPELINE גדול מ-0.

שעון

לֹא

הפעלת שעון. אם מושמט, ערך ברירת המחדל הוא 1.

aclr

לֹא

קלט ברור אסינכרוני. ניתן להשתמש באות האקלר הגבוה הפעיל בכל עת כדי לנקות באופן אסינכרוני את האוגרים.

טבלה 25. יציאות פלט מפענח ALTECC

שם יציאה ש[]

חובה כן

תֵאוּר
יציאת פלט נתונים מפוענחת. גודל יציאת הפלט תלוי בערך הפרמטר WIDTH_DATAWORD.

err_detected כן

אות דגל לשקף את סטטוס הנתונים שהתקבלו ומציין שגיאות שנמצאו.

err_correcte כן ד

אות דגל לשקף את מצב הנתונים שהתקבל. מציין שגיאה של סיביות בודדת שנמצאה ותוקנה. אתה יכול להשתמש בנתונים כי הם כבר תוקנו.

טעות_פטאלית

כֵּן

אות דגל לשקף את מצב הנתונים שהתקבל. מציין שגיאה כפולה שנמצאה, אך לא תוקנה. אסור להשתמש בנתונים אם האות הזה מוצהר.

syn_e

לֹא

אות פלט שיעלה גבוה בכל פעם שמתגלה שגיאת סיביות בודדת בזוגיות

ביטים.

7.9. פרמטרים של מקודד
הטבלה הבאה מפרטת את הפרמטרים של ליבת ה-IP של מקודד ALTECC.

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 34

שלח משוב

7. ALTECC (קוד תיקון שגיאות: מקודד/מפענח) ליבת IP 683490 | 2020.10.05

טבלה 26. פרמטרים של מקודד ALTECC

שם פרמטר

סוּג

דָרוּשׁ

תֵאוּר

WIDTH_DATAWORD

מספר שלם כן

מציין את רוחב הנתונים הגולמיים. הערכים הם מ-2 עד 64. אם מושמטים, ערך ברירת המחדל הוא 8.

WIDTH_CODEWORD

מספר שלם כן

מציין את הרוחב של מילת הקוד המתאימה. ערכים חוקיים הם מ-6 עד 72, לא כולל 9, 17, 33 ו-65. אם מושמטים, ערך ברירת המחדל הוא 13.

LPM_PIPELINE

מספר שלם

מציין את הצינור עבור המעגל. הערכים הם מ-0 עד 2. אם הערך הוא 0, היציאות אינן רשומות. אם הערך הוא 1, יציאות הפלט נרשמות. אם הערך הוא 2, יציאות הקלט והפלט נרשמות. אם מושמט, ערך ברירת המחדל הוא 0.

7.10. פרמטרים של מפענח

הטבלה הבאה מפרטת את פרמטרי ליבת ה-IP של מפענח ALTECC.

טבלה 27. פרמטרים של מפענח ALTECC

שם פרמטר WIDTH_DATAWORD

הקלד מספר שלם

דָרוּשׁ

תֵאוּר

כֵּן

מציין את רוחב הנתונים הגולמיים. הערכים הם 2 עד 64. ה

ערך ברירת המחדל הוא 8.

WIDTH_CODEWORD

מִספָּר שָׁלֵם

כֵּן

מציין את הרוחב של מילת הקוד המתאימה. הערכים הם 6

עד 72, לא כולל 9, 17, 33 ו-65. אם הושמט, ערך ברירת המחדל

הוא 13.

LPM_PIPELINE

מִספָּר שָׁלֵם

לֹא

מציין את האוגר של המעגל. הערכים הם מ-0 עד 2. אם ה

הערך הוא 0, שום אוגר לא מיושם. אם הערך הוא 1, ה

הפלט נרשם. אם הערך הוא 2, גם הקלט וגם ה-

פלט נרשמים. אם הערך גדול מ-2, נוסף

אוגרים מיושמים במוצא עבור הנוסף

השהיה. אם מושמט, ערך ברירת המחדל הוא 0.

צור יציאת 'syn_e'

מִספָּר שָׁלֵם

לֹא

הפעל את הפרמטר הזה כדי ליצור יציאת syn_e.

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 35

683490 | 2020.10.05 שלח משוב

8. Intel FPGA Multiply Adder IP Core

איור 9.

ליבת ה-IP של Intel FPGA Multiply (התקני Intel Stratix 10, Intel Arria 10 ו- Intel Cyclone 10 GX) או ALTERA_MULT_ADD (התקני Arria V, Stratix V ו-Cyclone V) מאפשרת לך ליישם מוסיף מכפיל.

האיור הבא מציג את היציאות עבור Intel FPGA Multiply Adder או ליבת ה-IP ALTERA_MULT_ADD.

Intel FPGA Multiply Adder או יציאות ALTERA_MULT_ADD

Intel FPGA Multiply Adder או ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

תוצאה של scanouta[]

aclr0 aclr1

אינסט
מכפיל-מוסיף מקבל זוגות של תשומות, מכפיל את הערכים יחדיו ואז מוסיף או מוריד מהמכפלה של כל הזוגות האחרים.
אם כל רוחבי נתוני הקלט הם ברוחב של 9 סיביות או קטן יותר, הפונקציה משתמשת בתצורת מכפיל הקלט של 9 x 9 סיביות בבלוק DSP עבור התקנים התומכים בתצורת 9 x 9. אם לא, בלוק ה-DSP משתמש במכפילי קלט של 18×18 סיביות לעיבוד נתונים ברוחב שבין 10 סיביות ל-18 סיביות. אם מתרחשות מספר ליבות אינטל FPGA Multiply Adder או ALTERA_MULT_ADD IP בעיצוב, הפונקציות מופצות ל-

ISO 9001:2015 רשום

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
הרבה בלוקים DSP שונים ככל האפשר כך שהניתוב לבלוקים אלה גמיש יותר. פחות מכפילים לכל בלוק DSP מאפשרים יותר אפשרויות ניתוב לתוך הבלוק על ידי מזעור נתיבים לשאר המכשיר.
הרגיסטרים ואוגרי הצינור הנוספים עבור האותות הבאים ממוקמים גם בתוך בלוק ה-DSP: · קלט נתונים · בחירה חתומה או לא חתומה · בחירה הווספה או חיסור · מוצרים של מכפילים
במקרה של תוצאת הפלט, האוגר הראשון ממוקם בבלוק DSP. עם זאת, אוגרי ההשהיה הנוספים ממוקמים באלמנטים לוגיים מחוץ לבלוק. ציוד היקפי לבלוק ה-DSP, כולל כניסות נתונים למכפיל, כניסות אותות בקרה ויציאות של המוסיף, משתמשים בניתוב רגיל כדי לתקשר עם שאר המכשיר. כל החיבורים בפונקציה משתמשים בניתוב ייעודי בתוך בלוק ה-DSP. ניתוב ייעודי זה כולל את שרשראות אוגר המשמרות כאשר אתה בוחר באפשרות להעביר את נתוני הקלט הרשומים של מכפיל ממכפיל אחד למכפיל סמוך.
למידע נוסף על בלוקי DSP בכל אחת מסדרות התקני Stratix V ו- Arria V, עיין בפרק DSP Blocks של ספרי העזר המתאימים בדף ספרות ותיעוד טכני.
מידע קשור AN 306: הטמעת מכפילים בהתקני FPGA
מספק מידע נוסף על הטמעת מכפילים באמצעות DSP ובלוקי זיכרון בהתקני FPGA של Intel.
8.1. תכונות
Intel FPGA Multiply Adder או ALTERA_MULT_ADD ליבת IP מציעה את התכונות הבאות: · יוצר מכפיל לביצוע פעולות כפל של שני מורכבים
מספרים הערה: כאשר בונים מכפילים גדולים מהגודל הנתמך באופן מקורי, עלול/
תהיה השפעה על הביצועים הנובעת מהדרוג של בלוקי ה-DSP. · תומך ברוחב נתונים של 1 סיביות · תומך בפורמט ייצוג נתונים חתומים ובלתי חתומים · תומך בצנרת עם חביון קלט ניתן להגדרה · מספק אפשרות למעבר דינמי בין תמיכת נתונים חתומים לבלתי חתומים · מספק אפשרות לעבור באופן דינמי בין פעולת הוספה וחיסור · תומך אופציונלי אסינכרוני וסינכרוני ברור והפעלת יציאות כניסה · תומך במצב רישום עיכוב סיסטולי · תומך במוסיף מראש עם 256 מקדמי טעינה מוקדמת לכל מכפיל · תומך בקבוע טעינה מראש כדי להשלים משוב מצבר

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. מוסיף מראש
עם הוספה מוקדמת, תוספות או חיסורים נעשות לפני הזנת המכפיל.
ישנם חמישה מצבי הוספה מראש: · מצב פשוט · מצב מקדם · מצב קלט · מצב ריבוע · מצב קבוע

פֶּתֶק:

כאשר נעשה שימוש במוסיף מראש (מצב מקדם מוסיף/קלט/ריבוע), כל כניסות הנתונים למכפיל חייבות להיות באותה הגדרת שעון.

8.1.1.1. מצב פשוט להוספה מראש

במצב זה, שני האופרנדים נובעים מיציאות הקלט ולא נעשה שימוש ב-preadder או בעקיפה. זהו מצב ברירת המחדל.

איור 10. Pre-adder Simple Mode
a0 b0

Mult0

תוֹצָאָה

8.1.1.2. מצב מקדם הוספה מראש
במצב זה, אופרנד מכפיל אחד נובע מהמוסיף הקדם, והאופרנד השני נובע מאחסון המקדם הפנימי. אחסון המקדם מאפשר עד 8 קבועים קבועים מראש. אותות בחירת המקדם הם coefsel[0..3].
מצב זה בא לידי ביטוי במשוואה הבאה.

להלן מוצג מצב מקדם החיבור של מכפיל.

איור 11. מצב מקדם הוספה מראש

Preadder

Mult0

+/-

תוֹצָאָה

coefsel0 coef

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 38

שלח משוב

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. מצב קלט טרום-מוסיף במצב זה, אופרנד מכפיל אחד נובע מה-pre-adder, והאופרנד השני נובע מיציאת הקלט של dataac[]. מצב זה בא לידי ביטוי במשוואה הבאה.

להלן מראה את מצב הקלט מראש של מכפיל.

איור 12. מצב קלט טרום-מוסף
a0 b0

Mult0

+/-

תוֹצָאָה

8.1.1.4. מצב מרובע מראש מצב זה מתבטא במשוואה הבאה.

הבא מציג את מצב הריבוע של שני מכפילים מראש.

איור 13. מצב ריבוע מראש של הוספה
a0 b0

Mult0

+/-

תוֹצָאָה

8.1.1.5. מצב קבוע מראש של הוספה
במצב זה, אופרנד מכפיל אחד נובע מיציאת הקלט, והאופרנד השני נובע מאחסון המקדם הפנימי. אחסון המקדם מאפשר עד 8 קבועים קבועים מראש. אותות בחירת המקדם הם coefsel[0..3].
מצב זה בא לידי ביטוי במשוואה הבאה.

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

האיור הבא מציג את מצב הקבוע מראש של מכפיל.

איור 14. Pre-adder Constant Mode
a0

Mult0

תוֹצָאָה

coefsel0
coef
8.1.2. רישום השהיה סיסטולי
בארכיטקטורה סיסטולית, נתוני הקלט מוזנים למפל של אוגרים הפועלים כמאגר נתונים. כל אוגר מספק קלט sample למכפיל שבו הוא מוכפל במקדם המתאים. מוסיף השרשרת מאחסן את התוצאות המשולבות בהדרגה מהמכפיל ואת התוצאה שנרשמה קודם לכן מיציאת הקלט chainin[] כדי ליצור את התוצאה הסופית. כל רכיב הוספה כפול חייב להתעכב במחזור בודד, כך שהתוצאות יסונכרנו כראוי בחיבור זה. כל עיכוב עוקב משמש כדי להתייחס גם לזיכרון המקדם וגם למאגר הנתונים של רכיבי הכפל-הוספה שלהם. למשלample, השהייה בודדת עבור רכיב ההוספה של הכפל השני, שתי השהיה עבור אלמנט ההוספה של הכפל השלישי, וכן הלאה.
איור 15. רישום סיסטולי
רגיסטרים סיסטוליים

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 y(t)

x(t) מייצג את התוצאות מזרם רציף של קלט samples ו-y(t)
מייצג את הסיכום של קבוצה של s קלטamples, ועם הזמן, מוכפל שלהם
מקדמים בהתאמה. גם תוצאות הקלט וגם הפלט זורמות משמאל לימין. ה-c(0) עד c(N-1) מציין את המקדמים. אוגרי ההשהיה הסיסטוליים מסומנים ב-S-1, בעוד שה-1 מייצג השהיית שעון בודדת. רישומי השהיה סיסטוליים מתווספים ב-
את התשומות והפלטים לצנרת באופן המבטיח את התוצאות מה
אופרנד מכפיל והסכומים המצטברים נשארים מסונכרנים. אלמנט העיבוד הזה
משוכפל ליצירת מעגל שמחשב את פונקציית הסינון. פונקציה זו היא
בא לידי ביטוי במשוואה הבאה.

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 40

שלח משוב

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N מייצג את מספר מחזורי הנתונים שנכנסו למצבר, y(t) מייצג את הפלט בזמן t, A(t) מייצג את הקלט בזמן t, ו-B(i) הם המקדמים. ה-t וה-i במשוואה תואמים לרגע מסוים בזמן, אז כדי לחשב את הפלט sample y(t) בזמן t, קבוצה של קלט sampנדרשות les ב-N נקודות זמן שונות, או A(n), A(n-1), A(n-2), … A(n-N+1). הקבוצה של N קלט samples מוכפלים במקדמי N ומסכמים יחד כדי ליצור את התוצאה הסופית y.
ארכיטקטורת הרגיסטר הסיסטולי זמינה רק עבור מצבי סכום של 2 וסכום של 4. עבור שני מצבי ארכיטקטורת הרגיסטר הסיסטולי, יש לקשור את אות השרשרת הראשון ל-0.
האיור הבא מציג את יישום אוגר ההשהיה הסיסטולי של 2 מכפילים.
איור 16. יישום רישום השהיה סיסטולי של 2 מכפילים
שרשרת

Mult0

+/-

Mult1

+/-

תוֹצָאָה
סכום שני מכפילים מבוטא במשוואה הבאה.
האיור הבא מציג את יישום אוגר ההשהיה הסיסטולי של 4 מכפילים.

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

איור 17. יישום רישום השהיה סיסטולי של 4 מכפילים
שרשרת

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

תוֹצָאָה
הסכום של ארבעה מכפילים מבוטא במשוואה הבאה. איור 18. סכום של 4 מכפילים
להלן רשימת היתרונותtagתכונות של יישום אוגר סיסטולי: · מפחית את השימוש במשאבי DSP · מאפשר מיפוי יעיל בבלוק ה-DSP באמצעות מבנה מוסיף השרשרת

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 42

שלח משוב

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. קבוע טעינה מראש
קבוע העומס מראש שולט על אופרנד המצבר ומשלים את משוב המצבר. ה-LOADCONST_VALUE החוקי נע בין 0. הערך הקבוע שווה ל-64N, כאשר N = LOADCONST_VALUE. כאשר ה-LOADCONST_VALUE מוגדר ל-2, הערך הקבוע שווה ל-64. ניתן להשתמש בפונקציה זו כעיגול מוטה.
האיור הבא מציג את היישום הקבוע של הטעינה מראש.
איור 19. קבוע טעינה מראש

משוב מצבר

קָבוּעַ

Mult0

+/-

Mult1

+/b1

תוֹצָאָה

accum_sload sload_accum

עיין בליבות ה-IP הבאות עבור יישומי מכפיל אחרים: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. מצבר כפול
תכונת המצבר הכפול מוסיפה אוגר נוסף בנתיב המשוב של המצבר. אוגר המצבר הכפול עוקב אחר אוגר הפלט, הכולל את השעון, הפעלת השעון ו-aclr. אוגר המצבר הנוסף מחזיר תוצאה בהשהייה של מחזור אחד. תכונה זו מאפשרת לך שני ערוצי מצבר עם אותה ספירת משאבים.
האיור הבא מציג את יישום המצבר הכפול.

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

איור 20. מצבר כפול

רישום מצבר כפול

משוב מצבר

Mult0

+/-

Mult1

+/b1

תוצאת פלט רישום פלט

8.2. אב טיפוס של Verilog HDL
אתה יכול למצוא את Intel FPGA Multiply Adder או ALTERA_MULT_ADD אב-טיפוס Verilog HDL file (altera_mult_add_rtl.v) ב- ספריית librariesmegafunctions.
8.3. הצהרת רכיבי VHDL
הצהרת רכיב VHDL ממוקמת ב-altera_lnsim_components.vhd ב- ספריית librariesvhdl altera_lnsim.
8.4. הצהרת VHDL LIBRARY_USE
הצהרת VHDL LIBRARY-USE אינה נדרשת אם אתה משתמש בהצהרת רכיב VHDL.
LIBRARY altera_mf; השתמש ב-altera_mf.altera_mf_components.all;

8.5. אותות

הטבלאות הבאות מפרטות את אותות הקלט והפלט של ליבת ה-IP של Multiply Adder Intel FPGA IP או ALTERA_MULT_ADD.

טבלה 28. כפל Adder Intel FPGA IPor ALTERA_MULT_ADD אותות קלט

אוֹת

דָרוּשׁ

תֵאוּר

dataa_0[]/dataa_1[]/

כֵּן

dataa_2[]/dataa_3[]

קלט נתונים למכפיל. יציאת קלט [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] ברוחב
נִמשָׁך…

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 44

שלח משוב

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

אות datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] שעון[1:0] aclr[1:0] sclr[1:0] ena [1:0] סימן
סימן
scanina[] accum_sload

חובה כן לא
לא לא לא לא לא
לֹא
לא לא

תֵאוּר
מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאותות אלה. כאשר אתה מספק ערך X לאותות אלה, ערך ה-X מופץ על אותות הפלט.
קלט נתונים למכפיל. אות קלט [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 ... 0] רחב מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאותות אלה. כאשר אתה מספק ערך X לאותות אלה, ערך ה-X מופץ על אותות הפלט.
קלט נתונים למכפיל. אות קלט [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] רחב בחר INPUT עבור בחר פרמטר מצב preadder כדי לאפשר את האותות הללו. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאותות אלה. כאשר אתה מספק ערך X לאותות אלה, ערך ה-X מופץ על אותות הפלט.
יציאת כניסת שעון לאוגר המתאים. אות זה יכול לשמש כל אוגר בליבת ה-IP. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאותות אלה. כאשר אתה מספק ערך X לאותות אלה, ערך ה-X מופץ על אותות הפלט.
קלט ברור אסינכרוני לאוגר המתאים. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאותות אלה. כאשר אתה מספק ערך X לאותות אלה, ערך ה-X מופץ על אותות הפלט.
קלט נקה סינכרוני לאוגר המתאים. מודל הסימולציה עבור IP זה תומך בערך קלט בלתי מוגדר X לאותות אלה. כאשר אתה מספק ערך X לאותות אלה, ערך ה-X מופץ על אותות הפלט
אפשר כניסת אות לאוגר המתאים. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאותות אלה. כאשר אתה מספק ערך X לאותות אלה, ערך ה-X מופץ על אותות הפלט.
מציין את הייצוג המספרי של כניסת המכפיל A. אם אות הסימן גבוה, המכפיל מתייחס לאות כניסת המכפיל A כמספר בסימן. אם אות הסימן נמוך, המכפיל מתייחס לאות קלט A של מכפיל כמספר ללא סימן. בחר VARIABLE עבור מהו פורמט הייצוג עבור פרמטר כניסות מכפילים A כדי לאפשר אות זה. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאות זה. כאשר אתה מספק ערך X לקלט זה, ערך ה-X מופץ על אותות המוצא.
מציין את הייצוג המספרי של אות קלט B של מכפיל. אם האות סימןb גבוה, המכפיל מתייחס לאות קלט B של מכפיל כמספר משלים של שתיים. אם האות סימןb נמוך, המכפיל מתייחס לאות כניסת המכפיל B כמספר ללא סימן. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאות זה. כאשר אתה מספק ערך X לקלט זה, ערך ה-X מופץ על אותות המוצא.
קלט עבור שרשרת סריקה A. אות כניסה [WIDTH_A – 1, … 0] רחב. כאשר לפרמטר INPUT_SOURCE_A יש ערך של SCANA, יש צורך באות scanina[].
מציין באופן דינמי אם ערך המצבר קבוע. אם האות accum_sload נמוך, אז פלט המכפיל נטען לתוך המצבר. אין להשתמש ב-accum_sload וב-sload_accum בו-זמנית.
נִמשָׁך…

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

אות sload_accu
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

מס' נדרש
לא לא
לֹא
לא לא לא לא

תֵאוּר
מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאות זה. כאשר אתה מספק ערך X לקלט זה, ערך ה-X מופץ על אותות המוצא.
מציין באופן דינמי אם ערך המצבר קבוע. אם האות sload_accum גבוה, אז פלט המכפיל נטען לתוך המצבר. אין להשתמש ב-accum_sload וב-sload_accum בו-זמנית. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאות זה. כאשר אתה מספק ערך X לקלט זה, ערך ה-X מופץ על אותות המוצא.
אפיק קלט תוצאת Adder מהס' הקודמותtagה. אות כניסה [WIDTH_CHAININ – 1, … 0] רחב.
בצע חיבור או חיסור לפלטים מזוג המכפילים הראשון. קלט 1 לאות addnsub1 כדי להוסיף את היציאות מזוג המכפילים הראשון. קלט 0 לאות addnsub1 כדי להחסיר את הפלטים מזוג המכפילים הראשון. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאות זה. כאשר אתה מספק ערך X לקלט זה, ערך ה-X מופץ על אותות המוצא.
בצע חיבור או חיסור לפלטים מזוג המכפילים הראשון. קלט 1 לאות addnsub3 כדי להוסיף את היציאות מזוג המכפילים השני. קלט 0 לאות addnsub3 כדי להחסיר את הפלטים מזוג המכפילים הראשון. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאות זה. כאשר אתה מספק ערך X לקלט זה, ערך ה-X מופץ על אותות המוצא.
אות קלט מקדם[0:3] למכפיל הראשון. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאות זה. כאשר אתה מספק ערך X לקלט זה, ערך ה-X מופץ על אותות המוצא.
אות קלט מקדם[0:3] למכפיל השני. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאות זה. כאשר אתה מספק ערך X לקלט זה, ערך ה-X מופץ על אותות המוצא.
אות קלט מקדם[0:3] למכפיל השלישי. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאות זה. כאשר אתה מספק ערך X לקלט זה, ערך ה-X מופץ על אותות המוצא.
אות קלט מקדם [0:3] למכפיל הרביעי. מודל הסימולציה עבור IP זה תומך בערך קלט לא מוגדר (X) לאות זה. כאשר אתה מספק ערך X לקלט זה, ערך ה-X מופץ על אותות המוצא.

טבלה 29. Multiply Adder Intel FPGA IP Output Signals

אוֹת

דָרוּשׁ

תֵאוּר

תוצאה []

כֵּן

אות פלט מכפיל. אות פלט [WIDTH_RESULT – 1 … 0] רחב

מודל הסימולציה עבור IP זה תומך בערך פלט לא מוגדר (X). כאשר אתה מספק ערך X כקלט, ערך ה-X מופץ על האות הזה.

scanouta []

לֹא

פלט של שרשרת סריקה A. אות פלט [WIDTH_A – 1..0] רחב.

בחר יותר מ-2 עבור מספרים של מכפילים ובחר סרוק קלט שרשרת עבור מהי קלט A של הפרמטר של המכפיל המחובר להפעלת אות זה.

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 46

שלח משוב

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. פרמטרים

8.6.1. כרטיסיה כללית

טבלה 30. כרטיסייה כללית

פָּרָמֶטֶר

פרמטר שנוצר IP

עֵרֶך

מה מספר המכפילים?

number_of_m 1 – 4 מכפילים

כמה רחב צריכים להיות אפיקי הקלט A width_a?

1 - 256

כמה רחב צריכים להיות אפיקי הקלט B width_b?

1 - 256

כמה רחב צריך להיות אוטובוס הפלט 'התוצאה'?

width_result

1 - 256

צור הפעלת שעון משויך עבור כל שעון

gui_associate On d_clock_enabl Off e

8.6.2. כרטיסיית מצבים נוספים

טבלה 31. כרטיסיית מצבים נוספים

פָּרָמֶטֶר

פרמטר שנוצר IP

עֵרֶך

תצורת פלטים

רישום פלט של יחידת התוספת

gui_output_re פועל

אתמול

כבוי

מהו המקור לכניסת שעון?

gui_output_re gister_clock

שעון0 שעון1 שעון2

מהו המקור לקלט ברור אסינכרוני?

gui_output_re gister_aclr

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני?

gui_output_re gister_sclr

אין SCLR0 SCLR1

פעולת האדר

איזו פעולה יש לבצע ביציאות של זוג המכפילים הראשון?

gui_multiplier 1_direction

ADD, SUB, משתנה

ערך ברירת מחדל 1
16

תֵאוּר
מספר המכפילים שיש לחבר יחד. הערכים הם 1 עד 4. ציין את הרוחב של יציאת dataa[].

ציין את רוחב יציאת הנתונים [].

ציין את רוחב יציאת התוצאה[].

כבוי

בחר באפשרות זו כדי ליצור הפעלת שעון

עבור כל שעון.

ערך ברירת מחדל

תֵאוּר

כבוי שעון0
אף אחד לא

בחר באפשרות זו כדי להפעיל את אוגר הפלט של מודול התוספת.
בחר Clock0 , Clock1 או Clock2 כדי להפעיל ולציין את מקור השעון עבור אוגרי פלט. עליך לבחור רשום פלט של יחידת התוספת כדי להפעיל פרמטר זה.
מציין את מקור הניקוי האסינכרוני עבור אוגר הפלט של המוסיף. עליך לבחור רשום פלט של יחידת התוספת כדי להפעיל פרמטר זה.
מציין את מקור הניקוי הסינכרוני עבור אוגר הפלט של המוסיף. עליך לבחור רשום פלט של יחידת התוספת כדי להפעיל פרמטר זה.

לְהוֹסִיף

בחר פעולת חיבור או חיסור לביצוע עבור הפלטים בין המכפיל הראשון והשני.
· בחר ADD כדי לבצע פעולת הוספה.
· בחר SUB כדי לבצע פעולת חיסור.
· בחר VARIABLE כדי להשתמש ביציאת addnsub1 עבור בקרת חיבור/חיסור דינמית.
נִמשָׁך…

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

פָּרָמֶטֶר

פרמטר שנוצר IP

עֵרֶך

רשום קלט 'addnsub1'

gui_addnsub_ On multiplier_reg Off ister1

מהו המקור לכניסת שעון?

gui_addnsub_ multiplier_reg ister1_clock

שעון0 שעון1 שעון2

מהו המקור לקלט ברור אסינכרוני?

gui_addnsub_ multiplier_aclr 1

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני?

gui_addnsub_ multiplier_sclr 1

אין SCLR0 SCLR1

איזו פעולה יש לבצע ביציאות של זוג המכפילים השני?

gui_multiplier 3_direction

ADD, SUB, משתנה

רשום קלט 'addnsub3'

gui_addnsub_ On multiplier_reg Off ister3

מהו המקור לכניסת שעון?

gui_addnsub_ multiplier_reg ister3_clock

שעון0 שעון1 שעון2

ערך ברירת מחדל
כבוי שעון0 אין אף אחד הוסף
כבוי שעון0

תֵאוּר
כאשר ערך VARIABLE נבחר: · הניע את אות addnsub1 לגבוה עבור
פעולת תוספת. · כונן את האות addnsub1 לנמוך עבור
פעולת חיסור. עליך לבחור יותר משני מכפילים כדי להפעיל פרמטר זה.
בחר באפשרות זו כדי להפעיל אוגר קלט עבור יציאת addnsub1. עליך לבחור VARIABLE עבור איזו פעולה יש לבצע ביציאות של זוג המכפילים הראשון כדי לאפשר פרמטר זה.
בחר Clock0 , Clock1 או Clock2 כדי לציין את אות השעון המבוא עבור האוגר addnsub1. עליך לבחור ב- Register 'addnsub1' קלט כדי להפעיל פרמטר זה.
מציין את המקור הנקה האסינכרוני עבור האוגר addnsub1. עליך לבחור ב- Register 'addnsub1' קלט כדי להפעיל פרמטר זה.
מציין את המקור הסינכרוני לנקות עבור האוגר addnsub1. עליך לבחור ב- Register 'addnsub1' קלט כדי להפעיל פרמטר זה.
בחר פעולת חיבור או חיסור לביצוע עבור הפלטים בין המכפיל השלישי והרביעי. · בחר הוסף כדי לבצע הוספה
מבצע. · בחר SUB כדי לבצע חיסור
מבצע. · בחר VARIABLE כדי להשתמש ב-addnsub1
יציאה לבקרת חיבור/חיסור דינמית. כאשר ערך VARIABLE נבחר: · הניע את אות addnsub1 לגבוה עבור פעולת הוספה. · הניע את אות addnsub1 לנמוך לפעולת חיסור. עליך לבחור את הערך 4 עבור מהו מספר המכפילים? כדי להפעיל פרמטר זה.
בחר באפשרות זו כדי להפעיל אוגר קלט עבור אות addnsub3. עליך לבחור VARIABLE עבור איזו פעולה יש לבצע ביציאות של זוג המכפילים השני כדי לאפשר פרמטר זה.
בחר Clock0 , Clock1 או Clock2 כדי לציין את אות השעון המבוא עבור האוגר addnsub3. עליך לבחור רשום קלט 'addnsub3' כדי להפעיל פרמטר זה.
נִמשָׁך…

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 48

שלח משוב

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

פָּרָמֶטֶר
מהו המקור לקלט ברור אסינכרוני?

פרמטר שנוצר IP

עֵרֶך

gui_addnsub_ multiplier_aclr 3

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני?

gui_addnsub_ multiplier_sclr 3

אין SCLR0 SCLR1

Polarity Enable `use_subadd'

gui_use_subn פועל

לְהוֹסִיף

כבוי

8.6.3. כרטיסיית מכפילים

טבלה 32. כרטיסיית מכפילים

פָּרָמֶטֶר

פרמטר שנוצר IP

עֵרֶך

מה זה

gui_represent

פורמט ייצוג ation_a

עבור כניסות מכפילים A?

חתום, לא חתום, משתנה

רשום קלט 'signa'

gui_register_s פועל

איגנה

כבוי

מהו המקור לכניסת שעון?

gui_register_s igna_clock

שעון0 שעון1 שעון2

מהו המקור לקלט ברור אסינכרוני?

gui_register_s igna_aclr

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני?

gui_register_s igna_sclr

אין SCLR0 SCLR1

מה זה

gui_represent

פורמט ייצוג ation_b

עבור כניסות מכפילים B?

חתום, לא חתום, משתנה

רשום קלט 'signb'

gui_register_s פועל

ignb

כבוי

ערך ברירת מחדל NONE
אַף לֹא אֶחָד

תֵאוּר
מציין את המקור הנקה האסינכרוני עבור האוגר addnsub3. עליך לבחור ב- Register 'addnsub3' קלט כדי להפעיל פרמטר זה.
מציין את המקור הסינכרוני לנקות עבור האוגר addnsub3. עליך לבחור רשום קלט 'addnsub3' כדי להפעיל פרמטר זה.

כבוי

בחר באפשרות זו כדי להפוך את הפונקציה

של יציאת קלט addnsub.

הפעל את addnsub לגבוה לפעולת חיסור.

הפעל את addnsub לנמוך לפעולת הוספה.

ערך ברירת מחדל

תֵאוּר

UNSIGNED ציין את פורמט הייצוג עבור קלט מכפיל A.

כבוי

בחר באפשרות זו כדי להפעיל את הסימון

לִרְשׁוֹם.

עליך לבחור ערך VARIABLE עבור מהו פורמט הייצוג עבור כניסות מכפילים A? פרמטר כדי לאפשר אפשרות זו.

שעון 0

בחר Clock0 , Clock1 או Clock2 כדי להפעיל ולציין את אות השעון המבוא עבור רישום הסימנים.
עליך לבחור ב- Register 'signa' קלט כדי להפעיל פרמטר זה.

אַף לֹא אֶחָד

מציין את המקור הברור האסינכרוני עבור מאגר הסימנים.
עליך לבחור ב- Register 'signa' קלט כדי להפעיל פרמטר זה.

אַף לֹא אֶחָד

מציין את המקור הנקה הסינכרוני עבור מאגר הסימנים.
עליך לבחור ב- Register 'signa' קלט כדי להפעיל פרמטר זה.

UNSIGNED ציין את פורמט הייצוג עבור קלט מכפיל B.

כבוי

בחר באפשרות זו כדי להפעיל סימן

לִרְשׁוֹם.

נִמשָׁך…

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

פָּרָמֶטֶר

פרמטר שנוצר IP

עֵרֶך

ערך ברירת מחדל

מהו המקור לכניסת שעון?

gui_register_s ignb_clock

שעון0 שעון1 שעון2

שעון 0

מהו המקור לקלט ברור אסינכרוני?

gui_register_s ignb_aclr

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני?

gui_register_s ignb_sclr

אין SCLR0 SCLR1

תצורת קלט
רשום קלט A של המכפיל
מהו המקור לכניסת שעון?

gui_input_reg פועל

ister_a

כבוי

gui_input_reg ister_a_clock

שעון0 שעון1 שעון2

אף אחד לא
כבוי שעון0

מהו המקור לקלט ברור אסינכרוני?

gui_input_reg ister_a_aclr

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני?

gui_input_reg ister_a_sclr

אין SCLR0 SCLR1

רשום קלט B של המכפיל
מהו המקור לכניסת שעון?

gui_input_reg פועל

ister_b

כבוי

gui_input_reg ister_b_clock

שעון0 שעון1 שעון2

NONE NONE כבוי שעון0

מהו המקור לקלט ברור אסינכרוני?

gui_input_reg ister_b_aclr

אין ACLR0 ACLR1

אַף לֹא אֶחָד

מהו המקור לקלט ברור סינכרוני?

gui_input_reg ister_b_sclr

אין SCLR0 SCLR1

אַף לֹא אֶחָד

למה מחובר קלט A של המכפיל?

gui_multiplier מכפיל קלט מכפיל

_a_input

סרוק קלט שרשרת

תֵאוּר
עליך לבחור ערך VARIABLE עבור מהו פורמט הייצוג עבור כניסות מכפילים B? פרמטר כדי לאפשר אפשרות זו.
בחר Clock0 , Clock1 או Clock2 כדי להפעיל ולציין את אות השעון המבוא עבור רישום סימן. עליך לבחור ב- Register 'signb' קלט כדי להפעיל פרמטר זה.
מציין את המקור הנקה האסינכרוני עבור ה-signb register. עליך לבחור ב- Register 'signb' קלט כדי להפעיל פרמטר זה.
מציין את המקור הסינכרוני הנקה עבור ה-signb register. עליך לבחור ב- Register 'signb' קלט כדי להפעיל פרמטר זה.
בחר באפשרות זו כדי להפעיל אוגר קלט עבור נתונים אפיק קלט.
בחר Clock0 , Clock1 או Clock2 כדי להפעיל ולציין את אות כניסת השעון לרשום עבור נתונים אפיק קלט. עליך לבחור רישום קלט A של המכפיל כדי להפעיל פרמטר זה.
מציין את מקור הניקוי האסינכרוני של האוגר עבור אפיק הקלט של הנתונים. עליך לבחור רישום קלט A של המכפיל כדי להפעיל פרמטר זה.
מציין את מקור הניקוי הסינכרוני של האוגר עבור אפיק הקלט של הנתונים. עליך לבחור רישום קלט A של המכפיל כדי להפעיל פרמטר זה.
בחר באפשרות זו כדי להפעיל אוגר קלט עבור אפיק קלט נתונים.
בחר Clock0 , Clock1 או Clock2 כדי להפעיל ולציין את אות כניסת שעון הרישום עבור אפיק קלט נתונים. עליך לבחור רישום קלט B של המכפיל כדי להפעיל פרמטר זה.
מציין את מקור הניקוי האסינכרוני של האוגר עבור אפיק קלט הנתונים. עליך לבחור רישום קלט B של המכפיל כדי להפעיל פרמטר זה.
מציין את מקור הניקוי הסינכרוני של האוגר עבור אפיק קלט הנתונים. עליך לבחור רישום קלט B של המכפיל כדי להפעיל פרמטר זה.
בחר את מקור הקלט עבור קלט A של המכפיל.
נִמשָׁך…

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 50

שלח משוב

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

פָּרָמֶטֶר

פרמטר שנוצר IP

עֵרֶך

Scanout A Register Configuration

רשום פלט של שרשרת הסריקה

gui_scanouta On

_לִרְשׁוֹם

כבוי

מהו המקור לכניסת שעון?

gui_scanouta _register_clock k

שעון0 שעון1 שעון2

מהו המקור לקלט ברור אסינכרוני?

gui_scanouta _register_aclr

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני?

gui_scanouta _register_sclr

אין SCLR0 SCLR1

8.6.4. לשונית Preadder

טבלה 33. לשונית Preadder

פָּרָמֶטֶר

פרמטר שנוצר IP

עֵרֶך

בחר מצב preadder

preadder_mo de

פשוט, COEF, קלט, ריבוע, קבוע

ערך ברירת מחדל

תֵאוּר
בחר קלט מכפיל כדי להשתמש בנתונים באפיק קלט כמקור למכפיל. בחר קלט שרשרת סרוק כדי להשתמש באפיק קלט הסריקה כמקור למכפיל ולאפשר את אפיק פלט הסריקה. פרמטר זה זמין כאשר אתה בוחר 2, 3 או 4 עבור מה מספר המכפילים? פָּרָמֶטֶר.

כבוי שעון0 אין אף אחד

בחר באפשרות זו כדי להפעיל אוגר פלט עבור אפיק פלט scanouta.
עליך לבחור קלט שרשרת סרוק עבור מה מחובר קלט A של המכפיל? פרמטר כדי לאפשר אפשרות זו.
בחר Clock0 , Clock1 או Clock2 כדי להפעיל ולציין את אות השעון המבוא של הרישום עבור אפיק פלט scanouta.
עליך להפעיל פלט רישום של פרמטר שרשרת הסריקה כדי להפעיל אפשרות זו.
מציין את מקור הניקוי האסינכרוני של האוגר עבור אפיק הפלט של scanouta.
עליך להפעיל פלט רישום של פרמטר שרשרת הסריקה כדי להפעיל אפשרות זו.
מציין את מקור הניקוי הסינכרוני של האוגר עבור אפיק הפלט של scanouta.
עליך לבחור רשום פלט של פרמטר שרשרת הסריקה כדי להפעיל אפשרות זו.

ערך ברירת מחדל
פָּשׁוּט

תֵאוּר
מציין את מצב הפעולה עבור מודול preadder. פשוט: מצב זה עוקף את ה-preadder. זהו מצב ברירת המחדל. COEF: מצב זה משתמש בפלט של אפיק הקלט ה-preadder וה-coefsel ככניסות למכפיל. קלט: מצב זה משתמש בפלט של אפיק קלט ה-preadder ו-dataac ככניסות למכפיל. SQUARE: מצב זה משתמש בפלט של ה-preader כשתי הכניסות למכפיל.
נִמשָׁך…

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

פָּרָמֶטֶר

פרמטר שנוצר IP

עֵרֶך

בחר כיוון מקדם

gui_preader ADD,

_כיוון

תַת

כמה רחב צריכים להיות אפיקי הקלט C width_c?

1 - 256

תצורת רישום קלט נתונים C

רשום קלט נתונים

gui_datac_inp פועל

ut_register

כבוי

מהו המקור לכניסת שעון?

gui_datac_inp ut_register_cl ock

שעון0 שעון1 שעון2

מהו המקור לקלט ברור אסינכרוני?

gui_datac_inp ut_register_a clr

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני?

gui_datac_inp ut_register_sc lr

אין SCLR0 SCLR1

מקדמים
כמה רחב צריך להיות רוחב הקוף?

width_coef

1 - 27

תצורת רישום Coef

רשום את קלט coefsel

gui_coef_regi On

סטר

כבוי

מהו המקור לכניסת שעון?

gui_coef_regi ster_clock

שעון0 שעון1 שעון2

ערך ברירת מחדל
לְהוֹסִיף
16

תֵאוּר
CONSTANT: מצב זה משתמש בנתונים באפיק קלט עם מקדם מעקף ואפיק קלט coefsel ככניסות למכפיל.
מציין את פעולת ה-preadder. כדי להפעיל פרמטר זה, בחר את האפשרויות הבאות עבור בחר מצב preadder: · COEF · INPUT · SQUARE או · CONSTANT
מציין את מספר הסיביות עבור אפיק קלט C. עליך לבחור ב-INPUT עבור מצב בחר preader כדי להפעיל פרמטר זה.

בשעון0 אין אף אחד

בחר באפשרות זו כדי להפעיל אוגר קלט עבור אפיק קלט נתונים. עליך להגדיר את INPUT ל-Select preader mode פרמטר כדי לאפשר אפשרות זו.
בחר Clock0 , Clock1 או Clock2 כדי לציין את אות השעון המבוא עבור אוגר קלט הנתונים. עליך לבחור רשום קלט נתונים כדי להפעיל פרמטר זה.
מציין את המקור הנקה האסינכרוני עבור אוגר קלט הנתונים. עליך לבחור רשום קלט נתונים כדי להפעיל פרמטר זה.
מציין את המקור הסינכרוני לנקות עבור אוגר קלט הנתונים. עליך לבחור רשום קלט נתונים כדי להפעיל פרמטר זה.

מציין את מספר הביטים עבור

אוטובוס קלט coefsel.

עליך לבחור COEF או CONSTANT עבור מצב preader כדי להפעיל פרמטר זה.

בשעון 0

בחר באפשרות זו כדי לאפשר אוגר קלט עבור אפיק קלט coefsel. עליך לבחור COEF או CONSTANT עבור מצב preader כדי להפעיל פרמטר זה.
בחר Clock0 , Clock1 או Clock2 כדי לציין את אות השעון המבוא עבור אוגר הקלט הקופי. עליך לבחור באפשרות Register the coefsel input כדי להפעיל פרמטר זה.
נִמשָׁך…

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 52

שלח משוב

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

פָּרָמֶטֶר
מהו המקור לקלט ברור אסינכרוני?

פרמטר שנוצר IP

עֵרֶך

gui_coef_regi ster_aclr

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני

gui_coef_regi ster_sclr

אין SCLR0 SCLR1

Coefficient_0 Configuration

coef0_0 עד coef0_7

0x00000 0xFFFFFFF

Coefficient_1 Configuration

coef1_0 עד coef1_7

0x00000 0xFFFFFFF

Coefficient_2 Configuration

coef2_0 עד coef2_7

0x00000 0xFFFFFFF

Coefficient_3 Configuration

coef3_0 עד coef3_7

0x00000 0xFFFFFFF

8.6.5. לשונית מצבר

טבלה 34. לשונית מצבר

פָּרָמֶטֶר

פרמטר שנוצר IP

עֵרֶך

להפעיל מצבר?

מַצבֵּר

כן לא

מהו סוג פעולת המצבר?

accum_directi ADD,

תַת

ערך ברירת מחדל NONE
אַף לֹא אֶחָד
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

תֵאוּר
מציין את המקור הנקה האסינכרוני עבור אוגר הקלט coefsel. עליך לבחור באפשרות Register the coefsel input כדי להפעיל פרמטר זה.
מציין את המקור הנקה הסינכרוני עבור אוגר הקלט coefsel. עליך לבחור באפשרות Register the coefsel input כדי להפעיל פרמטר זה.
מציין את ערכי המקדם עבור מכפיל ראשון זה. מספר הביטים חייב להיות זהה למצוין בכמה רחב צריך להיות רוחב ה-coef? פָּרָמֶטֶר. עליך לבחור COEF או CONSTANT עבור מצב preader כדי להפעיל פרמטר זה.
מציין את ערכי המקדם עבור מכפיל שני זה. מספר הביטים חייב להיות זהה למצוין בכמה רחב צריך להיות רוחב ה-coef? פָּרָמֶטֶר. עליך לבחור COEF או CONSTANT עבור מצב preader כדי להפעיל פרמטר זה.
מציין את ערכי המקדם עבור מכפיל שלישי זה. מספר הביטים חייב להיות זהה למצוין בכמה רחב צריך להיות רוחב ה-coef? פָּרָמֶטֶר. עליך לבחור COEF או CONSTANT עבור מצב preader כדי להפעיל פרמטר זה.
מציין את ערכי המקדם עבור מכפיל רביעי זה. מספר הביטים חייב להיות זהה למצוין בכמה רחב צריך להיות רוחב ה-coef? פָּרָמֶטֶר. עליך לבחור COEF או CONSTANT עבור מצב preader כדי להפעיל פרמטר זה.

ערך ברירת מחדל NO
לְהוֹסִיף

תֵאוּר
בחר YES כדי להפעיל את המצבר. עליך לבחור רישום פלט של יחידת האסף בעת שימוש בתכונת מצבר.
מציין את פעולת המצבר: · ADD לפעולת חיבור · SUB לפעולת חיסור. עליך לבחור כן עבור הפעל מצבר? פרמטר כדי לאפשר אפשרות זו.
נִמשָׁך…

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

פָּרָמֶטֶר
Preload Constant הפעל קבוע טעינה מראש

פרמטר שנוצר IP

עֵרֶך

gui_ena_prelo On

ad_const

כבוי

לאיזה כניסת יציאה לצבירה מחוברת?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

בחר ערך עבור loadconst_val מראש 0 – 64

קָבוּעַ

מהו המקור לכניסת שעון?

gui_accum_sl oad_register_ שעון

שעון0 שעון1 שעון2

מהו המקור לקלט ברור אסינכרוני?

gui_accum_sl oad_register_ aclr

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני?

gui_accum_sl oad_register_ sclr

אין SCLR0 SCLR1

אפשר מצבר כפול

gui_double_a On

גמור

כבוי

ערך ברירת מחדל

תֵאוּר

כבוי

אפשר את accum_sload or

sload_accum אותות וקלט רישום

כדי לבחור באופן דינמי את הקלט ל-

מַצבֵּר.

כאשר accum_sload נמוך או sload_accum, פלט המכפיל מוזן לתוך המצבר.

כאשר accum_sload הוא גבוה או sload_accum, קבוע טעינה מוקדמת שצוין על ידי המשתמש מוזן לתוך המצבר.

עליך לבחור כן עבור הפעל מצבר? פרמטר כדי לאפשר אפשרות זו.

ACCUM_SL OAD

מציין את ההתנהגות של אות accum_sload/ sload_accum.
ACCUM_SLOAD: כונן accum_sload נמוך כדי לטעון את פלט המכפיל אל המצבר.
SLOAD_ACCUM: כונן sload_accum גבוה כדי לטעון את פלט המכפיל אל המצבר.
עליך לבחור באפשרות Enable Preload constante כדי להפעיל פרמטר זה.

ציין את הערך הקבוע הקבוע מראש.

ערך זה יכול להיות 2N כאשר N הוא הערך הקבוע מראש.

כאשר N=64, הוא מייצג אפס קבוע.

עליך לבחור באפשרות Enable Preload constante כדי להפעיל פרמטר זה.

שעון 0

בחר Clock0 , Clock1 או Clock2 כדי לציין את אות השעון המבוא עבור register accum_sload/sload_accum.
עליך לבחור באפשרות Enable Preload constante כדי להפעיל פרמטר זה.

אַף לֹא אֶחָד

מציין את המקור הנקה האסינכרוני עבור האוגר accum_sload/sload_accum.
עליך לבחור באפשרות Enable Preload constante כדי להפעיל פרמטר זה.

אַף לֹא אֶחָד

מציין את המקור הסינכרוני הנקה עבור האוגר accum_sload/sload_accum.
עליך לבחור באפשרות Enable Preload constante כדי להפעיל פרמטר זה.

כבוי

מאפשר את אוגר המצבר הכפול.

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 54

שלח משוב

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. לשונית סיסטולית/שרשרת

טבלה 35. לשונית Adder סיסטולי/שרשרת

פרמטר הפעל מוסיף שרשרת

פרמטר שנוצר IP

עֵרֶך

chainout_add YES,

לֹא

מהו סוג פעולת ה-chainout adder?

chainout_add ADD,

er_direction

תַת

לאפשר קלט 'שלילה' עבור מוסיף chainout?

Port_ngate

PORT_USED, PORT_UNUSED

לרשום קלט 'שלילה'? negate_registr er

לא רשום, CLOCK0, CLOCK1, CLOCK2, CLOCK3

מהו המקור לקלט ברור אסינכרוני?

negate_aclr

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני?

negate_sclr

אין SCLR0 SCLR1

עיכוב סיסטולי
אפשר אוגרי השהיה סיסטוליים

gui_systolic_d פועל

לעזאזל

כבוי

מהו המקור לכניסת שעון?

gui_systolic_d CLOCK0,

elay_clock

שעון1,

ערך ברירת מחדל
לֹא

תֵאוּר
בחר כן כדי להפעיל את מודול התוספת של שרשרת.

לְהוֹסִיף

מציין את פעולת הוספת השרשרת.
עבור פעולת חיסור, יש לבחור SIGNED עבור מהי תבנית הייצוג עבור כניסות מכפילים A? ומהו פורמט הייצוג עבור כניסות מכפילים B? בכרטיסייה מכפילים.

PORT_UN בשימוש

בחר PORT_USED כדי לאפשר שלילת אות קלט.
פרמטר זה אינו חוקי כאשר ה-chainout adder מושבת.

לא נרשם

כדי להפעיל את אוגר הקלט עבור אות קלט שלילי ומציין את אות שעון הכניסה עבור אוגר שלילי.
בחר UNREGISTERED אם אין צורך ברישום הקלט השלילה
פרמטר זה אינו חוקי כאשר אתה בוחר:
· NO עבור Enable chainout adder או
· PORT_UNUSED לאפשר קלט 'שלילה' עבור מוסיף שרשרת? פרמטר או

אַף לֹא אֶחָד

מציין את המקור הברור האסינכרוני עבור האוגר השלילה.
פרמטר זה אינו חוקי כאשר אתה בוחר:
· NO עבור Enable chainout adder או
· PORT_UNUSED לאפשר קלט 'שלילה' עבור מוסיף שרשרת? פרמטר או

אַף לֹא אֶחָד

מציין את המקור הברור הסינכרוני עבור האוגר השלילה.
פרמטר זה אינו חוקי כאשר אתה בוחר:
· NO עבור Enable chainout adder או
· PORT_UNUSED לאפשר קלט 'שלילה' עבור מוסיף שרשרת? פרמטר או

כבוי CLOCK0

בחר באפשרות זו כדי להפעיל מצב סיסטולי. פרמטר זה זמין כאשר אתה בוחר 2, או 4 עבור מה מספר המכפילים? פָּרָמֶטֶר. עליך להפעיל את פלט ה-Register של יחידת התוספת כדי להשתמש באוגרי ההשהיה הסיסטוליים.
מציין את אות השעון המבוא עבור אוגר ההשהיה הסיסטולי.
נִמשָׁך…

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

פָּרָמֶטֶר

פרמטר שנוצר IP

עֵרֶך

שעון2,

מהו המקור לקלט ברור אסינכרוני?

gui_systolic_d elay_aclr

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני?

gui_systolic_d elay_sclr

אין SCLR0 SCLR1

ערך ברירת מחדל
אַף לֹא אֶחָד
אַף לֹא אֶחָד

תֵאוּר
עליך לבחור הפעל אוגרי השהיה סיסטוליים כדי להפעיל אפשרות זו.
מציין את המקור הנקה האסינכרוני עבור אוגר ההשהיה הסיסטולי. עליך לבחור הפעל אוגרי השהיה סיסטוליים כדי להפעיל אפשרות זו.
מציין את המקור הסינכרוני הנקה עבור אוגר ההשהיה הסיסטולי. עליך לבחור הפעל אוגרי השהיה סיסטוליים כדי להפעיל אפשרות זו.

8.6.7. לשונית צנרת

טבלה 36. לשונית צנרת

תצורת צנרת פרמטר

פרמטר שנוצר IP

עֵרֶך

האם ברצונך להוסיף אוגר צינור לקלט?

gui_pipelining לא, כן

ערך ברירת מחדל
לֹא

נא לציין את

חֶבִיוֹן

מספר שעון האחזור

מחזורים

כל ערך גדול מ-0 מ-0

מהו המקור לכניסת שעון?

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

מהו המקור לקלט ברור אסינכרוני?

gui_input_late ncy_aclr

אין ACLR0 ACLR1

מהו המקור לקלט ברור סינכרוני?

gui_input_late ncy_sclr

אין SCLR0 SCLR1

שעון0 אין אף אחד

תֵאוּר
בחר כן כדי לאפשר רמה נוספת של אוגר צינור לאותות הקלט. עליך לציין ערך גדול מ-0 עבור נא לציין את הפרמטר של מספר מחזורי שעון האחזור.
מציין את זמן האחזור הרצוי במחזורי שעון. רמה אחת של אוגר צינור = חביון 1 במחזור השעון. עליך לבחור YES עבור האם ברצונך להוסיף אוגר צינור לקלט? כדי לאפשר אפשרות זו.
בחר Clock0 , Clock1 או Clock2 כדי להפעיל ולציין את אות השעון המבוא של אוגר הצינור. עליך לבחור YES עבור האם ברצונך להוסיף אוגר צינור לקלט? כדי לאפשר אפשרות זו.
מציין את מקור הניקוי האסינכרוני של האוגר עבור אוגר הצינור הנוסף. עליך לבחור YES עבור האם ברצונך להוסיף אוגר צינור לקלט? כדי לאפשר אפשרות זו.
מציין את מקור הניקוי הסינכרוני של האוגר עבור אוגר הצינור הנוסף. עליך לבחור YES עבור האם ברצונך להוסיף אוגר צינור לקלט? כדי לאפשר אפשרות זו.

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 56

שלח משוב

683490 | 2020.10.05 שלח משוב

9. ALTMEMMULT (מכפיל מקדם קבוע מבוסס זיכרון) ליבת IP

תְשׁוּמַת לֵב:

אינטל הסירה את התמיכה ב-IP זה בגרסה 20.3 של Intel Quartus Prime Pro. אם ליבת ה-IP בעיצוב שלך מכוונת להתקנים ב-Intel Quartus Prime Pro Edition, אתה יכול להחליף את ה-IP ב-LPM_MULT Intel FPGA IP או ליצור מחדש את ה-IP ולהדר את העיצוב שלך באמצעות תוכנת Intel Quartus Prime Standard Edition.

ליבת ה-IP ALTMEMMULT משמשת ליצירת מכפילים מבוססי זיכרון באמצעות בלוקי זיכרון על-שבב המצויים ב-Intel FPGAs (עם בלוקי זיכרון M512, M4K, M9K ו-MLAB). ליבת IP זו שימושית אם אין לך מספיק משאבים כדי ליישם את המכפילים באלמנטים לוגיים (LEs) או במשאבי מכפיל ייעודיים.
ליבת ALTMEMMULT IP היא פונקציה סינכרונית הדורשת שעון. ליבת ה-IP ALTMEMMULT מיישמת מכפיל עם התפוקה והשהייה הקטנים ביותר האפשריים עבור סט נתון של פרמטרים ומפרטים.
האיור הבא מציג את היציאות עבור ליבת ALTMEMMULT IP.

איור 21. יציאות ALTMEMMULT

ALTMEMMULT

data_in[] sload_data coeff_in[]

result[] result_valid load_done

sload_coeff

שעון sclr
אינסט

תכונות מידע קשורות בעמוד 71

9.1. תכונות
ליבת ALTMEMMULT IP מציעה את התכונות הבאות: · יוצר רק מכפילים מבוססי זיכרון באמצעות בלוקי זיכרון על-שבב שנמצאים ב-
Intel FPGAs · תומך ברוחב נתונים של 1 סיביות · תומך בפורמט ייצוג נתונים חתומים ובלתי חתומים · תומך בצנרת עם חביון פלט קבוע

ISO 9001:2015 רשום

9. ALTMEMMULT (מכפיל מקדם קבוע מבוסס זיכרון) ליבת IP 683490 | 2020.10.05
· מאחסן קבועים מרובים בזיכרון גישה אקראית (RAM)
· מספק אפשרות לבחור את סוג בלוק RAM
· תומך ביציאות קלט אופציונליות סינכרוניות ברורות ובקרת עומס
9.2. אב טיפוס של Verilog HDL
אב הטיפוס הבא של Verilog HDL ממוקם ב-Verilog Design File (.v) altera_mf.v ב- ספריית סינתזה של eda.
module altmemmult #( פרמטר coeff_representation = "SIGNED", פרמטר מקדם0 = "UNUSED", פרמטר data_representation = "SIGNED", פרמטר intended_device_family = "unused", פרמטר max_clock_cycles_per_result = 1, פרמטר number_of_coefficients = 1, פרמטר ram_block",_type = "AUTO total_latency = 1, פרמטר width_c = 1, פרמטר width_d = 1, פרמטר width_r = 1, פרמטר width_s = 1, פרמטר lpm_type = "altmemmult", פרמטר lpm_hint = "unused") (שעון חוט קלט, חוט קלט [width_c-1: 0]coeff_in, חוט קלט [width_d-1:0] data_in, חוט פלט load_done, תוצאת חוט פלט [width_r-1:0], תוצאת חוט פלט, קלט חוט sclr, חוט קלט [width_s-1:0] sel, קלט חוט sload_coeff, חוט קלט sload_data)/* סינתזה syn_black_box=1 */; endmodule
9.3. הצהרת רכיבי VHDL
הצהרת רכיבי VHDL ממוקמת בעיצוב VHDL File (.vhd) altera_mf_components.vhd ב- ספריית librariesvhdlaltera_mf.
רכיב altmemmult גנרי ( coeff_representation:string := "SIGNED"; coefficient0:string := "UNUSED"; data_representation:string := "SIGNED"; intended_device_family:string := "unused"; max_clock_cycles_per_result:natural_natural := := 1; ram_block_type:string := "AUTO"; total_latency:natural; width_c:natural; width_d:natural; width_r:natural; width_s:natural := 1; lpm_hint:string := "UNUSED"; lpm_type:string := "altmemmult"); port( clock:in std_logic; coeff_in:in std_logic_vector(width_c-1 downto 1) := (אחרים => '0'); data_in:in std_logic_vector(width_d-0 downto 1);

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 58

שלח משוב

9. ALTMEMMULT (מכפיל מקדם קבוע מבוסס זיכרון) ליבת IP 683490 | 2020.10.05

load_done:out std_logic; result:out std_logic_vector(width_r-1 downto 0); result_valid:out std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (אחרים => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); רכיב קצה;

9.4. יציאות

הטבלאות הבאות מפרטות את יציאות הקלט והפלט עבור ליבת ה-IP ALTMEMMULT.

טבלה 37. יציאות קלט ALTMEMMULT

שם הנמל

דָרוּשׁ

תֵאוּר

שָׁעוֹן

כֵּן

קלט שעון למכפיל.

coeff_in[]

לֹא

יציאת קלט מקדם עבור המכפיל. גודל יציאת הקלט תלוי בערך הפרמטר WIDTH_C.

data_in[]

כֵּן

יציאת קלט נתונים למכפיל. גודל יציאת הקלט תלוי בערך הפרמטר WIDTH_D.

sclr

לֹא

קלט ברור סינכרוני. אם לא נעשה בו שימוש, ערך ברירת המחדל פעיל גבוה.

sel[]

לֹא

בחירת מקדם קבוע. גודל יציאת הקלט תלוי ב-WIDTH_S

ערך פרמטר.

sload_coeff

לֹא

יציאת כניסה של מקדם עומס סינכרוני. מחליף את ערך המקדם הנוכחי שנבחר בערך שצוין בקלט coeff_in.

sload_data

לֹא

יציאת כניסת נתוני עומס סינכרוני. אות המציין פעולת כפל חדשה ומבטל כל פעולת כפל קיימת. אם לפרמטר MAX_CLOCK_CYCLES_PER_RESULT יש ערך של 1, מתעלמים מיציאת הקלט sload_data.

טבלה 38. יציאות פלט ALTMEMMULT

שם הנמל

דָרוּשׁ

תֵאוּר

תוֹצָאָה[]

כֵּן

יציאת פלט מכפיל. גודל יציאת הקלט תלוי בערך הפרמטר WIDTH_R.

תוצאה_תקף

כֵּן

מציין מתי הפלט הוא תוצאה חוקית של כפל שלם. אם לפרמטר MAX_CLOCK_CYCLES_PER_RESULT יש ערך של 1, לא נעשה שימוש ביציאת הפלט result_valid.

טעינה_בוצע

לֹא

מציין מתי המקדם החדש סיים את הטעינה. האות load_done קובע כאשר מקדם חדש סיים את הטעינה. אלא אם כן האות load_done גבוה, לא ניתן לטעון ערך מקדם אחר לזיכרון.

9.5. פרמטרים

הטבלה הבאה מפרטת את הפרמטרים של ליבת ה-IP ALTMEMMULT.

טבלה 39.
WIDTH_D WIDTH_C

ALTMEMMULT פרמטרים
שם פרמטר

סוג נדרש

תֵאוּר

מספר שלם כן

מציין את הרוחב של יציאת data_in[].

מספר שלם כן

מציין את הרוחב של היציאה coeff_in[]. נמשך…

שלח משוב

Intel FPGA Integer Arithmetic IP Cores מדריך למשתמש 59

9. ALTMEMMULT (מכפיל מקדם קבוע מבוסס זיכרון) ליבת IP 683490 | 2020.10.05

שם פרמטר WIDTH_R WIDTH

מסמכים / משאבים

Intel FPGA Inger Arithmetic Cores IP [pdfמדריך למשתמש
ליבות IP אריתמטיות FPGA מספר שלם, ליבות IP אריתמטיות שלמות, ליבות IP אריתמטיות, ליבות IP

הפניות

מדריך למשתמש

ליבות IP אריתמטיות FPGA מספר שלם

מסמכים / משאבים

הפניות

השאר תגובה

בטל תשובה