intel Pesan Kesalahan Daftar Unloader FPGA IP
Pesan Kesalahan Daftar Unloader Panduan Pengguna Intel® FPGA IP Core
Pesan Kesalahan Register Unloader Intel® FPGA IP core (altera_emr_unloader) membaca dan menyimpan data dari sirkuit deteksi kesalahan yang diperkeras di perangkat Intel FPGA yang didukung. Anda dapat menggunakan antarmuka logika Avalon® Streaming (Avalon-ST) inti IP Unloader Pesan Kesalahan untuk membaca EMR perangkat.
Gambar 1. Pesan Error Register Unloader Block Diagram
Saat perangkat keras memperbarui konten EMR, inti IP membaca (atau membongkar) dan melakukan deserialisasi konten EMR, dan mengizinkan logika lain (seperti inti IP Intel FPGA Advanced SEU Detection IP, inti IP Intel FPGA Fault Injection, atau logika pengguna) untuk mengakses konten EMR secara bersamaan.
Fitur
- Mengambil dan menyimpan isi pesan register kesalahan untuk perangkat Intel FPGA
- Mengizinkan injeksi nilai konten register EMR tanpa mengubah bit CRAM
- Antarmuka Avalon (-ST).
- Instansiasi mudah dengan GUI editor parameter
- Menghasilkan sintesis VHDL atau Verilog HDL files
Dukungan Perangkat Inti IP
Perangkat berikut mendukung inti IP Unloader Daftar Pesan Kesalahan:
Tabel 1. Dukungan Perangkat Inti IP
| Perangkat Lunak Desain | Dukungan Perangkat Inti IP |
| Intel Quartus® Edisi Prime Pro | Perangkat Intel Arria® 10 dan Intel Cyclone® 10 GX |
| Intel Quartus Edisi Standar Perdana | Perangkat Arria V, Arria II GX/GZ, Intel Arria 10, Cyclone V, Stratix® IV, dan Stratix V |
Pemanfaatan Sumber Daya dan Kinerja
Perangkat lunak Intel Quartus Prime menghasilkan perkiraan sumber daya berikut untuk perangkat FPGA Cyclone V (5CGXFC7C7F23C8). Hasil untuk perangkat lain yang didukung serupa.
Tabel 2. Pesan Error Register Unloader IP Core Device Resource Utilization
| Perangkat | Sedekah | Register Logika | M20K | |
| Utama | Sekunder | |||
| 5CGXFC7C7F23C8 | 37 | 128 | 33 | 0 |
Deskripsi Fungsional
Perangkat Intel FPGA yang didukung memiliki daftar pesan kesalahan yang menunjukkan terjadinya kesalahan CRC di RAM konfigurasi (CRAM). Kesalahan CRAM dapat terjadi karena gangguan peristiwa tunggal (SEU). Anda dapat menggunakan antarmuka logika Avalon-ST dari Error Message Register Unloader IP core untuk mengakses EMR perangkat FPGA. Untuk mantanample, Anda dapat menggunakan inti IP Unloader Daftar Pesan Kesalahan dengan Intel FPGA Fault Injection dan Intel FPGA Advanced SEU Detection IP core untuk mengakses informasi EMR perangkat. Pesan Error Register Unloader IP core memonitor EMR perangkat. Saat perangkat keras memperbarui konten EMR, inti IP membaca (atau membongkar) dan menghapus serial konten EMR. Inti IP memungkinkan logika lain (seperti inti IP Intel FPGA Advanced SEU Detection, inti IP Injeksi Kesalahan Intel FPGA, atau logika pengguna) untuk mengakses konten EMR secara bersamaan. Seperti yang ditunjukkan dalam #unique_1/unique_1_Connect_42_image_fbb_3mm_gs di halaman 3, inti IP Pesan Kesalahan Register Unloader memberi contoh inti IP Verifikasi Kesalahan CRC untuk beberapa perangkat.
Catatan: Untuk informasi lebih lanjut tentang dukungan SEU untuk perangkat FPGA Anda, lihat bab mitigasi SEU buku pegangan perangkat.
Daftar Pesan Kesalahan
Beberapa perangkat FPGA gangguan peristiwa tunggal (SEU) berisi sirkuit deteksi kesalahan bawaan untuk mendeteksi flip di salah satu bit CRAM perangkat karena kesalahan ringan. Penetapan bit untuk EMR perangkat berbeda-beda menurut keluarga perangkat. Untuk detail tentang bit EMR untuk keluarga perangkat FPGA Anda, lihat bab mitigasi SEU buku pegangan perangkat.
Sinyal
Tabel 3. Pesan Error Register Unloader Signals
| Sinyal | Lebar | Arah | Keterangan |
| jam | 1 | Masukan | Sinyal jam masukan. |
| mengatur ulang | 1 | Masukan | Sinyal reset logika aktif-tinggi. |
| emr_read | 1 | Masukan | Opsional. Sinyal aktif-tinggi ini memulai membaca ulang konten EMR saat ini. Konten EMR diperbarui saat perangkat mendeteksi kesalahan baru. EMR mengandung kesalahan sampai kesalahan baru terdeteksi, bahkan jika penggosokan internal atau eksternal memperbaiki kesalahan tersebut. |
| kesalahan crc | 1 | Keluaran | Menunjukkan deteksi kesalahan CRC. Sinyal ini disinkronkan ke port jam dari inti IP Pembongkar Pesan Kesalahan. |
| crcerror_pin | 1 | Keluaran | Hubungkan sinyal ini ke pin CRC_Error. Sinyal ini sinkron dengan osilator internal perangkat. |
| crcerror_clk | 1 | Masukan | Kesalahan CRC Verifikasi sinyal jam masukan inti IP. |
| crcerror_reset | 1 | Masukan | Kesalahan CRC Verifikasi sinyal reset logika aktif-tinggi inti IP. |
| emr[N-1:0] | 46, 67, atau 78 | Keluaran | Port data ini berisi konten daftar pesan kesalahan perangkat, sebagaimana ditentukan dalam bab mitigasi SEU buku pegangan perangkat:
• Perangkat Intel Arria 10 dan Intel Cyclone 10 GX memiliki EMR 78-bit • Perangkat Stratix V, Arria V, dan Cyclone V memiliki EMR 67-bit • Perangkat lama memiliki EMR 46-bit Sinyal keluaran EMR sesuai dengan definisi antarmuka Avalon-ST. N adalah 46, 67, atau 78. |
| emr_valid | 1 | Keluaran | Aktif tinggi saat isi sinyal emr valid. Sinyal ini sesuai dengan definisi antarmuka Avalon. |
| emr_error | 1 | Keluaran | Sinyal ini aktif tinggi ketika transfer keluaran EMR saat ini mengalami kesalahan dan harus diabaikan. Biasanya, sinyal ini menunjukkan bahwa jam input EMR terlalu lambat. Sinyal ini sesuai dengan definisi antarmuka Avalon. |
| endoffullchip | 1 | Keluaran | Sinyal output opsional yang menunjukkan akhir dari setiap siklus deteksi kesalahan chip penuh untuk seluruh perangkat. Hanya perangkat Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V, dan Cyclone V. |
Waktu
Inti IP Unloader Daftar Pesan Kesalahan memerlukan dua siklus jam untuk sirkuit pesan kesalahan perangkat, ditambah siklus jam input Pesan Kesalahan Daftar Unloader tambahan berikut untuk membongkar konten EMR: N + 3 di mana N adalah lebar sinyal emr.
- 122 siklus jam untuk perangkat Intel Arria 10 dan Intel Cyclone 10 GX
- 70 siklus jam untuk perangkat Stratix V, Arria V, dan Cyclone V
- 49 siklus jam untuk perangkat Stratix IV dan Arria II GZ/GX
Perilaku Pengaturan Waktu IP (Perangkat Intel Arria 10 dan Intel Cyclone 10 GX)
Bentuk gelombang berikut menunjukkan perilaku pengaturan waktu inti IP Unloader Pesan Kesalahan untuk Intel Arria 10 dan perangkat Intel Cyclone 10 GX.
Gambar 2. Sinyal emr_valid untuk Error yang Dapat Dikoreksi (0 < Tipe Berbasis Kolom < 3'b111) Diagram Waktu
Gambar 3. Sinyal emr_valid untuk Kesalahan yang Dapat Diperbaiki setelah Penyalaan Saja (Jenis Berbasis Kolom == 3'b0)
Catatan: Saat pertama kali dimuat dengan bitstream, FPGA mengeksekusi EDCRC berbasis Frame satu kali, menghitung bit cek berbasis kolom dan mengubahnya menjadi EDCRC berbasis kolom. Diagram waktu ini merujuk pada kesalahan yang terdeteksi selama EDCRC berbasis bingkai.
Gambar 4. Sinyal emr_valid untuk Kesalahan yang Tidak Dapat Dikoreksi
Gambar 5. Timing Diagram emr_error
Semua Pengaturan Waktu Perangkat Lain
Bentuk gelombang berikut menunjukkan perilaku waktu inti IP Unloader Daftar Pesan Kesalahan untuk perangkat Stratix V, Stratix IV, Arria V, Arria II GZ/GX, dan Cyclone V.
Gambar 6. Diagram Timing emr_read
Gambar 7. Timing Diagram emr_valid
Gambar 8. Contohample Diagram Waktu Kesalahan ESDM
- Dalam kasus 2 kesalahan SEU berturut-turut, inti IP menegaskan emr_error untuk konten EMR yang hilang.
- Inti IP menegaskan emr_error jika mendeteksi tepi jatuh pulsa crcerror untuk kesalahan berikutnya, sebelum inti IP memuat konten sebelumnya dari register pembaruan pengguna EMR ke dalam register geser pengguna.
- Sisi naik dari crcerror deasserts emr_error.
- emr_error adalah status sistem yang kritis dan dapat menunjukkan bahwa jam masukan Unloader Pesan Kesalahan terlalu lambat.
Pengaturan Parameter
Tabel 4. Pesan Error Register Unloader Parameter
| Parameter | Nilai | Bawaan | Keterangan |
| Pembagi jam periksa kesalahan CRC | 1, 2, 4, 8, 16,
32, 64, 128, 256 |
2 | Menunjukkan nilai pembagi jam deteksi kesalahan untuk diterapkan ke osilator internal. Jam yang terbagi menggerakkan fungsi CRC internal. Pengaturan ini harus cocok dengan ERROR_CHECK_FREQUENCY_DIVISOR
Pengaturan Intel Quartus Prime File (.qsf) pengaturan, jika tidak, perangkat lunak mengeluarkan peringatan. Perangkat Stratix IV dan Arria II tidak mendukung nilai 1. |
| Aktifkan Virtual JTAG Injeksi kesalahan CRC | Aktif, nonaktif | Mati | Mengaktifkan fungsionalitas sumber dan probe dalam sistem (ISSP) untuk menyuntikkan konten register EMR melalui JTAG antarmuka tanpa mengubah nilai CRAM. Gunakan antarmuka ini untuk memecahkan masalah logika pengguna yang terhubung ke inti. |
| Frekuensi jam masukan | Setiap | Frekuensi 50 MHz | Menentukan frekuensi jam masukan inti IP Unloader Pesan Kesalahan. Opsi ini berlaku bila Jam input didorong dari Osilator Internal parameter tidak aktif. |
| Jam input didorong dari Osilator Internal | Aktif, nonaktif | Mati | Menunjukkan bahwa osilator internal menyediakan jam input inti. Aktifkan parameter ini jika osilator internal menggerakkan jam input inti desain pengguna.
Catatan: Frekuensi osilator internal tidak terpengaruh oleh pembagi jam periksa kesalahan CRC. |
| Kesalahan CRC Verifikasi frekuensi jam masukan | 10 – 50MHz | Frekuensi 50 MHz | Menentukan Kesalahan CRC Verifikasi frekuensi clock input inti IP (ALTERA_CRCERROR_VERIFY).
Perangkat Stratix IV dan Arria II saja. |
| Penyelesaian siklus Deteksi Kesalahan chip penuh | Aktif, nonaktif | Mati | Opsional. Nyalakan untuk menegaskan sinyal ini di akhir setiap siklus deteksi kesalahan chip penuh.
Hanya perangkat Stratix V, Intel Arria 10, Arria V, Cyclone V, dan Intel Cyclone 10 GX. |
Menginstal dan Melisensikan Intel FPGA IP Cores
Penginstalan perangkat lunak Intel Quartus Prime mencakup pustaka Intel FPGA IP. Pustaka ini menyediakan banyak inti IP yang berguna untuk penggunaan produksi Anda tanpa memerlukan lisensi tambahan. Beberapa inti Intel FPGA IP memerlukan pembelian lisensi terpisah untuk penggunaan produksi. Mode Evaluasi Intel FPGA IP memungkinkan Anda untuk mengevaluasi inti IP Intel FPGA berlisensi ini dalam simulasi dan perangkat keras, sebelum memutuskan untuk membeli lisensi inti IP produksi penuh. Anda hanya perlu membeli lisensi produksi penuh untuk inti IP Intel berlisensi setelah Anda menyelesaikan pengujian perangkat keras dan siap menggunakan IP dalam produksi. Perangkat lunak Intel Quartus Prime menginstal inti IP di lokasi berikut secara default:
Gambar 9. Jalur Instalasi Inti IP
Tabel 5. Lokasi Pemasangan Inti IP
| Lokasi | Perangkat lunak | Platform |
| :\intelFPGA_pro\quartus\ip\altera | Edisi Intel Quartus Prime Pro | Jendela* |
| :\intelFPGA\quartus\ip\altera | Intel Quartus Edisi Standar Perdana | Jendela |
| :/intelFPGA_pro/quartus/ip/altera | Edisi Intel Quartus Prime Pro | Linux * |
| :/intelFPGA/quartus/ip/altera | Intel Quartus Edisi Standar Perdana | Bahasa Indonesia: Sistem Operasi Linux |
Menyesuaikan dan Menghasilkan Inti IP
Anda dapat menyesuaikan inti IP untuk mendukung berbagai macam aplikasi. Katalog Intel Quartus Prime IP dan editor parameter memungkinkan Anda dengan cepat memilih dan mengonfigurasi port inti IP, fitur, dan keluaran files.
Katalog IP dan Editor Parameter
Katalog IP menampilkan inti IP yang tersedia untuk proyek Anda, termasuk IP Intel FPGA dan IP lain yang Anda tambahkan ke jalur pencarian Katalog IP.. Gunakan fitur Katalog IP berikut untuk menemukan dan menyesuaikan inti IP:
- Filter Katalog IP untuk Menampilkan IP untuk keluarga perangkat aktif atau Tampilkan IP untuk semua keluarga perangkat. Jika Anda tidak memiliki proyek yang terbuka, pilih Keluarga Perangkat di Katalog IP.
- Ketik di bidang Pencarian untuk menemukan nama inti IP penuh atau sebagian di Katalog IP.
- Klik kanan nama inti IP di Katalog IP untuk menampilkan detail tentang perangkat yang didukung, untuk membuka folder instalasi inti IP, dan untuk tautan ke dokumentasi IP.
- Klik Pencarian untuk IP Mitra untuk mengakses informasi IP mitra di web.
Editor parameter meminta Anda untuk menentukan nama variasi IP, port opsional, dan output file pilihan generasi Editor parameter menghasilkan IP Intel Quartus Prime tingkat atas file (.ip) untuk variasi IP dalam proyek Intel Quartus Prime Pro Edition. Editor parameter menghasilkan IP Quartus tingkat atas file (.qip) untuk variasi IP dalam proyek Intel Quartus Prime Standard Edition. Ini files mewakili variasi IP dalam proyek, dan menyimpan informasi parameterisasi.
Gambar 10. Editor Parameter IP (Intel Quartus Prime Pro Edition)
Gambar 11. Editor Parameter IP (Intel Quartus Prime Standard Edition)
Editor Parameter
Editor parameter membantu Anda mengonfigurasi port, parameter, dan output inti IP file pilihan generasi Kontrol editor parameter dasar mencakup yang berikut ini:
- Gunakan jendela Preset untuk menerapkan nilai parameter prasetel untuk aplikasi tertentu (untuk core tertentu).
- Gunakan jendela Detail untuk view deskripsi port dan parameter, dan klik tautan ke dokumentasi.
- Klik Generate ➤ Generate Testbench System untuk menghasilkan sistem testbench (untuk core tertentu).
- Klik Hasilkan ➤ Hasilkan Kelample Design untuk menghasilkan example design (untuk core tertentu).
- Klik Validasi Integritas Sistem untuk memvalidasi komponen generik sistem terhadap pengiring files. (Hanya sistem Perancang Platform)
- Klik Sinkronkan Semua Info Sistem untuk memvalidasi komponen generik sistem terhadap pengiring files. (Hanya sistem Perancang Platform)
Katalog IP juga tersedia di Perancang Platform (View ➤ Katalog IP). Katalog IP Perancang Platform mencakup interkoneksi sistem eksklusif, pemrosesan video dan gambar, serta IP tingkat sistem lainnya yang tidak tersedia dalam Katalog IP Intel Quartus Prime. Lihat Membuat Sistem dengan Desainer Platform atau Membuat Sistem dengan Desainer Platform (Standar) untuk informasi masing-masing tentang penggunaan IP dalam Desainer Platform (Standar) dan Desainer Platform
Informasi Terkait
- Membuat Sistem dengan Perancang Platform
- Membuat Sistem dengan Perancang Platform (Standar) (Standar)
Menentukan Parameter dan Opsi Inti IP
Ikuti langkah-langkah ini untuk menentukan parameter dan opsi inti IP.
- Dalam Katalog Platform Designer IP (Alat ➤ Katalog IP), temukan dan klik dua kali nama inti IP untuk menyesuaikan. Editor parameter muncul.
- Tentukan nama tingkat teratas untuk variasi IP khusus Anda. Nama ini mengidentifikasi variasi inti IP files di proyek Anda. Jika diminta, tentukan juga keluarga dan keluaran perangkat FPGA target file preferensi HDL. Klik Oke.
- Tentukan parameter dan opsi untuk variasi IP Anda:
- Secara opsional, pilih nilai parameter prasetel. Preset menentukan semua nilai parameter awal untuk aplikasi tertentu (jika disediakan).
- Tentukan parameter yang menentukan fungsionalitas inti IP, konfigurasi port, dan fitur khusus perangkat.
- Tentukan opsi untuk pembuatan netlist pengaturan waktu, model simulasi, testbench, atau exampdesain file (jika ada).
- Tentukan opsi untuk memproses inti IP files di alat EDA lainnya.
- Klik Selesai untuk menghasilkan sintesis dan opsional lainnya files cocok dengan spesifikasi variasi IP Anda. Editor parameter menghasilkan variasi IP .qsys tingkat atas file dan HDL files untuk sintesis dan simulasi. Beberapa inti IP juga secara bersamaan menghasilkan testbench atau example desain untuk pengujian perangkat keras.
- Untuk membuat testbench simulasi, klik Generate ➤ Generate Testbench System. Hasilkan Sistem Testbench tidak tersedia untuk beberapa inti IP yang tidak menyediakan testbench simulasi.
- Untuk menghasilkan ex HDL tingkat atasampfile untuk verifikasi hardware, klik Generate ➤ HDL Example. Hasilkan ➤ HDL Exampfile tidak tersedia untuk beberapa inti IP.
Variasi IP tingkat atas ditambahkan ke proyek Intel Quartus Prime saat ini. Klik Proyek ➤ Tambah/Hapus Files di Project untuk menambahkan .qsys (Intel Quartus Prime Standard Edition) atau .ip (Intel Quartus Prime Pro Edition) secara manual file ke sebuah proyek. Buat penugasan pin yang sesuai untuk menghubungkan port.
Output Generasi Inti (Intel Quartus Prime Pro Edition)
Perangkat lunak Intel Quartus Prime menghasilkan output berikut file struktur untuk masing-masing inti IP yang bukan bagian dari sistem Perancang Platform.
Gambar 12. Keluaran Generasi Inti IP Individual (Intel Quartus Prime Pro Edition)
Tabel 6. Keluaran Files dari Intel FPGA IP Generation
| File Nama | Keterangan |
| <ip_Anda>.ip | Variasi IP tingkat atas file yang berisi parameterisasi inti IP dalam proyek Anda. Jika variasi IP merupakan bagian dari sistem Perancang Platform, editor parameter juga menghasilkan .qsys file. |
| <ip_Anda>.cmp | Deklarasi Komponen VHDL (.cmp) file adalah sebuah teks file yang berisi definisi generik dan port lokal yang Anda gunakan dalam desain VHDL files. |
| <ip_Anda>_generasi.rpt | Log pembuatan IP atau Platform Designer file. Menampilkan ringkasan pesan selama pembuatan IP. |
| lanjutan… | |
| File Nama | Keterangan |
| <ip_Anda>.qgsimc (khusus sistem Perancang Platform) | Caching simulasi file yang membandingkan .qsys dan .ip files dengan parameterisasi sistem Perancang Platform dan inti IP saat ini. Perbandingan ini menentukan apakah Perancang Platform dapat melewati regenerasi HDL. |
| <ip_Anda>.qgsynth (hanya sistem Perancang Platform) | Caching sintesis file yang membandingkan .qsys dan .ip files dengan parameterisasi sistem Perancang Platform dan inti IP saat ini. Perbandingan ini menentukan apakah Perancang Platform dapat melewati regenerasi HDL. |
| <ip_Anda>.qip | Berisi semua informasi untuk mengintegrasikan dan mengkompilasi komponen IP. |
| <ip_Anda>.csv | Berisi informasi tentang status upgrade komponen IP. |
| .bsf | Sebuah representasi simbol dari variasi IP untuk digunakan dalam Diagram Blok Files (.bdf). |
| <ip_Anda>.spd | Masukan file yang diperlukan ip-make-simscript untuk menghasilkan skrip simulasi. .spd file berisi daftar fileyang Anda hasilkan untuk simulasi, bersama dengan informasi tentang memori yang Anda inisialisasi. |
| <ip_Anda>.ppf | Perencana Pin File (.ppf) menyimpan penetapan port dan node untuk komponen IP yang Anda buat untuk digunakan dengan Pin Planner. |
| <ip_Anda>_bb.v | Gunakan kotak hitam Verilog (_bb.v) file sebagai deklarasi modul kosong untuk digunakan sebagai kotak hitam. |
| <ip_Anda>_inst.v atau _inst.vhd | mantan hdlample template instantiasi. Salin dan tempel konten ini file ke dalam HDL Anda file untuk menginstansiasi variasi IP. |
| <ip_Anda>.regmap | Jika IP berisi informasi register, perangkat lunak Intel Quartus Prime akan membuat .regmap file. .regmap file menjelaskan informasi peta register dari antarmuka master dan slave. Ini file melengkapi
.sopcinfo file dengan memberikan informasi register yang lebih rinci tentang sistem. Ini file mengaktifkan tampilan register views dan statistik yang dapat disesuaikan pengguna di Konsol Sistem. |
| <ip_Anda>.svd | Mengizinkan alat Debug Sistem HPS untuk view peta register periferal yang terhubung ke HPS dalam sistem Perancang Platform.
Selama sintesis, perangkat lunak Intel Quartus Prime menyimpan .svd files untuk antarmuka budak yang terlihat oleh master Konsol Sistem di .sof file dalam sesi debug. Konsol Sistem membaca bagian ini, yang diminta Perancang Platform untuk informasi peta pendaftaran. Untuk budak sistem, Perancang Platform mengakses register berdasarkan nama. |
| <ip_Anda>.vip_Anda>.vhd | HDL files yang memberi contoh setiap submodul atau inti IP anak untuk sintesis atau simulasi. |
| pembimbing/ | Berisi skrip msim_setup.tcl untuk menyiapkan dan menjalankan simulasi. |
| aldek/ | Berisi skrip rivierapro_setup.tcl untuk menyiapkan dan menjalankan simulasi. |
| /sinopsis/vcs
/sinopsis/vcsmx |
Berisi skrip shell vcs_setup.sh untuk menyiapkan dan menjalankan simulasi.
Berisi skrip shell vcsmx_setup.sh dan synopsys_sim.setup file untuk mengatur dan menjalankan simulasi. |
| /irama | Berisi skrip shell ncsim_setup.sh dan pengaturan lainnya files untuk menyiapkan dan menjalankan simulasi. |
| /xcelium | Berisi skrip shell simulator Paralel xcelium_setup.sh dan pengaturan lainnya files untuk menyiapkan dan menjalankan simulasi. |
| /submodul | Mengandung HDL files untuk submodul inti IP. |
| <submodul IP>/ | Perancang Platform menghasilkan sub-direktori /synth dan /sim untuk setiap direktori submodule IP yang dihasilkan oleh Perancang Platform. |
Menentukan Parameter dan Opsi Inti IP (Editor Parameter Lama)
Beberapa inti IP menggunakan versi lama dari editor parameter untuk konfigurasi dan pembuatan. Gunakan langkah-langkah berikut untuk mengonfigurasi dan membuat variasi IP menggunakan editor parameter lawas.
Catatan: Editor parameter lama menghasilkan output yang berbeda file struktur daripada editor parameter terbaru. Lihat Menentukan Parameter Inti IP dan Opsi untuk konfigurasi inti IP yang menggunakan editor parameter terbaru
Gambar 13. Editor Parameter Lama
- Di Katalog IP (Alat ➤ Katalog IP), cari dan klik dua kali nama inti IP untuk menyesuaikan. Editor parameter muncul.
- Tentukan nama tingkat atas dan keluaran HDL file ketik untuk variasi IP Anda. Nama ini mengidentifikasi variasi inti IP files di proyek Anda. Klik Oke.
- Tentukan parameter dan opsi untuk variasi IP Anda di editor parameter. Lihat panduan pengguna inti IP Anda untuk informasi tentang parameter inti IP tertentu.
- Klik Selesai atau Hasilkan (bergantung pada versi editor parameter). Editor parameter menghasilkan files untuk variasi IP Anda sesuai dengan spesifikasi Anda. Klik Keluar jika diminta saat pembuatan selesai. Editor parameter menambahkan .qip tingkat atas file ke proyek saat ini secara otomatis.
Catatan: Untuk secara manual menambahkan variasi IP yang dibuat dengan editor parameter lawas ke proyek, klik Proyek ➤ Tambah/Hapus Files di Project dan tambahkan variasi IP .qip file.
Keluaran Generasi Inti IP (Intel Quartus Prime Standard Edition)
Perangkat lunak Intel Quartus Prime Standard Edition menghasilkan salah satu output berikut file struktur untuk masing-masing inti IP yang menggunakan salah satu editor parameter lama.
Gambar 14. Inti IP yang Dihasilkan Files (Editor Parameter Lama)
IP yang dihasilkan File Keluaran A
IP yang dihasilkan File Keluaran B
IP yang dihasilkan File Keluaran C
IP yang dihasilkan File Keluaran D
Catatan:
- Jika didukung dan diaktifkan untuk variasi IP Anda
- Jika model simulasi fungsional dihasilkan
- Abaikan direktori ini
Riwayat Revisi Dokumen untuk Pesan Kesalahan Daftar Unloader Intel FPGA IP IP Core User Guide
| Versi Dokumen | Versi Intel Quartus Prime | Perubahan |
| 2018.05.23 | 18.0 | • Mengganti nama IP dari Pesan Kesalahan Intel FPGA Daftar Unloader IP core
ke Pesan Kesalahan Daftar Pembongkar Intel FPGA IP core. • Angka yang diperbarui emr_valid Sinyal untuk Kesalahan yang Dapat Diperbaiki setelah Penyalaan Saja (Jenis Berbasis Kolom == 3'b0) Dan emr_valid Sinyal untuk Kesalahan yang Tidak Dapat Dikoreksi. |
| Tanggal | Versi | Perubahan |
| Desember 2017 | 2017.12.18 | • Mengganti nama dokumen sebagai Pesan Kesalahan Intel FPGA Daftar Unloader Panduan Pengguna Inti IP.
• Memperbarui tabel “Dukungan Perangkat Inti IP”. • Diperbarui untuk standar branding terbaru. • Membuat pembaruan editorial di seluruh dokumen. |
| Juli 2017 | 2017.07.15 | • Menambahkan dukungan perangkat Intel Cyclone 10 GX.
• Berubah V-Type ke Column-Based Type dalam diagram waktu IP. • Menyediakan instruksi parameterisasi terpisah untuk Intel Quartus Prime Pro Edition dan Intel Quartus Prime Standard Edition. • Diperbarui untuk standar branding terbaru. |
| Mei 2016 | 2016.05.02 | • Dihapus peluru fitur tentang dukungan Verilog HDL RTL.
• Mengubah referensi Quartus II menjadi Quartus Prime. |
| Juni 2015 | 2015.06.12 | Detail dukungan Arria 10 yang diperbarui. |
| Desember 2014 | 2014.12.15 | Rilis awal. |
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
Dokumen / Sumber Daya
 |
intel Pesan Kesalahan Daftar Unloader FPGA IP Core [Bahasa Indonesia:] Panduan Pengguna Pesan Kesalahan Daftar Pembongkar Inti IP FPGA, Kesalahan, Pesan Daftar Pembongkar Inti IP FPGA, Daftar Pembongkar Inti IP FPGA, Pembongkar Inti IP FPGA |
