F Tile Serial Lite IV Intel FPGA IP felhasználói útmutató

Tartalom elrejt

1 F Tile Serial Lite IV Intel FPGA IP

2 Dokumentumok / Források

2.1 Hivatkozások

3 Kapcsolódó bejegyzések

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

F-Tile Serial Lite IV Intel® FPGA IP felhasználói kézikönyv
Frissítve az Intel® Quartus® Prime Design Suite számára: 22.1 IP-verzió: 5.0.0

Online verzió Visszajelzés küldése

UG-20324

ID: 683074 Verzió: 2022.04.28

Tartalom
Tartalom
1. Az F-Tile Serial Lite IV Intel® FPGA IP felhasználói kézikönyvről………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………. 6 2.1. Kiadási információk……………………………………………………………………………………..7 2.2. Támogatott szolgáltatások…………………………………………………………………………………….. 7 2.3. IP-verzió támogatási szint……………………………………………………………………………..8 2.4. Eszköz sebességfokozatának támogatása…………………………………………………………………………..8 2.5. Erőforrás-kihasználás és késleltetés……………………………………………………………………9 2.6. Sávszélesség-hatékonyság………………………………………………………………………………. 9
3. Az első lépések………………………………………………………………………………………………. 11 3.1. Intel FPGA IP magok telepítése és licencelése……………………………………………………… 11 3.1.1. Intel FPGA IP kiértékelési mód…………………………………………………………. 11 3.2. Az IP paraméterek és opciók megadása………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. Generált File Szerkezet……………………………………………………………………………… 14 3.4. Intel FPGA IP magok szimulálása………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 16 3.4.1. A terv szimulációja és ellenőrzése………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… IP magok szintetizálása más EDA eszközökben………………………………………………………. 17 3.5. A teljes terv összeállítása…………………………………………………………………………..17
4. Funkcióleírás………………………………………………………………………………………….. 19 4.1. TX adatút……………………………………………………………………………………………..20 4.1.1. TX MAC Adapter…………………………………………………………………………….. 21 4.1.2. Control Word (CW) Insertion…………………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………………………28 4.1.4. TX MII kódoló……………………………………………………………………………….29 4.1.5. TX PCS és PMA…………………………………………………………………………….. 30 4.2. RX adatút…………………………………………………………………………………………. 30 4.2.1. RX PCS és PMA…………………………………………………………………………….. 31 4.2.2. RX MII Decoder…………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………………….. 31 4.2.4. RX Deskew…………………………………………………………………………………….32 4.2.5. RX CW eltávolítása………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP óraarchitektúra……………………………………………. 36 4.4. Reset és Link inicializálás………………………………………………………………………..37 4.4.1. TX alaphelyzetbe állítás és inicializálási sorrend…………………………………………………. 38 4.4.2. RX alaphelyzetbe állítás és inicializálási sorrend…………………………………………………. 39 4.5. A kapcsolati sebesség és a sávszélesség hatékonyságának számítása………………………………………………….. 40
5. Paraméterek…………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP interfész jelei……………………………………………….. 44 6.1. Órajelek……………………………………………………………………………………………….44 6.2. Jelek visszaállítása……………………………………………………………………………………………… 44 6.3. MAC jelek……………………………………………………………………………………………….. 45 6.4. Az adó -vevő újrakonfigurációs jelek …………………………………………………… 48 6.5. PMA jelek……………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 2

Visszajelzés küldése

Tartalom
7. Tervezés F-Tile Serial Lite IV Intel FPGA IP-vel…………………………………………………… 51 7.1. Útmutató a visszaállításhoz………………………………………………………………………………………….. 51 7.2. Hibakezelési irányelvek……………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP felhasználói kézikönyv Archívum……………………………………………. 52 9. Az F-Tile Serial Lite IV Intel FPGA IP felhasználói útmutató dokumentum-verziós előzményei………53

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 3

683074 | 2022.04.28 Visszajelzés küldése

1. Az F-Tile Serial Lite IV Intel® FPGA IP felhasználói kézikönyvről

Ez a dokumentum leírja az IP-funkciókat, az architektúra leírását, a generálás lépéseit és az F-Tile Serial Lite IV Intel® FPGA IP megtervezésének útmutatásait az Intel AgilexTM eszközök F-tile adó-vevőivel.

Célközönség

Ez a dokumentum a következő felhasználók számára készült:
· Tervező építészek IP-választást a rendszerszintű tervezési fázisban
· Hardvertervezők, amikor integrálják az IP-t rendszerszintű tervezésükbe
· Érvényesítési mérnökök a rendszerszintű szimulációs és hardverellenőrzési fázisban

Kapcsolódó dokumentumok

A következő táblázat az F-Tile Serial Lite IV Intel FPGA IP-vel kapcsolatos egyéb referenciadokumentumokat sorolja fel.

1. táblázat.

Kapcsolódó dokumentumok

Referencia

F-Tile Serial Lite IV Intel FPGA IP Design Example Felhasználói kézikönyv

Intel Agilex eszköz adatlap

Leírás
Ez a dokumentum az F-Tile Serial Lite IV Intel FPGA IP kialakításának generálását, használati útmutatóját és működési leírását tartalmazza.amples az Intel Agilex eszközökben.
Ez a dokumentum az Intel Agilex eszközök elektromos jellemzőit, kapcsolási jellemzőit, konfigurációs specifikációit és időzítését írja le.

2. táblázat.
CW RS-FEC PMA TX RX PAM4 NRZ

Betűszavak és szószedet Acronym List
Betűszó

Bővítési vezérlőszó Reed-Solomon Előre Hibajavítás Fizikai Közeg Csatolás Adó Vevő Impulzus-Amplitud Moduláció 4-szint, nullához nem tér vissza

folytatás…

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.

ISO 9001: 2015 bejegyezve

1. Az F-Tile Serial Lite IV Intel® FPGA IP felhasználói kézikönyv 683074 | 2022.04.28

PCS MII XGMII

Betűszó

Bővítő fizikai kódolási alréteg médiafüggetlen interfész 10 gigabites médiafüggetlen interfész

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 5

683074 | 2022.04.28 Visszajelzés küldése

2. F-Tile Serial Lite IV Intel FPGA IP Overview

1. ábra.

Az F-Tile Serial Lite IV Intel FPGA IP nagy sávszélességű adatkommunikációra alkalmas chip-chip, kártya-lap és hátlapi alkalmazásokhoz.

Az F-Tile Serial Lite IV Intel FPGA IP médiahozzáférés-vezérlést (MAC), fizikai kódoló alréteget (PCS) és fizikai adathordozó csatolási (PMA) blokkokat tartalmaz. Az IP sávonként legfeljebb 56 Gbps adatátviteli sebességet támogat maximum négy PAM4 sávval vagy 28 Gbps sávonként maximum 16 NRZ sávval. Ez az IP nagy sávszélességet, alacsony overhead kereteket, alacsony I/O-számot kínál, és támogatja a nagy skálázhatóságot mind a sávok számában, mind a sebességben. Ez az IP is könnyen átkonfigurálható az F-tile adó-vevő Ethernet PCS üzemmódjával az adatsebesség széles skálájának támogatásával.

Ez az IP két átviteli módot támogat:
· Alap mód – Ez egy tiszta streamelési mód, ahol a sávszélesség növelése érdekében az adatok csomag indítása, üres ciklus és csomag vége nélkül kerülnek elküldésre. Az IP az első érvényes adatot veszi a sorozat kezdeteként.
· Teljes mód – Ez egy csomagátviteli mód. Ebben a módban az IP elválasztóként egy sorozatot és egy szinkronizálási ciklust küld a csomag elején és végén.

F-Tile Serial Lite IV magas szintű blokkdiagram

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n sávos bit (NRZ mód) / 2*n sávos bit (PAM4 mód)

TX MAC

Adapter INSERT

MII ENCODE

Egyedi PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n sávbitek (PAM4 mód)/ n sávbitek (NRZ mód)
TX soros interfész

Avalon Streaming Interface RX
64*n sávos bit (NRZ mód) / 2*n sávos bit (PAM4 mód)

RX PCS

CW RMV

DESKEW

MII

& IGAZÍTÁSI DEKÓD

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n sávos bit (PAM4 mód)/ n sávos bit (NRZ mód) RX soros interfész
Avalon memória-leképezett interfészregiszter konfig

Legenda

Lágy logika

Kemény logika

ISO 9001: 2015 bejegyezve

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Létrehozhat F-Tile Serial Lite IV Intel FPGA IP tervezést, plample, hogy többet megtudjon az IP-szolgáltatásokról. Lásd: F-Tile Serial Lite IV Intel FPGA IP Design Example Felhasználói kézikönyv.
Kapcsolódó információk · Működési leírás, 19. oldal · F-Tile Serial Lite IV Intel FPGA IP Design Example Felhasználói kézikönyv

2.1. Kiadási információk

Az Intel FPGA IP-verziói megfelelnek az Intel Quartus® Prime Design Suite szoftververzióknak a 19.1-es verzióig. Az Intel Quartus Prime Design Suite szoftver 19.2-es verziójától kezdődően az Intel FPGA IP új verziószámítási sémával rendelkezik.

Az Intel FPGA IP verziószáma (XYZ) az Intel Quartus Prime szoftver minden verziójával változhat. Változás a következőkben:

· X a vizsgálati időszak jelentős felülvizsgálatát jelzi. Ha frissíti az Intel Quartus Prime szoftvert, újra kell generálnia az IP-t.
· Y azt jelzi, hogy az IP új funkciókat tartalmaz. Újragenerálja az IP-címét, hogy tartalmazza ezeket az új funkciókat.
· Z azt jelzi, hogy az IP kisebb változtatásokat tartalmaz. Újragenerálja az IP-címét, hogy belefoglalja ezeket a változtatásokat.

3. táblázat.

F-Tile Serial Lite IV Intel FPGA IP kiadási információk

Tétel IP-verzió Intel Quartus Prime Version Kiadás dátuma Rendelési kód

5.0.0 22.1 2022.04.28 IP-SLITE4F

Leírás

2.2. Támogatott funkciók
Az alábbi táblázat felsorolja az F-Tile Serial Lite IV Intel FPGA IP-ben elérhető szolgáltatásokat:

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

4. táblázat.

F-Tile Serial Lite IV Intel FPGA IP-szolgáltatások

Funkció

Leírás

Adatátvitel

· PAM4 módhoz:
— Az FHT sávonként csak 56.1, 58 és 116 Gbps-t támogat, maximum 4 sávval.
— Az FGT sávonként legfeljebb 58 Gbps-ot támogat, legfeljebb 12 sávot.
A PAM18 módban támogatott adó-vevő adatátviteli sebességekkel kapcsolatos további részletekért lásd a 42. táblázatot a 4. oldalon.
· NRZ mód esetén:
— Az FHT sávonként csak 28.05 és 58 Gbps sebességet támogat, maximum 4 sávval.
— Az FGT sávonként legfeljebb 28.05 Gbps-ot támogat, legfeljebb 16 sávot.
Lásd: 18. táblázat a 42. oldalon az NRZ mód támogatott adó-vevő adatsebességeiről.
· Támogatja a folyamatos streaming (Basic) vagy a csomag (teljes) módot.
· Támogatja az alacsony terhelésű keretcsomagokat.
· Támogatja a bájt-részletezettség átvitelét minden sorozatmérethez.
· Támogatja a felhasználó által kezdeményezett vagy automatikus sávigazítást.
· Támogatja a programozható igazítási időszakot.

PCS

· Kemény IP-logikát használ, amely az Intel Agilex F-csempés adó-vevőihez kapcsolódik a lágy logikai erőforrások csökkentése érdekében.
· Támogatja a PAM4 modulációs módot a 100GBASE-KP4 specifikációhoz. Ebben a modulációs módban az RS-FEC mindig engedélyezve van.
· Támogatja az NRZ-t opcionális RS-FEC modulációs móddal.
· Támogatja a 64b/66b kódolású dekódolást.

Hibafelismerés és -kezelés

· Támogatja a CRC hibaellenőrzést a TX és RX adatutakon. · Támogatja az RX link hibaellenőrzését. · Támogatja az RX PCS hibaészlelést.

Interfészek

· Csak a teljes duplex csomagátvitelt támogatja független hivatkozásokkal.
· Pont-pont összeköttetést használ több FPGA-eszközhöz alacsony átviteli késleltetéssel.
· Támogatja a felhasználó által definiált parancsokat.

2.3. IP-verzió támogatási szint

Az Intel Quartus Prime szoftver és az Intel FPGA eszköz támogatása az F-Tile Serial Lite IV Intel FPGA IP-hez a következő:

5. táblázat.

IP-verzió és támogatási szint

Intel Quartus Prime 22.1

Eszköz Intel Agilex F-csempés adó-vevő

IP-verzió szimuláció összeállítása hardver tervezése

5.0.0

2.4. Eszköz sebességfokozat támogatása
Az F-Tile Serial Lite IV Intel FPGA IP a következő sebességi fokozatokat támogatja az Intel Agilex F-tile eszközökhöz: · Adó-vevő sebességi fokozat: -1, -2 és -3 · Magsebesség fokozat: -1, -2 és - 3

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 8

Visszajelzés küldése

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Kapcsolódó információk
Intel Agilex Device Data Sheet További információ az Intel Agilex F-tile adó-vevők támogatott adatátviteli sebességéről.

2.5. Erőforrás-kihasználás és késleltetés

Az F-Tile Serial Lite IV Intel FPGA IP erőforrásait és késleltetését az Intel Quartus Prime Pro Edition szoftver 22.1-es verziójából szereztük be.

6. táblázat.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP erőforrás-kihasználás
A késleltetés mérése a TX magbemenettől az RX magkimenetig tartó visszaút késleltetésén alapul.

Adó-vevő típusa

Változat

Adatsávok száma Mód RS-FEC ALM

Késés (TX mag órajelciklus)

FGT

28.05 Gbps NRZ 16

Alap mozgáskorlátozott 21,691 65 XNUMX

Teljesen rokkant 22,135 65 XNUMX

Alap engedélyezve 21,915 189 XNUMX

Teljesen engedélyezve 22,452 189 XNUMX

58 Gbps PAM4 12

Alap engedélyezve 28,206 146 XNUMX

Teljesen engedélyezve 30,360 146 XNUMX

FHT

58 Gbps NRZ

Alap engedélyezve 15,793 146 XNUMX

Teljesen engedélyezve 16,624 146 XNUMX

58 Gbps PAM4 4

Alap engedélyezve 15,771 154 XNUMX

Teljesen engedélyezve 16,611 154 XNUMX

116 Gbps PAM4 4

Alap engedélyezve 21,605 128 XNUMX

Teljesen engedélyezve 23,148 128 XNUMX

2.6. Sávszélesség-hatékonyság

7. táblázat.

Sávszélesség-hatékonyság

Változók Adó-vevő mód

PAM4

Streaming mód RS-FEC

Teljesen engedélyezve

Basic Enabled

Soros interfész bitsebessége Gbps-ban (RAW_RATE)
Egy átvitel sorozatmérete szavak számában (BURST_SIZE) (1)
Igazítási periódus az órajelben (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Beállítások elemre

NRZ

Tele

Letiltva

Engedélyezve

28.0

2,048

4,096

Alap letiltott 28.0

28.0 engedélyezve

4,194,304

4,096

4,096 folytatódott…

(1) Az alap mód BURST_SIZE értéke a végtelenhez közelít, ezért nagy számot használnak.

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Változók

Beállítások elemre

64/66b kódolás

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Sorozatméret felső része a szavak számában (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Igazításjelző periódusa 81,915 XNUMX órajelben (ALIGN_MARKER_PERIOD)

81,915

81,916

Igazítási jelölő szélessége 5-ben

óraciklus

(ALIGN_MARKER_WIDTH)

Sávszélesség hatékonysága (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Effektív sebesség (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Maximális felhasználói órajel frekvencia (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Kapcsolódó információ A kapcsolati sebesség és a sávszélesség-hatékonyság számítása a 40. oldalon

(2) Teljes módban a BURST_SIZE_OVHD méret tartalmazza az adatfolyamban lévő START/END párosított vezérlőszavakat.
(3) Alap mód esetén a BURST_SIZE_OVHD értéke 0, mert nincs START/END a streamelés során.
(4) A sávszélesség-hatékonyság kiszámításához lásd: Kapcsolati sebesség és sávszélesség-hatékonyság számítása.
(5) Az effektív sebesség kiszámításához tekintse meg a Kapcsolódási sebesség és a sávszélesség hatékonyságának számítását.
(6) A maximális felhasználói órajel-frekvencia kiszámításához lásd: Kapcsolati sebesség és sávszélesség-hatékonyság számítása.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 10

Visszajelzés küldése

683074 | 2022.04.28 Visszajelzés küldése

3. Első lépések

3.1. Intel FPGA IP magok telepítése és licencelése

Az Intel Quartus Prime szoftvertelepítés tartalmazza az Intel FPGA IP könyvtárat. Ez a könyvtár számos hasznos IP-magot biztosít az éles használatra anélkül, hogy további licencre lenne szükség. Egyes Intel FPGA IP magokhoz külön licenc megvásárlása szükséges a termelési használatra. Az Intel FPGA IP Evaluation Mode lehetővé teszi ezeknek a licencelt Intel FPGA IP magoknak a szimulációban és hardverben történő kiértékelését, mielőtt a teljes éles IP-mag licenc megvásárlása mellett döntene. Csak akkor kell teljes gyártási licencet vásárolnia a licencelt Intel IP-magokhoz, miután befejezte a hardvertesztet, és készen áll az IP éles használatára.

Az Intel Quartus Prime szoftver alapértelmezés szerint a következő helyekre telepíti az IP-magokat:

2. ábra.

IP Core telepítési útvonal
intelFPGA(_pro) quartus – Tartalmazza az Intel Quartus Prime szoftver IP-címét – Tartalmazza az Intel FPGA IP könyvtárat és a harmadik féltől származó IP magokat – Tartalmazza az Intel FPGA IP könyvtár forráskódját – Intel FPGA IP-forrást tartalmaz files

8. táblázat.

IP Core telepítési helyek

Elhelyezkedés

Szoftver

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Windows platform* Linux*

Jegyzet:

Az Intel Quartus Prime szoftver nem támogatja a szóközök használatát a telepítési útvonalon.

3.1.1. Intel FPGA IP kiértékelési mód
Az ingyenes Intel FPGA IP kiértékelési mód lehetővé teszi a licencelt Intel FPGA IP magok szimulációban és hardverben történő értékelését a vásárlás előtt. Az Intel FPGA IP Evaluation Mode a következő értékeléseket támogatja további licenc nélkül:
· Szimulálja egy licencelt Intel FPGA IP-mag viselkedését a rendszerben. · Gyorsan és egyszerűen ellenőrizze az IP-mag működőképességét, méretét és sebességét. · Időben korlátozott eszközprogramozás generálása files IP magokat tartalmazó tervekhez. · Programozzon egy eszközt az IP-magjával, és ellenőrizze a tervezést a hardverben.

ISO 9001: 2015 bejegyezve

3. Első lépések
683074 | 2022.04.28
Az Intel FPGA IP Evaluation Mode a következő üzemmódokat támogatja:
· Tethered – Lehetővé teszi a licencelt Intel FPGA IP-t tartalmazó kialakítás korlátlan ideig történő futtatását az alaplap és a gazdaszámítógép közötti kapcsolattal. A Tethered módhoz soros közös tesztelési műveleti csoportra van szükség (JTAG) kábel csatlakoztatva a JTAG a kártya portját és a gazdaszámítógépet, amelyen az Intel Quartus Prime Programmer fut a hardverértékelési időszak alatt. A programozó csak az Intel Quartus Prime szoftver minimális telepítését igényli, és nem igényel Intel Quartus Prime licencet. A fogadó számítógép úgy szabályozza a kiértékelési időt, hogy periodikus jelet küld az eszköznek a J-n keresztülTAG kikötő. Ha a tervezésben az összes licencelt IP-mag támogatja a tethered módot, a kiértékelési idő az IP-mag kiértékelésének lejártáig tart. Ha az összes IP-mag támogatja a korlátlan kiértékelési időt, az eszköz nem lép le időtúllépéssel.
· Untethered – Lehetővé teszi a licencelt IP-t tartalmazó terv futtatását korlátozott ideig. Az IP-mag visszakapcsol nem tethered módba, ha az eszköz megszakad az Intel Quartus Prime szoftvert futtató gazdagéptől. Az IP-mag akkor is visszakapcsol nem tethered módba, ha a tervben szereplő bármely más licencelt IP-mag nem támogatja a tethered módot.
Amikor lejár a tervezésben szereplő bármely licencelt Intel FPGA IP kiértékelési ideje, a terv működése leáll. Az Intel FPGA IP-értékelési módot használó összes IP-mag egyidejűleg lejár, amikor a tervezésben szereplő bármely IP-mag időtúllép. Amikor az értékelési idő lejár, újra kell programoznia az FPGA-eszközt, mielőtt folytatná a hardverellenőrzést. Az IP-mag termelési célú használatának kiterjesztéséhez vásároljon teljes gyártási licencet az IP-maghoz.
Korlátlan eszközprogramozás létrehozása előtt meg kell vásárolnia a licencet, és létre kell hoznia egy teljes éles licenckulcsot file. Intel FPGA IP Evaluation Mode alatt a fordító csak időkorlátos eszközprogramozást generál file ( _time_limited.sof), amely a határidőn belül lejár.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 12

Visszajelzés küldése

3. Első lépések 683074 | 2022.04.28

3. ábra.

Intel FPGA IP Evaluation Mode Flow
Telepítse az Intel Quartus Prime szoftvert az Intel FPGA IP Library segítségével

Paraméterezzen és példányosítson egy licencelt Intel FPGA IP Core-t

Ellenőrizze az IP-t egy támogatott szimulátorban

Fordítsa le a tervet az Intel Quartus Prime szoftverben

Hozzon létre egy időkorlátos eszközprogramozást File

Programozza be az Intel FPGA-eszközt, és ellenőrizze a működését az alaplapon
Nincs IP készen gyártási használatra?
Igen Teljes termelés vásárlása
IP-licenc

Jegyzet:

Tartalmazza a licencelt IP-címet a kereskedelmi termékekben
Tekintse meg az egyes IP-magok felhasználói útmutatóját a paraméterezés lépéseiért és a megvalósítás részleteiért.
Az Intel az IP-magokat ülésenként, állandóan licenceli. A licencdíj tartalmazza az első éves karbantartást és támogatást. Meg kell újítania a karbantartási szerződést, hogy az első éven túl frissítéseket, hibajavításokat és technikai támogatást kapjon. A termelési licencet igénylő Intel FPGA IP magokhoz teljes gyártási licencet kell vásárolnia a programozás létrehozása előtt files amelyet korlátlan ideig használhat. Intel FPGA IP Evaluation Mode alatt a fordító csak időkorlátos eszközprogramozást generál file ( _time_limited.sof), amely a határidőn belül lejár. A termelési licenckulcsok beszerzéséhez látogasson el az Intel FPGA Self-Service Licensing Center oldalára.
Az Intel FPGA szoftver licencszerződései szabályozzák a licencelt IP magok, az Intel Quartus Prime tervezőszoftver és az összes licenc nélküli IP mag telepítését és használatát.

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 13

3. Első lépések 683074 | 2022.04.28
Kapcsolódó információk · Intel FPGA Licensing Support Center · Bevezetés az Intel FPGA szoftverek telepítésébe és licencelésébe
3.2. Az IP-paraméterek és opciók megadása
Az IP-paraméter-szerkesztő lehetővé teszi az egyéni IP-változatok gyors konfigurálását. A következő lépésekkel adja meg az IP-beállításokat és -paramétereket az Intel Quartus Prime Pro Edition szoftverben.
1. Ha még nem rendelkezik Intel Quartus Prime Pro Edition projekttel, amelybe integrálná F-Tile Serial Lite IV Intel FPGA IP-jét, létre kell hoznia egyet. a. Az Intel Quartus Prime Pro Edition programban kattintson a gombra File Új projekt varázsló új Quartus Prime projekt létrehozásához, vagy File Nyissa meg a Projektet egy meglévő Quartus Prime projekt megnyitásához. A varázsló kéri, hogy adjon meg egy eszközt. b. Adja meg az Intel Agilex eszközcsaládot, és válasszon egy olyan éles F-csempés eszközt, amely megfelel az IP sebességi fokozatának követelményeinek. c. Kattintson a Befejezés gombra.
2. Az IP-katalógusban keresse meg és válassza ki az F-Tile Serial Lite IV Intel FPGA IP lehetőséget. Megjelenik az Új IP-változat ablak.
3. Adjon meg egy legfelső szintű nevet az új egyéni IP-változatnak. A paraméterszerkesztő elmenti az IP-változat beállításait a file nevezett .ip.
4. Kattintson az OK gombra. Megjelenik a paraméterszerkesztő. 5. Adja meg az IP-változat paramétereit. Lásd a Paraméterek részt
információk az F-Tile Serial Lite IV Intel FPGA IP paramétereiről. 6. Opcionálisan szimulációs tesztpad vagy összeállítás és hardverterv létrehozása
example, kövesse a Design Example Felhasználói kézikönyv. 7. Kattintson a HDL generálása elemre. Megjelenik a Generáció párbeszédpanel. 8. Adja meg a kimenetet file generálási beállítások, majd kattintson a Generálás gombra. Az IP variáció
files az Ön specifikációi szerint generál. 9. Kattintson a Befejezés gombra. A paraméterszerkesztő hozzáadja a legfelső szintű .ip fájlt file az áramhoz
projekt automatikusan. Ha a rendszer kéri, hogy manuálisan adja hozzá az .ip file a projekthez kattintson a Projekt hozzáadása/eltávolítása gombra Files a Projectben, hogy hozzáadja a file. 10. Az IP-változat létrehozása és példányosítása után végezze el a megfelelő érintkezők hozzárendelését a portok csatlakoztatásához, és állítsa be a megfelelő példányonkénti RTL paramétereket.
Kapcsolódó információs paraméterek a 42. oldalon
3.3. Generált File Szerkezet
Az Intel Quartus Prime Pro Edition szoftver a következő IP-kimenetet állítja elő file szerkezet.
Információért a file a terv felépítése plample, lásd az F-Tile Serial Lite IV Intel FPGA IP Design Example Felhasználói kézikönyv.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 14

Visszajelzés küldése

3. Első lépések 683074 | 2022.04.28

4. ábra F-Tile Serial Lite IV Intel FPGA IP generált Files
.ip – IP integráció file

IP variáció files

_ IP variáció files

example_design

.cmp – VHDL komponens deklaráció file _bb.v – Verilog HDL fekete doboz EDA szintézis file _inst.v és .vhd – Sample példányosítási sablonok .xml- XML jelentés file

Example helye az IP-mag tervezésének plample files. Az alapértelmezett hely plample_design, de a rendszer egy másik elérési út megadását kéri.

.qgsimc – Felsorolja a szimulációs paramétereket a növekményes regeneráció támogatásához .qgsynthc – Felsorolja a szintézis paramétereit a növekményes regeneráció támogatásához

.qip – Felsorolja az IP-szintézist files

_generation.rpt- IP generálási jelentés

.sopcinfo- Szoftver eszközlánc integráció file .html- Csatlakozási és memóriatérkép adatok

.csv – Pin hozzárendelés file

.spd – Egyes szimulációs szkripteket kombinál

szimuláció files

szintetizátor IP szintézis files

.v Felső szintű szimuláció file

.v Felső szintű IP szintézis file

Szimulátor szkriptek

Almag könyvtárak

szintetizátor
Almag szintézis files

sim
Almag szimuláció files

9. táblázat.

F-Tile Serial Lite IV Intel FPGA IP generált Files

File Név

Leírás

.ip

A Platform Designer rendszer vagy a legfelső szintű IP-változat file. az a név, amelyet megad az IP-változatának.

.cmp

A VHDL komponens nyilatkozata (.cmp) file egy szöveg file amely helyi általános és portdefiníciókat tartalmaz, amelyeket a VHDL tervezésben használhat files.

.html

Egy jelentés, amely csatlakozási információkat, egy memóriatérképet, amely az egyes slave-ek címét mutatja minden egyes masterhez képest, amelyhez csatlakozik, és paraméter-hozzárendeléseket.

_generation.rpt

IP vagy Platform Designer generációs napló file. Az üzenetek összefoglalása az IP generálás során.

.qgsimc

Felsorolja a szimulációs paramétereket a növekményes regeneráció támogatásához.

.qgsynthc

Felsorolja a szintézis paramétereit a növekményes regeneráció támogatásához.

.qip

Tartalmazza az összes szükséges információt az IP-komponensről az IP-komponens Intel Quartus Prime szoftverbe történő integrálásához és fordításához.
folytatás…

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 15

3. Első lépések 683074 | 2022.04.28

File Név .sopcinfo
.csv .spd _bb.v _inst.v vagy _inst.vhd .regmap
.svd
.v vagy .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Leírás
Leírja a kapcsolatokat és az IP-összetevők paraméterezését a Platform Designer rendszerben. Az IP-összetevők szoftver-illesztőprogramjainak fejlesztésekor elemezheti annak tartalmát, hogy megkapja a követelményeket. A későbbi szerszámok, például a Nios® II szerszámlánc ezt használják file. A .sopcinfo file és a rendszer.h file A Nios II eszközlánc számára generált címleképezési információkat tartalmaznak minden egyes slave-hez viszonyítva minden egyes mesterhez, amely hozzáfér a slave-hez. A különböző masterek eltérő címleképezéssel rendelkezhetnek egy adott slave összetevő eléréséhez.
Információkat tartalmaz az IP-összetevő frissítési állapotáról.
Kötelező bevitel file az ip-make-simscript számára szimulációs szkriptek generálásához a támogatott szimulátorokhoz. Az .spd file listát tartalmaz files szimulációhoz jön létre, valamint az inicializálható memóriák információi.
Használhatja a Verilog fekete dobozt (_bb.v) file üres moduldeklarációként fekete dobozként való használatra.
HDL plample a példányosítási sablon. Ennek tartalmát másolhatja és beillesztheti file a HDL-be file az IP-változat példányosításához.
Ha az IP regiszterinformációkat tartalmaz, a .regmap file generál. A .regmap file leírja a master és slave interfészek regiszterleképezési információit. Ez file kiegészíti a .sopcinfo file részletesebb nyilvántartási információk megadásával a rendszerről. Ez lehetővé teszi a regiszter megjelenítését views és a felhasználó testreszabható statisztikái a System Console-ban.
Lehetővé teszi a hard processor rendszer (HPS) rendszerhibakereső eszközeinek view a HPS-hez csatlakoztatott perifériák regisztertérképei egy Platform Designer rendszerben. A szintézis során az .svd fileA System Console mesterek számára látható szolga interfészek esetén a .sof fájl tárolja file a hibakeresési részben. A System Console olvassa ezt a részt, amelyből a Platform Designer lekérdezheti a regisztertérkép információit. A rendszerszolgák esetében a Platform Designer név szerint érheti el a regisztereket.
HDL files, amelyek minden almodult vagy gyermek IP-t példányosítanak szintézis vagy szimuláció céljából.
ModelSim*/QuestaSim* szkriptet tartalmaz, az msim_setup.tcl a szimuláció beállításához és futtatásához.
Tartalmaz egy vcs_setup.sh parancsfájlt a VCS* szimuláció beállításához és futtatásához. Tartalmaz egy vcsmx_setup.sh és synopsys_sim.setup parancsfájlt file VCS MX szimuláció beállításához és futtatásához.
Egy xcelium_setup.sh parancsfájlt és egyéb beállításokat tartalmaz files az Xcelium* szimuláció beállításához és futtatásához.
HDL-t tartalmaz files az IP almodulokhoz.
A Platform Designer minden létrehozott gyermek IP-könyvtárhoz synth/ és sim/ alkönyvtárakat hoz létre.

3.4. Intel FPGA IP magok szimulálása
Az Intel Quartus Prime szoftver támogatja az IP mag RTL-szimulációt meghatározott EDA-szimulátorokban. Az IP generálás opcionálisan szimulációt hoz létre files, beleértve a funkcionális szimulációs modellt, bármely tesztpadot (vagy plample design), és szállítóspecifikus szimulátor-beállítási szkriptek minden IP-maghoz. Használhatja a funkcionális szimulációs modellt és bármilyen tesztpadot vagy plample tervezés szimulációhoz. Az IP-generálás kimenete szkripteket is tartalmazhat bármely tesztpad fordításához és futtatásához. A szkriptek felsorolják az összes modellt vagy könyvtárat, amelyre szüksége van az IP-mag szimulálásához.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 16

Visszajelzés küldése

3. Első lépések 683074 | 2022.04.28

Az Intel Quartus Prime szoftver számos szimulátorral való integrációt biztosít, és több szimulációs folyamatot támogat, beleértve a saját parancsfájl- és egyéni szimulációs folyamatait. Bármelyik folyamatot is választja, az IP-mag szimuláció a következő lépéseket tartalmazza:
1. Hozzon létre IP HDL-t, tesztpadot (vagy plample design) és a szimulátor beállítási szkriptje files.
2. Állítsa be a szimulátor környezetét és a szimulációs szkripteket.
3. Simulációs modellkönyvtárak összeállítása.
4. Futtassa a szimulátort.

3.4.1. A tervezés szimulációja és ellenőrzése

Alapértelmezés szerint a paraméterszerkesztő szimulátor-specifikus szkripteket generál, amelyek parancsokat tartalmaznak az Intel FPGA IP-modellek és szimulációs modellkönyvtárak fordítására, kidolgozására és szimulálására. files. A parancsokat bemásolhatja a szimulációs tesztpad szkriptjébe, vagy szerkesztheti azokat files parancsok hozzáadásához a tervezés és a tesztpad fordításához, kidolgozásához és szimulálásához.

10. táblázat: Intel FPGA IP Core szimulációs szkriptek

Szimulátor

File Címtár

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Msim_setup.tcl szkript (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. IP-magok szintetizálása más EDA-eszközökben
Opcionálisan használhat egy másik támogatott EDA-eszközt az Intel FPGA IP-magokat tartalmazó tervezési szintézishez. Amikor létrehozza az IP magszintézist fileHarmadik fél EDA szintézis eszközeivel való használathoz létrehozhat egy terület- és időbecslési netlistát. A generálás engedélyezéséhez kapcsolja be az Időzítési és erőforrás-becslések létrehozása harmadik féltől származó EDA-szintézis-eszközökhöz az IP-változat testreszabásakor.
A terület- és időbecslő hálózati lista leírja az IP magkapcsolatot és architektúrát, de nem tartalmaz részleteket a valódi funkcionalitásról. Ez az információ lehetővé teszi bizonyos, harmadik féltől származó szintéziseszközök számára a terület- és időzítési becslések jobb jelentését. Ezenkívül a szintéziseszközök felhasználhatják az időzítési információkat az időzítés által vezérelt optimalizálás eléréséhez és az eredmények minőségének javításához.
Az Intel Quartus Prime szoftver generálja a _syn.v netlist file Verilog HDL formátumban, a kimenettől függetlenül file Ön által megadott formátum. Ha ezt a netlistát szintézishez használod, akkor tartalmaznod kell az IP-mag burkolóját file .v vagy .vhd az Intel Quartus Prime projektben.

(7) Ha nem állította be az EDA eszköz opciót – amely lehetővé teszi harmadik féltől származó EDA szimulátorok indítását az Intel Quartus Prime szoftverből – futtassa ezt a szkriptet a ModelSim vagy a QuestaSim szimulátor Tcl konzolján (nem az Intel Quartus Prime szoftverben). Tcl konzol) a hibák elkerülése érdekében.

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 17

3. Első lépések 683074 | 2022.04.28
3.6. A teljes terv összeállítása
A terv összeállításához használhatja az Intel Quartus Prime Pro Edition szoftver Feldolgozás menüjének Fordítás indítása parancsát.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 18

Visszajelzés küldése

683074 | 2022.04.28 Visszajelzés küldése

4. Funkcionális leírás

5. ábra.

Az F-Tile Serial Lite IV Intel FPGA IP MAC és Ethernet PCS-ből áll. A MAC MII interfészeken keresztül kommunikál az egyéni PCS-ekkel.

Az IP két modulációs módot támogat:
· PAM4 – 1-12 számú sávot biztosít a kiválasztáshoz. Az IP mindig példányosít két PCS csatornát minden sávhoz PAM4 modulációs módban.
· NRZ – 1-16 számú sávot biztosít a kiválasztáshoz.

Mindegyik modulációs mód két adatmódot támogat:
· Alap mód – Ez egy tiszta streamelési mód, ahol a sávszélesség növelése érdekében az adatok csomag indítása, üres ciklus és csomag vége nélkül kerülnek elküldésre. Az IP az első érvényes adatot veszi a sorozat kezdeteként.

Alap módú adatátvitel tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 bejegyezve

4. Funkcionális leírás 683074 | 2022.04.28

6. ábra.

· Teljes mód – Ez a csomag módú adatátvitel. Ebben a módban az IP elválasztóként egy sorozatot és egy szinkronizálási ciklust küld a csomag elején és végén.

Teljes módú adatátvitel tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Kapcsolódó információk · F-Tile Serial Lite IV Intel FPGA IP Overview oldal: 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Felhasználói kézikönyv

4.1. TX adatút
A TX adatút a következő összetevőkből áll: · MAC adapter · Vezérlőszó beillesztési blokk · CRC · MII kódoló · PCS blokk · PMA blokk

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 20

Visszajelzés küldése

4. Funkcionális leírás 683074 | 2022.04.28
7. ábra TX Datapath

A felhasználói logikából

TX MAC

Avalon streaming interfész

MAC adapter

A szóbeszúrás vezérlése

CRC

MII kódoló

MII interfész egyedi PCS
PCS és PMA

TX soros interfész más FPGA-eszközhöz

4.1.1. TX MAC adapter
A TX MAC adapter vezérli az adatátvitelt a felhasználói logikába az Avalon® streaming interfész segítségével. Ez a blokk támogatja a felhasználó által definiált információátvitelt és áramlásvezérlést.

Felhasználó által meghatározott információk átvitele

Teljes módban az IP biztosítja a tx_is_usr_cmd jelet, amellyel a felhasználó által meghatározott információciklust kezdeményezhet, például XOFF/XON átvitelt a felhasználói logikába. E jel érvényesítésével kezdeményezheti a felhasználó által definiált információátviteli ciklust, és az információt a tx_avs_data használatával, a tx_avs_startofpacket és tx_avs_valid jelek érvényesítésével együtt továbbíthatja. A blokk ezután két cikluson keresztül deaktiválja a tx_avs_ready-t.

Jegyzet:

A felhasználó által meghatározott információs funkció csak Teljes módban érhető el.

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 21

4. Funkcionális leírás 683074 | 2022.04.28

8. ábra.

Flow Control

Vannak olyan állapotok, amikor a TX MAC nem áll készen arra, hogy adatokat fogadjon a felhasználói logikából, például a kapcsolat-újraigazítási folyamat során, vagy amikor nem áll rendelkezésre adat a felhasználói logikából való átvitelhez. Az e feltételek miatti adatvesztés elkerülése érdekében az IP a tx_avs_ready jelet használja az adatfolyam vezérlésére a felhasználói logikából. Az IP deszertálja a jelet, ha a következő feltételek fordulnak elő:
· Ha a tx_avs_startofpacket érvényesítve van, a tx_avs_ready egy órajelciklusra deaktiválódik.
· Ha a tx_avs_endofpacket érvényesítve van, a tx_avs_ready egy órajelciklusra érvénytelenítésre kerül.
· Ha bármely párosított CW érvényesül, a tx_avs_ready két órajel ciklusra deaktiválódik.
· Ha az RS-FEC igazítási marker beillesztése megtörténik az egyéni PCS interfészen, a tx_avs_ready négy órajel ciklusra érvénytelenné válik.
· Minden 17. Ethernet-mag óraciklus PAM4 modulációs módban és minden 33. Ethernet magóraciklus NRZ modulációs módban. A tx_avs_ready egy órajelciklusra le van tiltva.
· Amikor a felhasználói logika megszünteti a tx_avs_valid értéket adatátvitel nélkül.

A következő időzítési diagramok plampA TX MAC adapter tx_avs_ready használatával az adatfolyam-vezérléshez.

Flow Control tx_avs_valid deassertion és START/END párosított CW-kkel

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Érvényes jel deszert

D5 D6

tx_avs_ready tx_avs_startofpacket

Készenléti jelzés deszert két ciklusra az END-STRT CW beillesztéséhez

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN VÉGE STRT D0 D1 D2 D3 ÜRES D4

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 22

Visszajelzés küldése

4. Funkcionális leírás 683074 | 2022.04.28

9. ábra.

Áramlásvezérlés igazítási marker beillesztéssel
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

10. ábra.

Áramlásvezérlés START/END párosított CW-kkel egybeesik az igazítási jelző beillesztésével

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

END STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Vezérlőszó (CW) beszúrása
Az F-Tile Serial Lite IV Intel FPGA IP CW-ket készít a felhasználói logika bemeneti jelei alapján. A CW-k csomaghatárolókat, átviteli állapotinformációkat vagy felhasználói adatokat jeleznek a PCS-blokknak, és XGMII vezérlőkódokból származnak.
Az alábbi táblázat a támogatott CW-k leírását mutatja be:

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 23

4. Funkcionális leírás 683074 | 2022.04.28

11. táblázat.
START END ALIGN

A támogatott CW-k leírása

Szavak száma (1 szó

= 64 bit)

Igen

EMPTY_CYC

Igen

TÉTLEN

Nem

ADAT

Igen

In-band

Leírás
Adathatároló kezdete. Adathatároló vége. Vezérlőszó (CW) az RX-igazításhoz. Üres ciklus adatátvitelben. IDLE (sávon kívül). Hasznos teher.

12. táblázat: CW mező leírása
Mező RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

Leírás
Fenntartott mező. Használható későbbi bővítésre. 0-hoz kötve.
Érvényes bájtok száma az utolsó szóban (64 bites). Ez egy 3 bites érték. · 3'b000: 8 bájt · 3'b001: 1 bájt · 3'b010: 2 bájt · 3'b011: 3 bájt · 3'b100: 4 bájt · 3'b101: 5 bájt · 3'b110: 6 bájt · 3'b111: 7 bájt
Érvénytelen szavak száma egy sorozat végén.
Az RX Avalon streaming interfészt jelzi a csomagvégi jel érvényesítéséhez.
Az RX Avalon streaming interfészt jelzi a csomagkezdő jel érvényesítéséhez.
Azt jelzi, hogy az RX Avalon streaming interfész ugyanabban a ciklusban érvényesít egy csomagkezdetet és egy csomagvéget.
Ellenőrizze az RX beállítását.
A számított CRC értékei.
Azt jelzi, hogy a vezérlőszó (CW) felhasználó által meghatározott információkat tartalmaz.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 24

Visszajelzés küldése

4. Funkcionális leírás 683074 | 2022.04.28

4.1.2.1. A sorozatfelvétel kezdete CW

11. ábra Burst kezdete CW formátum

INDUL

63:56

RSVD

55:48

RSVD

47:40

RSVD

adat

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

csatorna

7:0

'hFB(START)

kontroll 7:0

13. táblázat.

Teljes módban beillesztheti a START CW-t a tx_avs_startofpacket jel érvényesítésével. Ha csak a tx_avs_startofpacket jelet érvényesíti, a sop bit be van állítva. Ha mind a tx_avs_startofpacket, mind a tx_avs_endofpacket jelet érvényesíti, a seop bit be van állítva.

START CW mezőértékek
Field sop/seop
usr (8)
igazítani

Érték

A tx_is_usr_cmd jeltől függően:

1: Ha tx_is_usr_cmd = 1

0: Ha tx_is_usr_cmd = 0

Alap módban a MAC START CW-t küld, miután a visszaállítást visszavonták. Ha nem állnak rendelkezésre adatok, a MAC folyamatosan küldi az EMPTY_CYC-t az END és START CW-kkel párosítva, amíg el nem kezdi az adatküldést.

4.1.2.2. Sorozat vége CW

12. ábra. Sorozatvégi CW formátum

VÉGE

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

adat 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

ÜRES

7:0

RSVD

num_valid_bytes_eob

ellenőrzés

7:0

(8) Ez csak Full módban támogatott.
Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 25

4. Funkcionális leírás 683074 | 2022.04.28

14. táblázat.

A MAC beszúrja az END CW-t, amikor a tx_avs_endofpacket érvényesül. Az END CW tartalmazza az érvényes bájtok számát az utolsó adatszónál és a CRC információt.

A CRC érték egy 32 bites CRC eredmény a START CW és az END CW előtti adatszó között.

A következő táblázat a mezők értékeit mutatja az END CW-ben.

END CW mezőértékek
Mező eop CRC32 num_valid_bytes_eob

1. érték
CRC32 számított érték. Érvényes bájtok száma az utolsó adatszónál.

4.1.2.3. Alignment Paired CW

13. ábra: Alignment Paired CW Format

ALIGN CW Párosítsa a START/END elemmel

64+8 bites XGMII interfész

INDUL

63:56

RSVD

55:48

RSVD

47:40

RSVD

adat

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 igazítás=1 seop=0

15:8

RSVD

7:0

'hFB

kontroll 7:0

64+8 bites XGMII interfész

VÉGE

63:56

'hFD

55:48

RSVD

47:40

RSVD

adat

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontroll 7:0

Az ALIGN CW egy párosított CW START/END vagy END/START CW-kkel. Az ALIGN párosított CW-t beillesztheti a tx_link_reinit jel érvényesítésével, az igazítási periódus számlálójának beállításával vagy a visszaállítás kezdeményezésével. Amikor az ALIGN párosított CW be van illesztve, az igazítási mező 1-re van állítva, hogy elindítsa a vevő igazítási blokkot az adatok igazításának ellenőrzéséhez az összes sávban.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 26

Visszajelzés küldése

4. Funkcionális leírás 683074 | 2022.04.28

15. táblázat.

CW mezőértékek igazítása
Mezőigazítás
eop sop usr seop

Érték 1 0 0 0 0

4.1.2.4. Üres ciklus CW

14. ábra Üres ciklusú CW formátum

EMPTY_CYC Párosítás a következővel: END/START

64+8 bites XGMII interfész

VÉGE

63:56

'hFD

55:48

RSVD

47:40

RSVD

adat

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontroll 7:0

64+8 bites XGMII interfész

INDUL

63:56

RSVD

55:48

RSVD

47:40

RSVD

adat

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontroll 7:0

16. táblázat.

Amikor a tx_avs_valid értéket két órajelciklusra leállítja egy sorozat során, a MAC beszúr egy EMPTY_CYC CW-t, amely END/START CW-kkel párosul. Ezt a CW-t akkor használhatja, ha pillanatnyilag nem áll rendelkezésre adat az átvitelhez.

Ha egy cikluson keresztül deassert tx_avs_valid, akkor az IP deasserts tx_avs_valid a tx_avs_valid deassertion időtartamának kétszeresére, hogy egy pár END/START CW-t generáljon.

EMPTY_CYC CW mezőértékek
Mezőigazítás
eop

0 0 érték

folytatás…

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 27

4. Funkcionális leírás 683074 | 2022.04.28

Field sop usr seop

Érték 0 0 0

4.1.2.5. Üresjárati CW

15. ábra Idle CW formátum

Üresjárati CW

63:56

'h07

55:48

'h07

47:40

'h07

adat

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

kontroll 7:0

A MAC behelyezi az IDLE CW-t, ha nincs átvitel. Ebben az időszakban a tx_avs_valid jel alacsony.
Használhatja az IDLE CW-t, ha a sorozatátvitel befejeződött, vagy az átvitel készenléti állapotban van.

4.1.2.6. Data Word

Az adatszó egy csomag hasznos terhelése. Az XGMII vezérlőbitek mindegyike 0-ra van állítva adatszó formátumban.

16. ábra Adat Word formátum

64+8 bites XGMII interfész

ADATSZÓ

63:56

felhasználói adatok 7

55:48

felhasználói adatok 6

47:40

felhasználói adatok 5

adat

39:32 31:24

felhasználói adatok 4 felhasználói adatok 3

23:16

felhasználói adatok 2

15:8

felhasználói adatok 1

7:0

felhasználói adatok 0

kontroll 7:0

4.1.3. TX CRC
A TX CRC blokkot az IP Parameter Editor CRC engedélyezése paraméterével engedélyezheti. Ez a funkció alap és teljes módban egyaránt támogatott.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 28

Visszajelzés küldése

4. Funkcionális leírás 683074 | 2022.04.28

A MAC hozzáadja a CRC értéket az END CW-hez a tx_avs_endofpacket jel érvényesítésével. BASIC módban csak az END CW-vel párosított ALIGN CW tartalmaz érvényes CRC mezőt.
A TX CRC blokk interfész a TX vezérlőszó beillesztése és a TX MII kódolás blokkkal. A TX CRC blokk kiszámítja a CRC értéket a 64 bites értékű ciklusonkénti adatokhoz, kezdve a START CW-től az END CW-ig.
A crc_error_inject jelet úgy állíthatja be, hogy szándékosan megsértse az adatokat egy adott sávban, hogy CRC hibákat okozzon.

4.1.4. TX MII kódoló

A TX MII kódoló kezeli a csomagátvitelt a MAC-ról a TX PCS-re.

A következő ábra a 8 bites MII busz adatmintáját mutatja PAM4 modulációs módban. A START és END CW minden két MII sávban egyszer jelenik meg.

17. ábra: PAM4 modulációs mód MII adatminta

CIKLUS 1

CIKLUS 2

CIKLUS 3

CIKLUS 4

CIKLUS 5

SOP_CW

DATA_1

DATA_9 DATA_17

TÉTLEN

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

TÉTLEN

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

A következő ábra a 8 bites MII busz adatmintáját mutatja NRZ modulációs módban. A START és END CW minden MII sávban megjelenik.

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 29

4. Funkcionális leírás 683074 | 2022.04.28

18. ábra: NRZ modulációs mód MII adatminta

CIKLUS 1

CIKLUS 2

CIKLUS 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CIKLUS 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CIKLUS 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS és PMA
Az F-Tile Serial Lite IV Intel FPGA IP Ethernet PCS módra konfigurálja az F-tile adó-vevőt.

4.2. RX adatút
Az RX adatút a következő összetevőkből áll: · PMA blokk · PCS blokk · MII dekódoló · CRC · Deskew blokk · Control Word eltávolítás blokk

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 30

Visszajelzés küldése

4. Funkcionális leírás 683074 | 2022.04.28
19. ábra: RX Datapath

A felhasználói logikához Avalon Streaming Interface
RX MAC
Szavak eltávolítása
Deskew

CRC

MII dekóder

MII interfész egyedi PCS
PCS és PMA

RX soros interfész más FPGA-eszközről
4.2.1. RX PCS és PMA
Az F-Tile Serial Lite IV Intel FPGA IP az F-tile adó-vevőt Ethernet PCS módra konfigurálja.
4.2.2. RX MII dekóder
Ez a blokk azonosítja, hogy a bejövő adatok tartalmaznak-e vezérlőszót és igazításjelzőket. Az RX MII dekóder sávonként 1 bites érvényes, 1 bites jelzőfény, 1 bites vezérlőjelző és 64 bites adat formájában ad ki adatokat.
4.2.3. RX CRC
A TX CRC blokkot az IP Parameter Editor CRC engedélyezése paraméterével engedélyezheti. Ez a funkció alap és teljes módban egyaránt támogatott. Az RX CRC blokk interfész az RX Control Word Removal és RX MII dekóder blokkokkal. Az IP rx_crc_error jelet állít ki, ha CRC hiba lép fel.

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 31

4. Funkcionális leírás 683074 | 2022.04.28
Az IP minden új burstnál megszünteti az rx_crc_error-t. Ez egy kimenet a felhasználói logikához a felhasználói logikai hibakezeléshez.
4.2.4. RX Deskew
Az RX ferdítési blokk észleli az egyes sávokhoz tartozó igazítási jelzőket, és újra igazítja az adatokat, mielőtt elküldi azokat az RX CW eltávolító blokknak.
Beállíthatja, hogy az IP-mag automatikusan igazítsa az egyes sávokhoz tartozó adatokat, ha igazítási hiba lép fel, ha beállítja az Automatikus igazítás engedélyezése paramétert az IP-paraméter-szerkesztőben. Ha letiltja az automatikus igazítási funkciót, az IP mag az rx_error jelet állítja be, hogy jelezze az igazítási hibát. A sávigazítási folyamat elindításához érvényesítenie kell az rx_link_reinit paramétert, ha sávigazítási hiba lép fel.
Az RX deskew egy állapotgép alapján észleli az igazítási markereket. A következő diagram az RX ferdítési blokk állapotait mutatja be.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 32

Visszajelzés küldése

4. Funkcionális leírás 683074 | 2022.04.28

20. ábra.

RX Deskew Lane Alignment State Machine automatikus igazítás engedélyezése folyamatábrájával
Indul

TÉTLEN

Visszaállítás = 1 igen nem

Minden PCS

nem

sávok készen állnak?

igen

VÁRJON

Minden szinkronizálási jelző sz
észlelt?
igen
IGAZÍTSA

nem
igen Időtúllépés?

igen
Elveszett az összehangolás?
nincs vége

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 33

4. Funkcionális leírás 683074 | 2022.04.28

21. ábra.

RX Deskew Lane Alignment State Machine automatikus igazítás letiltott folyamatábrájával
Indul

TÉTLEN

Visszaállítás = 1 igen nem

Minden PCS

nem

sávok készen állnak?

igen

igen
rx_link_reinit =1
nincs HIBA

nem igen Időtúllépés?

VÁRJON
nem Minden szinkronizálási jelző
észlelt?
igen ALIGN

igen
Elveszett az összehangolás?
nem
Vége
1. Az igazítási folyamat az IDLE állapottal kezdődik. A blokk VÁRAKOZÁS állapotba lép, amikor az összes PCS sáv készen áll, és az rx_link_reinit érvénytelen.
2. VÁRAKOZÁS állapotban a blokk ellenőrzi, hogy az összes észlelt marker érvényesül-e ugyanabban a ciklusban. Ha ez a feltétel igaz, a blokk az ALIGNED állapotba kerül.
3. Ha a blokk IGAZÍTOTT állapotban van, ez azt jelzi, hogy a sávok egyvonalban vannak. Ebben az állapotban a blokk továbbra is figyeli a sávok beállítását, és ellenőrzi, hogy ugyanabban a ciklusban minden jelző jelen van-e. Ha legalább egy marker nincs jelen ugyanabban a ciklusban, és az Automatikus igazítás engedélyezése paraméter be van állítva, a blokk a

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 34

Visszajelzés küldése

4. Funkcionális leírás 683074 | 2022.04.28

IDLE állapot az igazítási folyamat újraindításához. Ha az Automatikus igazítás engedélyezése nincs beállítva, és legalább egy jelölő nincs jelen ugyanabban a ciklusban, a blokk HIBA állapotba kerül, és megvárja, amíg a felhasználói logika megerősíti az rx_link_reinit jelet a sávigazítási folyamat elindításához.

22. ábra: Sávátrendezés az Automatikus igazítás engedélyezésével Enabled rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew állam

ALGNED

TÉTLEN

VÁRJON

ALGNED

AUTO_ALIGN = 1

23. ábra: Sávátrendezés az automatikus igazítás engedélyezésével letiltva rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew állam

ALGNED

HIBA

TÉTLEN

VÁRJON

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW eltávolítása
Ez a blokk dekódolja a CW-ket és adatokat küld a felhasználói logikának az Avalon streaming interfész segítségével a CW-k eltávolítása után.
Ha nem állnak rendelkezésre érvényes adatok, az RX CW eltávolítási blokk érvényteleníti az rx_avs_valid jelet.
FULL módban, ha a felhasználói bit be van állítva, ez a blokk érvényesíti az rx_is_usr_cmd jelet, és az első óraciklus adatait felhasználó által meghatározott információként vagy parancsként használják fel.
Amikor az rx_avs_ready deasserts és rx_avs_valid asserts, az RX CW eltávolítási blokk hibafeltételt generál a felhasználói logikában.
Az ehhez a blokkhoz kapcsolódó Avalon streaming jelek a következők: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 35

4. Funkcionális leírás 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (csak teljes módban érhető el)
4.3. F-Tile Serial Lite IV Intel FPGA IP óraarchitektúra
Az F-Tile Serial Lite IV Intel FPGA IP négy órabemenettel rendelkezik, amelyek különböző blokkokhoz állítanak elő órajelet: · Adó-vevő referencia órajele (xcvr_ref_clk) – Bemeneti órajel külső óráról
chipek vagy oszcillátorok, amelyek órajeleket generálnak a TX MAC, RX MAC, valamint TX és RX egyedi PCS blokkokhoz. A támogatott frekvenciatartományhoz lásd a Paraméterek részt. · TX magóra (tx_core_clk) – Ez az óra a TX MAC-hoz használt PLL adó-vevőből származik. Ez az óra egyben az F-tile adó-vevő kimeneti órája is a TX felhasználói logikához való csatlakozáshoz. · RX magóra (rx_core_clk) – Ez az óra a PLL adó-vevőből származik, amelyet az RX deskew FIFO és RX MAC esetében használnak. Ez az óra egyben az F-tile adó-vevő kimeneti órája is az RX felhasználói logikához való csatlakozáshoz. · Órajel az adó-vevő újrakonfiguráló interfészéhez (reconfig_clk) – külső óraáramkörök vagy oszcillátorok bemeneti órajele, amely órajeleket generál az F-csempés adó-vevő újrakonfigurálási interfészhez mind a TX, mind az RX adatutakon. Az órajel frekvencia 100-162 MHz.
A következő blokkdiagram az F-Tile Serial Lite IV Intel FPGA IP óratartományokat és az IP-n belüli kapcsolatokat mutatja be.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 36

Visszajelzés küldése

4. Funkcionális leírás 683074 | 2022.04.28

24. ábra.

F-Tile Serial Lite IV Intel FPGA IP óraarchitektúra

Oszcillátor

FPGA1
F-Tile Serial Lite IV Intel FPGA IP adó-vevő újrakonfiguráló interfész óra
(reconfig_clk)

tx_core_clkout (csatlakozás a felhasználói logikához)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Adó-vevő újrakonfiguráló interfész óra

(reconfig_clk)

Oszcillátor

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (csatlakozás a felhasználói logikához)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX adatok
TX MAC

soros_link[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Deskew FIFO

rx_core_clkout (csatlakozás a felhasználói logikához)

rx_core_clk= clk_pll_div64[mid_ch]

Egyedi PCS

soros_link[n-1:0]

TX MAC

Avalon Streaming Interface TX adatok

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (csatlakozás a felhasználói logikához)

Adó-vevő ref. óra (xcvr_ref_clk)
Adó-vevő ref. óra (xcvr_ref_clk)

Oszcillátor*

Legenda

FPGA eszköz
TX magóra tartomány
RX magóra tartomány
Adó-vevő referencia óra tartomány Külső eszköz Adatjelek

4.4. Reset és link inicializálás
A MAC, az F-tile Hard IP és az újrakonfigurációs blokkok különböző alaphelyzetbe állítási jelekkel rendelkeznek: · A TX és RX MAC blokkok tx_core_rst_n és rx_core_rst_n reset jeleket használnak. · tx_pcs_fec_phy_reset_n és rx_pcs_fec_phy_reset_n jelek alaphelyzetbe állítása
a soft reset vezérlőt az F-tile Hard IP visszaállításához. · Az újrakonfigurálási blokk a reconfig_reset reset jelet használja.

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 37

4. Funkcionális leírás 683074 | 2022.04.28

25. ábra Architektúra visszaállítása
Avalon Streaming Interface TX adatok
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile Hard IP

TX soros adatok RX soros adatok

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

A logika visszaállítása
Kapcsolódó információk · Visszaállítási irányelvek, 51. oldal · F-Tile Serial Lite IV Intel FPGA IP Design Example Felhasználói kézikönyv
4.4.1. TX alaphelyzetbe állítás és inicializálási sorrend
Az F-Tile Serial Lite IV Intel FPGA IP TX visszaállítási sorrendje a következő: 1. Állítsa be a tx_pcs_fec_phy_reset_n, tx_core_rst_n és reconfig_reset
egyidejűleg az F-tile hard IP, MAC és újrakonfigurálási blokkok visszaállításához. Engedje el a tx_pcs_fec_phy_reset_n fájlt, és állítsa újra a konfigurációt, miután megvárta a tx_reset_ack-et, hogy megbizonyosodjon arról, hogy a blokkok megfelelően visszaállnak. 2. Az IP ezután érvényesíti a phy_tx_lanes_stable, tx_pll_locked és phy_ehip_ready jeleket a tx_pcs_fec_phy_reset_n reset feloldása után, jelezve, hogy a TX PHY készen áll az átvitelre. 3. A tx_core_rst_n jel megszűnik, miután a phy_ehip_ready jel magasra emelkedik. 4. Az IP megkezdi az IDLE karakterek továbbítását a MII interfészen, amint a MAC nincs visszaállítva. Nincs követelmény a TX sávok beállítására és ferdeségére, mivel minden sáv ugyanazt az órát használja. 5. IDLE karakterek átvitele közben a MAC érvényesíti a tx_link_up jelet. 6. A MAC ezután megkezdi a START/END vagy END/START CW-vel párosított ALIGN adást meghatározott időközönként, hogy elindítsa a csatlakoztatott vevő sávbeállítási folyamatát.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 38

Visszajelzés küldése

4. Funkcionális leírás 683074 | 2022.04.28

26. ábra.

TX alaphelyzetbe állítás és inicializálás időzítési diagramja
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX alaphelyzetbe állítás és inicializálási sorrend
Az F-Tile Serial Lite IV Intel FPGA IP RX visszaállítási sorrendje a következő:
1. Állítsa be egyszerre az rx_pcs_fec_phy_reset_n, rx_core_rst_n és reconfig_reset parancsot az F-tile merev IP, MAC és újrakonfigurációs blokkok alaphelyzetbe állításához. Engedje fel az rx_pcs_fec_phy_reset_n fájlt, és állítsa vissza a konfigurációt, miután megvárta az rx_reset_ack parancsot, hogy megbizonyosodjon arról, hogy a blokkok megfelelően visszaállnak.
2. Az IP ezután érvényesíti a phy_rx_pcs_ready jelet az egyéni PCS-visszaállítás feloldása után, jelezve, hogy az RX PHY készen áll az átvitelre.
3. Az rx_core_rst_n jel megszűnik, miután a phy_rx_pcs_ready jel magasra emelkedik.
4. Az IP az RX MAC reset feloldása és a START/END vagy END/START CW-vel párosított ALIGN fogadása után elindítja a sávbeállítási folyamatot.
5. Az RX deskew blokk érvényesíti az rx_link_up jelet, amint az összes sáv igazítása befejeződött.
6. Az IP ezután érvényesíti az rx_link_up jelet a felhasználói logikának, jelezve, hogy az RX kapcsolat készen áll az adatvétel megkezdésére.

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 39

4. Funkcionális leírás 683074 | 2022.04.28

27. ábra: RX alaphelyzetbe állítás és inicializálás időzítési diagramja
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Kapcsolódási sebesség és sávszélesség-hatékonyság számítása

Az F-Tile Serial Lite IV Intel FPGA IP sávszélesség-hatékonysági számítása a következő:

Sávszélesség hatékonysága = nyers_sebesség * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

17. táblázat: Sávszélesség-hatékonysági változók leírása

Változó

Leírás

raw_rate burst_size

Ez a soros interfész által elért bitsebesség. raw_rate = SERDES szélesség * adó-vevő órajel frekvencia Plample: nyers_sebesség = 64 * 402.812500 Gbps = 25.78 Gbps
A sorozatméret értéke. Az átlagos sávszélesség-hatékonyság kiszámításához használja a közös sorozatméret értéket. A maximális sebesség eléréséhez használja a maximális sorozatméretet.

burst_size_ovhd

A sorozatfelvétel méretének általános értéke.
Teljes módban a burst_size_ovhd érték a START és END párosított CW-kre vonatkozik.
Alap módban nincs burst_size_ovhd, mert nincs START és END párosított CW.

align_marker_period

Annak az időszaknak az értéke, amelybe egy igazítási jelölőt beillesztenek. Az érték 81920 órajel a fordításhoz és 1280 a gyors szimulációhoz. Ez az érték a PCS kemény logikájából származik.

align_marker_width srl4_align_period

Azon óraciklusok száma, amikor az érvényes igazítási marker jelet magasan tartják.
A két igazítási marker közötti óraciklusok száma. Ezt az értéket az IP-paraméter-szerkesztő Igazítási periódus paraméterével állíthatja be.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 40

Visszajelzés küldése

4. Funkcionális leírás 683074 | 2022.04.28
A kapcsolati sebesség számításai a következők: Effektív sebesség = sávszélesség hatékonysága * raw_rate A maximális felhasználói órajel frekvenciáját a következő egyenlettel kaphatja meg. A maximális felhasználói órajel-frekvencia számítása folyamatos adatfolyamot feltételez, és nem történik IDLE ciklus a felhasználói logikánál. Ez az arány fontos a FIFO felhasználói logika tervezésekor a FIFO túlcsordulás elkerülése érdekében. Maximális felhasználói órajel = effektív sebesség / 64

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 41

683074 | 2022.04.28 Visszajelzés küldése

5. Paraméterek

18. táblázat: F-Tile Serial Lite IV Intel FPGA IP paraméter leírása

Paraméter

Érték

Alapértelmezett

Leírás

Általános tervezési lehetőségek

PMA modulációs típus

· PAM4 · NRZ

PAM4

Válassza ki a PCS modulációs módot.

PMA típus

· FHT · FGT

FGT

Kiválasztja az adó-vevő típusát.

PMA adatsebesség

· PAM4 módhoz:
— FGT adó-vevő típus: 20 Gbps 58 Gbps
- FHT adó-vevő típusa: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ mód esetén:
— FGT adó-vevő típus: 10 Gbps 28.05 Gbps
— FHT adó-vevő típusa: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Meghatározza az effektív adatsebességet az adó-vevő kimenetén, beleértve az átviteli és egyéb többletköltségeket. Az értéket az IP számítja ki 1 tizedesjegyre kerekítve Gbps egységben.

PMA mód

· Duplex · Tx · Rx

Duplex

FHT adó-vevő típus esetén a támogatott irány csak a duplex. FGT adó-vevő típus esetén a támogatott irány a Duplex, Tx és Rx.

A PMA száma

· PAM4 módhoz:

sávok

— 1-12

· NRZ mód esetén:

— 1-16

Válassza ki a sávok számát. Simplex kialakításnál a támogatott sávok száma 1.

PLL referencia órajel frekvencia

· FHT adó-vevő típushoz: 156.25 MHz
· FGT adó-vevő típus esetén: 27.5 MHz 379.84375 MHz, a kiválasztott adó-vevő adatsebességtől függően.

· FHT adó-vevő típushoz: 156.25 MHz
· FGT adó-vevő típushoz: 165 MHz

Megadja az adó-vevő referencia órajel-frekvenciáját.

Rendszer PLL

—

referencia óra

frekvencia

170 MHz

Csak FHT adó-vevő típushoz érhető el. Megadja a rendszer PLL referencia órajelét, és az F-Tile Reference és System PLL Clocks Intel FPGA IP bemeneteként kerül felhasználásra a rendszer PLL óra létrehozásához.

Rendszer PLL frekvencia
Igazítási időszak

— 128 65536

RS-FEC engedélyezése

Engedélyezés

876.5625 MHz 128 Engedélyezés

Megadja a rendszer PLL órajel frekvenciáját.
Meghatározza az igazítási jelölő időszakát. Az értéknek x2-nek kell lennie. Kapcsolja be az RS-FEC funkció engedélyezéséhez.
folytatás…

ISO 9001: 2015 bejegyezve

5. Paraméterek 683074 | 2022.04.28

Paraméter

Érték

Alapértelmezett

Leírás

Letiltás

A PAM4 PCS modulációs módban az RS-FEC mindig engedélyezve van.

Felhasználói felület

Streaming mód

· TELJES · ALAP

Tele

Válassza ki az adatfolyamot az IP-címhez.

Teljes: Ez a mód egy csomag kezdeti és csomagvégi ciklust küld egy kereten belül.

Alap: Ez egy tiszta streaming mód, ahol a sávszélesség növelése érdekében az adatok csomagkezdet, üres és csomagvégi küldés nélkül kerülnek elküldésre.

CRC engedélyezése

Bekapcsolni kikapcsolni

Letiltás

Kapcsolja be a CRC hibaészlelés és -javítás engedélyezéséhez.

Automatikus igazítás engedélyezése

Bekapcsolni kikapcsolni

Letiltás

Kapcsolja be az automatikus sávigazítás funkció engedélyezéséhez.

Hibakeresési végpont engedélyezése

Bekapcsolni kikapcsolni

Letiltás

Bekapcsolt állapotban az F-Tile Serial Lite IV Intel FPGA IP beágyazott hibakeresési végpontot tartalmaz, amely belsőleg csatlakozik az Avalon memórialeképezett interfészéhez. Az IP bizonyos teszteket és hibakeresési funkciókat hajthat végre a J-n keresztülTAG a System Console segítségével. Az alapértelmezett érték Ki.

Szimplex egyesítés (Ez a paraméterbeállítás csak akkor érhető el, ha az FGT kettős szimplex kialakítást választja.)

RSFEC engedélyezve a másik Serial Lite IV Simplex IP-n, amely ugyanazon az FGT csatornán van elhelyezve

Bekapcsolni kikapcsolni

Letiltás

Kapcsolja be ezt az opciót, ha vegyes konfigurációra van szüksége az RS-FEC engedélyezésével és letiltásával az F-Tile Serial Lite IV Intel FPGA IP kettős szimplex kialakításban az NRZ adó-vevő módhoz, ahol a TX és az RX is ugyanazon az FGT-n van elhelyezve. csatorna(k).

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 43

683074 | 2022.04.28 Visszajelzés küldése

6. F-Tile Serial Lite IV Intel FPGA IP interfész jelek

6.1. Órajelek

19. táblázat: Órajelek

Név

Szélesség Irány

Leírás

tx_core_clkout

Kimeneti TX magórajel a TX egyéni PCS interfészhez, TX MAC és felhasználói logikák bemenetéhez

a TX adatút.

Ezt az órát az egyéni PCS blokkból állítják elő.

rx_core_clkout

Kimeneti RX magóra az RX egyéni PCS interfészhez, RX deskew FIFO, RX MAC

és felhasználói logikák az RX adatútban.

Ezt az órát az egyéni PCS blokkból állítják elő.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Bemeneti adó-vevő referencia órajele.

Ha az adó-vevő típusa FGT-re van állítva, csatlakoztassa ezt az órát az F-Tile Reference and System PLL Clocks Intel FPGA IP kimeneti jeléhez (out_refclk_fgt_0). Ha az adó-vevő típusa FHT-ra van állítva, csatlakozzon

ezt az órát az F-Tile Reference and System PLL Clocks Intel FPGA IP kimeneti jeléhez (out_fht_cmmpll_clk_0) kapcsolja.

A támogatott frekvenciatartományhoz lásd a Paraméterek részt.

Bemenet Bemeneti óra az adó-vevő újrakonfiguráló interfészéhez.

Az órajel frekvencia 100-162 MHz.

Csatlakoztassa ezt a bemeneti órajelet külső óraáramkörökhöz vagy oszcillátorokhoz.

Bemenet Bemeneti óra az adó-vevő újrakonfiguráló interfészéhez.

Az órajel frekvencia 100-162 MHz.

Csatlakoztassa ezt a bemeneti órajelet külső óraáramkörökhöz vagy oszcillátorokhoz.

out_systempll_clk_ 1

Bemenet

Rendszer PLL óra.
Csatlakoztassa ezt az órát az F-Tile Reference és System PLL Clocks Intel FPGA IP kimeneti jeléhez (out_systempll_clk_0).

Kapcsolódó információs paraméterek a 42. oldalon

6.2. Jelek visszaállítása

20. táblázat: Jelek visszaállítása

Név

Szélesség Irány

tx_core_rst_n

Bemenet

Óra Domain aszinkron

rx_core_rst_n

Bemenet

Aszinkron

tx_pcs_fec_phy_reset_n 1

Bemenet

Aszinkron

Leírás

Aktív-alacsony reset jel. Visszaállítja az F-Tile Serial Lite IV TX MAC-ot.

Aktív-alacsony reset jel. Visszaállítja az F-Tile Serial Lite IV RX MAC-ot.

Aktív-alacsony reset jel.

folytatás…

ISO 9001: 2015 bejegyezve

6. F-Tile Serial Lite IV Intel FPGA IP interfész jelek 683074 | 2022.04.28

Név

Szélesség Irány Óra Domain

Leírás

Visszaállítja az F-Tile Serial Lite IV TX egyéni PCS-t.

rx_pcs_fec_phy_reset_n 1

Bemenet

Aszinkron

Aktív-alacsony reset jel. Visszaállítja az F-Tile Serial Lite IV RX egyéni PCS-t.

reconfig_reset

Bemenet

reconfig_clk Aktív-magas visszaállítási jel.

Visszaállítja az Avalon memória-leképezett interfész újrakonfigurációs blokkot.

reconfig_sl_reset

Bemeneti reconfig_sl_clk Aktív-magas visszaállítási jel.

Visszaállítja az Avalon memória-leképezett interfész újrakonfigurációs blokkot.

6.3. MAC jelek

21. táblázat.

TX MAC jelek
Ebben a táblázatban az N az IP-paraméter-szerkesztőben beállított sávok számát jelenti.

Név

Szélesség

Irány Óra Domain

Leírás

tx_avs_ready

Kimeneti tx_core_clkout Avalon streaming jel.

Ha megerősítik, azt jelzi, hogy a TX MAC készen áll az adatok fogadására.

tx_avs_data

· (64*N)*2 (PAM4 mód)
· 64*N (NRZ mód)

Bemenet

tx_core_clkout Avalon streaming jel. TX adatok.

tx_avs_channel

Bemeneti tx_core_clkout Avalon streaming jel.

Az aktuális ciklusban átvitt adatok csatornaszáma.

Ez a jel nem érhető el Alap módban.

tx_avs_valid

Bemeneti tx_core_clkout Avalon streaming jel.

Ha érvényesítik, azt jelzi, hogy a TX adatjel érvényes.

tx_avs_startofpacket

Bemeneti tx_core_clkout Avalon streaming jel.

Ha érvényesítik, egy TX adatcsomag kezdetét jelzi.

Minden csomaghoz csak egyetlen órajelet állítson be.

Ez a jel nem érhető el Alap módban.

tx_avs_endofpacket

Bemeneti tx_core_clkout Avalon streaming jel.

Ha érvényesítik, a TX adatcsomag végét jelzi.

Minden csomaghoz csak egyetlen órajelet állítson be.

Ez a jel nem érhető el Alap módban.

tx_avs_empty

Bemeneti tx_core_clkout Avalon streaming jel.

Jelzi a nem érvényes szavak számát a TX adatok végső sorozatában.

Ez a jel nem érhető el Alap módban.

tx_num_valid_bytes_eob

Bemenet

tx_core_clkout

Az érvényes bájtok számát jelzi az utolsó burst utolsó szavában. Ez a jel nem érhető el Alap módban.
folytatás…

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 45

6. F-Tile Serial Lite IV Intel FPGA IP interfész jelek 683074 | 2022.04.28

Név tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

szélessége 1
1 1
N 5

Irány Óra Domain

Leírás

Bemenet

tx_core_clkout

Ha kijelentik, ez a jel egy felhasználó által meghatározott információs ciklust indít el.
Ezt a jelet a tx_startofpacket érvényesítéssel azonos órajelben érvényesítse.
Ez a jel nem érhető el Alap módban.

Kimenet tx_core_clkout Ha érvényes, azt jelzi, hogy a TX adatkapcsolat készen áll az adatátvitelre.

Kimenet

tx_core_clkout

Ha ezt a jelzést kijelentik, a sávok átállítását kezdeményezik.
Erősítse meg ezt a jelet egy órajelciklusra, hogy a MAC ALIGN CW küldésére indítsa el.

Bemenet

tx_core_clkout Ha kijelentik, a MAC CRC32 hibát injektál a kiválasztott sávokba.

Kimenet tx_core_clkout Nem használt.

A következő időzítési diagram egy plamp10 szóból álló TX adatátvitel a felhasználói logikából 10 soros TX sávon keresztül.

28. ábra.

TX adatátvitel időzítési diagramja
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

0-es sáv

…………

STRT 0 10

N-10 END STRT 0

1-es sáv

…………

STRT 1 11

N-9 END STRT 1

N-10 VÉG ÜRESÜLÉS N-9 VÉG ÜRES

9-es sáv

…………

STRT 9 19

N-1 END STRT 9

N-1 VÉGE ÜRÜLÉS

22. táblázat.

RX MAC jelek
Ebben a táblázatban az N az IP-paraméter-szerkesztőben beállított sávok számát jelenti.

Név

Szélesség

Irány Óra Domain

Leírás

rx_avs_ready

Bemeneti rx_core_clkout Avalon streaming jel.

Ha kijelenti, azt jelzi, hogy a felhasználói logika készen áll az adatok fogadására.

rx_avs_data

(64*N)*2 (PAM4 mód)
64*N (NRZ mód)

Kimenet

rx_core_clkout Avalon streaming jel. RX adatok.

rx_avs_channel

Kimeneti rx_core_clkout Avalon streaming jel.

Az adatok csatornaszáma

az aktuális ciklusban kapott.

Ez a jel nem érhető el Alap módban.

rx_avs_valid

Kimeneti rx_core_clkout Avalon streaming jel.

folytatás…

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 46

Visszajelzés küldése

6. F-Tile Serial Lite IV Intel FPGA IP interfész jelek 683074 | 2022.04.28

Név

Szélesség

Irány Óra Domain

Leírás

Ha érvényes, azt jelzi, hogy az RX adatjel érvényes.

rx_avs_startofpacket

Kimeneti rx_core_clkout Avalon streaming jel.

Ha érvényesítik, az RX adatcsomag kezdetét jelzi.

Minden csomaghoz csak egyetlen órajelet állítson be.

Ez a jel nem érhető el Alap módban.

rx_avs_endofpacket

Kimeneti rx_core_clkout Avalon streaming jel.

Ha érvényesítik, az RX adatcsomag végét jelzi.

Minden csomaghoz csak egyetlen órajelet állítson be.

Ez a jel nem érhető el Alap módban.

rx_avs_empty

Kimeneti rx_core_clkout Avalon streaming jel.

Az RX adatok utolsó burstában lévő nem érvényes szavak számát jelzi.

Ez a jel nem érhető el Alap módban.

rx_num_valid_bytes_eob

Kimenet

rx_core_clkout Az érvényes bájtok számát jelzi az utolsó burst utolsó szavában.
Ez a jel nem érhető el Alap módban.

rx_is_usr_cmd

Kimenet rx_core_clkout Ha kijelentik, ez a jel kezdeményez egy felhasználói-

meghatározott információs ciklus.

Ezt a jelet a tx_startofpacket érvényesítéssel azonos órajelben érvényesítse.

Ez a jel nem érhető el Alap módban.

rx_link_up

Kimenet rx_core_clkout Ha kijelenti, az RX adatkapcsolatot jelzi

készen áll az adatok fogadására.

rx_link_reinit

Bemenet rx_core_clkout Ha kijelentik, ez a jel sávokat kezdeményez

átszervezés.

Ha letiltja az Automatikus igazítás engedélyezése funkciót, akkor ezt a jelet egy óraciklusig érvényesítse, hogy a MAC újra beállítsa a sávokat. Ha az Auto Alignment engedélyezése be van állítva, a MAC automatikusan újra igazítja a sávokat.

Ne érvényesítse ezt a jelet, ha az Automatikus igazítás engedélyezése be van kapcsolva.

rx_error

(N*2*2)+3 (PAM4 mód)
(N*2)*3 (NRZ mód)

Kimenet

rx_core_clkout

Ha érvényesítve van, azt jelzi, hogy az RX adatútban hibahelyzetek fordulnak elő.
· [(N*2+2):N+3] = PCS-hibát jelez az adott sávhoz.
· [N+2] = Igazítási hibát jelez. Újrainicializálja a sávigazítást, ha ez a bit érvényesül.
· [N+1]= Azt jelzi, hogy az adatok továbbításra kerülnek a felhasználói logikába, ha a felhasználói logika nem áll készen.
· [N] = Az igazítás elvesztését jelzi.
· [(N-1):0] = Azt jelzi, hogy az adatok CRC hibát tartalmaznak.

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 47

6. F-Tile Serial Lite IV Intel FPGA IP interfész jelek 683074 | 2022.04.28

6.4. Adó-vevő újrakonfigurálási jelek

23. táblázat.

PCS újrakonfigurálási jelek
Ebben a táblázatban az N az IP-paraméter-szerkesztőben beállított sávok számát jelenti.

Név

Szélesség

Irány Óra Domain

Leírás

reconfig_sl_read

Írja be a reconfig_sl_ PCS újrakonfigurálási olvasási parancsot

clk

jeleket.

reconfig_sl_write

Bemenet reconfig_sl_ PCS újrakonfigurálás írás

clk

parancsjelek.

reconfig_sl_address

14 bit + clogb2N

Bemenet

reconfig_sl_ clk

Meghatározza a PCS újrakonfigurálási Avalon memória-leképezett interfész címét egy kiválasztott sávban.
Minden sáv 14 bitből áll, a felső bitek pedig a sáveltolásra utalnak.
Example, 4 sávos NRZ/PAM4 kialakításhoz, ahol a reconfig_sl_address[13:0] a címértékre hivatkozik:
· reconfig_sl_address[15:1 4] 00-ra állítva = a 0. sáv címe.
· reconfig_sl_address[15:1 4] 01-ra állítva = a 1. sáv címe.
· reconfig_sl_address[15:1 4] 10-ra állítva = a 2. sáv címe.
· reconfig_sl_address[15:1 4] 11-ra állítva = a 3. sáv címe.

reconfig_sl_readdata

Output reconfig_sl_ A PCS újrakonfigurálási adatait adja meg

clk

kész ciklussal olvasni a

kiválasztott sáv.

reconfig_sl_waitrequest

Kimenet reconfig_sl_ A PCS újrakonfigurálását jelöli

clk

Avalon memória-leképezett interfész

elakadásjelző egy kiválasztott sávban.

reconfig_sl_writedata

Input reconfig_sl_ A PCS újrakonfigurálási adatait adja meg

clk

írási ciklusra írandó a

kiválasztott sáv.

reconfig_sl_readdata_vali

Kimenet

reconfig_sl_ A PCS újrakonfigurálását adja meg

clk

a fogadott adatok egy kiválasztottban érvényesek

sáv.

24. táblázat.

F-Tile Hard IP újrakonfigurációs jelek
Ebben a táblázatban az N az IP-paraméter-szerkesztőben beállított sávok számát jelenti.

Név

Szélesség

Irány Óra Domain

Leírás

reconfig_read

Bemeneti reconfig_clk PMA újrakonfigurálási olvasás

parancsjelek.

reconfig_write

Input reconfig_clk PMA újrakonfigurálás írás

parancsjelek.

reconfig_address

18 bit + clog2bN

Bemenet

reconfig_clk

Megadja a PMA Avalon memóriatérképes interfész címét egy kiválasztott sávban.
folytatás…

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 48

Visszajelzés küldése

6. F-Tile Serial Lite IV Intel FPGA IP interfész jelek 683074 | 2022.04.28

Név
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Szélesség
32 1 32 1

Irány Óra Domain

Leírás

Mindkét PAM4 ad NRZ módban minden sáv 18 bites, a fennmaradó felső bitek pedig a sáveltolásra vonatkoznak.
Example, 4 sávos kialakításhoz:
· reconfig_address[19:18] 00-ra állítva = a 0. sáv címe.
· reconfig_address[19:18] 01-ra állítva = a 1. sáv címe.
· reconfig_address[19:18] 10-ra állítva = a 2. sáv címe.
· reconfig_address[19:18] 11-ra állítva = a 3. sáv címe.

Kimenet

reconfig_clk Megadja a PMA-adatokat, amelyeket egy kész ciklusnak kell olvasnia a kiválasztott sávban.

Kimenet

reconfig_clk A PMA Avalon memóriatérképes interfész leállási jele egy kiválasztott sávban.

Bemenet

reconfig_clk Megadja a kiválasztott sávban lévő írási ciklusban írandó PMA-adatokat.

Kimenet

reconfig_clk Megadja, hogy a PMA újrakonfigurálásánál vett adatok érvényesek a kiválasztott sávban.

6.5. PMA jelek

25. táblázat.

PMA jelek
Ebben a táblázatban az N az IP-paraméter-szerkesztőben beállított sávok számát jelenti.

Név

Szélesség

Irány Óra Domain

Leírás

phy_tx_lanes_stable

N*2 (PAM4 mód)
N (NRZ mód)

Kimenet

Aszinkron Ha érvényesítik, azt jelzi, hogy a TX adatút készen áll az adatok küldésére.

tx_pll_locked

N*2 (PAM4 mód)
N (NRZ mód)

Kimenet

Aszinkron Ha érvényesítik, azt jelzi, hogy a TX PLL elérte a zárolási állapotot.

phy_ehip_ready

N*2 (PAM4 mód)
N (NRZ mód)

Kimenet

Aszinkron

Ha megerősítik, azt jelzi, hogy az egyéni PCS befejezte a belső inicializálást és készen áll az átvitelre.
Ez a jel a tx_pcs_fec_phy_reset_n és a tx_pcs_fec_phy_reset_nare deasserted után érvényesül.

tx_serial_data

Kimeneti TX soros óra TX soros érintkezők.

rx_serial_data

Bemeneti RX soros óra RX soros érintkezők.

phy_rx_block_lock

N*2 (PAM4 mód)
N (NRZ mód)

Kimenet

Aszinkron Amikor kijelentik, azt jelzi, hogy a 66b blokk igazítása befejeződött a sávokra vonatkozóan.

rx_cdr_lock

N*2 (PAM4 mód)

Kimenet

Aszinkron

Ha kijelenti, azt jelzi, hogy a helyreállított órák adatokhoz vannak zárva.
folytatás…

Visszajelzés küldése

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 49

6. F-Tile Serial Lite IV Intel FPGA IP interfész jelek 683074 | 2022.04.28

Név phy_rx_pcs_ready phy_rx_hi_ber

Szélesség

Irány Óra Domain

Leírás

N (NRZ mód)

N*2 (PAM4 mód)
N (NRZ mód)

Kimenet

Aszinkron

Ha kijelenti, azt jelzi, hogy a megfelelő Ethernet csatorna RX sávjai teljesen egy vonalban vannak, és készen állnak az adatok fogadására.

N*2 (PAM4 mód)
N (NRZ mód)

Kimenet

Aszinkron

Ha kijelenti, azt jelzi, hogy a megfelelő Ethernet-csatorna RX PCS-je HI BER állapotban van.

F-Tile Serial Lite IV Intel® FPGA IP felhasználói útmutató 50

Visszajelzés küldése

683074 | 2022.04.28 Visszajelzés küldése

7. Tervezés F-Tile Serial Lite IV Intel FPGA IP-vel

7.1. Irányelvek visszaállítása
Kövesse ezeket a visszaállítási irányelveket a rendszerszintű visszaállítás végrehajtásához.
· Kapcsolja össze a tx_pcs_fec_phy_reset_n és az rx_pcs_fec_phy_reset_n jeleket rendszerszinten a TX és RX PCS egyidejű visszaállítása érdekében.
· Assert tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n és reconfig_reset jeleket egyszerre. Az IP-visszaállítási és inicializálási szekvenciákkal kapcsolatos további információkért tekintse meg az Alaphelyzetbe állítás és a hivatkozás inicializálása című részt.
· Tartsa a tx_pcs_fec_phy_reset_n és az rx_pcs_fec_phy_reset_n jelet alacsonyan, és a reconfig_reset jelet magasan, és várja meg, amíg a tx_reset_ack és rx_reset_ack megfelelően visszaállítja az F-tile merev IP-címét és az újrakonfigurálási blokkokat.
· Az FPGA-eszközök közötti gyors összekapcsolás érdekében állítsa vissza a csatlakoztatott F-Tile Serial Lite IV Intel FPGA IP-címeket egyidejűleg. Lásd: F-Tile Serial Lite IV Intel FPGA IP Design Example Felhasználói kézikönyv az IP TX és RX kapcsolat felügyeletével kapcsolatos információkért az eszközkészlet használatával.
Kapcsolódó információk
· Reset és link inicializálás, 37. oldal
· F-Tile Serial Lite IV Intel FPGA IP Design Example Felhasználói kézikönyv

7.2. Hibakezelési irányelvek

Az alábbi táblázat felsorolja az F-Tile Serial Lite IV Intel FPGA IP-konstrukció esetén előforduló hibahelyzetekre vonatkozó hibakezelési irányelveket.

26. táblázat: Hibaállapot és kezelési irányelvek

Hiba állapota
Egy vagy több sáv nem tud kommunikációt létrehozni egy adott időkeret után.

Irányelvek
Valósítson meg időtúllépési rendszert a hivatkozás visszaállításához az alkalmazás szintjén.

Egy sáv a kommunikáció létrejötte után megszakad.
Egy sáv megszakítja a kommunikációt a torzítási folyamat során.

Ez történhet az adatátviteli fázisok után vagy alatt. Alkalmazásszinten valósítson meg egy kapcsolatvesztés-észlelést, és állítsa vissza a hivatkozást.
Végezze el a hivatkozás újrainicializálási folyamatát a hibás sávhoz. Biztosítania kell, hogy a kártya útválasztása ne haladja meg a 320 felhasználói felületet.

Vesztes sáv igazítás az összes sáv igazítása után.

Ez történhet az adatátviteli fázisok után vagy közben. A sávigazítási folyamat újraindításához hajtson végre egy sávigazítási veszteség-észlelést az alkalmazás szintjén.

ISO 9001: 2015 bejegyezve

683074 | 2022.04.28 Visszajelzés küldése

8. F-Tile Serial Lite IV Intel FPGA IP felhasználói kézikönyv Archívum

Az IP-verziók megegyeznek az Intel Quartus Prime Design Suite szoftververzióival 19.1-ig. Az Intel Quartus Prime Design Suite szoftver 19.2-es vagy újabb verziójától kezdve az IP-magok új IP-verziós sémával rendelkeznek.

Ha egy IP-magverzió nem szerepel a listán, akkor az előző IP-magverzió felhasználói útmutatója érvényes.

Intel Quartus Prime verzió
21.3

IP Core 3.0.0 verzió

Felhasználói útmutató F-Tile Serial Lite IV Intel® FPGA IP felhasználói kézikönyv

ISO 9001: 2015 bejegyezve

683074 | 2022.04.28 Visszajelzés küldése

9. Az F-Tile Serial Lite IV Intel FPGA IP felhasználói útmutató dokumentum felülvizsgálati előzményei

A dokumentum verziója 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime verzió
22.1
21.3 21.3 21.2

IP-verzió 5.0.0
3.0.0 3.0.0 2.0.0

Változások
· Frissített táblázat: F-Tile Serial Lite IV Intel FPGA IP-szolgáltatások – Frissített adatátviteli leírás további FHT adó-vevő sebesség támogatással: 58G NRZ, 58G PAM4 és 116G PAM4
· Frissített táblázat: F-Tile Serial Lite IV Intel FPGA IP paraméter leírása – Új paraméter hozzáadva · Rendszer PLL referencia órajel frekvencia · Hibakeresési végpont engedélyezése – Frissültek a PMA adatsebesség értékei – A paraméterek elnevezése frissítve, hogy megfeleljen a grafikus felhasználói felületnek
· Frissítettük az adatátvitel leírását a táblázatban: F-Tile Serial Lite IV Intel FPGA IP-szolgáltatások.
· A táblázatnév IP átnevezése F-Tile Serial Lite IV Intel FPGA IP paraméter leírására a Paraméterek részben az érthetőség kedvéért.
· Frissített táblázat: IP-paraméterek: – Új paraméter hozzáadva – az RSFEC engedélyezve van a másik Serial Lite IV Simplex IP-n, amely ugyanazon az FGT csatornán(ok)on van elhelyezve. — Frissítettük az adó-vevő referencia órajel frekvenciájának alapértelmezett értékeit.
Kezdeti kiadás.

ISO 9001: 2015 bejegyezve

Dokumentumok / Források

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] Felhasználói útmutató F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Felhasználói útmutató F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

Hivatkozások

Felhasználói kézikönyv

F Tile Serial Lite IV Intel FPGA IP

Dokumentumok / Források

Hivatkozások

Hagyj megjegyzést

Válasz visszavonása