Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè

Kontni kache

1 Nwayo IP FPGA Aritmetik nonb antye relatif

2 Dokiman / Resous

2.1 Referans

3 Post ki gen rapò

Nwayo IP FPGA Aritmetik nonb antye relatif

View Fullscreen

Intel FPGA Integer Arithmetic IP Cores Gid itilizatè
Mizajou pou Intel® Quartus® Prime Design Suite: 20.3

Vèsyon sou entènèt Voye Feedback

UG-01063

ID: 683490 Version: 2020.10.05

Kontni
Kontni
1. Intel FPGA Enteger Aritmetik IP Cores…………………………………………………………………………….. 5
2. LPM_COUNTER (Counter) IP Nwayo……………………………………………………………………………….. 7 2.1. Karakteristik…………………………………………………………………………………………………7 2.2. Pwototip Verilog HDL……………………………………………………………………………….. 8 2.3. Deklarasyon Konpozan VHDL……………………………………………………………………………….8 2.4. Deklarasyon VHDL LIBRARY_USE………………………………………………………………… 9 2.5. Pò…………………………………………………………………………………………………..9 2.6. Paramèt…………………………………………………………………………………………… 10
3. LPM_DIVIDE (Divizeur) Intel FPGA IP Nwayo………………………………………………………….. 12 3.1. Karakteristik……………………………………………………………………………………………. 12 3.2. Pwototip Verilog HDL……………………………………………………………………………… 12 3.3. Deklarasyon Konpozan VHDL………………………………………………………………….. 13 3.4. Deklarasyon VHDL LIBRARY_USE…………………………………………………………………. 13 3.5. Pò………………………………………………………………………………………………… 13 3.6. Paramèt…………………………………………………………………………………………… 14
4. LPM_MULT (Multipliye) Nwayo IP……………………………………………………………………………………. 16 4.1. Karakteristik……………………………………………………………………………………………. 16 4.2. Pwototip Verilog HDL……………………………………………………………………………… 17 4.3. Deklarasyon Konpozan VHDL………………………………………………………………….. 17 4.4. Deklarasyon VHDL LIBRARY_USE…………………………………………………………………. 17 4.5. Siyal………………………………………………………………………………………………………… 18 4.6. Paramèt pou Stratix V, Arria V, Cyclone V, ak Intel Cyclone 10 LP Aparèy…………… 18 4.6.1. Onglet Jeneral………………………………………………………………………………18 4.6.2. Jeneral 2 Tab……………………………………………………………………………… 19 4.6.3. Tab Pipelining……………………………………………………………………………… 19 4.7. Paramèt pou Intel Stratix 10, Intel Arria 10, ak Intel Cyclone 10 GX Aparèy……….. 20 4.7.1. Onglet Jeneral………………………………………………………………………………20 4.7.2. Jeneral 2 Tab……………………………………………………………………………… 20 4.7.3. Pipelineing…………………………………………………………………………………………… 21
5. LPM_ADD_SUB (Adder/Souttracteur)………………………………………………………………… 22 5.1. Karakteristik……………………………………………………………………………………………. 22 5.2. Pwototip Verilog HDL……………………………………………………………………………… 23 5.3. Deklarasyon Konpozan VHDL………………………………………………………………….. 23 5.4. Deklarasyon VHDL LIBRARY_USE…………………………………………………………………. 23 5.5. Pò………………………………………………………………………………………………………… 23 5.6. Paramèt…………………………………………………………………………………………… 24
6. LPM_COMPARE (Konparatè)……………………………………………………………………………………… 26 6.1. Karakteristik……………………………………………………………………………………………. 26 6.2. Pwototip Verilog HDL……………………………………………………………………………… 27 6.3. Deklarasyon Konpozan VHDL………………………………………………………………….. 27 6.4. Deklarasyon VHDL LIBRARY_USE…………………………………………………………………. 27 6.5. Pò………………………………………………………………………………………………………… 27 6.6. Paramèt…………………………………………………………………………………………… 28

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 2

Voye Feedback

Kontni

7. ALTEC (Kòd Koreksyon Erè: Encoder/Decoder) IP Core……………………………………………… 30
7.1. Karakteristik Ankode ALTEC……………………………………………………………………………………..31 7.2. Verilog HDL Pwototip (ALTECC_ENCODER)……………………………………………………. 32 7.3. Verilog HDL Pwototip (ALTECC_DECODER)……………………………………………………. 32 7.4. Deklarasyon Konpozan VHDL (ALTECC_ENCODER)………………………………………………33 7.5. Deklarasyon Konpozan VHDL (ALTECC_DECODER)………………………………………………33 7.6. Deklarasyon VHDL LIBRARY_USE…………………………………………………………………. 33 7.7. Pò Ankode………………………………………………………………………………………………… 33 7.8. Pò Dekodeur…………………………………………………………………………………………………34 7.9. Paramèt ankode ………………………………………………………………………………… 34 7.10. Paramèt Dekodeur ……………………………………………………………………………… 35
8. Intel FPGA Miltipliye Adder Nwayo IP…………………………………………………………………. 36
8.1. Karakteristik……………………………………………………………………………………………. 37 8.1.1. Pre-additif……………………………………………………………………………….. 38 8.1.2. Rejis Reta Sistolik………………………………………………………………….. 40 8.1.3. Konstant Pre-chaj……………………………………………………………………………… 43 8.1.4. Double akimilatè……………………………………………………………………………… 43
8.2. Pwototip Verilog HDL……………………………………………………………………………… 44 8.3. Deklarasyon Konpozan VHDL………………………………………………………………….. 44 8.4. Deklarasyon VHDL LIBRARY_USE…………………………………………………………………. 44 8.5. Siyal………………………………………………………………………………………………………… 44 8.6. Paramèt…………………………………………………………………………………………… 47
8.6.1. Onglet Jeneral…………………………………………………………………………………47 8.6.2. Onglet Mòd Siplemantè……………………………………………………………………………….. 47 8.6.3. Onglet Multipliers……………………………………………………………………………….. 49 8.6.4. Tab Preadder………………………………………………………………………………. 51 8.6.5. Onglet akimilatè……………………………………………………………………………….. 53 8.6.6. Tab Sistolik/Chainout…………………………………………………………………. 55 8.6.7. Tab Pipelining……………………………………………………………………………… 56
9. ALTMEMMULT (Multiplikatè koyefisyan konstan ki baze sou memwa) Nwayo IP………… 57
9.1. Karakteristik……………………………………………………………………………………………. 57 9.2. Pwototip Verilog HDL……………………………………………………………………………… 58 9.3. Deklarasyon Konpozan VHDL………………………………………………………………….. 58 9.4. Pò………………………………………………………………………………………………… 59 9.5. Paramèt…………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (miltipliye-akimile) Nwayo IP……………………………………………… 61
10.1. Karakteristik…………………………………………………………………………………………….. 62 10.2. Verilog HDL Pwototip……………………………………………………………………………………………..62 10.3. Deklarasyon Konpozan VHDL………………………………………………………………… 63 10.4. Deklarasyon VHDL LIBRARY_USE…………………………………………………………………63 10.5. Pò…………………………………………………………………………………………………. 63 10.6. Paramèt…………………………………………………………………………………………………………. 64
11. ALTMULT_ADD (Multipliye-Adder) Nwayo IP…………………………………………………………..69
11.1. Karakteristik…………………………………………………………………………………………….. 71 11.2. Verilog HDL Pwototip……………………………………………………………………………………..72 11.3. Deklarasyon Konpozan VHDL………………………………………………………………… 72 11.4. Deklarasyon VHDL LIBRARY_USE ………………………………………………………………… 72

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 3

Kontni
11.5. Pò…………………………………………………………………………………………………. 72 11.6. Paramèt…………………………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Multiplisè Konplèks) Nwayo IP……………………………………………… 86 12.1. Miltiplikasyon konplèks………………………………………………………………………………. 86 12.2. Reprezantasyon Kanonik……………………………………………………………………………… 87 12.3. Reprezantasyon konvansyonèl ……………………………………………………………………. 87 12.4. Karakteristik…………………………………………………………………………………………….. 88 12.5. Verilog HDL Pwototip……………………………………………………………………………………………..88 12.6. Deklarasyon Konpozan VHDL………………………………………………………………… 89 12.7. Deklarasyon VHDL LIBRARY_USE………………………………………………………………… 89 12.8. Siyal ………………………………………………………………………………………………. 89 12.9. Paramèt…………………………………………………………………………………………………………. 90
13. ALTSQRT (Rasin Kare Enteger) Nwayo IP……………………………………………………………92 13.1. Karakteristik…………………………………………………………………………………………….. 92 13.2. Verilog HDL Pwototip……………………………………………………………………………………………..92 13.3. Deklarasyon Konpozan VHDL………………………………………………………………… 93 13.4. Deklarasyon VHDL LIBRARY_USE………………………………………………………………… 93 13.5. Pò…………………………………………………………………………………………………. 93 13.6. Paramèt…………………………………………………………………………………………………………. 94
14. PARALLEL_ADD (Paralèl Adder) Nwayo IP………………………………………………………….. 95 14.1. Karakteristik…………………………………………………………………………………………….95 14.2. Verilog HDL Pwototip……………………………………………………………………………………………..95 14.3. Deklarasyon Konpozan VHDL………………………………………………………………… 96 14.4. Deklarasyon VHDL LIBRARY_USE…………………………………………………………………96 14.5. Pò…………………………………………………………………………………………………. 96 14.6. Paramèt…………………………………………………………………………………………………………. 97
15. Enteger Aritmetik IP Cores Gid Itilizatè Dokiman Achiv……………… 98
16. Istwa Revizyon Dokiman pou Gid Itilizatè Intel FPGA Integer Arithmetic IP Cores…. 99

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 4

Voye Feedback

683490 | 2020.10.05 Voye Feedback

1. Intel FPGA Integer Aritmetik IP Cores

Ou ka sèvi ak Intel® FPGA nwayo IP antye pou fè operasyon matematik nan konsepsyon ou.

Fonksyon sa yo ofri sentèz lojik pi efikas ak aplikasyon aparèy pase kodaj pwòp fonksyon ou yo. Ou ka Customize nwayo IP yo pou akomode kondisyon konsepsyon ou yo.

Nwayo IP aritmetik Intel yo divize an de kategori sa yo: · Nwayo IP bibliyotèk modil paramèt (LPM) · Nway IP Intel espesifik (ALT)

Tablo ki anba la a bay lis nwayo IP aritmetik nonb antye relatif yo.

Tablo 1.

Lis IP Cores

Nwayo IP

LPM IP nwayo

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel-espesifik (ALT) nwayo IP ALTEC

Fonksyon souview Counter Divider Multiplier
Adder oswa soustrè Konparatè
ECC Encoder/Decoder

Aparèy sipòte
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V kontinye...

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

ISO 9001:2015 anrejistre

1. Intel FPGA Integer Aritmetik IP Cores 683490 | 2020.10.05

Nwayo IP Intel FPGA Miltipliye Adder oswa ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTQRT
PARALLEL_ADD

Fonksyon souview Multiplier-Adder
Koyefisyan konstan ki baze sou memwa miltiplikatè
Multiplier-Akumulatè Multiplier-Adder
Konplèks miltiplikatè
Nonb antye relatif kare-rasin
Adder paralèl

Aparèy sipòte
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX,Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Enfòmasyon ki gen rapò
· Nòt lage FPGA Intel ak Aparèy Pwogramab yo
· Entwodiksyon Intel FPGA IP Cores Bay plis enfòmasyon sou Intel FPGA IP Cores.
· Floating-Point IP Cores Gid Itilizatè Bay plis enfòmasyon sou Intel FPGA Floating-Point Cores IP.
· Entwodiksyon nan Intel FPGA IP Cores Bay enfòmasyon jeneral sou tout Intel FPGA IP Cores, ki gen ladan paramèt, génération, amelyore, ak simulation nwayo IP.
· Kreye Scripts Simulation IP ak Qsys ki Endepandan Vèsyon Kreye Scripts Simulation ki pa bezwen mizajou manyèl pou lojisyèl oswa IP vèsyon amelyorasyon.
· Gid pou Pi bon Pratik Jesyon Pwojè pou jesyon efikas ak portabilite pwojè w ak IP files.
· Integer Arithmetic IP Cores Gid Itilizatè Dokiman Achiv nan paj 98 Bay yon lis gid itilizatè pou vèsyon anvan yo nan Integer Arithmetic IP Cores.

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 6

Voye Feedback

683490 | 2020.10.05 Voye Feedback

2. LPM_COUNTER (Counter) IP Nwayo

Figi 1.

Nwayo IP LPM_COUNTER a se yon kontwa binè ki kreye kontwa moute, kontwa desann ak kontwa monte oswa desann ak pwodiksyon ki rive jiska 256 bit lajè.

Figi sa a montre pò yo pou nwayo IP LPM_COUNTER.

LPM_COUNTER pò

LPM_COUNTER

ssclr sload done sset[]

q[]

aktyalizasyon

kout

aclr chaje aset

clk_en cnt_en cin
inst

2.1. Karakteristik
Nwayo LPM_COUNTER IP a ofri karakteristik sa yo: · Jenere kontè monte, desann ak monte/desann · Jenere kalite kontwa sa yo:
— Binè klè – kontwa an ogmante apati zewo oswa dekreman apati 255
— Modil – kontwa an ogmante oswa diminye nan valè modil itilizatè a espesifye epi repete
· Sipòte si ou vle synchrone klè, chaj, ak mete pò opinyon · Sipòte opsyonèl asynchrone klè, chaj, ak mete pò opinyon · Sipòte si ou vle konte pèmèt ak revèy pèmèt pò opinyon · Sipòte si ou vle pote-nan ak pote-soti pò

ISO 9001:2015 anrejistre

2. LPM_COUNTER (Counter) IP Nwayo
683490 | 2020.10.05
2.2. Verilog HDL Pwototip
Pwototip Verilog HDL sa a sitiye nan Design Verilog la File (.v) lpm.v nan la anyè edasentèz.
modil lpm_counter (q, done, clock, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq); paramèt lpm_type = "lpm_counter"; paramèt lpm_width = 1; paramèt lpm_modulus = 0; paramèt lpm_direction = "UNUSED"; paramèt lpm_avalue = "UNUSED"; paramèt lpm_svalue = "UNUSED"; paramèt lpm_pvalue = "UNUSED"; paramèt lpm_port_updown = "PORT_CONNECTIVITY"; paramèt lpm_hint = "UNUSED"; pwodiksyon [lpm_width-1:0] q; pwodiksyon kout; pwodiksyon [15:0] eq; opinyon cin; antre [lpm_width-1:0] done; revèy antre, clk_en, cnt_en, updown; input aset, aclr, aload; opinyon sset, sclr, sload; modil final
2.3. Deklarasyon konpozan VHDL
Deklarasyon eleman VHDL la sitiye nan konsepsyon VHDL la File (.vhd) LPM_PACK.vhd nan librariesvhdllpm anyè.
konpozan LPM_COUNTER jenerik ( LPM_WIDTH : natirèl; LPM_MODULUS : natirèl := 0; LPM_DIRECTION : fisèl := “UNUSED”; LPM_AVALUE : fisèl := “UNUSED”; LPM_SVALUE : fisèl := “UNUSED”; LPM_PORT_UPDOWN :”string :_CONNECTIVITY :” ; LPM_PVALUE : string := “UNUSED” ; pò (DONE: nan std_logic_vector (LPM_WIDTH-1 desann jiska 0):= (LÒT =>
'0'); CLOCK : nan std_logic ; CLK_EN : nan std_logic := '1'; CNT_EN : nan std_logic := '1'; UPDOWN : nan std_logic := '1'; CHAJE: nan std_logic:= '0'; SSET: nan std_logic:= '0'; SCLR: nan std_logic:= '0'; ALOAD: nan std_logic:= '0'; ASET: nan std_logic:= '0'; ACLR: nan std_logic:= '0'; CIN: nan std_logic:= '1'; COUT : soti std_logic := '0'; K: soti std_logic_vector (LPM_WIDTH-1 desann jiska 0); EQ: soti std_logic_vector (15 desann jiska 0));
eleman fen;

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 8

Voye Feedback

2. LPM_COUNTER (Counter) IP Nwayo 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE Deklarasyon
Deklarasyon VHDL LIBRARY-USE pa obligatwa si w itilize Deklarasyon Konpozan VHDL la.
BIBLIYOTÈK lpm; Sèvi ak lpm.lpm_components.all;

2.5. Pò

Tablo sa yo lis pò antre ak pwodiksyon pou nwayo IP LPM_COUNTER la.

Tablo 2.

LPM_COUNTER Pò Antre

Non Port

Obligatwa

Deskripsyon

done[]

Non

Done paralèl antre nan kontwa an. Gwosè pò opinyon an depann de valè paramèt LPM_WIDTH.

revèy

Antre revèy pozitif-kwen-deklanche.

clk_en

Non

Revèy pèmèt opinyon pou pèmèt tout aktivite synchrone. Si yo omisyon, valè default la se 1.

cnt_en

Non

Konte pèmèt opinyon pou enfim konte a lè yo afime ba san yo pa afekte sload, sset, oswa sclr. Si yo omisyon, valè default la se 1.

aktyalizasyon

Non

Kontwole direksyon konte a. Lè yo deklare wo (1), direksyon konte a monte, epi lè yo deklare ba (0), direksyon konte a desann. Si yo itilize paramèt LPM_DIRECTION, pò a updown pa ka konekte. Si LPM_DIRECTION pa itilize, pò updown a opsyonèl. Si yo omisyone, valè default la ogmante (1).

cin

Non

Pote-nan ti jan ki ba-lòd la. Pou kontwa moute, konpòtman an nan opinyon an cin se

idantik ak konpòtman an nan cnt_en opinyon an. Si yo omisyon, valè default la se 1

(VCC).

aklr

Non

Asynchrone opinyon klè. Si tou de aset ak aclr yo itilize ak afime, aclr pase sou plas aset. Si yo omisyone, valè default la se 0 (enfim).

aset

Non

Asynchrone mete opinyon. Espesifye rezilta q[] yo kòm tout 1s, oswa nan valè ki espesifye nan paramèt LPM_AVALUE. Si tou de pò aset ak aclr yo itilize ak afime, valè pò a aklr pase valè pò aset la. Si yo omisyon, valè default la se 0, enfim.

chaje

Non

Asynchrone chaj opinyon ki asynchrone chaje kontwa a ak valè a sou opinyon done yo. Lè yo itilize pò a chaje, yo dwe konekte pò done [] la. Si yo omisyon, valè default la se 0, enfim.

sclr

Non

Synchrone opinyon klè ki efase kontwa a sou pwochen kwen revèy aktif la. Si tou de pò yo sset ak sclr yo itilize ak afime, valè a nan pò a sclr pase sou valè a nan pò a sset. Si yo omisyon, valè default la se 0, enfim.

mete

Non

D 'synchrone mete ki mete kontwa an sou pwochen kwen revèy aktif la. Espesifye valè q rezilta yo kòm tout 1s, oswa nan valè a espesifye nan LPM_SVALUE paramèt la. Si tou de pò yo sset ak sclr yo itilize ak afime,
valè pò sclr pase valè pò sset la. Si yo omisyone, valè default la se 0 (enfim).

chaje

Non

Antre chaj synchrone ki chaje kontwa a ak done [] sou pwochen kwen revèy aktif la. Lè yo itilize pò sload la, yo dwe konekte pò done [] la. Si yo omisyone, valè default la se 0 (enfim).

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 9

2. LPM_COUNTER (Counter) IP Nwayo 683490 | 2020.10.05

Tablo 3.

LPM_COUNTER Pò Sòti

Non Port

Obligatwa

Deskripsyon

q[]

Non

Done pwodiksyon soti nan kontwa an. Gwosè pò pwodiksyon an depann sou la

LPM_WIDTH valè paramèt. Swa q[] oswa omwen youn nan pò yo eq[15..0].

dwe konekte.

eq[15..0]

Non

Counter dekode pwodiksyon. Pò eq[15..0] la pa aksesib nan editè paramèt la paske paramèt la sèlman sipòte AHDL.
Swa pò q[] oswa pò eq[] dwe konekte. Jiska c eq pò yo ka itilize (0 <= c <= 15). Se sèlman 16 valè konte ki pi ba yo dekode. Lè valè konte a se c, pwodiksyon eqc a deklare wo (1). Pou egzanpample, lè konte a se 0, eq0 = 1, lè konte a se 1, eq1 = 1, ak lè konte a se 15, eq 15 = 1. Pwodiksyon dekode pou valè konte nan 16 oswa plis mande pou dekodaj ekstèn. Pwodiksyon eq[15..0] yo asynchrone ak pwodiksyon q[] la.

kout

Non

Pote-soti nan MSB bit kontwa an. Li ka itilize pou konekte avèk yon lòt kontwa pou kreye yon pi gwo kontwa.

NAN. Paramèt

Tablo sa a bay lis paramèt pou nwayo IP LPM_COUNTER.

Tablo 4.

LPM_COUNTER Paramèt

Non paramèt

Kalite

LPM_WIDTH

Nonb antye relatif

LPM_DIRECTION

Fisèl

LPM_MODULUS LPM_AVALUE

Nonb antye relatif
Nonb antye relatif / chèn

LPM_SVALUE LPM_HINT

Nonb antye relatif / chèn
Fisèl

LPM_TYPE

Fisèl

Obligatwa Wi Non Non Non
Non Non
Non

Deskripsyon
Espesifye lajè pò done[] ak q[] yo, si yo itilize yo.
Valè yo UP, DOWN, ak UN UTILIZE. Si yo itilize paramèt LPM_DIRECTION, pò a updown pa ka konekte. Lè pò a updown pa konekte, valè default paramèt LPM_DIRECTION la se UP.
Konte maksimòm, plis youn. Kantite eta inik nan sik kontwa an. Si valè chaj la pi gwo pase paramèt LPM_MODULUS, konpòtman kontwa a pa espesifye.
Valè konstan ki chaje lè aset afime wo. Si valè espesifye a pi gwo oswa egal a , konpòtman kontwa a se yon nivo lojik ki pa defini (X), kote se LPM_MODULUS, si prezan, oswa 2 ^ LPM_WIDTH. Intel rekòmande pou ou presize valè sa a kòm yon nimewo desimal pou desen AHDL.
Valè konstan ki chaje sou kwen k ap monte nan pò revèy la lè pò a sset afime segondè. Intel rekòmande pou ou presize valè sa a kòm yon nimewo desimal pou desen AHDL.
Lè ou enstansye yon bibliyotèk nan modil paramèt (LPM) fonksyon nan yon konsepsyon VHDL File (.vhd), ou dwe itilize paramèt LPM_HINT pou presize yon paramèt Intel espesifik. Pou egzanpample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = YES"
Valè default la se UNUSED.
Idantifye bibliyotèk la nan modil paramètrize (LPM) non antite nan konsepsyon VHDL files.
kontinye…

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 10

Voye Feedback

2. LPM_COUNTER (Counter) IP Nwayo 683490 | 2020.10.05

Non paramèt INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Kalite String String
Fisèl
Fisèl

Obligatwa Non Non
Non
Non

Deskripsyon
Paramèt sa a itilize pou modèl ak simulation konpòtman. Paramèt sa a itilize pou modèl ak simulation konpòtman. Editè paramèt la kalkile valè paramèt sa a.
Intel-espesifik paramèt. Ou dwe itilize paramèt LPM_HINT pou presize paramèt CARRY_CNT_EN nan konsepsyon VHDL. files. Valè yo se SMART, ON, OFF, ak UNISED. Pèmèt fonksyon LPM_COUNTER pwopaje siyal cnt_en atravè chèn pote a. Nan kèk ka, paramèt CARRY_CNT_EN ka gen yon ti enpak sou vitès la, kidonk ou ka vle fèmen li. Valè default la se SMART, ki bay pi bon echanj ant gwosè ak vitès.
Intel-espesifik paramèt. Ou dwe itilize paramèt LPM_HINT pou presize paramèt LABWIDE_SCLR nan konsepsyon VHDL. files. Valè yo ON, OFF, oswa UN UTILIZE. Valè default la se ON. Pèmèt ou enfim itilizasyon karakteristik LABwide sclr yo jwenn nan fanmi aparèy demode yo. Lè w fèmen opsyon sa a, ogmante chans pou w sèvi ak LAB yo ki pasyèlman ranpli, epi konsa ka pèmèt pi gwo dansite lojik lè SCLR pa aplike nan yon LAB konplè. Paramèt sa a disponib pou konpatibilite bak, e Intel rekòmande ou pa sèvi ak paramèt sa a.
Espesifye itilizasyon pò D 'updown la. Si yo omisyon valè defo a se PORT_CONNECTIVITY. Lè valè pò a mete sou PORT_USED, pò a trete kòm itilize. Lè valè pò a mete sou PORT_UNUSED, pò a trete kòm li pa itilize. Lè valè pò a mete sou PORT_CONNECTIVITY, yo detèmine itilizasyon pò a lè w tcheke koneksyon pò a.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 11

683490 | 2020.10.05 Voye Feedback

3. LPM_DIVIDE (Divizeur) Intel FPGA IP Nwayo

Figi 2.

LPM_DIVIDE Intel FPGA IP nwayo a aplike yon divizyon pou divize yon valè opinyon nimeratè pa yon valè antre denominatè pou pwodui yon kosyan ak yon rès.

Figi sa a montre pò yo pou nwayo IP LPM_DIVIDE.

LPM_DIVIDE pò

LPM_DIVIDE

numer[] denom[] revèy

kosyan[] rete[]

clken aclr

inst

3.1. Karakteristik
Nwayo IP LPM_DIVIDE ofri karakteristik sa yo: · Jenere yon divizyon ki divize yon valè antre nimeratè pa yon antre denominatè.
valè pou pwodwi yon kosyan ak yon rès. · Sipòte done lajè de 1 bits. · Sipòte fòma reprezantasyon done ki siyen ak ki pa siyen pou tou de nimeratè a
ak valè denominatè yo. · Sipòte zòn oswa optimize vitès. · Bay yon opsyon pou presize yon pwodiksyon rès pozitif. · Sipòte latansi pwodiksyon configurable pipelining. · Sipòte opsyonèl asynchrone klè ak revèy pèmèt pò.

3.2. Verilog HDL Pwototip
Pwototip Verilog HDL sa a sitiye nan Design Verilog la File (.v) lpm.v nan la anyè edasentèz.
modil lpm_divide (kosyan, rete, nimewo, denom, revèy, clken, aklr); paramèt lpm_type = "lpm_divide"; paramèt lpm_widthn = 1; paramèt lpm_widthd = 1; paramèt lpm_nrepresentation = "UNSIGNED"; paramèt lpm_drepresentation = "UNSIGNED"; paramèt lpm_remainderpositive = "VRÈ"; paramèt lpm_pipeline = 0;

ISO 9001:2015 anrejistre

3. LPM_DIVIDE (Divizeur) Intel FPGA IP Nwayo 683490 | 2020.10.05

paramèt lpm_hint = "UNUSED"; revèy antre; opinyon clken; opinyon aklr; antre [lpm_widthn-1:0] nimewo; antre [lpm_widthd-1:0] denom; pwodiksyon [lpm_widthn-1:0] kosyan; pwodiksyon [lpm_widthd-1:0] rete; modil final

3.3. Deklarasyon konpozan VHDL
Deklarasyon eleman VHDL la sitiye nan konsepsyon VHDL la File (.vhd) LPM_PACK.vhd nan librariesvhdllpm anyè.
konpozan LPM_DIVIDE jenerik (LPM_WIDTHN : natirèl; LPM_WIDTHD : natirèl;
LPM_NREPRESENTATION : chaîne := “UNSIGNED”; LPM_DREPRESENTATION : chaîne := “UNSIGNED”; LPM_PIPELINE : natirèl := 0; LPM_TYPE : fisèl := L_DIVIDE; LPM_HINT : chaîne := “UNUSED”); pò (NUMER : nan std_logic_vector (LPM_WIDTHN-1 desann nan 0); DENOM : nan std_logic_vector (LPM_WIDTHD-1 desann nan 0); ACLR : nan std_logic := '0'; CLOCK : nan std_logic := '0'; CLKEN : nan std_logic := '1'; QUOTIENT : soti std_logic_vector (LPM_WIDTHN-1 desann nan 0) ; eleman fen;

3.4. VHDL LIBRARY_USE Deklarasyon
Deklarasyon VHDL LIBRARY-USE pa obligatwa si w itilize Deklarasyon Konpozan VHDL la.
BIBLIYOTÈK lpm; Sèvi ak lpm.lpm_components.all;

3.5. Pò

Tablo sa yo lis pò yo antre ak pwodiksyon pou nwayo IP LPM_DIVIDE.

Tablo 5.

LPM_DIVIDE Pò Antre

Non Port

Obligatwa

nimewo[]

non[]

Deskripsyon
Antre done nimeratè. Gwosè pò opinyon an depann de valè paramèt LPM_WIDTHN.
Entrée done denominatè. Gwosè pò opinyon an depann de valè paramèt LPM_WIDTHD.
kontinye…

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 13

3. LPM_DIVIDE (Divizeur) Intel FPGA IP Nwayo 683490 | 2020.10.05

Non pò revèy clken
aklr

Obligatwa Non Non
Non

Deskripsyon
Antre revèy pou itilizasyon tiyo. Pou valè LPM_PIPELINE ki pa 0 (default), pò revèy la dwe aktive.
Revèy pèmèt itilizasyon tiyo. Lè pò clken a deklare wo, operasyon divizyon an pran plas. Lè siyal la ba, pa gen okenn operasyon ki fèt. Si yo omisyon, valè default la se 1.
Asynchrone pò klè itilize nenpòt ki lè pou Reyajiste tiyo a nan tout '0 a asynchrone nan opinyon revèy la.

Tablo 6.

LPM_DIVIDE Sòti Pò yo

Non Port

Obligatwa

Deskripsyon

kosyan []

Done pwodiksyon. Gwosè pò pwodiksyon an depann de LPM_WIDTHN la

valè paramèt.

rete[]

Done pwodiksyon. Gwosè pò pwodiksyon an depann de LPM_WIDTHD

valè paramèt.

NAN. Paramèt

Tablo sa a bay lis paramèt pou LPM_DIVIDE Intel FPGA IP nwayo a.

Non paramèt

Kalite

Obligatwa

Deskripsyon

LPM_WIDTHN

Nonb antye relatif

Espesifye lajè nimewo a [] ak

kosyan[] pò. Valè yo se 1 a 64.

LPM_WIDTHD

Nonb antye relatif

Espesifye lajè denom la[] ak

rete[] pò. Valè yo se 1 a 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

Chaîne Chaîne

Non

Siyen reprezantasyon nan opinyon nimeratè a.

Valè yo SIYEN ak UNSIGNED. Lè sa a

paramèt mete sou SIGNED, divize an

entèprete nimewo [] antre kòm siyen de a

konpleman.

Non

Siyen reprezantasyon nan opinyon denominatè a.

Valè yo SIYEN ak UNSIGNED. Lè sa a

paramèt mete sou SIGNED, divize an

entèprete opinyon denom[] la kòm de siyen

konpleman.

LPM_TYPE

Fisèl

Non

Idantifye bibliyotèk la nan paramèt

modil (LPM) non antite nan konsepsyon VHDL

files (.vhd).

LPM_HINT

Fisèl

Non

Lè ou enstansye yon bibliyotèk nan

modil paramèt (LPM) fonksyon nan yon

VHDL konsepsyon File (.vhd), ou dwe itilize

LPM_HINT paramèt pou presize yon Intel-

paramèt espesifik. Pou egzanpample: LPM_HINT

= "CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = YES” The

valè default se UNUTILIZE.

LPM_REMAINDERPOSITIVE

Fisèl

Non

Intel-espesifik paramèt. Ou dwe itilize

LPM_HINT paramèt pou presize a

LPM_REMAINDERPOSITIVE paramèt nan

VHDL konsepsyon files. Valè yo se VRE oswa FO.

Si paramèt sa a se VRÈ, lè sa a

valè pò a rete [] dwe pi gwo

kontinye…

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 14

Voye Feedback

3. LPM_DIVIDE (Divizeur) Intel FPGA IP Nwayo 683490 | 2020.10.05

Non paramèt

Kalite

MAXIMIZE_SPEED

Nonb antye relatif

LPM_PIPELINE

Nonb antye relatif

INTENDED_DEVICE_FAMILY SKIP_BITS

Chaîne nonb antye relatif

Non obligatwa
Non Non Non

Deskripsyon
pase oswa egal a zewo. Si paramèt sa a se VRÈ, Lè sa a, valè pò a rete [] se swa zewo, oswa valè a se menm siy la, swa pozitif oswa negatif, kòm valè a nan pò a nimewo. Pou diminye zòn ak amelyore vitès, Intel rekòmande pou mete paramèt sa a VRE nan operasyon kote rès la dwe pozitif oswa kote rès la pa enpòtan.
Intel-espesifik paramèt. Ou dwe itilize paramèt LPM_HINT pou presize paramèt MAXIMIZE_SPEED nan konsepsyon VHDL. files. Valè yo se [0..9]. Si yo itilize, lojisyèl Intel Quartus Prime la eseye optimize yon egzanp espesifik nan fonksyon LPM_DIVIDE pou vitès olye ke routabilite, epi pase sou fason opsyon lojik Optimization Technique la. Si MAXIMIZE_SPEED pa itilize, valè opsyon teknik Optimizasyon an itilize pito. Si valè MAXIMIZE_SPEED se 6 oswa pi wo, Konpilatè a optimize nwayo IP LPM_DIVIDE pou pi gwo vitès lè l sèvi avèk chenn pote; si valè a se 5 oswa mwens, du a aplike konsepsyon an san yo pa chenn pote.
Espesifye kantite sik revèy latansi ki asosye ak rezilta kosyan [] ak rete [] yo. Yon valè zewo (0) endike ke pa gen latansi ki egziste, e ke yon fonksyon piman konbinezon enstansye. Si yo omisyone, valè default la se 0 (non pipeline). Ou pa kapab presize yon valè pou paramèt LPM_PIPELINE ki pi wo pase LPM_WIDTHN.
Paramèt sa a itilize pou modèl ak simulation konpòtman. Editè paramèt la kalkile valè paramèt sa a.
Pèmèt divizyon bit fraksyon pi efikas pou optimize lojik sou bit dirijan yo lè li bay kantite GND dirijan nan nwayo IP LPM_DIVIDE. Espesifye kantite dirijan GND sou pwodiksyon kosyan nan paramèt sa a.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 15

683490 | 2020.10.05 Voye Feedback

4. LPM_MULT (Multipliye) IP Nwayo

Figi 3.

Nwayo IP LPM_MULT aplike yon miltiplikatè pou miltipliye de valè done antre pou pwodui yon pwodwi kòm yon pwodiksyon.

Figi sa a montre pò yo pou nwayo IP LPM_MULT.

LPM_Mult Ports

LPM_MULT revèy donea[] rezilta[] datab[] aclr/sclr clken
inst

Enfòmasyon ki gen rapò Karakteristik nan paj 71

4.1. Karakteristik
Nwayo LPM_MULT IP ofri karakteristik sa yo: · Jenere yon miltiplikatè ki miltipliye de valè done antre · Sipòte lajè done 1 bit · Sipòte fòma reprezantasyon done ki siyen ak ki pa siyen · Sipòte optimize zòn oswa vitès · Sipòte pipelining ak latansi pwodiksyon configurable · Bay yon opsyon pou aplikasyon nan pwosesis siyal dijital dedye (DSP)
sikwi blòk oswa eleman lojik (LE) Remak: Lè bati miltiplikatè ki pi gwo pase gwosè ki sipòte natif natal, ka/
pral gen yon enpak pèfòmans ki soti nan kaskad nan blòk DSP yo. · Sipòte opsyon asynchrone klè ak revèy pèmèt pò input · Sipòte opsyonèl synchrone clear pou Intel Stratix 10, Intel Arria 10 ak Intel Cyclone 10 GX aparèy

ISO 9001:2015 anrejistre

4. LPM_MULT (Multipliye) IP Nwayo 683490 | 2020.10.05
4.2. Verilog HDL Pwototip
Pwototip Verilog HDL sa a sitiye nan Design Verilog la File (.v) lpm.v nan la anyè edasentèz.
modil lpm_mult ( rezilta, dataa, datab, sum, clock, clken, aclr ) paramèt lpm_type = "lpm_mult"; paramèt lpm_widtha = 1; paramèt lpm_widthb = 1; paramèt lpm_widths = 1; paramèt lpm_widthp = 1; paramèt lpm_representation = "UNSIGNED"; paramèt lpm_pipeline = 0; paramèt lpm_hint = "UNUSED"; revèy antre; opinyon clken; opinyon aklr; antre [lpm_widtha-1:0] donea; antre [lpm_widthb-1:0] done; antre [lpm_widths-1:0] sòm; pwodiksyon [lpm_widthp-1:0] rezilta; modil final
4.3. Deklarasyon konpozan VHDL
Deklarasyon eleman VHDL la sitiye nan konsepsyon VHDL la File (.vhd) LPM_PACK.vhd nan librariesvhdllpm anyè.
konpozan LPM_MULT jenerik ( LPM_WIDTHA : natirèl; LPM_WIDTHB : natirèl; LPM_WIDTHS : natirèl := 1; LPM_WIDTHP : natirèl;
LPM_REPRESENTATION : chaîne := “UNSIGNED”; LPM_PIPELINE : natirèl := 0; LPM_TYPE: fisèl := L_MULT; LPM_HINT : chaîne := “UNUSED”); pò (DATAA: nan std_logic_vector(LPM_WIDTHA-1 desann nan 0); DATAB: nan std_logic_vector (LPM_WIDTHB-1 desann nan 0); ACLR: nan std_logic:= '0'; CLOCK: nan std_logic:= '0'; CLKEN: nan std_logic := '1'; SUM : nan std_logic_vector(LPM_WIDTHS-1 desann nan 0) := (LÒT => '0': soti std_logic_vector (LPM_WIDTHP-1 desann nan 0)); eleman fen;
4.4. VHDL LIBRARY_USE Deklarasyon
Deklarasyon VHDL LIBRARY-USE pa obligatwa si w itilize Deklarasyon Konpozan VHDL la.
BIBLIYOTÈK lpm; Sèvi ak lpm.lpm_components.all;

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 17

4. LPM_MULT (Multipliye) IP Nwayo 683490 | 2020.10.05

4.5. Siyal yo

Tablo 7.

LPM_MULT Siyal Antre

Non siyal

Obligatwa

Deskripsyon

done[]

Done D'.

Pou aparèy Intel Stratix 10, Intel Arria 10, ak Intel Cyclone 10 GX, gwosè siyal opinyon an depann de valè paramèt lajè Dataa.

Pou aparèy ki pi gran ak Intel Cyclone 10 LP, gwosè siyal opinyon an depann de valè paramèt LPM_WIDTHA.

done[]

Done D'.

Pou aparèy Intel Stratix 10, Intel Arria 10, ak Intel Cyclone 10 GX, gwosè siyal opinyon an depann de valè paramèt Datab lajè a.

Pou aparèy ki pi gran ak Intel Cyclone 10 LP, gwosè siyal opinyon an depann

sou valè paramèt LPM_WIDTHB.

revèy

Non

Antre revèy pou itilizasyon pipeline.

Pou aparèy ki pi ansyen ak Intel Cyclone 10 LP, siyal revèy la dwe aktive pou valè LPM_PIPELINE ki pa 0 (default).

Pou aparèy Intel Stratix 10, Intel Arria 10, ak Intel Cyclone 10 GX, siyal revèy la dwe aktive si valè Latansi a pa 1 (default).

clken

Non

Revèy pèmèt pou itilizasyon pipeline. Lè siyal clken a afime wo, la

operasyon adisyonè/soustraktè fèt. Lè siyal la ba, pa gen okenn operasyon

rive. Si yo omisyon, valè default la se 1.

aclr sclr

Non

Asynchrone siyal klè yo itilize nenpòt ki lè pou reset tiyo a nan tout 0s,

asynchrone ak siyal revèy la. Tiyo a inisyalize nan yon endefini (X)

nivo lojik. Rezilta yo se yon valè ki konsistan, men ki pa zewo.

Non

Synchrone siyal klè yo itilize nenpòt ki lè pou reset tiyo a nan tout 0s,

synchrone ak siyal revèy la. Tiyo a inisyalize nan yon endefini (X)

nivo lojik. Rezilta yo se yon valè ki konsistan, men ki pa zewo.

Tablo 8.

LPM_MULT Sòti siyal yo

non siyal

Obligatwa

Deskripsyon

rezilta[]

Done pwodiksyon.

Pou aparèy ki pi gran ak Intel Cyclone 10 LP, gwosè siyal pwodiksyon an depann de valè paramèt LPM_WIDTHP. Si LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) oswa (LPM_WIDTHA + LPM_WIDTHS), se sèlman MSB LPM_WIDTHP ki prezan.

Pou Intel Stratix 10, Intel Arria 10 ak Intel Cyclone 10 GX, gwosè siyal pwodiksyon yo depann de paramèt lajè Rezilta a.

4.6. Paramèt pou Stratix V, Arria V, Cyclone V, ak Intel Cyclone 10 LP Aparèy

4.6.1. Jeneral Tab

Tablo 9.

Jeneral Tab

Paramèt

Valè

Konfigirasyon miltiplikatè

Miltipliye D 'dataa' pa D 'datab'

Valè Default

Deskripsyon

Miltipliye D 'dataa' pa D 'datab'

Chwazi konfigirasyon an vle pou miltiplikatè a.
kontinye…

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 18

Voye Feedback

4. LPM_MULT (Multipliye) IP Nwayo 683490 | 2020.10.05

Paramèt
Ki lajè D 'dataa a ta dwe? Ki lajè D 'datab la ta dwe? Ki jan yo ta dwe detèmine lajè pwodiksyon 'rezilta' la? Limite lajè a

Valè
Miltipliye opinyon 'dataa' pou kont li (operasyon kare)
1-256 bit

Valè Default

Deskripsyon

8 bit

Espesifye lajè pò donea[] la.

1-256 bit

8 bit

Espesifye lajè pò datab la.

Otomatikman kalkile lajè a Limite lajè a
1-512 bit

Otomatikman kalkile lajè a

Chwazi metòd ou vle pou detèmine lajè pò rezilta a.

16 bit

Espesifye lajè rezilta[] pò a.
Valè sa a pral efikas sèlman si ou chwazi Limite lajè a nan paramèt Kalite a.

4.6.2. Jeneral 2 Tab

Tablo 10. Jeneral 2 Tab

Paramèt

Valè

Datab Antre

Èske otobis antre 'datab' la gen yon valè konstan?

Non Wi

Kalite miltiplikasyon

Ki kalite

San siyen

miltiplikasyon ou vle? Siyen

Aplikasyon

Ki aplikasyon miltiplikatè yo ta dwe itilize?

Sèvi ak aplikasyon an default
Sèvi ak sikwi miltiplikatè dedye a (Pa disponib pou tout fanmi)
Sèvi ak eleman lojik

Valè Default

Deskripsyon

Non

Chwazi Wi pou presize valè konstan nan

`datab' otobis antre, si genyen.

San siyen

Espesifye fòma reprezantasyon pou donea[] ak doneb[] antre.

Sèvi ak aplikasyon an default

Chwazi metòd ou vle pou detèmine lajè pò rezilta a.

4.6.3. Tab Pipelining

Tablo 11. Tab Pipelining

Paramèt

Èske ou vle pipeline No

fonksyon?

Valè

Kreye yon 'aclr'

—

asynchrone pò klè

Valè Default

Deskripsyon

Non

Chwazi Wi pou pèmèt enskri tiyo a

pwodiksyon miltiplikatè a epi presize vle a

latansi pwodiksyon nan sik revèy. Pèmèt la

enskri tiyo ajoute latansi siplemantè nan

pwodiksyon.

Non

Chwazi opsyon sa a pou pèmèt aclr port pou itilize asynchrone clear pou enskri tiyo a.
kontinye…

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 19

4. LPM_MULT (Multipliye) IP Nwayo 683490 | 2020.10.05

Paramèt
Kreye yon 'clken' revèy pèmèt revèy
Optimizasyon
Ki kalite optimize ou vle?

Valè -
Zòn Vitès Default

Valè Default

Deskripsyon

Non

Espesifye aktif revèy segondè pèmèt pou pò a revèy nan enskri tiyo a

Default

Espesifye optimize a vle pou nwayo IP la.
Chwazi Default pou kite lojisyèl Intel Quartus Prime detèmine pi bon optimize pou nwayo IP la.

4.7. Paramèt pou Intel Stratix 10, Intel Arria 10, ak Intel Cyclone 10 GX Aparèy

4.7.1. Jeneral Tab

Tablo 12. Tab Jeneral

Paramèt

Valè

Valè Default

Deskripsyon

Kalite Konfigirasyon miltiplikatè
Done Port Lajè

Miltipliye D 'dataa' pa D 'datab'
Miltipliye opinyon 'dataa' pou kont li (operasyon kare)

Miltipliye D 'dataa' pa D 'datab'

Chwazi konfigirasyon an vle pou miltiplikatè a.

Done lajè

1-256 bit

8 bit

Espesifye lajè pò donea[] la.

Datab lajè

1-256 bit

8 bit

Espesifye lajè pò datab la.

Ki jan yo ta dwe detèmine lajè pwodiksyon 'rezilta' la?

Kalite

Otomatikman kalkile lajè a
Limite lajè a

Otomatikman kalkile lajè a

Chwazi metòd ou vle pou detèmine lajè pò rezilta a.

Valè

1-512 bit

16 bit

Espesifye lajè rezilta[] pò a.
Valè sa a pral efikas sèlman si ou chwazi Limite lajè a nan paramèt Kalite a.

Lajè rezilta

1-512 bit

—

Montre lajè efikas nan pò rezilta [] la.

4.7.2. Jeneral 2 Tab

Tablo 13. Jeneral 2 Tab

Paramèt

Datab Antre

Èske otobis antre 'datab' la gen yon valè konstan?

Non Wi

Valè

Valè Default

Deskripsyon

Non

Chwazi Wi pou presize valè konstan nan

`datab' otobis antre, si genyen.

kontinye…

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 20

Voye Feedback

4. LPM_MULT (Multipliye) IP Nwayo 683490 | 2020.10.05

Paramèt

Valè

Nenpòt valè ki pi gran pase 0

Kalite miltiplikasyon

Ki kalite

San siyen

miltiplikasyon ou vle? Siyen

Style aplikasyon

Ki aplikasyon miltiplikatè yo ta dwe itilize?

Sèvi ak aplikasyon an default
Sèvi ak sikwi miltiplikatè dedye a
Sèvi ak eleman lojik

Valè Default

Deskripsyon

Espesifye valè konstan datab[] pò.

San siyen

Espesifye fòma reprezantasyon pou donea[] ak doneb[] antre.

Sèvi ak aplikasyon an default

Chwazi metòd ou vle pou detèmine lajè pò rezilta a.

4.7.3. Pipeline

Tablo 14. Tab Pipelining

Paramèt

Valè

Èske ou vle tiyo fonksyon an?

Tiyo

Non Wi

Kalite siyal klè latansi

Nenpòt valè ki pi gran pase 0.
Okenn ACLR SCLR

Kreye yon revèy 'clken'

—

pèmèt revèy

Ki kalite optimize ou vle?

Kalite

Zòn Vitès Default

Valè Default

Deskripsyon

Non 1 Okenn
—

Chwazi Wi pou pèmèt tiyo enskri nan pwodiksyon miltiplikatè a. Pèmèt enskri tiyo a ajoute latansi siplemantè nan pwodiksyon an.
Espesifye latansi pwodiksyon an vle nan sik revèy.
Espesifye ki kalite reset pou enskri tiyo a. Chwazi Okenn si ou pa sèvi ak okenn enskri tiyo. Chwazi ACLR pou itilize asynchrone clear pou enskri tiyo a. Sa a pral jenere pò ACLR. Chwazi SCLR pou itilize synchrone clear pou enskri tiyo a. Sa a pral jenere pò SCLR.
Espesifye aktif revèy segondè pèmèt pou pò a revèy nan enskri tiyo a

Default

Espesifye optimize a vle pou nwayo IP la.
Chwazi Default pou kite lojisyèl Intel Quartus Prime detèmine pi bon opsyon pou nwayo IP la.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 21

683490 | 2020.10.05 Voye Feedback

5. LPM_ADD_SUB (Adder/Souttracteur)

Figi 4.

Nwayo IP LPM_ADD_SUB la pèmèt ou aplike yon adisyone oswa yon soustrè pou ajoute oswa soustraksyon seri done pou pwodui yon pwodiksyon ki gen sòm oswa diferans valè antre yo.

Figi sa a montre pò yo pou nwayo IP LPM_ADD_SUB.

LPM_ADD_SUB Pò

LPM_ADD_SUB ajoute_sub cin

done[]

revèy clken datab[] aclr

rezilta[] debòde cout

inst

5.1. Karakteristik
Nwayo IP LPM_ADD_SUB la ofri karakteristik sa yo: · Jenere adisyonè, soustrè, ak sipè/soustraktè dinamik configurable.
fonksyon. · Sipòte done lajè de 1 bits. · Sipòte fòma reprezantasyon done tankou siyen ak non. · Sipòte si ou vle pote-an (prete-soti), asynchrone klè, ak revèy pèmèt
pò antre. · Sipòte si ou vle pote-soti (prete-an) ak pò pwodiksyon debòde. · Bay youn nan otobis done antre yo nan yon konstan. · Sipòte pipelining ak latansi pwodiksyon configurable.

ISO 9001:2015 anrejistre

5. LPM_ADD_SUB (Adder/Souttracteur) 683490 | 2020.10.05
5.2. Verilog HDL Pwototip
Pwototip Verilog HDL sa a sitiye nan Design Verilog la File (.v) lpm.v nan la anyè edasentèz.
modil lpm_add_sub (rezilta, kout, debòde, add_sub, cin, dataa, datab, clock, clken, aclr); paramèt lpm_type = "lpm_add_sub"; paramèt lpm_width = 1; paramèt lpm_direction = "UNUSED"; paramèt lpm_representation = "SIYEN"; paramèt lpm_pipeline = 0; paramèt lpm_hint = "UNUSED"; antre [lpm_width-1:0] donea, datab; opinyon add_sub, cin; revèy antre; opinyon clken; opinyon aklr; pwodiksyon [lpm_width-1:0] rezilta; pwodiksyon kout, debòde; modil final
5.3. Deklarasyon konpozan VHDL
Deklarasyon eleman VHDL la sitiye nan konsepsyon VHDL la File (.vhd) LPM_PACK.vhd nan librariesvhdllpm anyè.
konpozan LPM_ADD_SUB jenerik (LPM_WIDTH : natirèl;
LPM_DIRECTION : chaîne := “UNUSED”; LPM_REPRESENTATION: string := "SIYEN"; LPM_PIPELINE : natirèl := 0; LPM_TYPE : fisèl := L_ADD_SUB; LPM_HINT : chaîne := “UNUSED”); pò (DATAA: nan std_logic_vector(LPM_WIDTH-1 desann nan 0); DATAB: nan std_logic_vector (LPM_WIDTH-1 desann nan 0); ACLR: nan std_logic:= '0'; CLOCK: nan std_logic:= '0'; CLKEN: nan std_logic := '1'; CIN : in std_logic := 'Z' : in std_logic := '1' : out std_logic_vector (LPM_WIDTH-1 OVERFLOW : out std_logic); eleman fen;
5.4. VHDL LIBRARY_USE Deklarasyon
Deklarasyon VHDL LIBRARY-USE pa obligatwa si w itilize Deklarasyon Konpozan VHDL la.
BIBLIYOTÈK lpm; Sèvi ak lpm.lpm_components.all;
5.5. Pò
Tablo sa yo lis pò yo antre ak pwodiksyon pou LPM_ADD_SUB IP nwayo a.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 23

5. LPM_ADD_SUB (Adder/Souttracteur) 683490 | 2020.10.05

Tablo 15. LPM_ADD_SUB IP Nwayo Antre Pò yo

Non Port

Obligatwa

Deskripsyon

cin

Non

Pote-nan ti jan ki ba-lòd la. Pou operasyon adisyon, valè default la se 0. Pou

operasyon soustraksyon, valè default la se 1.

done[]

Done D'. Gwosè pò opinyon an depann de valè paramèt LPM_WIDTH.

done[]

Done D'. Gwosè pò opinyon an depann de valè paramèt LPM_WIDTH.

ajoute_sub

Non

Opsyonèl pò D' pou pèmèt dinamik chanje ant vidè a ak soustraktè

fonksyon. Si yo itilize paramèt LPM_DIRECTION, add_sub pa ka itilize. Si

omisyon, valè default la se ADD. Intel rekòmande pou ou itilize

LPM_DIRECTION paramèt pou presize operasyon fonksyon LPM_ADD_SUB,

olye ke plase yon konstan nan pò add_sub la.

revèy

Non

Antre pou itilizasyon pipeline. Pò revèy la bay opinyon revèy la pou yon tiyo

operasyon. Pou valè LPM_PIPELINE ki pa 0 (default), pò revèy la dwe

pèmèt.

clken

Non

Revèy pèmèt pou itilizasyon pipeline. Lè pò clken a afime wo, ajoute a /

operasyon soustraktè pran plas. Lè siyal la ba, pa gen okenn operasyon ki fèt. Si

omisyon, valè default la se 1.

aklr

Non

Asynchrone klè pou itilizasyon tiyo. Tiyo a inisyalize nan yon endefini (X)

nivo lojik. Pò aclr la ka itilize nenpòt ki lè pou reset tiyo a nan tout 0s,

asynchrone ak siyal revèy la.

Tablo 16. LPM_ADD_SUB IP Nwayo Sòti Pò yo

Non Port

Obligatwa

Deskripsyon

rezilta[]

Done pwodiksyon. Gwosè pò pwodiksyon an depann de paramèt LPM_WIDTH

valè.

kout

Non

Pote-soti (prete-an) nan ti jan ki pi enpòtan (MSB). Kout pò a gen yon fizik

entèpretasyon kòm pote soti (prete-an) nan MSB la. Pò Cout la detekte

debòde nan operasyon UNSIGNED. Kout pò a opere menm jan an pou

SIYEN ak UNSIGNED operasyon yo.

debòde

Non

Pwodiksyon eksepsyon debòde opsyonèl. Pò debòde a gen yon entèpretasyon fizik kòm

XOR nan pote nan MSB a ak pote soti nan MSB a. Pò a debòde

afime lè rezilta depase presizyon ki disponib, epi li itilize sèlman lè a

Valè paramèt LPM_REPRESENTATION SIYEN.

NAN. Paramèt

Tablo sa a bay lis paramèt debaz IP LPM_ADD_SUB yo.

Tablo 17. LPM_ADD_SUB IP Nwayo Paramèt

Non paramèt LPM_WIDTH

Tape nonb antye relatif

Obligatwa Wi

Deskripsyon
Espesifye lajè pò donea[], datab[], ak rezilta[] yo.

LPM_DIRECTION

Fisèl

Non

Valè yo se ADD, SUB, ak UNUSED. Si yo omisyone, valè default la se DEFAULT, ki dirije paramèt la pran valè li nan pò add_sub la. Pò add_sub pa ka itilize si yo itilize LPM_DIRECTION. Intel rekòmande pou w sèvi ak paramèt LPM_DIRECTION pou presize operasyon fonksyon LPM_ADD_SUB, olye ke w bay yon konstan nan pò add_sub la.
kontinye…

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 24

Voye Feedback

5. LPM_ADD_SUB (Adder/Souttracteur) 683490 | 2020.10.05

Non paramèt LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Kalite Chaîne Chaîne Chaîne Chaîne Chaîne Nonb antye relatif
Fisèl

Obligatwa Non Non Non Non Non Non
Non

Deskripsyon
Espesifye ki kalite adisyon fèt. Valè yo SIYEN ak UNSIGNED. Si yo omisyone, valè default la SIYEN. Lè yo fikse paramèt sa a sou SIYEN, adisyonè/soustraktè a entèprete opinyon done yo kòm konpleman de siyen.
Espesifye kantite sik revèy latansi ki asosye ak rezilta [] rezilta a. Yon valè zewo (0) endike ke pa gen okenn latansi, epi yo pral enstansye yon fonksyon piman konbinezon. Si yo omisyone, valè default la se 0 (ki pa pipeline).
Pèmèt ou presize paramèt espesifik Intel nan konsepsyon VHDL files (.vhd). Valè default la se UNUSED.
Idantifye bibliyotèk la nan modil paramètrize (LPM) non antite nan konsepsyon VHDL files.
Intel-espesifik paramèt. Ou dwe itilize paramèt LPM_HINT pou presize paramèt ONE_INPUT_IS_CONSTANT nan konsepsyon VHDL. files. Valè yo se WI, NON, ak UN UTILIZE. Bay pi gwo optimize si yon sèl opinyon konstan. Si yo omisyone, valè default la se NON.
Intel-espesifik paramèt. Ou dwe itilize paramèt LPM_HINT pou presize paramèt MAXIMIZE_SPEED nan konsepsyon VHDL. files. Ou ka presize yon valè ant 0 ak 10. Si yo itilize, lojisyèl Intel Quartus Prime eseye optimize yon egzanp espesifik nan fonksyon LPM_ADD_SUB pou vitès olye pou routabilite, epi pase sou anviwònman opsyon lojik Optimization Technique la. Si MAXIMIZE_SPEED pa itilize, valè opsyon teknik Optimizasyon an itilize pito. Si anviwònman pou MAXIMIZE_SPEED se 6 oswa pi wo, Konpilatè a optimize nwayo IP LPM_ADD_SUB pou pi gwo vitès lè l sèvi avèk chenn pote; si anviwònman an se 5 oswa mwens, Konpilatè a aplike konsepsyon an san yo pa chenn pote. Paramèt sa a dwe espesifye pou aparèy Cyclone, Stratix, ak Stratix GX sèlman lè pò add_sub yo pa itilize.
Paramèt sa a itilize pou modèl ak simulation konpòtman. Editè paramèt la kalkile valè paramèt sa a.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 25

683490 | 2020.10.05 Voye Feedback

6. LPM_COMPARE (Konparatè)

Figi 5.

Nwayo IP LPM_COMPARE konpare valè de seri done pou detèmine relasyon ki genyen ant yo. Nan fòm ki pi senp li a, ou ka itilize yon pòtay eksklizif-OR pou detèmine si de ti done yo egal.

Figi sa a montre pò yo pou nwayo IP LPM_COMPARE.

LPM_COMPARE Ports

LPM_COMPARE

clken

alb

aeb

done[]

agb

done[]

ageb

revèy

aneb

aklr

aleb

inst

6.1. Karakteristik
Nwayo LPM_COMPARE IP ofri karakteristik sa yo: · Jenere yon fonksyon konparezon pou konpare de seri done · Sipòte lajè done 1 bit · Sipòte fòma reprezantasyon done tankou siyen ak san siyen · Pwodui kalite pwodiksyon sa yo:
— alb (antre A pi piti pase opinyon B) — aeb (antre A se egal a antre B) — agb (antre A pi gran pase D 'B) — ageb (antre A se pi gran pase oswa egal a antre B) — aneb ( D 'A pa egal a D' B) — aleb (Entre A se mwens pase oswa egal a D 'B) · Sipòte opsyon asynchrone klè ak revèy pèmèt pò D 'Asyen done a[] D 'a yon konstan · Sipòte pipelining ak latansi pwodiksyon configurable

ISO 9001:2015 anrejistre

6. LPM_COMPARE (Konparatè) 683490 | 2020.10.05
6.2. Verilog HDL Pwototip
Pwototip Verilog HDL sa a sitiye nan Design Verilog la File (.v) lpm.v nan la anyè edasentèz.
modil lpm_compare (alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr); paramèt lpm_type = "lpm_compare"; paramèt lpm_width = 1; paramèt lpm_representation = "UNSIGNED"; paramèt lpm_pipeline = 0; paramèt lpm_hint = "UNUSED"; antre [lpm_width-1:0] donea, datab; revèy antre; opinyon clken; opinyon aklr; pwodiksyon alb, aeb, agb, aleb, aneb, ageb; modil final
6.3. Deklarasyon konpozan VHDL
Deklarasyon eleman VHDL la sitiye nan konsepsyon VHDL la File (.vhd) LPM_PACK.vhd nan librariesvhdllpm anyè.
konpozan LPM_COMPARE jenerik (LPM_WIDTH : natirèl;
LPM_REPRESENTATION : chaîne := “UNSIGNED”; LPM_PIPELINE : natirèl := 0; LPM_TYPE: chaîne := L_COMPARE; LPM_HINT : chaîne := “UNUSED”); pò (DATAA: nan std_logic_vector(LPM_WIDTH-1 desann nan 0); DATAB: nan std_logic_vector (LPM_WIDTH-1 desann nan 0); ACLR: nan std_logic:= '0'; CLOCK: nan std_logic:= '0'; CLKEN: nan std_logic := '1' : out std_logic ; out std_logic ; eleman fen;
6.4. VHDL LIBRARY_USE Deklarasyon
Deklarasyon VHDL LIBRARY-USE pa obligatwa si w itilize Deklarasyon Konpozan VHDL la.
BIBLIYOTÈK lpm; Sèvi ak lpm.lpm_components.all;
6.5. Pò
Tablo sa yo lis pò yo antre ak pwodiksyon pou nwayo IP LMP_COMPARE.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 27

6. LPM_COMPARE (Konparatè) 683490 | 2020.10.05

Tablo 18. LPM_COMPARE IP debaz pò Antre

Non Port

Obligatwa

Deskripsyon

done[]

Done D'. Gwosè pò opinyon an depann de valè paramèt LPM_WIDTH.

done[]

Done D'. Gwosè pò opinyon an depann de valè paramèt LPM_WIDTH.

revèy

Non

Antre revèy pou itilizasyon tiyo. Pò revèy la bay opinyon revèy la pou yon tiyo

operasyon. Pou valè LPM_PIPELINE ki pa 0 (default), pò revèy la dwe

pèmèt.

clken

Non

Revèy pèmèt pou itilizasyon pipeline. Lè pò clken a revandike wo, la

operasyon konparezon fèt. Lè siyal la ba, pa gen okenn operasyon ki fèt. Si

omisyon, valè default la se 1.

aklr

Non

Asynchrone klè pou itilizasyon tiyo. Tiyo a inisyalize nan yon lojik ki pa defini (X).

nivo. Pò aclr la ka itilize nenpòt ki lè pou reset tiyo a nan tout 0s,

asynchrone ak siyal revèy la.

Tablo 19. LPM_COMPARE IP debaz Sòti Pò yo

Non Port

Obligatwa

Deskripsyon

alb

Non

Pò pèsistans yap ogmante jiska pou comparateur a. Afime si opinyon A a mwens pase opinyon B.

aeb

Non

Pò pèsistans yap ogmante jiska pou comparateur a. Afime si opinyon A egal a opinyon B.

agb

Non

Pò pèsistans yap ogmante jiska pou comparateur a. Afime si D' A pi gran pase D' B.

ageb

Non

Pò pèsistans yap ogmante jiska pou comparateur a. Afime si D 'A a pi gran pase oswa egal a D '

aneb

Non

Pò pèsistans yap ogmante jiska pou comparateur a. Afime si opinyon A a pa egal ak opinyon B.

aleb

Non

Pò pèsistans yap ogmante jiska pou comparateur a. Afime si opinyon A a mwens pase oswa egal ak opinyon B.

NAN. Paramèt

Tablo sa a bay lis paramèt pou nwayo IP LPM_COMPARE.

Tablo 20. LPM_COMPARE Paramèt debaz IP

Non paramèt

Kalite

Obligatwa

LPM_WIDTH

Nonb antye relatif Wi

LPM_REPRESENTATION

Fisèl

Non

LPM_PIPELINE

Nonb antye relatif No

LPM_HINT

Fisèl

Non

Deskripsyon
Espesifye lajè pò donea[] ak datab[] yo.
Espesifye ki kalite konparezon fèt. Valè yo SIYEN ak UNSIGNED. Si yo omisyone, valè default la se UNSIGNED. Lè yo mete valè paramèt sa a sou SIGNED, konparatè a entèprete opinyon done yo kòm konpleman de siyen an.
Espesifye kantite sik revèy latansi ki asosye ak pwodiksyon alb, aeb, agb, ageb, aleb oswa aneb. Yon valè zewo (0) endike ke pa gen okenn latansi, epi yo pral enstansye yon fonksyon piman konbinezon. Si yo omisyone, valè default la se 0 (non pipeline).
Pèmèt ou presize paramèt espesifik Intel nan konsepsyon VHDL files (.vhd). Valè default la se UNUSED.
kontinye…

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 28

Voye Feedback

6. LPM_COMPARE (Konparatè) 683490 | 2020.10.05
Non paramèt LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Kalite String String
Fisèl

Obligatwa Non Non
Non

Deskripsyon
Idantifye bibliyotèk la nan modil paramètrize (LPM) non antite nan konsepsyon VHDL files.
Paramèt sa a itilize pou modèl ak simulation konpòtman. Editè paramèt la kalkile valè paramèt sa a.
Intel-espesifik paramèt. Ou dwe itilize paramèt LPM_HINT pou presize paramèt ONE_INPUT_IS_CONSTANT nan konsepsyon VHDL. files. Valè yo se WI, NON, oswa ki pa itilize. Bay pi gwo optimize si yon opinyon konstan. Si yo omisyone, valè default la se NON.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 29

683490 | 2020.10.05 Voye Feedback

7. ALTEC (Kod Koreksyon Erè: Encoder/Decoder) IP Nwayo

Figi 6.

Intel bay nwayo ALTEC IP pou aplike fonksyonalite ECC la. ECC detekte done koripsyon ki rive bò reseptè a pandan transmisyon done. Metòd koreksyon erè sa a pi byen adapte pou sitiyasyon kote erè rive o aza olye ke nan eklat.

ECC a detekte erè atravè pwosesis kodaj done ak dekodaj. Pou egzanpampLè sa a, lè ECC a aplike nan yon aplikasyon transmisyon, done li nan sous la yo kode anvan yo te voye bay reseptè a. Pwodiksyon (mo kòd) ki soti nan ankode a konsiste de done yo anvan tout koreksyon te ajoute ak kantite bit parite. Kantite egzak Bits parite yo ajoute depann sou kantite Bits nan done yo antre. Lè sa a, mo kòd pwodwi a transmèt nan destinasyon an.

Reseptè a resevwa mo kòd la epi li dekode li. Enfòmasyon yo jwenn pa dekodè a detèmine si yon erè detekte. Dekodeur a detekte erè sèl-bit ak doub-bit, men li ka sèlman ranje erè yon sèl-bit nan done yo pèvèti. Sa a ki kalite ECC se sèl koreksyon erè doub deteksyon erè (SECDED).

Ou ka configured fonksyon ankode ak dekode nan nwayo IP ALTEC. Done D' pou encoder a kode pou jenere yon mo kòd ki se yon konbinezon de D' done Et généré parite Bits. Mo kòd ki pwodui a transmèt nan modil dekodeur la pou dekode jis anvan yo rive nan blòk destinasyon li yo. Dekodeur a jenere yon vektè sendwòm pou detèmine si gen nenpòt erè nan mo kòd la resevwa. Dekodeur a korije done yo sèlman si erè a yon sèl-bit se soti nan bit yo done. Pa gen siyal ki make si erè a yon sèl-bit se soti nan bit yo parite. Dekodeur a tou gen siyal drapo yo montre estati done yo resevwa ak aksyon an pran pa dekodeur a, si genyen.

Figi sa yo montre pò yo pou nwayo IP ALTEC.

ALTEC Encoder pò

ALTEC_ENCODER

done[]

q[]

revèy

aklr

inst

ISO 9001:2015 anrejistre

7. ALTEC (Kòd Koreksyon Erè: Encoder/Decoder) IP Core 683490 | 2020.10.05

Figi 7. Pò dekodè ALTEC

ALTEC_DECODER

done[] revèy revèy

q[] err_detected err_corrected
err_fatal

aklr

inst

7.1. Karakteristik Encoder ALTEC

Nwayo IP enkodeur ALTEC a ofri karakteristik sa yo: · Fè kodaj done lè l sèvi avèk konplo Hamming Kodaj la · Sipòte lajè done 2 bits · Sipòte fòma reprezantasyon done ki siyen ak ki pa siyen · Sipòte pipelining ak latansi pwodiksyon swa youn oubyen de sik revèy · Sipòte opsyonèl. asynchrone klè ak revèy pèmèt pò

Nwayo IP enkodeur ALTEC a pran ak kode done yo lè l sèvi avèk konplo Hamming Kodaj la. Konplo Hamming Codage dérive bits yo egalite ak ajoute yo nan done orijinal yo pou pwodwi mo kòd pwodiksyon an. Kantite Bits parite ki ajoute depann de lajè done yo.

Tablo ki anba la a bay lis kantite bit parite ki ajoute pou diferan seri lajè done yo. Kolòn Bits Total la reprezante kantite total Bits done antre ak Bits parite ki ann ajoute.

Tablo 21.

Kantite Bits Parite ak Pawòl Kòd Dapre Lajè Done

Done Lajè

Kantite Bits Parite

Bit total (Pawòl Kòd)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Derivasyon ti jan parite a sèvi ak yon chèk egal-parite. 1 bit adisyonèl (ki montre nan tablo a kòm +1) ajoute nan bit yo parite kòm MSB mo kòd la. Sa a asire ke mo kòd la gen yon nimewo menm nan 1 a. Pou egzanpample, si lajè done a se 4 Bits, 4 Bits parite yo ajoute nan done yo vin yon mo kòd ak yon total de 8 Bits. Si 7 bit nan LSB mo kòd 8-bit la gen yon nimewo enpè nan 1, 8yèm bit (MSB) nan mo kòd la se 1 ki fè kantite total 1 nan mo kòd la menm.
Figi sa a montre mo kòd ki te pwodwi a ak aranjman bit parite yo ak bit done yo nan yon opinyon done 8-bit.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 31

7. ALTEC (Kòd Koreksyon Erè: Encoder/Decoder) IP Core 683490 | 2020.10.05

Figi 8.

Bits Parite ak Aranjman Bits Done nan yon Pawòl Kòd 8-Bit Jenere

MSB

LSB

4 bit parite

4 bit done

Nwayo IP enkodeur ALTEC a aksepte sèlman lajè opinyon 2 a 64 bit nan yon sèl fwa. Antre lajè 12 bits, 29 bits, ak 64 bits, ki depreferans adapte pou aparèy Intel, jenere rezilta 18 bits, 36 bits, ak 72 bits respektivman. Ou ka kontwole limitasyon bitselection nan editè paramèt la.

7.2. Verilog HDL Pwototip (ALTECC_ENCODER)
Pwototip Verilog HDL sa a sitiye nan Design Verilog la File (.v) lpm.v nan la anyè edasentèz.
modil altecc_encoder #( paramèt entansyon_device_family = "pa itilize", paramèt lpm_pipeline = 0, paramèt width_codeword = 8, paramèt width_dataword = 8, paramèt lpm_type = "altecc_encoder", paramèt lpm_hint = "pa itilize") (fil antre aklr, fil antre antre fil revèy, fil antre [width_dataword-1:0] done, fil pwodiksyon [width_codeword-1:0] q); modil final

7.3. Verilog HDL Pwototip (ALTECC_DECODER)
Pwototip Verilog HDL sa a sitiye nan Design Verilog la File (.v) lpm.v nan la anyè edasentèz.
modil altecc_decoder #( paramèt destiné_device_family = "pa itilize", paramèt lpm_pipeline = 0, paramèt width_codeword = 8, paramèt width_dataword = 8, paramèt lpm_type = "altecc_decoder", paramèt lpm_hint = "pa itilize") (dmisyon fil fil clock, antre fil clock fil revèy, fil antre [width_codeword-1:0] done, fil pwodiksyon err_corrected, fil pwodiksyon err_detected, fil soti err_fatal, fil pwodiksyon [width_dataword-1:0] q); modil final

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 32

Voye Feedback

7. ALTEC (Kòd Koreksyon Erè: Encoder/Decoder) IP Core 683490 | 2020.10.05
7.4. Deklarasyon konpozan VHDL (ALTECC_ENCODER)
Deklarasyon eleman VHDL la sitiye nan konsepsyon VHDL la File (.vhd) altera_mf_components.vhd nan librariesvhdlaltera_mf anyè.
component altecc_encoder jenerik (intention_device_family:string:= "pa itilize"; lpm_pipeline:natural:= 0; width_codeword:natural:= 8; width_dataword:natural:= 8; lpm_hint:string:= "UNUSED"; lpm_type:string := "altecc_encoder ”); pò (aclr: nan std_logic:= '0'; revèy: nan std_logic:= '0'; revèy: nan std_logic:= '1'; done: nan std_logic_vector (width_dataword-1 downto 0); q: soti std_logic_vector (width_codeword -1 jiska 0)); eleman fen;
7.5. Deklarasyon konpozan VHDL (ALTECC_DECODER)
Deklarasyon eleman VHDL la sitiye nan konsepsyon VHDL la File (.vhd) altera_mf_components.vhd nan librariesvhdlaltera_mf anyè.
component altecc_decoder jenerik (intention_device_family:string:= "pa itilize"; lpm_pipeline:natural:= 0; width_codeword:natural:= 8; width_dataword:natural:= 8; lpm_hint:string:= "UNUSED"; lpm_type:string := "altecc_decoder ”); pò (aclr: nan std_logic:= '0'; revèy: nan std_logic:= '0'; revèy: nan std_logic:= '1'; done: nan std_logic_vector (width_codeword-1 downto 0); err_corrected : soti std_logic; err_detected : out std_logic ; eleman fen;
7.6. VHDL LIBRARY_USE Deklarasyon
Deklarasyon VHDL LIBRARY-USE pa obligatwa si w itilize Deklarasyon Konpozan VHDL la.
BIBLIYOTÈK altera_mf; USE altera_mf.altera_mf_components.all;
7.7. Pò ankode
Tablo sa yo lis pò yo antre ak pwodiksyon pou nwayo IP enkodeur ALTECC la.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 33

7. ALTEC (Kòd Koreksyon Erè: Encoder/Decoder) IP Core 683490 | 2020.10.05

Tablo 22. Pò Antre Ankode ALTEC

Non Port

Obligatwa

Deskripsyon

done[]

Pò antre done. Gwosè pò opinyon an depann de WIDTH_DATAWORD la

valè paramèt. Done[] pò a gen done anvan tout koreksyon yo dwe kode.

revèy

Pò antre revèy ki bay siyal revèy la pou senkronize operasyon an kodaj.

Pò revèy la obligatwa lè valè LPM_PIPELINE pi gran pase 0.

revèy

Non

Revèy pèmèt. Si yo omisyon, valè default la se 1.

aklr

Non

Asynchrone opinyon klè. Siyal aklr segondè aktif la ka itilize nenpòt ki lè

asynchrone efase rejis yo.

Tablo 23. Pò Sòti ankode ALTEC

Non pò q[]

Obligatwa Wi

Deskripsyon
Kode pò pwodiksyon done. Gwosè pò pwodiksyon an depann de valè paramèt WIDTH_CODEWORD.

7.8. Pò dekodeur

Tablo sa yo lis pò yo antre ak pwodiksyon pou nwayo IP dekodè ALTEC.

Tablo 24. Pò Antre dekodeur ALTEC

Non Port

Obligatwa

Deskripsyon

done[]

Pò antre done. Gwosè pò opinyon an depann de valè paramèt WIDTH_CODEWORD.

revèy

Pò antre revèy ki bay siyal revèy la pou senkronize operasyon an kodaj. Pò revèy la obligatwa lè valè LPM_PIPELINE pi gran pase 0.

revèy

Non

Revèy pèmèt. Si yo omisyon, valè default la se 1.

aklr

Non

Asynchrone opinyon klè. Siyal aklr segondè aktif la ka itilize nenpòt ki lè pou netwaye rejis yo asynchrone.

Tablo 25. Pò Sòti dekodeur ALTEC

Non pò q[]

Obligatwa Wi

Deskripsyon
Dekode pò pwodiksyon done. Gwosè pò pwodiksyon an depann de valè paramèt WIDTH_DATAWORD.

err_detected Wi

Siyal drapo pou reflete estati done yo resevwa epi li presize nenpòt erè yo jwenn.

err_correct Wi d

Siyal drapo pou reflete estati done yo resevwa. Vle yon sèl-bit erè jwenn ak korije. Ou ka itilize done yo paske li deja korije.

err_fatal

Siyal drapo pou reflete estati done yo resevwa. Vle de erè ki te jwenn, men yo pa korije. Ou pa dwe itilize done yo si siyal sa a afime.

syn_e

Non

Yon siyal pwodiksyon ki pral wo chak fwa yo detekte yon erè yon sèl-bit sou egalite a

bits.

7.9. Paramèt ankode
Tablo sa a bay lis paramèt pou nwayo IP enkodeur ALTEC.

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 34

Voye Feedback

7. ALTEC (Kòd Koreksyon Erè: Encoder/Decoder) IP Core 683490 | 2020.10.05

Tablo 26. Paramèt ankode ALTEC

Non paramèt

Kalite

Obligatwa

Deskripsyon

WIDTH_DATAWORD

Nonb antye relatif Wi

Espesifye lajè done anvan tout koreksyon yo. Valè yo soti nan 2 a 64. Si yo omisyone, valè default la se 8.

WIDTH_CODEWORD

Nonb antye relatif Wi

Espesifye lajè mo kòd ki koresponn lan. Valè valab yo soti nan 6 rive nan 72, eksepte 9, 17, 33, ak 65. Si yo omisyone, valè default la se 13.

LPM_PIPELINE

Nonb antye relatif No

Espesifye tiyo a pou kous la. Valè yo soti nan 0 a 2. Si valè a se 0, pò yo pa anrejistre. Si valè a se 1, pò pwodiksyon yo anrejistre. Si valè a se 2, pò yo antre ak pwodiksyon yo anrejistre. Si yo omisyone, valè default la se 0.

7.10. Paramèt dekodeur

Tablo sa a bay lis paramèt debaz IP dekodè ALTEC.

Tablo 27. Paramèt dekodè ALTEC

Non paramèt WIDTH_DATAWORD

Tape nonb antye relatif

Obligatwa

Deskripsyon

Espesifye lajè done anvan tout koreksyon yo. Valè yo se 2 a 64. La

valè default se 8.

WIDTH_CODEWORD

Nonb antye relatif

Espesifye lajè mo kòd ki koresponn lan. Valè yo se 6

rive 72, eksepte 9, 17, 33, ak 65. Si yo omisyon, valè default la

se 13.

LPM_PIPELINE

Nonb antye relatif

Non

Espesifye rejis kous la. Valè yo soti nan 0 a 2. Si la

valè se 0, pa gen okenn enskripsyon aplike. Si valè a se 1, la

pwodiksyon an anrejistre. Si valè a se 2, tou de D 'ak la

pwodiksyon yo anrejistre. Si valè a pi gran pase 2, plis

rejis yo aplike nan pwodiksyon an pou adisyonèl la

latans. Si yo omisyone, valè default la se 0.

Kreye yon pò 'syn_e'

Nonb antye relatif

Non

Aktive paramèt sa a pou kreye yon pò syn_e.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 35

683490 | 2020.10.05 Voye Feedback

8. Intel FPGA Miltipliye Adder IP Nwayo

Figi 9.

Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10, ak Intel Cyclone 10 GX aparèy) oswa ALTERA_MULT_ADD (Aparèy Arria V, Stratix V, ak Cyclone V) IP nwayo pèmèt ou aplike yon miltiplikatè-additeur.

Figi sa a montre pò yo pou Intel FPGA Miltipliye Adder oswa ALTERA_MULT_ADD nwayo IP.

Intel FPGA miltipliye Adder oswa pò ALTERA_MULT_ADD

Intel FPGA miltipliye Adder oswa ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] rezilta[]

aclr0 aclr1

inst
Yon miltiplikatè-additeur aksepte pè entrées, miltipliye valè yo ansanm ak Lè sa a, ajoute oswa soustraksyon nan pwodwi yo nan tout lòt pè.
Si tout lajè done antre yo se 9-bit lajè oswa pi piti, fonksyon an sèvi ak konfigirasyon miltiplikatè 9 x 9 bit nan blòk DSP pou aparèy ki sipòte konfigirasyon 9 x 9. Si se pa sa, blòk DSP itilize miltiplikatè D' 18 × 18-bit pou trete done ak lajè ant 10 bits ak 18 bits. Si plizyè Intel FPGA Multiply Adder oswa ALTERA_MULT_ADD nwayo IP rive nan yon konsepsyon, fonksyon yo distribye kòm

ISO 9001:2015 anrejistre

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05
anpil diferan blòk DSP ke posib pou routage nan blòk sa yo pi fleksib. Mwens miltiplikatè pou chak blòk DSP pèmèt plis chwa routage nan blòk la lè yo minimize chemen ki mennen nan rès aparèy la.
Yo mete rejis yo ak rejis tiyo siplemantè pou siyal sa yo tou anndan blòk DSP: · Done antre · Seleksyon ki siyen oswa ki pa siyen · Ajoute oswa soustraksyon seleksyon · Pwodwi miltiplikatè
Nan ka rezilta pwodiksyon an, premye rejis la mete nan blòk DSP la. Sepandan rejis latansi siplemantè yo mete nan eleman lojik deyò blòk la. Periferik nan blòk DSP a, ki gen ladan done entrées nan miltiplikatè a, entrées siyal kontwòl, ak rezilta nan ajoute a, sèvi ak wout regilye yo kominike ak rès la nan aparèy la. Tout koneksyon nan fonksyon an itilize routage dedye andedan blòk DSP la. Wout dedye sa a gen ladan chenn rejis chanjman yo lè ou chwazi opsyon pou chanje done antre anrejistre yon miltiplikatè soti nan yon miltiplikatè a yon miltiplikatè adjasan.
Pou plis enfòmasyon sou blòk DSP nan nenpòt nan seri aparèy Stratix V ak Arria V, al gade nan chapit Blòk DSP nan manyèl respektif yo nan paj Literati ak Dokimantasyon Teknik.
Enfòmasyon ki gen rapò AN 306: Implementing Multipliers in FPGA Devices
Bay plis enfòmasyon sou aplikasyon miltiplikatè lè l sèvi avèk DSP ak blòk memwa nan aparèy Intel FPGA.
8.1. Karakteristik
Nwayo Intel FPGA Multiply Adder oswa ALTERA_MULT_ADD IP ofri karakteristik sa yo: · Jenere yon miltiplikatè pou fè operasyon miltiplikasyon de konplèks.
nimewo Remak: Lè bati miltiplikatè ki pi gwo pase gwosè natif natal, gen ka/
pral gen yon enpak pèfòmans ki soti nan kaskad nan blòk DSP yo. · Sipòte lajè done 1 256 bit · Sipòte fòma reprezantasyon done ki siyen ak ki pa siyen · Sipòte pipelining ak latansi antre configurable · Ofri yon opsyon pou chanje dinamikman ant sipò done ki siyen ak ki pa siyen · Bay yon opsyon pou chanje dinamik ant operasyon ajoute ak soustraksyon · Sipòte opsyonèl asynchrone ak synchrone klè ak revèy pèmèt pò antre · Sipòte mòd enskri delè sistolik · Sipòte pre-additeur ak 8 koyefisyan pre-chaj pou chak miltiplikatè · Sipòte konstan pre-chaj pou konplete fidbak akimilatè

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 37

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

8.1.1. Pre-additeur
Avèk pre-addition, adisyon oswa soustraksyon yo fè anvan yo manje miltiplikatè a.
Gen senk mòd pre-additeur: · Mòd senp · Mòd koyefisyan · Mòd Antre · Mòd kare · Mòd konstan

Nòt:

Lè yo itilize pre-additeur (koyefisyan pre-additeur / antre / mòd kare), tout done antre nan miltiplikatè a dwe gen menm anviwònman revèy la.

8.1.1.1. Pre-adder Senp Mode

Nan mòd sa a, tou de operands sòti nan pò yo D 'ak pre-additeur pa itilize oswa iyore. Sa a se mòd nan default.

Figi 10. Pre-adder Senp Mode
a0 b0

Milti0

rezilta

8.1.1.2. Mode koyefisyan pre-additeur
Nan mòd sa a, yon operand miltiplikatè soti nan pre-additeur a, ak lòt operand la soti nan depo koyefisyan entèn la. Depo koyefisyan an pèmèt jiska 8 konstan prereglaj. Siyal seleksyon koyefisyan yo se coefsel[0..3].
Mòd sa a eksprime nan ekwasyon sa a.

Sa ki anba la a montre mòd koyefisyan pre-additionè nan yon miltiplikatè.

Figi 11. Mòd koyefisyan pre-additeur

Preadder

Milti0

+/-

rezilta

coefsel0 coef

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 38

Voye Feedback

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05
8.1.1.3. Mòd Antre Pre-Adder Nan mòd sa a, yon operand miltiplikatè sòti nan pre-additeur a, ak lòt operand la sòti nan pò D 'datac[] la. Mòd sa a eksprime nan ekwasyon sa a.

Sa ki anba la a montre mòd opinyon pre-additeur nan yon miltiplikatè.

Figi 12. Mòd Antre Pre-Adder
a0 b0

Milti0

+/-

rezilta

8.1.1.4. Mòd Kare Pre-Adder Mòd sa a eksprime nan ekwasyon sa a.

Sa ki anba la a montre mòd kare pre-additeur de miltiplikatè.

Figi 13. Pre-adder Square Mode
a0 b0

Milti0

+/-

rezilta

8.1.1.5. Pre-additeur mòd konstan
Nan mòd sa a, yon opérand miltiplikatè soti nan pò a opinyon, ak lòt operand la soti nan depo koyefisyan entèn la. Depo koyefisyan an pèmèt jiska 8 konstan prereglaj. Siyal seleksyon koyefisyan yo se coefsel[0..3].
Mòd sa a eksprime nan ekwasyon sa a.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 39

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Figi sa a montre mòd konstan pre-additeur yon miltiplikatè.

Figi 14. Pre-adder Constant Mode
a0

Milti0

rezilta

coefsel0
coef
8.1.2. Anrejistre Reta Sistolik
Nan yon achitekti sistolik, done yo antre nan yon kaskad rejis aji kòm yon tanpon done. Chak rejis delivre yon opinyon sample nan yon miltiplikatè kote li miltipliye pa koyefisyan respektif la. Adder nan chèn estoke rezilta yo piti piti konbine soti nan miltiplikatè a ak rezilta a deja anrejistre nan pò a D 'chainin[] yo fòme rezilta final la. Chak eleman miltipliye-ajoute dwe retade pa yon sèl sik pou rezilta yo senkronize kòmsadwa lè yo ajoute ansanm. Chak reta siksesif yo itilize pou adrese tou de memwa koyefisyan ak tanpon done eleman miltipliye-ajoute respektif yo. Pou egzanpample, yon sèl reta pou dezyèm miltipliye ajoute eleman, de reta pou twazyèm miltipliye-ajoute eleman, ak sou sa.
Figi 15. Rejis Systolik
Enskri sistolik

x(t) c(0)

S-1

c(1)

S-1

c(2)

S-1

c (N-1)

S-1

S -1 y(t)

x(t) reprezante rezilta yo soti nan yon kouran kontinyèl nan opinyon samples ak y(t)
reprezante rezime yon seri opinyon samples, ak nan tan, miltipliye pa yo
koyefisyan respektif yo. Tou de rezilta yo antre ak pwodiksyon koule de goch a dwat. C(0) a c(N-1) vle di koyefisyan yo. Rejis reta sistolik yo endike pa S-1, tandiske 1 a reprezante yon revèy sèl. Rejis reta sistolik yo ajoute nan
entrées yo ak sorties pou pipeline nan yon fason ki asire rezilta yo de la
operand miltiplikatè ak sòm yo akimile rete nan senkronizasyon. Eleman pwosesis sa a
se repwodui pou fòme yon sikwi ki kalkile fonksyon filtraj la. Fonksyon sa a se
eksprime nan ekwasyon sa a.

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 40

Voye Feedback

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

N reprezante kantite sik done ki te antre nan akimilatè a, y(t) reprezante pwodiksyon an nan tan t, A(t) reprezante antre nan tan t, ak B(i) se koyefisyan yo. T ak i nan ekwasyon an koresponn ak yon moman patikilye nan tan, kidonk pou kalkile pwodiksyon s laample y(t) nan tan t, yon gwoup opinyon samples nan N diferan pwen nan tan, oswa A(n), A(n-1), A(n-2), … A(n-N+1) obligatwa. Gwoup N antre sampyo miltipliye pa N koyefisyan epi yo adisyone yo pou fòme rezilta final y.
Achitekti rejis sistolik la disponib sèlman pou mòd sòm-de-2 ak sòm-of-4. Pou tou de mòd achitekti rejis sistolik, premye siyal chèn lan bezwen mare nan 0.
Figi sa a montre aplikasyon enskripsyon reta sistolik 2 miltiplikatè.
Figi 16. Enskripsyon Reta Systolik Aplikasyon 2 miltiplikatè
chèn

Milti0

+/-

Milti1

+/-

rezilta
Sòm de miltiplikatè yo eksprime nan ekwasyon sa a.
Figi sa a montre aplikasyon enskripsyon reta sistolik 4 miltiplikatè.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 41

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Figi 17. Enskripsyon Reta Systolik Aplikasyon 4 miltiplikatè
chèn

Milti0

+/-

Milti1

+/-

Milti2

+/-

Milti3

+/-

rezilta
Sòm kat miltiplikatè yo eksprime nan ekwasyon sa a. Figi 18. Sòm 4 miltiplikatè
Sa ki anba la lis advan antagEnplemantasyon rejis sistolik: · Diminye itilizasyon resous DSP · Pèmèt kat efikas nan blòk DSP lè l sèvi avèk estrikti chèn adisyonè.

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 42

Voye Feedback

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

8.1.3. Pre-chaj Constant
Konstan pre-chaj la kontwole operand akimilatè a ak konplete fidbak akimilatè a. LOADCONST_VALUE ki valab varye ant 0. Valè konstan an egal a 64N, kote N = LOADCONST_VALUE. Lè yo mete LOADCONST_VALUE a 2, valè konstan an egal a 64. Ou ka itilize fonksyon sa a kòm awondi patipri.
Figi sa a montre aplikasyon konstan pre-chaj la.
Figi 19. Pre-chaj Constant

Feedback akimilatè

konstan

Milti0

+/-

Milti1

+/b1

rezilta

accum_sload sload_accum

Gade nan nwayo IP sa yo pou lòt aplikasyon miltiplikatè: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Double akimilatè
Karakteristik doub akimilatè a ajoute yon enskri adisyonèl nan chemen fidbak akimilatè a. Rejis akimilatè doub la swiv rejis pwodiksyon an, ki gen ladan revèy la, revèy pèmèt, ak aclr. Rejis akimilatè adisyonèl la retounen rezilta ak yon delè yon sik. Karakteristik sa a pèmèt ou gen de chanèl akimilatè ak menm kantite resous.
Figi sa a montre aplikasyon akimilatè doub.

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 43

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Figi 20. Double akimilatè

Dou ble Accumulator Enskri

Accumulator feedba ck

Milti0

+/-

Milti1

+/b1

Rezilta Sòti Sòti Enskri

8.2. Verilog HDL Pwototip
Ou ka jwenn pwototip Intel FPGA Miltipliye Adder oswa ALTERA_MULT_ADD Verilog HDL. file (altera_mult_add_rtl.v) nan bibliyotèk anyè megafonksyon.
8.3. Deklarasyon konpozan VHDL
Deklarasyon eleman VHDL la sitiye nan altera_lnsim_components.vhd nan librariesvhdl altera_lnsim anyè.
8.4. VHDL LIBRARY_USE Deklarasyon
Deklarasyon VHDL LIBRARY-USE pa obligatwa si w itilize Deklarasyon Konpozan VHDL la.
BIBLIYOTÈK altera_mf; USE altera_mf.altera_mf_components.all;

8.5. Siyal yo

Tablo sa yo bay siyal antre ak pwodiksyon miltipliye Adder Intel FPGA IP oswa ALTERA_MULT_ADD nwayo IP.

Tablo 28. Miltipliye Adder Intel FPGA IP pou ALTERA_MULT_ADD Siyal Antre

Siyal

Obligatwa

Deskripsyon

dataa_0[]/dataa_1[]/

dataa_2[]/dataa_3[]

Done antre nan miltiplikatè a. Antre pò [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] lajè
kontinye…

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 44

Voye Feedback

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Signal datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] clock[1:0] aclr[1:0] sclr[1:0] ena [1:0] siy
siyb
scanina[] accum_sload

Obligatwa Wi Non
Non Non Non Non Non
Non
Non Non

Deskripsyon
Modèl simulation pou IP sa a sipòte valè D 'endetèmine (X) nan siyal sa yo. Lè ou bay siyal sa yo valè X, valè X pwopaje sou siyal pwodiksyon yo.
Done antre nan miltiplikatè a. Antre siyal [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] lajè Modèl simulation pou IP sa a sipòte valè D 'endetèmine (X) nan siyal sa yo. Lè ou bay valè X nan siyal sa yo, valè X pwopaje sou siyal pwodiksyon yo.
Done antre nan miltiplikatè a. Antre siyal [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] lajè Chwazi INPUT pou Chwazi paramèt mòd preddè pou pèmèt siyal sa yo. Modèl simulation pou IP sa a sipòte valè D 'endetèmine (X) nan siyal sa yo. Lè ou bay valè X nan siyal sa yo, valè X pwopaje sou siyal pwodiksyon yo.
Revèy pò D 'nan rejis ki koresponn lan. Siyal sa a ka itilize pa nenpòt enskri nan nwayo IP la. Modèl simulation pou IP sa a sipòte valè D' endetèmine (X) pou siyal sa yo. Lè ou bay valè X nan siyal sa yo, valè X pwopaje sou siyal pwodiksyon yo.
Asynchrone klè opinyon nan rejis ki koresponn lan. Modèl simulation pou IP sa a sipòte valè D 'endetèmine (X) nan siyal sa yo. Lè ou bay valè X nan siyal sa yo, valè X pwopaje sou siyal pwodiksyon yo.
Synchrone klè opinyon nan rejis ki koresponn lan. Modèl simulation pou IP sa a sipòte valè D' endetèmine X pou siyal sa yo. Lè ou bay valè X nan siyal sa yo, valè X pwopaje sou siyal pwodiksyon yo
Pèmèt opinyon siyal nan rejis korespondan an. Modèl simulation pou IP sa a sipòte valè D' endetèmine (X) pou siyal sa yo. Lè ou bay valè X nan siyal sa yo, valè X pwopaje sou siyal pwodiksyon yo.
Espesifye reprezantasyon nimerik antre miltiplikatè A. Si siyal siyal la wo, miltiplikatè a trete siyal antre miltiplikatè A kòm yon nimewo ki siyen. Si siyal siy la ba, miltiplikatè a trete siyal D' miltiplikatè A kòm yon nimewo ki pa siyen. Chwazi VARIAB pou Ki fòma reprezantasyon an pou Multipliers A input paramèt pou pèmèt siyal sa a. Modèl simulation pou IP sa a sipòte valè D' endetèmine (X) pou siyal sa a. Lè ou bay valè X nan opinyon sa a, valè X pwopaje sou siyal pwodiksyon yo.
Espesifye reprezantasyon nimerik siyal D' miltiplikatè B la. Si siyal signb a wo, miltiplikatè a trete siyal D' miltiplikatè B la kòm yon nimewo konpleman de siyen. Si siyal signb la ba, miltiplikatè a trete siyal D' miltiplikatè B la kòm yon nimewo ki pa siyen. Modèl simulation pou IP sa a sipòte valè D' endetèmine (X) pou siyal sa a. Lè ou bay valè X nan opinyon sa a, valè X pwopaje sou siyal pwodiksyon yo.
Antre pou chèn eskanè A. Antre siyal [WIDTH_A – 1, … 0] lajè. Lè paramèt INPUT_SOURCE_A a gen yon valè SCANA, siyal scanina[] la obligatwa.
Dinamik presize si valè akimilatè a konstan. Si siyal accum_sload la ba, Lè sa a, pwodiksyon miltiplikatè a chaje nan akimilatè a. Pa sèvi ak accum_sload ak sload_accum ansanm.
kontinye…

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 45

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Siyal sload_accum
chèn[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Non obligatwa
Non Non
Non
Non Non Non Non

Deskripsyon
Modèl simulation pou IP sa a sipòte valè D' endetèmine (X) pou siyal sa a. Lè ou bay valè X nan opinyon sa a, valè X pwopaje sou siyal pwodiksyon yo.
Dinamik presize si valè akimilatè a konstan. Si siyal sload_accum la wo, Lè sa a, pwodiksyon miltiplikatè a chaje nan akimilatè a. Pa sèvi ak accum_sload ak sload_accum ansanm. Modèl simulation pou IP sa a sipòte valè D' endetèmine (X) pou siyal sa a. Lè ou bay valè X nan opinyon sa a, valè X pwopaje sou siyal pwodiksyon yo.
Adder rezilta otobis opinyon soti nan s anvan antage. Antre siyal [WIDTH_CHAININ – 1, … 0] lajè.
Fè adisyon oswa soustraksyon nan rezilta yo nan premye pè miltiplikatè yo. Antre 1 nan siyal addnsub1 pou ajoute rezilta yo nan premye pè miltiplikatè yo. Antre 0 nan siyal addnsub1 pou retire rezilta yo nan premye pè miltiplikatè yo. Modèl simulation pou IP sa a sipòte valè D' endetèmine (X) pou siyal sa a. Lè ou bay valè X nan opinyon sa a, valè X pwopaje sou siyal pwodiksyon yo.
Fè adisyon oswa soustraksyon nan rezilta yo nan premye pè miltiplikatè yo. Antre 1 nan siyal addnsub3 pou ajoute rezilta yo nan dezyèm pè miltiplikatè yo. Antre 0 nan siyal addnsub3 pou retire rezilta yo nan premye pè miltiplikatè yo. Modèl simulation pou IP sa a sipòte valè D' endetèmine (X) pou siyal sa a. Lè ou bay valè X nan opinyon sa a, valè X pwopaje sou siyal pwodiksyon yo.
Siyal antre koyefisyan [0:3] nan premye miltiplikatè a. Modèl simulation pou IP sa a sipòte valè D' endetèmine (X) pou siyal sa a. Lè ou bay valè X nan opinyon sa a, valè X pwopaje sou siyal pwodiksyon yo.
Koefisyan opinyon siyal [0:3] nan dezyèm miltiplikatè a. Modèl simulation pou IP sa a sipòte valè D' endetèmine (X) pou siyal sa a. Lè ou bay valè X nan opinyon sa a, valè X pwopaje sou siyal pwodiksyon yo.
Siyal opinyon koyefisyan [0:3] nan twazyèm miltiplikatè a. Modèl simulation pou IP sa a sipòte valè D' endetèmine (X) pou siyal sa a. Lè ou bay valè X nan opinyon sa a, valè X pwopaje sou siyal pwodiksyon yo.
Koefisyan opinyon siyal [0:3] nan katriyèm miltiplikatè a. Modèl simulation pou IP sa a sipòte valè D' endetèmine (X) pou siyal sa a. Lè ou bay valè X nan opinyon sa a, valè X pwopaje sou siyal pwodiksyon yo.

Tablo 29. Miltipliye Adder Intel FPGA IP Sorti Siyal yo

Siyal

Obligatwa

Deskripsyon

rezilta []

Siyal pwodiksyon miltiplikatè. Sòti siyal [WIDTH_RESULT – 1 … 0] lajè

Modèl simulation pou IP sa a sipòte valè pwodiksyon endetèmine (X). Lè ou bay valè X kòm opinyon, valè X pwopaje sou siyal sa a.

scanouta []

Non

Sòti chèn eskanè A. Sòti siyal [WIDTH_A – 1..0] lajè.

Chwazi plis pase 2 pou kantite miltiplikatè epi chwazi Antre chèn Scan pou Ki sa ki opinyon A nan miltiplikatè ki konekte ak paramèt pou pèmèt siyal sa a.

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 46

Voye Feedback

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

NAN. Paramèt

8.6.1. Jeneral Tab

Tablo 30. Tab Jeneral

Paramèt

IP Jenere Paramèt

Valè

Ki kantite miltiplikatè yo?

number_of_m 1 – 4 miltipliers

Ki lajè otobis antre A width_a yo ta dwe?

1 – 256

Ki lajè otobis yo antre B width_b yo ta dwe?

1 – 256

Ki lajè 'rezilta' pwodiksyon bis la ta dwe?

width_result

1 – 256

Kreye yon revèy asosye pèmèt pou chak revèy

gui_associate On d_clock_enbl Off e

8.6.2. Mod Siplemantè Tab

Tablo 31. Tab Mòd Siplemantè

Paramèt

IP Jenere Paramèt

Valè

Sorti Konfigirasyon

Anrejistre pwodiksyon inite adisyonè a

gui_output_re On

enskri

Off

Ki sous la pou antre revèy?

gui_output_re gister_clock

Clock0 Clock1 Clock2

Ki sous la pou asynchrone opinyon klè?

gui_output_re gister_aclr

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè?

gui_output_re gister_sclr

Okenn SCLR0 SCLR1

Operasyon Adder

Ki operasyon yo ta dwe fèt sou rezilta premye pè miltiplikatè yo?

gui_multiplier 1_direction

ADD, SUB, Varyab

Valè default 1
16

Deskripsyon
Kantite miltiplikatè yo dwe ajoute ansanm. Valè yo se 1 jiska 4. Espesifye lajè donea[] pò a.

Espesifye lajè pò datab la.

Espesifye lajè rezilta[] pò a.

Off

Chwazi opsyon sa a pou kreye revèy pèmèt

pou chak revèy.

Valè Default

Deskripsyon

Off Clock0
Okenn Okenn

Chwazi opsyon sa a pou pèmèt rejis pwodiksyon modil la ajoute.
Chwazi Clock0 , Clock1 oswa Clock2 pou pèmèt epi presize sous revèy la pou rejis pwodiksyon yo. Ou dwe chwazi Anrejistre pwodiksyon inite ajoute a pou pèmèt paramèt sa a.
Espesifye sous asynchrone klè pou rejis pwodiksyon an ajoute. Ou dwe chwazi Anrejistre pwodiksyon inite ajoute a pou pèmèt paramèt sa a.
Espesifye sous synchrone klè pou rejis pwodiksyon an ajoute. Ou dwe chwazi Anrejistre pwodiksyon inite ajoute a pou pèmèt paramèt sa a.

ADD

Chwazi adisyon oswa soustraksyon operasyon pou fè pou rezilta ki genyen ant premye ak dezyèm miltiplikatè yo.
· Chwazi ADD pou fè operasyon adisyon.
· Chwazi SUB pou fè operasyon soustraksyon.
· Chwazi VARIAB pou itilize pò addnsub1 pou kontwòl adisyon/soustraksyon dinamik.
kontinye…

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 47

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Paramèt

IP Jenere Paramèt

Valè

Anrejistre 'addnsub1' opinyon

gui_addnsub_ On multiplier_reg Off ister1

Ki sous la pou antre revèy?

gui_addnsub_ multiplier_reg ster1_clock

Clock0 Clock1 Clock2

Ki sous la pou asynchrone opinyon klè?

gui_addnsub_ multiplier_aclr 1

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè?

gui_addnsub_ multiplier_sclr 1

Okenn SCLR0 SCLR1

Ki operasyon yo ta dwe fèt sou rezilta dezyèm pè miltiplikatè yo?

gui_multiplier 3_direction

ADD, SUB, Varyab

Anrejistre 'addnsub3' opinyon

gui_addnsub_ On multiplier_reg Off ister3

Ki sous la pou antre revèy?

gui_addnsub_ multiplier_reg ster3_clock

Clock0 Clock1 Clock2

Valè Default
Off Clock0 Okenn Okenn ADD
Off Clock0

Deskripsyon
Lè yo chwazi valè VARIAB: · Kondwi siyal addnsub1 a wo pou
operasyon adisyon. · Kondwi siyal addnsub1 ba pou
operasyon soustraksyon. Ou dwe chwazi plis pase de miltiplikatè pou pèmèt paramèt sa a.
Chwazi opsyon sa a pou pèmèt enskri antre pou addnsub1 pò. Ou dwe chwazi VARIAB pou Ki operasyon yo ta dwe fèt sou rezilta premye pè miltiplikatè yo pou pèmèt paramèt sa a.
Chwazi Clock0 , Clock1 oswa Clock2 pou presize siyal revèy antre pou rejis addnsub1. Ou dwe chwazi Enskri 'addnsub1' antre pou pèmèt paramèt sa a.
Espesifye sous klè asynchrone pou rejis addnsub1 la. Ou dwe chwazi Enskri 'addnsub1' antre pou pèmèt paramèt sa a.
Espesifye sous synchrone klè pou rejis addnsub1 la. Ou dwe chwazi Enskri 'addnsub1' antre pou pèmèt paramèt sa a.
Chwazi adisyon oswa soustraksyon operasyon pou fè pou rezilta yo ant twazyèm ak katriyèm miltiplikatè yo. · Chwazi AJOUTER pou fè adisyon
operasyon. · Chwazi SUB pou fè soustraksyon
operasyon. · Chwazi VARIAB pou itilize addnsub1
pò pou kontwòl dinamik adisyon / soustraksyon. Lè yo chwazi valè VARIAB: · Kondwi siyal addnsub1 a wo pou operasyon adisyon. · Kondwi siyal addnsub1 ba pou operasyon soustraksyon. Ou dwe chwazi valè 4 pou Ki kantite miltiplikatè yo? pou pèmèt paramèt sa a.
Chwazi opsyon sa a pou pèmèt enskri antre pou siyal addnsub3. Ou dwe chwazi VARIAB pou Ki operasyon yo ta dwe fèt sou rezilta dezyèm pè miltiplikatè yo pou pèmèt paramèt sa a.
Chwazi Clock0 , Clock1 oswa Clock2 pou presize siyal revèy antre pou enskri addnsub3. Ou dwe chwazi Enskri 'addnsub3' D 'pou pèmèt paramèt sa a.
kontinye…

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 48

Voye Feedback

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Paramèt
Ki sous la pou asynchrone opinyon klè?

IP Jenere Paramèt

Valè

gui_addnsub_ multiplier_aclr 3

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè?

gui_addnsub_ multiplier_sclr 3

Okenn SCLR0 SCLR1

Pèmèt polarite `use_subadd'

gui_use_subn On

ajoute

Off

8.6.3. Multipliers Tab

Tablo 32. Tab Multipliers

Paramèt

IP Jenere Paramèt

Valè

Ki sa ki

gui_represent

fòma reprezantasyon ation_a

pou Multipliers A entrées?

SIYEN, PA SIYEN, VARIAB

Anrejistre `signa' antre

gui_register_s On

igna

Off

Ki sous la pou antre revèy?

gui_register_s igna_clock

Clock0 Clock1 Clock2

Ki sous la pou asynchrone opinyon klè?

gui_register_s igna_aclr

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè?

gui_register_s igna_sclr

Okenn SCLR0 SCLR1

Ki sa ki

gui_represent

fòma reprezantasyon ation_b

pou Multipliers B entrées?

SIYEN, PA SIYEN, VARIAB

Anrejistre opinyon `signb'

gui_register_s On

ignb

Off

Valè Default NON
Okenn

Deskripsyon
Espesifye sous klè asynchrone pou rejis addnsub3 la. Ou dwe chwazi Enskri 'addnsub3' antre pou pèmèt paramèt sa a.
Espesifye sous synchrone klè pou rejis addnsub3 la. Ou dwe chwazi Enskri 'addnsub3' D 'pou pèmèt paramèt sa a.

Off

Chwazi opsyon sa a pou ranvèse fonksyon an

nan pò opinyon addnsub.

Kondwi addnsub nan segondè pou operasyon soustraksyon.

Kondwi addnsub ba pou operasyon adisyon.

Valè Default

Deskripsyon

UNSIGNED Espesifye fòma reprezantasyon pou antre miltiplikatè A.

Off

Chwazi opsyon sa a pou pèmèt signa

enskri.

Ou dwe chwazi valè VARIAB pou Ki fòma reprezantasyon pou Multipliers A entrées? paramèt pou pèmèt opsyon sa a.

Revèy0

Chwazi Clock0 , Clock1 oswa Clock2 pou pèmèt epi presize siyal revèy antre pou rejis siy.
Ou dwe chwazi Enskri `signa' antre pou pèmèt paramèt sa a.

Okenn

Espesifye sous asynchrone klè pou rejis siy la.
Ou dwe chwazi Enskri `signa' antre pou pèmèt paramèt sa a.

Okenn

Espesifye sous synchrone klè pou rejis siy la.
Ou dwe chwazi Enskri `signa' antre pou pèmèt paramèt sa a.

UNSIGNED Espesifye fòma reprezantasyon pou antre miltiplikatè B la.

Off

Chwazi opsyon sa a pou pèmèt signb

enskri.

kontinye…

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 49

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Paramèt

IP Jenere Paramèt

Valè

Valè Default

Ki sous la pou antre revèy?

gui_register_s ignb_clock

Clock0 Clock1 Clock2

Revèy0

Ki sous la pou asynchrone opinyon klè?

gui_register_s ignb_aclr

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè?

gui_register_s ignb_sclr

Okenn SCLR0 SCLR1

Konfigirasyon Antre
Anrejistre opinyon A nan miltiplikatè a
Ki sous la pou antre revèy?

gui_input_reg On

ster_a

Off

gui_input_reg ister_a_clock

Clock0 Clock1 Clock2

Okenn Okenn
Off Clock0

Ki sous la pou asynchrone opinyon klè?

gui_input_reg ister_a_aclr

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè?

gui_input_reg ister_a_sclr

Okenn SCLR0 SCLR1

Anrejistre opinyon B miltiplikatè a
Ki sous la pou antre revèy?

gui_input_reg On

ister_b

Off

gui_input_reg ister_b_clock

Clock0 Clock1 Clock2

Okenn Okenn Off Clock0

Ki sous la pou asynchrone opinyon klè?

gui_input_reg ister_b_aclr

Okenn ACLR0 ACLR1

Okenn

Ki sous la pou synchrone D' klè?

gui_input_reg ister_b_sclr

Okenn SCLR0 SCLR1

Okenn

Ki sa ki antre A miltiplikatè a konekte?

gui_multiplier Multiplier D' Multiplier

_yon_antre

Eskane D' chèn D'

Deskripsyon
Ou dwe chwazi valè VARIAB pou Ki fòma reprezantasyon pou Multipliers B entrées? paramèt pou pèmèt opsyon sa a.
Chwazi Clock0 , Clock1 oswa Clock2 pou pèmèt epi presize siyal revèy antre pou enskri signb. Ou dwe chwazi Enskri `signb' antre pou pèmèt paramèt sa a.
Espesifye sous asynchrone klè pou rejis signb la. Ou dwe chwazi Enskri `signb' antre pou pèmèt paramèt sa a.
Espesifye sous synchrone klè pou rejis signb la. Ou dwe chwazi Enskri `signb' antre pou pèmèt paramèt sa a.
Chwazi opsyon sa a pou pèmèt enskri pou antre done yon otobis antre.
Chwazi Clock0 , Clock1 oswa Clock2 pou pèmèt epi presize siyal revèy antre enskri pou otobis antre done yo. Ou dwe chwazi Enskri antre A nan miltiplikatè a pou pèmèt paramèt sa a.
Espesifye enskri asynchrone sous klè pou done a otobis antre. Ou dwe chwazi Enskri antre A nan miltiplikatè a pou pèmèt paramèt sa a.
Espesifye enskri synchrone sous klè pou done a otobis antre. Ou dwe chwazi Enskri antre A nan miltiplikatè a pou pèmèt paramèt sa a.
Chwazi opsyon sa a pou pèmèt enskri antre pou otobis antre done.
Chwazi Clock0 , Clock1 oswa Clock2 pou pèmèt epi presize siyal revèy antre enskri pou otobis antre done. Ou dwe chwazi Enskri antre B nan miltiplikatè a pou pèmèt paramèt sa a.
Espesifye enskri asynchrone sous klè pou otobis la antre done. Ou dwe chwazi Enskri antre B nan miltiplikatè a pou pèmèt paramèt sa a.
Espesifye enskri synchrone sous klè pou otobis la antre done. Ou dwe chwazi Enskri antre B nan miltiplikatè a pou pèmèt paramèt sa a.
Chwazi sous antre pou antre A miltiplikatè a.
kontinye…

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 50

Voye Feedback

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Paramèt

IP Jenere Paramèt

Valè

Scanout yon konfigirasyon anrejistre

Anrejistre pwodiksyon chèn eskanè a

gui_scanouta On

_anrejistre

Off

Ki sous la pou antre revèy?

gui_scanouta _register_cloc k

Clock0 Clock1 Clock2

Ki sous la pou asynchrone opinyon klè?

gui_scanouta _register_aclr

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè?

gui_scanouta _register_sclr

Okenn SCLR0 SCLR1

8.6.4. Preadder Tab

Tablo 33. Tab Preadder

Paramèt

IP Jenere Paramèt

Valè

Chwazi mòd predder

predder_mo de

SIMPLE, COEF, INPUT, SQUARE, CONSTANT

Valè Default

Deskripsyon
Chwazi Multiplier input pou itilize done yon otobis antre kòm sous miltiplikatè a. Chwazi Antre chèn eskane pou itilize otobis opinyon scanin kòm sous miltiplikatè a epi pèmèt otobis pwodiksyon scanout la. Paramèt sa a disponib lè w chwazi 2, 3 oswa 4 pou Ki kantite miltiplikatè yo? paramèt.

Off Clock0 Okenn Okenn

Chwazi opsyon sa a pou pèmèt enskri pwodiksyon pou otobis pwodiksyon scanouta.
Ou dwe chwazi Antre chèn eskane pou Ki sa ki opinyon A miltiplikatè a konekte? paramèt pou pèmèt opsyon sa a.
Chwazi Clock0 , Clock1 oswa Clock2 pou pèmèt epi presize siyal revèy antre enskri pou otobis pwodiksyon scanouta.
Ou dwe vire sou Enskri pwodiksyon paramèt chèn eskanè a pou pèmèt opsyon sa a.
Espesifye enskri asynchrone sous klè pou otobis la pwodiksyon scanouta.
Ou dwe vire sou Enskri pwodiksyon paramèt chèn eskanè a pou pèmèt opsyon sa a.
Espesifye enskri synchrone sous klè pou otobis la pwodiksyon scanouta.
Ou dwe chwazi Enskri pwodiksyon paramèt chèn eskanè a pou pèmèt opsyon sa a.

Valè Default
SIMPLE

Deskripsyon
Espesifye mòd nan operasyon pou modil Predder. SIMPLE: Mòd sa a kontoune preddè a. Sa a se mòd nan default. COEF: Mòd sa a sèvi ak pwodiksyon predder ak otobis antre coefsel kòm antre nan miltiplikatè a. INPUT: Mòd sa a sèvi ak pwodiksyon predder la ak otobis D 'datac kòm antre yo nan miltiplikatè a. SQUARE: Mòd sa a sèvi ak pwodiksyon preddè a kòm tou de antre yo nan miltiplikatè a.
kontinye…

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 51

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Paramèt

IP Jenere Paramèt

Valè

Chwazi direksyon preddè

gui_preadder ADD,

direksyon

SUB

Ki lajè otobis antre C width_c yo ta dwe?

1 – 256

Done C Antre Enskri Konfigirasyon

Anrejistre opinyon datac

gui_datac_inp On

ut_register

Off

Ki sous la pou antre revèy?

gui_datac_inp ut_register_cl ock

Clock0 Clock1 Clock2

Ki sous la pou asynchrone opinyon klè?

gui_datac_inp ut_register_a clr

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè?

gui_datac_inp ut_register_sc lr

Okenn SCLR0 SCLR1

Koefisyan
Ki lajè lajè coef la ta dwe?

width_coef

1 – 27

Konfigirasyon Enskri Coef

Anrejistre opinyon coefsel la

gui_coef_regi On

ster

Off

Ki sous la pou antre revèy?

gui_coef_regi ster_clock

Clock0 Clock1 Clock2

Valè Default
ADD
16

Deskripsyon
CONSTANT: Mòd sa a sèvi ak done yon otobis D 'ak predder iyore ak otobis D 'coefsel kòm antre yo nan miltiplikatè a.
Espesifye operasyon an nan preddè a. Pou pèmèt paramèt sa a, chwazi sa ki annapre yo pou Chwazi mòd preddè: · COEF · INPUT · SQUARE oswa · CONSTANT
Espesifye kantite bit pou otobis C antre. Ou dwe chwazi INPUT pou Chwazi mòd preddè pou pèmèt paramèt sa a.

On Clock0 Okenn Okenn

Chwazi opsyon sa a pou pèmèt enskri pou antre datac otobis la. Ou dwe mete INPUT pou Chwazi paramèt mòd preddè pou pèmèt opsyon sa a.
Chwazi Clock0 , Clock1 oswa Clock2 pou presize siyal revèy antre pou rejis antre datac. Ou dwe chwazi Register datac input pou pèmèt paramèt sa a.
Espesifye sous asynchrone klè pou rejis D 'datac la. Ou dwe chwazi Register datac input pou pèmèt paramèt sa a.
Espesifye sous synchrone klè pou rejis D 'datac la. Ou dwe chwazi Register datac input pou pèmèt paramèt sa a.

Espesifye kantite bit pou

coefsel antre bis.

Ou dwe chwazi COEF oswa CONSTANT pou mòd predder pou pèmèt paramèt sa a.

Sou Clock0

Chwazi opsyon sa a pou pèmèt enskri antre pou otobis antre coefsel. Ou dwe chwazi COEF oswa CONSTANT pou mòd predder pou pèmèt paramèt sa a.
Chwazi Clock0 , Clock1 oswa Clock2 pou presize siyal revèy antre pou rejis opinyon coefsel. Ou dwe chwazi Anrejistre opinyon coefsel la pou pèmèt paramèt sa a.
kontinye…

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 52

Voye Feedback

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Paramèt
Ki sous la pou asynchrone opinyon klè?

IP Jenere Paramèt

Valè

gui_coef_regi ster_aclr

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè

gui_coef_regi ster_sclr

Okenn SCLR0 SCLR1

Koefisyan_0 Konfigirasyon

koef0_0 rive koef0_7

0x00000 0xFFFFFFF

Koefisyan_1 Konfigirasyon

koef1_0 rive koef1_7

0x00000 0xFFFFFFF

Koefisyan_2 Konfigirasyon

koef2_0 rive koef2_7

0x00000 0xFFFFFFF

Koefisyan_3 Konfigirasyon

koef3_0 rive koef3_7

0x00000 0xFFFFFFF

8.6.5. Akimilasyon Tab

Tablo 34. Tab Akimilasyon

Paramèt

IP Jenere Paramèt

Valè

Pèmèt akimilatè?

akimilatè

WI NON

Ki kalite operasyon akimilatè a?

accum_directi ADD,

SUB

Valè Default NON
Okenn
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Deskripsyon
Espesifye sous klè asynchrone pou rejis D 'coefsel la. Ou dwe chwazi Anrejistre opinyon coefsel la pou pèmèt paramèt sa a.
Espesifye sous synchrone klè pou rejis antre coefsel la. Ou dwe chwazi Anrejistre opinyon coefsel la pou pèmèt paramèt sa a.
Espesifye valè koyefisyan pou premye miltiplikatè sa a. Kantite bit yo dwe menm jan sa espesifye nan Konbyen lajè lajè koef la ta dwe? paramèt. Ou dwe chwazi COEF oswa CONSTANT pou mòd predder pou pèmèt paramèt sa a.
Espesifye valè koyefisyan pou dezyèm miltiplikatè sa a. Kantite bit yo dwe menm jan sa espesifye nan Konbyen lajè lajè koef la ta dwe? paramèt. Ou dwe chwazi COEF oswa CONSTANT pou mòd predder pou pèmèt paramèt sa a.
Espesifye valè koyefisyan pou twazyèm miltiplikatè sa a. Kantite bit yo dwe menm jan sa espesifye nan Konbyen lajè lajè koef la ta dwe? paramèt. Ou dwe chwazi COEF oswa CONSTANT pou mòd predder pou pèmèt paramèt sa a.
Espesifye valè koyefisyan pou katriyèm miltiplikatè sa a. Kantite bit yo dwe menm jan sa espesifye nan Konbyen lajè lajè koef la ta dwe? paramèt. Ou dwe chwazi COEF oswa CONSTANT pou mòd predder pou pèmèt paramèt sa a.

Valè Default NO
ADD

Deskripsyon
Chwazi WI pou pèmèt akimilatè a. Ou dwe chwazi Enskri pwodiksyon inite adisyonè lè w ap itilize karakteristik akimilatè.
Espesifye operasyon akimilatè a: · ADD pou operasyon adisyon · SUB pou operasyon soustraksyon. Ou dwe chwazi WI pou Pèmèt akimilatè? paramèt pou pèmèt opsyon sa a.
kontinye…

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 53

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Paramèt
Preload Constant Pèmèt preload konstan

IP Jenere Paramèt

Valè

gui_ena_prelo On

ad_const

Off

Ki sa ki se opinyon nan akimile pò ki konekte nan?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Chwazi valè pou preload loadconst_val 0 – 64

konstan

Ki sous la pou antre revèy?

gui_accum_sl oad_register_ revèy

Clock0 Clock1 Clock2

Ki sous la pou asynchrone opinyon klè?

gui_accum_sl oad_register_ aclr

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè?

gui_accum_sl oad_register_ sclr

Okenn SCLR0 SCLR1

Pèmèt akimilatè doub

gui_double_a On

ccum

Off

Valè Default

Deskripsyon

Off

Pèmèt accum_sload la oswa

sload_accum siyal ak enskri opinyon

dinamikman chwazi opinyon an nan

akimilatè.

Lè accum_sload ba oswa sload_accum, pwodiksyon miltiplikatè a se manje nan akimilatè a.

Lè accum_sload wo oswa sload_accum, yon itilizatè espesifye konstan prechaj manje nan akimilatè a.

Ou dwe chwazi WI pou Pèmèt akimilatè? paramèt pou pèmèt opsyon sa a.

ACCUM_SL OAD

Espesifye konpòtman siyal accum_sload/sload_accum.
ACCUM_SLOAD: Kondwi accum_sload ba pou chaje pwodiksyon miltiplikatè a nan akimilatè a.
SLOAD_ACCUM: Kondwi sload_accum wo pou chaje pwodiksyon miltiplikatè a nan akimilatè a.
Ou dwe chwazi Pèmèt preload konstan opsyon pou pèmèt paramèt sa a.

Espesifye valè konstan prereglaj la.

Valè sa a ka 2N kote N se valè konstan prereglaj la.

Lè N=64, li reprezante yon zewo konstan.

Ou dwe chwazi Pèmèt preload konstan opsyon pou pèmèt paramèt sa a.

Revèy0

Chwazi Clock0 , Clock1 oswa Clock2 pou presize siyal revèy antre pou rejis accum_sload/sload_accum.
Ou dwe chwazi Pèmèt preload konstan opsyon pou pèmèt paramèt sa a.

Okenn

Espesifye sous asynchrone klè pou rejis accum_sload/sload_accum.
Ou dwe chwazi Pèmèt preload konstan opsyon pou pèmèt paramèt sa a.

Okenn

Espesifye sous synchrone klè pou rejis accum_sload/sload_accum.
Ou dwe chwazi Pèmèt preload konstan opsyon pou pèmèt paramèt sa a.

Off

Pèmèt enskri doub akimilatè a.

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 54

Voye Feedback

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

8.6.6. Systolic/Chainout Tab

Tablo 35. Systolic/Chainout Adder Tab

Paramèt Pèmèt ajoute chainout

IP Jenere Paramèt

Valè

chainout_add WI,

NON

Ki kalite operasyon ajouter chainout la?

chainout_add ADD,

er_direction

SUB

Pèmèt `nyete' antre pou ajoute chainout?

Port_negate

PORT_USED, PORT_UNUSED

Anrejistre `nyete' opinyon? negate_regist er

NON ANREJISTRE, CLOCK0, CLOCK1, CLOCK2, CLOCK3

Ki sous la pou asynchrone opinyon klè?

negate_aclr

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè?

negate_sclr

Okenn SCLR0 SCLR1

Reta sistolik
Pèmèt rejis reta sistolik yo

gui_systolic_d Sou

elay

Off

Ki sous la pou antre revèy?

gui_systolic_d CLOCK0,

elay_clock

CLOCK1,

Valè Default
NON

Deskripsyon
Chwazi WI pou pèmèt modil ajoute chainout.

ADD

Espesifye operasyon an ajoute chainout.
Pou operasyon soustraksyon, yo dwe chwazi SIGNED pou Ki fòma reprezantasyon pou Multipliers A inputs? ak Ki fòma reprezantasyon an pou antre miltiplikatè B yo? nan Tab Multipliers.

PORT_UN ITILIZE

Chwazi PORT_USED pou pèmèt siyal antre anile.
Paramèt sa a pa valab lè ajoute chainout enfim.

DEZREJE ERED

Pou pèmèt rejis la D 'pou siyal D 'negasyon ak espesifye siyal la revèy D 'pou rejis Negate.
Chwazi UNREGISTERED si enskri pou negasyon an pa nesesè
Paramèt sa a pa valab lè w chwazi:
· NON pou Pèmèt ajoute chainout oswa
· PORT_UNUSED pou Pèmèt 'nète' D 'pou ajoute chainout? paramèt oswa

Okenn

Espesifye asynchrone sous klè pou rejis anile a.
Paramèt sa a pa valab lè w chwazi:
· NON pou Pèmèt ajoute chainout oswa
· PORT_UNUSED pou Pèmèt 'nète' D 'pou ajoute chainout? paramèt oswa

Okenn

Espesifye sous synchrone klè pou rejis anile a.
Paramèt sa a pa valab lè w chwazi:
· NON pou Pèmèt ajoute chainout oswa
· PORT_UNUSED pou Pèmèt 'nète' D 'pou ajoute chainout? paramèt oswa

Off CLOCK0

Chwazi opsyon sa a pou pèmèt mòd sistolik. Paramèt sa a disponib lè w chwazi 2, oswa 4 pou Ki kantite miltiplikatè yo? paramèt. Ou dwe pèmèt pwodiksyon Rejis inite adisyonè a pou itilize rejis reta sistolik yo.
Espesifye siyal revèy antre pou rejis reta sistolik.
kontinye…

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 55

8. Intel FPGA Miltipliye Adder IP Nwayo 683490 | 2020.10.05

Paramèt

IP Jenere Paramèt

Valè

CLOCK2,

Ki sous la pou asynchrone opinyon klè?

gui_systolic_d elay_aclr

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè?

gui_systolic_d elay_sclr

Okenn SCLR0 SCLR1

Valè Default
Okenn
Okenn

Deskripsyon
Ou dwe chwazi pèmèt anrejistreman reta sistolik pou pèmèt opsyon sa a.
Espesifye sous asynchrone klè pou rejis reta sistolik la. Ou dwe chwazi pèmèt anrejistreman reta sistolik pou pèmèt opsyon sa a.
Espesifye sous synchrone klè pou rejis reta sistolik la. Ou dwe chwazi pèmèt anrejistreman reta sistolik pou pèmèt opsyon sa a.

8.6.7. Tab Pipelining

Tablo 36. Tab Pipelining

Paramèt Pipelining Konfigirasyon

IP Jenere Paramèt

Valè

Ou vle ajoute enskri tiyo nan opinyon an?

gui_pipelining Non, Wi

Valè Default
Non

Tanpri presize

latansi

kantite revèy latansi

sik

Nenpòt valè ki pi gran 0 pase 0

Ki sous la pou antre revèy?

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

Ki sous la pou asynchrone opinyon klè?

gui_input_late ncy_aclr

Okenn ACLR0 ACLR1

Ki sous la pou synchrone D' klè?

gui_input_late ncy_sclr

Okenn SCLR0 SCLR1

CLOCK0 Okenn Okenn

Deskripsyon
Chwazi Wi pou pèmèt yon nivo adisyonèl nan enskri tiyo nan siyal yo antre. Ou dwe presize yon valè ki pi gran pase 0 pou Tanpri presize kantite sik revèy latansi paramèt la.
Espesifye latansi a vle nan sik revèy. Yon nivo enskri tiyo = 1 latansi nan sik revèy. Ou dwe chwazi WI pou Èske ou vle ajoute enskri tiyo nan opinyon an? pou pèmèt opsyon sa a.
Chwazi Clock0 , Clock1 oswa Clock2 pou pèmèt epi presize siyal revèy D 'enskri tiyo a. Ou dwe chwazi WI pou Èske ou vle ajoute enskri tiyo nan opinyon an? pou pèmèt opsyon sa a.
Espesifye enskri asynchrone sous klè pou rejis tiyo adisyonèl la. Ou dwe chwazi WI pou Èske ou vle ajoute enskri tiyo nan opinyon an? pou pèmèt opsyon sa a.
Espesifye enskri synchrone sous klè pou rejis tiyo adisyonèl la. Ou dwe chwazi WI pou Èske ou vle ajoute enskri tiyo nan opinyon an? pou pèmèt opsyon sa a.

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 56

Voye Feedback

683490 | 2020.10.05 Voye Feedback

9. ALTMEMMULT (Koyefisyan Konstan ki baze sou memwa) Nwayo IP

Atansyon:

Intel te retire sipò IP sa a nan Intel Quartus Prime Pro Edition vèsyon 20.3. Si nwayo IP nan konsepsyon ou a vize aparèy nan Intel Quartus Prime Pro Edition, ou ka ranplase IP a ak LPM_MULT Intel FPGA IP oswa re-jenere IP a epi konpile konsepsyon ou lè l sèvi avèk lojisyèl Intel Quartus Prime Standard Edition.

Nwayo ALTMEMMULT IP yo itilize pou kreye miltiplikatè ki baze sou memwa lè l sèvi avèk blòk memwa onchip yo jwenn nan Intel FPGAs (ak blòk memwa M512, M4K, M9K, ak MLAB). Nwayo IP sa a itil si ou pa gen ase resous pou aplike miltiplikatè yo nan eleman lojik (LE) oswa resous miltiplikatè devwe.
Nwayo ALTMEMMULT IP se yon fonksyon synchrone ki mande yon revèy. Nwayo ALTMEMMULT IP aplike yon miltiplikatè ak pi piti debi ak latansi posib pou yon seri paramèt ak espesifikasyon.
Figi sa a montre pò yo pou nwayo ALTMEMMULT IP.

Figi 21. Pò ALTMEMMULT

ALTMEMMULT

data_in[] sload_data coeff_in[]

rezilta[] result_valid load_done

sload_coeff

revèy sclr
inst

Enfòmasyon ki gen rapò Karakteristik nan paj 71

9.1. Karakteristik
Nwayo ALTMEMMULT IP ofri karakteristik sa yo: · Kreye sèlman miltiplikatè ki baze sou memwa lè l sèvi avèk blòk memwa sou chip yo jwenn nan
Intel FPGA · Sipòte lajè done 1 bit · Sipòte fòma reprezantasyon done ki siyen ak ki pa siyen · Sipòte pipelining ak latansi pwodiksyon fiks

ISO 9001:2015 anrejistre

9. ALTMEMMULT (Koyefisyan Konstan ki baze sou memwa) IP Core 683490 | 2020.10.05
· Sere plizyè konstan nan memwa aksè o aza (RAM)
· Bay yon opsyon pou chwazi kalite blòk RAM
· Sipòte opsyonèl synchrone klè ak chaj-kontwòl pò D'
9.2. Verilog HDL Pwototip
Pwototip Verilog HDL sa a sitiye nan Design Verilog la File (.v) altera_mf.v nan la eda sentèz anyè.
modil altmemmult #( parameter coeff_representation = "SIGNED", parameter coefficient0 = "UNUSED", paramèt data_representation = "SIYEN", paramèt entansyon_device_family = "unsed", paramèt max_clock_cycles_per_result = 1, paramèt number_of_coefficients = "AUT_block", paramèt = "_1O total_latency = 1, paramèt width_c = 1, paramèt width_d = 1, paramèt width_r = 1, paramèt width_s = 1, paramèt lpm_type = "altmemmult", paramèt lpm_hint = "pa itilize") (revèy fil antre, fil antre [width_c-1: 0]coeff_in, fil antre [width_d-1:0] data_in, fil pwodiksyon load_done, fil pwodiksyon [width_r-1:0] rezilta, fil pwodiksyon result_valid, fil antre sclr, fil antre [width_s-1:0] sel, antre fil sload_coeff, opinyon fil sload_data)/* sentèz syn_black_box=1 */; modil final
9.3. Deklarasyon konpozan VHDL
Deklarasyon eleman VHDL la sitiye nan konsepsyon VHDL la File (.vhd) altera_mf_components.vhd nan librariesvhdlaltera_mf anyè.
component altmemmult jenerik ( koeff_representation:string := "SIYEN"; coefficient0:string:= "UNUSED"; data_representation:string:= "SIGNED"; entansyon_device_family:string:= "pa itilize"; max_clock_cycles_per_result:natural:= 1; := 1; ram_block_type:= "AUTO" width_c:natural width_s:= string:= "; "altmemmult"); port( revèy: nan std_logic; coeff_in: nan std_logic_vector (width_c-1 downto 1) := (lòt moun => '0'); data_in:in std_logic_vector (width_d-0 downto 1);

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 58

Voye Feedback

9. ALTMEMMULT (Koyefisyan Konstan ki baze sou memwa) IP Core 683490 | 2020.10.05

load_done:out std_logic; rezilta: soti std_logic_vector (width_r-1 downto 0); result_valid:out std_logic; sclr: nan std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (lòt moun => '0'); sload_coeff:in std_logic := '0'; sload_data:nan std_logic := '0'); eleman fen;

9.4. Pò

Tablo sa yo lis pò yo antre ak pwodiksyon pou nwayo IP ALTMEMMULT la.

Tablo 37. Pò Antre ALTMEMMULT

Non Port

Obligatwa

Deskripsyon

revèy

Antre revèy nan miltiplikatè a.

coeff_in[]

Non

Koefisyan pò D 'pou miltiplikatè a. Gwosè pò opinyon an depann de valè paramèt WIDTH_C.

done_nan[]

Done antre pò nan miltiplikatè a. Gwosè pò opinyon an depann de valè paramèt WIDTH_D.

sclr

Non

Synchrone D' klè. Si yo pa itilize, valè default la aktif segondè.

sel[]

Non

Seleksyon koyefisyan fiks. Gwosè pò opinyon an depann de WIDTH_S la

valè paramèt.

sload_coeff

Non

Synchrone chaj koyefisyan pò D '. Ranplase valè koyefisyan aktyèl la chwazi ak valè ki espesifye nan opinyon coeff_in.

sload_data

Non

Synchrone chaj done pò D '. Siyal ki presize nouvo operasyon miltiplikasyon ak anile nenpòt operasyon miltiplikasyon ki egziste deja. Si paramèt MAX_CLOCK_CYCLES_PER_RESULT la gen yon valè 1, pò a antre sload_data inyore.

Tablo 38. Pò Sòti ALTMEMMULT

Non Port

Obligatwa

Deskripsyon

rezilta[]

Pò pwodiksyon miltiplikatè. Gwosè pò opinyon an depann de valè paramèt WIDTH_R la.

rezilta_valid

Endike lè pwodiksyon an se rezilta valab yon miltiplikasyon konplè. Si paramèt MAX_CLOCK_CYCLES_PER_RESULT la gen yon valè 1, pò pwodiksyon result_valid pa itilize.

chaj_fè

Non

Endike lè nouvo koyefisyan an fini chaje. Siyal load_done afime lè yon nouvo koyefisyan fini chaje. Sòf si siyal load_done a wo, pa gen okenn lòt valè koyefisyan ka chaje nan memwa a.

NAN. Paramèt

Tablo sa a bay lis paramèt pou nwayo IP ALTMEMMULT.

Tablo 39.
WIDTH_D WIDTH_C

ALTMEMMULT Paramèt
Non paramèt

Kalite Obligatwa

Deskripsyon

Nonb antye relatif Wi

Espesifye lajè pò data_in[] la.

Nonb antye relatif Wi

Espesifye lajè pò coeff_in[] la. kontinye…

Voye Feedback

Intel FPGA Integer Arithmetic IP Cores Gid Itilizatè 59

9. ALTMEMMULT (Koyefisyan Konstan ki baze sou memwa) IP Core 683490 | 2020.10.05

Non paramèt WIDTH_R WIDTH

Dokiman / Resous

Intel FPGA Integer Aritmetik IP Cores [pdfGid Itilizatè
FPGA Nwayo Integer Aritmetik IP, Nwayo Integer Aritmetik IP, Nwayo Aritmetik IP, Nwayo IP

Referans

Manyèl itilizatè

Nwayo IP FPGA Aritmetik nonb antye relatif

Dokiman / Resous

Referans

Kite yon kòmantè

Anile repons