Korisnički priručnik za intel FPGA Integer aritmetičke IP jezgre

Sadržaj sakriti

1 FPGA cjelobrojne aritmetičke IP jezgre

2 Dokumenti / Resursi

2.1 Reference

3 Povezani postovi

FPGA cjelobrojne aritmetičke IP jezgre

View Fullscreen

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre
Ažurirano za Intel® Quartus® Prime Design Suite: 20.3

Mrežna verzija Pošaljite povratne informacije

UG-01063

ID: 683490 Verzija: 2020.10.05

Sadržaj
Sadržaj
1. Intel FPGA cjelobrojne aritmetičke IP jezgre………………………………………………………………….. 5
2. LPM_COUNTER (Brojač) IP Core………………………………………………………………………….. 7 2.1. Značajke…………………………………………………………………………………………………7 2.2. Verilog HDL prototip……………………………………………………………………………….. 8 2.3. Deklaracija VHDL komponente………………………………………………………………………….8 2.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………… 9 2.5. Priključci……………………………………………………………………………………………………..9 2.6. Parametri……………………………………………………………………………………………… 10
3. LPM_DIVIDE (Razdjelnik) Intel FPGA IP Core………………………………………………………….. 12 3.1. Značajke……………………………………………………………………………………………………. 12 3.2. Verilog HDL prototip………………………………………………………………………………… 12 3.3. Deklaracija VHDL komponente……………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………. 13 3.5. Priključci…………………………………………………………………………………………………… 13 3.6. Parametri……………………………………………………………………………………………… 14
4. LPM_MULT (multiplikator) IP Core……………………………………………………………………………. 16 4.1. Značajke……………………………………………………………………………………………………. 16 4.2. Verilog HDL prototip……………………………………………………………………………… 17 4.3. Deklaracija VHDL komponente……………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………. 17 4.5. Signali………………………………………………………………………………………………… 18 4.6. Parametri za Stratix V, Arria V, Cyclone V i Intel Cyclone 10 LP uređaje…………… 18 4.6.1. Kartica Općenito……………………………………………………………………………………18 4.6.2. Općenito 2 kartica………………………………………………………………………………… 19 4.6.3. Kartica cjevovoda………………………………………………………………………………… 19 4.7. Parametri za uređaje Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX……….. 20 4.7.1. Kartica Općenito…………………………………………………………………………………20 4.7.2. Općenito 2 kartica………………………………………………………………………………… 20 4.7.3. Cjevovod…………………………………………………………………………………………21
5. LPM_ADD_SUB (Zbrajatelj/Oduzimač)……………………………………………………………………… 22 5.1. Značajke……………………………………………………………………………………………………. 22 5.2. Verilog HDL prototip………………………………………………………………………………… 23 5.3. Deklaracija VHDL komponente……………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………. 23 5.5. Priključci…………………………………………………………………………………………………… 23 5.6. Parametri……………………………………………………………………………………………… 24
6. LPM_COMPARE (Komparator)……………………………………………………………………………… 26 6.1. Značajke……………………………………………………………………………………………………. 26 6.2. Verilog HDL prototip……………………………………………………………………………… 27 6.3. Deklaracija VHDL komponente……………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………. 27 6.5. Priključci……………………………………………………………………………………………………… 27 6.6. Parametri……………………………………………………………………………………………… 28

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 2

Pošaljite povratne informacije

Sadržaj

7. ALTECC (Kod ispravljanja pogrešaka: Encoder/Decoder) IP Core……………………………………… 30
7.1. Značajke ALTECC kodera…………………………………………………………………………..31 7.2. Verilog HDL prototip (ALTECC_ENCODER)………………………………………………………. 32 7.3. Verilog HDL prototip (ALTECC_DECODER)………………………………………………………. 32 7.4. Deklaracija VHDL komponente (ALTECC_ENCODER)……………………………………………33 7.5. Deklaracija VHDL komponente (ALTECC_DECODER)……………………………………………33 7.6. VHDL LIBRARY_USE deklaracija……………………………………………………………………. 33 7.7. Priključci kodera…………………………………………………………………………………………… 33 7.8. Priključci dekodera…………………………………………………………………………………………34 7.9. Parametri enkodera…………………………………………………………………………………… 34 7.10. Parametri dekodera ………………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core………………………………………………………………………. 36
8.1. Značajke……………………………………………………………………………………………………. 37 8.1.1. Predzbrajalo…………………………………………………………………………………….. 38 8.1.2. Registar sistoličkog kašnjenja…………………………………………………………………….. 40 8.1.3. Konstanta predopterećenja…………………………………………………………………………… 43 8.1.4. Dvostruki akumulator………………………………………………………………………… 43
8.2. Verilog HDL prototip………………………………………………………………………………… 44 8.3. Deklaracija VHDL komponente……………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………. 44 8.5. Signali………………………………………………………………………………………………… 44 8.6. Parametri……………………………………………………………………………………………… 47
8.6.1. Kartica Općenito…………………………………………………………………………………47 8.6.2. Kartica Dodatni načini rada…………………………………………………………………………….. 47 8.6.3. Kartica množitelja……………………………………………………………………………….. 49 8.6.4. Kartica preaddera……………………………………………………………………………………. 51 8.6.5. Kartica Akumulator…………………………………………………………………………….. 53 8.6.6. Tablica sistoličkog/lančanog ispada………………………………………………………………………. 55 8.6.7. Kartica cjevovoda………………………………………………………………………………… 56
9. ALTMEMMULT (Množitelj konstantnog koeficijenta temeljen na memoriji) IP Core…………………… 57
9.1. Značajke……………………………………………………………………………………………………. 57 9.2. Verilog HDL prototip……………………………………………………………………………… 58 9.3. Deklaracija VHDL komponente……………………………………………………………………….. 58 9.4. Priključci…………………………………………………………………………………………………… 59 9.5. Parametri……………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (množenje-akumuliranje) IP jezgra………………………………………………… 61
10.1. Značajke…………………………………………………………………………………………….. 62 10.2. Verilog HDL prototip……………………………………………………………………………..62 10.3. Deklaracija VHDL komponente……………………………………………………………………… 63 10.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………63 10.5. Priključci………………………………………………………………………………………………………. 63 10.6. Parametri………………………………………………………………………………………………. 64
11. ALTMULT_ADD (Multiply-Adder) IP Core……………………………………………………………..69
11.1. Značajke…………………………………………………………………………………………….. 71 11.2. Verilog HDL prototip……………………………………………………………………………..72 11.3. Deklaracija VHDL komponente……………………………………………………………………… 72 11.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………72

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 3

Sadržaj
11.5. Priključci………………………………………………………………………………………………………. 72 11.6. Parametri………………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Complex Multiplier) IP jezgra………………………………………………… 86 12.1. Složeno množenje…………………………………………………………………………………. 86 12.2. Kanonsko prikazanje……………………………………………………………………………… 87 12.3. Konvencionalni prikaz…………………………………………………………………………. 87 12.4. Značajke…………………………………………………………………………………………….. 88 12.5. Verilog HDL prototip……………………………………………………………………………..88 12.6. Deklaracija VHDL komponente……………………………………………………………………… 89 12.7. VHDL LIBRARY_USE deklaracija……………………………………………………………………89 12.8. Signali……………………………………………………………………………………………………. 89 12.9. Parametri………………………………………………………………………………………………. 90
13. ALTSQRT (cijeli kvadratni korijen) IP jezgra………………………………………………………………92 13.1. Značajke…………………………………………………………………………………………….. 92 13.2. Verilog HDL prototip……………………………………………………………………………..92 13.3. Deklaracija VHDL komponente……………………………………………………………………… 93 13.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………93 13.5. Priključci………………………………………………………………………………………………………. 93 13.6. Parametri………………………………………………………………………………………………. 94
14. PARALLEL_ADD (Paralelni zbrajač) IP Core………………………………………………………….. 95 14.1. Značajka……………………………………………………………………………………………….95 14.2. Verilog HDL prototip……………………………………………………………………………..95 14.3. Deklaracija VHDL komponente……………………………………………………………………… 96 14.4. VHDL LIBRARY_USE deklaracija……………………………………………………………………96 14.5. Priključci………………………………………………………………………………………………………. 96 14.6. Parametri………………………………………………………………………………………………. 97
15. Arhiva dokumenata za korisnički priručnik za IP jezgre integerske aritmetike…………………………………… 98
16. Povijest revizija dokumenta za Intel FPGA Integer aritmetičke IP jezgre Korisnički priručnik…. 99

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 4

Pošaljite povratne informacije

683490 | 2020.10.05. Pošaljite povratne informacije

1. Intel FPGA cjelobrojne aritmetičke IP jezgre

Možete koristiti Intel® FPGA integer IP jezgre za izvođenje matematičkih operacija u vašem dizajnu.

Ove funkcije nude učinkovitiju logičku sintezu i implementaciju uređaja od kodiranja vlastitih funkcija. Možete prilagoditi IP jezgre kako bi se prilagodile vašim zahtjevima dizajna.

Intelove cjelobrojne aritmetičke IP jezgre dijele se u sljedeće dvije kategorije: · Biblioteka parametriziranih modula (LPM) IP jezgre · Intel-specifične (ALT) IP jezgre

Sljedeća tablica navodi IP jezgre cjelobrojne aritmetike.

Tablica 1.

Popis IP jezgri

IP jezgre

LPM IP jezgre

LPM_BROJAČ

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_USPOREDBA
Intel-specifične (ALT) IP jezgre ALTECC

Funkcija gotovaview Brojač djelitelj množitelj
Zbrajalo ili oduzimač Komparator
ECC koder/dekoder

Podržani uređaj
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, nastavak Stratix V...

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo koje vrijeme bez prethodne najave. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

ISO 9001:2015 Registriran

1. Intel FPGA cjelobrojne aritmetičke IP jezgre 683490 | 2020.10.05

IP Cores Intel FPGA Multiply Adder ili ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALELNO_DODAJ

Funkcija gotovaview Množitelj-Zbrajač
Množitelj konstantnog koeficijenta temeljen na memoriji
Multiplier-Accumulator Multiplier-Adder
Kompleksni množitelj
Kvadratni korijen cijelog broja
Paralelno zbrajalo

Podržani uređaj
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Povezane informacije
· Napomene o izdanju Intelovih FPGA i programabilnih uređaja
· Uvod u Intel FPGA IP jezgre Pruža više informacija o Intel FPGA IP jezgrama.
· Korisnički priručnik za IP jezgre s pomičnim zarezom Pruža više informacija o Intel FPGA IP jezgrama s pomičnim zarezom.
· Uvod u Intel FPGA IP jezgre Pruža opće informacije o svim Intel FPGA IP jezgrama, uključujući parametriranje, generiranje, nadogradnju i simulaciju IP jezgri.
· Stvaranje IP i Qsys simulacijskih skripti neovisnih o verziji Stvorite simulacijske skripte koje ne zahtijevaju ručno ažuriranje softvera ili nadogradnje IP verzije.
· Smjernice za najbolje prakse upravljanja projektima za učinkovito upravljanje i prenosivost vašeg projekta i IP-a files.
· Arhiva dokumenata korisničkog vodiča za IP jezgre Integer Arithmetic na stranici 98 Daje popis korisničkih vodiča za prethodne verzije IP jezgri Integer Arithmetic.

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 6

Pošaljite povratne informacije

683490 | 2020.10.05. Pošaljite povratne informacije

2. LPM_COUNTER (Brojač) IP Core

Slika 1.

LPM_COUNTER IP jezgra je binarni brojač koji stvara brojače naviše, brojače naniže i brojače naviše ili naniže s izlazima širine do 256 bita.

Sljedeća slika prikazuje portove za LPM_COUNTER IP jezgru.

LPM_COUNTER Priključci

LPM_BROJAČ

ssclr sload sset podaci[]

q[]

gore dolje

cout

aclr učitavanje sredstva

clk_en cnt_en cin
inst

2.1. Značajke
IP jezgra LPM_COUNTER nudi sljedeće značajke: · Generira gornje, donje i gore/dolje brojače · Generira sljedeće vrste brojača:
— Obični binarni– brojač se povećava počevši od nule ili smanjuje počevši od 255
— Modul–brojač se povećava ili smanjuje od vrijednosti modula koju je odredio korisnik i ponavlja se
· Podržava izborne ulazne priključke za sinkrono brisanje, učitavanje i postavljanje · Podržava opcionalne ulazne priključke za asinkrono brisanje, učitavanje i postavljanje · Podržava opcionalne ulazne priključke za omogućavanje brojanja i omogućavanje sata · Podržava opcionalne priključke za unos i iznošenje

ISO 9001:2015 Registriran

2. LPM_COUNTER (Brojač) IP Core
683490 | 2020.10.05
2.2. Verilog HDL prototip
Sljedeći Verilog HDL prototip nalazi se u Verilog Designu File (.v) lpm.v u imenik edasinteze.
modul lpm_counter (q, podaci, sat, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq); parametar lpm_type = “lpm_counter”; parametar lpm_width = 1; parametar lpm_modulus = 0; parametar lpm_direction = “NEKORIŠTENO”; parametar lpm_avalue = “NEKORIŠTENO”; parametar lpm_svalue = “NEKORIŠTENO”; parametar lpm_pvalue = “NEKORIŠTENO”; parametar lpm_port_updown = “PORT_CONNECTIVITY”; parametar lpm_hint = “NEKORIŠTENO”; izlaz [lpm_width-1:0] q; izlazni izlaz; izlaz [15:0] eq; unos cin; ulazni [lpm_width-1:0] podaci; ulazni sat, clk_en, cnt_en, gore-dolje; unos aset, aclr, aload; unos sset, sclr, sload; krajnji modul
2.3. Deklaracija VHDL komponente
Deklaracija VHDL komponente nalazi se u VHDL dizajnu File (.vhd) LPM_PACK.vhd u direktorij librariesvhdllpm.
komponenta LPM_COUNTER generička ( LPM_WIDTH : prirodno; LPM_MODULUS : prirodno := 0; LPM_DIRECTION : niz := “NEKORIŠTENO”; LPM_AVALUE : niz := “NEKORIŠTENO”; LPM_SVALUE : niz := “NEKORIŠTENO”; LPM_PORT_UPDOWN : niz := “POVEZIVOST_PORTA” ; LPM_PVALUE : string := “UNUSED”; LPM_TYPE : string := L_COUNTER; LPM_HINT : string := “UNUSED”); port (DATA : u std_logic_vector(LPM_WIDTH-1 downto 0):= (OSTALI =>
'0'); SAT: u std_logic; CLK_EN : u std_logic := '1'; CNT_EN : u std_logic := '1'; GORE DOLJE : u std_logic := '1'; SLOAD : u std_logic := '0'; SSET : u std_logic := '0'; SCLR : u std_logic := '0'; ALOAD : u std_logic := '0'; ASET : u std_logic := '0'; ACLR : u std_logic := '0'; CIN : u std_logic := '1'; COUT : out std_logic := '0'; Q : out std_logic_vector(LPM_WIDTH-1 downto 0); EQ : out std_logic_vector(15 downto 0));
krajnja komponenta;

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 8

Pošaljite povratne informacije

2. LPM_COUNTER (Brojač) IP Core 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nije potrebna ako koristite VHDL Component Declaration.
KNJIŽNICA lpm; KORISTI lpm.lpm_components.all;

2.5. luke

Sljedeće tablice navode ulazne i izlazne portove za LPM_COUNTER IP jezgru.

Tablica 2.

LPM_COUNTER Ulazni priključci

Naziv priključka

Potreban

Opis

podaci[]

Paralelni unos podataka u brojač. Veličina ulaznog priključka ovisi o vrijednosti parametra LPM_WIDTH.

sat

Ulaz takta aktiviran pozitivnim rubom.

clk_en

Sat omogući unos za omogućavanje svih sinkronih aktivnosti. Ako je izostavljeno, zadana vrijednost je 1.

cnt_en

Count enable input za onemogućavanje brojanja kada je nizak bez utjecaja na sload, sset ili sclr. Ako je izostavljeno, zadana vrijednost je 1.

gore dolje

Kontrolira smjer brojanja. Kada je potvrđeno visoko (1), smjer brojanja je prema gore, a kada je potvrđeno nisko (0), smjer brojanja je prema dolje. Ako se koristi parametar LPM_DIRECTION, gornji donji priključak se ne može spojiti. Ako se LPM_DIRECTION ne koristi, gornji donji priključak nije obavezan. Ako je izostavljeno, zadana vrijednost je gore (1).

cin

Prenošenje u bit nižeg reda. Za gornje brojače, ponašanje cin ulaza je

identično ponašanju cnt_en ulaza. Ako je izostavljeno, zadana vrijednost je 1

(VCC).

aclr

Asinkroni čisti unos. Ako se koriste i potvrđuju i aset i aclr, aclr nadjačava aset. Ako je izostavljeno, zadana vrijednost je 0 (onemogućeno).

aset

Asinkroni skup ulaza. Određuje izlaze q[] kao sve 1 ili na vrijednost specificiranu parametrom LPM_AVALUE. Ako se koriste i potvrđuju i portovi aset i aclr, vrijednost porta aclr nadjačava vrijednost porta aset. Ako je izostavljeno, zadana vrijednost je 0, onemogućeno.

opterećeno

Asinkrono učitavanje ulaza koje asinkrono učitava brojač s vrijednošću na ulazu podataka. Kada se koristi port za učitavanje, port za podatke [] mora biti povezan. Ako je izostavljeno, zadana vrijednost je 0, onemogućeno.

sclr

Sinkroni brisanje ulaza koji briše brojač na sljedećem aktivnom rubu takta. Ako se koriste i potvrđuju i sset i sclr portovi, vrijednost sclr porta nadjačava vrijednost sset porta. Ako je izostavljeno, zadana vrijednost je 0, onemogućeno.

set

Ulaz sinkronog skupa koji postavlja brojač na sljedeći aktivni rub takta. Određuje vrijednost q izlaza kao sve 1 ili na vrijednost specificiranu parametrom LPM_SVALUE. Ako se koriste i potvrđuju oba porta sset i sclr,
vrijednost sclr porta nadjačava vrijednost sset porta. Ako je izostavljeno, zadana vrijednost je 0 (onemogućeno).

sload

Unos sinkronog učitavanja koji učitava brojač s podacima[] na sljedećem aktivnom rubu takta. Kada se koristi sload port, data[] port mora biti povezan. Ako je izostavljeno, zadana vrijednost je 0 (onemogućeno).

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 9

2. LPM_COUNTER (Brojač) IP Core 683490 | 2020.10.05

Tablica 3.

LPM_COUNTER Izlazni priključci

Naziv priključka

Potreban

Opis

q[]

Izlaz podataka iz brojača. Veličina izlaznog priključka ovisi o

Vrijednost parametra LPM_WIDTH. Ili q[] ili barem jedan od eq[15..0] priključaka

mora biti povezan.

eq[15..0]

Izlaz dekodiranja brojača. Priključak eq[15..0] nije dostupan u uređivaču parametara jer parametar podržava samo AHDL.
Ili q[] port ili eq[] port moraju biti povezani. Moguće je koristiti do c eq priključaka (0 <= c <= 15). Dekodira se samo 16 najnižih vrijednosti. Kada je vrijednost brojanja c, eqc izlaz je visok (1). Na primjerample, kada je broj 0, eq0 = 1, kada je broj 1, eq1 = 1, a kada je broj 15, eq 15 = 1. Dekodirani izlaz za vrijednosti broja od 16 ili više zahtijeva vanjsko dekodiranje. Izlazi eq[15..0] su asinkroni s izlazom q[].

cout

Izlazni priključak MSB bita brojača. Može se koristiti za povezivanje s drugim brojačem kako bi se stvorio veći brojač.

2.6. Parametri

Sljedeća tablica navodi parametre za LPM_COUNTER IP jezgru.

Tablica 4.

Parametri LPM_COUNTER

Naziv parametra

Tip

LPM_WIDTH

Cijeli broj

LPM_DIRECTION

Niz

LPM_MODULUS LPM_AVALUE

Cijeli broj
Cijeli broj/niz

LPM_SVALUE LPM_HINT

Cijeli broj/niz
Niz

LPM_TYPE

Niz

Obavezno Da Ne Ne Ne
ne ne
Ne

Opis
Određuje širine data[] i q[] priključaka, ako se koriste.
Vrijednosti su GORE, DOLJE i NEKORIŠTENO. Ako se koristi parametar LPM_DIRECTION, gornji donji priključak se ne može spojiti. Kada gornji donji priključak nije povezan, zadana vrijednost parametra LPM_DIRECTION je GORE.
Maksimalan broj, plus jedan. Broj jedinstvenih stanja u ciklusu brojača. Ako je vrijednost opterećenja veća od parametra LPM_MODULUS, ponašanje brojača nije navedeno.
Konstantna vrijednost koja se učitava kada je sredstvo visoko. Ako je navedena vrijednost veća ili jednaka , ponašanje brojača je nedefinirana (X) logička razina, gdje je LPM_MODULUS, ako postoji, ili 2 ^ LPM_WIDTH. Intel preporučuje da navedete ovu vrijednost kao decimalni broj za AHDL dizajne.
Konstantna vrijednost koja se učitava na uzlaznom rubu priključka sata kada je priključak sset postavljen na visoku vrijednost. Intel preporučuje da navedete ovu vrijednost kao decimalni broj za AHDL dizajne.
Kada instancirate funkciju knjižnice parametriziranih modula (LPM) u VHDL dizajnu File (.vhd), morate koristiti parametar LPM_HINT da odredite parametar specifičan za Intel. Na primjerample: LPM_HINT = “CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = YES”
Zadana vrijednost je UNUSED.
Identificira naziv entiteta biblioteke parametriziranih modula (LPM) u VHDL dizajnu files.
nastavak…

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 10

Pošaljite povratne informacije

2. LPM_COUNTER (Brojač) IP Core 683490 | 2020.10.05

Naziv parametra INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Tip String String
Niz
Niz

Obavezno Ne Br
Ne
Ne

Opis
Ovaj se parametar koristi za potrebe modeliranja i simulacije ponašanja. Ovaj se parametar koristi za potrebe modeliranja i simulacije ponašanja. Uređivač parametara izračunava vrijednost za ovaj parametar.
Parametar specifičan za Intel. Morate koristiti parametar LPM_HINT da odredite parametar CARRY_CNT_EN u VHDL dizajnu files. Vrijednosti su SMART, ON, OFF i UNUSED. Omogućuje funkciju LPM_COUNTER za širenje signala cnt_en kroz lanac prijenosa. U nekim slučajevima postavka parametra CARRY_CNT_EN može imati blagi utjecaj na brzinu, pa biste je trebali isključiti. Zadana vrijednost je SMART, što pruža najbolji kompromis između veličine i brzine.
Parametar specifičan za Intel. Morate koristiti parametar LPM_HINT da odredite parametar LABWIDE_SCLR u VHDL dizajnu files. Vrijednosti su ON, OFF ili UNUSED. Zadana vrijednost je ON. Omogućuje vam da onemogućite upotrebu značajke LABwide sclr koja se nalazi u zastarjelim obiteljima uređaja. Isključivanjem ove opcije povećavaju se šanse za potpunu upotrebu djelomično ispunjenih LAB-ova i stoga se može omogućiti veća gustoća logike kada se SCLR ne primjenjuje na potpuni LAB. Ovaj je parametar dostupan za kompatibilnost sa starijim verzijama i Intel preporučuje da ne koristite ovaj parametar.
Određuje upotrebu ulaznog priključka prema dolje. Ako je izostavljena, zadana vrijednost je PORT_CONNECTIVITY. Kada je vrijednost porta postavljena na PORT_USED, port se tretira kao iskorišten. Kada je vrijednost porta postavljena na PORT_UNUSED, port se tretira kao neiskorišten. Kada je vrijednost porta postavljena na PORT_CONNECTIVITY, korištenje porta se utvrđuje provjerom povezivosti porta.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 11

683490 | 2020.10.05. Pošaljite povratne informacije

3. LPM_DIVIDE (Razdjelnik) Intel FPGA IP Core

Slika 2.

LPM_DIVIDE Intel FPGA IP jezgra implementira djelitelj za dijeljenje ulazne vrijednosti brojnika s ulaznom vrijednošću nazivnika radi dobivanja kvocijenta i ostatka.

Sljedeća slika prikazuje portove za LPM_DIVIDE IP jezgru.

LPM_DIVIDE Portovi

LPM_DIVIDE

broj[] denom[] sat

kvocijent[] ostati[]

clken aclr

inst

3.1. Značajke
LPM_DIVIDE IP jezgra nudi sljedeće značajke: · Generira djelitelj koji dijeli ulaznu vrijednost brojnika s unosom nazivnika
vrijednost za dobivanje kvocijenta i ostatka. · Podržava širinu podataka od 1 bita. · Podržava potpisani i nepotpisani format predstavljanja podataka za brojnik
i vrijednosti nazivnika. · Podržava optimizaciju područja ili brzine. · Omogućuje određivanje izlaza pozitivnog ostatka. · Podržava cjevovodno podesivo izlazno kašnjenje. · Podržava izborne asinkrone priključke za brisanje i omogućavanje sata.

3.2. Verilog HDL prototip
Sljedeći Verilog HDL prototip nalazi se u Verilog Designu File (.v) lpm.v u imenik edasinteze.
modul lpm_divide (kvocijent, ostatak, broj, denom, sat, clken, aclr); parametar lpm_type = “lpm_divide”; parametar lpm_widthn = 1; parametar lpm_widthd = 1; parametar lpm_nrepresentation = “UNSIGNED”; parametar lpm_drepresentation = “UNSIGNED”; parametar lpm_remainderpositive = “TRUE”; parametar lpm_pipeline = 0;

ISO 9001:2015 Registriran

3. LPM_DIVIDE (Razdjelnik) Intel FPGA IP Core 683490 | 2020.10.05

parametar lpm_hint = “NEKORIŠTENO”; ulazni sat; ulaz clken; unos aclr; unos [lpm_widthn-1:0] broj; ulaz [lpm_widthd-1:0] denom; izlaz [lpm_widthn-1:0] kvocijent; izlaz [lpm_widthd-1:0] ostaje; krajnji modul

3.3. Deklaracija VHDL komponente
Deklaracija VHDL komponente nalazi se u VHDL dizajnu File (.vhd) LPM_PACK.vhd u direktorij librariesvhdllpm.
komponenta LPM_DIVIDE generička (LPM_WIDTHN : prirodno; LPM_WIDTHD : prirodno;
LPM_NREPRESENTATION : string := “UNSIGNED”; LPM_DREPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : prirodni := 0; LPM_TYPE : niz := L_DIVIDE; LPM_HINT : string := “UNUSED”); port (NUMER: u std_logic_vector(LPM_WIDTHN-1 downto 0); DENOM: u std_logic_vector(LPM_WIDTHD-1 downto 0); ACLR: u std_logic:= '0'; CLOCK: u std_logic:= '0'; CLKEN: u std_logic := '1'; QUOTIENT : out std_logic_vector(LPM_WIDTHN-1 downto 0); REMAIN : out std_logic_vector(LPM_WIDTHD-1 downto 0)); krajnja komponenta;

3.4. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nije potrebna ako koristite VHDL Component Declaration.
KNJIŽNICA lpm; KORISTI lpm.lpm_components.all;

3.5. luke

Sljedeće tablice navode ulazne i izlazne portove za LPM_DIVIDE IP jezgru.

Tablica 5.

LPM_DIVIDE Ulazni priključci

Naziv priključka

Potreban

broj[]

denom[]

Opis
Unos podataka brojnika. Veličina ulaznog priključka ovisi o vrijednosti parametra LPM_WIDTHN.
Unos podataka nazivnika. Veličina ulaznog priključka ovisi o vrijednosti parametra LPM_WIDTHD.
nastavak…

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 13

3. LPM_DIVIDE (Razdjelnik) Intel FPGA IP Core 683490 | 2020.10.05

Naziv porta clock clken
aclr

Obavezno Ne Br
Ne

Opis
Ulaz takta za cjevovodnu upotrebu. Za vrijednosti LPM_PIPELINE koje nisu 0 (zadano), priključak za sat mora biti omogućen.
Sat omogućuje cjevovodnu upotrebu. Kada je clken port postavljen na visoku razinu, odvija se operacija dijeljenja. Kad je signal nizak, nema radnji. Ako je izostavljeno, zadana vrijednost je 1.
Asinkroni čisti port koji se koristi u bilo kojem trenutku za resetiranje cjevovoda na sve '0' asinkrono na ulaz takta.

Tablica 6.

LPM_DIVIDE izlazni priključci

Naziv priključka

Potreban

Opis

kvocijent[]

Izlaz podataka. Veličina izlaznog priključka ovisi o LPM_WIDTHN

vrijednost parametra.

ostati[]

Izlaz podataka. Veličina izlaznog priključka ovisi o LPM_WIDTHD

vrijednost parametra.

3.6. Parametri

Sljedeća tablica navodi parametre za LPM_DIVIDE Intel FPGA IP jezgru.

Naziv parametra

Tip

Potreban

Opis

LPM_WIDTHN

Cijeli broj

Određuje širine broja [] i

kvocijent[] priključci. Vrijednosti su od 1 do 64.

LPM_WIDTHD

Cijeli broj

Određuje širine denom[] i

ostati[] portovi. Vrijednosti su od 1 do 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

Znakovni prikaz unosa brojnika.

Vrijednosti su SIGNED i UNSIGNED. Kad ovo

parametar je postavljen na SIGNED, razdjelnik

interpretira unos numer[] kao predznak dva

komplementirati.

Predznak unosa nazivnika.

Vrijednosti su SIGNED i UNSIGNED. Kad ovo

parametar je postavljen na SIGNED, razdjelnik

interpretira denom[] ulaz kao predznak

komplementirati.

LPM_TYPE

Niz

Identificira biblioteku parametriziranih

moduli (LPM) naziv entiteta u VHDL dizajnu

files (.vhd).

LPM_HINT

Niz

Kada instancirate biblioteku od

parametrizirani moduli (LPM) funkcioniraju u a

VHDL dizajn File (.vhd), morate koristiti

LPM_HINT parametar za određivanje Intel-

specifični parametar. Na primjerample: LPM_HINT

= “VELIČINA_LANCA = 8,

ONE_INPUT_IS_CONSTANT = YES” The

zadana vrijednost je UNUSED.

LPM_REMAINDERPOSITIVE

Niz

Parametar specifičan za Intel. Morate koristiti

LPM_HINT parametar za određivanje

LPM_REMAINDERPOSITIVE parametar u

VHDL dizajn files. Vrijednosti su TRUE ili FALSE.

Ako je ovaj parametar postavljen na TRUE, tada je

vrijednost porta remain[] mora biti veća

nastavak…

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 14

Pošaljite povratne informacije

3. LPM_DIVIDE (Razdjelnik) Intel FPGA IP Core 683490 | 2020.10.05

Naziv parametra

Tip

MAXIMIZE_SPEED

Cijeli broj

LPM_PIPELINE

Cijeli broj

INTENDED_DEVICE_FAMILY SKIP_BITS

String Integer

Potreban br
ne ne ne

Opis
manji ili jednak nuli. Ako je ovaj parametar postavljen na TRUE, tada je vrijednost porta remain[] ili nula ili je vrijednost istog predznaka, bilo pozitivnog ili negativnog, kao vrijednost porta broja. Kako bi se smanjilo područje i poboljšala brzina, Intel preporučuje postavljanje ovog parametra na TRUE u operacijama gdje ostatak mora biti pozitivan ili gdje je ostatak nevažan.
Parametar specifičan za Intel. Morate koristiti parametar LPM_HINT da odredite parametar MAXIMIZE_SPEED u VHDL dizajnu files. Vrijednosti su [0..9]. Ako se koristi, softver Intel Quartus Prime pokušava optimizirati određenu instancu funkcije LPM_DIVIDE radi brzine, a ne mogućnosti usmjeravanja, i nadjačava postavku logičke opcije Optimization Technique. Ako se MAXIMIZE_SPEED ne koristi, umjesto toga koristi se vrijednost opcije Optimization Technique. Ako je vrijednost MAXIMIZE_SPEED 6 ili veća, kompajler optimizira LPM_DIVIDE IP jezgru za veću brzinu korištenjem prijenosnih lanaca; ako je vrijednost 5 ili manja, prevodilac implementira dizajn bez prijenosnih lanaca.
Određuje broj ciklusa takta latencije povezanih s kvocijentom[] i ostatkom[] izlaza. Vrijednost nula (0) označava da ne postoji latencija i da je instancirana čisto kombinacijska funkcija. Ako je izostavljeno, zadana vrijednost je 0 (necijevno). Ne možete navesti vrijednost za parametar LPM_PIPELINE koja je veća od LPM_WIDTHN.
Ovaj se parametar koristi za potrebe modeliranja i simulacije ponašanja. Uređivač parametara izračunava vrijednost za ovaj parametar.
Omogućuje učinkovitije dijeljenje frakcijskih bitova za optimizaciju logike na vodećim bitovima pružanjem broja vodećih GND-a LPM_DIVIDE IP jezgri. Navedite broj vodećih GND na izlazu kvocijenta za ovaj parametar.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 15

683490 | 2020.10.05. Pošaljite povratne informacije

4. LPM_MULT (multiplikator) IP jezgra

Slika 3.

LPM_MULT IP jezgra implementira multiplikator za množenje dviju vrijednosti ulaznih podataka za proizvodnju proizvoda kao izlaza.

Sljedeća slika prikazuje portove za LPM_MULT IP jezgru.

LPM_Više priključaka

LPM_MULT sat dataa[] rezultat[] datab[] aclr/sclr clken
inst

Povezane informacije Značajke na stranici 71

4.1. Značajke
LPM_MULT IP jezgra nudi sljedeće značajke: · Generira multiplikator koji množi dvije ulazne vrijednosti podataka · Podržava širinu podataka od 1 bita · Podržava potpisani i nepotpisani format predstavljanja podataka · Podržava optimizaciju područja ili brzine · Podržava cjevovod s podesivom izlaznom latencijom · Pruža opcija za implementaciju u namjenskoj digitalnoj obradi signala (DSP)
blok strujnih krugova ili logičkih elemenata (LE) Napomena: Prilikom izgradnje množitelja većih od izvorno podržane veličine, može doći do/
bit će utjecaj na performanse koji proizlazi iz kaskadiranja DSP blokova. · Podržava opcionalno asinkrono brisanje i ulazne priključke za omogućavanje takta · Podržava opcionalno sinkrono brisanje za Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX uređaje

ISO 9001:2015 Registriran

4. LPM_MULT (Množilac) IP Core 683490 | 2020.10.05
4.2. Verilog HDL prototip
Sljedeći Verilog HDL prototip nalazi se u Verilog Designu File (.v) lpm.v u imenik edasinteze.
modul lpm_mult ( rezultat, dataa, datab, zbroj, sat, clken, aclr ) parametar lpm_type = “lpm_mult”; parametar lpm_widtha = 1; parametar lpm_widthb = 1; parametar lpm_widths = 1; parametar lpm_widthp = 1; parametar lpm_representation = “UNSIGNED”; parametar lpm_pipeline = 0; parametar lpm_hint = “NEKORIŠTENO”; ulazni sat; ulaz clken; unos aclr; unos [lpm_widtha-1:0] podacia; ulaz [lpm_widthb-1:0] datab; ulaz [lpm_widths-1:0] zbroj; izlaz [lpm_widthp-1:0] rezultat; krajnji modul
4.3. Deklaracija VHDL komponente
Deklaracija VHDL komponente nalazi se u VHDL dizajnu File (.vhd) LPM_PACK.vhd u direktorij librariesvhdllpm.
komponenta LPM_MULT generička ( LPM_WIDTHA : prirodno; LPM_WIDTHB : prirodno; LPM_WIDTHS : prirodno := 1; LPM_WIDTHP : prirodno;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : prirodni := 0; LPM_TYPE: niz := L_MULT; LPM_HINT : string := “UNUSED”); port (DATAA: u std_logic_vector(LPM_WIDTHA-1 downto 0); DATAB: u std_logic_vector(LPM_WIDTHB-1 downto 0); ACLR: u std_logic:= '0'; CLOCK: u std_logic:= '0'; CLKEN: u std_logic := '1'; SUM : in std_logic_vector(LPM_WIDTHS-1 downto 0) := (OTHERS => '0'); RESULT : out std_logic_vector(LPM_WIDTHP-1 downto 0)); krajnja komponenta;
4.4. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nije potrebna ako koristite VHDL Component Declaration.
KNJIŽNICA lpm; KORISTI lpm.lpm_components.all;

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 17

4. LPM_MULT (Množilac) IP Core 683490 | 2020.10.05

4.5. Signali

Tablica 7.

LPM_MULT Ulazni signali

Naziv signala

Potreban

Opis

podaci[]

Unos podataka.

Za uređaje Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX, veličina ulaznog signala ovisi o vrijednosti parametra širine Dataa.

Za starije i Intel Cyclone 10 LP uređaje, veličina ulaznog signala ovisi o vrijednosti parametra LPM_WIDTHA.

datab[]

Unos podataka.

Za uređaje Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX, veličina ulaznog signala ovisi o vrijednosti parametra Datab width.

Za starije i Intel Cyclone 10 LP uređaje, veličina ulaznog signala ovisi

na vrijednosti parametra LPM_WIDTHB.

sat

Ulaz takta za cjevovodnu upotrebu.

Za starije uređaje i uređaje Intel Cyclone 10 LP, signal sata mora biti omogućen za vrijednosti LPM_PIPELINE koje nisu 0 (zadano).

Za uređaje Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX, signal sata mora biti omogućen ako je vrijednost Latencije različita od 1 (zadano).

clken

Omogući sat za korištenje u cjevovodu. Kada je clken signal visok,

odvija se operacija zbrajanja/oduzimanja. Nema rada kada je signal nizak

javlja se. Ako je izostavljeno, zadana vrijednost je 1.

aclr sclr

Asinkroni jasni signal koji se koristi u bilo kojem trenutku za resetiranje cjevovoda na sve 0s,

asinkrono sa signalom takta. Cjevovod se inicijalizira na nedefinirano (X)

logička razina. Izlazi su dosljedne, ali različite vrijednosti.

Sinkroni jasni signal koji se koristi u bilo kojem trenutku za resetiranje cjevovoda na sve nule,

sinkrono sa signalom sata. Cjevovod se inicijalizira na nedefinirano (X)

logička razina. Izlazi su dosljedne, ali različite vrijednosti.

Tablica 8.

LPM_MULT Izlazni signali

Naziv signala

Potreban

Opis

proizlaziti[]

Izlaz podataka.

Za starije i Intel Cyclone 10 LP uređaje, veličina izlaznog signala ovisi o vrijednosti parametra LPM_WIDTHP. Ako je LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) ili (LPM_WIDTHA + LPM_WIDTHS), prisutni su samo LPM_WIDTHP MSB.

Za Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX, veličina izlaznih signala ovisi o parametru Result width.

4.6. Parametri za Stratix V, Arria V, Cyclone V i Intel Cyclone 10 LP uređaje

4.6.1. Općenito Tab

Tablica 9.

Općenito Tab

Parametar

Vrijednost

Konfiguracija množitelja

Pomnožite unos 'dataa' s unosom 'datab'

Zadana vrijednost

Opis

Pomnožite unos 'dataa' s unosom 'datab'

Odaberite željenu konfiguraciju za množitelj.
nastavak…

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 18

Pošaljite povratne informacije

4. LPM_MULT (Množilac) IP Core 683490 | 2020.10.05

Parametar
Koliko širok treba biti unos 'dataa'? Koliko širok treba biti unos 'datab'? Kako treba odrediti širinu izlaza 'rezultata'? Ograničite širinu

Vrijednost
Pomnoži unos 'dataa' samim sobom (operacija kvadriranja)
1 – 256 bita

Zadana vrijednost

Opis

8 bita

Navedite širinu porta dataa[].

1 – 256 bita

8 bita

Odredite širinu porta datab[].

Automatski izračunajte širinu Ograničite širinu
1 – 512 bita

Automatski izračunava širinu

Odaberite željenu metodu za određivanje širine priključka result[].

16 bita

Odredite širinu priključka result[].
Ova će vrijednost biti učinkovita samo ako odaberete Ograniči širinu u parametru Vrsta.

4.6.2. Općenito 2 Tab

Tablica 10. Općenito 2 Tab

Parametar

Vrijednost

Datab unos

Ima li ulazna sabirnica 'datab' konstantnu vrijednost?

Ne Da

Vrsta množenja

Koju vrstu

Nepotpisan

množenje želiš? Potpisano

Provedba

Koju implementaciju množitelja treba koristiti?

Koristite zadanu implementaciju
Koristite namjenski strujni krug množitelja (nije dostupno za sve obitelji)
Koristite logičke elemente

Zadana vrijednost

Opis

Odaberite Da kako biste odredili konstantnu vrijednost

`datab' ulazna sabirnica, ako postoji.

Nepotpisan

Navedite format reprezentacije za dataa[] i datab[] ulaze.

Koristite zadanu implementaciju

Odaberite željenu metodu za određivanje širine priključka result[].

4.6.3. Tablica cjevovoda

Tablica 11. Cjevovod Tab

Parametar

Želite li kanalizirati br

funkcija?

Vrijednost

Stvorite 'aclr'

—

asinkroni čisti port

Zadana vrijednost

Opis

Odaberite Da kako biste omogućili registar cjevovoda

izlaz množitelja i odredite željeni

izlazna latencija u taktu. Omogućavanje

registar cjevovoda dodaje dodatnu latenciju

izlaz.

Neprovjereno

Odaberite ovu opciju kako biste omogućili aclr portu da koristi asinkrono brisanje za registar cjevovoda.
nastavak…

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 19

4. LPM_MULT (Množilac) IP Core 683490 | 2020.10.05

Parametar
Stvorite 'clken' sat koji omogućuje sat
Optimizacija
Koju vrstu optimizacije želite?

Vrijednost —
Zadano područje brzine

Zadana vrijednost

Opis

Neprovjereno

Određuje aktiviranje aktivnog visokog takta za port takta registra cjevovoda

Zadano

Navedite željenu optimizaciju za IP jezgru.
Odaberite Zadano kako biste softveru Intel Quartus Prime odredili najbolju optimizaciju za IP jezgru.

4.7. Parametri za uređaje Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX

4.7.1. Općenito Tab

Tablica 12. Općenito Tab

Parametar

Vrijednost

Zadana vrijednost

Opis

Vrsta konfiguracije množitelja
Širina podatkovnog porta

Pomnožite unos 'dataa' s unosom 'datab'
Pomnoži unos 'dataa' samim sobom (operacija kvadriranja)

Pomnožite unos 'dataa' s unosom 'datab'

Odaberite željenu konfiguraciju za množitelj.

Širina podataka

1 – 256 bita

8 bita

Navedite širinu porta dataa[].

Širina podataka

1 – 256 bita

8 bita

Odredite širinu porta datab[].

Kako treba odrediti širinu izlaza 'rezultata'?

Tip

Automatski izračunajte širinu
Ograničite širinu

Automatski izračunava širinu

Odaberite željenu metodu za određivanje širine priključka result[].

Vrijednost

1 – 512 bita

16 bita

Odredite širinu priključka result[].
Ova će vrijednost biti učinkovita samo ako odaberete Ograniči širinu u parametru Vrsta.

Širina rezultata

1 – 512 bita

—

Prikazuje efektivnu širinu rezultat[] porta.

4.7.2. Općenito 2 Tab

Tablica 13. Općenito 2 Tab

Parametar

Datab unos

Ima li ulazna sabirnica 'datab' konstantnu vrijednost?

Ne Da

Vrijednost

Zadana vrijednost

Opis

Odaberite Da kako biste odredili konstantnu vrijednost

`datab' ulazna sabirnica, ako postoji.

nastavak…

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 20

Pošaljite povratne informacije

4. LPM_MULT (Množilac) IP Core 683490 | 2020.10.05

Parametar

Vrijednost

Bilo koja vrijednost veća od 0

Vrsta množenja

Koju vrstu

Nepotpisan

množenje želiš? Potpisano

Stil implementacije

Koju implementaciju množitelja treba koristiti?

Koristite zadanu implementaciju
Koristite namjenski strujni krug množitelja
Koristite logičke elemente

Zadana vrijednost

Opis

Odredite konstantnu vrijednost porta datab[].

Nepotpisan

Navedite format reprezentacije za dataa[] i datab[] ulaze.

Koristite zadanu implementaciju

Odaberite željenu metodu za određivanje širine priključka result[].

4.7.3. Cjevovod

Tablica 14. Cjevovod Tab

Parametar

Vrijednost

Želite li kanalizirati funkciju?

Cjevovod

Ne Da

Vrsta signala brisanja kašnjenja

Bilo koja vrijednost veća od 0.
NEMA ACLR SCLR

Napravite 'clken' sat

—

omogućiti sat

Koju vrstu optimizacije želite?

Tip

Zadano područje brzine

Zadana vrijednost

Opis

Ne 1 NIJEDAN
—

Odaberite Da kako biste omogućili registar cjevovoda na izlazu množitelja. Omogućavanje registra cjevovoda dodaje dodatnu latenciju izlazu.
Navedite željenu izlaznu latenciju u ciklusu takta.
Navedite vrstu resetiranja za registar cjevovoda. Odaberite NIŠTA ako ne koristite nijedan registar cjevovoda. Odaberite ACLR za korištenje asinkronog brisanja za registar cjevovoda. Ovo će generirati ACLR port. Odaberite SCLR za korištenje sinkronog brisanja za registar cjevovoda. Ovo će generirati SCLR port.
Određuje aktiviranje aktivnog visokog takta za port takta registra cjevovoda

Zadano

Navedite željenu optimizaciju za IP jezgru.
Odaberite Zadano kako biste softveru Intel Quartus Prime odredili najbolju optimizaciju za IP jezgru.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 21

683490 | 2020.10.05. Pošaljite povratne informacije

5. LPM_ADD_SUB (Zbrajalo/Oduzimač)

Slika 4.

LPM_ADD_SUB IP jezgra omogućuje implementaciju zbrajatelja ili oduzimača za dodavanje ili oduzimanje skupova podataka kako bi se proizveo izlaz koji sadrži zbroj ili razliku ulaznih vrijednosti.

Sljedeća slika prikazuje portove za LPM_ADD_SUB IP jezgru.

LPM_ADD_SUB Portovi

LPM_ADD_SUB add_sub cin

podaci[]

sat clken datab[] aclr

rezultat[] preljevni izlaz

inst

5.1. Značajke
LPM_ADD_SUB IP jezgra nudi sljedeće značajke: · Generira zbrajalo, oduzimač i dinamički podesivo zbrajalo/oduzimač
funkcije. · Podržava širinu podataka od 1 bita. · Podržava format predstavljanja podataka kao što su potpisani i nepotpisani. · Podržava izborni unos (posuđivanje), asinkrono brisanje i omogućavanje sata
ulazne luke. · Podržava izborne izlazne priključke za izvođenje (posuđivanje) i preljevne izlaze. · Dodjeljuje jednu od sabirnica ulaznih podataka konstanti. · Podržava cjevovod s konfigurabilnom latencijom izlaza.

ISO 9001:2015 Registriran

5. LPM_ADD_SUB (Zbrajatelj/Oduzimač) 683490 | 2020.10.05
5.2. Verilog HDL prototip
Sljedeći Verilog HDL prototip nalazi se u Verilog Designu File (.v) lpm.v u imenik edasinteze.
modul lpm_add_sub (rezultat, cout, overflow,add_sub, cin, dataa, datab, clock, clken, aclr); parametar lpm_type = “lpm_add_sub”; parametar lpm_width = 1; parametar lpm_direction = “NEKORIŠTENO”; parametar lpm_representation = “SIGNED”; parametar lpm_pipeline = 0; parametar lpm_hint = “NEKORIŠTENO”; unos [lpm_width-1:0] dataa, datab; unos add_sub, cin; ulazni sat; ulaz clken; unos aclr; izlaz [lpm_width-1:0] rezultat; izlazni izlaz, preljev; krajnji modul
5.3. Deklaracija VHDL komponente
Deklaracija VHDL komponente nalazi se u VHDL dizajnu File (.vhd) LPM_PACK.vhd u direktorij librariesvhdllpm.
komponenta LPM_ADD_SUB generička (LPM_WIDTH : prirodna;
LPM_DIRECTION : string := “UNUSED”; LPM_REPRESENTATION: string := “SIGNED”; LPM_PIPELINE : prirodni := 0; LPM_TYPE : niz := L_ADD_SUB; LPM_HINT : string := “UNUSED”); port (DATAA: u std_logic_vector(LPM_WIDTH-1 downto 0); DATAB: u std_logic_vector(LPM_WIDTH-1 downto 0); ACLR: u std_logic:= '0'; CLOCK: u std_logic:= '0'; CLKEN: u std_logic := '1'; CIN : in std_logic := 'Z'; ADD_SUB : in std_logic := '1'; RESULT : out std_logic_vector(LPM_WIDTH-1 downto 0); COUT : out std_logic; OVERFLOW : out std_logic); krajnja komponenta;
5.4. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nije potrebna ako koristite VHDL Component Declaration.
KNJIŽNICA lpm; KORISTI lpm.lpm_components.all;
5.5. luke
Sljedeće tablice navode ulazne i izlazne portove za LPM_ADD_SUB IP jezgru.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 23

5. LPM_ADD_SUB (Zbrajatelj/Oduzimač) 683490 | 2020.10.05

Tablica 15. LPM_ADD_SUB IP Core Ulazni portovi

Naziv priključka

Potreban

Opis

cin

Prenošenje u bit nižeg reda. Za operacije zbrajanja zadana vrijednost je 0. Za

operacije oduzimanja, zadana vrijednost je 1.

podaci[]

Unos podataka. Veličina ulaznog priključka ovisi o vrijednosti parametra LPM_WIDTH.

datab[]

Unos podataka. Veličina ulaznog priključka ovisi o vrijednosti parametra LPM_WIDTH.

add_sub

Dodatni ulazni priključak za omogućavanje dinamičkog prebacivanja između zbrajatelja i oduzimača

funkcije. Ako se koristi parametar LPM_DIRECTION, add_sub se ne može koristiti. Ako

izostavljeno, zadana vrijednost je ADD. Intel preporučuje da koristite

LPM_DIRECTION parametar za određivanje rada funkcije LPM_ADD_SUB,

nego dodijeliti konstantu portu add_sub.

sat

Ulaz za cjevovodnu upotrebu. Priključak za takt pruža ulaz za takt za cjevovod

operacija. Za LPM_PIPELINE vrijednosti različite od 0 (zadano), port sata mora biti

omogućeno.

clken

Omogući sat za korištenje u cjevovodu. Kada je port clken postavljen na visoku razinu, zbrajalo/

odvija se radnja oduzimača. Kad je signal nizak, nema radnji. Ako

izostavljeno, zadana vrijednost je 1.

aclr

Asinkrono brisanje za cjevovodnu upotrebu. Cjevovod se inicijalizira na nedefinirano (X)

logička razina. Port aclr može se koristiti u bilo kojem trenutku za resetiranje cjevovoda na sve 0,

asinkrono sa signalom takta.

Tablica 16. LPM_ADD_SUB IP Core izlazni portovi

Naziv priključka

Potreban

Opis

proizlaziti[]

Izlaz podataka. Veličina izlaznog priključka ovisi o parametru LPM_WIDTH

vrijednost.

cout

Izvođenje (posudba) bita najveće važnosti (MSB). Cout luka ima fizičku

tumačenje kao izvođenje (posuđivanje) MSB-a. Priključak cout otkriva

preljev u UNSIGNED operacijama. Priključak cout radi na isti način za

Operacije SIGNED i UNSIGNED.

prelijevati se

Izborni izlaz iznimke prekoračenja. Preljevni otvor ima fizičku interpretaciju kao

XOR prijenosa u MSB s prijenosom MSB-a. Preljevni otvor

potvrđuje kada rezultati premašuju dostupnu preciznost, a koristi se samo kada

LPM_REPRESENTATION vrijednost parametra je SIGNED.

5.6. Parametri

Sljedeća tablica navodi LPM_ADD_SUB parametre jezgre IP-a.

Tablica 17. LPM_ADD_SUB IP jezgreni parametri

Naziv parametra LPM_WIDTH

Upišite cijeli broj

Obavezno Da

Opis
Određuje širine portova dataa[], datab[] i result[].

LPM_DIRECTION

Niz

Vrijednosti su ADD, SUB i UNUSED. Ako je izostavljeno, zadana vrijednost je DEFAULT, koja usmjerava parametar da svoju vrijednost uzme iz priključka add_sub. Priključak add_sub ne može se koristiti ako se koristi LPM_DIRECTION. Intel preporučuje da koristite parametar LPM_DIRECTION za određivanje rada funkcije LPM_ADD_SUB, umjesto dodjeljivanja konstante priključku add_sub.
nastavak…

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 24

Pošaljite povratne informacije

5. LPM_ADD_SUB (Zbrajatelj/Oduzimač) 683490 | 2020.10.05

Naziv parametra LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Tip String Integer String String String Integer
Niz

Obavezno Ne Ne Ne Ne Ne Ne Ne
Ne

Opis
Određuje vrstu izvršenog dodavanja. Vrijednosti su SIGNED i UNSIGNED. Ako je izostavljeno, zadana vrijednost je SIGNED. Kada je ovaj parametar postavljen na SIGNED, zbrajalo/oduzimač tumači unesene podatke kao komplement s predznakom.
Određuje broj ciklusa sata kašnjenja povezanih s rezultatom [] izlaza. Vrijednost nula (0) označava da ne postoji latencija i da će se instancirati čisto kombinacijska funkcija. Ako je izostavljeno, zadana vrijednost je 0 (neprotočno).
Omogućuje određivanje parametara specifičnih za Intel u VHDL dizajnu files (.vhd). Zadana vrijednost je UNUSED.
Identificira naziv entiteta biblioteke parametriziranih modula (LPM) u VHDL dizajnu files.
Parametar specifičan za Intel. Morate koristiti parametar LPM_HINT da odredite parametar ONE_INPUT_IS_CONSTANT u VHDL dizajnu files. Vrijednosti su DA, NE i NEKORIŠTENO. Pruža veću optimizaciju ako je jedan ulaz konstantan. Ako je izostavljeno, zadana vrijednost je NE.
Parametar specifičan za Intel. Morate koristiti parametar LPM_HINT da odredite parametar MAXIMIZE_SPEED u VHDL dizajnu files. Možete odrediti vrijednost između 0 i 10. Ako se koristi, softver Intel Quartus Prime pokušava optimizirati određenu instancu funkcije LPM_ADD_SUB za brzinu, a ne mogućnost usmjeravanja, i nadjačava postavku logičke opcije Optimization Technique. Ako se MAXIMIZE_SPEED ne koristi, umjesto toga koristi se vrijednost opcije Optimization Technique. Ako je postavka za MAXIMIZE_SPEED 6 ili veća, kompajler optimizira LPM_ADD_SUB IP jezgru za veću brzinu korištenjem prijenosnih lanaca; ako je postavka 5 ili manje, prevodilac implementira dizajn bez prijenosnih lanaca. Ovaj parametar mora biti naveden za uređaje Cyclone, Stratix i Stratix GX samo kada se priključak add_sub ne koristi.
Ovaj se parametar koristi za potrebe modeliranja i simulacije ponašanja. Uređivač parametara izračunava vrijednost za ovaj parametar.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 25

683490 | 2020.10.05. Pošaljite povratne informacije

6. LPM_COMPARE (Komparator)

Slika 5.

LPM_COMPARE IP jezgra uspoređuje vrijednost dva skupa podataka kako bi odredila odnos između njih. U svom najjednostavnijem obliku, možete upotrijebiti isključivi ILI izlaz da odredite jesu li dva bita podataka jednaka.

Sljedeća slika prikazuje portove za LPM_COMPARE IP jezgru.

LPM_COMPARE Portovi

LPM_USPOREDBA

clken

alb

aeb

podaci[]

agb

datab[]

dob b

sat

ili

aclr

aleb

inst

6.1. Značajke
IP jezgra LPM_COMPARE nudi sljedeće značajke: · Generira funkciju usporedbe za usporedbu dva skupa podataka · Podržava širinu podataka od 1 bita · Podržava format predstavljanja podataka kao što su potpisani i nepotpisani · Proizvodi sljedeće vrste izlaza:
— alb (input A je manji od inputa B) — aeb (input A jednak je inputu B) — agb (input A je veći od inputa B) — ageb (input A je veći ili jednak inputu B) — aneb ( ulaz A nije jednak ulazu B) — aleb (ulaz A je manji od ili jednak ulazu B) · Podržava izborne ulazne portove za asinkrono brisanje i omogućavanje takta · Dodjeljuje datab[] ulaz konstanti · Podržava cjevovod s konfigurabilnom izlaznom latencijom

ISO 9001:2015 Registriran

6. LPM_COMPARE (Komparator) 683490 | 2020.10.05
6.2. Verilog HDL prototip
Sljedeći Verilog HDL prototip nalazi se u Verilog Designu File (.v) lpm.v u imenik edasinteze.
modul lpm_compare (alb, aeb, agb, aleb, aneb, ageb, dataa, datab, sat, clken, aclr); parametar lpm_type = “lpm_compare”; parametar lpm_width = 1; parametar lpm_representation = “UNSIGNED”; parametar lpm_pipeline = 0; parametar lpm_hint = “NEKORIŠTENO”; unos [lpm_width-1:0] dataa, datab; ulazni sat; ulaz clken; unos aclr; izlaz alb, aeb, agb, aleb, aneb, ageb; krajnji modul
6.3. Deklaracija VHDL komponente
Deklaracija VHDL komponente nalazi se u VHDL dizajnu File (.vhd) LPM_PACK.vhd u direktorij librariesvhdllpm.
komponenta LPM_COMPARE generička (LPM_WIDTH : prirodna;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : prirodni := 0; LPM_TYPE: string := L_COMPARE; LPM_HINT : string := “UNUSED”); port (DATAA: u std_logic_vector(LPM_WIDTH-1 downto 0); DATAB: u std_logic_vector(LPM_WIDTH-1 downto 0); ACLR: u std_logic:= '0'; CLOCK: u std_logic:= '0'; CLKEN: u std_logic := '1'; AGB : izlaz std_logike; AGEB : izlaz std_logike; AEB : izlaz std_logike; ANEB : izlaz std_logike; ALB : izlaz std_logike; ALEB : izlaz std_logike); krajnja komponenta;
6.4. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nije potrebna ako koristite VHDL Component Declaration.
KNJIŽNICA lpm; KORISTI lpm.lpm_components.all;
6.5. luke
Sljedeće tablice navode ulazne i izlazne portove za LMP_COMPARE IP jezgru.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 27

6. LPM_COMPARE (Komparator) 683490 | 2020.10.05

Tablica 18. LPM_COMPARE IP jezgreni ulazni portovi

Naziv priključka

Potreban

Opis

podaci[]

Unos podataka. Veličina ulaznog priključka ovisi o vrijednosti parametra LPM_WIDTH.

datab[]

Unos podataka. Veličina ulaznog priključka ovisi o vrijednosti parametra LPM_WIDTH.

sat

Ulaz takta za cjevovodnu upotrebu. Priključak za takt pruža ulaz za takt za cjevovod

operacija. Za LPM_PIPELINE vrijednosti različite od 0 (zadano), port sata mora biti

omogućeno.

clken

Omogući sat za korištenje u cjevovodu. Kada je port clken postavljen na visoku razinu,

odvija se operacija usporedbe. Kad je signal nizak, nema radnji. Ako

izostavljeno, zadana vrijednost je 1.

aclr

Asinkrono brisanje za cjevovodnu upotrebu. Cjevovod se inicijalizira na nedefiniranu (X) logiku

razini. Port aclr može se koristiti u bilo kojem trenutku za resetiranje cjevovoda na sve 0,

asinkrono sa signalom takta.

Tablica 19. LPM_COMPARE Izlazni portovi IP jezgre

Naziv priključka

Potreban

Opis

alb

Izlazni priključak za komparator. Potvrđuje se ako je ulaz A manji od ulaza B.

aeb

Izlazni priključak za komparator. Potvrđuje se ako je ulaz A jednak ulazu B.

agb

Izlazni priključak za komparator. Potvrđuje se ako je ulaz A veći od ulaza B.

dob b

Izlazni priključak za komparator. Utvrđuje se ako je unos A veći ili jednak unosu

ili

Izlazni priključak za komparator. Potvrđuje se ako ulaz A nije jednak ulazu B.

aleb

Izlazni priključak za komparator. Potvrđuje se ako je unos A manji ili jednak unosu B.

6.6. Parametri

Sljedeća tablica ispisuje parametre za LPM_COMPARE IP jezgru.

Tablica 20. LPM_COMPARE IP jezgreni parametri

Naziv parametra

Tip

Potreban

LPM_WIDTH

Cijeli broj Da

LPM_REPRESENTATION

Niz

LPM_PIPELINE

Cijeli broj br

LPM_HINT

Niz

Opis
Određuje širine portova dataa[] i datab[].
Određuje vrstu usporedbe koja se izvodi. Vrijednosti su SIGNED i UNSIGNED. Ako je izostavljeno, zadana vrijednost je UNSIGNED. Kada je vrijednost ovog parametra postavljena na SIGNED, komparator tumači unos podataka kao komplement s dva predznaka.
Određuje broj ciklusa takta latencije povezanih s alb, aeb, agb, ageb, aleb ili aneb izlazom. Vrijednost nula (0) označava da ne postoji latencija i da će se instancirati čisto kombinacijska funkcija. Ako je izostavljeno, zadana vrijednost je 0 (necijevno).
Omogućuje određivanje parametara specifičnih za Intel u VHDL dizajnu files (.vhd). Zadana vrijednost je UNUSED.
nastavak…

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 28

Pošaljite povratne informacije

6. LPM_COMPARE (Komparator) 683490 | 2020.10.05
Naziv parametra LPM_TYPE INTENDED_DEVICE_FAMILY
JEDAN_ULAZ_JE_KONSTANTAN

Tip String String
Niz

Obavezno Ne Br
Ne

Opis
Identificira naziv entiteta biblioteke parametriziranih modula (LPM) u VHDL dizajnu files.
Ovaj se parametar koristi za potrebe modeliranja i simulacije ponašanja. Uređivač parametara izračunava vrijednost za ovaj parametar.
Parametar specifičan za Intel. Morate koristiti parametar LPM_HINT da odredite parametar ONE_INPUT_IS_CONSTANT u VHDL dizajnu files. Vrijednosti su DA, NE ili NEKORIŠTENO. Pruža veću optimizaciju ako je unos konstantan. Ako je izostavljeno, zadana vrijednost je NE.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 29

683490 | 2020.10.05. Pošaljite povratne informacije

7. ALTECC (Kod ispravljanja pogrešaka: koder/dekoder) IP jezgra

Slika 6.

Intel osigurava ALTECC IP jezgru za implementaciju ECC funkcionalnosti. ECC otkriva oštećene podatke koji se javljaju na strani primatelja tijekom prijenosa podataka. Ova metoda ispravljanja pogrešaka najprikladnija je za situacije u kojima se pogreške pojavljuju nasumično, a ne u nizovima.

ECC otkriva pogreške kroz proces kodiranja i dekodiranja podataka. Na primjerampNaime, kada se ECC primjenjuje u aplikaciji prijenosa, podaci očitani s izvora kodiraju se prije slanja primatelju. Izlaz (kodna riječ) iz kodera sastoji se od neobrađenih podataka kojima je pridodan broj bitova parnosti. Točan broj pridodanih bitova parnosti ovisi o broju bitova u ulaznim podacima. Generirana kodna riječ se zatim prenosi do odredišta.

Prijemnik prima kodnu riječ i dekodira je. Informacije dobivene dekoderom određuju je li otkrivena pogreška. Dekoder otkriva jednobitne i dvobitne pogreške, ali može popraviti samo jednobitne pogreške u oštećenim podacima. Ova vrsta ECC-a je dvostruka detekcija ispravljanja pojedinačne pogreške (SECDED).

Možete konfigurirati funkcije kodera i dekodera ALTECC IP jezgre. Ulazni podaci u koder su kodirani za generiranje kodne riječi koja je kombinacija ulaznih podataka i generiranih bitova parnosti. Generirana kodna riječ prenosi se u modul dekodera za dekodiranje neposredno prije nego što stigne do odredišnog bloka. Dekoder generira vektor sindroma kako bi utvrdio postoji li greška u primljenoj kodnoj riječi. Dekoder ispravlja podatke samo ako je jednobitna pogreška iz podatkovnih bitova. Nijedan signal nije označen ako je jednobitna pogreška iz bitova parnosti. Dekoder također ima signalne zastavice za prikaz statusa primljenih podataka i akcije koju je poduzeo dekoder, ako ih ima.

Sljedeće slike prikazuju priključke za ALTECC IP jezgru.

ALTECC priključci kodera

ALTECC_ENCODER

podaci[]

q[]

sat

clocken

aclr

inst

ISO 9001:2015 Registriran

7. ALTECC (Kod ispravljanja pogrešaka: koder/dekoder) IP jezgra 683490 | 2020.10.05

Slika 7. Priključci ALTECC dekodera

ALTECC_DEKODER

data[] sat clocken

q[] greška_otkrivena greška_ispravljena
pogreška_kobno

aclr

inst

7.1. Značajke ALTECC kodera

IP jezgra ALTECC enkodera nudi sljedeće značajke: · Obavlja kodiranje podataka koristeći Hammingovu shemu kodiranja · Podržava širinu podataka od 2 bita · Podržava potpisani i nepotpisani format predstavljanja podataka · Podržava cjevovod s izlaznom latencijom od jednog ili dva ciklusa takta · Podržava izborno asinkroni portovi za brisanje i omogućavanje takta

IP jezgra ALTECC kodera prima i kodira podatke koristeći Hammingovu shemu kodiranja. Shema Hammingovog kodiranja izvodi bitove parnosti i dodaje ih izvornim podacima kako bi proizvela izlaznu kodnu riječ. Broj dodanih bitova parnosti ovisi o širini podataka.

Sljedeća tablica navodi broj bitova parnosti pridodanih za različite raspone širina podataka. Stupac Total Bits predstavlja ukupan broj bitova ulaznih podataka i dodanih bitova parnosti.

Tablica 21.

Broj bitova parnosti i kodna riječ prema širini podataka

Širina podataka

Broj bitova parnosti

Ukupno bitova (kodna riječ)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Izvođenje bita parnosti koristi provjeru parnosti. Dodatni 1 bit (prikazan u tablici kao +1) dodaje se bitovima parnosti kao MSB kodne riječi. Ovo osigurava da kodna riječ ima paran broj jedinica. Na primjerampnpr., ako je širina podataka 4 bita, 4 bita parnosti dodaju se podacima kako bi postala kodna riječ s ukupno 8 bita. Ako 7 bitova iz LSB-a 8-bitne kodne riječi ima neparan broj 1, 8. bit (MSB) kodne riječi je 1, čineći ukupni broj 1 u kodnoj riječi parnim.
Sljedeća slika prikazuje generiranu kodnu riječ i raspored bitova parnosti i bitova podataka u 8-bitnom ulazu podataka.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 31

7. ALTECC (Kod ispravljanja pogrešaka: koder/dekoder) IP jezgra 683490 | 2020.10.05

Slika 8.

Raspored bitova parnosti i podatkovnih bitova u 8-bitnoj generiranoj kodnoj riječi

MSB

LSB

4 bita parnosti

4 podatkovnih bitova

IP jezgra ALTECC kodera prihvaća samo ulazne širine od 2 do 64 bita odjednom. Ulazne širine od 12 bita, 29 bita i 64 bita, koje su idealno prilagođene Intelovim uređajima, generiraju izlaze od 18 bita, 36 bita i 72 bita. Ograničenjem odabira bitova možete upravljati u uređivaču parametara.

7.2. Verilog HDL prototip (ALTECC_ENCODER)
Sljedeći Verilog HDL prototip nalazi se u Verilog Designu File (.v) lpm.v u imenik edasinteze.
modul altecc_encoder #( parametar namijenjen_device_family = “unused”, parametar lpm_pipeline = 0, parametar width_codeword = 8, parametar width_dataword = 8, parametar lpm_type = “altecc_encoder”, parametar lpm_hint = “unused”) ( ulazna žica aclr, ulazna žica sat, ulaz wire clocken, ulazna žica [width_dataword-1:0] podaci, izlazna žica [width_codeword-1:0] q); krajnji modul

7.3. Verilog HDL prototip (ALTECC_DECODER)
Sljedeći Verilog HDL prototip nalazi se u Verilog Designu File (.v) lpm.v u imenik edasinteze.
modul altecc_decoder #( parametar namijenjen_device_family = “unused”, parametar lpm_pipeline = 0, parametar width_codeword = 8, parametar width_dataword = 8, parametar lpm_type = “altecc_decoder”, parametar lpm_hint = “unused”) ( ulazna žica aclr, ulazna žica sat, ulaz žica clocken, ulazna žica [width_codeword-1:0] podaci, izlazna žica err_corrected, izlazna žica err_detected, izlazna žica err_fatal, izlazna žica [width_dataword-1:0] q); krajnji modul

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 32

Pošaljite povratne informacije

7. ALTECC (Kod ispravljanja pogrešaka: koder/dekoder) IP jezgra 683490 | 2020.10.05
7.4. Deklaracija VHDL komponente (ALTECC_ENCODER)
Deklaracija VHDL komponente nalazi se u VHDL dizajnu File (.vhd) altera_mf_components.vhd u imenik bibliotekavhdlaltera_mf.
komponenta altecc_encoder generic ( namijenjen_device_family:string := “unused”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED”; lpm_type:string := “altecc_encoder ”); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_dataword-1 downto 0); q:out std_logic_vector(width_codeword -1 dolje do 0)); krajnja komponenta;
7.5. Deklaracija VHDL komponente (ALTECC_DECODER)
Deklaracija VHDL komponente nalazi se u VHDL dizajnu File (.vhd) altera_mf_components.vhd u imenik bibliotekavhdlaltera_mf.
komponenta altecc_decoder generic ( namijenjen_device_family:string := “unused”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED”; lpm_type:string := “altecc_decoder ”); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_codeword-1 downto 0); err_corrected : out std_logic; err_detected : out std_logic; q:out std_logic_vector(width_dataword-1 downto 0); syn_e : out std_logic); krajnja komponenta;
7.6. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nije potrebna ako koristite VHDL Component Declaration.
KNJIŽNICA altera_mf; USE altera_mf.altera_mf_components.all;
7.7. Priključci kodera
Sljedeće tablice navode ulazne i izlazne priključke za IP jezgru ALTECC kodera.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 33

7. ALTECC (Kod ispravljanja pogrešaka: koder/dekoder) IP jezgra 683490 | 2020.10.05

Tablica 22. Ulazni priključci ALTECC kodera

Naziv priključka

Potreban

Opis

podaci[]

Port za unos podataka. Veličina ulaznog priključka ovisi o WIDTH_DATAWORD

vrijednost parametra. Priključak data[] sadrži neobrađene podatke koje treba kodirati.

sat

Ulazni priključak sata koji daje signal sata za sinkronizaciju operacije kodiranja.

Port za sat je potreban kada je vrijednost LPM_PIPELINE veća od 0.

clocken

Uključivanje sata. Ako je izostavljeno, zadana vrijednost je 1.

aclr

Asinkroni čisti unos. Aktivni visoki aclr signal može se koristiti u bilo kojem trenutku za

asinkrono brisanje registara.

Tablica 23. Izlazni priključci ALTECC kodera

Naziv priključka q[]

Obavezno Da

Opis
Priključak za izlaz kodiranih podataka. Veličina izlaznog priključka ovisi o vrijednosti parametra WIDTH_CODEWORD.

7.8. Priključci za dekoder

Sljedeće tablice navode ulazne i izlazne portove za IP jezgru ALTECC dekodera.

Tablica 24. Ulazni priključci ALTECC dekodera

Naziv priključka

Potreban

Opis

podaci[]

Port za unos podataka. Veličina ulaznog priključka ovisi o vrijednosti parametra WIDTH_CODEWORD.

sat

Ulazni priključak sata koji daje signal sata za sinkronizaciju operacije kodiranja. Port za sat je potreban kada je vrijednost LPM_PIPELINE veća od 0.

clocken

Uključivanje sata. Ako je izostavljeno, zadana vrijednost je 1.

aclr

Asinkroni čisti unos. Aktivni visoki aclr signal može se koristiti u bilo kojem trenutku za asinkrono brisanje registara.

Tablica 25. Izlazni priključci ALTECC dekodera

Naziv priključka q[]

Obavezno Da

Opis
Priključak za izlaz dekodiranih podataka. Veličina izlaznog priključka ovisi o vrijednosti parametra WIDTH_DATAWORD.

err_detected Da

Signal zastavice koji odražava status primljenih podataka i navodi sve pronađene pogreške.

err_correcte Da d

Signal zastavice za prikaz statusa primljenih podataka. Označava pronađenu i ispravljenu grešku jednog bita. Podatke možete koristiti jer su već ispravljeni.

pogreška_kobno

Signal zastavice za prikaz statusa primljenih podataka. Označava dvobitnu grešku koja je pronađena, ali nije ispravljena. Ne smijete koristiti podatke ako je ovaj signal potvrđen.

sin_e

Izlazni signal koji će biti visok kad god se otkrije pogreška od jednog bita na paritetu

bitovi.

7.9. Parametri kodera
Sljedeća tablica navodi parametre za IP jezgru ALTECC kodera.

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 34

Pošaljite povratne informacije

7. ALTECC (Kod ispravljanja pogrešaka: koder/dekoder) IP jezgra 683490 | 2020.10.05

Tablica 26. Parametri ALTECC kodera

Naziv parametra

Tip

Potreban

Opis

WIDTH_DATAWORD

Cijeli broj Da

Određuje širinu neobrađenih podataka. Vrijednosti su od 2 do 64. Ako je izostavljeno, zadana vrijednost je 8.

WIDTH_CODEWORD

Cijeli broj Da

Određuje širinu odgovarajuće kodne riječi. Važeće vrijednosti su od 6 do 72, isključujući 9, 17, 33 i 65. Ako se izostavi, zadana vrijednost je 13.

LPM_PIPELINE

Cijeli broj br

Određuje cjevovod za krug. Vrijednosti su od 0 do 2. Ako je vrijednost 0, portovi nisu registrirani. Ako je vrijednost 1, izlazni priključci su registrirani. Ako je vrijednost 2, ulazni i izlazni priključci su registrirani. Ako je izostavljeno, zadana vrijednost je 0.

7.10. Parametri dekodera

Sljedeća tablica navodi parametre IP jezgre ALTECC dekodera.

Tablica 27. Parametri ALTECC dekodera

Naziv parametra WIDTH_DATAWORD

Upišite cijeli broj

Potreban

Opis

Određuje širinu neobrađenih podataka. Vrijednosti su od 2 do 64. The

zadana vrijednost je 8.

WIDTH_CODEWORD

Cijeli broj

Određuje širinu odgovarajuće kodne riječi. Vrijednosti su 6

do 72, isključujući 9, 17, 33 i 65. Ako je izostavljeno, zadana vrijednost

je 13.

LPM_PIPELINE

Cijeli broj

Određuje registar sklopa. Vrijednosti su od 0 do 2. Ako je

vrijednost je 0, nijedan registar nije implementiran. Ako je vrijednost 1,

izlaz je registriran. Ako je vrijednost 2, i ulaz i

izlaz se registrira. Ako je vrijednost veća od 2, dodatno

registri su implementirani na izlazu za dodatne

latencije. Ako je izostavljeno, zadana vrijednost je 0.

Stvorite priključak 'syn_e'

Cijeli broj

Uključite ovaj parametar za stvaranje syn_e priključka.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 35

683490 | 2020.10.05. Pošaljite povratne informacije

8. Intel FPGA Multiply Adder IP Core

Slika 9.

IP jezgra Intel FPGA Multiply Adder (uređaji Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX) ili ALTERA_MULT_ADD (uređaji Arria V, Stratix V i Cyclone V) omogućuje implementaciju zbrajača množitelja.

Sljedeća slika prikazuje priključke za Intel FPGA Multiply Adder ili ALTERA_MULT_ADD IP jezgru.

Intel FPGA Multiply Adder ili ALTERA_MULT_ADD portovi

Intel FPGA Multiply Adder ili ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] rezultat[]

aclr0 aclr1

inst
Množitelj-zbrajatelj prihvaća parove ulaza, množi vrijednosti zajedno i zatim dodaje ili oduzima od proizvoda svih ostalih parova.
Ako su sve širine ulaznih podataka 9-bitne širine ili manje, funkcija koristi konfiguraciju ulaznog množitelja 9 x 9 bita u DSP bloku za uređaje koji podržavaju konfiguraciju 9 x 9. Ako nije, DSP blok koristi 18 × 18-bitne ulazne množitelje za obradu podataka sa širinom između 10 bita i 18 bita. Ako se u dizajnu pojavi više Intel FPGA Multiply Adder ili ALTERA_MULT_ADD IP jezgri, funkcije se distribuiraju na

ISO 9001:2015 Registriran

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
što više različitih DSP blokova tako da je usmjeravanje do tih blokova fleksibilnije. Manje množitelja po DSP bloku omogućuje više izbora usmjeravanja u blok minimiziranjem putova do ostatka uređaja.
Registri i dodatni registri cjevovoda za sljedeće signale također su smješteni unutar DSP bloka: · Unos podataka · Predpisani ili nepredpisani odabir · Dodavanje ili oduzimanje odabir · Umnožaci množitelja
U slučaju izlaznog rezultata, prvi registar se postavlja u DSP blok. Međutim, dodatni registri latencije smješteni su u logičke elemente izvan bloka. Periferija DSP bloka, uključujući ulaze podataka u multiplikator, ulaze upravljačkih signala i izlaze zbrajača, koristi redovito usmjeravanje za komunikaciju s ostatkom uređaja. Sve veze u funkciji koriste namjensko usmjeravanje unutar DSP bloka. Ovo namjensko usmjeravanje uključuje lance registara pomaka kada odaberete opciju pomicanja registriranih ulaznih podataka množitelja s jednog množitelja na susjedni množitelj.
Za više informacija o DSP blokovima u bilo kojoj seriji uređaja Stratix V i Arria V, pogledajte poglavlje o DSP blokovima odgovarajućih priručnika na stranici Literatura i tehnička dokumentacija.
Povezane informacije AN 306: Implementacija množitelja u FPGA uređajima
Pruža više informacija o implementaciji množitelja pomoću DSP-a i memorijskih blokova u Intelovim FPGA uređajima.
8.1. Značajke
Intel FPGA Multiply Adder ili ALTERA_MULT_ADD IP jezgra nudi sljedeće značajke: · Generira množitelj za izvođenje operacija množenja dva složena
brojevi Napomena: kada gradite množitelje veće od izvorno podržane veličine, može doći do/
bit će utjecaj na performanse koji proizlazi iz kaskadiranja DSP blokova. · Podržava širinu podataka od 1 256 bita · Podržava format predstavljanja potpisanih i nepotpisanih podataka · Podržava cjevovod s podesivom latencijom unosa · Omogućuje mogućnost dinamičkog prebacivanja između podrške za potpisane i nepotpisane podatke · Omogućuje opciju dinamičkog prebacivanja između operacija zbrajanja i oduzimanja · Podržava opcijski asinkroni i sinkroni brisanje i omogućivanje takta ulaznih priključaka · Podržava mod registra sistoličkog kašnjenja · Podržava predzbrajalo s 8 koeficijenata predopterećenja po množitelju · Podržava konstantu predopterećenja za nadopunu povratne informacije akumulatora

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Predzbrajalo
S prethodnim zbrajačem, zbrajanje ili oduzimanje se obavlja prije unošenja množitelja.
Postoji pet načina prethodnog zbrajanja: · Jednostavni način · Način koeficijenta · Način unosa · Kvadratni način · Konstantni način

Bilješka:

Kada se koristi predzbrojilo (koeficijent/unos/kvadratni način rada predzbrajatelja), svi podaci uneseni u množitelj moraju imati istu postavku sata.

8.1.1.1. Jednostavni način rada prije dodavanja

U ovom načinu, oba operanda proizlaze iz ulaznih priključaka i predzbrajalo se ne koristi niti zaobilazi. Ovo je zadani način rada.

Slika 10. Jednostavni način rada predzbrajatelja
a0 b0

Mult0

proizlaziti

8.1.1.2. Način rada koeficijenta prethodnog zbrojnika
U ovom načinu, jedan operand množenja proizlazi iz pred-zbrajatelja, a drugi operand proizlazi iz interne memorije koeficijenata. Pohrana koeficijenata omogućuje do 8 unaprijed postavljenih konstanti. Signali odabira koeficijenta su coefsel[0..3].
Ovaj mod je izražen u sljedećoj jednadžbi.

Sljedeće prikazuje način koeficijenta predzbrajatelja množitelja.

Slika 11. Način rada koeficijenta predzbrajatelja

Predčitač

Mult0

+/-

proizlaziti

coefsel0 koef

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 38

Pošaljite povratne informacije

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Način unosa pred-zbrajatelja U ovom načinu, jedan operand množenja proizlazi iz pred-zbrajatelja, a drugi operand iz datac[] ulaznog porta. Ovaj mod je izražen u sljedećoj jednadžbi.

Sljedeće prikazuje način unosa množitelja prije zbrajanja.

Slika 12. Način unosa predzbrajatelja
a0 b0

Mult0

+/-

proizlaziti

8.1.1.4. Kvadratni način rada predzbrajatelja Ovaj način je izražen sljedećom jednadžbom.

Sljedeće prikazuje način kvadrata predzbrajatelja dva množitelja.

Slika 13. Kvadratni način rada predzbrajatelja
a0 b0

Mult0

+/-

proizlaziti

8.1.1.5. Konstantni način rada prije zbrajanja
U ovom načinu, jedan operand množenja proizlazi iz ulaznog priključka, a drugi operand proizlazi iz interne memorije koeficijenata. Pohrana koeficijenata omogućuje do 8 unaprijed postavljenih konstanti. Signali odabira koeficijenta su coefsel[0..3].
Ovaj mod je izražen u sljedećoj jednadžbi.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Sljedeća slika prikazuje konstantni način rada množitelja prije zbrajanja.

Slika 14. Konstantni način rada predzbrajatelja
a0

Mult0

proizlaziti

coefsel0
koef
8.1.2. Registar sistoličkog kašnjenja
U sistoličkoj arhitekturi, ulazni podaci unose se u kaskadu registara koji djeluju kao međuspremnik podataka. Svaki registar daje ulaz sampprenosi se na množitelj gdje se množi s odgovarajućim koeficijentom. Lančano zbrajalo pohranjuje postupno kombinirane rezultate iz množitelja i prethodno registriranog rezultata iz ulaznog porta chainin[] kako bi se formirao konačni rezultat. Svaki element množenja i dodavanja mora biti odgođen za jedan ciklus kako bi se rezultati pravilno sinkronizirali kada se zbroje. Svako uzastopno kašnjenje koristi se za adresiranje i memorije koeficijenata i međuspremnika podataka njihovih odgovarajućih elemenata množenja-zbrajanja. Na primjerample, jedna odgoda za drugi element množenja zbrajanja, dvije odgode za treći element množenja-zbrajanja, i tako dalje.
Slika 15. Sistolički registri
Sistolički registri

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 y(t)

x(t) predstavlja rezultate kontinuiranog toka ulaza samples i y(t)
predstavlja zbroj skupa ulaznih samples, a u vremenu, pomnoženo njihovim
odgovarajuće koeficijente. I ulazni i izlazni rezultati teku s lijeva na desno. C(0) do c(N-1) označavaju koeficijente. Registri sistoličkog kašnjenja označeni su sa S-1, dok 1 predstavlja jedno kašnjenje sata. Registri sistoličkog kašnjenja dodaju se na
ulaze i izlaze za cjevovod na način koji osigurava rezultate iz
operand množitelja i akumulirani iznosi ostaju sinkronizirani. Ovaj element obrade
replicira se kako bi se formirao krug koji izračunava funkciju filtriranja. Ova funkcija je
izražen u sljedećoj jednadžbi.

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 40

Pošaljite povratne informacije

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N predstavlja broj ciklusa podataka koji su ušli u akumulator, y(t) predstavlja izlaz u trenutku t, A(t) predstavlja ulaz u trenutku t, a B(i) su koeficijenti. T i i u jednadžbi odgovaraju određenom trenutku u vremenu, tako da se izračuna izlaz sample y(t) u trenutku t, grupa ulaza sampu N različitih točaka u vremenu ili je potrebno A(n), A(n-1), A(n-2), … A(n-N+1). Grupa od N ulaza sampdatoteke se množe s N koeficijenata i zbrajaju kako bi se dobio konačni rezultat y.
Arhitektura sistoličkog registra dostupna je samo za načine zbroja 2 i zbroja 4. Za oba načina arhitekture sistoličkog registra, prvi lančani signal mora biti vezan za 0.
Sljedeća slika prikazuje implementaciju registra sistoličkog kašnjenja za 2 množitelja.
Slika 16. Implementacija registra sistoličkog kašnjenja 2 množitelja
ulančavati

Mult0

+/-

Mult1

+/-

proizlaziti
Zbroj dvaju množitelja izražen je u sljedećoj jednadžbi.
Sljedeća slika prikazuje implementaciju registra sistoličkog kašnjenja za 4 množitelja.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Slika 17. Implementacija registra sistoličkog kašnjenja 4 množitelja
ulančavati

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

proizlaziti
Zbroj četiri množitelja izražen je u sljedećoj jednadžbi. Slika 18. Zbroj 4 množitelja
Sljedeći popis advantagImplementacija sistoličkog registra: · Smanjuje korištenje DSP resursa · Omogućuje učinkovito mapiranje u DSP bloku korištenjem strukture lančanog zbrajala

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 42

Pošaljite povratne informacije

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Konstanta predopterećenja
Konstanta predopterećenja kontrolira operand akumulatora i nadopunjuje povratnu informaciju akumulatora. Važeća LOADCONST_VALUE kreće se od 0. Konstantna vrijednost jednaka je 64N, gdje je N = LOADCONST_VALUE. Kada je LOADCONST_VALUE postavljen na 2, konstantna vrijednost je jednaka 64. Ova se funkcija može koristiti kao pristrano zaokruživanje.
Sljedeća slika prikazuje implementaciju konstante predopterećenja.
Slika 19. Konstanta predopterećenja

Povratna informacija akumulatora

konstanta

Mult0

+/-

Mult1

+/b1

proizlaziti

akumulacija_učitavanje učitavanje_akumulacije

Pogledajte sljedeće IP jezgre za druge implementacije množitelja: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Dvostruki akumulator
Značajka dvostrukog akumulatora dodaje dodatni registar u povratnu putanju akumulatora. Dvostruki registar akumulatora slijedi iza izlaznog registra, koji uključuje sat, omogućivanje sata i aclr. Dodatni registar akumulatora vraća rezultat s odgodom od jednog ciklusa. Ova značajka vam omogućuje da imate dva kanala akumulatora s istim brojem resursa.
Sljedeća slika prikazuje implementaciju dvostrukog akumulatora.

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Slika 20. Dvostruki akumulator

Dvostruki registar akumulatora

Napajanje akumulatora

Mult0

+/-

Mult1

+/b1

Izlazni rezultat Izlazni registar

8.2. Verilog HDL prototip
Možete pronaći Intel FPGA Multiply Adder ili ALTERA_MULT_ADD Verilog HDL prototip file (altera_mult_add_rtl.v) u imenik knjižnicamegafunkcija.
8.3. Deklaracija VHDL komponente
Deklaracija VHDL komponente nalazi se u altera_lnsim_components.vhd u direktorij librariesvhdl altera_lnsim.
8.4. VHDL LIBRARY_USE deklaracija
VHDL LIBRARY-USE deklaracija nije potrebna ako koristite VHDL Component Declaration.
KNJIŽNICA altera_mf; USE altera_mf.altera_mf_components.all;

8.5. Signali

U sljedećim tablicama navedeni su ulazni i izlazni signali Multiply Adder Intel FPGA IP ili ALTERA_MULT_ADD IP jezgre.

Tablica 28. Ulazni signali množenja Intel FPGA IPor ALTERA_MULT_ADD

Signal

Potreban

Opis

podaci_0[]/podaci_1[]/

dataa_2[]/dataa_3[]

Unos podataka u množitelj. Ulazni priključak [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] širine
nastavak…

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 44

Pošaljite povratne informacije

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signal datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] sat[1:0] aclr[1:0] sclr[1:0] ena [1:0] znak
signb
scanina[] akum_sload

Obavezno Da Ne
Ne Ne Ne Ne Ne
Ne
ne ne

Opis
Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ove signale. Kada ovim signalima date vrijednost X, vrijednost X se prenosi na izlazne signale.
Unos podataka u množitelj. Ulazni signal [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] širok Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ove signale. Kada ovim signalima date X vrijednost, X vrijednost se prenosi na izlazne signale.
Unos podataka u množitelj. Ulazni signal [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] širok Odaberite INPUT za Odabir parametra načina rada preaddera kako biste omogućili ove signale. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ove signale. Kada ovim signalima date X vrijednost, X vrijednost se prenosi na izlazne signale.
Ulazni port takta u odgovarajući registar. Ovaj signal može koristiti bilo koji registar u IP jezgri. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ove signale. Kada ovim signalima date X vrijednost, X vrijednost se prenosi na izlazne signale.
Asinkroni čisti ulaz u odgovarajući registar. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ove signale. Kada ovim signalima date X vrijednost, X vrijednost se prenosi na izlazne signale.
Sinkroni brisanje ulaza u odgovarajući registar. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost X za ove signale. Kada ovim signalima date X vrijednost, X vrijednost se prenosi na izlazne signale
Omogućite ulaz signala u odgovarajući registar. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ove signale. Kada ovim signalima date X vrijednost, X vrijednost se prenosi na izlazne signale.
Određuje numeričku reprezentaciju ulaza množitelja A. Ako je signal signala visok, množitelj tretira signal ulaza množitelja A kao broj s predznakom. Ako je signa signal nizak, množitelj tretira ulazni A signal množitelja kao broj bez predznaka. Odaberite VARIABLE za Koji je format reprezentacije za množitelje A ulazni parametar za omogućavanje ovog signala. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ovaj signal. Kada ovom ulazu date X vrijednost, X vrijednost se prenosi na izlazne signale.
Određuje numerički prikaz ulaznog B signala množitelja. Ako je signal signb visok, množitelj tretira ulazni B signal množitelja kao komplement broja predznaka dvojke. Ako je signal signb nizak, množitelj tretira ulazni B signal množitelja kao broj bez predznaka. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ovaj signal. Kada ovom ulazu date X vrijednost, X vrijednost se prenosi na izlazne signale.
Ulaz za lanac skeniranja A. Ulazni signal [WIDTH_A – 1, … 0] širok. Kada parametar INPUT_SOURCE_A ima vrijednost SCANA, potreban je signal scanina[].
Dinamički određuje je li vrijednost akumulatora konstantna. Ako je signal accum_sload nizak, tada se izlaz množitelja učitava u akumulator. Ne koristite accum_sload i sload_accum istovremeno.
nastavak…

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signal sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Potreban br
ne ne
Ne
Ne ne ne ne

Opis
Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ovaj signal. Kada ovom ulazu date X vrijednost, X vrijednost se prenosi na izlazne signale.
Dinamički određuje je li vrijednost akumulatora konstantna. Ako je signal sload_accum visok, tada se izlaz množitelja učitava u akumulator. Ne koristite accum_sload i sload_accum istovremeno. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ovaj signal. Kada ovom ulazu date X vrijednost, X vrijednost se prenosi na izlazne signale.
Ulazna sabirnica rezultata zbrojnika iz prethodnih stage. Ulazni signal [WIDTH_CHAININ – 1, … 0] širok.
Izvedite zbrajanje ili oduzimanje izlaza iz prvog para množitelja. Ulaz 1 u signal addnsub1 za dodavanje izlaza iz prvog para množitelja. Unesite 0 u signal addnsub1 za oduzimanje izlaza od prvog para množitelja. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ovaj signal. Kada ovom ulazu date X vrijednost, X vrijednost se prenosi na izlazne signale.
Izvedite zbrajanje ili oduzimanje izlaza iz prvog para množitelja. Ulaz 1 u signal addnsub3 za dodavanje izlaza iz drugog para množitelja. Unesite 0 u signal addnsub3 za oduzimanje izlaza od prvog para množitelja. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ovaj signal. Kada ovom ulazu date X vrijednost, X vrijednost se prenosi na izlazne signale.
Ulazni signal koeficijenta [0:3] u prvi množitelj. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ovaj signal. Kada ovom ulazu date X vrijednost, X vrijednost se prenosi na izlazne signale.
Ulazni signal koeficijenta [0:3] u drugi množitelj. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ovaj signal. Kada ovom ulazu date X vrijednost, X vrijednost se prenosi na izlazne signale.
Ulazni signal koeficijenta [0:3] u treći množitelj. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ovaj signal. Kada ovom ulazu date X vrijednost, X vrijednost se prenosi na izlazne signale.
Ulazni signal koeficijenta [0:3] u četvrti množitelj. Simulacijski model za ovaj IP podržava neodređenu ulaznu vrijednost (X) za ovaj signal. Kada ovom ulazu date X vrijednost, X vrijednost se prenosi na izlazne signale.

Tablica 29. Zbrajalo množenja Intel FPGA IP izlazni signali

Signal

Potreban

Opis

rezultat []

Izlazni signal množitelja. Izlazni signal [WIDTH_RESULT – 1 … 0] širok

Simulacijski model za ovaj IP podržava neodređenu izlaznu vrijednost (X). Kada navedete X vrijednost kao ulaz, X vrijednost se prenosi na ovaj signal.

scanouta []

Izlaz lanca skeniranja A. Izlazni signal [WIDTH_A – 1..0] širok.

Odaberite više od 2 za broj množitelja i odaberite Scan chain input za Koji je ulaz A množitelja spojen na parametar za omogućavanje ovog signala.

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 46

Pošaljite povratne informacije

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. Parametri

8.6.1. Općenito Tab

Tablica 30. Općenito Tab

Parametar

IP generirani parametar

Vrijednost

Koliki je broj množitelja?

broj_m 1 – 4 množitelja

Koliko bi trebale biti široke ulazne sabirnice A width_a?

1 – 256

Koliko bi trebale biti široke ulazne sabirnice B width_b?

1 – 256

Koliko bi trebala biti široka izlazna sabirnica 'rezultata'?

širina_rezultat

1 – 256

Stvorite pridruženu mogućnost za sat za svaki sat

gui_associate Uključeno d_clock_enabl Isključeno e

8.6.2. Kartica Dodatni načini rada

Tablica 31. Kartica Dodatni načini rada

Parametar

IP generirani parametar

Vrijednost

Konfiguracija izlaza

Registarski izlaz jedinice za zbrajanje

gui_output_re uključen

gister

Isključeno

Koji je izvor za ulaz sata?

gui_output_re gister_clock

Sat0 Sat1 Sat2

Koji je izvor za asinkroni jasni unos?

gui_output_re gister_aclr

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos?

gui_output_re gister_sclr

NEMA SCLR0 SCLR1

Operacija zbrajalice

Koju operaciju treba izvesti na izlazima prvog para množitelja?

gui_multiplikator 1_smjer

ADD, SUB, VARIJABLA

Zadana vrijednost 1
16

Opis
Broj množitelja koji se zbrajaju. Vrijednosti su od 1 do 4. Navedite širinu porta dataa[].

Odredite širinu porta datab[].

Odredite širinu priključka result[].

Isključeno

Odaberite ovu opciju da biste omogućili sat

za svaki sat.

Zadana vrijednost

Opis

Isključen sat0
NIJEDAN NIJEDAN

Odaberite ovu opciju kako biste omogućili izlazni registar modula zbrajala.
Odaberite Clock0, Clock1 ili Clock2 da omogućite i navedete izvor takta za izlazne registre. Morate odabrati Registriraj izlaz jedinice za zbrajanje kako biste omogućili ovaj parametar.
Određuje asinkroni čisti izvor za izlazni registar zbrajala. Morate odabrati Registriraj izlaz jedinice za zbrajanje kako biste omogućili ovaj parametar.
Određuje sinkroni čisti izvor za izlazni registar zbrajala. Morate odabrati Registriraj izlaz jedinice za zbrajanje kako biste omogućili ovaj parametar.

DODATI

Odaberite operaciju zbrajanja ili oduzimanja za izvođenje izlaza između prvog i drugog množitelja.
· Odaberite DODAJ za izvođenje operacije zbrajanja.
· Odaberite SUB za izvođenje operacije oduzimanja.
· Odaberite VARIABLE za korištenje addnsub1 priključka za dinamičku kontrolu zbrajanja/oduzimanja.
nastavak…

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametar

IP generirani parametar

Vrijednost

Registrirajte unos 'addnsub1'

gui_addnsub_ On multiplier_reg Off ister1

Koji je izvor za ulaz sata?

gui_addnsub_ multiplier_reg ister1_clock

Sat0 Sat1 Sat2

Koji je izvor za asinkroni jasni unos?

gui_addnsub_ multiplier_aclr 1

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos?

gui_addnsub_ multiplier_sclr 1

NEMA SCLR0 SCLR1

Koju operaciju treba izvesti na izlazima drugog para množitelja?

gui_multiplikator 3_smjer

ADD, SUB, VARIJABLA

Registrirajte unos 'addnsub3'

gui_addnsub_ On multiplier_reg Off ister3

Koji je izvor za ulaz sata?

gui_addnsub_ multiplier_reg ister3_clock

Sat0 Sat1 Sat2

Zadana vrijednost
Off Clock0 NONE NONE ADD
Isključen sat0

Opis
Kada je odabrana vrijednost VARIABLE: · Pokrenite signal addnsub1 na visoki za
operacija zbrajanja. · Pogon addnsub1 signala na nisko za
operacija oduzimanja. Morate odabrati više od dva množitelja da biste omogućili ovaj parametar.
Odaberite ovu opciju da omogućite ulazni registar za addnsub1 port. Morate odabrati VARIABLE za koju operaciju treba izvršiti na izlazima prvog para množitelja da biste omogućili ovaj parametar.
Odaberite Clock0 , Clock1 ili Clock2 da navedete ulazni signal takta za addnsub1 registar. Morate odabrati Registriraj ulaz 'addnsub1' da biste omogućili ovaj parametar.
Određuje asinkroni čisti izvor za addnsub1 registar. Morate odabrati Registriraj ulaz 'addnsub1' da biste omogućili ovaj parametar.
Određuje sinkroni čisti izvor za addnsub1 registar. Morate odabrati Registriraj ulaz 'addnsub1' da biste omogućili ovaj parametar.
Odaberite operaciju zbrajanja ili oduzimanja za izvođenje izlaza između trećeg i četvrtog množitelja. · Odaberite ADD za zbrajanje
operacija. · Odaberite SUB za izvođenje oduzimanja
operacija. · Odaberite VARIJABLU za korištenje addnsub1
priključak za dinamičku kontrolu zbrajanja/oduzimanja. Kada je odabrana vrijednost VARIABLE: · Postavite signal addnsub1 na visoki za operaciju zbrajanja. · Postavite signal addnsub1 na nisku razinu za operaciju oduzimanja. Morate odabrati vrijednost 4 za Koji je broj množitelja? da omogućite ovaj parametar.
Odaberite ovu opciju da omogućite ulazni registar za addnsub3 signal. Morate odabrati VARIABLE za koju operaciju treba izvršiti na izlazima drugog para množitelja da biste omogućili ovaj parametar.
Odaberite Clock0 , Clock1 ili Clock2 da navedete ulazni signal takta za addnsub3 registar. Morate odabrati Registriraj unos 'addnsub3' da biste omogućili ovaj parametar.
nastavak…

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 48

Pošaljite povratne informacije

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametar
Koji je izvor za asinkroni jasni unos?

IP generirani parametar

Vrijednost

gui_addnsub_ multiplier_aclr 3

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos?

gui_addnsub_ multiplier_sclr 3

NEMA SCLR0 SCLR1

Omogući polaritet `use_subadd'

gui_use_subn Uključeno

dodati

Isključeno

8.6.3. Tablica množitelja

Tablica 32. Množitelji Tab

Parametar

IP generirani parametar

Vrijednost

Što je

gui_predstavljati

format reprezentacije ation_a

za Množitelje A ulaze?

S PREDZNAKOM, NEZNAKOM, VARIJABLA

Registrirajte `signa' unos

gui_register_s uključen

igna

Isključeno

Koji je izvor za ulaz sata?

gui_register_s igna_sat

Sat0 Sat1 Sat2

Koji je izvor za asinkroni jasni unos?

gui_register_s igna_aclr

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos?

gui_register_s igna_sclr

NEMA SCLR0 SCLR1

Što je

gui_predstavljati

format reprezentacije ation_b

za Množitelje B ulaze?

S PREDZNAKOM, NEZNAKOM, VARIJABLA

Registrirajte `signb' unos

gui_register_s uključen

ignb

Isključeno

Zadana vrijednost NIJEDAN
NIJEDAN

Opis
Određuje asinkroni čisti izvor za addnsub3 registar. Morate odabrati Registriraj ulaz 'addnsub3' da biste omogućili ovaj parametar.
Određuje sinkroni čisti izvor za addnsub3 registar. Morate odabrati Registriraj unos 'addnsub3' da biste omogućili ovaj parametar.

Isključeno

Odaberite ovu opciju za obrnutu funkciju

addnsub ulaznog priključka.

Postavite addnsub na visoko za operaciju oduzimanja.

Postavite addnsub na nisku razinu za operaciju dodavanja.

Zadana vrijednost

Opis

UNSIGNED Odredite format predstavljanja za množitelj A ulaz.

Isključeno

Odaberite ovu opciju da biste omogućili Signa

registar.

Morate odabrati vrijednost VARIABLE za Koji je format reprezentacije za ulaze Množitelja A? parametar za omogućavanje ove opcije.

Sat 0

Odaberite Clock0, Clock1 ili Clock2 kako biste omogućili i odredili ulazni signal sata za registar znakova.
Morate odabrati Registriraj `signa' unos da biste omogućili ovaj parametar.

NIJEDAN

Određuje asinkroni čisti izvor za signa registar.
Morate odabrati Registriraj `signa' unos da biste omogućili ovaj parametar.

NIJEDAN

Određuje sinkroni čisti izvor za signa registar.
Morate odabrati Registriraj `signa' unos da biste omogućili ovaj parametar.

UNSIGNED Odredite format predstavljanja za ulaz množitelja B.

Isključeno

Odaberite ovu opciju da omogućite signb

registar.

nastavak…

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametar

IP generirani parametar

Vrijednost

Zadana vrijednost

Koji je izvor za ulaz sata?

gui_registar_s ignb_sat

Sat0 Sat1 Sat2

Sat 0

Koji je izvor za asinkroni jasni unos?

gui_register_s ignb_aclr

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos?

gui_register_s ignb_sclr

NEMA SCLR0 SCLR1

Konfiguracija ulaza
Registrirajte ulaz A množitelja
Koji je izvor za ulaz sata?

gui_input_reg Uključeno

ister_a

Isključeno

gui_input_reg ister_a_clock

Sat0 Sat1 Sat2

NIJEDAN NIJEDAN
Isključen sat0

Koji je izvor za asinkroni jasni unos?

gui_input_reg ister_a_aclr

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos?

gui_input_reg ister_a_sclr

NEMA SCLR0 SCLR1

Registrirajte ulaz B množitelja
Koji je izvor za ulaz sata?

gui_input_reg Uključeno

ister_b

Isključeno

gui_input_reg ister_b_sat

Sat0 Sat1 Sat2

NIJEDAN NIJEDAN Isključen sat0

Koji je izvor za asinkroni jasni unos?

gui_input_reg ister_b_aclr

NEMA ACLR0 ACLR1

NIJEDAN

Koji je izvor za sinkroni jasni unos?

gui_input_reg ister_b_sclr

NEMA SCLR0 SCLR1

NIJEDAN

Na što je spojen ulaz A množitelja?

gui_multiplier Množitelj ulaz Množitelj

_a_unos

Unos lanca skeniranja

Opis
Morate odabrati vrijednost VARIABLE za Koji je format reprezentacije za ulaze Množitelja B? parametar za omogućavanje ove opcije.
Odaberite Clock0, Clock1 ili Clock2 da omogućite i odredite ulazni signal takta za signb registar. Morate odabrati Registriraj `signb' unos da biste omogućili ovaj parametar.
Određuje asinkroni jasni izvor za signb registar. Morate odabrati Registriraj `signb' unos da biste omogućili ovaj parametar.
Određuje sinkroni čisti izvor za signb registar. Morate odabrati Registriraj `signb' unos da biste omogućili ovaj parametar.
Odaberite ovu opciju kako biste omogućili ulazni registar za podatkovnu ulaznu sabirnicu.
Odaberite Clock0, Clock1 ili Clock2 da omogućite i specificirate ulazni signal takta registra za ulaznu sabirnicu podataka. Morate odabrati Registrirajte ulaz A množitelja kako biste omogućili ovaj parametar.
Određuje izvor asinkronog brisanja registra za ulaznu sabirnicu podataka. Morate odabrati Registrirajte ulaz A množitelja kako biste omogućili ovaj parametar.
Određuje izvor sinkronog brisanja registra za ulaznu sabirnicu podataka. Morate odabrati Registrirajte ulaz A množitelja kako biste omogućili ovaj parametar.
Odaberite ovu opciju kako biste omogućili ulazni registar za ulaznu sabirnicu podataka.
Odaberite Clock0, Clock1 ili Clock2 da biste omogućili i odredili ulazni signal sata registra za ulaznu sabirnicu podataka. Morate odabrati Registrirajte ulaz B množitelja kako biste omogućili ovaj parametar.
Određuje izvor asinkronog brisanja registra za ulaznu sabirnicu datab. Morate odabrati Registrirajte ulaz B množitelja kako biste omogućili ovaj parametar.
Određuje izvor sinkronog brisanja registra za ulaznu sabirnicu datab. Morate odabrati Registrirajte ulaz B množitelja kako biste omogućili ovaj parametar.
Odaberite ulazni izvor za ulaz A množitelja.
nastavak…

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 50

Pošaljite povratne informacije

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametar

IP generirani parametar

Vrijednost

Scanout A Registrirajte konfiguraciju

Registrirajte izlaz lanca skeniranja

gui_scanouta Uključeno

_registar

Isključeno

Koji je izvor za ulaz sata?

gui_scanouta _register_cloc k

Sat0 Sat1 Sat2

Koji je izvor za asinkroni jasni unos?

gui_scanouta _registriraj_aclr

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos?

gui_scanouta _register_sclr

NEMA SCLR0 SCLR1

8.6.4. Kartica predčitača

Tablica 33. Kartica predčitača

Parametar

IP generirani parametar

Vrijednost

Odaberite način rada za preddodavanje

preadder_mo de

PROSTO, COEF, ULAZ, KVADRAT, KONSTANTA

Zadana vrijednost

Opis
Odaberite Unos množitelja za korištenje ulazne sabirnice podataka kao izvora množitelja. Odaberite Scanin chain input za korištenje scanin ulazne sabirnice kao izvora za množitelj i omogućite scanout izlaznu sabirnicu. Ovaj je parametar dostupan kada odaberete 2, 3 ili 4 za Koji je broj množitelja? parametar.

Isključen sat0 NIJEDAN NIJEDAN

Odaberite ovu opciju da omogućite izlazni registar za izlaznu sabirnicu scanouta.
Morate odabrati Scan chain input za Što je spojen ulaz A množitelja? parametar za omogućavanje ove opcije.
Odaberite Clock0, Clock1 ili Clock2 kako biste omogućili i odredili ulazni signal sata registra za izlaznu sabirnicu scanouta.
Morate uključiti Registriraj izlaz parametra lanca skeniranja da biste omogućili ovu opciju.
Određuje izvor asinkronog brisanja registra za izlaznu sabirnicu scanouta.
Morate uključiti Registriraj izlaz parametra lanca skeniranja da biste omogućili ovu opciju.
Određuje izvor sinkronog brisanja registra za izlaznu sabirnicu scanouta.
Morate odabrati parametar Registriraj izlaz lanca skeniranja da biste omogućili ovu opciju.

Zadana vrijednost
JEDNOSTAVAN

Opis
Određuje način rada za modul predaddera. JEDNOSTAVNO: Ovaj način rada zaobilazi predader. Ovo je zadani način rada. COEF: Ovaj način rada koristi izlaz predaddera i coefsel ulazne sabirnice kao ulaze u množitelj. INPUT: Ovaj način rada koristi izlaz predaddera i datac ulazne sabirnice kao ulaze u množitelj. SQUARE: Ovaj način rada koristi izlaz pribrajača kao ulaz u množitelj.
nastavak…

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametar

IP generirani parametar

Vrijednost

Odabir smjera predsabirača

gui_preadder ADD,

_smjer

POD

Koliko bi trebale biti široke ulazne sabirnice C width_c?

1 – 256

Konfiguracija registra ulaza podataka C

Registrirajte datac unos

gui_datac_inp Uključeno

ut_registar

Isključeno

Koji je izvor za ulaz sata?

gui_datac_inp ut_register_cl ock

Sat0 Sat1 Sat2

Koji je izvor za asinkroni jasni unos?

gui_datac_inp ut_register_a clr

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos?

gui_datac_inp ut_register_sc lr

NEMA SCLR0 SCLR1

Koeficijenti
Kolika bi trebala biti širina coef.

širina_koef

1 – 27

Konfiguracija registra Coef

Registrirajte unos coefsel-a

gui_coef_regi Uključeno

ster

Isključeno

Koji je izvor za ulaz sata?

gui_coef_regi ster_sat

Sat0 Sat1 Sat2

Zadana vrijednost
DODATI
16

Opis
KONSTANTNO: Ovaj način rada koristi podatkovnu ulaznu sabirnicu s premoštenim predpribrajem i koefsel ulaznu sabirnicu kao ulaze u množitelj.
Zadaje rad predaddera. Da biste omogućili ovaj parametar, odaberite sljedeće za Odabir načina dodavanja zbroja: · COEF · INPUT · SQUARE ili · CONSTANT
Određuje broj bitova za C ulaznu sabirnicu. Morate odabrati INPUT za Select preadder mode kako biste omogućili ovaj parametar.

Na satu0 NIJEDAN NIJEDAN

Odaberite ovu opciju da omogućite ulazni registar za datac ulaznu sabirnicu. Morate postaviti INPUT na Odabir parametra načina rada preaddera kako biste omogućili ovu opciju.
Odaberite Clock0 , Clock1 ili Clock2 da navedete ulazni signal takta za ulazni registar podataka. Morate odabrati Register datac input kako biste omogućili ovaj parametar.
Određuje asinkroni čisti izvor za ulazni registar podataka. Morate odabrati Register datac input kako biste omogućili ovaj parametar.
Određuje sinkroni čisti izvor za ulazni registar podataka. Morate odabrati Register datac input kako biste omogućili ovaj parametar.

Određuje broj bitova za

coefsel ulazna sabirnica.

Morate odabrati COEF ili CONSTANT za način rada predpribrajača kako biste omogućili ovaj parametar.

Na sat 0

Odaberite ovu opciju kako biste omogućili ulazni registar za koefsel ulaznu sabirnicu. Morate odabrati COEF ili CONSTANT za način rada predpribrajača kako biste omogućili ovaj parametar.
Odaberite Clock0, Clock1 ili Clock2 kako biste odredili ulazni signal takta za ulazni registar coefsel. Morate odabrati Register the coefsel input kako biste omogućili ovaj parametar.
nastavak…

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 52

Pošaljite povratne informacije

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametar
Koji je izvor za asinkroni jasni unos?

IP generirani parametar

Vrijednost

gui_coef_regi ster_aclr

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos

gui_coef_regi ster_sclr

NEMA SCLR0 SCLR1

Koeficijent_0 Konfiguracija

coef0_0 do coef0_7

0x00000 0xFFFFFFF

Koeficijent_1 Konfiguracija

coef1_0 do coef1_7

0x00000 0xFFFFFFF

Koeficijent_2 Konfiguracija

coef2_0 do coef2_7

0x00000 0xFFFFFFF

Koeficijent_3 Konfiguracija

coef3_0 do coef3_7

0x00000 0xFFFFFFF

8.6.5. Akumulator Tab

Tablica 34. Akumulator Tab

Parametar

IP generirani parametar

Vrijednost

Omogućiti akumulator?

akumulator

DA NE

Koja je vrsta rada akumulatora?

accum_directi ADD,

POD

Zadana vrijednost NIJEDAN
NIJEDAN
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Opis
Određuje asinkroni čisti izvor za ulazni registar coefsel. Morate odabrati Register the coefsel input kako biste omogućili ovaj parametar.
Određuje sinkroni čisti izvor za ulazni registar coefsel. Morate odabrati Register the coefsel input kako biste omogućili ovaj parametar.
Određuje vrijednosti koeficijenata za ovaj prvi množitelj. Broj bitova mora biti isti kao što je navedeno u odjeljku Koliko široka treba biti širina coef? parametar. Morate odabrati COEF ili CONSTANT za način rada predpribrajača kako biste omogućili ovaj parametar.
Određuje vrijednosti koeficijenata za ovaj drugi množitelj. Broj bitova mora biti isti kao što je navedeno u odjeljku Koliko široka treba biti širina coef? parametar. Morate odabrati COEF ili CONSTANT za način rada predpribrajača kako biste omogućili ovaj parametar.
Određuje vrijednosti koeficijenata za ovaj treći množitelj. Broj bitova mora biti isti kao što je navedeno u odjeljku Koliko široka treba biti širina coef? parametar. Morate odabrati COEF ili CONSTANT za način rada predpribrajača kako biste omogućili ovaj parametar.
Određuje vrijednosti koeficijenata za ovaj četvrti množitelj. Broj bitova mora biti isti kao što je navedeno u odjeljku Koliko široka treba biti širina coef? parametar. Morate odabrati COEF ili CONSTANT za način rada predpribrajača kako biste omogućili ovaj parametar.

Zadana vrijednost NO
DODATI

Opis
Odaberite DA da omogućite akumulator. Morate odabrati Registriraj izlaz jedinice za zbrajanje kada koristite značajku akumulatora.
Određuje rad akumulatora: · ADD za operaciju zbrajanja · SUB za operaciju oduzimanja. Morate odabrati DA za Omogućiti akumulator? parametar za omogućavanje ove opcije.
nastavak…

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametar
Konstanta predopterećenja Omogući konstantu predopterećenja

IP generirani parametar

Vrijednost

gui_ena_prelo On

oglas_konst

Isključeno

Na što je spojen ulaz akumuliranog priključka?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Odaberite vrijednost za predopterećenje loadconst_val 0 – 64

konstanta

Koji je izvor za ulaz sata?

gui_accum_sl oad_register_ sat

Sat0 Sat1 Sat2

Koji je izvor za asinkroni jasni unos?

gui_accum_sl oad_register_ aclr

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos?

gui_accum_sl oad_register_ sclr

NEMA SCLR0 SCLR1

Omogući dvostruki akumulator

gui_double_a Uključeno

cum

Isključeno

Zadana vrijednost

Opis

Isključeno

Omogućite accum_sload ili

sload_accum signale i ulaz u registar

za dinamički odabir ulaza za

akumulator.

Kada je accum_sload nizak ili sload_accum, izlaz množitelja se ubacuje u akumulator.

Kada je accum_sload visok ili sload_accum, korisnički navedena konstanta predopterećenja se unosi u akumulator.

Morate odabrati DA za Omogućiti akumulator? parametar za omogućavanje ove opcije.

ACCUM_SL OAD

Određuje ponašanje signala accum_sload/sload_accum.
ACCUM_SLOAD: Pokrenite accum_sload na nisku razinu da biste učitali izlaz množitelja u akumulator.
SLOAD_ACCUM: Pokrenite sload_accum visoko za učitavanje izlaza množitelja u akumulator.
Morate odabrati opciju Omogući konstantu predučitavanja da biste omogućili ovaj parametar.

Navedite unaprijed postavljenu konstantnu vrijednost.

Ova vrijednost može biti 2N gdje je N unaprijed postavljena konstantna vrijednost.

Kada je N=64, predstavlja konstantnu nulu.

Morate odabrati opciju Omogući konstantu predučitavanja da biste omogućili ovaj parametar.

Sat 0

Odaberite Clock0 , Clock1 ili Clock2 da navedete ulazni signal takta za registar accum_sload/sload_accum.
Morate odabrati opciju Omogući konstantu predučitavanja da biste omogućili ovaj parametar.

NIJEDAN

Određuje asinkroni čisti izvor za registar accum_sload/sload_accum.
Morate odabrati opciju Omogući konstantu predučitavanja da biste omogućili ovaj parametar.

NIJEDAN

Određuje sinkroni čisti izvor za registar accum_sload/sload_accum.
Morate odabrati opciju Omogući konstantu predučitavanja da biste omogućili ovaj parametar.

Isključeno

Omogućuje dvostruki registar akumulatora.

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 54

Pošaljite povratne informacije

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Tablica sistoličkog/lančanog izlaza

Tablica 35. Tablica sistoličkog/lančanog zbrojnika

Parametar Omogući lančano zbrajalo

IP generirani parametar

Vrijednost

chainout_add DA,

Koja je vrsta operacije ulančanog zbrajala?

chainout_add ADD,

er_smjer

POD

Omogućiti `negativni' ulaz za ulančano zbrajalo?

Port_negate

PORT_USED, PORT_UNUSED

Registrirati `negativni' unos? negirati_registar er

NEREGISTROVAN, SAT0, SAT1, SAT2, SAT3

Koji je izvor za asinkroni jasni unos?

negirati_aclr

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos?

negirati_sclr

NEMA SCLR0 SCLR1

Sistoličko kašnjenje
Omogući registre sistoličkog kašnjenja

gui_systolic_d Uključeno

elaj

Isključeno

Koji je izvor za ulaz sata?

gui_systolic_d CLOCK0,

elay_clock

SAT1,

Zadana vrijednost
NE

Opis
Odaberite DA da biste omogućili modul za ulančano zbrajanje.

DODATI

Određuje operaciju ulančanog zbrajala.
Za operaciju oduzimanja, SIGNED mora biti odabran za Koji je format reprezentacije za Množitelje A ulaze? i Koji je format reprezentacije za ulaze Množitelja B? u kartici Množitelji.

PORT_UN KORIŠTEN

Odaberite PORT_USED da biste omogućili negativni ulazni signal.
Ovaj parametar nije važeći kada je ulančano zbrajalo onemogućeno.

ODJAVA ERED

Omogućuje ulazni registar za negativni ulazni signal i specificira ulazni taktni signal za negativni registar.
Odaberite NEREGISTRIRANO ako negirani ulazni registar nije potreban
Ovaj parametar je nevažeći kada odaberete:
· NE za Enable chainout adder ili
· PORT_UNUSED za Omogući 'negativni' ulaz za ulančano zbrajalo? parametar ili

NIJEDAN

Određuje asinkroni čisti izvor za negativni registar.
Ovaj parametar je nevažeći kada odaberete:
· NE za Enable chainout adder ili
· PORT_UNUSED za Omogući 'negativni' ulaz za ulančano zbrajalo? parametar ili

NIJEDAN

Određuje sinkroni čisti izvor za negativni registar.
Ovaj parametar je nevažeći kada odaberete:
· NE za Enable chainout adder ili
· PORT_UNUSED za Omogući 'negativni' ulaz za ulančano zbrajalo? parametar ili

Isključeno CLOCK0

Odaberite ovu opciju kako biste omogućili sistolički način rada. Ovaj je parametar dostupan kada odaberete 2 ili 4 za Koji je broj množitelja? parametar. Morate omogućiti izlaz Registra jedinice za zbrajanje da biste koristili registre sistoličkog kašnjenja.
Određuje ulazni taktni signal za registar sistoličkog kašnjenja.
nastavak…

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametar

IP generirani parametar

Vrijednost

SAT2,

Koji je izvor za asinkroni jasni unos?

gui_sistolički_d elay_aclr

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos?

gui_sistolički_d elay_sclr

NEMA SCLR0 SCLR1

Zadana vrijednost
NIJEDAN
NIJEDAN

Opis
Morate odabrati Omogući registre sistoličkog kašnjenja da biste omogućili ovu opciju.
Određuje izvor asinkronog brisanja za registar sistoličkog kašnjenja. Morate odabrati Omogući registre sistoličkog kašnjenja da biste omogućili ovu opciju.
Određuje izvor sinkronog brisanja za registar sistoličkog kašnjenja. Morate odabrati Omogući registre sistoličkog kašnjenja da biste omogućili ovu opciju.

8.6.7. Tablica cjevovoda

Tablica 36. Cjevovod Tab

Konfiguracija cjevovoda parametara

IP generirani parametar

Vrijednost

Želite li ulazu dodati registar cjevovoda?

gui_pipelining Ne, Da

Zadana vrijednost
Ne

Molimo navedite

latencija

broj sata latencije

ciklusi

Bilo koja vrijednost veća od 0 od 0

Koji je izvor za ulaz sata?

gui_ulaz_kasni ncy_sat

SAT0, SAT1, SAT2

Koji je izvor za asinkroni jasni unos?

gui_input_kasni ncy_aclr

NEMA ACLR0 ACLR1

Koji je izvor za sinkroni jasni unos?

gui_input_kasni ncy_sclr

NEMA SCLR0 SCLR1

SAT0 NIJEDAN NIJEDAN

Opis
Odaberite Da kako biste omogućili dodatnu razinu registra cjevovoda za ulazne signale. Morate navesti vrijednost veću od 0 za parametar Navedite broj ciklusa sata kašnjenja.
Određuje željenu latenciju u taktnim ciklusima. Jedna razina registra cjevovoda = 1 latencija u taktu. Morate odabrati DA za Želite li ulazu dodati registar cjevovoda? da omogućite ovu opciju.
Odaberite Clock0, Clock1 ili Clock2 da biste omogućili i odredili ulazni signal sata registra cjevovoda. Morate odabrati DA za Želite li ulazu dodati registar cjevovoda? da omogućite ovu opciju.
Određuje asinkroni čisti izvor registra za dodatni registar cjevovoda. Morate odabrati DA za Želite li ulazu dodati registar cjevovoda? da omogućite ovu opciju.
Određuje izvor sinkronog brisanja registra za dodatni registar cjevovoda. Morate odabrati DA za Želite li ulazu dodati registar cjevovoda? da omogućite ovu opciju.

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 56

Pošaljite povratne informacije

683490 | 2020.10.05. Pošaljite povratne informacije

9. ALTMEMMULT (Množitelj konstantnog koeficijenta temeljen na memoriji) IP Core

Pažnja:

Intel je uklonio podršku za ovaj IP u Intel Quartus Prime Pro Edition verziji 20.3. Ako IP jezgra u vašem dizajnu cilja na uređaje u Intel Quartus Prime Pro Edition, možete zamijeniti IP s LPM_MULT Intel FPGA IP ili ponovno generirati IP i kompajlirati svoj dizajn pomoću softvera Intel Quartus Prime Standard Edition.

IP jezgra ALTMEMMULT koristi se za stvaranje množitelja temeljenih na memoriji pomoću memorijskih blokova na čipu koji se nalaze u Intelovim FPGA (s M512, M4K, M9K i MLAB memorijskim blokovima). Ova IP jezgra je korisna ako nemate dovoljno resursa za implementaciju množitelja u logičke elemente (LE) ili namjenske resurse množitelja.
ALTMEMMULT IP jezgra je sinkrona funkcija koja zahtijeva sat. IP jezgra ALTMEMMULT implementira multiplikator s najmanjom mogućom propusnošću i kašnjenjem za dani skup parametara i specifikacija.
Sljedeća slika prikazuje portove za ALTMEMMULT IP jezgru.

Slika 21. ALTMEMMULT portovi

ALTMEMMULT

data_in[] sload_data coeff_in[]

rezultat[] valid_rezultat load_done

sload_koeff

sclr sat
inst

Povezane informacije Značajke na stranici 71

9.1. Značajke
ALTMEMMULT IP jezgra nudi sljedeće značajke: · Stvara samo množitelje temeljene na memoriji koristeći memorijske blokove na čipu koji se nalaze u
Intel FPGA · Podržava širinu podataka od 1 bita · Podržava potpisani i nepotpisani format predstavljanja podataka · Podržava cjevovod s fiksnom latencijom izlaza

ISO 9001:2015 Registriran

9. ALTMEMMULT (Množitelj konstantnog koeficijenta temeljen na memoriji) IP Core 683490 | 2020.10.05
· Pohranjuje višestruke konstante u memoriju s izravnim pristupom (RAM)
· Omogućuje odabir vrste RAM bloka
· Podržava izborne sinkrone ulazne priključke za brisanje i kontrolu opterećenja
9.2. Verilog HDL prototip
Sljedeći Verilog HDL prototip nalazi se u Verilog Designu File (.v) altera_mf.v u eda sintezni imenik.
module altmemmult #( parametar coeff_representation = “SIGNED”, parametar coefficient0 = “UNUSED”, parametar data_representation = “SIGNED”, parametar namijenjen_device_family = “unused”, parametar max_clock_cycles_per_result = 1, parametar number_of_coefficients = 1, parametar ram_block_type = “AUTO”, parametar ukupna_latencija = 1, parametar širina_c = 1, parametar širina_d = 1, parametar širina_r = 1, parametar širina_s = 1, parametar lpm_type = “altmemmult”, parametar lpm_hint = “nekorišteno”) ( sat ulazne žice, ulazna žica [širina_c-1: 0]coeff_in, ulazna žica [width_d-1:0] data_in, izlazna žica load_done, izlazna žica [width_r-1:0] rezultat, izlazna žica result_valid, ulazna žica sclr, ulazna žica [width_s-1:0] sel, ulaz žica sload_coeff, ulazna žica sload_data)/* sinteza syn_black_box=1 */; krajnji modul
9.3. Deklaracija VHDL komponente
Deklaracija VHDL komponente nalazi se u VHDL dizajnu File (.vhd) altera_mf_components.vhd u imenik bibliotekavhdlaltera_mf.
generička komponenta altmemmult ( coeff_representation:string := “SIGNED”; coefficient0:string := “UNUSED”; data_representation:string := “SIGNED”; nameravana_obitelj_uređaja:string := “unused”; max_clock_cycles_per_result:natural := 1; number_of_coefficients:natural := 1; ram_block_type:string := “AUTO”; total_latency:natural; width_c:natural; width_d:natural; width_r:natural; width_s:natural := 1; lpm_hint:string := “UNUSED”; lpm_type:string := “altmemmult”); port( clock:in std_logic; coeff_in:in std_logic_vector(width_c-1 downto 0) := (ostalo => '0'); data_in:in std_logic_vector(width_d-1 downto 0);

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 58

Pošaljite povratne informacije

9. ALTMEMMULT (Množitelj konstantnog koeficijenta temeljen na memoriji) IP Core 683490 | 2020.10.05

load_done:out std_logic; rezultat:out std_logic_vector(width_r-1 downto 0); result_valid:out std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (ostalo => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); krajnja komponenta;

9.4. luke

Sljedeće tablice navode ulazne i izlazne portove za ALTMEMMULT IP jezgru.

Tablica 37. Ulazni portovi ALTMEMMULT

Naziv priključka

Potreban

Opis

sat

Unos takta u množitelj.

coeff_in[]

Ulazni port koeficijenta za množitelj. Veličina ulaznog priključka ovisi o vrijednosti parametra WIDTH_C.

podaci_u[]

Priključak za unos podataka u množitelj. Veličina ulaznog priključka ovisi o vrijednosti parametra WIDTH_D.

sclr

Sinkroni jasni unos. Ako se ne koristi, zadana vrijednost je aktivna visoka.

sel[]

Odabir fiksnog koeficijenta. Veličina ulaznog priključka ovisi o WIDTH_S

vrijednost parametra.

sload_koeff

Ulazni priključak za koeficijent sinkronog opterećenja. Zamjenjuje trenutno odabranu vrijednost koeficijenta s vrijednošću navedenom u unosu coeff_in.

sload_podataka

Priključak za unos podataka sinkronog opterećenja. Signal koji specificira novu operaciju množenja i poništava bilo koju postojeću operaciju množenja. Ako parametar MAX_CLOCK_CYCLES_PER_RESULT ima vrijednost 1, ulazni port sload_data se zanemaruje.

Tablica 38. Izlazni portovi ALTMEMMULT

Naziv priključka

Potreban

Opis

proizlaziti[]

Izlazni port množitelja. Veličina ulaznog priključka ovisi o vrijednosti parametra WIDTH_R.

rezultat_važeći

Označava kada je izlaz važeći rezultat potpunog množenja. Ako parametar MAX_CLOCK_CYCLES_PER_RESULT ima vrijednost 1, izlazni port result_valid se ne koristi.

load_done

Pokazuje kada je novi koeficijent završio s učitavanjem. Signal load_done potvrđuje kada je novi koeficijent završio s učitavanjem. Osim ako je signal load_done visok, nijedna druga vrijednost koeficijenta ne može se učitati u memoriju.

9.5. Parametri

Sljedeća tablica ispisuje parametre za ALTMEMMULT IP jezgru.

Tablica 39.
WIDTH_D WIDTH_C

Parametri ALTMEMMULT
Naziv parametra

Vrsta Obavezno

Opis

Cijeli broj Da

Određuje širinu porta data_in[].

Cijeli broj Da

Određuje širinu porta coeff_in[]. nastavak…

Pošaljite povratne informacije

Korisnički priručnik za Intel FPGA Integer aritmetičke IP jezgre 59

9. ALTMEMMULT (Množitelj konstantnog koeficijenta temeljen na memoriji) IP Core 683490 | 2020.10.05

Naziv parametra WIDTH_R WIDTH

Dokumenti / Resursi

intel FPGA cjelobrojne aritmetičke IP jezgre [pdf] Korisnički priručnik
FPGA cjelobrojne aritmetičke IP jezgre, cjelobrojne aritmetičke IP jezgre, aritmetičke IP jezgre, IP jezgre

Reference

korisnički priručnik

FPGA cjelobrojne aritmetičke IP jezgre

Dokumenti / Resursi

Reference

Ostavite komentar

Odustani od odgovora