इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड

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एफपीजीए पूर्णांक अंकगणितीय आईपी कोर

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड
Intel® Quartus® Prime Design Suite के लिए अपडेट किया गया: 20.3

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यूजी -01063

आईडी: 683490 संस्करण: 2020.10.05

अंतर्वस्तु
अंतर्वस्तु
1. इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर …………………………………………………………………….. 5
2. एलपीएम_काउंटर (काउंटर) आईपी कोर …………………………………………………………………… .. 7 2.1। विशेषताएं ……………………………………………………………………………… 7 2.2। वेरिलॉग एचडीएल प्रोटोटाइप……………………………………………………………………………….. 8 2.3. वीएचडीएल घटक घोषणा ……………………………………………………….8 2.4। VHDL LIBRARY_USE घोषणा ……………………………………………………… 9 2.5। पोर्ट्स................................................................................................................................9 2.6। पैरामीटर्स……………………………………………………………………………… 10
3. LPM_DIVIDE (डिवाइडर) Intel FPGA IP Core………………………………………………………….. 12 3.1। विशेषताएं………………………………………………………………………………………………। 12 3.2। वेरिलोग एचडीएल प्रोटोटाइप……………………………………………………………………………… 12 3.3. VHDL घटक घोषणा………………………………………………………..13 3.4. VHDL LIBRARY_USE घोषणा ……………………………………………………। 13 3.5। पोर्ट्स …………………………………………………………………………………… 13 3.6। पैरामीटर्स………………………………………………………………………………14
4. LPM_MULT (गुणक) IP कोर …………………………………………………………………। 16 4.1। विशेषताएं………………………………………………………………………………………………। 16 4.2। वेरिलॉग एचडीएल प्रोटोटाइप………………………………………………………………… 17 4.3. VHDL घटक घोषणा………………………………………………………..17 4.4. VHDL LIBRARY_USE घोषणा ……………………………………………………। 17 4.5। सिग्नल ……………………………………………………………………………… 18 4.6। स्ट्रैटिक्स वी, एरिया वी, साइक्लोन वी, और इंटेल साइक्लोन 10 एलपी डिवाइस के लिए पैरामीटर्स... 18 4.6.1। सामान्य टैब …………………………………………………………………… 18 4.6.2। सामान्य 2 टैब………………………………………………………………… 19 4.6.3. पाइपलाइनिंग टैब …………………………………………………………………… 19 4.7। Intel Stratix 10, Intel Arria 10, और Intel Cyclone 10 GX डिवाइस के लिए पैरामीटर्स……….. 20 4.7.1. सामान्य टैब …………………………………………………………………… 20 4.7.2। सामान्य 2 टैब………………………………………………………………… 20 4.7.3. पाइपलाइनिंग …………………………………………………………………… 21
5. LPM_ADD_SUB (एडर/सबट्रेक्टर) ……………………………………………………… 22 5.1। विशेषताएं………………………………………………………………………………………………। 22 5.2। वेरिलोग एचडीएल प्रोटोटाइप……………………………………………………………………………… 23 5.3. VHDL घटक घोषणा……………………………………………………….. 23 5.4. VHDL LIBRARY_USE घोषणा ……………………………………………………। 23 5.5। बंदरगाह ……………………………………………………………………………………………… 23 5.6। पैरामीटर्स……………………………………………………………………………… 24
6. एलपीएम_कंपेयर (तुलनित्र) …………………………………………………………………… 26 6.1। विशेषताएं………………………………………………………………………………………………। 26 6.2। वेरिलॉग एचडीएल प्रोटोटाइप………………………………………………………………… 27 6.3. वीएचडीएल घटक घोषणा ………………………………………………………….. 27 6.4। VHDL LIBRARY_USE घोषणा ……………………………………………………। 27 6.5। बंदरगाह ……………………………………………………………………………………………… 27 6.6। पैरामीटर्स……………………………………………………………………………… 28

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 2

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अंतर्वस्तु

7. ALTECC (त्रुटि सुधार कोड: एनकोडर / डिकोडर) आईपी कोर ………………………………… 30
7.1। ALTECC एनकोडर सुविधाएँ …………………………………………………………………… ..31 7.2। वेरिलॉग एचडीएल प्रोटोटाइप (ALTECC_ENCODER)……………………………………………………। 32 7.3। वेरिलॉग एचडीएल प्रोटोटाइप (ALTECC_DECODER) …………………………………………। 32 7.4। VHDL घटक घोषणा (ALTECC_ENCODER) ………………………………………… 33 7.5। VHDL घटक घोषणा (ALTECC_DECODER) ………………………………………… 33 7.6। VHDL LIBRARY_USE घोषणा ……………………………………………………। 33 7.7। एनकोडर पोर्ट्स ……………………………………………………………………………… 33 7.8। डिकोडर पोर्ट्स………………………………………………………………………………34 7.9. एनकोडर पैरामीटर …………………………………………………………………… 34 7.10। डिकोडर पैरामीटर …………………………………………………………………… 35
8. इंटेल एफपीजीए गुणा योजक आईपी कोर ………………………………………………………। 36
8.1। विशेषताएं………………………………………………………………………………………………। 37 8.1.1। पूर्व-योजक ……………………………………………………………………………… 38 8.1.2। सिस्टोलिक विलंब रजिस्टर ……………………………………………………… .. 40 8.1.3। प्री-लोड कॉन्स्टेंट …………………………………………………………………… 43 8.1.4। डबल एक्युमुलेटर …………………………………………………… 43
8.2। वेरिलॉग एचडीएल प्रोटोटाइप………………………………………………………………… 44 8.3. VHDL घटक घोषणा………………………………………………………..44 8.4. VHDL LIBRARY_USE घोषणा ……………………………………………………। 44 8.5। सिग्नल ……………………………………………………………………………… 44 8.6। पैरामीटर्स………………………………………………………………………………47
8.6.1। सामान्य टैब …………………………………………………………………… 47 8.6.2। अतिरिक्त मोड टैब ……………………………………………………………….. 47 8.6.3. गुणक टैब …………………………………………………………………….. 49 8.6.4. प्रीडर टैब ……………………………………………………………………। 51 8.6.5। संचायक टैब …………………………………………………………………… 53 8.6.6। सिस्टोलिक/चेनआउट टैब ……………………………………………………। 55 8.6.7. पाइपलाइनिंग टैब ……………………………………………………… 56
9. ALTMEMMULT (मेमोरी-आधारित कॉन्स्टेंट गुणांक गुणक) आईपी कोर …………………… 57
9.1। विशेषताएं………………………………………………………………………………………………। 57 9.2। वेरिलॉग एचडीएल प्रोटोटाइप………………………………………………………………… 58 9.3. VHDL घटक घोषणा………………………………………………………..58 9.4. बंदरगाह ……………………………………………………………………………………………… 59 9.5। पैरामीटर्स ………………………………………………………………… 59
10. ALTMULT_ACCUM (गुणा-संचय) आईपी कोर ………………………………………… 61
10.1। विशेषताएं ……………………………………………………………………………… 62 10.2. वेरिलॉग एचडीएल प्रोटोटाइप………………………………………………………………………..62 10.3। वीएचडीएल घटक घोषणा ……………………………………………………… 63 10.4। VHDL LIBRARY_USE घोषणा……………………………………………………63 10.5। बंदरगाह ………………………………………………………………………………। 63 10.6। पैरामीटर्स………………………………………………………………………………. 64
11. ALTMULT_ADD (मल्टीप्लाई-एडर) आईपी कोर…………………………………………………………..69
11.1। विशेषताएँ ……………………………………………………………………………….. 71 11.2. वेरिलॉग एचडीएल प्रोटोटाइप………………………………………………………………………..72 11.3। वीएचडीएल घटक घोषणा ……………………………………………………… 72 11.4। VHDL LIBRARY_USE घोषणा……………………………………………………72

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 3

अंतर्वस्तु
11.5। बंदरगाह ………………………………………………………………………………। 72 11.6। पैरामीटर्स………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (जटिल गुणक) आईपी कोर ………………………………………… 86 12.1। जटिल गुणन ……………………………………………………………………। 86 12.2। कैनोनिकल प्रतिनिधित्व …………………………………………………………………… 87 12.3। पारंपरिक प्रतिनिधित्व ……………………………………………………। 87 12.4। विशेषताएं ……………………………………………………………………………… .. 88 12.5। वेरिलॉग एचडीएल प्रोटोटाइप………………………………………………………………………..88 12.6। वीएचडीएल घटक घोषणा ……………………………………………………… 89 12.7। VHDL LIBRARY_USE घोषणा……………………………………………………89 12.8. संकेत ………………………………………………………………………………… 89 12.9। पैरामीटर्स………………………………………………………………………………. 90
13. ALTSQRT (इंटीजर स्क्वायर रूट) आईपी कोर ……………………………………………………… 92 13.1। विशेषताएँ ……………………………………………………………………………….. 92 13.2. वेरिलॉग एचडीएल प्रोटोटाइप………………………………………………………………………..92 13.3. VHDL घटक घोषणा…………………………………………………… 93 13.4। VHDL LIBRARY_USE घोषणा……………………………………………………93 13.5. बंदरगाह ………………………………………………………………………………। 93 13.6। पैरामीटर्स………………………………………………………………………………. 94
14. PARALLEL_ADD (समानांतर योजक) आईपी कोर ……………………………………………………… .. 95 14.1। फ़ीचर ………………………………………………………………………………… 95 14.2। वेरिलॉग एचडीएल प्रोटोटाइप………………………………………………………………………..95 14.3. वीएचडीएल घटक घोषणा ……………………………………………………… 96 14.4। VHDL LIBRARY_USE घोषणा……………………………………………………96 14.5. बंदरगाह ………………………………………………………………………………। 96 14.6। पैरामीटर्स………………………………………………………………………………. 97
15. पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड दस्तावेज़ अभिलेखागार ………………………………… 98
16. Intel FPGA पूर्णांक अंकगणितीय IP कोर उपयोगकर्ता गाइड के लिए दस्तावेज़ संशोधन इतिहास…। 99

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683490 | 2020.10.05 प्रतिक्रिया भेजें

1. इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर

आप अपने डिज़ाइन में गणितीय संचालन करने के लिए Intel® FPGA पूर्णांक IP कोर का उपयोग कर सकते हैं।

ये फ़ंक्शन आपके स्वयं के कार्यों को कोड करने की तुलना में अधिक कुशल तर्क संश्लेषण और उपकरण कार्यान्वयन प्रदान करते हैं। आप अपनी डिजाइन आवश्यकताओं को समायोजित करने के लिए आईपी कोर को अनुकूलित कर सकते हैं।

Intel पूर्णांक अंकगणितीय IP कोर को निम्नलिखित दो श्रेणियों में विभाजित किया गया है: · पैरामिट्रीकृत मॉड्यूल की लाइब्रेरी (LPM) IP कोर · Intel-विशिष्ट (ALT) IP कोर

निम्न तालिका पूर्णांक अंकगणितीय IP कोर को सूचीबद्ध करती है।

तालिका 1.

आईपी कोर की सूची

आईपी कोर

एलपीएम आईपी कोर

एलपीएम_काउंटर

एलपीएम_विभाजन

एलपीएम_MULT

एलपीएम_ADD_SUB
एलपीएम_तुलना करें
इंटेल-विशिष्ट (ALT) IP कोर ALTECC

समारोह खत्मview काउंटर डिवाइडर गुणक
योजक या घटाव तुलनित्र
ईसीसी एनकोडर / डिकोडर

समर्थित डिवाइस
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
इंटेल साइक्लोन 10 GX, MAX® II, MAX V, MAX 10, स्ट्रैटिक्स® IV, स्ट्रैटिक्स V
अररिया II GX, अररिया II GZ, अररिया V, इंटेल अररिया 10, साइक्लोन IV E, साइक्लोन IV GX,
साइक्लोन वी, इंटेल साइक्लोन 10 एलपी, इंटेल साइक्लोन 10 जीएक्स, मैक्स II, मैक्स वी, मैक्स 10, स्ट्रैटिक्स IV, स्ट्रैटिक्स वी, इंटेल स्ट्रैटिक्स 10
अररिया II GX, अररिया II GZ, अररिया V, इंटेल अररिया 10, साइक्लोन IV E, साइक्लोन IV GX,
साइक्लोन वी, इंटेल साइक्लोन 10 एलपी, इंटेल साइक्लोन 10 जीएक्स, मैक्स II, मैक्स वी, मैक्स 10, स्ट्रैटिक्स IV, स्ट्रैटिक्स वी, इंटेल स्ट्रैटिक्स 10
अररिया II GX, अररिया II GZ, अररिया V, साइक्लोन IV E, साइक्लोन IV GX, साइक्लोन V, इंटेल साइक्लोन 10 एलपी, मैक्स 10, मैक्स
II, मैक्स वी, स्ट्रैटिक्स IV, स्ट्रैटिक्स वी
अररिया II GX, अररिया II GZ, अररिया V, साइक्लोन IV E, साइक्लोन IV GX, साइक्लोन V, इंटेल साइक्लोन 10 एलपी, मैक्स 10, मैक्स
II, मैक्स वी, स्ट्रैटिक्स IV, स्ट्रैटिक्स वी
अररिया II GX, अररिया II GZ, अररिया V, इंटेल अररिया 10, साइक्लोन IV E, साइक्लोन IV GX,
साइक्लोन V, Intel साइक्लोन 10 LP, Intel साइक्लोन 10 GX, MAX II, MAX V, MAX
10, स्ट्रैटिक्स IV, स्ट्रैटिक्स V जारी रहा...

इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या उसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन बिना किसी सूचना के किसी भी समय किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या दायित्व नहीं लेता है, सिवाय इसके कि इंटेल द्वारा लिखित रूप से सहमति व्यक्त की गई है। Intel ग्राहकों को सलाह दी जाती है कि किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें। *अन्य नामों और ब्रांडों पर दूसरों की संपत्ति के रूप में दावा किया जा सकता है।

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1. इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर 683490 | 2020.10.05

आईपी कोर इंटेल एफपीजीए गुणा योजक या ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

समारोह खत्मview गुणक-योजक
मेमोरी-आधारित लगातार गुणांक गुणक
गुणक-संचायक गुणक-योजक
जटिल गुणक
पूर्णांक वर्ग-मूल
समानांतर योजक

समर्थित डिवाइस
अररिया वी, स्ट्रैटिक्स वी, साइक्लोन वी, इंटेल स्ट्रैटिक्स 10, इंटेल अररिया 10, इंटेल साइक्लोन
10 जीएक्स
अररिया II GX, अररिया II GZ, अररिया V, इंटेल अररिया 10 (Intel Quartus® Prime Standard Edition), साइक्लोन IV E, साइक्लोन IV GX, साइक्लोन V, इंटेल
साइक्लोन 10 एलपी, मैक्स II, मैक्स वी, मैक्स 10, स्ट्रैटिक्स IV, स्ट्रैटिक्स वी
अररिया II GX, अररिया II GZ, साइक्लोन IV E, साइक्लोन IV GX, इंटेल साइक्लोन 10 LP, MAX 10, MAX II, MAX V, स्ट्रैटिक्स IV
अररिया II GX, अररिया II GZ, साइक्लोन IV E, साइक्लोन IV GX, Intel साइक्लोन 10 LP, MAX 10, MAX II, MAX V, स्ट्रैटिक्स IV
अररिया II GX, अररिया II GZ, इंटेल अररिया 10, अररिया V, अररिया V GZ, साइक्लोन IV E, साइक्लोन IV GX, साइक्लोन V, इंटेल
साइक्लोन 10 जीएक्स, इंटेल साइक्लोन 10 एलपी, मैक्स 10, स्ट्रैटिक्स वी, इंटेल स्ट्रैटिक्स 10
अररिया II GX, अररिया II GZ, अररिया V, इंटेल अररिया 10, साइक्लोन IV E, साइक्लोन IV GX,
साइक्लोन वी, इंटेल साइक्लोन 10 एलपी, इंटेल साइक्लोन 10 जीएक्स, मैक्स II, मैक्स वी, मैक्स
10, स्ट्रैटिक्स IV, स्ट्रैटिक्स वी
अररिया II GX, अररिया II GZ, अररिया V, इंटेल अररिया 10, साइक्लोन IV E, साइक्लोन IV GX,
साइक्लोन वी, इंटेल साइक्लोन 10 एलपी, इंटेल साइक्लोन 10 जीएक्स, मैक्स II, मैक्स वी, मैक्स
10, स्ट्रैटिक्स IV, स्ट्रैटिक्स वी

संबंधित जानकारी
· इंटेल एफपीजीए और प्रोग्राम करने योग्य उपकरण रिलीज नोट्स
· इंटेल एफपीजीए आईपी कोर का परिचय इंटेल एफपीजीए आईपी कोर के बारे में अधिक जानकारी प्रदान करता है।
फ्लोटिंग-प्वाइंट आईपी कोर यूजर गाइड इंटेल एफपीजीए फ्लोटिंग-प्वाइंट आईपी कोर के बारे में अधिक जानकारी प्रदान करता है।
· इंटेल एफपीजीए आईपी कोर का परिचय सभी इंटेल एफपीजीए आईपी कोर के बारे में सामान्य जानकारी प्रदान करता है, जिसमें आईपी कोर को पैरामीटराइज़ करना, जनरेट करना, अपग्रेड करना और सिमुलेट करना शामिल है।
· वर्जन-इंडिपेंडेंट आईपी और Qsys सिमुलेशन स्क्रिप्ट्स बनाना सिमुलेशन स्क्रिप्ट्स बनाएं जिन्हें सॉफ्टवेयर या आईपी वर्जन अपग्रेड के लिए मैन्युअल अपडेट की आवश्यकता नहीं होती है।
· आपकी परियोजना और आईपी के कुशल प्रबंधन और सुवाह्यता के लिए परियोजना प्रबंधन सर्वोत्तम अभ्यास दिशानिर्देश files.
· पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड दस्तावेज़ संग्रह पृष्ठ 98 पर पूर्णांक अंकगणितीय आईपी कोर के पिछले संस्करणों के लिए उपयोगकर्ता गाइड की एक सूची प्रदान करता है।

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 6

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683490 | 2020.10.05 प्रतिक्रिया भेजें

2. एलपीएम_काउंटर (काउंटर) आईपी कोर

चित्र 1.

LPM_COUNTER IP कोर एक बाइनरी काउंटर है जो 256 बिट तक के आउटपुट के साथ काउंटर, डाउन काउंटर और अप या डाउन काउंटर बनाता है।

निम्न चित्र LPM_COUNTER IP कोर के लिए पोर्ट दिखाता है।

LPM_COUNTER पोर्ट

एलपीएम_काउंटर

एसएससीएलआर लोड एसएसईटी डेटा []

क्यू[]

ऊपर नीचे

अदालत

aclr लोड एसेट

clk_en cnt_en सिनेमा
इंस्ट

2.1. विशेषताएं
LPM_COUNTER IP कोर निम्नलिखित विशेषताएं प्रदान करता है: · ऊपर, नीचे और ऊपर/नीचे काउंटर उत्पन्न करता है · निम्नलिखित काउंटर प्रकार उत्पन्न करता है:
- सादा बाइनरी- शून्य से शुरू होने वाली काउंटर वृद्धि या 255 से शुरू होने वाली कमी
- मापांक - उपयोगकर्ता द्वारा निर्दिष्ट मापांक मान में काउंटर वृद्धि या कमी और दोहराता है
· वैकल्पिक सिंक्रोनस क्लियर, लोड और सेट इनपुट पोर्ट को सपोर्ट करता है · वैकल्पिक एसिंक्रोनस क्लियर, लोड और सेट इनपुट पोर्ट को सपोर्ट करता है · वैकल्पिक काउंट इनेबल और क्लॉक इनेबल इनपुट पोर्ट को सपोर्ट करता है · वैकल्पिक कैरी-इन और कैरी-आउट पोर्ट को सपोर्ट करता है

आईएसओ 9001:2015 पंजीकृत

2. एलपीएम_काउंटर (काउंटर) आईपी कोर
683490 | 2020.10.05
2.2। वेरिलॉग एचडीएल प्रोटोटाइप
निम्नलिखित Verilog HDL प्रोटोटाइप Verilog Design में स्थित है File (.v) एलपीएम.वी में edasynthesis निर्देशिका।
मॉड्यूल lpm_काउंटर (क्यू, डेटा, क्लॉक, सिन, कॉउट, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq); पैरामीटर एलपीएम_टाइप = "एलपीएम_काउंटर"; पैरामीटर एलपीएम_चौड़ाई = 1; पैरामीटर lpm_modulus = 0; पैरामीटर lpm_direction = "अप्रयुक्त"; पैरामीटर lpm_avalue = "अप्रयुक्त"; पैरामीटर lpm_svalue = "अप्रयुक्त"; पैरामीटर lpm_pvalue = "अप्रयुक्त"; पैरामीटर lpm_port_updown = "PORT_CONNECTIVITY"; पैरामीटर lpm_hint = "अप्रयुक्त"; आउटपुट [एलपीएम_चौड़ाई-1:0] क्यू; आउटपुट कॉउट; आउटपुट [15:0] eq; इनपुट सिने; इनपुट [lpm_चौड़ाई-1:0] डेटा; इनपुट घड़ी, clk_en, cnt_en, अपडाउन; इनपुट संपत्ति, aclr, aload; इनपुट एससेट, एससीएलआर, लोड; endmodule
2.3। वीएचडीएल घटक घोषणा
VHDL घटक घोषणा VHDL डिज़ाइन में स्थित है File (.vhd) LPM_PACK.vhd में पुस्तकालयों vhdllpm निर्देशिका।
घटक LPM_COUNTER जेनेरिक ( LPM_WIDTH : प्राकृतिक; LPM_MODULUS : प्राकृतिक := 0; LPM_DIRECTION : string := “UNUSED”; LPM_AVALUE : string := “UNUSED”; LPM_SVALUE : string := “UNUSED”; LPM_PORT_UPDOWN : string := “PORT_CONNECTIVITY” ; LPM_PVALUE: स्ट्रिंग: = "अप्रयुक्त"; LPM_TYPE: स्ट्रिंग: = L_COUNTER; LPM_HINT: स्ट्रिंग: = "अप्रयुक्त"); पोर्ट (डेटा: std_logic_vector में (LPM_WIDTH-1 डाउनटू 0):= (अन्य =>
'0'); घड़ी : std_logic में; CLK_EN: std_logic में: = '1'; CNT_EN: std_logic में: = '1'; अद्यतन: std_logic में: = '1'; लोड: std_logic में: = '0'; एसएसईटी: std_logic में: = '0'; एससीएलआर: std_logic में: = '0'; ALOAD : std_logic में := '0'; ASET: std_logic में: = '0'; एसीएलआर : std_logic में := '0'; CIN : std_logic में := '1'; COUT : out std_logic := '0'; क्यू: आउट std_logic_vector (LPM_WIDTH-1 डाउनटू 0); EQ: बाहर std_logic_vector (15 नीचे 0));
अंत घटक;

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 8

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2. एलपीएम_काउंटर (काउंटर) आईपी कोर 683490 | 2020.10.05

2.4। VHDL LIBRARY_USE घोषणा
यदि आप VHDL घटक घोषणा का उपयोग करते हैं तो VHDL LIBRARY-USE घोषणा की आवश्यकता नहीं है।
पुस्तकालय एलपीएम; lpm.lpm_components.all का उपयोग करें;

2.5. बंदरगाह

निम्न तालिकाएँ LPM_COUNTER IP कोर के लिए इनपुट और आउटपुट पोर्ट सूचीबद्ध करती हैं।

तालिका 2.

LPM_COUNTER इनपुट पोर्ट

पोर्ट नाम

आवश्यक

विवरण

डेटा[]

नहीं

काउंटर पर समानांतर डेटा इनपुट। इनपुट पोर्ट का आकार LPM_WIDTH पैरामीटर मान पर निर्भर करता है।

घड़ी

हाँ

पॉजिटिव-एज-ट्रिगर क्लॉक इनपुट।

clk_en

नहीं

घड़ी सभी समकालिक गतिविधियों को सक्षम करने के लिए इनपुट को सक्षम करती है। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 1 है।

cnt_hi

नहीं

काउंट एनेबल इनपुट को काउंट को डिसेबल करने के लिए जब मुखरित कम हो, बिना लोड, sset, या sclr को प्रभावित किए। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 1 है।

ऊपर नीचे

नहीं

गिनती की दिशा को नियंत्रित करता है। जब उच्च (1) पर जोर दिया जाता है, तो गिनती की दिशा ऊपर होती है, और जब कम (0) पर जोर दिया जाता है, तो गिनती की दिशा नीचे होती है। यदि LPM_DIRECTION पैरामीटर का उपयोग किया जाता है, तो अपडाउन पोर्ट कनेक्ट नहीं किया जा सकता है। यदि LPM_DIRECTION का उपयोग नहीं किया जाता है, तो अपडाउन पोर्ट वैकल्पिक है। यदि छोड़ा जाता है, तो डिफ़ॉल्ट मान up (1) होता है।

सिन

नहीं

लो-ऑर्डर बिट में कैरी-इन करें। अप काउंटर के लिए, सिन इनपुट का व्यवहार है

cnt_en इनपुट के व्यवहार के समान। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 1 है

(वीसीसी)

एसीएलआर

नहीं

अतुल्यकालिक स्पष्ट इनपुट। यदि संपत्ति और aclr दोनों का उपयोग और दावा किया जाता है, तो aclr संपत्ति को ओवरराइड करता है। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 0 (अक्षम) है।

एक सेट

नहीं

अतुल्यकालिक सेट इनपुट। q[] आउटपुट को सभी 1s, या LPM_AVALUE पैरामीटर द्वारा निर्दिष्ट मान के रूप में निर्दिष्ट करता है। यदि संपत्ति और aclr पोर्ट दोनों का उपयोग किया जाता है और जोर दिया जाता है, तो aclr पोर्ट का मान संपत्ति पोर्ट के मान को ओवरराइड करता है। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 0 है, अक्षम है।

भार

नहीं

अतुल्यकालिक लोड इनपुट जो अतुल्यकालिक रूप से काउंटर को डेटा इनपुट पर मूल्य के साथ लोड करता है। जब लोड पोर्ट का उपयोग किया जाता है, तो डेटा [] पोर्ट कनेक्ट होना चाहिए। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 0 है, अक्षम है।

एससीएलआर

नहीं

सिंक्रोनस क्लियर इनपुट जो अगले सक्रिय क्लॉक एज पर काउंटर को साफ करता है। यदि sset और sclr पोर्ट दोनों का उपयोग किया जाता है और जोर दिया जाता है, तो sclr पोर्ट का मान sset पोर्ट के मान को ओवरराइड करता है। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 0 है, अक्षम है।

एससेट

नहीं

सिंक्रोनस सेट इनपुट जो काउंटर को अगले सक्रिय क्लॉक एज पर सेट करता है। q आउटपुट के मान को सभी 1s, या LPM_SVALUE पैरामीटर द्वारा निर्दिष्ट मान के रूप में निर्दिष्ट करता है। यदि sset और sclr पोर्ट दोनों का उपयोग और दावा किया जाता है,
Sclr पोर्ट का मान sset पोर्ट के मान को ओवरराइड करता है। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 0 (अक्षम) है।

भार

नहीं

सिंक्रोनस लोड इनपुट जो काउंटर को डेटा [] के साथ अगले सक्रिय क्लॉक एज पर लोड करता है। जब स्लोड पोर्ट का उपयोग किया जाता है, तो डेटा [] पोर्ट कनेक्ट होना चाहिए। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 0 (अक्षम) है।

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 9

2. एलपीएम_काउंटर (काउंटर) आईपी कोर 683490 | 2020.10.05

तालिका 3.

LPM_COUNTER आउटपुट पोर्ट

पोर्ट नाम

आवश्यक

विवरण

क्यू[]

नहीं

काउंटर से डेटा आउटपुट। आउटपुट पोर्ट का आकार इस पर निर्भर करता है

LPM_WIDTH पैरामीटर मान। या तो q[] या कम से कम eq[15..0] बंदरगाहों में से एक

जुड़ा होना चाहिए।

ईक [15..0]

नहीं

काउंटर डिकोड आउटपुट। eq[15..0] पोर्ट पैरामीटर संपादक में पहुंच योग्य नहीं है क्योंकि पैरामीटर केवल AHDL का समर्थन करता है।
या तो q[] पोर्ट या eq[] पोर्ट जुड़ा होना चाहिए। c तक eq पोर्ट का उपयोग किया जा सकता है (0 <= c <= 15)। केवल 16 निम्नतम गणना मान डिकोड किए जाते हैं। जब गणना मूल्य c होता है, तो eqc आउटपुट उच्च (1) माना जाता है। पूर्व के लिएampले, जब गिनती 0 है, eq0 = 1, जब गिनती 1 है, eq1 = 1, और जब गिनती 15 है, eq 15 = 1. 16 या उससे अधिक के गिनती मानों के लिए डीकोडेड आउटपुट को बाहरी डिकोडिंग की आवश्यकता होती है। eq[15..0] आउटपुट q[] आउटपुट के अतुल्यकालिक हैं।

अदालत

नहीं

काउंटर के MSB बिट का कैरी-आउट पोर्ट। एक बड़ा काउंटर बनाने के लिए इसका उपयोग दूसरे काउंटर से कनेक्ट करने के लिए किया जा सकता है।

2.6। पैरामीटर

निम्न तालिका LPM_COUNTER IP कोर के लिए पैरामीटर सूचीबद्ध करती है।

तालिका 4.

LPM_COUNTER पैरामीटर

मापदण्ड नाम

प्रकार

एलपीएम_WIDTH

पूर्णांक

एलपीएम_दिशा

डोरी

LPM_MODULUS LPM_AVALUE

पूर्णांक
पूर्णांक / स्ट्रिंग

LPM_SVALUE LPM_HINT

पूर्णांक / स्ट्रिंग
डोरी

एलपीएम_TYPE

डोरी

आवश्यक हाँ नहीं नहीं नहीं
नहीं - नहीं
नहीं

विवरण
डेटा [] और क्यू [] बंदरगाहों की चौड़ाई निर्दिष्ट करता है, यदि उनका उपयोग किया जाता है।
मान UP, DOWN और UNUSED हैं। यदि LPM_DIRECTION पैरामीटर का उपयोग किया जाता है, तो अपडाउन पोर्ट कनेक्ट नहीं किया जा सकता है। जब अपडाउन पोर्ट कनेक्ट नहीं होता है, तो LPM_DIRECTION पैरामीटर डिफ़ॉल्ट मान UP होता है।
अधिकतम गिनती, प्लस वन। काउंटर के चक्र में अद्वितीय राज्यों की संख्या। यदि लोड मान LPM_MODULUS पैरामीटर से बड़ा है, तो काउंटर का व्यवहार निर्दिष्ट नहीं है।
लगातार मूल्य जो तब लोड होता है जब संपत्ति का दावा उच्च होता है। यदि निर्दिष्ट मान इससे बड़ा या इसके बराबर है काउंटर का व्यवहार एक अपरिभाषित (एक्स) तर्क स्तर है, जहां LPM_MODULUS है, यदि मौजूद है, या 2 ^ LPM_WIDTH है। Intel अनुशंसा करता है कि आप इस मान को AHDL डिज़ाइन के लिए दशमलव संख्या के रूप में निर्दिष्ट करें।
लगातार मूल्य जो क्लॉक पोर्ट के बढ़ते किनारे पर लोड होता है जब sset पोर्ट को उच्च घोषित किया जाता है। Intel अनुशंसा करता है कि आप इस मान को AHDL डिज़ाइन के लिए दशमलव संख्या के रूप में निर्दिष्ट करें।
जब आप VHDL डिज़ाइन में पैरामिट्रीकृत मॉड्यूल (LPM) फ़ंक्शन की लाइब्रेरी को तुरंत चालू करते हैं File (.vhd), इंटेल-विशिष्ट पैरामीटर निर्दिष्ट करने के लिए आपको LPM_HINT पैरामीटर का उपयोग करना चाहिए। पूर्व के लिएample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = YES"
डिफ़ॉल्ट मान अप्रयुक्त है।
VHDL डिज़ाइन में पैरामिट्रीकृत मॉड्यूल (LPM) इकाई नाम की लाइब्रेरी की पहचान करता है files.
जारी…

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 10

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2. एलपीएम_काउंटर (काउंटर) आईपी कोर 683490 | 2020.10.05

पैरामीटर नाम INTENDED_DEVICE_FAMILY CARRY_CNT_EN
लैबवाइड_एससीएलआर
एलपीएम_पोर्ट_अपडाउन

स्ट्रिंग स्ट्रिंग टाइप करें
डोरी
डोरी

आवश्यक संख्या नहीं
नहीं
नहीं

विवरण
इस पैरामीटर का उपयोग मॉडलिंग और व्यवहार सिमुलेशन उद्देश्यों के लिए किया जाता है। इस पैरामीटर का उपयोग मॉडलिंग और व्यवहार सिमुलेशन उद्देश्यों के लिए किया जाता है। पैरामीटर संपादक इस पैरामीटर के मान की गणना करता है।
इंटेल-विशिष्ट पैरामीटर। VHDL डिज़ाइन में CARRY_CNT_EN पैरामीटर निर्दिष्ट करने के लिए आपको LPM_HINT पैरामीटर का उपयोग करना चाहिए fileएस। मान स्मार्ट, चालू, बंद और अप्रयुक्त हैं। कैरी चेन के माध्यम से cnt_en सिग्नल को प्रसारित करने के लिए LPM_COUNTER फ़ंक्शन को सक्षम करता है। कुछ मामलों में, CARRY_CNT_EN पैरामीटर सेटिंग का गति पर थोड़ा प्रभाव पड़ सकता है, इसलिए हो सकता है कि आप इसे बंद करना चाहें। डिफ़ॉल्ट मान SMART है, जो आकार और गति के बीच सर्वोत्तम संतुलन प्रदान करता है।
इंटेल-विशिष्ट पैरामीटर। VHDL डिज़ाइन में LABWIDE_SCLR पैरामीटर निर्दिष्ट करने के लिए आपको LPM_HINT पैरामीटर का उपयोग करना चाहिए fileएस। मान चालू, बंद या अप्रयुक्त हैं। डिफ़ॉल्ट मान पर है। आपको अप्रचलित उपकरण परिवारों में पाई जाने वाली LABwide sclr सुविधा के उपयोग को अक्षम करने की अनुमति देता है। इस विकल्प को बंद करने से आंशिक रूप से भरे एलएबी का पूरी तरह से उपयोग करने की संभावना बढ़ जाती है, और इस प्रकार एससीएलआर पूर्ण एलएबी पर लागू नहीं होने पर उच्च तर्क घनत्व की अनुमति दे सकता है। यह पैरामीटर पश्च संगतता के लिए उपलब्ध है, और इंटेल अनुशंसा करता है कि आप इस पैरामीटर का उपयोग न करें।
अपडाउन इनपुट पोर्ट के उपयोग को निर्दिष्ट करता है। यदि छोड़ा गया है तो डिफ़ॉल्ट मान PORT_CONNECTIVITY है। जब पोर्ट वैल्यू को PORT_USED पर सेट किया जाता है, तो पोर्ट को इस्तेमाल किया हुआ माना जाता है। जब पोर्ट वैल्यू को PORT_UNUSED पर सेट किया जाता है, तो पोर्ट को अप्रयुक्त माना जाता है। जब पोर्ट मान PORT_CONNECTIVITY पर सेट होता है, तो पोर्ट कनेक्टिविटी की जाँच करके पोर्ट उपयोग निर्धारित किया जाता है।

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 11

683490 | 2020.10.05 प्रतिक्रिया भेजें

3. एलपीएम_डिवाइड (डिवाइडर) इंटेल एफपीजीए आईपी कोर

चित्र 2.

LPM_DIVIDE Intel FPGA IP कोर भागफल और शेषफल उत्पन्न करने के लिए अंश इनपुट मान को भाजक इनपुट मान से विभाजित करने के लिए विभाजक को लागू करता है।

निम्न चित्र LPM_DIVIDE IP कोर के लिए पोर्ट दिखाता है।

LPM_DIVIDE पोर्ट

एलपीएम_विभाजन

संख्या [] मूल्य [] घड़ी

भागफल [] शेष []

clen aclr

इंस्ट

3.1. विशेषताएं
LPM_DIVIDE IP कोर निम्नलिखित विशेषताएं प्रदान करता है: · एक विभाजक उत्पन्न करता है जो अंश इनपुट मान को भाजक इनपुट से विभाजित करता है
भागफल और शेषफल उत्पन्न करने के लिए मूल्य। · 1 बिट्स की डेटा चौड़ाई का समर्थन करता है। · अंश दोनों के लिए हस्ताक्षरित और अहस्ताक्षरित डेटा प्रतिनिधित्व प्रारूप का समर्थन करता है
और भाजक मान। · क्षेत्र या गति अनुकूलन का समर्थन करता है। · सकारात्मक शेष आउटपुट निर्दिष्ट करने का विकल्प प्रदान करता है| · पाइपलाइनिंग कॉन्फ़िगर करने योग्य आउटपुट विलंबता का समर्थन करता है। · वैकल्पिक अतुल्यकालिक स्पष्ट और घड़ी सक्षम बंदरगाहों का समर्थन करता है।

3.2। वेरिलॉग एचडीएल प्रोटोटाइप
निम्नलिखित Verilog HDL प्रोटोटाइप Verilog Design में स्थित है File (.v) एलपीएम.वी में edasynthesis निर्देशिका।
मॉड्यूल lpm_divide (भागफल, रहना, अंक, denom, घड़ी, clken, aclr); पैरामीटर lpm_type = "lpm_divide"; पैरामीटर एलपीएम_विड्थएन = 1; पैरामीटर एलपीएम_विड्थडी = 1; पैरामीटर lpm_nrepresentation = "अहस्ताक्षरित"; पैरामीटर lpm_drepresentation = "अहस्ताक्षरित"; पैरामीटर lpm_remainderpositive = "TRUE"; पैरामीटर lpm_pipeline = 0;

आईएसओ 9001:2015 पंजीकृत

3. LPM_DIVIDE (डिवाइडर) इंटेल FPGA IP कोर 683490 | 2020.10.05

पैरामीटर lpm_hint = "अप्रयुक्त"; इनपुट घड़ी; इनपुट क्लेन; इनपुट aclr; इनपुट [lpm_widthn-1:0] संख्या; इनपुट [lpm_widthd-1:0] मूल्य; आउटपुट [lpm_widthn-1:0] भागफल; आउटपुट [lpm_widthd-1:0] शेष; endmodule

3.3। वीएचडीएल घटक घोषणा
VHDL घटक घोषणा VHDL डिज़ाइन में स्थित है File (.vhd) LPM_PACK.vhd में पुस्तकालयों vhdllpm निर्देशिका।
घटक LPM_DIVIDE सामान्य (LPM_WIDTHN : प्राकृतिक; LPM_WIDTHD : प्राकृतिक;
LPM_NREPRESENTATION: स्ट्रिंग: = "अहस्ताक्षरित"; LPM_DREPRESENTATION: स्ट्रिंग: = "अहस्ताक्षरित"; एलपीएम_पाइपलाइन : प्राकृतिक := 0; LPM_TYPE : स्ट्रिंग := L_DIVIDE; LPM_HINT: स्ट्रिंग: = "अप्रयुक्त"); बंदरगाह (संख्या: std_logic_vector में (LPM_WIDTHN-1 नीचे 0); DENOM: std_logic_vector में (LPM_WIDTHD-1 नीचे 0); ACLR: std_logic में: = '0'; घड़ी: std_logic में: = '0'; CLKEN: std_logic में : = '1'; भागफल: बाहर std_logic_vector (LPM_WIDTHN-1 नीचे 0); शेष: बाहर std_logic_vector (LPM_WIDTHD-1 नीचे 0)); अंत घटक;

3.4। VHDL LIBRARY_USE घोषणा
यदि आप VHDL घटक घोषणा का उपयोग करते हैं तो VHDL LIBRARY-USE घोषणा की आवश्यकता नहीं है।
पुस्तकालय एलपीएम; lpm.lpm_components.all का उपयोग करें;

3.5. बंदरगाह

निम्न तालिकाएँ LPM_DIVIDE IP कोर के लिए इनपुट और आउटपुट पोर्ट सूचीबद्ध करती हैं।

तालिका 5.

LPM_DIVIDE इनपुट पोर्ट

पोर्ट नाम

आवश्यक

अंक []

हाँ

संप्रदाय []

हाँ

विवरण
न्यूमरेटर डेटा इनपुट। इनपुट पोर्ट का आकार LPM_WIDTHN पैरामीटर मान पर निर्भर करता है।
भाजक डेटा इनपुट। इनपुट पोर्ट का आकार LPM_WIDTHD पैरामीटर मान पर निर्भर करता है।
जारी…

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 13

3. LPM_DIVIDE (डिवाइडर) इंटेल FPGA IP कोर 683490 | 2020.10.05

पोर्ट का नाम क्लॉक क्लकेन
एसीएलआर

आवश्यक संख्या नहीं
नहीं

विवरण
पाइपलाइनयुक्त उपयोग के लिए क्लॉक इनपुट। 0 (डिफ़ॉल्ट) के अलावा LPM_PIPELINE मानों के लिए, क्लॉक पोर्ट सक्षम होना चाहिए।
घड़ी पाइपलाइन के उपयोग को सक्षम करती है। जब क्लकेन पोर्ट को उच्च घोषित किया जाता है, तो डिवीजन ऑपरेशन होता है। सिग्नल कम होने पर कोई काम नहीं होता है। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 1 है।
एसिंक्रोनस क्लियर पोर्ट का उपयोग किसी भी समय पाइपलाइन को सभी '0' एसिंक्रोनस रूप से क्लॉक इनपुट पर रीसेट करने के लिए किया जाता है।

तालिका 6.

LPM_DIVIDE आउटपुट पोर्ट

पोर्ट नाम

आवश्यक

विवरण

लब्धि[]

हाँ

डेटा आउटपुट। आउटपुट पोर्ट का आकार LPM_WIDTHN पर निर्भर करता है

पैरामीटर मान.

अवशेष[]

हाँ

डेटा आउटपुट। आउटपुट पोर्ट का आकार LPM_WIDTHD पर निर्भर करता है

पैरामीटर मान.

3.6। पैरामीटर

निम्न तालिका LPM_DIVIDE Intel FPGA IP कोर के लिए पैरामीटर सूचीबद्ध करती है।

मापदण्ड नाम

प्रकार

आवश्यक

विवरण

एलपीएम_WIDTHN

पूर्णांक

हाँ

संख्या [] और की चौड़ाई निर्दिष्ट करता है

भागफल [] बंदरगाहों। मान 1 से 64 हैं।

एलपीएम_WIDTHD

पूर्णांक

हाँ

denom[] और की चौड़ाई निर्दिष्ट करता है

रहना [] बंदरगाह। मान 1 से 64 हैं।

LPM_NREPRESENTATION LPM_DREPRESENTATION

स्ट्रिंग स्ट्रिंग

नहीं

अंश इनपुट का संकेत प्रतिनिधित्व।

मान हस्ताक्षरित और अहस्ताक्षरित हैं। जब यह

पैरामीटर SIGNED, डिवाइडर पर सेट है

संख्या [] इनपुट को हस्ताक्षरित दो के रूप में व्याख्या करता है

पूरक होना।

नहीं

भाजक इनपुट का संकेत प्रतिनिधित्व।

मान हस्ताक्षरित और अहस्ताक्षरित हैं। जब यह

पैरामीटर SIGNED, डिवाइडर पर सेट है

denom[] इनपुट को हस्ताक्षरित दो के रूप में व्याख्या करता है

पूरक होना।

एलपीएम_TYPE

डोरी

नहीं

पैरामिट्रीकृत के पुस्तकालय की पहचान करता है

वीएचडीएल डिजाइन में मॉड्यूल (एलपीएम) इकाई का नाम

fileएस (.वीएचडी)।

एलपीएम_HINT

डोरी

नहीं

जब आप किसी लाइब्रेरी को इंस्टेंट करते हैं

पैरामिट्रीकृत मॉड्यूल (LPM) एक में कार्य करता है

वीएचडीएल डिजाइन File (.vhd), आपको इसका उपयोग करना चाहिए

Intel निर्दिष्ट करने के लिए LPM_HINT पैरामीटर-

विशिष्ट पैरामीटर। पूर्व के लिएampले: LPM_HINT

= "CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = हाँ"

डिफ़ॉल्ट मान अप्रयुक्त है।

एलपीएम_REMAINDERPOSITIVE

डोरी

नहीं

इंटेल-विशिष्ट पैरामीटर। आपको जरूर इस्तेमाल करना चाहिए

निर्दिष्ट करने के लिए LPM_HINT पैरामीटर

LPM_REMAINDERPOSITIVE पैरामीटर में

वीएचडीएल डिजाइन fileएस। मान TRUE या FALSE हैं।

यदि यह पैरामीटर TRUE पर सेट है, तो

शेष का मान [] पोर्ट अधिक होना चाहिए

जारी…

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 14

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3. LPM_DIVIDE (डिवाइडर) इंटेल FPGA IP कोर 683490 | 2020.10.05

मापदण्ड नाम

प्रकार

अधिकतम गति

पूर्णांक

एलपीएम_पाइपलाइन

पूर्णांक

इरादा_DEVICE_परिवार SKIP_BITS

स्ट्रिंग पूर्णांक

आवश्यक संख्या
नहीं, नहीं, नहीं

विवरण
शून्य से या उसके बराबर। यदि यह पैरामीटर TRUE पर सेट है, तो शेष [] पोर्ट का मान या तो शून्य है, या मान एक ही चिह्न है, सकारात्मक या नकारात्मक, अंक पोर्ट के मान के रूप में। क्षेत्र को कम करने और गति में सुधार करने के लिए, इंटेल इस पैरामीटर को संचालन में TRUE पर सेट करने की अनुशंसा करता है जहां शेष सकारात्मक होना चाहिए या जहां शेष महत्वहीन है।
इंटेल-विशिष्ट पैरामीटर। VHDL डिज़ाइन में MAXIMIZE_SPEED पैरामीटर निर्दिष्ट करने के लिए आपको LPM_HINT पैरामीटर का उपयोग करना चाहिए fileएस। मान [0..9] हैं। यदि उपयोग किया जाता है, तो इंटेल क्वार्टस प्राइम सॉफ़्टवेयर नियमितता के बजाय गति के लिए LPM_DIVIDE फ़ंक्शन के एक विशिष्ट उदाहरण को अनुकूलित करने का प्रयास करता है, और अनुकूलन तकनीक तर्क विकल्प की सेटिंग को ओवरराइड करता है। यदि MAXIMIZE_SPEED का उपयोग नहीं किया जाता है, तो इसके बजाय अनुकूलन तकनीक विकल्प के मान का उपयोग किया जाता है। यदि MAXIMIZE_SPEED का मान 6 या अधिक है, तो कंपाइलर कैरी चेन का उपयोग करके LPM_DIVIDE IP कोर को उच्च गति के लिए अनुकूलित करता है; यदि मान 5 या उससे कम है, तो संकलक बिना जंजीरों के डिजाइन को लागू करता है।
भागफल [] और बने रहें [] आउटपुट से जुड़े विलंबता के घड़ी चक्रों की संख्या निर्दिष्ट करता है। शून्य (0) का मान इंगित करता है कि कोई विलंबता मौजूद नहीं है, और यह कि विशुद्ध रूप से संयोजन कार्य तत्काल है। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 0 (गैर-पाइपलाइन) है। आप LPM_PIPELINE पैरामीटर के लिए कोई मान निर्दिष्ट नहीं कर सकते जो LPM_WIDTHN से अधिक हो।
इस पैरामीटर का उपयोग मॉडलिंग और व्यवहार सिमुलेशन उद्देश्यों के लिए किया जाता है। पैरामीटर संपादक इस पैरामीटर के मान की गणना करता है।
LPM_DIVIDE IP कोर को अग्रणी GND की संख्या प्रदान करके अग्रणी बिट्स पर तर्क को अनुकूलित करने के लिए अधिक कुशल भिन्नात्मक बिट विभाजन की अनुमति देता है। इस पैरामीटर के भागफल आउटपुट पर अग्रणी GND की संख्या निर्दिष्ट करें।

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 15

683490 | 2020.10.05 प्रतिक्रिया भेजें

4. LPM_MULT (गुणक) IP कोर

चित्र 3.

LPM_MULT IP कोर एक उत्पाद को आउटपुट के रूप में बनाने के लिए दो इनपुट डेटा मानों को गुणा करने के लिए एक गुणक लागू करता है।

निम्न चित्र LPM_MULT IP कोर के लिए पोर्ट दिखाता है।

एलपीएम_मल्टी पोर्ट्स

LPM_MULT क्लॉक डेटाए[] परिणाम[] डेटाब[] एसीएलआर/एससीएलआर क्लकेन
इंस्ट

संबंधित जानकारी पृष्ठ 71 पर सुविधाएँ

4.1. विशेषताएं
LPM_MULT IP कोर निम्नलिखित विशेषताएं प्रदान करता है: एक गुणक उत्पन्न करता है जो दो इनपुट डेटा मानों को गुणा करता है · 1 बिट्स की डेटा चौड़ाई का समर्थन करता है · हस्ताक्षरित और अहस्ताक्षरित डेटा प्रतिनिधित्व प्रारूप का समर्थन करता है · क्षेत्र या गति अनुकूलन का समर्थन करता है · विन्यास योग्य आउटपुट विलंबता के साथ पाइपलाइनिंग का समर्थन करता है · एक प्रदान करता है समर्पित डिजिटल सिग्नल प्रोसेसिंग (डीएसपी) में कार्यान्वयन के लिए विकल्प
ब्लॉक सर्किट्री या लॉजिक एलिमेंट्स (LEs)
डीएसपी ब्लॉकों के कैस्केडिंग के परिणामस्वरूप एक प्रदर्शन प्रभाव होगा। · वैकल्पिक अतुल्यकालिक स्पष्ट और घड़ी सक्षम इनपुट पोर्ट का समर्थन करता है · Intel Stratix 10, Intel Arria 10 और Intel Cyclone 10 GX उपकरणों के लिए वैकल्पिक तुल्यकालिक स्पष्ट का समर्थन करता है

आईएसओ 9001:2015 पंजीकृत

4. LPM_MULT (गुणक) IP कोर 683490 | 2020.10.05
4.2। वेरिलॉग एचडीएल प्रोटोटाइप
निम्नलिखित Verilog HDL प्रोटोटाइप Verilog Design में स्थित है File (.v) एलपीएम.वी में edasynthesis निर्देशिका।
मॉड्यूल lpm_mult (परिणाम, dataa, datab, योग, घड़ी, clken, aclr) पैरामीटर lpm_type = "lpm_mult"; पैरामीटर एलपीएम_विड्था = 1; पैरामीटर एलपीएम_विड्थबी = 1; पैरामीटर एलपीएम_विड्थ = 1; पैरामीटर एलपीएम_विड्थपी = 1; पैरामीटर lpm_representation = "अहस्ताक्षरित"; पैरामीटर lpm_pipeline = 0; पैरामीटर lpm_hint = "अप्रयुक्त"; इनपुट घड़ी; इनपुट क्लेन; इनपुट aclr; इनपुट [lpm_widtha-1:0] डेटा; इनपुट [lpm_widthb-1:0] डेटाब; इनपुट [lpm_चौड़ाई-1:0] योग; आउटपुट [lpm_widthp-1:0] परिणाम; endmodule
4.3। वीएचडीएल घटक घोषणा
VHDL घटक घोषणा VHDL डिज़ाइन में स्थित है File (.vhd) LPM_PACK.vhd में पुस्तकालयों vhdllpm निर्देशिका।
घटक LPM_MULT सामान्य ( LPM_WIDTHA : प्राकृतिक; LPM_WIDTHB : प्राकृतिक; LPM_WIDTHS : प्राकृतिक := 1; LPM_WIDTHP : प्राकृतिक;
LPM_REPRESENTATION: स्ट्रिंग: = "अहस्ताक्षरित"; एलपीएम_पाइपलाइन : प्राकृतिक := 0; LPM_TYPE: स्ट्रिंग: = L_MULT; LPM_HINT: स्ट्रिंग: = "अप्रयुक्त"); बंदरगाह (डेटा: std_logic_vector में (LPM_WIDTHA-1 नीचे 0); डेटाब: std_logic_vector में (LPM_WIDTHB-1 नीचे 0); एसीएलआर: std_logic में: = '0'; घड़ी: std_logic में: = '0'; CLKEN: std_logic में : = '1'; योग: std_logic_vector में (LPM_WIDTHS-1 नीचे 0) := (अन्य => '0'); परिणाम: बाहर std_logic_vector (LPM_WIDTHP-1 नीचे 0)); अंत घटक;
4.4। VHDL LIBRARY_USE घोषणा
यदि आप VHDL घटक घोषणा का उपयोग करते हैं तो VHDL LIBRARY-USE घोषणा की आवश्यकता नहीं है।
पुस्तकालय एलपीएम; lpm.lpm_components.all का उपयोग करें;

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 17

4. LPM_MULT (गुणक) IP कोर 683490 | 2020.10.05

4.5. सिग्नल

तालिका 7.

LPM_MULT इनपुट सिग्नल

सिग्नल का नाम

आवश्यक

विवरण

डेटा []

हाँ

डेटा इनपुट।

Intel Stratix 10, Intel Arria 10, और Intel Cyclone 10 GX उपकरणों के लिए, इनपुट सिग्नल का आकार Dataa चौड़ाई पैरामीटर मान पर निर्भर करता है।

पुराने और Intel Cyclone 10 LP उपकरणों के लिए, इनपुट सिग्नल का आकार LPM_WIDTHA पैरामीटर मान पर निर्भर करता है।

डाटाब []

हाँ

डेटा इनपुट।

Intel Stratix 10, Intel Arria 10, और Intel Cyclone 10 GX उपकरणों के लिए, इनपुट सिग्नल का आकार डेटाब चौड़ाई पैरामीटर मान पर निर्भर करता है।

पुराने और Intel Cyclone 10 LP उपकरणों के लिए, इनपुट सिग्नल का आकार निर्भर करता है

LPM_WIDTHB पैरामीटर मान पर।

घड़ी

नहीं

पाइपलाइनयुक्त उपयोग के लिए क्लॉक इनपुट।

पुराने और Intel Cyclone 10 LP उपकरणों के लिए, क्लॉक सिग्नल को 0 (डिफ़ॉल्ट) के अलावा LPM_PIPELINE मानों के लिए सक्षम होना चाहिए।

Intel Stratix 10, Intel Arria 10, और Intel Cyclone 10 GX उपकरणों के लिए, यदि विलंबता मान 1 (डिफ़ॉल्ट) के अलावा अन्य है, तो क्लॉक सिग्नल सक्षम होना चाहिए।

clken

नहीं

पाइपलाइन के उपयोग के लिए घड़ी सक्षम। जब क्लेन सिग्नल उच्च जोर दिया जाता है, तो

योजक/घटाव ऑपरेशन होता है। सिग्नल कम होने पर कोई ऑपरेशन नहीं

होता है। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 1 है।

ए सी एल आर एस सी एल आर

नहीं

अतुल्यकालिक स्पष्ट संकेत किसी भी समय पाइपलाइन को सभी 0s पर रीसेट करने के लिए उपयोग किया जाता है,

अतुल्यकालिक रूप से घड़ी संकेत के लिए। पाइपलाइन एक अपरिभाषित (एक्स) के लिए प्रारंभ होती है

तर्क स्तर। आउटपुट एक सुसंगत, लेकिन गैर-शून्य मान हैं।

नहीं

पाइपलाइन को सभी 0s पर रीसेट करने के लिए किसी भी समय सिंक्रोनस क्लियर सिग्नल का उपयोग किया जाता है,

घड़ी के संकेत के साथ समकालिक रूप से। पाइपलाइन एक अपरिभाषित (एक्स) के लिए प्रारंभ होती है

तर्क स्तर। आउटपुट एक सुसंगत, लेकिन गैर-शून्य मान हैं।

तालिका 8.

LPM_MULT आउटपुट सिग्नल

संकेत नाम

आवश्यक

विवरण

नतीजा[]

हाँ

डेटा आउटपुट.

पुराने और Intel Cyclone 10 LP उपकरणों के लिए, आउटपुट सिग्नल का आकार LPM_WIDTHP पैरामीटर मान पर निर्भर करता है। यदि LPM_WIDTHP <अधिकतम (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) या (LPM_WIDTHA + LPM_WIDTHS), तो केवल LPM_WIDTHP MSB मौजूद हैं।

Intel Stratix 10, Intel Arria 10 और Intel Cyclone 10 GX के लिए, आउटपुट सिग्नल का आकार परिणाम चौड़ाई पैरामीटर पर निर्भर करता है।

4.6। Stratix V, Arria V, Cyclone V, और Intel Cyclone 10 LP डिवाइसेस के लिए पैरामीटर्स

4.6.1। सामान्य टैब

तालिका 9.

सामान्य टैब

पैरामीटर

कीमत

गुणक विन्यास

'डेटाब' इनपुट द्वारा 'डेटा' इनपुट को गुणा करें

डिफ़ॉल्ट मान

विवरण

'डेटाब' इनपुट द्वारा 'डेटा' इनपुट को गुणा करें

गुणक के लिए वांछित विन्यास का चयन करें।
जारी…

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 18

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4. LPM_MULT (गुणक) IP कोर 683490 | 2020.10.05

पैरामीटर
'डेटा' इनपुट कितना चौड़ा होना चाहिए? 'डेटाब' इनपुट कितना चौड़ा होना चाहिए? 'परिणाम' आउटपुट की चौड़ाई कैसे निर्धारित की जानी चाहिए? चौड़ाई सीमित करें

कीमत
'डेटा' इनपुट को अपने आप से गुणा करें (स्क्वायरिंग ऑपरेशन)
1 - 256 बिट्स

डिफ़ॉल्ट मान

विवरण

8 बिट्स

डेटा [] पोर्ट की चौड़ाई निर्दिष्ट करें।

1 - 256 बिट्स

8 बिट्स

डेटाब [] पोर्ट की चौड़ाई निर्दिष्ट करें।

स्वचालित रूप से चौड़ाई की गणना करें चौड़ाई सीमित करें
1 - 512 बिट्स

स्वचालित रूप से चौड़ाई की गणना करें

परिणाम [] पोर्ट की चौड़ाई निर्धारित करने के लिए वांछित विधि का चयन करें।

16 बिट्स

परिणाम [] पोर्ट की चौड़ाई निर्दिष्ट करें।
यह मान केवल तभी प्रभावी होगा जब आप प्रकार पैरामीटर में चौड़ाई सीमित करें चुनेंगे।

4.6.2। सामान्य 2 टैब

तालिका 10. सामान्य 2 टैब

पैरामीटर

कीमत

डेटाब इनपुट

क्या 'डाटाब' इनपुट बस का निरंतर मूल्य है?

नहीं हां

गुणन प्रकार

किस प्रकार का

अहस्ताक्षरित

क्या आप गुणा करना चाहते हैं? पर हस्ताक्षर किए

कार्यान्वयन

किस गुणक कार्यान्वयन का उपयोग किया जाना चाहिए?

डिफ़ॉल्ट कार्यान्वयन का प्रयोग करें
समर्पित मल्टीप्लायर सर्किटरी का उपयोग करें (सभी परिवारों के लिए उपलब्ध नहीं)
तर्क तत्वों का प्रयोग करें

डिफ़ॉल्ट मान

विवरण

नहीं

के स्थिर मान को निर्दिष्ट करने के लिए हाँ का चयन करें

'डाटाब' इनपुट बस, यदि कोई हो।

अहस्ताक्षरित

डेटा [] और डेटाब [] इनपुट दोनों के लिए प्रतिनिधित्व प्रारूप निर्दिष्ट करें।

डिफ़ॉल्ट कार्यान्वयन आयन का प्रयोग करें

परिणाम [] पोर्ट की चौड़ाई निर्धारित करने के लिए वांछित विधि का चयन करें।

4.6.3। पाइपलाइनिंग टैब

तालिका 11. पाइपलाइनिंग टैब

पैरामीटर

क्या आप नंबर को पाइपलाइन करना चाहते हैं?

समारोह?

हाँ

कीमत

एक 'एसीएलआर' बनाएं

—

अतुल्यकालिक स्पष्ट बंदरगाह

डिफ़ॉल्ट मान

विवरण

नहीं

पाइपलाइन रजिस्टर को सक्षम करने के लिए हां का चयन करें

गुणक का आउटपुट और वांछित निर्दिष्ट करें

घड़ी चक्र में आउटपुट विलंबता। सक्षम कर रहा है

पाइपलाइन रजिस्टर अतिरिक्त विलंबता जोड़ता है

आउटपुट.

अनियंत्रित

पाइपलाइन रजिस्टर के लिए एसिंक्रोनस क्लीयर का उपयोग करने के लिए aclr पोर्ट को सक्षम करने के लिए इस विकल्प का चयन करें।
जारी…

प्रतिक्रिया भेजें

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 19

4. LPM_MULT (गुणक) IP कोर 683490 | 2020.10.05

पैरामीटर
एक 'क्लेन' क्लॉक इनेबल क्लॉक बनाएं
अनुकूलन
आप किस प्रकार का अनुकूलन चाहते हैं?

मूल्य -
डिफ़ॉल्ट गति क्षेत्र

डिफ़ॉल्ट मान

विवरण

अनियंत्रित

पाइपलाइन रजिस्टर के क्लॉक पोर्ट के लिए सक्रिय हाई क्लॉक सक्षम निर्दिष्ट करता है

गलती करना

IP कोर के लिए वांछित अनुकूलन निर्दिष्ट करें।
आईपी कोर के लिए सबसे अच्छा अनुकूलन निर्धारित करने के लिए इंटेल क्वार्टस प्राइम सॉफ्टवेयर को अनुमति देने के लिए डिफ़ॉल्ट का चयन करें।

4.7। Intel Stratix 10, Intel Arria 10, और Intel Cyclone 10 GX उपकरणों के लिए पैरामीटर

4.7.1। सामान्य टैब

तालिका 12. सामान्य टैब

पैरामीटर

कीमत

डिफ़ॉल्ट मान

विवरण

गुणक विन्यास प्रकार
डेटा पोर्ट चौड़ाई

'डेटाब' इनपुट द्वारा 'डेटा' इनपुट को गुणा करें
'डेटा' इनपुट को अपने आप से गुणा करें (स्क्वायरिंग ऑपरेशन)

'डेटाब' इनपुट द्वारा 'डेटा' इनपुट को गुणा करें

गुणक के लिए वांछित विन्यास का चयन करें।

डेटा चौड़ाई

1 - 256 बिट्स

8 बिट्स

डेटा [] पोर्ट की चौड़ाई निर्दिष्ट करें।

डेटाब चौड़ाई

1 - 256 बिट्स

8 बिट्स

डेटाब [] पोर्ट की चौड़ाई निर्दिष्ट करें।

'परिणाम' आउटपुट की चौड़ाई कैसे निर्धारित की जानी चाहिए?

प्रकार

स्वचालित रूप से चौड़ाई की गणना करें
चौड़ाई सीमित करें

स्वचालित रूप से चौड़ाई की गणना करें

परिणाम [] पोर्ट की चौड़ाई निर्धारित करने के लिए वांछित विधि का चयन करें।

कीमत

1 - 512 बिट्स

16 बिट्स

परिणाम की चौड़ाई

1 - 512 बिट्स

—

परिणाम [] पोर्ट की प्रभावी चौड़ाई प्रदर्शित करता है।

4.7.2। सामान्य 2 टैब

तालिका 13. सामान्य 2 टैब

पैरामीटर

डेटाब इनपुट

क्या 'डाटाब' इनपुट बस का निरंतर मूल्य है?

नहीं हां

कीमत

डिफ़ॉल्ट मान

विवरण

नहीं

के स्थिर मान को निर्दिष्ट करने के लिए हाँ का चयन करें

'डाटाब' इनपुट बस, यदि कोई हो।

जारी…

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 20

प्रतिक्रिया भेजें

4. LPM_MULT (गुणक) IP कोर 683490 | 2020.10.05

पैरामीटर

कीमत

0 से अधिक कोई भी मान

गुणन प्रकार

किस प्रकार का

अहस्ताक्षरित

क्या आप गुणा करना चाहते हैं? पर हस्ताक्षर किए

कार्यान्वयन शैली

किस गुणक कार्यान्वयन का उपयोग किया जाना चाहिए?

डिफ़ॉल्ट कार्यान्वयन का प्रयोग करें
समर्पित गुणक सर्किट्री का प्रयोग करें
तर्क तत्वों का प्रयोग करें

डिफ़ॉल्ट मान

विवरण

डेटाब [] पोर्ट का निरंतर मान निर्दिष्ट करें।

अहस्ताक्षरित

डेटा [] और डेटाब [] इनपुट दोनों के लिए प्रतिनिधित्व प्रारूप निर्दिष्ट करें।

डिफ़ॉल्ट कार्यान्वयन आयन का प्रयोग करें

परिणाम [] पोर्ट की चौड़ाई निर्धारित करने के लिए वांछित विधि का चयन करें।

4.7.3। पाइपलाइनिंग

तालिका 14. पाइपलाइनिंग टैब

पैरामीटर

कीमत

क्या आप फ़ंक्शन को पाइपलाइन करना चाहते हैं?

पाइपलाइन

नहीं हां

लेटेंसी क्लियर सिग्नल टाइप

0 से अधिक कोई भी मान।
कोई नहीं एसीएलआर एससीएलआर

एक 'क्लेन' घड़ी बनाएँ

—

घड़ी सक्षम करें

आप किस प्रकार का अनुकूलन चाहते हैं?

प्रकार

डिफ़ॉल्ट गति क्षेत्र

डिफ़ॉल्ट मान

विवरण

नंबर 1 कोई नहीं
—

गुणक के आउटपुट में पाइपलाइन रजिस्टर को सक्षम करने के लिए हां का चयन करें। पाइपलाइन रजिस्टर को सक्षम करने से आउटपुट में अतिरिक्त विलंबता जुड़ जाती है।
घड़ी चक्र में वांछित आउटपुट विलंबता निर्दिष्ट करें।
पाइपलाइन रजिस्टर के लिए रीसेट का प्रकार निर्दिष्ट करें। यदि आप किसी पाइपलाइन रजिस्टर का उपयोग नहीं करते हैं तो कोई नहीं चुनें। पाइपलाइन रजिस्टर के लिए एसिंक्रोनस क्लीयर का उपयोग करने के लिए एसीएलआर का चयन करें। इससे ACLR पोर्ट जेनरेट होगा। पाइपलाइन रजिस्टर के लिए सिंक्रोनस क्लीयर का उपयोग करने के लिए SCLR का चयन करें। यह SCLR पोर्ट जनरेट करेगा।
पाइपलाइन रजिस्टर के क्लॉक पोर्ट के लिए सक्रिय हाई क्लॉक सक्षम निर्दिष्ट करता है

गलती करना

प्रतिक्रिया भेजें

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 21

683490 | 2020.10.05 प्रतिक्रिया भेजें

5. LPM_ADD_SUB (एडर/सबट्रैक्टर)

चित्र 4.

LPM_ADD_SUB IP कोर आपको इनपुट मानों के योग या अंतर वाले आउटपुट का उत्पादन करने के लिए डेटा के सेट जोड़ने या घटाने के लिए एक योजक या एक घटाव को लागू करने देता है।

निम्न चित्र LPM_ADD_SUB IP कोर के लिए पोर्ट दिखाता है।

LPM_ADD_SUB पोर्ट

LPM_ADD_SUB add_sub cin

डेटा []

क्लॉक क्लकेन डाटाब[] एसीएलआर

परिणाम[] ओवरफ़्लो कॉउट

इंस्ट

5.1. विशेषताएं
LPM_ADD_SUB IP कोर निम्नलिखित विशेषताएं प्रदान करता है: · योजक, घटाव और गतिशील रूप से कॉन्फ़िगर करने योग्य योजक/घटाव उत्पन्न करता है
कार्य करता है। · 1 बिट्स की डेटा चौड़ाई का समर्थन करता है। · हस्ताक्षरित और अहस्ताक्षरित जैसे डेटा प्रतिनिधित्व प्रारूप का समर्थन करता है। · वैकल्पिक कैरी-इन (उधार-आउट), अतुल्यकालिक स्पष्ट और घड़ी सक्षम का समर्थन करता है
इनपुट पोर्ट। · वैकल्पिक कैरी-आउट (उधार-इन) और ओवरफ्लो आउटपुट पोर्ट का समर्थन करता है। · इनपुट डेटा बसों में से किसी एक को स्थिरांक में असाइन करता है। · कॉन्फ़िगर करने योग्य आउटपुट विलंबता के साथ पाइपलाइनिंग का समर्थन करता है।

आईएसओ 9001:2015 पंजीकृत

5. LPM_ADD_SUB (एडर/सबट्रैक्टर) 683490 | 2020.10.05
5.2। वेरिलॉग एचडीएल प्रोटोटाइप
निम्नलिखित Verilog HDL प्रोटोटाइप Verilog Design में स्थित है File (.v) एलपीएम.वी में edasynthesis निर्देशिका।
मॉड्यूल lpm_add_sub (परिणाम, cout, अतिप्रवाह, add_sub, cin, dataa, datab, घड़ी, clken, aclr); पैरामीटर lpm_type = "lpm_add_sub"; पैरामीटर एलपीएम_चौड़ाई = 1; पैरामीटर lpm_direction = "अप्रयुक्त"; पैरामीटर lpm_representation = "हस्ताक्षरित"; पैरामीटर lpm_pipeline = 0; पैरामीटर lpm_hint = "अप्रयुक्त"; इनपुट [lpm_चौड़ाई-1:0] डेटाए, डेटाब; इनपुट add_sub, सिनेमा; इनपुट घड़ी; इनपुट क्लेन; इनपुट aclr; आउटपुट [lpm_चौड़ाई-1:0] परिणाम; आउटपुट कॉउट, ओवरफ्लो; endmodule
5.3। वीएचडीएल घटक घोषणा
VHDL घटक घोषणा VHDL डिज़ाइन में स्थित है File (.vhd) LPM_PACK.vhd में पुस्तकालयों vhdllpm निर्देशिका।
घटक LPM_ADD_SUB सामान्य (LPM_WIDTH : प्राकृतिक;
LPM_DIRECTION: स्ट्रिंग: = "अप्रयुक्त"; LPM_REPRESENTATION: स्ट्रिंग: = "हस्ताक्षरित"; एलपीएम_पाइपलाइन : प्राकृतिक := 0; LPM_TYPE: स्ट्रिंग: = L_ADD_SUB; LPM_HINT: स्ट्रिंग: = "अप्रयुक्त"); पोर्ट (DATAA: std_logic_vector में (LPM_WIDTH-1 डाउनटू 0); DATAB: std_logic_vector में (LPM_WIDTH-1 डाउनटू 0); ACLR: std_logic में: = '0'; क्लॉक: std_logic में: = '0'; CLKEN: std_logic में : = '1'; CIN: std_logic में: = 'Z'; ADD_SUB: std_logic में: = '1'; परिणाम: बाहर std_logic_vector (LPM_WIDTH-1 डाउनटू 0); COUT: बाहर std_logic; अतिप्रवाह: बाहर std_logic); अंत घटक;
5.4। VHDL LIBRARY_USE घोषणा
यदि आप VHDL घटक घोषणा का उपयोग करते हैं तो VHDL LIBRARY-USE घोषणा की आवश्यकता नहीं है।
पुस्तकालय एलपीएम; lpm.lpm_components.all का उपयोग करें;
5.5. बंदरगाह
निम्न तालिका LPM_ADD_SUB IP कोर के लिए इनपुट और आउटपुट पोर्ट सूचीबद्ध करती है।

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 23

5. LPM_ADD_SUB (एडर/सबट्रैक्टर) 683490 | 2020.10.05

तालिका 15. LPM_ADD_SUB IP कोर इनपुट पोर्ट

पोर्ट नाम

आवश्यक

विवरण

सिन

नहीं

लो-ऑर्डर बिट में कैरी-इन करें। अतिरिक्त संचालन के लिए, डिफ़ॉल्ट मान 0. के लिए है

घटाव संचालन, डिफ़ॉल्ट मान 1 है।

डेटा []

हाँ

डेटा इनपुट। इनपुट पोर्ट का आकार LPM_WIDTH पैरामीटर मान पर निर्भर करता है।

डाटाब []

हाँ

डेटा इनपुट। इनपुट पोर्ट का आकार LPM_WIDTH पैरामीटर मान पर निर्भर करता है।

add_sub

नहीं

योजक और घटाव के बीच गतिशील स्विचिंग को सक्षम करने के लिए वैकल्पिक इनपुट पोर्ट

कार्य करता है। यदि LPM_DIRECTION पैरामीटर का उपयोग किया जाता है, तो add_sub का उपयोग नहीं किया जा सकता है। यदि

छोड़ा गया, डिफ़ॉल्ट मान ADD है। इंटेल अनुशंसा करता है कि आप का उपयोग करें

LPM_ADD_SUB फ़ंक्शन के संचालन को निर्दिष्ट करने के लिए LPM_DIRECTION पैरामीटर,

add_sub पोर्ट को स्थिरांक निर्दिष्ट करने के बजाय।

घड़ी

नहीं

पाइपलाइन उपयोग के लिए इनपुट। क्लॉक पोर्ट पाइपलाइन के लिए क्लॉक इनपुट प्रदान करता है

संचालन। 0 (डिफ़ॉल्ट) के अलावा LPM_PIPELINE मानों के लिए, क्लॉक पोर्ट अवश्य होना चाहिए

सक्षम.

clken

नहीं

पाइपलाइन के उपयोग के लिए घड़ी सक्षम। जब क्लकेन पोर्ट उच्च होता है, तो योजक /

सबट्रैक्टर ऑपरेशन होता है। सिग्नल कम होने पर कोई काम नहीं होता है। यदि

छोड़ा गया, डिफ़ॉल्ट मान 1 है।

एसीएलआर

नहीं

पाइपलाइनयुक्त उपयोग के लिए अतुल्यकालिक स्पष्ट। पाइपलाइन एक अपरिभाषित (एक्स) के लिए प्रारंभ होती है

तर्क स्तर। पाइपलाइन को सभी 0s पर रीसेट करने के लिए किसी भी समय aclr पोर्ट का उपयोग किया जा सकता है,

अतुल्यकालिक रूप से घड़ी संकेत के लिए।

तालिका 16. LPM_ADD_SUB IP कोर आउटपुट पोर्ट

पोर्ट नाम

आवश्यक

विवरण

नतीजा[]

हाँ

डेटा आउटपुट। आउटपुट पोर्ट का आकार LPM_WIDTH पैरामीटर पर निर्भर करता है

कीमत।

अदालत

नहीं

सबसे महत्वपूर्ण बिट (एमएसबी) का कैरी-आउट (उधार लेना)। कॉउट पोर्ट में एक भौतिक है

MSB के कैरी-आउट (उधार-इन) के रूप में व्याख्या। कॉउट पोर्ट पता लगाता है

अहस्ताक्षरित कार्यों में अतिप्रवाह। कॉउट पोर्ट उसी तरह से काम करता है

हस्ताक्षरित और अहस्ताक्षरित संचालन।

अतिप्रवाह

नहीं

वैकल्पिक अतिप्रवाह अपवाद आउटपुट। अतिप्रवाह बंदरगाह की भौतिक व्याख्या है

MSB के कैरी-आउट के साथ MSB में कैरी-इन का XOR। अतिप्रवाह बंदरगाह

दावा करता है जब परिणाम उपलब्ध सटीकता से अधिक हो जाते हैं, और केवल तभी उपयोग किया जाता है जब

LPM_REPRESENTATION पैरामीटर मान हस्ताक्षरित है।

5.6। पैरामीटर

निम्न तालिका LPM_ADD_SUB IP कोर पैरामीटर सूचीबद्ध करती है।

तालिका 17. एलपीएम_एडीडी_एसयूबी आईपी कोर पैरामीटर

पैरामीटर नाम LPM_WIDTH

पूर्णांक टाइप करें

आवश्यक हाँ

विवरण
डेटा [], डेटाब [], और परिणाम [] बंदरगाहों की चौड़ाई निर्दिष्ट करता है।

एलपीएम_दिशा

डोरी

नहीं

मान ADD, SUB और UNUSED हैं। यदि छोड़ा जाता है, तो डिफ़ॉल्ट मान DEFAULT होता है, जो पैरामीटर को add_sub पोर्ट से अपना मान लेने के लिए निर्देशित करता है। यदि LPM_DIRECTION का उपयोग किया जाता है तो add_sub पोर्ट का उपयोग नहीं किया जा सकता है। Intel अनुशंसा करता है कि आप add_sub पोर्ट को स्थिरांक निर्दिष्ट करने के बजाय LPM_ADD_SUB फ़ंक्शन के संचालन को निर्दिष्ट करने के लिए LPM_DIRECTION पैरामीटर का उपयोग करें।
जारी…

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 24

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5. LPM_ADD_SUB (एडर/सबट्रैक्टर) 683490 | 2020.10.05

पैरामीटर नाम LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
इरादा_DEVICE_परिवार

प्रकार स्ट्रिंग पूर्णांक स्ट्रिंग स्ट्रिंग स्ट्रिंग पूर्णांक
डोरी

आवश्यक नहीं नहीं नहीं नहीं नहीं नहीं नहीं नहीं
नहीं

विवरण
प्रदर्शन किए गए जोड़ के प्रकार को निर्दिष्ट करता है। मान हस्ताक्षरित और अहस्ताक्षरित हैं। यदि छोड़ा जाता है, तो डिफ़ॉल्ट मान हस्ताक्षरित होता है। जब यह पैरामीटर SIGNED पर सेट होता है, तो योजक/घटावकर्ता डेटा इनपुट को हस्ताक्षरित दो के पूरक के रूप में व्याख्या करता है।
परिणाम [] आउटपुट से जुड़े विलंबता घड़ी चक्रों की संख्या निर्दिष्ट करता है। शून्य (0) का मान इंगित करता है कि कोई विलंबता मौजूद नहीं है, और यह कि विशुद्ध रूप से संयोजन कार्य तत्काल होगा। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 0 (गैर-पाइपलाइन) है।
आपको वीएचडीएल डिज़ाइन में इंटेल-विशिष्ट पैरामीटर निर्दिष्ट करने की अनुमति देता है fileएस (.वीएचडी)। डिफ़ॉल्ट मान अप्रयुक्त है।
VHDL डिज़ाइन में पैरामिट्रीकृत मॉड्यूल (LPM) इकाई नाम की लाइब्रेरी की पहचान करता है files.
इंटेल-विशिष्ट पैरामीटर। VHDL डिज़ाइन में ONE_INPUT_IS_CONSTANT पैरामीटर निर्दिष्ट करने के लिए आपको LPM_HINT पैरामीटर का उपयोग करना चाहिए fileएस। मान हाँ, नहीं और अप्रयुक्त हैं। एक इनपुट स्थिर होने पर अधिक अनुकूलन प्रदान करता है। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान नहीं है।
इंटेल-विशिष्ट पैरामीटर। VHDL डिज़ाइन में MAXIMIZE_SPEED पैरामीटर निर्दिष्ट करने के लिए आपको LPM_HINT पैरामीटर का उपयोग करना चाहिए fileएस। आप 0 और 10 के बीच एक मान निर्दिष्ट कर सकते हैं। यदि उपयोग किया जाता है, तो इंटेल क्वार्टस प्राइम सॉफ़्टवेयर नियमितता के बजाय गति के लिए LPM_ADD_SUB फ़ंक्शन के एक विशिष्ट उदाहरण को अनुकूलित करने का प्रयास करता है, और अनुकूलन तकनीक तर्क विकल्प की सेटिंग को ओवरराइड करता है। यदि MAXIMIZE_SPEED का उपयोग नहीं किया जाता है, तो इसके बजाय अनुकूलन तकनीक विकल्प के मान का उपयोग किया जाता है। यदि MAXIMIZE_SPEED की सेटिंग 6 या अधिक है, तो कंपाइलर कैरी चेन का उपयोग करके उच्च गति के लिए LPM_ADD_SUB IP कोर को अनुकूलित करता है; यदि सेटिंग 5 या उससे कम है, तो कंपाइलर बिना चेन के डिजाइन को लागू करता है। यह पैरामीटर साइक्लोन, स्ट्रैटिक्स और स्ट्रैटिक्स GX उपकरणों के लिए तभी निर्दिष्ट किया जाना चाहिए जब add_sub पोर्ट का उपयोग नहीं किया गया हो।
इस पैरामीटर का उपयोग मॉडलिंग और व्यवहार सिमुलेशन उद्देश्यों के लिए किया जाता है। पैरामीटर संपादक इस पैरामीटर के मान की गणना करता है।

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 25

683490 | 2020.10.05 प्रतिक्रिया भेजें

6. LPM_COMPARE (तुलनित्र)

चित्र 5.

LPM_COMPARE IP कोर उनके बीच संबंध निर्धारित करने के लिए डेटा के दो सेटों के मान की तुलना करता है। इसके सरलतम रूप में, आप यह निर्धारित करने के लिए कि डेटा के दो बिट बराबर हैं या नहीं, आप एक्सक्लूसिव-OR गेट का उपयोग कर सकते हैं।

निम्न चित्र LPM_COMPARE IP कोर के लिए पोर्ट दिखाता है।

LPM_COMPARE पोर्ट

एलपीएम_तुलना करें

clken

अल्ब

ए ई बी

डेटा []

एजीबी

डाटाब []

आयुब

घड़ी

एनीब

एसीएलआर

अलेब

इंस्ट

6.1. विशेषताएं
LPM_COMPARE IP कोर निम्नलिखित विशेषताएं प्रदान करता है: · डेटा के दो सेटों की तुलना करने के लिए एक तुलनित्र फ़ंक्शन उत्पन्न करता है · 1 बिट्स की डेटा चौड़ाई का समर्थन करता है · हस्ताक्षरित और अहस्ताक्षरित जैसे डेटा प्रतिनिधित्व प्रारूप का समर्थन करता है · निम्न आउटपुट प्रकार उत्पन्न करता है:
- एल्ब (इनपुट ए इनपुट बी से कम है) - एईबी (इनपुट ए इनपुट बी के बराबर है) - एजीबी (इनपुट ए इनपुट बी से बड़ा है) - एजब (इनपुट ए इनपुट बी से अधिक या बराबर है) - एनेब ( इनपुट ए इनपुट बी के बराबर नहीं है) - एलेब (इनपुट ए इनपुट बी से कम या बराबर है) · वैकल्पिक अतुल्यकालिक स्पष्ट और घड़ी सक्षम इनपुट पोर्ट का समर्थन करता है · डेटाब [] इनपुट को एक स्थिरांक में निर्दिष्ट करता है · विन्यास योग्य आउटपुट विलंबता के साथ पाइपलाइनिंग का समर्थन करता है

आईएसओ 9001:2015 पंजीकृत

6. एलपीएम_कंपेयर (तुलनित्र) 683490 | 2020.10.05
6.2। वेरिलॉग एचडीएल प्रोटोटाइप
निम्नलिखित Verilog HDL प्रोटोटाइप Verilog Design में स्थित है File (.v) एलपीएम.वी में edasynthesis निर्देशिका।
मॉड्यूल lpm_compare (Alb, aeb, agb, aleb, aneb, Ageb, dataa, datab, क्लॉक, clken, aclr); पैरामीटर lpm_type = "lpm_compare"; पैरामीटर एलपीएम_चौड़ाई = 1; पैरामीटर lpm_representation = "अहस्ताक्षरित"; पैरामीटर lpm_pipeline = 0; पैरामीटर lpm_hint = "अप्रयुक्त"; इनपुट [lpm_चौड़ाई-1:0] डेटाए, डेटाब; इनपुट घड़ी; इनपुट क्लेन; इनपुट aclr; आउटपुट एल्ब, एईबी, एजीबी, एलेब, एनीब, एजब; endmodule
6.3। वीएचडीएल घटक घोषणा
VHDL घटक घोषणा VHDL डिज़ाइन में स्थित है File (.vhd) LPM_PACK.vhd में पुस्तकालयों vhdllpm निर्देशिका।
घटक LPM_COMPARE सामान्य (LPM_WIDTH : प्राकृतिक;
LPM_REPRESENTATION: स्ट्रिंग: = "अहस्ताक्षरित"; एलपीएम_पाइपलाइन : प्राकृतिक := 0; LPM_TYPE: स्ट्रिंग: = L_COMPARE; LPM_HINT: स्ट्रिंग: = "अप्रयुक्त"); पोर्ट (DATAA: std_logic_vector में (LPM_WIDTH-1 डाउनटू 0); DATAB: std_logic_vector में (LPM_WIDTH-1 डाउनटू 0); ACLR: std_logic में: = '0'; क्लॉक: std_logic में: = '0'; CLKEN: std_logic में := '1'; AGB : out std_logic; AGEB: out std_logic; AEB: out std_logic; ANEB: out std_logic; ALB: out std_logic; ALEB: out std_logic); अंत घटक;
6.4। VHDL LIBRARY_USE घोषणा
यदि आप VHDL घटक घोषणा का उपयोग करते हैं तो VHDL LIBRARY-USE घोषणा की आवश्यकता नहीं है।
पुस्तकालय एलपीएम; lpm.lpm_components.all का उपयोग करें;
6.5. बंदरगाह
निम्न तालिकाएँ LMP_COMPARE IP कोर के लिए इनपुट और आउटपुट पोर्ट सूचीबद्ध करती हैं।

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 27

6. एलपीएम_कंपेयर (तुलनित्र) 683490 | 2020.10.05

तालिका 18. LPM_COMPARE IP कोर इनपुट पोर्ट

पोर्ट नाम

आवश्यक

विवरण

डेटा []

हाँ

डेटा इनपुट। इनपुट पोर्ट का आकार LPM_WIDTH पैरामीटर मान पर निर्भर करता है।

डाटाब []

हाँ

डेटा इनपुट। इनपुट पोर्ट का आकार LPM_WIDTH पैरामीटर मान पर निर्भर करता है।

घड़ी

नहीं

पाइपलाइनयुक्त उपयोग के लिए क्लॉक इनपुट। क्लॉक पोर्ट पाइपलाइन के लिए क्लॉक इनपुट प्रदान करता है

संचालन। 0 (डिफ़ॉल्ट) के अलावा LPM_PIPELINE मानों के लिए, क्लॉक पोर्ट अवश्य होना चाहिए

सक्षम.

clken

नहीं

पाइपलाइन के उपयोग के लिए घड़ी सक्षम। जब क्लकेन पोर्ट को उच्च घोषित किया जाता है, तो

तुलना ऑपरेशन होता है। सिग्नल कम होने पर कोई काम नहीं होता है। यदि

छोड़ा गया, डिफ़ॉल्ट मान 1 है।

एसीएलआर

नहीं

पाइपलाइनयुक्त उपयोग के लिए अतुल्यकालिक स्पष्ट। पाइपलाइन एक अपरिभाषित (एक्स) तर्क के लिए प्रारंभ होती है

स्तर। पाइपलाइन को सभी 0s पर रीसेट करने के लिए किसी भी समय aclr पोर्ट का उपयोग किया जा सकता है,

अतुल्यकालिक रूप से घड़ी संकेत के लिए।

तालिका 19. LPM_COMPARE IP कोर आउटपुट पोर्ट

पोर्ट नाम

आवश्यक

विवरण

अल्ब

नहीं

तुलनित्र के लिए आउटपुट पोर्ट। अगर इनपुट ए इनपुट बी से कम है तो दावा किया गया है।

ए ई बी

नहीं

तुलनित्र के लिए आउटपुट पोर्ट। अगर इनपुट A, इनपुट B के बराबर है, तो तय किया गया है।

एजीबी

नहीं

तुलनित्र के लिए आउटपुट पोर्ट। यदि इनपुट A, इनपुट B से अधिक है, तो दावा किया जाता है।

आयुब

नहीं

तुलनित्र के लिए आउटपुट पोर्ट। अगर इनपुट ए इनपुट से अधिक या उसके बराबर है तो दावा किया गया है

एनीब

नहीं

तुलनित्र के लिए आउटपुट पोर्ट। माना जाता है कि इनपुट ए इनपुट बी के बराबर नहीं है।

अलेब

नहीं

तुलनित्र के लिए आउटपुट पोर्ट। यदि इनपुट A, इनपुट B से कम या बराबर है, तो निश्चित किया जाता है।

6.6। पैरामीटर

निम्न तालिका LPM_COMPARE IP कोर के लिए पैरामीटर सूचीबद्ध करती है।

तालिका 20. LPM_COMPARE IP कोर पैरामीटर्स

मापदण्ड नाम

प्रकार

आवश्यक

एलपीएम_WIDTH

पूर्णांक हाँ

एलपीएम_REPRESENTATION

डोरी

नहीं

एलपीएम_पाइपलाइन

पूर्णांक संख्या

एलपीएम_HINT

डोरी

नहीं

विवरण
डेटा [] और डेटाब [] पोर्ट की चौड़ाई निर्दिष्ट करता है।
की गई तुलना के प्रकार को निर्दिष्ट करता है। मान हस्ताक्षरित और अहस्ताक्षरित हैं। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान अहस्ताक्षरित है। जब यह पैरामीटर मान SIGNED पर सेट होता है, तो तुलनित्र डेटा इनपुट को हस्ताक्षरित दो के पूरक के रूप में व्याख्या करता है।
एल्ब, एईबी, एजीबी, एजीबी, एएलईबी, या एनेब आउटपुट से जुड़े विलंबता के घड़ी चक्रों की संख्या निर्दिष्ट करता है। शून्य (0) का मान इंगित करता है कि कोई विलंबता मौजूद नहीं है, और यह कि विशुद्ध रूप से संयोजन कार्य तत्काल होगा। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 0 (गैर-पाइपलाइन) है।
आपको वीएचडीएल डिज़ाइन में इंटेल-विशिष्ट पैरामीटर निर्दिष्ट करने की अनुमति देता है fileएस (.वीएचडी)। डिफ़ॉल्ट मान अप्रयुक्त है।
जारी…

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 28

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6. एलपीएम_कंपेयर (तुलनित्र) 683490 | 2020.10.05
पैरामीटर नाम LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

स्ट्रिंग स्ट्रिंग टाइप करें
डोरी

आवश्यक संख्या नहीं
नहीं

विवरण
VHDL डिज़ाइन में पैरामिट्रीकृत मॉड्यूल (LPM) इकाई नाम की लाइब्रेरी की पहचान करता है files.
इस पैरामीटर का उपयोग मॉडलिंग और व्यवहार सिमुलेशन उद्देश्यों के लिए किया जाता है। पैरामीटर संपादक इस पैरामीटर के मान की गणना करता है।
इंटेल-विशिष्ट पैरामीटर। VHDL डिज़ाइन में ONE_INPUT_IS_CONSTANT पैरामीटर निर्दिष्ट करने के लिए आपको LPM_HINT पैरामीटर का उपयोग करना चाहिए fileएस। मान हाँ, नहीं या अप्रयुक्त हैं। यदि इनपुट स्थिर है तो अधिक अनुकूलन प्रदान करता है। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान नहीं है।

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 29

683490 | 2020.10.05 प्रतिक्रिया भेजें

7. ALTECC (त्रुटि सुधार कोड: एनकोडर / डिकोडर) आईपी कोर

चित्र 6.

Intel ECC कार्यक्षमता को लागू करने के लिए ALTECC IP कोर प्रदान करता है। ECC दूषित डेटा का पता लगाता है जो डेटा ट्रांसमिशन के दौरान रिसीवर की तरफ होता है। यह त्रुटि सुधार विधि उन स्थितियों के लिए सबसे उपयुक्त है जहाँ त्रुटियाँ फटने के बजाय यादृच्छिक रूप से होती हैं।

ईसीसी डेटा एन्कोडिंग और डिकोडिंग की प्रक्रिया के माध्यम से त्रुटियों का पता लगाता है। पूर्व के लिएample, जब ECC को एक ट्रांसमिशन एप्लिकेशन में लागू किया जाता है, तो स्रोत से पढ़े गए डेटा को रिसीवर को भेजे जाने से पहले एन्कोड किया जाता है। एन्कोडर से आउटपुट (कोड शब्द) में समता बिट्स की संख्या के साथ जोड़ा गया कच्चा डेटा होता है। संलग्न समता बिट्स की सटीक संख्या इनपुट डेटा में बिट्स की संख्या पर निर्भर करती है। उत्पन्न कोड शब्द तब गंतव्य को प्रेषित किया जाता है।

रिसीवर कोड शब्द प्राप्त करता है और इसे डिकोड करता है। डिकोडर द्वारा प्राप्त जानकारी यह निर्धारित करती है कि त्रुटि का पता चला है या नहीं। डिकोडर सिंगल-बिट और डबल-बिट त्रुटियों का पता लगाता है, लेकिन दूषित डेटा में केवल सिंगल-बिट त्रुटियों को ठीक कर सकता है। इस प्रकार का ECC सिंगल एरर करेक्शन डबल एरर डिटेक्शन (SECDED) है।

आप ALTECC IP कोर के एनकोडर और डिकोडर कार्यों को कॉन्फ़िगर कर सकते हैं। एनकोडर के डेटा इनपुट को एक कोड शब्द उत्पन्न करने के लिए एन्कोड किया गया है जो डेटा इनपुट और उत्पन्न समता बिट्स का एक संयोजन है। उत्पन्न कोड शब्द अपने गंतव्य ब्लॉक तक पहुँचने से ठीक पहले डिकोडिंग के लिए डिकोडर मॉड्यूल को प्रेषित किया जाता है। प्राप्त कोड शब्द में कोई त्रुटि है या नहीं यह निर्धारित करने के लिए डिकोडर एक सिंड्रोम वेक्टर उत्पन्न करता है। डिकोडर डेटा को तभी सही करता है जब डेटा बिट्स से सिंगल-बिट एरर हो। यदि पैरिटी बिट से एकल-बिट त्रुटि है तो कोई संकेत फ़्लैग नहीं किया जाता है। डिकोडर में प्राप्त डेटा की स्थिति और डिकोडर द्वारा की गई कार्रवाई, यदि कोई हो, दिखाने के लिए फ्लैग सिग्नल भी होते हैं।

निम्नलिखित आंकड़े ALTECC IP कोर के लिए पोर्ट दिखाते हैं।

ALTECC एनकोडर पोर्ट

ALTECC_ENCODER

डेटा[]

क्यू[]

घड़ी

एसीएलआर

इंस्ट

आईएसओ 9001:2015 पंजीकृत

7. ALTECC (एरर करेक्शन कोड: एनकोडर/डिकोडर) IP कोर 683490 | 2020.10.05

चित्र 7. ALTECC डिकोडर पोर्ट

ALTECC_DECODER

डेटा [] घड़ी घड़ी

q[] ग़लती से पता लगाया गया ग़लती से सही किया गया
err_घातक

एसीएलआर

इंस्ट

7.1। ALTECC एनकोडर सुविधाएँ

ALTECC एनकोडर IP कोर निम्नलिखित विशेषताएं प्रदान करता है: · हैमिंग कोडिंग योजना का उपयोग करके डेटा एन्कोडिंग करता है · 2 बिट्स की डेटा चौड़ाई का समर्थन करता है · हस्ताक्षरित और अहस्ताक्षरित डेटा प्रतिनिधित्व प्रारूप का समर्थन करता है · एक या दो घड़ी चक्रों के आउटपुट विलंबता के साथ पाइपलाइनिंग का समर्थन करता है · वैकल्पिक समर्थन करता है अतुल्यकालिक स्पष्ट और घड़ी सक्षम पोर्ट

ALTECC एनकोडर IP कोर हैमिंग कोडिंग योजना का उपयोग करके डेटा को लेता और एनकोड करता है। हैमिंग कोडिंग स्कीम पैरिटी बिट्स को प्राप्त करती है और आउटपुट कोड वर्ड बनाने के लिए उन्हें मूल डेटा में जोड़ती है। संलग्न समता बिट्स की संख्या डेटा की चौड़ाई पर निर्भर करती है।

निम्न तालिका डेटा चौड़ाई की विभिन्न श्रेणियों के लिए जोड़े गए समता बिट्स की संख्या सूचीबद्ध करती है। कुल बिट्स कॉलम इनपुट डेटा बिट्स और संलग्न समता बिट्स की कुल संख्या का प्रतिनिधित्व करता है।

तालिका 21.

समता बिट्स की संख्या और डेटा चौड़ाई के अनुसार कोड वर्ड

डेटा चौड़ाई

समता बिट्स की संख्या

कुल बिट्स (कोड वर्ड)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

समता बिट व्युत्पत्ति सम-समता जाँच का उपयोग करती है। अतिरिक्त 1 बिट (तालिका में +1 के रूप में दिखाया गया है) कोड वर्ड के MSB के रूप में समता बिट्स में जोड़ा जाता है। यह सुनिश्चित करता है कि कोड शब्द में 1 की सम संख्या है। पूर्व के लिएampले, यदि डेटा की चौड़ाई 4 बिट्स है, तो कुल 4 बिट्स के साथ एक कोड वर्ड बनने के लिए डेटा में 8 पैरिटी बिट्स जोड़े जाते हैं। यदि 7-बिट कोड शब्द के LSB से 8 बिट में 1 की विषम संख्या है, तो कोड शब्द का 8वां बिट (MSB) 1 है, जो कोड शब्द में 1 की कुल संख्या को सम बनाता है।
निम्नलिखित आंकड़ा उत्पन्न कोड शब्द और 8-बिट डेटा इनपुट में समता बिट्स और डेटा बिट्स की व्यवस्था दिखाता है।

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 31

7. ALTECC (एरर करेक्शन कोड: एनकोडर/डिकोडर) IP कोर 683490 | 2020.10.05

चित्र 8.

पैरिटी बिट्स और डेटा बिट्स अरेंजमेंट इन ए 8-बिट जनरेटेड कोड वर्ड

MSB

एलएसबी

4 समता बिट्स

4 डेटा बिट्स

ALTECC एनकोडर IP कोर एक समय में केवल 2 से 64 बिट्स की इनपुट चौड़ाई को स्वीकार करता है। 12 बिट्स, 29 बिट्स और 64 बिट्स की इनपुट चौड़ाई, जो आदर्श रूप से इंटेल उपकरणों के अनुकूल हैं, क्रमशः 18 बिट्स, 36 बिट्स और 72 बिट्स के आउटपुट उत्पन्न करते हैं। आप पैरामीटर संपादक में बिटसलेक्शन सीमा को नियंत्रित कर सकते हैं।

7.2। वेरिलॉग एचडीएल प्रोटोटाइप (ALTECC_ENCODER)
निम्नलिखित Verilog HDL प्रोटोटाइप Verilog Design में स्थित है File (.v) एलपीएम.वी में edasynthesis निर्देशिका।
मॉड्यूल altecc_encoder # (पैरामीटर इरादा_डिवाइस_फैमिली = "अप्रयुक्त", पैरामीटर lpm_पाइपलाइन = 0, पैरामीटर चौड़ाई_कोडवर्ड = 8, पैरामीटर चौड़ाई_डेटावर्ड = 8, पैरामीटर lpm_type = "altecc_encoder", पैरामीटर lpm_hint = "अप्रयुक्त") (इनपुट तार aclr, इनपुट तार घड़ी, इनपुट वायर क्लॉकन, इनपुट वायर [चौड़ाई_डेटावर्ड-1:0] डेटा, आउटपुट वायर [चौड़ाई_कोडवर्ड-1:0] क्यू); endmodule

7.3। वेरिलॉग एचडीएल प्रोटोटाइप (ALTECC_DECODER)
निम्नलिखित Verilog HDL प्रोटोटाइप Verilog Design में स्थित है File (.v) एलपीएम.वी में edasynthesis निर्देशिका।
मॉड्यूल altecc_decoder # (पैरामीटर इरादा_डिवाइस_फैमिली = "अप्रयुक्त", पैरामीटर lpm_पाइपलाइन = 0, पैरामीटर चौड़ाई_कोडवर्ड = 8, पैरामीटर चौड़ाई_डेटावर्ड = 8, पैरामीटर lpm_type = "altecc_decoder", पैरामीटर lpm_hint = "अप्रयुक्त") (इनपुट तार aclr, इनपुट तार घड़ी, इनपुट वायर क्लॉकन, इनपुट वायर [चौड़ाई_कोडवर्ड-1:0] डेटा, आउटपुट वायर इर्र_करेक्टेड, आउटपुट वायर इर्र_डिटेक्टेड, आउटट वायर इरेट_फेटल, आउटपुट वायर [चौड़ाई_डेटावर्ड-1:0] क्यू); endmodule

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 32

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7. ALTECC (एरर करेक्शन कोड: एनकोडर/डिकोडर) IP कोर 683490 | 2020.10.05
7.4। VHDL घटक घोषणा (ALTECC_ENCODER)
VHDL घटक घोषणा VHDL डिज़ाइन में स्थित है File (.vhd) Altera_mf_components.vhd में पुस्तकालयोंvhdlaltera_mf निर्देशिका।
घटक altecc_encoder जेनेरिक (इच्छित_देविस_फैमिली: स्ट्रिंग: = "अप्रयुक्त"; lpm_पाइपलाइन: प्राकृतिक: = 0; चौड़ाई_कोडवर्ड: प्राकृतिक: = 8; चौड़ाई_डेटावर्ड: प्राकृतिक: = 8; lpm_hint: स्ट्रिंग: = "अप्रयुक्त"; lpm_type: स्ट्रिंग: = "altecc_encoder "); बंदरगाह ( aclr: std_logic में: = '0'; घड़ी: std_logic में: = '0'; घड़ी: std_logic में: = '1'; डेटा: std_logic_vector में (चौड़ाई_डेटावर्ड -1 नीचे 0); क्यू: बाहर std_logic_vector (चौड़ाई_कोडवर्ड) -1 नीचे 0)); अंत घटक;
7.5। VHDL घटक घोषणा (ALTECC_DECODER)
VHDL घटक घोषणा VHDL डिज़ाइन में स्थित है File (.vhd) Altera_mf_components.vhd में पुस्तकालयोंvhdlaltera_mf निर्देशिका।
घटक altecc_decoder जेनेरिक (इच्छित_देविस_फैमिली: स्ट्रिंग: = "अप्रयुक्त"; lpm_पाइपलाइन: प्राकृतिक: = 0; चौड़ाई_कोडवर्ड: प्राकृतिक: = 8; चौड़ाई_डेटावर्ड: प्राकृतिक: = 8; lpm_hint: स्ट्रिंग: = "अप्रयुक्त"; lpm_type: स्ट्रिंग: = "altecc_decoder "); बंदरगाह ( aclr: std_logic में: = '0'; घड़ी: std_logic में: = '0'; घड़ी: std_logic में: = '1'; डेटा: std_logic_vector में (चौड़ाई_कोडवर्ड -1 डाउन टू 0); err_corrected: out std_logic; err_detected : बाहर std_logic; क्यू: बाहर std_logic_vector (चौड़ाई_dataword-1 नीचे 0); syn_e: बाहर std_logic); अंत घटक;
7.6। VHDL LIBRARY_USE घोषणा
यदि आप VHDL घटक घोषणा का उपयोग करते हैं तो VHDL LIBRARY-USE घोषणा की आवश्यकता नहीं है।
पुस्तकालय परिवर्तन_एमएफ; Altera_mf.altera_mf_components.all का उपयोग करें;
7.7। एनकोडर पोर्ट
निम्न तालिकाएं ALTECC एनकोडर IP कोर के लिए इनपुट और आउटपुट पोर्ट सूचीबद्ध करती हैं।

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 33

7. ALTECC (एरर करेक्शन कोड: एनकोडर/डिकोडर) IP कोर 683490 | 2020.10.05

तालिका 22. ALTECC एनकोडर इनपुट पोर्ट

पोर्ट नाम

आवश्यक

विवरण

डेटा[]

हाँ

डेटा इनपुट पोर्ट। इनपुट पोर्ट का आकार WIDTH_DATAWORD पर निर्भर करता है

पैरामीटर मान। डेटा [] पोर्ट में एन्कोड किया जाने वाला कच्चा डेटा होता है।

घड़ी

हाँ

क्लॉक इनपुट पोर्ट जो एन्कोडिंग ऑपरेशन को सिंक्रोनाइज़ करने के लिए क्लॉक सिग्नल प्रदान करता है।

LPM_PIPELINE मान 0 से अधिक होने पर क्लॉक पोर्ट की आवश्यकता होती है।

घड़ी

नहीं

घड़ी सक्षम। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 1 है।

एसीएलआर

नहीं

अतुल्यकालिक स्पष्ट इनपुट। सक्रिय उच्च aclr सिग्नल का उपयोग किसी भी समय किया जा सकता है

अतुल्यकालिक रूप से रजिस्टरों को साफ़ करें।

तालिका 23. ALTECC एनकोडर आउटपुट पोर्ट

पोर्ट का नाम क्यू []

आवश्यक हाँ

विवरण
एन्कोडेड डेटा आउटपुट पोर्ट। आउटपुट पोर्ट का आकार WIDTH_CODEWORD पैरामीटर मान पर निर्भर करता है।

7.8। डिकोडर पोर्ट

निम्नलिखित तालिकाएँ ALTECC डिकोडर IP कोर के लिए इनपुट और आउटपुट पोर्ट सूचीबद्ध करती हैं।

तालिका 24. ALTECC डिकोडर इनपुट पोर्ट

पोर्ट नाम

आवश्यक

विवरण

डेटा[]

हाँ

डेटा इनपुट पोर्ट। इनपुट पोर्ट का आकार WIDTH_CODEWORD पैरामीटर मान पर निर्भर करता है।

घड़ी

हाँ

क्लॉक इनपुट पोर्ट जो एन्कोडिंग ऑपरेशन को सिंक्रोनाइज़ करने के लिए क्लॉक सिग्नल प्रदान करता है। LPM_PIPELINE मान 0 से अधिक होने पर क्लॉक पोर्ट की आवश्यकता होती है।

घड़ी

नहीं

घड़ी सक्षम। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 1 है।

एसीएलआर

नहीं

अतुल्यकालिक स्पष्ट इनपुट। रजिस्टरों को अतुल्यकालिक रूप से साफ़ करने के लिए किसी भी समय सक्रिय उच्च aclr सिग्नल का उपयोग किया जा सकता है।

तालिका 25. ALTECC डिकोडर आउटपुट पोर्ट

पोर्ट का नाम क्यू []

आवश्यक हाँ

विवरण
डीकोडेड डेटा आउटपुट पोर्ट। आउटपुट पोर्ट का आकार WIDTH_DATAWORD पैरामीटर मान पर निर्भर करता है।

err_detected हाँ

प्राप्त डेटा की स्थिति को दर्शाने के लिए फ्लैग सिग्नल और पाई गई किसी भी त्रुटि को निर्दिष्ट करता है।

err_सही हाँ डी

प्राप्त डेटा की स्थिति को दर्शाने के लिए ध्वज संकेत। मिली और ठीक की गई एकल-बिट त्रुटि को दर्शाता है। आप डेटा का उपयोग कर सकते हैं क्योंकि इसे पहले ही ठीक कर दिया गया है।

err_घातक

हाँ

प्राप्त डेटा की स्थिति को दर्शाने के लिए ध्वज संकेत। डबल-बिट त्रुटि को इंगित करता है, लेकिन ठीक नहीं किया गया। यदि यह संकेत मुखर है तो आपको डेटा का उपयोग नहीं करना चाहिए।

syn_e

नहीं

एक आउटपुट सिग्नल जो समता पर एकल-बिट त्रुटि का पता चलने पर उच्च हो जाएगा

बिट्स.

7.9। एनकोडर पैरामीटर्स
निम्न तालिका एएलटीईसीसी एन्कोडर आईपी कोर के लिए पैरामीटर सूचीबद्ध करती है।

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 34

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7. ALTECC (एरर करेक्शन कोड: एनकोडर/डिकोडर) IP कोर 683490 | 2020.10.05

तालिका 26. ALTECC एनकोडर पैरामीटर

मापदण्ड नाम

प्रकार

आवश्यक

विवरण

WIDTH_डेटावर्ड

पूर्णांक हाँ

कच्चे डेटा की चौड़ाई निर्दिष्ट करता है। मान 2 से 64 तक हैं। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 8 है।

WIDTH_CODEWORD

पूर्णांक हाँ

संबंधित कोड शब्द की चौड़ाई निर्दिष्ट करता है। मान्य मान 6 से 72 तक हैं, 9, 17, 33 और 65 को छोड़कर। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 13 है।

एलपीएम_पाइपलाइन

पूर्णांक संख्या

सर्किट के लिए पाइपलाइन निर्दिष्ट करता है। मान 0 से 2 तक हैं। यदि मान 0 है, तो पोर्ट पंजीकृत नहीं हैं। यदि मान 1 है, तो आउटपुट पोर्ट पंजीकृत हैं। यदि मान 2 है, तो इनपुट और आउटपुट पोर्ट पंजीकृत हैं। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 0 है।

7.10। डिकोडर पैरामीटर

निम्न तालिका एएलटीईसीसी डिकोडर आईपी कोर पैरामीटर सूचीबद्ध करती है।

तालिका 27. ALTECC डिकोडर पैरामीटर्स

पैरामीटर नाम WIDTH_DATAWORD

पूर्णांक टाइप करें

आवश्यक

विवरण

हाँ

कच्चे डेटा की चौड़ाई निर्दिष्ट करता है। मान 2 से 64 हैं

डिफ़ॉल्ट मान 8 है।

WIDTH_CODEWORD

पूर्णांक

हाँ

संबंधित कोड शब्द की चौड़ाई निर्दिष्ट करता है। मान 6 हैं

72 तक, 9, 17, 33 और 65 को छोड़कर। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान

13 है.

एलपीएम_पाइपलाइन

पूर्णांक

नहीं

सर्किट के रजिस्टर को निर्दिष्ट करता है। मान 0 से 2 तक हैं। यदि

मान 0 है, कोई रजिस्टर लागू नहीं किया गया है। यदि मान 1 है, तो

आउटपुट पंजीकृत है। यदि मान 2 है, तो इनपुट और दोनों

आउटपुट पंजीकृत हैं। यदि मान 2 से अधिक है, तो अतिरिक्त

अतिरिक्त के लिए आउटपुट पर रजिस्टर लागू किए जाते हैं

विलंबता। यदि छोड़ा गया है, तो डिफ़ॉल्ट मान 0 है।

एक 'syn_e' पोर्ट बनाएँ

पूर्णांक

नहीं

syn_e पोर्ट बनाने के लिए इस पैरामीटर को चालू करें।

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 35

683490 | 2020.10.05 प्रतिक्रिया भेजें

8. इंटेल एफपीजीए गुणा योजक आईपी कोर

चित्र 9.

Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10, और Intel Cyclone 10 GX डिवाइस) या ALTERA_MULT_ADD (Arria V, Stratix V, और Cyclone V डिवाइस) IP कोर आपको गुणक-योजक को लागू करने की अनुमति देता है।

निम्नलिखित आंकड़ा Intel FPGA Multiply Adder या ALTERA_MULT_ADD IP कोर के लिए पोर्ट दिखाता है।

Intel FPGA गुणा योजक या ALTERA_MULT_ADD पोर्ट

इंटेल एफपीजीए गुणा योजक या ALTERA_MULT_ADD

डेटाए[] साइन डेटाएबी[] साइनबी डेटाैक[] कोएफ़सेल0[] कोएफ़सेल1[] कोफ़सेल2[] कोएफ़सेल3[] ऐडनसब1 ऐडनसब3 एसीएलआर/एससीएलआर[] स्कैनिना[] क्लॉक0 क्लॉक1 क्लॉक2 ईएनए0 ईएनए1 ईएनए2 sload_accum
accum_sload श्रंखला []

स्कैनौटा [] परिणाम []

एसीएलआर0 एसीएलआर1

इंस्ट
एक गुणक-योजक इनपुट के जोड़े को स्वीकार करता है, मूल्यों को एक साथ गुणा करता है और फिर अन्य सभी जोड़े के उत्पादों में जोड़ता या घटाता है।
यदि सभी इनपुट डेटा चौड़ाई 9-बिट चौड़ी या छोटी हैं, तो फ़ंक्शन 9 x 9 कॉन्फ़िगरेशन का समर्थन करने वाले उपकरणों के लिए DSP ब्लॉक में 9 x 9 बिट इनपुट गुणक कॉन्फ़िगरेशन का उपयोग करता है। यदि नहीं, तो डीएसपी ब्लॉक 18 बिट और 18 बिट के बीच चौड़ाई वाले डेटा को संसाधित करने के लिए 10 × 18-बिट इनपुट गुणक का उपयोग करता है। यदि एकाधिक इंटेल एफपीजीए गुणा योजक या ALTERA_MULT_ADD आईपी कोर एक डिज़ाइन में होते हैं, तो कार्यों को वितरित किया जाता है

आईएसओ 9001:2015 पंजीकृत

8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05
संभव के रूप में कई अलग-अलग डीएसपी ब्लॉक ताकि इन ब्लॉकों के लिए रूटिंग अधिक लचीला हो। डीएसपी ब्लॉक प्रति कम मल्टीप्लायर बाकी डिवाइस के लिए पथ को कम करके ब्लॉक में अधिक रूटिंग विकल्प की अनुमति देता है।
निम्नलिखित संकेतों के लिए रजिस्टर और अतिरिक्त पाइपलाइन रजिस्टर भी डीएसपी ब्लॉक के अंदर रखे गए हैं: · डेटा इनपुट · हस्ताक्षरित या अहस्ताक्षरित चयन · चयन करें या घटाएं · गुणक के उत्पाद
आउटपुट परिणाम के मामले में, पहला रजिस्टर डीएसपी ब्लॉक में रखा गया है। हालाँकि अतिरिक्त विलंबता रजिस्टरों को ब्लॉक के बाहर तर्क तत्वों में रखा गया है। डीएसपी ब्लॉक के परिधीय, गुणक के डेटा इनपुट, नियंत्रण सिग्नल इनपुट और योजक के आउटपुट सहित, बाकी डिवाइस के साथ संचार करने के लिए नियमित रूटिंग का उपयोग करें। फ़ंक्शन में सभी कनेक्शन डीएसपी ब्लॉक के अंदर समर्पित रूटिंग का उपयोग करते हैं। जब आप गुणक के पंजीकृत इनपुट डेटा को एक गुणक से आसन्न गुणक में स्थानांतरित करने के विकल्प का चयन करते हैं तो इस समर्पित रूटिंग में शिफ्ट रजिस्टर श्रृंखलाएं शामिल होती हैं।
किसी भी स्ट्रैटिक्स वी, और एरिया वी डिवाइस श्रृंखला में डीएसपी ब्लॉक के बारे में अधिक जानकारी के लिए साहित्य और तकनीकी दस्तावेज़ीकरण पृष्ठ पर संबंधित हैंडबुक के डीएसपी ब्लॉक अध्याय देखें।
संबंधित जानकारी AN 306: FPGA उपकरणों में मल्टीप्लायरों को लागू करना
इंटेल एफपीजीए उपकरणों में डीएसपी और मेमोरी ब्लॉक का उपयोग करके मल्टीप्लायरों को लागू करने के बारे में अधिक जानकारी प्रदान करता है।
8.1. विशेषताएं
Intel FPGA Multiply Adder या ALTERA_MULT_ADD IP कोर निम्नलिखित विशेषताएं प्रदान करता है: · दो जटिल के गुणन संचालन करने के लिए गुणक उत्पन्न करता है
नंबर नोट: जब गुणक का निर्माण मूल रूप से समर्थित आकार से बड़ा हो सकता है/
डीएसपी ब्लॉकों के कैस्केडिंग के परिणामस्वरूप एक प्रदर्शन प्रभाव होगा। · 1 256 बिट्स की डेटा चौड़ाई का समर्थन करता है · हस्ताक्षरित और अहस्ताक्षरित डेटा प्रतिनिधित्व प्रारूप का समर्थन करता है · विन्यास योग्य इनपुट विलंबता के साथ पाइपलाइनिंग का समर्थन करता है · हस्ताक्षरित और अहस्ताक्षरित डेटा समर्थन के बीच गतिशील रूप से स्विच करने का विकल्प प्रदान करता है · जोड़ने और घटाने के संचालन के बीच गतिशील रूप से स्विच करने का विकल्प प्रदान करता है · समर्थन करता है वैकल्पिक एसिंक्रोनस और सिंक्रोनस क्लियर और क्लॉक इनेबल इनपुट पोर्ट्स · सिस्टोलिक डिले रजिस्टर मोड को सपोर्ट करता है · प्रति मल्टीप्लायर 8 प्री-लोड गुणांकों के साथ प्री-एडर को सपोर्ट करता है · संचायक फीडबैक के पूरक के लिए प्री-लोड कॉन्सटेंट का समर्थन करता है

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 37

8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

8.1.1। पूर्व योजक
पूर्व-योजक के साथ, गुणक को खिलाने से पहले जोड़ या घटाव किया जाता है।
पांच पूर्व-योजक मोड हैं: · सरल मोड · गुणांक मोड · इनपुट मोड · स्क्वायर मोड · लगातार मोड

टिप्पणी:

जब प्री-एडर का उपयोग किया जाता है (प्री-एडर गुणांक/इनपुट/स्क्वायर मोड), गुणक के सभी डेटा इनपुट में समान घड़ी सेटिंग होनी चाहिए।

8.1.1.1। पूर्व-योजक सरल मोड

इस मोड में, दोनों ऑपरेंड इनपुट पोर्ट से प्राप्त होते हैं और प्री-एडर का उपयोग या बायपास नहीं किया जाता है। यह डिफ़ॉल्ट मोड है।

चित्रा 10. प्री-एडर सरल मोड
ए0 बी0

मल्टी0

परिणाम

8.1.1.2। पूर्व-योजक गुणांक मोड
इस मोड में, एक गुणक ऑपरेंड प्री-एडर से प्राप्त होता है, और दूसरा ऑपरेंड आंतरिक गुणांक भंडारण से प्राप्त होता है। गुणांक भंडारण 8 प्रीसेट स्थिरांक तक की अनुमति देता है। गुणांक चयन संकेत coefsel [0..3] हैं।
यह मोड निम्नलिखित समीकरण में व्यक्त किया गया है।

निम्नलिखित गुणक के पूर्व-योजक गुणांक मोड को दर्शाता है।

चित्र 11. पूर्व-योजक गुणांक मोड

प्रीडर

मल्टी0

+/-

परिणाम

कोफसेल0 कोफ

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 38

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8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05
8.1.1.3। प्री-एडर इनपुट मोड इस मोड में, एक गुणक ऑपरेंड प्री-एडर से प्राप्त होता है, और अन्य ऑपरेंड डेटाक [] इनपुट पोर्ट से प्राप्त होता है। यह मोड निम्नलिखित समीकरण में व्यक्त किया गया है।

निम्नलिखित गुणक के प्री-एडर इनपुट मोड को दर्शाता है।

चित्र 12. प्री-एडर इनपुट मोड
ए0 बी0

मल्टी0

+/-

परिणाम

8.1.1.4। प्री-एडर स्क्वायर मोड यह मोड निम्नलिखित समीकरण में व्यक्त किया गया है।

निम्नलिखित दो गुणकों के पूर्व-योजक वर्ग मोड को दर्शाता है।

चित्र 13. प्री-एडर स्क्वायर मोड
ए0 बी0

मल्टी0

+/-

परिणाम

8.1.1.5। प्री-एडर कॉन्सटेंट मोड
इस मोड में, एक गुणक ऑपरेंड इनपुट पोर्ट से प्राप्त होता है, और दूसरा ऑपरेंड आंतरिक गुणांक भंडारण से प्राप्त होता है। गुणांक भंडारण 8 प्रीसेट स्थिरांक तक की अनुमति देता है। गुणांक चयन संकेत coefsel [0..3] हैं।
यह मोड निम्नलिखित समीकरण में व्यक्त किया गया है।

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 39

8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

निम्नलिखित आंकड़ा गुणक के पूर्व-योजक स्थिर मोड को दर्शाता है।

चित्र 14. प्री-एडर कांस्टेंट मोड
a0

मल्टी0

परिणाम

coefsel0
कोएफ
8.1.2। सिस्टोलिक विलंब रजिस्टर
सिस्टोलिक आर्किटेक्चर में, इनपुट डेटा को डेटा बफर के रूप में कार्य करने वाले रजिस्टरों के कैस्केड में फीड किया जाता है। प्रत्येक रजिस्टर एक इनपुट एस वितरित करता हैampएक गुणक के लिए जहां इसे संबंधित गुणांक से गुणा किया जाता है। श्रृंखला योजक गुणक से धीरे-धीरे संयुक्त परिणाम और अंतिम परिणाम बनाने के लिए श्रृंखला [] इनपुट पोर्ट से पहले पंजीकृत परिणाम को संग्रहीत करता है। प्रत्येक गुणा-जोड़ तत्व को एक चक्र द्वारा विलंबित किया जाना चाहिए ताकि परिणाम एक साथ जोड़े जाने पर उचित रूप से सिंक्रनाइज़ हो जाएं। प्रत्येक क्रमिक विलंब का उपयोग गुणांक स्मृति और उनके संबंधित गुणा-जोड़ तत्वों के डेटा बफ़र दोनों को संबोधित करने के लिए किया जाता है। पूर्व के लिएampले, दूसरे गुणा तत्व के लिए एक एकल विलंब, तीसरे गुणा-जोड़ तत्व के लिए दो विलंब, और इसी तरह।
चित्र 15. सिस्टोलिक रजिस्टर
सिस्टोलिक रजिस्टर

एक्स (टी) सी (0)

एस -1

सी(1)

एस -1

सी(2)

एस -1

सी (एन-1)

एस -1

एस -1 वाई (टी)

एक्स (टी) इनपुट एस की निरंतर धारा से परिणाम का प्रतिनिधित्व करता हैampलेस और वाई (टी)
इनपुट एस के एक सेट के योग का प्रतिनिधित्व करता हैampलेस, और समय में, उनके द्वारा गुणा किया गया
संबंधित गुणांक। इनपुट और आउटपुट दोनों परिणाम बाएं से दाएं प्रवाहित होते हैं। c(0) से c(N-1) गुणांक को दर्शाता है। सिस्टोलिक विलंब रजिस्टरों को S-1 द्वारा निरूपित किया जाता है, जबकि 1 एकल घड़ी विलंब का प्रतिनिधित्व करता है। सिस्टोलिक विलंब रजिस्टर जोड़े जाते हैं
पाइपलाइनिंग के लिए इनपुट और आउटपुट एक तरह से जो परिणाम सुनिश्चित करता है
गुणक ऑपरेंड और संचित रकम सिंक में रहती है। यह प्रसंस्करण तत्व
एक सर्किट बनाने के लिए दोहराया जाता है जो फ़िल्टरिंग फ़ंक्शन की गणना करता है। यह कार्य है
निम्नलिखित समीकरण में व्यक्त किया गया।

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 40

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एन डेटा के चक्रों की संख्या का प्रतिनिधित्व करता है जो संचायक में प्रवेश किया है, वाई (टी) समय टी पर आउटपुट का प्रतिनिधित्व करता है, ए (टी) समय टी पर इनपुट का प्रतिनिधित्व करता है, और बी (i) गुणांक हैं। समीकरण में टी और आई समय में एक विशेष पल के अनुरूप हैं, इसलिए आउटपुट एस की गणना करने के लिएampले वाई (टी) समय टी पर, इनपुट एस का एक समूहampसमय में N विभिन्न बिंदुओं पर les, या A(n), A(n-1), A(n-2), … A(n-N+1) आवश्यक है। एन इनपुट एस का समूहamples को N गुणांकों से गुणा किया जाता है और अंतिम परिणाम y बनाने के लिए एक साथ जोड़ दिया जाता है।
सिस्टोलिक रजिस्टर आर्किटेक्चर केवल योग-2 और योग-4 मोड के लिए उपलब्ध है। सिस्टोलिक रजिस्टर आर्किटेक्चर मोड दोनों के लिए, पहले चेनिन सिग्नल को 0 से बांधा जाना चाहिए।
निम्नलिखित आंकड़ा 2 मल्टीप्लायरों के सिस्टोलिक विलंब रजिस्टर कार्यान्वयन को दर्शाता है।
चित्र 16. सिस्टोलिक विलंब रजिस्टर 2 मल्टीप्लायरों का कार्यान्वयन
श्रृंखला

मल्टी0

+/-

मल्टी1

+/-

परिणाम
दो गुणकों का योग निम्नलिखित समीकरण में व्यक्त किया गया है।
निम्नलिखित आंकड़ा 4 मल्टीप्लायरों के सिस्टोलिक विलंब रजिस्टर कार्यान्वयन को दर्शाता है।

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चित्र 17. सिस्टोलिक विलंब रजिस्टर 4 मल्टीप्लायरों का कार्यान्वयन
श्रृंखला

मल्टी0

+/-

मल्टी1

+/-

मल्टी2

+/-

मल्टी3

+/-

परिणाम
चार गुणकों का योग निम्नलिखित समीकरण में व्यक्त किया गया है। चित्र 18. 4 गुणकों का योग
निम्नलिखित एडवान को सूचीबद्ध करता हैtagसिस्टोलिक रजिस्टर कार्यान्वयन के ईएस: · डीएसपी संसाधन उपयोग को कम करता है · श्रृंखला योजक संरचना का उपयोग करके डीएसपी ब्लॉक में कुशल मानचित्रण सक्षम करता है

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8.1.3। प्री-लोड कॉन्स्टेंट
प्री-लोड स्थिरांक संचायक ऑपरेंड को नियंत्रित करता है और संचायक फीडबैक को पूरा करता है। मान्य LOADCONST_VALUE 0 से लेकर है। स्थिर मान 64N के बराबर है, जहाँ N = LOADCONST_VALUE है। जब LOADCONST_VALUE 2 पर सेट होता है, तो स्थिर मान 64 के बराबर होता है। इस फ़ंक्शन का उपयोग बायस्ड राउंडिंग के रूप में किया जा सकता है।
निम्न आंकड़ा प्री-लोड निरंतर कार्यान्वयन दिखाता है।
चित्रा 19. प्री-लोड कॉन्स्टेंट

संचायक प्रतिक्रिया

स्थिर

मल्टी0

+/-

मल्टी1

+/बी1

परिणाम

accum_sload sload_accum

अन्य गुणक कार्यान्वयन के लिए निम्नलिखित आईपी कोर का संदर्भ लें: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4। डबल संचायक
डबल संचायक सुविधा संचायक फीडबैक पथ में एक अतिरिक्त रजिस्टर जोड़ती है। डबल संचायक रजिस्टर आउटपुट रजिस्टर का अनुसरण करता है, जिसमें क्लॉक, क्लॉक इनेबल और aclr शामिल है। अतिरिक्त संचायक रजिस्टर एक चक्र विलंब के साथ परिणाम देता है। यह सुविधा आपको समान संसाधन संख्या वाले दो संचायक चैनल रखने में सक्षम बनाती है।
निम्नलिखित आंकड़ा दोहरे संचायक कार्यान्वयन को दर्शाता है।

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 43

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चित्रा 20. डबल संचायक

डबल एक्यूमुलेटर रजिस्टर

एक्यू म्यूलेटर फीडबा सी.सी

मल्टी0

+/-

मल्टी1

+/बी1

आउटपुट परिणाम आउटपुट रजिस्टर

8.2। वेरिलॉग एचडीएल प्रोटोटाइप
आप Intel FPGA Multiply Adder या ALTERA_MULT_ADD Verilog HDL प्रोटोटाइप पा सकते हैं file (altera_mult_add_rtl.v) में पुस्तकालयों मेगाफंक्शन निर्देशिका।
8.3। वीएचडीएल घटक घोषणा
VHDL घटक घोषणा में Altera_lnsim_components.vhd स्थित है पुस्तकालयों vhdl Altera_lnsim निर्देशिका।
8.4। VHDL LIBRARY_USE घोषणा
यदि आप VHDL घटक घोषणा का उपयोग करते हैं तो VHDL LIBRARY-USE घोषणा की आवश्यकता नहीं है।
पुस्तकालय परिवर्तन_एमएफ; Altera_mf.altera_mf_components.all का उपयोग करें;

8.5. सिग्नल

निम्न तालिकाएँ Multiply Adder Intel FPGA Ior ALTERA_MULT_ADD IP कोर के इनपुट और आउटपुट संकेतों को सूचीबद्ध करती हैं।

तालिका 28. इंटेल एफपीजीए आईपोर ALTERA_MULT_ADD इनपुट सिग्नल को गुणा करें

संकेत

आवश्यक

विवरण

dataa_0[]/dataa_1[]/

हाँ

dataa_2[]/dataa_3[]

गुणक में डेटा इनपुट। इनपुट पोर्ट [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] चौड़ा
जारी…

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 44

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8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

सिग्नल datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] घड़ी[1:0] aclr[1:0] sclr[1:0] ena [1:0] संकेत
साइनब
स्कैनिना [] accum_sload

आवश्यक हाँ नहीं
नहीं, कोई नहीं, बिल्कुल नहीं
नहीं
नहीं - नहीं

विवरण
इस IP के लिए सिमुलेशन मॉडल इन संकेतों के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इन संकेतों को X मान प्रदान करते हैं, तो X मान आउटपुट संकेतों पर प्रसारित होता है।
गुणक में डेटा इनपुट। इनपुट सिग्नल [NUMBER_OF_MULTIPLIERS * WIDTH_B - 1 … 0] चौड़ा इस IP के लिए सिमुलेशन मॉडल इन संकेतों के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इन संकेतों को X मान प्रदान करते हैं, तो X मान आउटपुट संकेतों पर प्रसारित होता है।
गुणक में डेटा इनपुट। इनपुट सिग्नल [NUMBER_OF_MULTIPLIERS * WIDTH_C - 1, … 0] वाइड इन सिग्नल को सक्षम करने के लिए प्रीएडर मोड पैरामीटर का चयन करने के लिए INPUT का चयन करें। इस IP के लिए सिमुलेशन मॉडल इन संकेतों के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इन संकेतों को X मान प्रदान करते हैं, तो X मान आउटपुट संकेतों पर प्रसारित होता है।
इसी रजिस्टर में क्लॉक इनपुट पोर्ट। इस सिग्नल का उपयोग आईपी कोर में किसी भी रजिस्टर द्वारा किया जा सकता है। इस IP के लिए सिमुलेशन मॉडल इन संकेतों के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इन संकेतों को X मान प्रदान करते हैं, तो X मान आउटपुट संकेतों पर प्रसारित होता है।
संबंधित रजिस्टर में अतुल्यकालिक स्पष्ट इनपुट। इस IP के लिए सिमुलेशन मॉडल इन संकेतों के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इन संकेतों को X मान प्रदान करते हैं, तो X मान आउटपुट संकेतों पर प्रसारित होता है।
संबंधित रजिस्टर में तुल्यकालिक स्पष्ट इनपुट। इस IP के लिए सिमुलेशन मॉडल इन संकेतों के लिए अनिर्धारित इनपुट मान X का समर्थन करता है। जब आप इन संकेतों को X मान प्रदान करते हैं, तो X मान आउटपुट संकेतों पर प्रसारित होता है
संबंधित रजिस्टर में सिग्नल इनपुट सक्षम करें। इस IP के लिए सिमुलेशन मॉडल इन संकेतों के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इन संकेतों को X मान प्रदान करते हैं, तो X मान आउटपुट संकेतों पर प्रसारित होता है।
गुणक इनपुट ए के संख्यात्मक प्रतिनिधित्व को निर्दिष्ट करता है। यदि सिग्ना सिग्नल उच्च है, तो गुणक गुणक इनपुट ए सिग्नल को एक हस्ताक्षरित संख्या के रूप में मानता है। यदि सिग्ना सिग्नल कम है, तो मल्टीप्लायर मल्टीप्लायर इनपुट ए सिग्नल को एक अहस्ताक्षरित संख्या के रूप में मानता है। मल्टीप्लायरों के लिए प्रतिनिधित्व प्रारूप क्या है, इस सिग्नल को सक्षम करने के लिए एक इनपुट पैरामीटर के लिए VARIABLE का चयन करें। इस IP के लिए सिमुलेशन मॉडल इस संकेत के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इस इनपुट को X मान प्रदान करते हैं, तो X मान आउटपुट सिग्नल पर प्रसारित होता है।
गुणक इनपुट बी सिग्नल के संख्यात्मक प्रतिनिधित्व को निर्दिष्ट करता है। यदि साइनब सिग्नल अधिक है, तो मल्टीप्लायर मल्टीप्लायर इनपुट बी सिग्नल को हस्ताक्षरित दो की पूरक संख्या के रूप में मानता है। यदि साइनब सिग्नल कम है, तो मल्टीप्लायर मल्टीप्लायर इनपुट बी सिग्नल को एक अहस्ताक्षरित संख्या के रूप में मानता है। इस IP के लिए सिमुलेशन मॉडल इस संकेत के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इस इनपुट को X मान प्रदान करते हैं, तो X मान आउटपुट सिग्नल पर प्रसारित होता है।
स्कैन चेन ए के लिए इनपुट। इनपुट सिग्नल [WIDTH_A – 1, … 0] चौड़ा। जब INPUT_SOURCE_A पैरामीटर में SCANA का मान होता है, तो स्कैनिना [] सिग्नल की आवश्यकता होती है।
गतिशील रूप से निर्दिष्ट करता है कि संचायक मान स्थिर है या नहीं। यदि accum_sload सिग्नल कम है, तो गुणक आउटपुट को संचायक में लोड किया जाता है। accum_sload और sload_accum का एक साथ प्रयोग न करें।
जारी…

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8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

सिग्नल sload_accum
चेनिन [] addnsub1
addnsub3
coefsel0 [] coefsel1 [] coefsel2 [] coefsel3 []

आवश्यक संख्या
नहीं - नहीं
नहीं
नहीं नहीं नहीं नहीं

विवरण
इस IP के लिए सिमुलेशन मॉडल इस संकेत के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इस इनपुट को X मान प्रदान करते हैं, तो X मान आउटपुट सिग्नल पर प्रसारित होता है।
गतिशील रूप से निर्दिष्ट करता है कि संचायक मान स्थिर है या नहीं। यदि sload_accum सिग्नल अधिक है, तो गुणक आउटपुट को संचायक में लोड किया जाता है। accum_sload और sload_accum का एक साथ प्रयोग न करें। इस IP के लिए सिमुलेशन मॉडल इस संकेत के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इस इनपुट को X मान प्रदान करते हैं, तो X मान आउटपुट सिग्नल पर प्रसारित होता है।
पूर्ववर्ती एस से योजक परिणाम इनपुट बसtagइ। इनपुट सिग्नल [WIDTH_CHAININ – 1, … 0] चौड़ा।
गुणकों की पहली जोड़ी से आउटपुट में जोड़ या घटाव करें। मल्टीप्लायरों की पहली जोड़ी से आउटपुट जोड़ने के लिए इनपुट 1 से Addnsub1 सिग्नल। मल्टीप्लायरों की पहली जोड़ी से आउटपुट को घटाने के लिए इनपुट 0 से Addnsub1 सिग्नल। इस IP के लिए सिमुलेशन मॉडल इस संकेत के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इस इनपुट को X मान प्रदान करते हैं, तो X मान आउटपुट सिग्नल पर प्रसारित होता है।
गुणकों की पहली जोड़ी से आउटपुट में जोड़ या घटाव करें। मल्टीप्लायरों की दूसरी जोड़ी से आउटपुट जोड़ने के लिए Addnsub1 सिग्नल में 3 इनपुट करें। मल्टीप्लायरों की पहली जोड़ी से आउटपुट घटाने के लिए Addnsub0 सिग्नल में इनपुट 3। इस IP के लिए सिमुलेशन मॉडल इस संकेत के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इस इनपुट को X मान प्रदान करते हैं, तो X मान आउटपुट सिग्नल पर प्रसारित होता है।
गुणांक इनपुट संकेत [0:3] पहले गुणक के लिए। इस IP के लिए सिमुलेशन मॉडल इस संकेत के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इस इनपुट को X मान प्रदान करते हैं, तो X मान आउटपुट सिग्नल पर प्रसारित होता है।
गुणांक इनपुट संकेत [0:3] दूसरे गुणक के लिए। इस IP के लिए सिमुलेशन मॉडल इस संकेत के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इस इनपुट को X मान प्रदान करते हैं, तो X मान आउटपुट सिग्नल पर प्रसारित होता है।
गुणांक इनपुट संकेत [0:3] तीसरे गुणक के लिए। इस IP के लिए सिमुलेशन मॉडल इस संकेत के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इस इनपुट को X मान प्रदान करते हैं, तो X मान आउटपुट सिग्नल पर प्रसारित होता है।
गुणांक इनपुट संकेत [0:3] चौथे गुणक के लिए। इस IP के लिए सिमुलेशन मॉडल इस संकेत के लिए अनिर्धारित इनपुट मान (X) का समर्थन करता है। जब आप इस इनपुट को X मान प्रदान करते हैं, तो X मान आउटपुट सिग्नल पर प्रसारित होता है।

तालिका 29। इंटेल एफपीजीए आईपी आउटपुट सिग्नल को गुणा करें

संकेत

आवश्यक

विवरण

नतीजा []

हाँ

गुणक आउटपुट सिग्नल। आउटपुट सिग्नल [WIDTH_RESULT – 1 … 0] चौड़ा

इस आईपी के लिए सिमुलेशन मॉडल अनिर्धारित आउटपुट वैल्यू (एक्स) का समर्थन करता है। जब आप इनपुट के रूप में X मान प्रदान करते हैं, तो X मान इस सिग्नल पर प्रसारित होता है।

स्कैनौटा []

नहीं

स्कैन चेन ए का आउटपुट। आउटपुट सिग्नल [WIDTH_A - 1..0] चौड़ा।

मल्टीप्लायरों की संख्या के लिए 2 से अधिक का चयन करें और इस सिग्नल को सक्षम करने के लिए पैरामीटर से जुड़े मल्टीप्लायर के इनपुट ए के लिए स्कैन चेन इनपुट चुनें।

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 46

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8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

8.6। पैरामीटर

8.6.1। सामान्य टैब

तालिका 30. सामान्य टैब

पैरामीटर

आईपी उत्पन्न पैरामीटर

कीमत

गुणकों की संख्या कितनी होती है?

नंबर_ऑफ_एम 1 - 4 अल्टीप्लायर

A width_a इनपुट बसें कितनी चौड़ी होनी चाहिए?

1 – 256

B चौड़ाई_बी इनपुट बसें कितनी चौड़ी होनी चाहिए?

1 – 256

'परिणाम' आउटपुट बस कितनी चौड़ी होनी चाहिए?

चौड़ाई_परिणाम

1 – 256

प्रत्येक घड़ी के लिए संबद्ध घड़ी सक्षम बनाएँ

gui_associate ऑन d_clock_enbl ऑफ ई

8.6.2। अतिरिक्त मोड टैब

तालिका 31. अतिरिक्त मोड टैब

पैरामीटर

आईपी उत्पन्न पैरामीटर

कीमत

आउटपुट कॉन्फ़िगरेशन

योजक इकाई का आउटपुट पंजीकृत करें

gui_output_re चालू

गिस्टर

बंद

क्लॉक इनपुट का स्रोत क्या है?

gui_output_re gister_watch

घड़ी0 घड़ी 1 घड़ी2

अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

gui_output_re gister_aclr

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

gui_output_re gister_sclr

कोई नहीं SCLR0 SCLR1

योजक ऑपरेशन

मल्टीप्लायरों की पहली जोड़ी के आउटपुट पर कौन सा ऑपरेशन किया जाना चाहिए?

gui_multiplier 1_direction

जोड़ें, उप, चर

डिफ़ॉल्ट मान 1
16

विवरण
एक साथ जोड़े जाने वाले मल्टीप्लायरों की संख्या। मान 1 से 4 तक हैं। डेटा [] पोर्ट की चौड़ाई निर्दिष्ट करें।

डेटाब [] पोर्ट की चौड़ाई निर्दिष्ट करें।

परिणाम [] पोर्ट की चौड़ाई निर्दिष्ट करें।

बंद

घड़ी सक्षम बनाने के लिए इस विकल्प का चयन करें

प्रत्येक घड़ी के लिए।

डिफ़ॉल्ट मान

विवरण

बंद घड़ी0
कोई नहीं कोई नहीं

योजक मॉड्यूल के आउटपुट रजिस्टर को सक्षम करने के लिए इस विकल्प का चयन करें।
आउटपुट रजिस्टरों के लिए क्लॉक स्रोत को सक्षम और निर्दिष्ट करने के लिए क्लॉक0, क्लॉक1 या क्लॉक2 का चयन करें। इस पैरामीटर को सक्षम करने के लिए आपको योजक इकाई के रजिस्टर आउटपुट का चयन करना होगा।
योजक आउटपुट रजिस्टर के लिए अतुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको योजक इकाई के रजिस्टर आउटपुट का चयन करना होगा।
योजक आउटपुट रजिस्टर के लिए तुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको योजक इकाई के रजिस्टर आउटपुट का चयन करना होगा।

जोड़ना

पहले और दूसरे मल्टीप्लायरों के बीच आउटपुट के लिए प्रदर्शन करने के लिए जोड़ या घटाव ऑपरेशन चुनें।
· जोड़ने का कार्य करने के लिए ADD का चयन करें|
· घटाव ऑपरेशन करने के लिए SUB का चयन करें।
डायनेमिक जोड़/घटाव नियंत्रण के लिए Addnsub1 पोर्ट का उपयोग करने के लिए वेरिएबल का चयन करें।
जारी…

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8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

पैरामीटर

आईपी उत्पन्न पैरामीटर

कीमत

'Addnsub1' इनपुट पंजीकृत करें

gui_addnsub_ ऑन मल्टीप्लायर_रेग ऑफ ister1

क्लॉक इनपुट का स्रोत क्या है?

gui_addnsub_ गुणक_reg ister1_घड़ी

घड़ी0 घड़ी 1 घड़ी2

अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

gui_addnsub_ गुणक_एसीएलआर 1

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

gui_addnsub_ गुणक_एससीएलआर 1

कोई नहीं SCLR0 SCLR1

मल्टीप्लायरों की दूसरी जोड़ी के आउटपुट पर क्या ऑपरेशन किया जाना चाहिए?

gui_multiplier 3_direction

जोड़ें, उप, चर

'Addnsub3' इनपुट पंजीकृत करें

gui_addnsub_ ऑन मल्टीप्लायर_रेग ऑफ ister3

क्लॉक इनपुट का स्रोत क्या है?

gui_addnsub_ गुणक_reg ister3_घड़ी

घड़ी0 घड़ी 1 घड़ी2

डिफ़ॉल्ट मान
ऑफ क्लॉक0 कोई नहीं कोई नहीं जोड़ें
बंद घड़ी0

विवरण
जब VARIABLE मान का चयन किया जाता है: · ड्राइव addnsub1 सिग्नल को उच्च के लिए ड्राइव करें
अतिरिक्त ऑपरेशन। · Addnsub1 सिग्नल को निम्न के लिए ड्राइव करें
घटाव ऑपरेशन। इस पैरामीटर को सक्षम करने के लिए आपको दो से अधिक मल्टीप्लायरों का चयन करना होगा।
Addnsub1 पोर्ट के लिए इनपुट रजिस्टर को सक्षम करने के लिए इस विकल्प का चयन करें। इस पैरामीटर को सक्षम करने के लिए मल्टीप्लायरों की पहली जोड़ी के आउटपुट पर क्या ऑपरेशन किया जाना चाहिए, इसके लिए आपको VARIABLE का चयन करना होगा।
Addnsub0 रजिस्टर के लिए इनपुट क्लॉक सिग्नल निर्दिष्ट करने के लिए क्लॉक1, क्लॉक2 या क्लॉक1 का चयन करें। इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर 'addnsub1' इनपुट का चयन करना होगा।
Addnsub1 रजिस्टर के लिए अतुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर 'addnsub1' इनपुट का चयन करना होगा।
Addnsub1 रजिस्टर के लिए तुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर 'addnsub1' इनपुट का चयन करना होगा।
तीसरे और चौथे मल्टीप्लायरों के बीच आउटपुट के लिए प्रदर्शन करने के लिए जोड़ या घटाव ऑपरेशन चुनें। · जोड़ने के लिए जोड़ें का चयन करें|
संचालन। · घटाव करने के लिए उप का चयन करें|
संचालन। Addnsub1 का उपयोग करने के लिए वेरिएबल का चयन करें
गतिशील जोड़/घटाव नियंत्रण के लिए बंदरगाह। जब VARIABLE मान का चयन किया जाता है: · अतिरिक्त ऑपरेशन के लिए ड्राइव addnsub1 सिग्नल को हाई पर ले जाएं। घटाव ऑपरेशन के लिए Addnsub1 सिग्नल को लो ड्राइव करें। गुणकों की संख्या क्या है? के लिए आपको मान 4 का चयन करना होगा? इस पैरामीटर को सक्षम करने के लिए।
Addnsub3 सिग्नल के लिए इनपुट रजिस्टर को सक्षम करने के लिए इस विकल्प का चयन करें। इस पैरामीटर को सक्षम करने के लिए मल्टीप्लायरों की दूसरी जोड़ी के आउटपुट पर क्या ऑपरेशन किया जाना चाहिए, इसके लिए आपको VARIABLE का चयन करना होगा।
Addnsub0 रजिस्टर के लिए इनपुट क्लॉक सिग्नल निर्दिष्ट करने के लिए क्लॉक1, क्लॉक2 या क्लॉक3 का चयन करें। इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर 'addnsub3' इनपुट का चयन करना होगा।
जारी…

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 48

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8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

पैरामीटर
अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

आईपी उत्पन्न पैरामीटर

कीमत

gui_addnsub_ गुणक_एसीएलआर 3

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

gui_addnsub_ गुणक_एससीएलआर 3

कोई नहीं SCLR0 SCLR1

ध्रुवता सक्षम `use_subadd'

gui_use_subn चालू

जोड़ना

बंद

8.6.3। गुणक टैब

तालिका 32. गुणक टैब

पैरामीटर

आईपी उत्पन्न पैरामीटर

कीमत

क्या है?

gui_repretent

प्रतिनिधित्व प्रारूप ation_a

मल्टीप्लायर ए इनपुट के लिए?

हस्ताक्षरित, अहस्ताक्षरित, परिवर्तनशील

'सिग्ना' इनपुट पंजीकृत करें

gui_register_s चालू

इग्ना

बंद

क्लॉक इनपुट का स्रोत क्या है?

gui_register_s igna_घड़ी

घड़ी0 घड़ी 1 घड़ी2

अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

gui_register_s ign_aclr

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

gui_register_s ign_sclr

कोई नहीं SCLR0 SCLR1

क्या है?

gui_repretent

प्रतिनिधित्व प्रारूप ation_b

गुणक बी इनपुट के लिए?

हस्ताक्षरित, अहस्ताक्षरित, परिवर्तनशील

रजिस्टर 'साइनब' इनपुट

gui_register_s चालू

आईजीबी

बंद

डिफ़ॉल्ट मान कोई नहीं
कोई नहीं

विवरण
Addnsub3 रजिस्टर के लिए अतुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर 'addnsub3' इनपुट का चयन करना होगा।
Addnsub3 रजिस्टर के लिए तुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर 'addnsub3' इनपुट का चयन करना होगा।

बंद

फ़ंक्शन को उलटने के लिए इस विकल्प का चयन करें

Addnsub इनपुट पोर्ट का।

घटाव संक्रिया के लिए ड्राइव addnsub को हाई पर ले जाएँ।

एडिशन ऑपरेशन के लिए Addnsub को लो ड्राइव करें।

डिफ़ॉल्ट मान

विवरण

अहस्ताक्षरित गुणक ए इनपुट के लिए प्रतिनिधित्व प्रारूप निर्दिष्ट करें।

बंद

सिग्ना को सक्षम करने के लिए इस विकल्प का चयन करें

पंजीकरण करवाना।

मल्टीप्लायर ए इनपुट के लिए प्रतिनिधित्व स्वरूप क्या है? के लिए आपको VARIABLE मान का चयन करना होगा? इस विकल्प को सक्षम करने के लिए पैरामीटर।

घड़ी0

सिग्ना रजिस्टर के लिए इनपुट क्लॉक सिग्नल को सक्षम और निर्दिष्ट करने के लिए क्लॉक0, क्लॉक1 या क्लॉक2 का चयन करें।
इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर `सिग्ना' इनपुट का चयन करना होगा।

कोई नहीं

सिग्ना रजिस्टर के लिए अतुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है।
इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर `सिग्ना' इनपुट का चयन करना होगा।

कोई नहीं

सिग्ना रजिस्टर के लिए तुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है।
इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर `सिग्ना' इनपुट का चयन करना होगा।

अहस्ताक्षरित गुणक बी इनपुट के लिए प्रतिनिधित्व प्रारूप निर्दिष्ट करें।

बंद

साइनबी को सक्षम करने के लिए इस विकल्प का चयन करें

पंजीकरण करवाना।

जारी…

प्रतिक्रिया भेजें

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 49

8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

पैरामीटर

आईपी उत्पन्न पैरामीटर

कीमत

डिफ़ॉल्ट मान

क्लॉक इनपुट का स्रोत क्या है?

gui_register_s ignb_घड़ी

घड़ी0 घड़ी 1 घड़ी2

घड़ी0

अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

gui_register_s ignb_aclr

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

gui_register_s ignb_sclr

कोई नहीं SCLR0 SCLR1

इनपुट कॉन्फ़िगरेशन
गुणक का इनपुट ए दर्ज करें
क्लॉक इनपुट का स्रोत क्या है?

gui_input_reg चालू

ister_a

बंद

gui_input_reg एक_घड़ी है

घड़ी0 घड़ी 1 घड़ी2

कोई नहीं कोई नहीं
बंद घड़ी0

अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

gui_input_reg ister_a_aclr

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

gui_input_reg ister_a_sclr

कोई नहीं SCLR0 SCLR1

गुणक का इनपुट बी दर्ज करें
क्लॉक इनपुट का स्रोत क्या है?

gui_input_reg चालू

ister_b

बंद

gui_input_reg ister_b_घड़ी

घड़ी0 घड़ी 1 घड़ी2

कोई नहीं कोई नहीं बंद घड़ी0

अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

gui_input_reg ister_b_aclr

कोई नहीं ACLR0 ACLR1

कोई नहीं

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

gui_input_reg ister_b_sclr

कोई नहीं SCLR0 SCLR1

कोई नहीं

गुणक का इनपुट A किससे जुड़ा है?

gui_multiplier गुणक इनपुट गुणक

_एक_इनपुट

स्कैन श्रृंखला इनपुट इनपुट

विवरण
मल्टीप्लायर बी इनपुट के लिए प्रतिनिधित्व प्रारूप क्या है? के लिए आपको VARIABLE मान का चयन करना होगा? इस विकल्प को सक्षम करने के लिए पैरामीटर।
साइनब रजिस्टर के लिए इनपुट क्लॉक सिग्नल को सक्षम और निर्दिष्ट करने के लिए क्लॉक0, क्लॉक1 या क्लॉक2 का चयन करें। इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर `साइनब' इनपुट का चयन करना होगा।
साइनब रजिस्टर के लिए अतुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर `साइनब' इनपुट का चयन करना होगा।
साइनब रजिस्टर के लिए तुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर `साइनब' इनपुट का चयन करना होगा।
डेटा इनपुट बस के लिए इनपुट रजिस्टर को सक्षम करने के लिए इस विकल्प का चयन करें।
डेटा इनपुट बस के लिए रजिस्टर इनपुट क्लॉक सिग्नल को सक्षम और निर्दिष्ट करने के लिए क्लॉक 0, क्लॉक 1 या क्लॉक 2 का चयन करें। इस पैरामीटर को सक्षम करने के लिए आपको मल्टीप्लायर के रजिस्टर इनपुट ए का चयन करना होगा।
डेटा इनपुट बस के लिए अतुल्यकालिक स्पष्ट स्रोत रजिस्टर निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको मल्टीप्लायर के रजिस्टर इनपुट ए का चयन करना होगा।
डेटा इनपुट बस के लिए रजिस्टर सिंक्रोनस क्लियर सोर्स निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको मल्टीप्लायर के रजिस्टर इनपुट ए का चयन करना होगा।
डेटाब इनपुट बस के लिए इनपुट रजिस्टर को सक्षम करने के लिए इस विकल्प का चयन करें।
डेटाबेस इनपुट बस के लिए रजिस्टर इनपुट क्लॉक सिग्नल को सक्षम और निर्दिष्ट करने के लिए क्लॉक0, क्लॉक1 या क्लॉक2 का चयन करें। इस पैरामीटर को सक्षम करने के लिए आपको मल्टीप्लायर के रजिस्टर इनपुट बी का चयन करना होगा।
डेटाबेस इनपुट बस के लिए अतुल्यकालिक स्पष्ट स्रोत रजिस्टर निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको मल्टीप्लायर के रजिस्टर इनपुट बी का चयन करना होगा।
डेटाब इनपुट बस के लिए रजिस्टर सिंक्रोनस क्लियर सोर्स निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको मल्टीप्लायर के रजिस्टर इनपुट बी का चयन करना होगा।
गुणक के इनपुट ए के लिए इनपुट स्रोत का चयन करें।
जारी…

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 50

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8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

पैरामीटर

आईपी उत्पन्न पैरामीटर

कीमत

स्कैनआउट एक रजिस्टर विन्यास

स्कैन श्रृंखला का आउटपुट पंजीकृत करें

gui_scanouta चालू

_पंजीकरण करवाना

बंद

क्लॉक इनपुट का स्रोत क्या है?

gui_scanouta _register_cloc k

घड़ी0 घड़ी 1 घड़ी2

अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

gui_scanouta _रजिस्टर_एसीएलआर

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

gui_scanouta _register_sclr

कोई नहीं SCLR0 SCLR1

8.6.4। प्रीडर टैब

तालिका 33. प्रीडर टैब

पैरामीटर

आईपी उत्पन्न पैरामीटर

कीमत

प्रीडर मोड का चयन करें

preadder_mo डे

सरल, COEF, इनपुट, वर्ग, निरंतर

डिफ़ॉल्ट मान

विवरण
गुणक के स्रोत के रूप में डेटा इनपुट बस का उपयोग करने के लिए गुणक इनपुट का चयन करें। मल्टीप्लायर के स्रोत के रूप में स्कैनइन इनपुट बस का उपयोग करने के लिए स्कैन चेन इनपुट का चयन करें और स्कैनआउट आउटपुट बस को सक्षम करें। यह पैरामीटर तब उपलब्ध होता है जब आप गुणक की संख्या क्या है? के लिए 2, 3 या 4 का चयन करते हैं। पैरामीटर।

बंद घड़ी0 कोई नहीं कोई नहीं

स्कैनआउटा आउटपुट बस के लिए आउटपुट रजिस्टर को सक्षम करने के लिए इस विकल्प का चयन करें।
मल्टीप्लायर का इनपुट A किससे जुड़ा है, इसके लिए आपको स्कैन चेन इनपुट का चयन करना होगा? इस विकल्प को सक्षम करने के लिए पैरामीटर।
स्कैनआउट आउटपुट बस के लिए रजिस्टर इनपुट क्लॉक सिग्नल को सक्षम और निर्दिष्ट करने के लिए क्लॉक0, क्लॉक1 या क्लॉक2 का चयन करें।
इस विकल्प को सक्षम करने के लिए आपको स्कैन चेन पैरामीटर के रजिस्टर आउटपुट को चालू करना होगा।
स्कैनआउटा आउटपुट बस के लिए अतुल्यकालिक स्पष्ट स्रोत रजिस्टर निर्दिष्ट करता है।
इस विकल्प को सक्षम करने के लिए आपको स्कैन चेन पैरामीटर के रजिस्टर आउटपुट को चालू करना होगा।
स्कैनआउटा आउटपुट बस के लिए रजिस्टर सिंक्रोनस क्लियर सोर्स निर्दिष्ट करता है।
इस विकल्प को सक्षम करने के लिए आपको स्कैन चेन पैरामीटर के रजिस्टर आउटपुट का चयन करना होगा।

डिफ़ॉल्ट मान
सरल

विवरण
प्रीडर मॉड्यूल के लिए ऑपरेशन मोड निर्दिष्ट करता है। सरल: यह मोड प्रीडर को बायपास करता है। यह डिफ़ॉल्ट मोड है। COEF: यह मोड मल्टीप्लायर के इनपुट के रूप में प्रीडर और कोफसेल इनपुट बस के आउटपुट का उपयोग करता है। इनपुट: यह मोड मल्टीप्लायर के इनपुट के रूप में प्रीडर और डेटाक इनपुट बस के आउटपुट का उपयोग करता है। वर्ग: यह मोड गुणक के दोनों इनपुट के रूप में प्रीडर के आउटपुट का उपयोग करता है।
जारी…

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 51

8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

पैरामीटर

आईपी उत्पन्न पैरामीटर

कीमत

प्रीडर दिशा का चयन करें

gui_preadder जोड़ें,

_दिशा

उप

सी चौड़ाई_सी इनपुट बसें कितनी चौड़ी होनी चाहिए?

1 – 256

डेटा सी इनपुट रजिस्टर कॉन्फ़िगरेशन

डेटाैक इनपुट पंजीकृत करें

gui_datac_inp चालू

ut_register

बंद

क्लॉक इनपुट का स्रोत क्या है?

gui_datac_inp ut_register_cl ठीक है

घड़ी0 घड़ी 1 घड़ी2

अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

gui_datac_inp ut_register_a clr

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

gui_datac_inp ut_register_sc lr

कोई नहीं SCLR0 SCLR1

गुणांकों
Coef की चौड़ाई कितनी होनी चाहिए?

चौड़ाई_coef

1 – 27

Coef रजिस्टर कॉन्फ़िगरेशन

Coefsel इनपुट पंजीकृत करें

gui_coef_regi चालू

स्टेर

बंद

क्लॉक इनपुट का स्रोत क्या है?

gui_coef_regi ster_घड़ी

घड़ी0 घड़ी 1 घड़ी2

डिफ़ॉल्ट मान
जोड़ना
16

विवरण
CONSTANT: यह मोड मल्टीप्लायर के इनपुट के रूप में डेटा इनपुट बस का उपयोग करता है जिसमें प्रीडर बायपास और कॉफ़सेल इनपुट बस होती है।
प्रीडर के संचालन को निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए, सिलेक्ट प्रीडर मोड के लिए निम्न का चयन करें: · COEF · INPUT · स्क्वायर या · कॉन्स्टैंट
सी इनपुट बस के लिए बिट्स की संख्या निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको प्रीडर मोड का चयन करने के लिए INPUT का चयन करना होगा।

घड़ी पर0 कोई नहीं कोई नहीं

डेटाैक इनपुट बस के लिए इनपुट रजिस्टर को सक्षम करने के लिए इस विकल्प का चयन करें। इस विकल्प को सक्षम करने के लिए आपको प्रीडर मोड पैरामीटर का चयन करने के लिए INPUT सेट करना होगा।
डाटाक इनपुट रजिस्टर के लिए इनपुट क्लॉक सिग्नल निर्दिष्ट करने के लिए क्लॉक0, क्लॉक1 या क्लॉक2 का चयन करें। इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर डेटाक इनपुट का चयन करना होगा।
डेटाक इनपुट रजिस्टर के लिए अतुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर डेटाक इनपुट का चयन करना होगा।
डाटाक इनपुट रजिस्टर के लिए तुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको रजिस्टर डेटाक इनपुट का चयन करना होगा।

के लिए बिट्स की संख्या निर्दिष्ट करता है

Coefsel इनपुट बस।

इस पैरामीटर को सक्षम करने के लिए आपको प्रीडर मोड के लिए COEF या CONSTANT का चयन करना होगा।

घड़ी पर0

Coefsel इनपुट बस के लिए इनपुट रजिस्टर सक्रिय करने के लिए इस विकल्प का चयन करें। इस पैरामीटर को सक्षम करने के लिए आपको प्रीडर मोड के लिए COEF या CONSTANT का चयन करना होगा।
Coefsel इनपुट रजिस्टर के लिए इनपुट क्लॉक सिग्नल निर्दिष्ट करने के लिए क्लॉक0, क्लॉक1 या क्लॉक2 का चयन करें। इस पैरामीटर को सक्षम करने के लिए आपको कॉफ़सेल इनपुट दर्ज करें का चयन करना होगा।
जारी…

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 52

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8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

पैरामीटर
अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

आईपी उत्पन्न पैरामीटर

कीमत

gui_coef_regi ster_aclr

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है

gui_coef_regi ster_sclr

कोई नहीं SCLR0 SCLR1

गुणांक_0 विन्यास

coef0_0 से coef0_7

0x00000 0xFFFFFFFF

गुणांक_1 विन्यास

coef1_0 से coef1_7

0x00000 0xFFFFFFFF

गुणांक_2 विन्यास

coef2_0 से coef2_7

0x00000 0xFFFFFFFF

गुणांक_3 विन्यास

coef3_0 से coef3_7

0x00000 0xFFFFFFFF

8.6.5। संचायक टैब

तालिका 34. संचायक टैब

पैरामीटर

आईपी उत्पन्न पैरामीटर

कीमत

संचायक सक्षम करें?

बिजली संचयक यंत्र

हां नहीं

संचायक ऑपरेशन प्रकार क्या है?

accum_directi जोड़ें,

उप

डिफ़ॉल्ट मान कोई नहीं
कोई नहीं
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

विवरण
Coefsel इनपुट रजिस्टर के लिए अतुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको कॉफ़सेल इनपुट दर्ज करें का चयन करना होगा।
Coefsel इनपुट रजिस्टर के लिए तुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस पैरामीटर को सक्षम करने के लिए आपको कॉफ़सेल इनपुट दर्ज करें का चयन करना होगा।
इस पहले गुणक के लिए गुणांक मान निर्दिष्ट करता है। बिट्स की संख्या वही होनी चाहिए जो Coef की चौड़ाई कितनी चौड़ी होनी चाहिए? पैरामीटर। इस पैरामीटर को सक्षम करने के लिए आपको प्रीडर मोड के लिए COEF या CONSTANT का चयन करना होगा।
इस दूसरे गुणक के लिए गुणांक मान निर्दिष्ट करता है। बिट्स की संख्या वही होनी चाहिए जो Coef की चौड़ाई कितनी चौड़ी होनी चाहिए? पैरामीटर। इस पैरामीटर को सक्षम करने के लिए आपको प्रीडर मोड के लिए COEF या CONSTANT का चयन करना होगा।
इस तीसरे गुणक के लिए गुणांक मान निर्दिष्ट करता है। बिट्स की संख्या वही होनी चाहिए जो Coef की चौड़ाई कितनी चौड़ी होनी चाहिए? पैरामीटर। इस पैरामीटर को सक्षम करने के लिए आपको प्रीडर मोड के लिए COEF या CONSTANT का चयन करना होगा।
इस चौथे गुणक के लिए गुणांक मान निर्दिष्ट करता है। बिट्स की संख्या वही होनी चाहिए जो Coef की चौड़ाई कितनी चौड़ी होनी चाहिए? पैरामीटर। इस पैरामीटर को सक्षम करने के लिए आपको प्रीडर मोड के लिए COEF या CONSTANT का चयन करना होगा।

डिफ़ॉल्ट मान सं
जोड़ना

विवरण
संचायक को सक्षम करने के लिए हाँ का चयन करें। संचायक सुविधा का उपयोग करते समय आपको योजक इकाई के रजिस्टर आउटपुट का चयन करना होगा।
संचायक के संचालन को निर्दिष्ट करता है: · जोड़ संचालन के लिए जोड़ें · घटाव संचालन के लिए उप। संचायक को सक्षम करने के लिए आपको हाँ का चयन करना होगा? इस विकल्प को सक्षम करने के लिए पैरामीटर।
जारी…

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इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 53

8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

पैरामीटर
प्रीलोड कॉन्स्टेंट प्रीलोड कॉन्स्टेंट को सक्षम करें

आईपी उत्पन्न पैरामीटर

कीमत

gui_ena_prelo चालू

ad_const

बंद

संचित बंदरगाह का इनपुट किससे जुड़ा है?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

प्रीलोड लोड कॉन्स्ट_वल 0 - 64 के लिए मान चुनें

स्थिर

क्लॉक इनपुट का स्रोत क्या है?

gui_accum_sl oad_register_ घड़ी

घड़ी0 घड़ी 1 घड़ी2

अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

gui_accum_sl oad_register_ aclr

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

gui_accum_sl oad_register_ sclr

कोई नहीं SCLR0 SCLR1

दोहरा संचायक सक्षम करें

gui_double_a चालू

सह

बंद

डिफ़ॉल्ट मान

विवरण

बंद

accum_sload या सक्षम करें

sload_accum सिग्नल और रजिस्टर इनपुट

गतिशील रूप से इनपुट का चयन करने के लिए

संचायक.

जब accum_sload कम या sload_accum होता है, तो गुणक आउटपुट को संचायक में डाला जाता है।

जब accum_sload अधिक या sload_accum होता है, तो एक उपयोगकर्ता द्वारा निर्दिष्ट प्रीलोड स्थिरांक को संचायक में फीड किया जाता है।

संचायक को सक्षम करने के लिए आपको हाँ का चयन करना होगा? इस विकल्प को सक्षम करने के लिए पैरामीटर।

ACCUM_SL ओएडी

accum_sload/sload_accum सिग्नल के व्यवहार को निर्दिष्ट करता है।
ACCUM_SLOAD: संचायक पर गुणक आउटपुट लोड करने के लिए accum_sload कम करें।
SLOAD_ACCUM: संचायक पर गुणक आउटपुट लोड करने के लिए sload_accum को ऊपर ले जाएँ।
इस पैरामीटर को सक्षम करने के लिए आपको प्रीलोड स्थिरांक सक्षम करें विकल्प का चयन करना होगा।

प्रीसेट स्थिर मान निर्दिष्ट करें।

यह मान 2N हो सकता है जहाँ N प्रीसेट स्थिर मान है।

जब एन = 64, यह निरंतर शून्य का प्रतिनिधित्व करता है।

इस पैरामीटर को सक्षम करने के लिए आपको प्रीलोड स्थिरांक सक्षम करें विकल्प का चयन करना होगा।

घड़ी0

accum_sload/sload_accum रजिस्टर के लिए इनपुट क्लॉक सिग्नल निर्दिष्ट करने के लिए क्लॉक0, क्लॉक1 या क्लॉक2 चुनें।
इस पैरामीटर को सक्षम करने के लिए आपको प्रीलोड स्थिरांक सक्षम करें विकल्प का चयन करना होगा।

कोई नहीं

accum_sload/sload_accum रजिस्टर के लिए अतुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है।
इस पैरामीटर को सक्षम करने के लिए आपको प्रीलोड स्थिरांक सक्षम करें विकल्प का चयन करना होगा।

कोई नहीं

accum_sload/sload_accum रजिस्टर के लिए तुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है।
इस पैरामीटर को सक्षम करने के लिए आपको प्रीलोड स्थिरांक सक्षम करें विकल्प का चयन करना होगा।

बंद

दोहरे संचायक रजिस्टर को सक्षम करता है।

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 54

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8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

8.6.6। सिस्टोलिक/चेनआउट टैब

टेबल 35. सिस्टोलिक/चेनआउट ऐडर टैब

पैरामीटर चेनआउट योजक सक्षम करें

आईपी उत्पन्न पैरामीटर

कीमत

चैनआउट_एड हां,

नहीं

चेनआउट योजक ऑपरेशन प्रकार क्या है?

चेनआउट_एड जोड़ें,

er_direction

उप

चेनआउट योजक के लिए 'नकारात्मक' इनपुट सक्षम करें?

पोर्ट_नेगेट

पोर्ट_प्रयुक्त, पोर्ट_अप्रयुक्त

रजिस्टर 'नकारात्मक' इनपुट? negate_regist एर

अपंजीकृत, घड़ी 0, घड़ी 1, घड़ी 2, घड़ी 3

अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

negate_aclr

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

negate_sclr

कोई नहीं SCLR0 SCLR1

सिस्टोलिक विलंब
सिस्टोलिक विलंब रजिस्टर सक्षम करें

gui_systolic_d चालू

Elay

बंद

क्लॉक इनपुट का स्रोत क्या है?

gui_systolic_d CLOCK0,

elay_घड़ी

घड़ी1,

डिफ़ॉल्ट मान
नहीं

विवरण
चेनआउट योजक मॉड्यूल को सक्षम करने के लिए हाँ का चयन करें।

जोड़ना

चेनआउट योजक ऑपरेशन निर्दिष्ट करता है।
घटाव ऑपरेशन के लिए, मल्टीप्लायर ए इनपुट के लिए प्रतिनिधित्व प्रारूप क्या है, के लिए SIGNED का चयन किया जाना चाहिए? और गुणक बी इनपुट के लिए प्रतिनिधित्व प्रारूप क्या है? गुणक टैब में।

PORT_UN उपयोग किया गया

नकारात्मक इनपुट सिग्नल को सक्षम करने के लिए PORT_USED का चयन करें।
चेनआउट योजक अक्षम होने पर यह पैरामीटर अमान्य है।

अपंजीकृत इरेड

नेगेट इनपुट सिग्नल के लिए इनपुट रजिस्टर को सक्षम करने के लिए और नेगेट रजिस्टर के लिए इनपुट क्लॉक सिग्नल को निर्दिष्ट करने के लिए।
यदि निगेट इनपुट रजिस्टर टू की आवश्यकता नहीं है तो अपंजीकृत का चयन करें
जब आप चुनते हैं तो यह पैरामीटर अमान्य है:
· चेनआउट योजक को सक्षम करने के लिए नहीं या
· चेनआउट योजक के लिए 'नकारात्मक' इनपुट सक्षम करने के लिए PORT_UNUSED? पैरामीटर या

कोई नहीं

नकारा रजिस्टर के लिए अतुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है।
जब आप चुनते हैं तो यह पैरामीटर अमान्य है:
· चेनआउट योजक को सक्षम करने के लिए नहीं या
· चेनआउट योजक के लिए 'नकारात्मक' इनपुट सक्षम करने के लिए PORT_UNUSED? पैरामीटर या

कोई नहीं

अस्वीकृत रजिस्टर के लिए तुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है।
जब आप चुनते हैं तो यह पैरामीटर अमान्य है:
· चेनआउट योजक को सक्षम करने के लिए नहीं या
· चेनआउट योजक के लिए 'नकारात्मक' इनपुट सक्षम करने के लिए PORT_UNUSED? पैरामीटर या

बंद घड़ी0

सिस्टोलिक मोड को सक्षम करने के लिए इस विकल्प का चयन करें। यह पैरामीटर तब उपलब्ध होता है जब आप मल्टीप्लायरों की संख्या क्या है? के लिए 2 या 4 का चयन करते हैं। पैरामीटर। सिस्टोलिक विलंब रजिस्टरों का उपयोग करने के लिए आपको योजक इकाई के रजिस्टर आउटपुट को सक्षम करना होगा।
सिस्टोलिक विलंब रजिस्टर के लिए इनपुट क्लॉक सिग्नल निर्दिष्ट करता है।
जारी…

प्रतिक्रिया भेजें

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 55

8. इंटेल एफपीजीए मल्टीप्लाई एडर आईपी कोर 683490 | 2020.10.05

पैरामीटर

आईपी उत्पन्न पैरामीटर

कीमत

घड़ी2,

अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

gui_systolic_d elay_aclr

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

gui_systolic_d elay_sclr

कोई नहीं SCLR0 SCLR1

डिफ़ॉल्ट मान
कोई नहीं
कोई नहीं

विवरण
इस विकल्प को सक्षम करने के लिए आपको सिस्टोलिक विलंब रजिस्टर सक्षम करें का चयन करना होगा।
सिस्टोलिक विलंब रजिस्टर के लिए अतुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस विकल्प को सक्षम करने के लिए आपको सिस्टोलिक विलंब रजिस्टर सक्षम करें का चयन करना होगा।
सिस्टोलिक विलंब रजिस्टर के लिए तुल्यकालिक स्पष्ट स्रोत निर्दिष्ट करता है। इस विकल्प को सक्षम करने के लिए आपको सिस्टोलिक विलंब रजिस्टर सक्षम करें का चयन करना होगा।

8.6.7। पाइपलाइनिंग टैब

तालिका 36. पाइपलाइनिंग टैब

पैरामीटर पाइपलाइनिंग कॉन्फ़िगरेशन

आईपी उत्पन्न पैरामीटर

कीमत

क्या आप इनपुट में पाइपलाइन रजिस्टर जोड़ना चाहते हैं?

gui_pipelining नहीं, हाँ

डिफ़ॉल्ट मान
नहीं

कृपया निर्दिष्ट करें

विलंब

विलंबता घड़ी की संख्या

चक्र

कोई भी मान 0 से अधिक 0

क्लॉक इनपुट का स्रोत क्या है?

gui_input_late ncy_lock

घड़ी 0, घड़ी 1, घड़ी 2

अतुल्यकालिक स्पष्ट इनपुट का स्रोत क्या है?

gui_input_late ncy_aclr

कोई नहीं ACLR0 ACLR1

सिंक्रोनस क्लियर इनपुट का स्रोत क्या है?

gui_input_late ncy_sclr

कोई नहीं SCLR0 SCLR1

घड़ी0 कोई नहीं कोई नहीं

विवरण
इनपुट सिग्नल के लिए पाइपलाइन रजिस्टर के एक अतिरिक्त स्तर को सक्षम करने के लिए हाँ का चयन करें। कृपया विलंबता घड़ी चक्र पैरामीटर की संख्या निर्दिष्ट करने के लिए आपको 0 से अधिक मान निर्दिष्ट करना होगा।
घड़ी चक्रों में वांछित विलंबता निर्दिष्ट करता है। पाइपलाइन रजिस्टर का एक स्तर = घड़ी चक्र में 1 विलंबता। क्या आप इनपुट में पाइपलाइन रजिस्टर जोड़ना चाहते हैं? के लिए आपको हाँ का चयन करना होगा? इस विकल्प को सक्षम करने के लिए।
पाइपलाइन रजिस्टर इनपुट क्लॉक सिग्नल को सक्षम और निर्दिष्ट करने के लिए क्लॉक0, क्लॉक1 या क्लॉक2 का चयन करें। क्या आप इनपुट में पाइपलाइन रजिस्टर जोड़ना चाहते हैं? के लिए आपको हाँ का चयन करना होगा? इस विकल्प को सक्षम करने के लिए।
अतिरिक्त पाइपलाइन रजिस्टर के लिए अतुल्यकालिक स्पष्ट स्रोत रजिस्टर निर्दिष्ट करता है। क्या आप इनपुट में पाइपलाइन रजिस्टर जोड़ना चाहते हैं? के लिए आपको हाँ का चयन करना होगा? इस विकल्प को सक्षम करने के लिए।
अतिरिक्त पाइपलाइन रजिस्टर के लिए रजिस्टर सिंक्रोनस क्लियर सोर्स निर्दिष्ट करता है। क्या आप इनपुट में पाइपलाइन रजिस्टर जोड़ना चाहते हैं? के लिए आपको हाँ का चयन करना होगा? इस विकल्प को सक्षम करने के लिए।

इंटेल एफपीजीए पूर्णांक अंकगणितीय आईपी कोर उपयोगकर्ता गाइड 56

प्रतिक्रिया भेजें

683490 | 2020.10.05 प्रतिक्रिया भेजें

9. ALTMEMMULT (मेमोरी-आधारित कॉन्सटेंट गुणांक गुणक) IP कोर

ध्यान:

Intel ने Intel Quartus Prime Pro Edition संस्करण 20.3 में इस IP का समर्थन हटा दिया है। यदि आपके डिज़ाइन में IP कोर इंटेल क्वार्टस प्राइम प्रो संस्करण में उपकरणों को लक्षित करता है, तो आप IP को LPM_MULT Intel FPGA IP से बदल सकते हैं या IP को फिर से उत्पन्न कर सकते हैं और Intel Quartus Prime Standard Edition सॉफ़्टवेयर का उपयोग करके अपने डिज़ाइन को संकलित कर सकते हैं।

ALTMEMMULT IP कोर का उपयोग Intel FPGAs (M512, M4K, M9K, और MLAB मेमोरी ब्लॉक के साथ) में पाए जाने वाले ऑनचिप मेमोरी ब्लॉक का उपयोग करके मेमोरी-आधारित मल्टीप्लायर बनाने के लिए किया जाता है। यह आईपी कोर उपयोगी है यदि आपके पास तर्क तत्वों (एलई) या समर्पित गुणक संसाधनों में मल्टीप्लायरों को लागू करने के लिए पर्याप्त संसाधन नहीं हैं।
ALTMEMMULT IP कोर एक तुल्यकालिक कार्य है जिसके लिए एक घड़ी की आवश्यकता होती है। ALTMEMMULT IP कोर पैरामीटर और विशिष्टताओं के दिए गए सेट के लिए सबसे छोटे थ्रूपुट और विलंबता के साथ गुणक को लागू करता है।
निम्नलिखित आंकड़ा ALTMEMMULT IP कोर के लिए पोर्ट दिखाता है।

चित्र 21. ALTMEMMULT पोर्ट

AltemMult

data_in [] sload_data coeff_in []

परिणाम[] result_valid load_done

sload_coeff

एससीएलआर घड़ी
इंस्ट

संबंधित जानकारी पृष्ठ 71 पर सुविधाएँ

9.1. विशेषताएं
ALTMEMMULT IP कोर निम्नलिखित विशेषताएं प्रदान करता है: · केवल मेमोरी-आधारित मल्टीप्लायर बनाता है जो इसमें पाए जाने वाले ऑन-चिप मेमोरी ब्लॉक का उपयोग करता है।
Intel FPGAs · 1 बिट्स की डेटा चौड़ाई का समर्थन करता है · हस्ताक्षरित और अहस्ताक्षरित डेटा प्रतिनिधित्व प्रारूप का समर्थन करता है · निश्चित आउटपुट विलंबता के साथ पाइपलाइनिंग का समर्थन करता है

आईएसओ 9001:2015 पंजीकृत

9. ALTMEMMULT (मेमोरी-आधारित कॉन्सटेंट गुणांक गुणक) IP कोर 683490 | 2020.10.05
· रैंडम-एक्सेस मेमोरी (RAM) में गुणक स्थिरांकों को संग्रहित करता है
· रैम ब्लॉक प्रकार का चयन करने का विकल्प प्रदान करता है|
· वैकल्पिक तुल्यकालिक स्पष्ट और लोड-नियंत्रण इनपुट पोर्ट का समर्थन करता है
9.2। वेरिलॉग एचडीएल प्रोटोटाइप
निम्नलिखित Verilog HDL प्रोटोटाइप Verilog Design में स्थित है File (.v) Altera_mf.v में ईडीए संश्लेषण निर्देशिका।
मॉड्यूल altmemmult #(पैरामीटर coeff_representation = "SIGNED", पैरामीटर गुणांक0 = "अप्रयुक्त", पैरामीटर data_representation = "SIGNED", पैरामीटर इरादा_डिवाइस_फैमिली = "अप्रयुक्त", पैरामीटर max_clock_cycles_per_result = 1, पैरामीटर number_of_coeffients = 1, पैरामीटर ram_block_type = "ऑटो", पैरामीटर कुल_लेटेंसी = 1, पैरामीटर चौड़ाई_c = 1, पैरामीटर चौड़ाई_d = 1, पैरामीटर चौड़ाई_r = 1, पैरामीटर चौड़ाई_s = 1, पैरामीटर lpm_type = "altmemmult", पैरामीटर lpm_hint = "अप्रयुक्त") (इनपुट तार घड़ी, इनपुट तार [चौड़ाई_c-1: 0]coeff_in, इनपुट वायर [चौड़ाई_d-1:0] data_in, आउटपुट वायर लोड_डोन, आउटपुट वायर [चौड़ाई_r-1:0] परिणाम, आउटपुट वायर result_valid, इनपुट वायर sclr, इनपुट वायर [चौड़ाई_s-1:0] सेल, इनपुट तार sload_coeff, इनपुट तार sload_data)/* संश्लेषण syn_black_box=1 */; endmodule
9.3। वीएचडीएल घटक घोषणा
VHDL घटक घोषणा VHDL डिज़ाइन में स्थित है File (.vhd) Altera_mf_components.vhd में पुस्तकालयोंvhdlaltera_mf निर्देशिका।
घटक altmemmult जेनेरिक (coeff_representation:string:= "SIGNED"; गुणांक0:string:= "UNUSED"; data_representation:string:= "SIGNED"; इरादा_डिवाइस_फैमिली:string:= "unused"; max_clock_cycles_per_result:natural:= 1; number_of_coeffients:natural : = 1; ram_block_type: स्ट्रिंग: = "ऑटो"; कुल_विलंब: प्राकृतिक; चौड़ाई_c: प्राकृतिक; चौड़ाई_d: प्राकृतिक; चौड़ाई_r: प्राकृतिक; चौड़ाई_s: प्राकृतिक: = 1; lpm_hint: स्ट्रिंग: = "अप्रयुक्त"; lpm_type: स्ट्रिंग: = "ऑल्टमेमल्ट"); बंदरगाह (घड़ी: std_logic में; coeff_in: std_logic_vector में (चौड़ाई_c-1 नीचे 0) : = (अन्य => '0'); data_in: std_logic_vector में (चौड़ाई_d-1 नीचे 0);

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load_done: बाहर std_logic; परिणाम: बाहर std_logic_vector (चौड़ाई_r-1 नीचे 0); परिणाम_मान्य: बाहर std_logic; एससीएलआर: std_logic में: = '0'; सेल: std_logic_vector में (चौड़ाई_s-1 नीचे 0): = (अन्य => '0'); sload_coeff: std_logic में: = '0'; sload_data: std_logic में: = '0'); अंत घटक;

9.4. बंदरगाह

निम्न तालिका ALTMEMMULT IP कोर के लिए इनपुट और आउटपुट पोर्ट सूचीबद्ध करती है।

तालिका 37. ALTMEMMULT इनपुट पोर्ट

पोर्ट नाम

आवश्यक

विवरण

घड़ी

हाँ

गुणक के लिए क्लॉक इनपुट।

coeff_in[]

नहीं

गुणक के लिए गुणांक इनपुट पोर्ट। इनपुट पोर्ट का आकार WIDTH_C पैरामीटर मान पर निर्भर करता है।

डेटा_इन []

हाँ

गुणक के लिए डेटा इनपुट पोर्ट। इनपुट पोर्ट का आकार WIDTH_D पैरामीटर मान पर निर्भर करता है।

एससीएलआर

नहीं

तुल्यकालिक स्पष्ट इनपुट। यदि उपयोग नहीं किया जाता है, तो डिफ़ॉल्ट मान सक्रिय उच्च होता है।

सेल []

नहीं

निश्चित गुणांक चयन। इनपुट पोर्ट का आकार WIDTH_S पर निर्भर करता है

पैरामीटर मान.

sload_coeff

नहीं

तुल्यकालिक लोड गुणांक इनपुट पोर्ट। Coeff_in इनपुट में निर्दिष्ट मान के साथ वर्तमान चयनित गुणांक मान को प्रतिस्थापित करता है।

sload_data

नहीं

तुल्यकालिक लोड डेटा इनपुट पोर्ट। सिग्नल जो नई गुणन संक्रिया को निर्दिष्ट करता है और किसी मौजूदा गुणन संक्रिया को रद्द करता है। यदि MAX_CLOCK_CYCLES_PER_RESULT पैरामीटर का मान 1 है, तो sload_data इनपुट पोर्ट को अनदेखा कर दिया जाता है।

तालिका 38. ALTMEMMULT आउटपुट पोर्ट

पोर्ट नाम

आवश्यक

विवरण

नतीजा[]

हाँ

गुणक आउटपुट पोर्ट। इनपुट पोर्ट का आकार WIDTH_R पैरामीटर मान पर निर्भर करता है।

परिणाम_मान्य

हाँ

इंगित करता है कि जब आउटपुट पूर्ण गुणन का वैध परिणाम होता है। यदि MAX_CLOCK_CYCLES_PER_RESULT पैरामीटर का मान 1 है, तो result_valid आउटपुट पोर्ट का उपयोग नहीं किया जाता है।

लोड हो गया

नहीं

इंगित करता है कि जब नया गुणांक लोड करना समाप्त कर देता है। जब एक नया गुणांक लोड करना समाप्त कर देता है तो load_done संकेत जोर देता है। जब तक load_done संकेत उच्च नहीं होता है, तब तक कोई अन्य गुणांक मान स्मृति में लोड नहीं किया जा सकता है।

9.5। पैरामीटर

निम्न तालिका ALTMEMMULT IP कोर के लिए पैरामीटर सूचीबद्ध करती है।

तालिका 39.
WIDTH_D WIDTH_C

Altmemmult पैरामीटर्स
मापदण्ड नाम

प्रकार आवश्यक है

विवरण

पूर्णांक हाँ

data_in[] पोर्ट की चौड़ाई निर्दिष्ट करता है।

पूर्णांक हाँ

Coeff_in [] पोर्ट की चौड़ाई निर्दिष्ट करता है। जारी रखा...

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पैरामीटर नाम WIDTH_R WIDTH

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