इंटेल त्रुटि संदेश रजिस्टर अनलोडर एफपीजीए आईपी

त्रुटि संदेश रजिस्टर अनलोडर Intel® FPGA IP कोर उपयोगकर्ता गाइड

त्रुटि संदेश रजिस्टर अनलोडर Intel® FPGA IP कोर (altera_emr_unloader) समर्थित Intel FPGA उपकरणों में कठोर त्रुटि पहचान सर्किटरी से डेटा पढ़ता है और संग्रहीत करता है। डिवाइस EMR को पढ़ने के लिए आप एरर मैसेज रजिस्टर अनलोडर IP कोर के Avalon® स्ट्रीमिंग (Avalon-ST) लॉजिक इंटरफ़ेस का उपयोग कर सकते हैं।

चित्र 1. त्रुटि संदेश रजिस्टर अनलोडर ब्लॉक आरेख

जब हार्डवेयर EMR सामग्री को अपडेट करता है, तो IP कोर EMR सामग्री को पढ़ता है (या अनलोड करता है) और डिसेरियलाइज़ करता है, और अन्य लॉजिक (जैसे Intel FPGA एडवांस्ड SEU डिटेक्शन IP कोर, Intel FPGA फॉल्ट इंजेक्शन IP कोर, या यूजर लॉजिक) को एक्सेस करने की अनुमति देता है। EMR सामग्री एक साथ।

विशेषताएँ

• Intel FPGA उपकरणों के लिए त्रुटि रजिस्टर संदेश सामग्री को पुनर्प्राप्त और संग्रहीत करता है
• सीआरएएम बिट्स को बदले बिना ईएमआर रजिस्टर सामग्री मूल्य के इंजेक्शन की अनुमति देता है
• एवलॉन (-ST) इंटरफ़ेस
• पैरामीटर संपादक जीयूआई के साथ आसान तात्कालिकता
• वीएचडीएल या वेरिलॉग एचडीएल संश्लेषण उत्पन्न करता है files

आईपी ​​​​कोर डिवाइस सपोर्ट

निम्नलिखित डिवाइस त्रुटि संदेश रजिस्टर अनलोडर आईपी कोर का समर्थन करते हैं:

टेबल 1. आईपी कोर डिवाइस सपोर्ट

डिज़ाइन सॉफ्टवेयर	आईपी ​​​​कोर डिवाइस सपोर्ट
इंटेल क्वार्टस® प्राइम प्रो संस्करण	Intel Arria® 10 और Intel Cyclone® 10 GX डिवाइस
इंटेल क्वार्टस प्राइम स्टैंडर्ड संस्करण	Arria V, Arria II GX/GZ, Intel Arria 10, Cyclone V, Stratix® IV, और Stratix V डिवाइस

संसाधन उपयोग और प्रदर्शन

इंटेल क्वार्टस प्राइम सॉफ्टवेयर साइक्लोन V (5CGXFC7C7F23C8) FPGA डिवाइस के लिए निम्नलिखित संसाधन अनुमान उत्पन्न करता है। अन्य समर्थित उपकरणों के परिणाम समान हैं।

तालिका 2. त्रुटि संदेश रजिस्टर अनलोडर आईपी कोर डिवाइस संसाधन उपयोग

उपकरण	भिक्षा	तर्क रजिस्टर		एम20के
		प्राथमिक	माध्यमिक
5CGXFC7C7F23C8	37	128	33	0

कार्यात्मक विवरण

समर्थित Intel FPGA उपकरणों में एक त्रुटि संदेश रजिस्टर होता है जो कॉन्फ़िगरेशन RAM (CRAM) में CRC त्रुटि की घटना को इंगित करता है। एकल घटना अपसेट (SEU) के कारण CRAM त्रुटियाँ हो सकती हैं। आप एफपीजीए डिवाइस ईएमआर तक पहुंचने के लिए एरर मैसेज रजिस्टर अनलोडर आईपी कोर के एवलॉन-एसटी लॉजिक इंटरफेस का उपयोग कर सकते हैं। पूर्व के लिएample, आप डिवाइस EMR जानकारी तक पहुँचने के लिए Intel FPGA फॉल्ट इंजेक्शन और Intel FPGA उन्नत SEU डिटेक्शन IP कोर के साथ त्रुटि संदेश रजिस्टर अनलोडर IP कोर का उपयोग कर सकते हैं। त्रुटि संदेश रजिस्टर अनलोडर आईपी कोर डिवाइस ईएमआर पर नज़र रखता है। जब हार्डवेयर EMR सामग्री को अपडेट करता है, तो IP कोर पढ़ता है (या अनलोड करता है) और EMR सामग्री को डी-सीरियलाइज़ करता है। IP कोर EMR सामग्री को एक साथ एक्सेस करने के लिए अन्य लॉजिक (जैसे Intel FPGA एडवांस्ड SEU डिटेक्शन IP कोर, Intel FPGA फॉल्ट इंजेक्शन IP कोर, या यूजर लॉजिक) की अनुमति देता है। जैसा कि पेज 1 पर #unique_1/unique_42_Connect_3_image_fbb_3mm_gs में दिखाया गया है, एरर मैसेज रजिस्टर अनलोडर IP कोर कुछ उपकरणों के लिए CRC एरर वेरीफाई IP कोर को इंस्टेंट करता है।
नोट: अपने FPGA उपकरण के लिए SEU समर्थन पर अधिक जानकारी के लिए, उपकरण हैंडबुक का SEU न्यूनीकरण अध्याय देखें।

त्रुटि संदेश रजिस्टर
कुछ सिंगल इवेंट अपसेट (SEU) FPGA डिवाइस में सॉफ्ट एरर के कारण किसी भी डिवाइस के CRAM बिट में फ्लिप का पता लगाने के लिए बिल्ट-इन एरर डिटेक्शन सर्किट्री होती है। डिवाइस EMR के लिए बिट असाइनमेंट डिवाइस परिवार के अनुसार अलग-अलग होते हैं। अपने एफपीजीए डिवाइस परिवार के लिए ईएमआर बिट्स पर विवरण के लिए, डिवाइस हैंडबुक के एसईयू मिटिगेशन चैप्टर को देखें।

सिग्नल

तालिका 3. त्रुटि संदेश रजिस्टर अनलोडर सिग्नल

संकेत	चौड़ाई	दिशा	विवरण
घड़ी	1	इनपुट	इनपुट घड़ी संकेत।
रीसेट	1	इनपुट	सक्रिय-उच्च तर्क रीसेट संकेत।
emr_read	1	इनपुट	वैकल्पिक। यह सक्रिय-उच्च संकेत वर्तमान EMR सामग्री को फिर से पढ़ना शुरू करता है। डिवाइस द्वारा किसी नई त्रुटि का पता लगाने पर EMR सामग्री अपडेट हो जाती है। ईएमआर में तब तक त्रुटि होती है जब तक कि एक नई त्रुटि का पता नहीं चलता है, भले ही आंतरिक या बाहरी स्क्रबिंग त्रुटि को ठीक कर दे।
crocerror	1	उत्पादन	सीआरसी त्रुटि का पता लगाने का संकेत देता है। यह सिग्नल एरर मैसेज रजिस्टर अनलोडर आईपी कोर के क्लॉक पोर्ट के लिए सिंक्रोनाइज़ करता है।
crcerror_pin	1	उत्पादन	इस सिग्नल को CRC_Error पिन से कनेक्ट करें। यह संकेत डिवाइस के आंतरिक ऑसिलेटर के लिए तुल्यकालिक है।
crcerror_clk	1	इनपुट	सीआरसी त्रुटि आईपी कोर इनपुट घड़ी संकेत सत्यापित करें।
crcerror_reset	1	इनपुट	सीआरसी त्रुटि आईपी कोर सक्रिय-उच्च तर्क रीसेट संकेत सत्यापित करें।
ईएमआर [एन-1: 0]	46, 67, या 78	उत्पादन	इस डेटा पोर्ट में डिवाइस की त्रुटि संदेश रजिस्टर सामग्री शामिल है, जैसा कि डिवाइस हैंडबुक SEU शमन अध्याय में परिभाषित किया गया है: • Intel Arria 10 और Intel Cyclone 10 GX उपकरणों में 78-बिट EMR हैं • स्ट्रैटिक्स वी, एरिया वी और साइक्लोन वी उपकरणों में 67-बिट ईएमआर हैं • पुराने उपकरणों में 46-बिट ईएमआर होते हैं ईएमआर आउटपुट सिग्नल एवलॉन-एसटी इंटरफ़ेस परिभाषा का अनुपालन करते हैं। N 46, 67 या 78 है।
emr_valid	1	उत्पादन	सक्रिय उच्च जब ईएमआर सिग्नल सामग्री मान्य होती है। यह संकेत एवलॉन इंटरफ़ेस परिभाषा का अनुपालन करता है।
emr_त्रुटि	1	उत्पादन	यह संकेत तब सक्रिय होता है जब वर्तमान EMR आउटपुट ट्रांसफर में कोई त्रुटि होती है और इसे अनदेखा किया जाना चाहिए। आमतौर पर, यह संकेत इंगित करता है कि ईएमआर इनपुट घड़ी बहुत धीमी है। यह संकेत एवलॉन इंटरफ़ेस परिभाषा का अनुपालन करता है।
android	1	उत्पादन	वैकल्पिक आउटपुट सिग्नल जो संपूर्ण डिवाइस के लिए प्रत्येक पूर्ण-चिप त्रुटि पहचान चक्र के अंत को इंगित करता है। केवल Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V, और Cyclone V डिवाइस।

समय

त्रुटि संदेश रजिस्टर अनलोडर आईपी कोर को डिवाइस त्रुटि संदेश सर्किट्री के लिए दो घड़ी चक्रों की आवश्यकता होती है, साथ ही निम्नलिखित अतिरिक्त त्रुटि संदेश ईएमआर सामग्री को अनलोड करने के लिए अनलोडर इनपुट घड़ी चक्र दर्ज करें: एन + 3 जहां एन ईएमआर सिग्नल चौड़ाई है।

• Intel Arria 122 और Intel Cyclone 10 GX उपकरणों के लिए 10 घड़ी चक्र
• स्ट्रैटिक्स वी, एरिया वी और साइक्लोन वी उपकरणों के लिए 70 घड़ी चक्र
• स्ट्रैटिक्स IV और एरिया II GZ/GX उपकरणों के लिए 49 घड़ी चक्र

IP समय व्यवहार (Intel Arria 10 और Intel Cyclone 10 GX डिवाइस)
निम्नलिखित वेवफॉर्म Intel Arria 10 और Intel Cyclone 10 GX उपकरणों के लिए एरर मैसेज रजिस्टर अनलोडर IP कोर टाइमिंग व्यवहार दिखाते हैं।

चित्रा 2. सुधार योग्य त्रुटियों के लिए emr_valid सिग्नल (0 <कॉलम-आधारित प्रकार <3'b111) समय आरेख

चित्र 3. केवल पावर अप के बाद सुधार योग्य त्रुटियों के लिए emr_valid सिग्नल (कॉलम-आधारित प्रकार == 3'b0)
नोट: जब पहली बार बिटस्ट्रीम के साथ लोड किया जाता है, तो FPGA फ़्रेम-आधारित EDCRC को एक बार निष्पादित करता है, कॉलम-आधारित चेक बिट की गणना करता है और इसे कॉलम-आधारित EDCRC में बदल देता है। यह टाइमिंग आरेख फ़्रेम-आधारित EDCRC के दौरान पाई गई त्रुटि का उल्लेख कर रहा है।

चित्रा 4. अचूक त्रुटियों के लिए emr_valid सिग्नल

चित्रा 5. emr_error समय आरेख

अन्य सभी डिवाइस समय
निम्नलिखित वेवफॉर्म स्ट्रैटिक्स वी, स्ट्रैटिक्स IV, एरिया वी, एरिया II जीजेड/जीएक्स और साइक्लोन वी उपकरणों के लिए एरर मैसेज रजिस्टर अनलोडर आईपी कोर टाइमिंग व्यवहार दिखाते हैं।

चित्रा 6. emr_read समय आरेख

चित्रा 7. emr_valid समय आरेख

चित्रा 8. पूर्वample EMR त्रुटियाँ समय आरेख

• लगातार 2 SEU त्रुटियों के मामले में, IP कोर खोई हुई EMR सामग्री के लिए emr_error का दावा करता है।
• IP कोर emr_error पर जोर देता है यदि यह अगली त्रुटि के लिए crcerror पल्स के गिरते किनारे का पता लगाता है, इससे पहले कि IP कोर EMR उपयोगकर्ता अद्यतन रजिस्टर की पिछली सामग्री को उपयोगकर्ता शिफ्ट रजिस्टर में लोड करता है।
• Crcerror की बढ़ती धार emr_error का दावा करती है।
• emr_error एक महत्वपूर्ण सिस्टम स्थिति है और यह संकेत दे सकता है कि त्रुटि संदेश रजिस्टर अनलोडर इनपुट घड़ी बहुत धीमी है।

पैरामीटर सेटिंग्स

तालिका 4. त्रुटि संदेश रजिस्टर अनलोडर पैरामीटर्स

पैरामीटर	कीमत	गलती करना	विवरण
सीआरसी त्रुटि जांच घड़ी विभाजक	1, 2, 4, 8, 16, 32, 64, 128, 256	2	आंतरिक ऑसिलेटर पर लागू करने के लिए एरर डिटेक्शन क्लॉक डिवाइज़र मान को इंगित करता है। विभाजित घड़ी आंतरिक CRC फ़ंक्शन को चलाती है। यह सेटिंग ERROR_CHECK_FREQUENCY_DIVISOR से मेल खानी चाहिए इंटेल क्वार्टस प्राइम सेटिंग्स File (क्यूएसएफ) सेटिंग, अन्यथा सॉफ्टवेयर एक चेतावनी जारी करता है। स्ट्रैटिक्स IV और एरिया II डिवाइस 1 के मान का समर्थन नहीं करते हैं।
वर्चुअल जे सक्षम करेंTAG सीआरसी त्रुटि इंजेक्शन	बंद	बंद	जे के माध्यम से ईएमआर रजिस्टर सामग्री को इंजेक्ट करने के लिए इन-सिस्टम स्रोत और जांच (आईएसएसपी) कार्यक्षमता को सक्षम करता हैTAG CRAM मान को बदले बिना इंटरफ़ेस। कोर से जुड़े उपयोगकर्ता तर्क के निवारण के लिए इस इंटरफ़ेस का उपयोग करें।
इनपुट घड़ी आवृत्ति	कोई	50 मेगाहर्ट्ज	त्रुटि संदेश रजिस्टर अनलोडर आईपी कोर इनपुट घड़ी की आवृत्ति निर्दिष्ट करता है। यह विकल्प तब लागू होता है जब इनपुट घड़ी आंतरिक थरथरानवाला से संचालित होती है पैरामीटर बंद है।
इनपुट घड़ी आंतरिक थरथरानवाला से संचालित होती है	बंद	बंद	इंगित करता है कि आंतरिक थरथरानवाला कोर इनपुट घड़ी प्रदान करता है। इस पैरामीटर को सक्षम करें यदि कोई आंतरिक ऑसिलेटर उपयोगकर्ता डिज़ाइन की कोर इनपुट घड़ी चलाता है। टिप्पणी: सीआरसी त्रुटि जांच घड़ी विभाजक द्वारा आंतरिक थरथरानवाला की आवृत्ति प्रभावित नहीं होती है।
सीआरसी त्रुटि इनपुट घड़ी आवृत्ति सत्यापित करें	10 – 50 मेगाहर्ट्ज	50 मेगाहर्ट्ज	निर्दिष्ट करता है सीआरसी त्रुटि आईपी कोर (ALTERA_CRCERROR_VERIFY) इनपुट घड़ी आवृत्ति सत्यापित करें। केवल स्ट्रैटिक्स IV और एरिया II डिवाइस।
फुल चिप एरर डिटेक्शन साइकिल का समापन	बंद	बंद	वैकल्पिक। प्रत्येक पूर्ण चिप त्रुटि पहचान चक्र के अंत में इस संकेत को मुखरित करने के लिए चालू करें। स्ट्रैटिक्स V, Intel Arria 10, Arria V, Cyclone V, और Intel Cyclone 10 GX डिवाइस केवल।

इंटेल एफपीजीए आईपी कोर की स्थापना और लाइसेंसिंग

इंटेल क्वार्टस प्राइम सॉफ्टवेयर इंस्टालेशन में इंटेल एफपीजीए आईपी लाइब्रेरी शामिल है। यह पुस्तकालय अतिरिक्त लाइसेंस की आवश्यकता के बिना आपके उत्पादन उपयोग के लिए कई उपयोगी आईपी कोर प्रदान करता है। कुछ Intel FPGA IP कोर को उत्पादन उपयोग के लिए एक अलग लाइसेंस की खरीद की आवश्यकता होती है। Intel FPGA IP मूल्यांकन मोड आपको पूर्ण उत्पादन IP कोर लाइसेंस खरीदने का निर्णय लेने से पहले सिमुलेशन और हार्डवेयर में इन लाइसेंस प्राप्त Intel FPGA IP कोर का मूल्यांकन करने की अनुमति देता है। हार्डवेयर परीक्षण पूरा करने और उत्पादन में आईपी का उपयोग करने के लिए तैयार होने के बाद आपको केवल लाइसेंस प्राप्त इंटेल आईपी कोर के लिए पूर्ण उत्पादन लाइसेंस खरीदने की आवश्यकता है। इंटेल क्वार्टस प्राइम सॉफ्टवेयर डिफ़ॉल्ट रूप से निम्न स्थानों पर आईपी कोर स्थापित करता है:

चित्रा 9. आईपी कोर स्थापना पथ

तालिका 5. आईपी कोर स्थापना स्थान

जगह	सॉफ़्टवेयर	प्लैटफ़ॉर्म
:\IntelFPGA_pro\quartus\ip\altera	इंटेल क्वार्टस प्राइम प्रो संस्करण	खिड़कियाँ*
:\IntelFPGA\quartus\ip\altera	इंटेल क्वार्टस प्राइम स्टैंडर्ड संस्करण	विंडोज़
: /IntelFPGA_pro/quartus/ip/altera	इंटेल क्वार्टस प्राइम प्रो संस्करण	लिनक्स *
: /IntelFPGA/क्वार्टस/आईपी/Altera	इंटेल क्वार्टस प्राइम स्टैंडर्ड संस्करण	लिनक्स

अनुकूलित करना और आईपी कोर उत्पन्न करना
आप विभिन्न प्रकार के अनुप्रयोगों का समर्थन करने के लिए आईपी कोर को अनुकूलित कर सकते हैं। इंटेल क्वार्टस प्राइम आईपी कैटलॉग और पैरामीटर एडिटर आपको आईपी कोर पोर्ट्स, फीचर्स और आउटपुट को जल्दी से चुनने और कॉन्फ़िगर करने की अनुमति देता है files.

आईपी ​​​​कैटलॉग और पैरामीटर संपादक
IP कैटलॉग आपके प्रोजेक्ट के लिए उपलब्ध IP कोर को प्रदर्शित करता है, जिसमें Intel FPGA IP और अन्य IP शामिल हैं जिन्हें आप IP कैटलॉग खोज पथ में जोड़ते हैं। IP कोर का पता लगाने और अनुकूलित करने के लिए IP कैटलॉग की निम्नलिखित सुविधाओं का उपयोग करें:

• सक्रिय डिवाइस परिवार के लिए आईपी दिखाने के लिए आईपी कैटलॉग को फ़िल्टर करें या सभी डिवाइस परिवारों के लिए आईपी दिखाएं। यदि आपके पास कोई प्रोजेक्ट खुला नहीं है, तो आईपी कैटलॉग में डिवाइस परिवार का चयन करें।
• आईपी ​​​​कैटलॉग में किसी भी पूर्ण या आंशिक आईपी कोर नाम का पता लगाने के लिए खोज फ़ील्ड में टाइप करें।
• समर्थित उपकरणों के बारे में विवरण प्रदर्शित करने के लिए, IP कोर के इंस्टॉलेशन फ़ोल्डर को खोलने के लिए, और IP दस्तावेज़ों के लिंक के लिए IP कैटलॉग में IP कोर नाम पर राइट-क्लिक करें।
• क्लिक निम्न को खोजें पार्टनर आईपी की जानकारी तक पहुँचने के लिए पार्टनर आईपी web.

पैरामीटर संपादक आपको एक आईपी भिन्नता नाम, वैकल्पिक पोर्ट और आउटपुट निर्दिष्ट करने के लिए प्रेरित करता है file पीढ़ी के विकल्प। पैरामीटर संपादक एक शीर्ष-स्तरीय इंटेल क्वार्टस प्राइम आईपी उत्पन्न करता है file (.ip) इंटेल क्वार्टस प्राइम प्रो संस्करण परियोजनाओं में एक आईपी भिन्नता के लिए। पैरामीटर संपादक एक शीर्ष-स्तरीय क्वार्टस आईपी उत्पन्न करता है file (.qip) इंटेल क्वार्टस प्राइम स्टैंडर्ड संस्करण परियोजनाओं में एक आईपी बदलाव के लिए। इन files प्रोजेक्ट में IP भिन्नता का प्रतिनिधित्व करते हैं, और पैरामीटराइज़ेशन जानकारी संग्रहीत करते हैं।

चित्रा 10. आईपी पैरामीटर संपादक (इंटेल क्वार्टस प्राइम प्रो संस्करण)

चित्र 11. आईपी पैरामीटर संपादक (इंटेल क्वार्टस प्राइम स्टैंडर्ड संस्करण)

पैरामीटर संपादक
पैरामीटर संपादक आपको आईपी कोर पोर्ट, पैरामीटर और आउटपुट को कॉन्फ़िगर करने में मदद करता है file पीढ़ी के विकल्प। बुनियादी पैरामीटर संपादक नियंत्रणों में निम्नलिखित शामिल हैं:

• विशिष्ट अनुप्रयोगों (चयनित कोर के लिए) के लिए प्रीसेट पैरामीटर मान लागू करने के लिए प्रीसेट विंडो का उपयोग करें।
• विवरण विंडो का उपयोग करें view पोर्ट और पैरामीटर विवरण, और दस्तावेज़ों के लिंक पर क्लिक करें।
• टेस्टबेंच सिस्टम (चयनित कोर के लिए) उत्पन्न करने के लिए जनरेट ➤ जनरेट टेस्टबेंच सिस्टम पर क्लिक करें।
• Generate ➤ Generate Ex पर क्लिक करेंampले डिजाइन एक पूर्व उत्पन्न करने के लिएampले डिजाइन (चुनिंदा कोर के लिए)।
• साथी के खिलाफ सिस्टम के सामान्य घटकों को मान्य करने के लिए सिस्टम इंटीग्रिटी को मान्य करें पर क्लिक करें fileएस। (प्लेटफ़ॉर्म डिज़ाइनर सिस्टम केवल)
• साथी के विरुद्ध सिस्टम के सामान्य घटकों को मान्य करने के लिए सभी सिस्टम जानकारी सिंक करें पर क्लिक करें fileएस। (प्लेटफ़ॉर्म डिज़ाइनर सिस्टम केवल)

IP कैटलॉग प्लेटफ़ॉर्म डिज़ाइनर में भी उपलब्ध है (View ➤ आईपी कैटलॉग)। प्लेटफ़ॉर्म डिज़ाइनर IP कैटलॉग में अनन्य सिस्टम इंटरकनेक्ट, वीडियो और इमेज प्रोसेसिंग, और अन्य सिस्टम-स्तरीय IP शामिल हैं जो Intel Quartus Prime IP कैटलॉग में उपलब्ध नहीं हैं। प्लेटफ़ॉर्म डिज़ाइनर (मानक) और प्लेटफ़ॉर्म डिज़ाइनर में क्रमशः IP के उपयोग के बारे में जानकारी के लिए प्लेटफ़ॉर्म डिज़ाइनर के साथ एक सिस्टम बनाना या प्लेटफ़ॉर्म डिज़ाइनर (मानक) के साथ एक सिस्टम बनाना देखें।

संबंधित जानकारी

• प्लेटफ़ॉर्म डिज़ाइनर के साथ एक सिस्टम बनाना
• प्लेटफ़ॉर्म डिज़ाइनर के साथ एक सिस्टम बनाना (मानक) (मानक)

आईपी ​​​​कोर पैरामीटर और विकल्प निर्दिष्ट करना
आईपी ​​​​कोर पैरामीटर और विकल्पों को निर्दिष्ट करने के लिए इन चरणों का पालन करें।

1. प्लेटफ़ॉर्म डिज़ाइनर IP कैटलॉग (टूल्स ➤ IP कैटलॉग) में, अनुकूलित करने के लिए IP कोर के नाम पर डबल क्लिक करें। पैरामीटर संपादक प्रकट होता है।
2. अपने कस्टम IP विविधता के लिए एक शीर्ष-स्तरीय नाम निर्दिष्ट करें। यह नाम IP कोर भिन्नता की पहचान करता है fileआपके प्रोजेक्ट में s. यदि संकेत दिया जाए, तो लक्ष्य FPGA उपकरण परिवार और आउटपुट भी निर्दिष्ट करें file एचडीएल वरीयता। ओके पर क्लिक करें।
3. अपने आईपी विविधता के लिए पैरामीटर और विकल्प निर्दिष्ट करें:
   • वैकल्पिक रूप से प्रीसेट पैरामीटर मानों का चयन करें। प्रीसेट विशिष्ट अनुप्रयोगों के लिए सभी प्रारंभिक पैरामीटर मान निर्दिष्ट करते हैं (जहां प्रदान किया गया हो)।
   • आईपी ​​​​कोर कार्यक्षमता, पोर्ट कॉन्फ़िगरेशन और डिवाइस-विशिष्ट सुविधाओं को परिभाषित करने वाले पैरामीटर निर्दिष्ट करें।
   • एक टाइमिंग नेटलिस्ट, सिमुलेशन मॉडल, टेस्टबेंच, या उदा के निर्माण के लिए विकल्प निर्दिष्ट करेंampले डिजाइन (जहां लागू हो)।
   • IP कोर को संसाधित करने के लिए विकल्प निर्दिष्ट करें fileअन्य ईडीए उपकरणों में।
4. संश्लेषण और अन्य वैकल्पिक उत्पन्न करने के लिए समाप्त क्लिक करें fileयह आपके IP भिन्नता विनिर्देशों से मेल खाता है। पैरामीटर संपादक शीर्ष-स्तर .qsys IP भिन्नता उत्पन्न करता है file और एचडीएल fileसंश्लेषण और अनुकरण के लिए एस। कुछ आईपी कोर भी एक साथ एक टेस्टबेंच या पूर्व उत्पन्न करते हैंampहार्डवेयर परीक्षण के लिए ले डिजाइन।
5. सिमुलेशन टेस्टबेंच उत्पन्न करने के लिए, जनरेट ➤ टेस्टबेंच सिस्टम जेनरेट करें पर क्लिक करें। जनरेट टेस्टबेंच सिस्टम कुछ आईपी कोर के लिए उपलब्ध नहीं है जो सिमुलेशन टेस्टबेंच प्रदान नहीं करते हैं।
6. एक शीर्ष-स्तरीय एचडीएल पूर्व उत्पन्न करने के लिएample हार्डवेयर सत्यापन के लिए, Generate ➤ HDL Ex पर क्लिक करेंampले। उत्पन्न करें ➤ एचडीएल एक्सample कुछ IP कोर के लिए उपलब्ध नहीं है।

शीर्ष-स्तरीय IP विविधता को वर्तमान Intel Quartus Prime प्रोजेक्ट में जोड़ा गया है। प्रोजेक्ट पर क्लिक करें ➤ जोड़ें/निकालें Fileमैन्युअल रूप से .qsys (Intel Quartus Prime Standard Edition) या .ip (Intel Quartus Prime Pro Edition) जोड़ने के लिए प्रोजेक्ट में s file एक परियोजना के लिए। बंदरगाहों को जोड़ने के लिए उपयुक्त पिन असाइनमेंट करें।

कोर जनरेशन आउटपुट (इंटेल क्वार्टस प्राइम प्रो संस्करण)
इंटेल क्वार्टस प्राइम सॉफ्टवेयर निम्नलिखित आउटपुट उत्पन्न करता है file अलग-अलग IP कोर के लिए संरचना जो प्लेटफ़ॉर्म डिज़ाइनर सिस्टम का हिस्सा नहीं हैं।

चित्र 12. व्यक्तिगत आईपी कोर जनरेशन आउटपुट (इंटेल क्वार्टस प्राइम प्रो संस्करण)

तालिका 6. आउटपुट FileIntel FPGA IP जनरेशन का

File नाम	विवरण
<तुम्हारी आईपी> .आईपी	शीर्ष-स्तरीय आईपी भिन्नता file जिसमें आपके प्रोजेक्ट में IP कोर का पैरामीटराइजेशन शामिल है। यदि IP भिन्नता प्लेटफ़ॉर्म डिज़ाइनर सिस्टम का हिस्सा है, तो पैरामीटर संपादक भी एक .qsys उत्पन्न करता है file.
<तुम्हारी आईपी> सीएमपी	VHDL घटक घोषणा (.cmp) file एक पाठ है file जिसमें स्थानीय जेनेरिक और पोर्ट परिभाषाएँ शामिल हैं जिनका उपयोग आप VHDL डिज़ाइन में करते हैं files.
<तुम्हारी आईपी> _जेनरेशन.आरपीटी	IP या प्लेटफ़ॉर्म डिज़ाइनर जनरेशन लॉग file. IP जनरेशन के दौरान संदेशों का सारांश प्रदर्शित करता है।
जारी…

File नाम	विवरण
<तुम्हारी आईपी>.qgsimc (केवल प्लेटफ़ॉर्म डिज़ाइनर सिस्टम)	सिमुलेशन कैशिंग file जो .qsys और .ip . की तुलना करता है fileप्लेटफ़ॉर्म डिज़ाइनर सिस्टम और IP कोर के वर्तमान मानकीकरण के साथ। यह तुलना निर्धारित करती है कि प्लेटफ़ॉर्म डिज़ाइनर HDL के पुनर्जनन को छोड़ सकता है या नहीं।
<तुम्हारी आईपी>.qgsynth (केवल प्लेटफ़ॉर्म डिज़ाइनर सिस्टम)	संश्लेषण कैशिंग file जो .qsys और .ip . की तुलना करता है fileप्लेटफ़ॉर्म डिज़ाइनर सिस्टम और IP कोर के वर्तमान मानकीकरण के साथ। यह तुलना निर्धारित करती है कि प्लेटफ़ॉर्म डिज़ाइनर HDL के पुनर्जनन को छोड़ सकता है या नहीं।
<तुम्हारी आईपी> क्यूआईपी	आईपी ​​​​घटक को एकीकृत और संकलित करने के लिए सभी जानकारी शामिल है।
<तुम्हारी आईपी> सीएसवी	IP घटक की नवीनीकरण स्थिति के बारे में जानकारी शामिल है।
बीएसएफ	ब्लॉक आरेख में उपयोग के लिए आईपी भिन्नता का प्रतीक प्रतिनिधित्व Fileएस (.बीडीएफ)।
<तुम्हारी आईपी> एसपीडी	इनपुट file उस आईपी-मेक-सिमस्क्रिप्ट को सिमुलेशन स्क्रिप्ट उत्पन्न करने की आवश्यकता है। एसपीडी file की एक सूची है fileआप अनुकरण के लिए उत्पन्न करते हैं, साथ ही उन यादों के बारे में जानकारी जो आप आरंभ करते हैं।
<तुम्हारी आईपी> .पीपीएफ	पिन प्लानर File (.ppf) आपके द्वारा बनाए गए IP घटकों के लिए पिन प्लानर के साथ उपयोग के लिए पोर्ट और नोड असाइनमेंट संग्रहीत करता है।
<तुम्हारी आईपी>_बीबी.वी	वेरिलोग ब्लैकबॉक्स का उपयोग करें (_bb.v) file ब्लैकबॉक्स के रूप में उपयोग के लिए एक खाली मॉड्यूल घोषणा के रूप में।
<तुम्हारी आईपी> _inst.v या _inst.vhd	एचडीएल पूर्वampले इंस्टेंटेशन टेम्प्लेट। इसकी सामग्री को कॉपी और पेस्ट करें file आपके एचडीएल में file आईपी ​​​​भिन्नता को तत्काल करने के लिए।
<तुम्हारी आईपी>.regmap	यदि आईपी में रजिस्टर जानकारी है, तो इंटेल क्वार्टस प्राइम सॉफ्टवेयर .regmap बनाता है file. .regmap file मास्टर और स्लेव इंटरफेस के रजिस्टर मैप की जानकारी का वर्णन करता है। इस file पूरक .sopcinfo file सिस्टम के बारे में अधिक विस्तृत रजिस्टर जानकारी प्रदान करके। इस file रजिस्टर प्रदर्शन सक्षम करता है views और सिस्टम कंसोल में उपयोगकर्ता अनुकूलन योग्य आँकड़े।
<तुम्हारी आईपी> .एसवीडी	HPS सिस्टम डिबग टूल को इसकी अनुमति देता है view बाह्य उपकरणों के रजिस्टर मानचित्र जो एक प्लेटफ़ॉर्म डिज़ाइनर सिस्टम के भीतर HPS से जुड़ते हैं। संश्लेषण के दौरान, इंटेल क्वार्टस प्राइम सॉफ्टवेयर .svd को स्टोर करता है file.sof . में सिस्टम कंसोल मास्टर्स के लिए दृश्यमान दास इंटरफ़ेस के लिए s file डिबग सत्र में। सिस्टम कंसोल इस अनुभाग को पढ़ता है, जो प्लेटफ़ॉर्म डिज़ाइनर रजिस्टर मैप जानकारी के लिए पूछताछ करता है। सिस्टम स्लेव के लिए, प्लेटफ़ॉर्म डिज़ाइनर रजिस्टरों को नाम से एक्सेस करता है।
<तुम्हारी आईपी> .वीतुम्हारी आईपी> .वीएचडी	एचडीएल files जो संश्लेषण या अनुकरण के लिए प्रत्येक सबमॉड्यूल या चाइल्ड IP कोर को इंस्टेंट करता है।
पथप्रदर्शक/	सिमुलेशन सेट अप करने और चलाने के लिए एक msim_setup.tcl स्क्रिप्ट शामिल है।
एल्डेक/	सिमुलेशन सेटअप और चलाने के लिए एक स्क्रिप्ट rivierapro_setup.tcl शामिल है।
/सारांश/vcs /सारांश/vcsmx	सिमुलेशन सेट अप करने और चलाने के लिए शेल स्क्रिप्ट vcs_setup.sh शामिल है। एक शेल स्क्रिप्ट शामिल है vcsmx_setup.sh और synopsys_sim.setup file एक अनुकरण स्थापित करने और चलाने के लिए।
/ ताल	एक शेल स्क्रिप्ट ncsim_setup.sh और अन्य सेटअप शामिल है fileएक अनुकरण स्थापित करने और चलाने के लिए।
/एक्ससेलियम	एक समानांतर सिम्युलेटर शेल स्क्रिप्ट xcelium_setup.sh और अन्य सेटअप शामिल है fileएक अनुकरण स्थापित करने और चलाने के लिए।
/सबमॉड्यूल	एचडीएल शामिल है fileआईपी ​​​​कोर सबमॉड्यूल के लिए एस।
<आईपी ​​​​सबमॉड्यूल>/	प्लेटफ़ॉर्म डिज़ाइनर प्रत्येक IP सबमॉड्यूल निर्देशिका के लिए /synth और /sim उप-निर्देशिका उत्पन्न करता है जो प्लेटफ़ॉर्म डिज़ाइनर उत्पन्न करता है।

आईपी ​​​​कोर पैरामीटर और विकल्प निर्दिष्ट करना (विरासत पैरामीटर संपादक)

कुछ आईपी कोर कॉन्फ़िगरेशन और पीढ़ी के लिए पैरामीटर संपादक के विरासत संस्करण का उपयोग करते हैं। लीगेसी पैरामीटर संपादक का उपयोग करके IP विविधता को कॉन्फ़िगर करने और उत्पन्न करने के लिए निम्न चरणों का उपयोग करें।
टिप्पणी: विरासत पैरामीटर संपादक एक अलग आउटपुट उत्पन्न करता है file नवीनतम पैरामीटर संपादक की तुलना में संरचना। नवीनतम पैरामीटर संपादक का उपयोग करने वाले IP कोर के कॉन्फ़िगरेशन के लिए IP कोर पैरामीटर्स और विकल्पों को निर्दिष्ट करने का संदर्भ लें

चित्र 13. लिगेसी पैरामीटर संपादक

1. आईपी ​​​​कैटलॉग (उपकरण ➤ आईपी कैटलॉग) में, अनुकूलित करने के लिए आईपी कोर के नाम का पता लगाएं और डबल-क्लिक करें। पैरामीटर संपादक प्रकट होता है।
2. एक शीर्ष-स्तरीय नाम और आउटपुट एचडीएल निर्दिष्ट करें file अपने आईपी बदलाव के लिए टाइप करें। यह नाम IP कोर भिन्नता की पहचान करता है fileआपके प्रोजेक्ट में s. ओके पर क्लिक करें।
3. पैरामीटर एडिटर में अपने आईपी वेरिएशन के लिए पैरामीटर और विकल्प निर्दिष्ट करें। विशिष्ट आईपी कोर मापदंडों के बारे में जानकारी के लिए अपने आईपी कोर उपयोगकर्ता गाइड का संदर्भ लें।
4. क्लिक करें समाप्त या उत्पन्न (पैरामीटर संपादक संस्करण के आधार पर)। पैरामीटर संपादक उत्पन्न करता है fileआपके विनिर्देशों के अनुसार आपके आईपी भिन्नता के लिए। जनरेशन पूर्ण होने पर संकेत मिलने पर बाहर निकलें पर क्लिक करें। पैरामीटर संपादक शीर्ष-स्तर .qip जोड़ता है file वर्तमान परियोजना के लिए स्वचालित रूप से।

टिप्पणी: किसी प्रोजेक्ट में लीगेसी पैरामीटर संपादक के साथ जनरेट किए गए IP वेरिएशन को मैन्युअल रूप से जोड़ने के लिए, प्रोजेक्ट ➤ जोड़ें/निकालें पर क्लिक करें Fileप्रोजेक्ट में s और IP वेरिएशन .qip जोड़ें file.

आईपी ​​​​कोर जनरेशन आउटपुट (इंटेल क्वार्टस प्राइम स्टैंडर्ड एडिशन)
इंटेल क्वार्टस प्राइम स्टैंडर्ड एडिशन सॉफ्टवेयर निम्न में से एक आउटपुट उत्पन्न करता है file व्यक्तिगत आईपी कोर के लिए संरचनाएं जो विरासत पैरामीटर संपादकों में से एक का उपयोग करती हैं।

चित्र 14. आईपी कोर जनरेट किया गया Files (लीगेसी पैरामीटर संपादक)

उत्पन्न आईपी File आउटपुट ए

उत्पन्न आईपी File आउटपुट बी

उत्पन्न आईपी File आउटपुट सी

उत्पन्न आईपी File आउटपुट डी

टिप्पणियाँ:

1. यदि आपके आईपी विविधता के लिए समर्थित और सक्षम है
2. यदि कार्यात्मक सिमुलेशन मॉडल उत्पन्न होते हैं
3. इस निर्देशिका पर ध्यान न दें

त्रुटि संदेश रजिस्टर अनलोडर इंटेल एफपीजीए आईपी आईपी कोर उपयोगकर्ता गाइड के लिए दस्तावेज़ संशोधन इतिहास

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	परिवर्तन
2018.05.23	18.0	• नाम बदलकर आईपी इंटेल एफपीजीए त्रुटि संदेश रजिस्टर अनलोडर आईपी कोर को त्रुटि संदेश रजिस्टर अनलोडर इंटेल एफपीजीए आईपी कोर. • अद्यतन आंकड़े केवल पावर अप के बाद सुधार योग्य त्रुटियों के लिए emr_valid सिग्नल (कॉलम-आधारित प्रकार == 3'b0) और अचूक त्रुटियों के लिए emr_valid सिग्नल.

तारीख	संस्करण	परिवर्तन
दिसंबर 2017	2017.12.18	• दस्तावेज़ का नाम इस रूप में रखा इंटेल एफपीजीए त्रुटि संदेश रजिस्टर अनलोडर आईपी कोर उपयोगकर्ता गाइड. • "आईपी कोर डिवाइस सपोर्ट" टेबल अपडेट किया गया। • नवीनतम ब्रांडिंग मानकों के लिए अपडेट किया गया। • पूरे दस्तावेज़ में संपादकीय अपडेट किए गए।
जुलाई 2017	2017.07.15	• Intel Cyclone 10 GX डिवाइस सपोर्ट जोड़ा गया। • आईपी टाइमिंग डायग्राम में वी-टाइप को कॉलम-आधारित टाइप में बदला गया। • इंटेल क्वार्टस प्राइम प्रो एडिशन और इंटेल क्वार्टस प्राइम स्टैंडर्ड एडिशन के लिए अलग-अलग पैरामीटराइजेशन निर्देश दिए गए हैं। • नवीनतम ब्रांडिंग मानकों के लिए अपडेट किया गया।
मई 2016	2016.05.02	• Verilog HDL RTL सपोर्ट के बारे में फीचर बुलेट को हटाया गया। • क्वार्टस प्राइम में परिवर्तित क्वार्टस II संदर्भ।
जून 2015	2015.06.12	अरिया 10 समर्थन विवरण अपडेट किया गया।
दिसंबर 2014	2014.12.15	प्रारंभिक रिहाई।

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दस्तावेज़ / संसाधन

इंटेल त्रुटि संदेश रजिस्टर अनलोडर एफपीजीए आईपी कोर [पीडीएफ] उपयोगकर्ता गाइड त्रुटि संदेश रजिस्टर अनलोडर FPGA IP कोर, त्रुटि, संदेश रजिस्टर अनलोडर FPGA IP कोर, रजिस्टर अनलोडर FPGA IP कोर, अनलोडर FPGA IP कोर

संदर्भ

• उपयोगकर्ता पुस्तिका