સામગ્રી છુપાવો
1 ઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ FPGA IP ડિઝાઇન Example
2 ઝડપી પ્રારંભ માર્ગદર્શિકા
2.1 ડિઝાઇન જનરેટ કરી રહ્યા છીએ Example
3 ડિઝાઇન Exampલે પરિમાણો
3.1 એક્સ માં પરિમાણોampલે ડિઝાઇન ટેબ
4 ડિઝાઇન Exampલે વર્ણન
4.1 લક્ષણો
4.2 અનુકરણ
4.3 ઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ડિઝાઇન એક્સample રજીસ્ટર
5 લો લેટન્સી ઈ-ટાઈલ 40G ઈથરનેટ ડીઝાઈન ઉદા. માટે દસ્તાવેજ પુનરાવર્તન ઈતિહાસample વપરાશકર્તા માર્ગદર્શિકા
6 દસ્તાવેજો / સંસાધનો
6.1 સંદર્ભો
7 સંબંધિત પોસ્ટ્સ

ઇન્ટેલ-લોગો

ઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ FPGA IP ડિઝાઇન Example

લો-લેટન્સી-ઇ-ટાઇલ-40G-ઇથરનેટ-Intel-FPGA-IP-ડિઝાઇન-Example-PRODUCT

ઝડપી પ્રારંભ માર્ગદર્શિકા

લો લેટન્સી E-Tile 40G Ethernet Intel® FPGA IP કોર સિમ્યુલેશન ટેસ્ટબેન્ચ અને હાર્ડવેર ડિઝાઇન એક્સ પૂરી પાડે છેample જે સંકલન અને હાર્ડવેર પરીક્ષણને સપોર્ટ કરે છે. જ્યારે તમે ડિઝાઇન ભૂતપૂર્વampતેથી, Intel Quartus® Prime IP પેરામીટર એડિટર આપમેળે બનાવે છે fileહાર્ડવેરમાં ડિઝાઇનનું અનુકરણ, કમ્પાઇલ અને પરીક્ષણ કરવા માટે જરૂરી છે. વધુમાં, તમે ઇન્ટરઓપરેટિવ પરીક્ષણ માટે ઇન્ટેલ ઉપકરણ-વિશિષ્ટ ડેવલપમેન્ટ કિટ પર કમ્પાઇલ કરેલી હાર્ડવેર ડિઝાઇન ડાઉનલોડ કરી શકો છો. Intel FPGA IP માં સંકલન-માત્ર એક્સનો પણ સમાવેશ થાય છેample પ્રોજેક્ટ કે જેનો ઉપયોગ તમે ઝડપથી IP કોર વિસ્તાર અને સમયનો અંદાજ કાઢવા માટે કરી શકો છો. લો લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ FPGA IP ડિઝાઇન એક્સને સપોર્ટ કરે છેampપરિમાણોની વિશાળ શ્રેણી સાથે le જનરેશન. જો કે, ડિઝાઇન ભૂતપૂર્વampલેસ લો લેટન્સી E-Tile 40G ઈથરનેટ Intel FPGA IP કોરના તમામ સંભવિત પરિમાણોને આવરી લેતા નથી.

ડિઝાઇન માટે વિકાસનાં પગલાં ઉદાample

લો-લેટન્સી-ઇ-ટાઇલ-40G-ઇથરનેટ-Intel-FPGA-IP-ડિઝાઇન-Example-FIG-1

સંબંધિત માહિતી

  • ઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ FPGA IP વપરાશકર્તા માર્ગદર્શિકા
    લો લેટન્સી ઈ-ટાઈલ 40G ઈથરનેટ આઈપી પર વિગતવાર માહિતી માટે.
  • ઓછી વિલંબતા ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ FPGA IP પ્રકાશન નોંધો
    IP પ્રકાશન નોંધો ચોક્કસ પ્રકાશનમાં IP ફેરફારોની યાદી આપે છે.
ડિઝાઇન જનરેટ કરી રહ્યા છીએ Example

પ્રક્રિયા

લો-લેટન્સી-ઇ-ટાઇલ-40G-ઇથરનેટ-Intel-FPGA-IP-ડિઝાઇન-Example-FIG-2

ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ માર્કસ એ ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.

Exampઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ પેરામીટર એડિટરમાં le ડિઝાઇન ટેબ
ડિઝાઇન એક્સ જનરેટ કરવા માટે સ્ટ્રેટિક્સ 10 TX ઇ-ટાઇલ ટ્રાન્સસીવર સિગ્નલ ઇન્ટિગ્રિટી ડેવલપમેન્ટ કિટ પસંદ કરોampIntel Stratix® 10 ઉપકરણો માટે le. ડિઝાઇન એક્સ જનરેટ કરવા માટે એજીલેક્સ એફ-સિરીઝ ટ્રાન્સસીવર-એસઓસી ડેવલપમેન્ટ કિટ પસંદ કરોampIntel Agilex™ ઉપકરણો માટે le.

લો-લેટન્સી-ઇ-ટાઇલ-40G-ઇથરનેટ-Intel-FPGA-IP-ડિઝાઇન-Example-FIG-3

હાર્ડવેર ડિઝાઇન એક્સ જનરેટ કરવા માટે આ પગલાં અનુસરોample અને testbench:

  1. Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, ક્લિક કરો File ➤ નવો પ્રોજેક્ટ વિઝાર્ડ
    નવો ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ બનાવવા માટે, અથવા File ➤ હાલના ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર પ્રોજેક્ટને ખોલવા માટે પ્રોજેક્ટ ખોલો. વિઝાર્ડ તમને ઉપકરણ કુટુંબ અને ઉપકરણનો ઉલ્લેખ કરવા માટે સંકેત આપે છે.
    નોંધ: ડિઝાઇન ભૂતપૂર્વample લક્ષ્ય બોર્ડ પર ઉપકરણ સાથે પસંદગી પર ફરીથી લખે છે. તમે ડિઝાઇન એક્સના મેનૂમાંથી લક્ષ્ય બોર્ડનો ઉલ્લેખ કરો છોampભૂતપૂર્વ માં le વિકલ્પોample ડિઝાઇન ટેબ (પગલું 8).
  2. IP કેટલોગમાં, લો લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ FPGA IP શોધો અને પસંદ કરો. નવી IP ભિન્નતા વિન્ડો દેખાય છે.
  3. તમારી કસ્ટમ IP વિવિધતા માટે ઉચ્ચ-સ્તરના નામનો ઉલ્લેખ કરો. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ આઇપી પેરામીટર એડિટર આઇપી વેરિએશન સેટિંગ્સને a માં સાચવે છે file નામ આપવામાં આવ્યું છે .ip.
  4. OK પર ક્લિક કરો. IP પરિમાણ સંપાદક દેખાય છે.
  5. IP ટેબ પર, તમારા IP કોર ભિન્નતા માટેના પરિમાણોનો ઉલ્લેખ કરો.
    નોંધ: લો લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ FPGA IP ડિઝાઇન ભૂતપૂર્વample યોગ્ય રીતે અનુકરણ કરતું નથી અને જો તમે નીચેનામાંથી કોઈપણ પરિમાણોનો ઉલ્લેખ કરો છો તો તે યોગ્ય રીતે કાર્ય કરતું નથી:
    1. પ્રસ્તાવના પાસ-થ્રુ ચાલુને સક્ષમ કરો
    2. તૈયાર વિલંબતા 3 ના મૂલ્ય પર સેટ છે
    3. TX CRC નિવેશને સક્ષમ કરો બંધ
  6. ભૂતપૂર્વ પરampલે ડિઝાઇન ટેબ, એક્સ હેઠળampલે ડિઝાઇન Files, ટેસ્ટબેન્ચ જનરેટ કરવા માટે સિમ્યુલેશન વિકલ્પને સક્ષમ કરો અને માત્ર-સંકલન અને હાર્ડવેર ડિઝાઇન એક્સ જનરેટ કરવા માટે સિન્થેસિસ વિકલ્પ પસંદ કરો.ampલેસ
    નોંધ: ભૂતપૂર્વ પરampલે ડિઝાઇન ટેબ, જનરેટેડ એચડીએલ ફોર્મેટ હેઠળ, ફક્ત વેરિલોગ એચડીએલ ઉપલબ્ધ છે. આ IP કોર VHDL ને સપોર્ટ કરતું નથી.
  7. ટાર્ગેટ ડેવલપમેન્ટ કીટ હેઠળ સ્ટ્રેટિક્સ 10 TX ઇ-ટાઈલ ટ્રાન્સસીવર સિગ્નલ ઈન્ટીગ્રિટી ડેવલપમેન્ટ કીટ અથવા એજીલેક્સ એફ-સીરીઝ ટ્રાન્સસીવર-એસઓસી ડેવલપમેન્ટ કીટ પસંદ કરો.
    નોંધ: તમે જે ડેવલપમેન્ટ કીટ પસંદ કરો છો તે ઉપકરણ પસંદગીને સ્ટેપમાં ઓવરરાઈટ કરે છે
    1. ઇન્ટેલ સ્ટ્રેટિક્સ 10 ઇ-ટાઇલ લક્ષ્ય ઉપકરણ 1SG280LU3F50E3VGS1 છે.
    2. Intel Agilex E-tile ઉપકરણ લક્ષ્ય AGFB014R24A2E2VR0 છે.
  8. જનરેટ એક્સ પર ક્લિક કરોampલે ડિઝાઇન બટન. આ સિલેક્ટ એક્સampડિઝાઇન ડિરેક્ટરી વિન્ડો દેખાય છે.
  9. જો તમે ડિઝાઇનમાં ફેરફાર કરવા માંગતા હોવ તો ભૂતપૂર્વample ડિરેક્ટરી પાથ અથવા ડિફોલ્ટ્સમાંથી નામ પ્રદર્શિત થાય છે (alt_e40c3_0_example_design), નવા પાથ પર બ્રાઉઝ કરો અને નવી ડિઝાઇન ex ટાઈપ કરોample ડિરેક્ટરી નામ (ample_dir>).
  10. OK પર ક્લિક કરો.

સંબંધિત માહિતી

  • IP કોર પરિમાણો
    તમારા IP કોરને કસ્ટમાઇઝ કરવા વિશે વધુ માહિતી પ્રદાન કરે છે.
  • ઇન્ટેલ સ્ટ્રેટિક્સ 10 ઇ-ટાઇલ TX સિગ્નલ ઇન્ટિગ્રિટી ડેવલપમેન્ટ કિટ
  • Intel Agilex F-Series FPGA ડેવલપમેન્ટ કિટ

ડિઝાઇન Exampલે પરિમાણો

એક્સ માં પરિમાણોampલે ડિઝાઇન ટેબ
પરિમાણ વર્ણન
ડિઝાઇન પસંદ કરો ઉપલબ્ધ ભૂતપૂર્વample IP પરિમાણ સેટિંગ્સ માટે ડિઝાઇન. જ્યારે તમે પ્રીસેટ લાઇબ્રેરીમાંથી ડિઝાઇન પસંદ કરો છો, ત્યારે આ ફીલ્ડ પસંદ કરેલી ડિઝાઇન બતાવે છે.
Exampલે ડિઝાઇન Files આ files વિવિધ વિકાસ તબક્કા માટે પેદા કરવા માટે.

•    અનુકરણ- જરૂરી પેદા કરે છે fileભૂતપૂર્વનું અનુકરણ કરવા માટે sampલે ડિઝાઇન.

•    સંશ્લેષણ- સંશ્લેષણ પેદા કરે છે files આનો ઉપયોગ કરો fileહાર્ડવેર પરીક્ષણ માટે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સૉફ્ટવેરમાં ડિઝાઇનનું સંકલન કરવું અને સ્ટેટિક ટાઇમિંગ વિશ્લેષણ કરવું.
જનરેટ કરો File ફોર્મેટ RTL નું ફોર્મેટ files સિમ્યુલેશન માટે - વેરિલોગ અથવા VHDL.
બોર્ડ પસંદ કરો ડિઝાઇન અમલીકરણ માટે સપોર્ટેડ હાર્ડવેર. જ્યારે તમે ઇન્ટેલ ડેવલપમેન્ટ બોર્ડ પસંદ કરો છો, ત્યારે લક્ષ્ય ઉપકરણ ડેવલપમેન્ટ કિટ પરના ઉપકરણ સાથે મેળ ખાય છે.

જો આ મેનુ ઉપલબ્ધ ન હોય, તો તમે પસંદ કરો છો તે વિકલ્પો માટે કોઈ સપોર્ટેડ બોર્ડ નથી.

Agilex F-શ્રેણી ટ્રાન્સસીવર-SoC ડેવલપમેન્ટ કિટ: આ વિકલ્પ તમને ડિઝાઇન એક્સનું પરીક્ષણ કરવાની મંજૂરી આપે છેampપસંદ કરેલ Intel FPGA IP ડેવલપમેન્ટ કીટ પર le. આ વિકલ્પ આપમેળે પસંદ કરે છે લક્ષ્ય ઉપકરણ AGFB014R24A2E2VR0. જો તમારા બોર્ડના પુનરાવર્તનમાં અલગ ઉપકરણ ગ્રેડ છે, તો તમે લક્ષ્ય ઉપકરણ બદલી શકો છો.
ચાલુ રાખ્યું…
પરિમાણ વર્ણન
  સ્ટ્રેટિક્સ 10 TX ઇ-ટાઇલ ટ્રાન્સસીવર સિગ્નલ ઇન્ટિગ્રિટી ડેવલપમેન્ટ કિટ: આ વિકલ્પ તમને ડિઝાઇન એક્સનું પરીક્ષણ કરવાની મંજૂરી આપે છેampપસંદ કરેલ Intel FPGA IP ડેવલપમેન્ટ કીટ પર le. આ વિકલ્પ આપમેળે પસંદ કરે છે લક્ષ્ય ઉપકરણ 1ST280EY2F55E2VG. જો તમારા બોર્ડના પુનરાવર્તનમાં અલગ ઉપકરણ ગ્રેડ છે, તો તમે લક્ષ્ય ઉપકરણ બદલી શકો છો.

કોઈ નહિ: આ વિકલ્પ ડિઝાઇન એક્સ માટે હાર્ડવેર પાસાઓને બાકાત રાખે છેample

ડિરેક્ટરી માળખું
લો લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ IP કોર ડિઝાઇન ભૂતપૂર્વample file ડિરેક્ટરીઓમાં નીચેના જનરેટ થાય છે fileડિઝાઇન ભૂતપૂર્વ માટે sample

જનરેટેડ ડિઝાઇન માટે ડિરેક્ટરી સ્ટ્રક્ચર એક્સample

લો-લેટન્સી-ઇ-ટાઇલ-40G-ઇથરનેટ-Intel-FPGA-IP-ડિઝાઇન-Example-FIG-4

  • સિમ્યુલેશન files (ફક્ત સિમ્યુલેશન માટે ટેસ્ટબેન્ચ) માં સ્થિત છેample_dir>/example_testbench.
  • સંકલન-માત્ર ભૂતપૂર્વample ડિઝાઇન માં સ્થિત છેample_dir>/ compilation_test_design.
  • હાર્ડવેર રૂપરેખાંકન અને પરીક્ષણ files (હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample) માં સ્થિત છેample_dir>/hardware_test_design

ડિરેક્ટરી અને File વર્ણનો

File નામો વર્ણન
eth_ex_40g.qpf ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ file.
eth_ex_40g.qsf ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ સેટિંગ્સ file.
ચાલુ રાખ્યું…
File નામો વર્ણન
eth_ex_40g.sdc સિનોપ્સિસ* ડિઝાઇન અવરોધો file. તમે આની નકલ અને ફેરફાર કરી શકો છો file તમારી પોતાની લો લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ FPGA IP ડિઝાઇન માટે.
eth_ex_40g.srf ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ મેસેજ સપ્રેસન નિયમ file.
eth_ex_40g.v ટોપ-લેવલ વેરિલોગ HDL ડિઝાઇન એક્સample file.
eth_ex_40g_clock.sdc સિનોપ્સિસ ડિઝાઇન અવરોધો file ઘડિયાળો માટે.
સામાન્ય/ હાર્ડવેર ડિઝાઇન ભૂતપૂર્વampલે આધાર files.
hwtest/main.tcl મુખ્ય file સિસ્ટમ કન્સોલ ઍક્સેસ કરવા માટે.

ડિઝાઇનનું અનુકરણ કરવું Exampલે ટેસ્ટબેન્ચ
તમે કમાન્ડ પ્રોમ્પ્ટમાંથી સિમ્યુલેશન સ્ક્રિપ્ટ ચલાવીને ડિઝાઇનનું કમ્પાઇલ અને અનુકરણ કરી શકો છો.

લો-લેટન્સી-ઇ-ટાઇલ-40G-ઇથરનેટ-Intel-FPGA-IP-ડિઝાઇન-Example-FIG-5

  1. આદેશ પ્રોમ્પ્ટ પર, કાર્યકારી નિર્દેશિકાને બદલોample_dir>/example_testbench.
  2. તમારી પસંદગીના સપોર્ટેડ સિમ્યુલેટર માટે સિમ્યુલેશન સ્ક્રિપ્ટ ચલાવો. સ્ક્રિપ્ટ સિમ્યુલેટરમાં ટેસ્ટબેન્ચનું સંકલન કરે છે અને ચલાવે છે

ટેસ્ટબેન્ચનું અનુકરણ કરવા માટેની સૂચનાઓ

સિમ્યુલેટર સૂચનાઓ
મોડલસિમ* આદેશ વાક્યમાં, vsim -do run_vsim.do લખો.

જો તમે ModelSim GUI લાવ્યા વિના અનુકરણ કરવાનું પસંદ કરો છો, તો vsim -c -do run_vsim.do લખો.

નોંધ: ModelSim-AE અને ModelSim-ASE સિમ્યુલેટર આ IP કોરનું અનુકરણ કરી શકતા નથી. તમારે અન્ય સપોર્ટેડ મોડલસિમ સિમ્યુલેટર જેમ કે ModelSim SE નો ઉપયોગ કરવો આવશ્યક છે.
VCS* આદેશ વાક્યમાં, sh run_vcs.sh લખો
VCS MX આદેશ વાક્યમાં, sh run_vcsmx.sh લખો.

જ્યારે ડિઝાઇનમાં વેરિલોગ HDL અને VHDL સાથે સિસ્ટમ વેરિલોગ હોય ત્યારે આ સ્ક્રિપ્ટનો ઉપયોગ કરો.
NCSim આદેશ વાક્યમાં, sh run_ncsim.sh લખો
એક્સેલિયમ* આદેશ વાક્યમાં, sh run_xcelium.sh લખો

સફળ સિમ્યુલેશન નીચેના સંદેશ સાથે સમાપ્ત થાય છે: સિમ્યુલેશન પાસ થયું. અથવા ટેસ્ટબેન્ચ પૂર્ણ. સફળ સમાપ્તિ પછી, તમે પરિણામોનું વિશ્લેષણ કરી શકો છો.

ડિઝાઇનનું સંકલન અને રૂપરેખાંકન Exampલે હાર્ડવેર માં
Intel FPGA IP કોર પેરામીટર એડિટર તમને ડિઝાઇન એક્સને કમ્પાઇલ અને કન્ફિગર કરવાની પરવાનગી આપે છેampલક્ષ્ય વિકાસ કીટ પર

લો-લેટન્સી-ઇ-ટાઇલ-40G-ઇથરનેટ-Intel-FPGA-IP-ડિઝાઇન-Example-FIG-6

ડિઝાઇનને કમ્પાઇલ અને રૂપરેખાંકિત કરવા માટે exampહાર્ડવેર પર, આ પગલાં અનુસરો:

  1. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર લોંચ કરો અને ડિઝાઇનને કમ્પાઇલ કરવા માટે પ્રોસેસિંગ ➤ સ્ટાર્ટ કમ્પાઇલેશન પસંદ કરો.
  2. તમે SRAM ઑબ્જેક્ટ જનરેટ કરો પછી file .sof, હાર્ડવેર ડિઝાઇન એક્સ પ્રોગ્રામ કરવા માટે આ પગલાં અનુસરોampલે ઇન્ટેલ ઉપકરણ પર:
    1. ટૂલ્સ ➤ પ્રોગ્રામર પસંદ કરો.
    2. પ્રોગ્રામરમાં, હાર્ડવેર સેટઅપ પર ક્લિક કરો.
    3. પ્રોગ્રામિંગ ઉપકરણ પસંદ કરો.
    4. તમારા Intel Quartus Prime Pro Edition સત્રમાં Intel TX બોર્ડ પસંદ કરો અને ઉમેરો.
    5. ખાતરી કરો કે મોડ J પર સેટ છેTAG.
    6. Intel ઉપકરણ પસંદ કરો અને ઉપકરણ ઉમેરો ક્લિક કરો. પ્રોગ્રામર તમારા બોર્ડ પરના ઉપકરણો વચ્ચેના જોડાણોનો બ્લોક ડાયાગ્રામ દર્શાવે છે.
    7. તમારા .sof સાથેની પંક્તિમાં, .sof માટે બોક્સને ચેક કરો.
    8. .sof માટે પ્રોગ્રામ/કોન્ફિગર વિકલ્પ ચાલુ કરો.
    9. પ્રારંભ પર ક્લિક કરો.

સંબંધિત માહિતી

  • હાયરાર્કિકલ અને ટીમ-આધારિત ડિઝાઇન માટે વધારાનું સંકલન
  • પ્રોગ્રામિંગ ઇન્ટેલ FPGA ઉપકરણો

હાર્ડવેર ડિઝાઇનમાં લક્ષ્ય ઉપકરણ બદલવું ઉદાample
જો તમે તમારા લક્ષ્ય ઉપકરણ તરીકે સ્ટ્રેટિક્સ 10 TX ઇ-ટાઇલ ટ્રાન્સસીવર સિગ્નલ ઇન્ટિગ્રિટી ડેવલપમેન્ટ કીટ પસંદ કરી હોય, તો લો લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ એફપીજીએ આઇપી કોર હાર્ડવેર એક્સ જનરેટ કરે છે.ampલક્ષ્ય ઉપકરણ 1ST280EY2F55E2VG માટે le ડિઝાઇન. જો તમે તમારા લક્ષ્ય ઉપકરણ તરીકે Agilex F-series Transceiver-SoC ડેવલપમેન્ટ કીટ પસંદ કરી હોય, તો લો લેટન્સી E-Tile 40G ઈથરનેટ Intel FPGA IP કોર હાર્ડવેર એક્સ જનરેટ કરે છે.ampલક્ષ્ય ઉપકરણ AGFB014R24A2E2VR0 માટે le ડિઝાઇન. ઉલ્લેખિત લક્ષ્ય ઉપકરણ તમારી વિકાસ કીટ પરના ઉપકરણથી અલગ હોઈ શકે છે. તમારા હાર્ડવેર ડિઝાઇનમાં લક્ષ્ય ઉપકરણને બદલવા માટે ભૂતપૂર્વample, આ પગલાં અનુસરો:

  1. Intel Quartus Prime Pro Edition સોફ્ટવેર લોંચ કરો અને હાર્ડવેર ટેસ્ટ પ્રોજેક્ટ ખોલો file /hardware_test_design/eth_ex_40g.qpf.
  2. અસાઇનમેન્ટ મેનૂ પર, ઉપકરણ પર ક્લિક કરો. ઉપકરણ સંવાદ બોક્સ દેખાય છે.
  3. ઉપકરણ સંવાદ બૉક્સમાં, ઇ-ટાઇલ આધારિત લક્ષ્ય ઉપકરણ ટેબલ પસંદ કરો જે તમારી ડેવલપમેન્ટ કીટ પરના ઉપકરણ ભાગ નંબર સાથે મેળ ખાતું હોય. ઇન્ટેલ પર ડેવલપમેન્ટ કીટ લિંકનો સંદર્ભ લો webવધુ માહિતી માટે સાઇટ.
  4. નીચેની આકૃતિમાં બતાવ્યા પ્રમાણે, જ્યારે તમે કોઈ ઉપકરણ પસંદ કરો છો ત્યારે એક પ્રોમ્પ્ટ દેખાય છે. જનરેટ કરેલ પિન અસાઇનમેન્ટ અને I/O અસાઇનમેન્ટ સાચવવા માટે ના પસંદ કરો.
    ઉપકરણ પસંદગી માટે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોમ્પ્ટલો-લેટન્સી-ઇ-ટાઇલ-40G-ઇથરનેટ-Intel-FPGA-IP-ડિઝાઇન-Example-FIG-7
  5. તમારી ડિઝાઇનનું સંપૂર્ણ સંકલન કરો.

તમે હવે તમારા હાર્ડવેર પર ડિઝાઇનનું પરીક્ષણ કરી શકો છો.

સંબંધિત માહિતી

  • ઇન્ટેલ સ્ટ્રેટિક્સ 10 ઇ-ટાઇલ TX સિગ્નલ ઇન્ટિગ્રિટી ડેવલપમેન્ટ કિટ
  • Intel Agilex F-Series FPGA ડેવલપમેન્ટ કિટ

હાર્ડવેરમાં લો લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ એફપીજીએ આઇપી ડિઝાઇનનું પરીક્ષણ કરવું
તમે લો લેટન્સી E-Tile 40G Ethernet Intel FPGA IP કોર ડિઝાઇનનું કમ્પાઇલ કર્યા પછીample અને તેને તમારા Intel ઉપકરણ પર ગોઠવો, તમે IP કોર અને તેના એમ્બેડેડ નેટિવ PHY IP કોર રજિસ્ટરને પ્રોગ્રામ કરવા માટે સિસ્ટમ કન્સોલનો ઉપયોગ કરી શકો છો. સિસ્ટમ કન્સોલ ચાલુ કરવા અને હાર્ડવેર ડિઝાઇનનું પરીક્ષણ કરવા માટે example, આ પગલાં અનુસરો:

  1. Intel Quartus Prime Pro Edition સોફ્ટવેરમાં, સિસ્ટમ કન્સોલ શરૂ કરવા માટે ટૂલ્સ ➤ સિસ્ટમ ડિબગીંગ ટૂલ્સ ➤ સિસ્ટમ કન્સોલ પસંદ કરો.
  2. Tcl કન્સોલ ફલકમાં, /hardware_test_design/hwtest માં ડાયરેક્ટરી બદલવા માટે cd hwtest ટાઈપ કરો.
  3. J સાથે કનેક્શન ખોલવા માટે source main.tcl ટાઈપ કરોTAG માસ્ટર

વધારાની ડિઝાઇન ભૂતપૂર્વample આદેશો IP કોરને પ્રોગ્રામ કરવા માટે ઉપલબ્ધ છે:

  • chkphy_status: ઘડિયાળની આવર્તન અને PHY લોક સ્થિતિ દર્શાવે છે.
  • chkmac_stats: MAC આંકડા કાઉન્ટર્સમાં મૂલ્યો દર્શાવે છે.
  • ક્લિયર_બધા_આંકડા: IP કોર આંકડા કાઉન્ટર્સ સાફ કરે છે.
  • start_pkt_gen: પેકેટ જનરેટર શરૂ કરે છે.
  • stop_pkt_gen: પેકેટ જનરેટરને રોકે છે.
  • sys_reset_digital_analog: સિસ્ટમ રીસેટ.
  • લૂપ_ઓન: આંતરિક સીરીયલ લૂપબેક ચાલુ કરે છે
  • લૂપ_ઓફ: આંતરિક સીરીયલ લૂપબેક બંધ કરે છે.
  • reg_read : પર IP કોર રજિસ્ટર મૂલ્ય પરત કરે છે .
  • reg_write : લખે છે સરનામે આઇપી કોર રજીસ્ટર પર .

ડિઝાઇન એક્સના હાર્ડવેર ટેસ્ટિંગ વિભાગમાં પરીક્ષણ પ્રક્રિયાને અનુસરોample અને સિસ્ટમ કન્સોલમાં પરીક્ષણ પરિણામોનું અવલોકન કરો.

સંબંધિત માહિતી
સિસ્ટમ કન્સોલ સાથે ડિઝાઇનનું વિશ્લેષણ અને ડિબગીંગ

ડિઝાઇન Exampલે વર્ણન

ઇ-ટાઇલ આધારિત 40G ઇથરનેટ ડિઝાઇન ભૂતપૂર્વample IEEE 40ba સ્ટાન્ડર્ડ CAUI-802.3 સ્પષ્ટીકરણ સાથે સુસંગત ઇ-ટાઇલ આધારિત ટ્રાન્સસીવર ઇન્ટરફેસ સાથે, લો લેટન્સી ઇ-ટાઇલ 4G ઇથરનેટ ઇન્ટેલ એફપીજીએ આઇપી કોરના કાર્યોનું નિદર્શન કરે છે. તમે Ex માંથી ડિઝાઇન જનરેટ કરી શકો છોampલો લેટન્સી E-Tile 40G ઇથરનેટ Intel FPGA IP પેરામીટર એડિટરમાં le ડિઝાઇન ટેબ.
ડિઝાઇન જનરેટ કરવા માટે ભૂતપૂર્વampતેથી, તમારે તમારા અંતિમ ઉત્પાદનમાં જનરેટ કરવા માગતા હોય તે IP કોર વિવિધતા માટે તમારે પહેલા પરિમાણ મૂલ્યો સેટ કરવી આવશ્યક છે. ડિઝાઇન જનરેટ કરી રહ્યા છીએ ભૂતપૂર્વample IP કોરની નકલ બનાવે છે; ટેસ્ટબેન્ચ અને હાર્ડવેર ડિઝાઇન ભૂતપૂર્વampઆ વિવિધતાનો ઉપયોગ DUT તરીકે કરો. જો તમે તમારા અંતિમ ઉત્પાદનમાં પેરામીટર મૂલ્યો સાથે મેળ કરવા માટે DUT માટે પેરામીટર મૂલ્યો સેટ ન કરો, તો ડિઝાઇન ભૂતપૂર્વampતમે જનરેટ કરો છો તે તમે ઇચ્છો છો તે IP કોર વૈવિધ્યનો ઉપયોગ કરતું નથી.

નોંધ:
ટેસ્ટબેન્ચ IP કોરની મૂળભૂત કસોટી દર્શાવે છે. તે સંપૂર્ણ ચકાસણી વાતાવરણ માટે અવેજી બનવાનો હેતુ નથી. તમારે સિમ્યુલેશન અને હાર્ડવેરમાં તમારી પોતાની લો લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ FPGA IP ડિઝાઇનની વધુ વ્યાપક ચકાસણી કરવી આવશ્યક છે.

લક્ષણો
  • Intel Stratix 40 અથવા Intel Agilex ઉપકરણનો ઉપયોગ કરીને ઇ-ટાઇલ ટ્રાન્સસીવર માટે 10G ઇથરનેટ MAC/PCS IP કોરને સપોર્ટ કરે છે.
  • પ્રસ્તાવના પાસ-થ્રુ અને લિંક તાલીમને સપોર્ટ કરે છે.
  • ડિઝાઇન એક્સ જનરેટ કરે છેampMAC આંકડા કાઉન્ટર્સ સુવિધા સાથે le.
  • ટેસ્ટબેન્ચ અને સિમ્યુલેશન સ્ક્રિપ્ટ પ્રદાન કરે છે.

હાર્ડવેર અને સોફ્ટવેર જરૂરીયાતો
ભૂતપૂર્વ ચકાસવા માટેampલે ડિઝાઇન, નીચેના હાર્ડવેર અને સોફ્ટવેરનો ઉપયોગ કરો:

  • ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન સોફ્ટવેર
  • સિસ્ટમ કન્સોલ
  • ModelSim, VCS, VCS MX, NCSim, અથવા Xcelium સિમ્યુલેટર
  • ઇન્ટેલ સ્ટ્રેટિક્સ 10 TX ઇ-ટાઇલ ટ્રાન્સસીવર સિગ્નલ ઇન્ટિગ્રિટી ડેવલપમેન્ટ કિટ અથવા ઇન્ટેલ એજિલેક્સ એફ-સિરીઝ ટ્રાન્સસીવર-એસઓસી ડેવલપમેન્ટ કિટ

કાર્યાત્મક વર્ણન
આ વિભાગ ઇ-ટાઇલ આધારિત ટ્રાન્સસીવરમાં ઇન્ટેલ ઉપકરણનો ઉપયોગ કરીને 40G ઇથરનેટ MAC/PCS IP કોરનું વર્ણન કરે છે. ટ્રાન્સમિટ દિશામાં, MAC ક્લાયંટ ફ્રેમ્સ સ્વીકારે છે અને PHY માં પસાર કરતા પહેલા ઇન્ટર-પેકેટ ગેપ (IPG), પ્રસ્તાવના, ફ્રેમ ડિલિમિટરની શરૂઆત (SFD), પેડિંગ અને CRC બિટ્સ દાખલ કરે છે. દૂરસ્થ છેડે મીડિયા પર વિશ્વસનીય ટ્રાન્સમિશન માટે જરૂરી હોય તે રીતે PHY MAC ફ્રેમને એન્કોડ કરે છે. પ્રાપ્ત દિશામાં, PHY ફ્રેમ્સ MAC ને પસાર કરે છે. MAC PHY માંથી ફ્રેમ સ્વીકારે છે, તપાસ કરે છે, CRC, પ્રસ્તાવના અને SFD ની બહાર કાઢે છે અને બાકીની ફ્રેમ ક્લાયંટને આપે છે.

અનુકરણ

ટેસ્ટબેન્ચ આઇપી કોર દ્વારા ટ્રાફિક મોકલે છે, ટ્રાન્સમિટ સાઇડ અને આઇપી કોરની રીસીવ સાઇડનો ઉપયોગ કરે છે.

ઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ડિઝાઇન એક્સampલે બ્લોક ડાયાગ્રામ

લો-લેટન્સી-ઇ-ટાઇલ-40G-ઇથરનેટ-Intel-FPGA-IP-ડિઝાઇન-Example-FIG-8

સિમ્યુલેશન ડિઝાઇન ભૂતપૂર્વampઉચ્ચ-સ્તરની કસોટી file મૂળભૂત_avl_tb_top.sv છે. આ file PHY ને 156.25 Mhz નો ઘડિયાળ સંદર્ભ clk_ref પ્રદાન કરે છે. તેમાં 10 પેકેટ મોકલવા અને પ્રાપ્ત કરવા માટેનું કાર્ય શામેલ છે.

ઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ કોર ટેસ્ટબેન્ચ File વર્ણનો

File નામો વર્ણન
ટેસ્ટબેન્ચ અને સિમ્યુલેશન Files
મૂળભૂત_avl_tb_top.sv ટોપ લેવલ ટેસ્ટબેન્ચ file. ટેસ્ટબેન્ચ ડીયુટીને ત્વરિત કરે છે અને પેકેટો બનાવવા અને સ્વીકારવા માટે વેરિલોગ એચડીએલ કાર્યો ચલાવે છે.
મૂળભૂત_avl_tb_top_nc.sv ટોપ લેવલ ટેસ્ટબેન્ચ file NCSim સિમ્યુલેટર સાથે સુસંગત.
મૂળભૂત_avl_tb_top_msim.sv ટોપ લેવલ ટેસ્ટબેન્ચ file મોડલસિમ સિમ્યુલેટર સાથે સુસંગત.
ટેસ્ટબેન્ચ સ્ક્રિપ્ટ્સ
run_vsim.do ટેસ્ટબેન્ચ ચલાવવા માટે મેન્ટર ગ્રાફિક્સ* મોડલસિમ સ્ક્રિપ્ટ.
run_vcs.sh ટેસ્ટબેન્ચ ચલાવવા માટે Synopsys VCS સ્ક્રિપ્ટ.
ચાલુ રાખ્યું…
File નામો વર્ણન
run_vcsmx.sh ટેસ્ટબેન્ચ ચલાવવા માટે સિનોપ્સિસ વીસીએસ એમએક્સ સ્ક્રિપ્ટ (વીએચડીએલ સાથે વેરિલોગ એચડીએલ અને સિસ્ટમ વેરિલોગ સંયુક્ત).
રન_ncsim.sh ટેસ્ટબેન્ચ ચલાવવા માટે કેડન્સ NCSim સ્ક્રિપ્ટ.
run_xcelium.sh ટેસ્ટબેન્ચ ચલાવવા માટે કેડન્સ એક્સેલિયમ સ્ક્રિપ્ટ.

સફળ ટેસ્ટ રન નીચેની વર્તણૂકની પુષ્ટિ કરતું આઉટપુટ દર્શાવે છે:

  1. RX ઘડિયાળ સ્થાયી થવાની રાહ જોઈ રહ્યાં છીએ
  2. PHY સ્ટેટસ પ્રિન્ટ કરી રહ્યું છે
  3. 10 પેકેટ મોકલી રહ્યા છીએ
  4. 10 પેકેટો પ્રાપ્ત
  5. "ટેસ્ટબેન્ચ પૂર્ણ" દર્શાવી રહ્યું છે.

નીચેના એસample આઉટપુટ સફળ સિમ્યુલેશન ટેસ્ટ રન દર્શાવે છે:

  • #RX સંરેખણ માટે રાહ જોઈ રહ્યું છે
  • #RX ડેસ્ક્યુ લૉક કરેલું
  • #RX લેન સંરેખણ લૉક કર્યું
  • #TX સક્ષમ
  • #**પેકેટ 1 મોકલી રહ્યું છે...
  • #**પેકેટ 2 મોકલી રહ્યું છે...
  • #**પેકેટ 3 મોકલી રહ્યું છે...
  • #**પેકેટ 4 મોકલી રહ્યું છે...
  • #**પેકેટ 5 મોકલી રહ્યું છે...
  • #**પેકેટ 6 મોકલી રહ્યું છે...
  • #**પેકેટ 7 મોકલી રહ્યું છે...
  • #**પ્રાપ્ત પેકેટ 1...
  • #**પેકેટ 8 મોકલી રહ્યું છે...
  • #**પ્રાપ્ત પેકેટ 2...
  • #**પેકેટ 9 મોકલી રહ્યું છે...
  • #**પ્રાપ્ત પેકેટ 3...
  • #**પેકેટ 10 મોકલી રહ્યું છે...
  • #**પ્રાપ્ત પેકેટ 4...
  • #**પ્રાપ્ત પેકેટ 5...
  • #**પ્રાપ્ત પેકેટ 6...
  • #**પ્રાપ્ત પેકેટ 7...
  • #**પ્રાપ્ત પેકેટ 8...
  • #**પ્રાપ્ત પેકેટ 9...
  • #**પ્રાપ્ત પેકેટ 10...

સંબંધિત માહિતી
ડિઝાઇનનું અનુકરણ કરવું Example Testbench પૃષ્ઠ 7 પર

હાર્ડવેર પરીક્ષણ
હાર્ડવેર ડિઝાઇનમાં ભૂતપૂર્વample, તમે આંતરિક સીરીયલ લૂપબેક મોડમાં IP કોરને પ્રોગ્રામ કરી શકો છો અને ટ્રાન્સમિટ સાઈડ પર ટ્રાફિક જનરેટ કરી શકો છો જે રીસીવ સાઈડમાંથી લૂપ બેક થાય છે.

ઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ IP હાર્ડવેર ડિઝાઇન એક્સampઉચ્ચ સ્તરીય બ્લોક ડાયાગ્રામ

લો-લેટન્સી-ઇ-ટાઇલ-40G-ઇથરનેટ-Intel-FPGA-IP-ડિઝાઇન-Example-FIG-9

લો લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample નીચેના ઘટકો સમાવે છે:

  • ઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ FPGA IP કોર.
  • ક્લાયન્ટ લોજિક જે IP કોરના પ્રોગ્રામિંગ અને પેકેટ જનરેશન અને ચેકિંગનું સંકલન કરે છે.
  • IOPLL 100 MHz ઇનપુટ ઘડિયાળમાંથી હાર્ડવેર ડિઝાઇન એક્સ માટે 50 MHz ઘડિયાળ જનરેટ કરશેample
  • JTAG નિયંત્રક કે જે ઇન્ટેલ સિસ્ટમ કન્સોલ સાથે વાતચીત કરે છે. તમે સિસ્ટમ કન્સોલ દ્વારા ક્લાયન્ટ લોજિક સાથે વાતચીત કરો છો.

ડિઝાઇન એક્સને ચકાસવા માટે આપેલ સંબંધિત માહિતી લિંક પરની પ્રક્રિયાને અનુસરોampપસંદ કરેલ હાર્ડવેરમાં le.

સંબંધિત માહિતી

  • પૃષ્ઠ 40 પર હાર્ડવેરમાં લો લેટન્સી ઇ-ટાઇલ 9G ઇથરનેટ ઇન્ટેલ FPGA IP ડિઝાઇનનું પરીક્ષણ
  • સિસ્ટમ કન્સોલ સાથે ડિઝાઇનનું વિશ્લેષણ અને ડિબગીંગ

આંતરિક લૂપબેક ટેસ્ટ
આંતરિક લૂપબેક પરીક્ષણ કરવા માટે આ પગલાંઓ ચલાવો:

  1. સિસ્ટમ રીસેટ કરો.
    sys_reset_digital_analog
  2. ઘડિયાળની આવર્તન અને PHY સ્થિતિ દર્શાવો.
    chkphy_status
  3. આંતરિક લૂપબેક પરીક્ષણ ચાલુ કરો.
    લૂપ_ઓન
  4. ઘડિયાળની આવર્તન અને PHY સ્થિતિ દર્શાવો. rx_clk 312.5 MHz પર સેટ છે અને
    rx_pcs_ready 1 પર સેટ છે.
    chkphy_status
  5. પેકેટ જનરેટર શરૂ કરો.
    start_pkt_gen
  6. પેકેટ જનરેટર બંધ કરો.
    stop_pkt_gen
  7. Review પ્રસારિત અને પ્રાપ્ત પેકેટોની સંખ્યા.
    chkmac_stats
  8. આંતરિક લૂપબેક પરીક્ષણ બંધ કરો.
    લૂપ_ઓફ

બાહ્ય લૂપબેક ટેસ્ટ
બાહ્ય લૂપબેક પરીક્ષણ કરવા માટે આ પગલાંઓ ચલાવો:

  1. સિસ્ટમ રીસેટ કરો.
    sys_reset_digital_analog
  2. ઘડિયાળની આવર્તન અને PHY સ્થિતિ દર્શાવો. rx_clk 312.5 MHz પર સેટ છે અને
    rx_pcs_ready 1. chkphy_status પર સેટ છે
  3. પેકેટ જનરેટર શરૂ કરો.
    start_pkt_gen
  4. પેકેટ જનરેટર બંધ કરો.
    stop_pkt_gen
  5. Review પ્રસારિત અને પ્રાપ્ત પેકેટોની સંખ્યા.
    chkmac_stats
ઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ડિઝાઇન એક્સample રજીસ્ટર

લો લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ હાર્ડવેર ડિઝાઇન એક્સample નોંધણી નકશો
હાર્ડવેર ડિઝાઇન એક્સ માટે મેમરી મેપ કરેલ રજીસ્ટર રેન્જની યાદી આપે છેample તમે સિસ્ટમ કન્સોલમાં reg_read અને reg_write વિધેયો સાથે આ રજિસ્ટર્સને ઍક્સેસ કરો છો.

શબ્દ ઓફસેટ નોંધણીનો પ્રકાર
0x300-0x3FF PHY રજીસ્ટર
0x400-0x4FF TX MAC રજીસ્ટર
0x500-0x5FF RX MAC રજીસ્ટર
0x800-0x8FF સ્ટેટિસ્ટિક્સ કાઉન્ટર રજિસ્ટર - TX દિશા
0x900-0x9FF સ્ટેટિસ્ટિક્સ કાઉન્ટર રજિસ્ટર - RX દિશા
0x1000-1016 પેકેટ ક્લાયન્ટ રજીસ્ટર

પેકેટ ક્લાયન્ટ રજીસ્ટર
તમે લો લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ હાર્ડવેર ડિઝાઇન એક્સ કસ્ટમાઇઝ કરી શકો છોampક્લાઈન્ટ રજિસ્ટર્સ પ્રોગ્રામિંગ દ્વારા.

એડ્રે નામ બીટ વર્ણન HW રીસેટ મૂલ્ય એક્સેસ
0x1008 પેકેટ માપ રૂપરેખાંકિત કરો [29:0] ટ્રાન્સમિટ પેકેટનું કદ બાઈટમાં સ્પષ્ટ કરો. આ બિટ્સ PKT_GEN_TX_CTRL રજિસ્ટર પર નિર્ભરતા ધરાવે છે.

• બીટ [29:16]: બાઈટમાં પેકેટના કદની ઉપલી મર્યાદા સ્પષ્ટ કરો. આ માત્ર ઇન્ક્રીમેન્ટલ મોડને જ લાગુ પડે છે.

• બીટ [13:0]:

— ફિક્સ્ડ મોડ માટે, આ બિટ્સ ટ્રાન્સમિટ પેકેટનું કદ બાઈટમાં સ્પષ્ટ કરે છે.

— ઇન્ક્રીમેન્ટલ મોડ માટે, આ બિટ્સ પેકેટ માટે ઇન્ક્રીમેન્ટલ બાઇટ્સનો ઉલ્લેખ કરે છે.

 0x25800040 RW
0x1009 પેકેટ નંબર નિયંત્રણ [31:0] પેકેટ જનરેટરમાંથી ટ્રાન્સમિટ કરવા માટેના પેકેટોની સંખ્યા સ્પષ્ટ કરો. 0xA RW
0x1010 PKT_GEN_TX_C TRL [7:0] • બીટ [0]: આરક્ષિત.

• બીટ [1]: પેકેટ જનરેટર બીટને અક્ષમ કરે છે. પેકેટ જનરેટરને બંધ કરવા માટે આ બીટને 1 ની કિંમત પર સેટ કરો, અને પેકેટ જનરેટરને ચાલુ કરવા માટે તેને 0 ની કિંમત પર ફરીથી સેટ કરો.

• બીટ [2]: આરક્ષિત.

• બીટ [3]: જો IP કોર MAC લૂપબેક મોડમાં હોય તો તેનું મૂલ્ય 1 છે; જો પેકેટ ક્લાયન્ટ પેકેટ જનરેટરનો ઉપયોગ કરે તો તેની કિંમત 0 છે.

 0x6 RW
ચાલુ રાખ્યું…
એડ્રે નામ બીટ વર્ણન HW રીસેટ મૂલ્ય એક્સેસ
      • બીટ [5:4]:

— 00: રેન્ડમ મોડ

— 01: સ્થિર મોડ

— 10: ઇન્ક્રીમેન્ટલ મોડ

• બીટ [6]: પ્રસારિત કરવા માટે પેકેટોની નિશ્ચિત સંખ્યાના આધારે પેકેટ જનરેટરને બંધ કરવા માટે 1x0 રજિસ્ટરનો ઉપયોગ કરવા માટે આ બીટને 1009 પર સેટ કરો. નહિંતર, PKT_GEN_TX_CTRL રજિસ્ટરના બીટ [1] નો ઉપયોગ પેકેટ જનરેટરને બંધ કરવા માટે થાય છે.

• બીટ [7]:

- 1: પેકેટો વચ્ચે ગેપ વિના ટ્રાન્સમિશન માટે.

- 0: પેકેટો વચ્ચે રેન્ડમ ગેપ સાથે ટ્રાન્સમિશન માટે.

    
0x1011 ગંતવ્ય સરનામું નીચું 32 બિટ્સ [31:0] ગંતવ્ય સરનામું (નીચલા 32 બિટ્સ) 0x56780ADD RW
0x1012 ગંતવ્ય સરનામું ઉપલા 16 બિટ્સ [15:0] ગંતવ્ય સરનામું (ઉપલા 16 બિટ્સ) 0x1234 RW
0x1013 સોર્સ સરનામું 32 બિટ્સ ઓછું છે [31:0] સ્ત્રોત સરનામું (નીચલા 32 બિટ્સ) 0x43210ADD RW
0x1014 સ્ત્રોત સરનામું ઉપલા 16 બિટ્સ [15:0] સ્ત્રોત સરનામું (ઉપલા 16 બિટ્સ) 0x8765 RW
0x1016 PKT_CL_LOOPB ACK_RESET [0] MAC લૂપબેક રીસેટ. ડિઝાઇન એક્સ રીસેટ કરવા માટે 1 ની કિંમત પર સેટ કરોample MAC લૂપબેક. 1'b0 RW

સંબંધિત માહિતી
લો લેટન્સી ઇ-ટાઈલ 40G ઈથરનેટ કંટ્રોલ અને સ્ટેટસ રજિસ્ટર વર્ણનો ઓછી લેટન્સી ઈ-ટાઈલ 40G ઈથરનેટ આઈપી કોર રજિસ્ટરનું વર્ણન કરે છે.

ડિઝાઇન Exampલે ઈન્ટરફેસ સિગ્નલો
લો લેટન્સી E-Tile 40G ઈથરનેટ ટેસ્ટબેન્ચ સ્વ-સમાયેલ છે અને તમારે કોઈપણ ઇનપુટ સિગ્નલ ચલાવવાની જરૂર નથી.

લો લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ હાર્ડવેર ડિઝાઇન એક્સampલે ઈન્ટરફેસ સિગ્નલો

સિગ્નલ દિશા ટિપ્પણીઓ
 

 

clk50

  

 

ઇનપુટ

 આ ઘડિયાળ બોર્ડ ઓસિલેટર દ્વારા ચલાવવામાં આવે છે.

• Intel Stratix 50 બોર્ડ પર 10 MHz પર ડ્રાઇવ કરો.

• Intel Agilex બોર્ડ પર 100 MHz પર ડ્રાઇવ કરો.

હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample આ ઘડિયાળને ઉપકરણ પરના IOPLL ના ઇનપુટ પર લઈ જાય છે અને 100 MHz ઘડિયાળને આંતરિક રીતે ચલાવવા માટે IOPLL ને ગોઠવે છે.
clk_ref ઇનપુટ 156.25 MHz પર ડ્રાઇવ કરો.
ચાલુ રાખ્યું…
સિગ્નલ દિશા ટિપ્પણીઓ
 

cpu_resetn

  

ઇનપુટ

 IP કોર રીસેટ કરે છે. સક્રિય નીચું. વૈશ્વિક હાર્ડ રીસેટ csr_reset_n ને IP કોર પર લઈ જાય છે.
tx_serial[3:0] આઉટપુટ ટ્રાન્સસીવર PHY આઉટપુટ સીરીયલ ડેટા.
rx_serial[3:0] ઇનપુટ ટ્રાન્સસીવર PHY ઇનપુટ સીરીયલ ડેટા.
 

 

 

 

 

user_led[7:0]

  

 

 

 

 

આઉટપુટ

 સ્થિતિ સંકેતો. હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample લક્ષ્ય બોર્ડ પર LEDs ચલાવવા માટે આ બિટ્સને જોડે છે. વ્યક્તિગત બિટ્સ નીચેના સિગ્નલ મૂલ્યો અને ઘડિયાળના વર્તનને પ્રતિબિંબિત કરે છે:

• [0]: IP કોર પર મુખ્ય રીસેટ સિગ્નલ

• [1]: clk_ref નું વિભાજિત સંસ્કરણ

• [2]: clk50 નું વિભાજિત સંસ્કરણ

• [3]: 100 MHz સ્ટેટસ ક્લોકનું વિભાજિત સંસ્કરણ

• [4]: ​​tx_lanes_stable

• [5]: rx_block_lock

• [6]: rx_am_lock

• [7]: rx_pcs_ready

સંબંધિત માહિતી
ઈન્ટરફેસ અને સિગ્નલ વર્ણનો લો લેટન્સી ઈ-ટાઈલ 40G ઈથરનેટ આઈપી કોર સિગ્નલો અને તેઓ જે ઈન્ટરફેસ સાથે સંબંધિત છે તેનું વિગતવાર વર્ણન પ્રદાન કરે છે.

ઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ FPGA IP આર્કાઇવ્સ
જો IP કોર સંસ્કરણ સૂચિબદ્ધ નથી, તો અગાઉના IP કોર સંસ્કરણ માટે વપરાશકર્તા માર્ગદર્શિકા લાગુ થાય છે.

ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન IP કોર સંસ્કરણ વપરાશકર્તા માર્ગદર્શિકા
20.1 19.1.0 ઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ડિઝાઇન એક્સample વપરાશકર્તા માર્ગદર્શિકા

લો લેટન્સી ઈ-ટાઈલ 40G ઈથરનેટ ડીઝાઈન ઉદા. માટે દસ્તાવેજ પુનરાવર્તન ઈતિહાસample વપરાશકર્તા માર્ગદર્શિકા

દસ્તાવેજ સંસ્કરણ ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન IP સંસ્કરણ ફેરફારો
2020.06.22 20.2 20.0.0 Intel Agilex ઉપકરણો માટે ઉપકરણ સમર્થન ઉમેર્યું.
2020.04.13 20.1 19.1.0 પ્રારંભિક પ્રકાશન.

ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ માર્કસ એ ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.

દસ્તાવેજો / સંસાધનો

intel Low Latency E-Tile 40G Ethernet Intel FPGA IP ડિઝાઇન Example [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા
ઓછી લેટન્સી ઇ-ટાઇલ 40G ઇથરનેટ ઇન્ટેલ FPGA IP ડિઝાઇન Example, ઓછી લેટન્સી, E-Tile 40G Ethernet Intel FPGA IP ડિઝાઇન Example, Intel FPGA IP ડિઝાઇન Example, IP ડિઝાઇન Example

સંદર્ભો

સંબંધિત પોસ્ટ્સ

એક ટિપ્પણી મૂકો

તમારું ઇમેઇલ સરનામું પ્રકાશિત કરવામાં આવશે નહીં. જરૂરી ક્ષેત્રો ચિહ્નિત થયેલ છે *