intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા

સામગ્રી છુપાવો

1 FPGA પૂર્ણાંક અંકગણિત IP કોરો

2 દસ્તાવેજો / સંસાધનો

2.1 સંદર્ભો

3 સંબંધિત પોસ્ટ્સ

FPGA પૂર્ણાંક અંકગણિત IP કોરો

View Fullscreen

ઇન્ટેલ FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા
Intel® Quartus® Prime Design Suite માટે અપડેટ કરેલ: 20.3

ઓનલાઈન સંસ્કરણ પ્રતિસાદ મોકલો

UG-01063

ID: 683490 સંસ્કરણ: 2020.10.05

સામગ્રી
સામગ્રી
1. ઇન્ટેલ FPGA પૂર્ણાંક અંકગણિત IP કોરો……………………………………………………………….. 5
2. LPM_COUNTER (કાઉન્ટર) IP કોર……………………………………………………………………….. 7 2.1. વિશેષતાઓ……………………………………………………………………………………………… 7 2.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ……………………………………………………………………………….. 8 2.3. VHDL ઘટક ઘોષણા……………………………………………………………………….8 2.4. VHDL લાઇબ્રેરી_ઉપયોગની ઘોષણા……………………………………………………………………………… 9 2.5. બંદરો………………………………………………………………………………………………………..9 2.6. પરિમાણો……………………………………………………………………………………………… 10
3. LPM_DIVIDE (વિભાજક) Intel FPGA IP કોર………………………………………………………….. 12 3.1. વિશેષતા………………………………………………………………………………………………. 12 3.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ……………………………………………………………………… 12 3.3. VHDL ઘટક ઘોષણા……………………………………………………………………….. 13 3.4. VHDL લાઇબ્રેરી_ઉપયોગ ઘોષણા…………………………………………………………………. 13 3.5. બંદરો……………………………………………………………………………………………………… 13 3.6. પરિમાણો……………………………………………………………………………………………… 14
4. LPM_MULT (ગુણક) IP કોર…………………………………………………………………………. 16 4.1. વિશેષતા………………………………………………………………………………………………. 16 4.2. વેરીલોગ એચડીએલ પ્રોટોટાઇપ……………………………………………………………………… 17 4.3. VHDL ઘટક ઘોષણા……………………………………………………………………….. 17 4.4. VHDL લાઇબ્રેરી_ઉપયોગ ઘોષણા…………………………………………………………………. 17 4.5. સંકેતો……………………………………………………………………………………………………… 18 4.6. Stratix V, Arria V, Cyclone V, અને Intel Cyclone 10 LP ઉપકરણો માટેના પરિમાણો…………… 18 4.6.1. સામાન્ય ટૅબ ……………………………………………………………………………… 18 4.6.2. સામાન્ય 2 ટેબ……………………………………………………………………………… 19 4.6.3. પાઇપલાઇનિંગ ટેબ……………………………………………………………………………… 19 4.7. Intel Stratix 10, Intel Arria 10, અને Intel Cyclone 10 GX ઉપકરણો માટેના પરિમાણો……….. 20 4.7.1. સામાન્ય ટૅબ………………………………………………………………………………20 4.7.2. સામાન્ય 2 ટેબ……………………………………………………………………………… 20 4.7.3. પાઇપલાઇનિંગ………………………………………………………………………………………21
5. LPM_ADD_SUB (એડર/સબટ્રેક્ટર)……………………………………………………………………………… 22 5.1. વિશેષતા………………………………………………………………………………………………. 22 5.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ……………………………………………………………………… 23 5.3. VHDL ઘટક ઘોષણા……………………………………………………………………….. 23 5.4. VHDL લાઇબ્રેરી_ઉપયોગ ઘોષણા…………………………………………………………………. 23 5.5. બંદરો……………………………………………………………………………………………… 23 5.6. પરિમાણો ……………………………………………………………………………………………… 24
6. LPM_COMPARE (તુલનાત્મક)……………………………………………………………………………………… 26 6.1. વિશેષતા………………………………………………………………………………………………. 26 6.2. વેરીલોગ એચડીએલ પ્રોટોટાઇપ……………………………………………………………………… 27 6.3. VHDL ઘટક ઘોષણા……………………………………………………………………….. 27 6.4. VHDL લાઇબ્રેરી_ઉપયોગ ઘોષણા…………………………………………………………………. 27 6.5. બંદરો……………………………………………………………………………………………… 27 6.6. પરિમાણો ……………………………………………………………………………………………… 28

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 2

પ્રતિસાદ મોકલો

સામગ્રી

7. ALTECC (ભૂલ સુધારણા કોડ: એન્કોડર/ડીકોડર) IP કોર…………………………………… 30
7.1. ALTECC એન્કોડર લક્ષણો…………………………………………………………………………..31 7.2. વેરીલોગ એચડીએલ પ્રોટોટાઇપ (ALTECC_ENCODER)………………………………………………. 32 7.3. વેરિલોગ HDL પ્રોટોટાઇપ (ALTECC_DECODER)………………………………………………………. 32 7.4. VHDL કમ્પોનન્ટ ઘોષણા (ALTECC_ENCODER)……………………………………………… 33 7.5. VHDL ઘટક ઘોષણા (ALTECC_DECODER)……………………………………………… 33 7.6. VHDL લાઇબ્રેરી_ઉપયોગ ઘોષણા…………………………………………………………………. 33 7.7. એન્કોડર પોર્ટ્સ……………………………………………………………………………………………… 33 7.8. ડીકોડર પોર્ટ્સ……………………………………………………………………………………………… 34 7.9. એન્કોડર પેરામીટર્સ……………………………………………………………………………………… 34 7.10. ડીકોડર પરિમાણો ……………………………………………………………………………… 35
8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર………………………………………………………………. 36
8.1. વિશેષતા………………………………………………………………………………………………. 37 8.1.1. પ્રી-એડર………………………………………………………………………………….. 38 8.1.2. સિસ્ટોલિક વિલંબ રજીસ્ટર………………………………………………………………….. 40 8.1.3. પ્રી-લોડ કોન્સ્ટન્ટ……………………………………………………………………… 43 8.1.4. ડબલ એક્યુમ્યુલેટર……………………………………………………………………… 43
8.2. વેરીલોગ એચડીએલ પ્રોટોટાઇપ……………………………………………………………………………… 44 8.3. VHDL ઘટક ઘોષણા……………………………………………………………………….. 44 8.4. VHDL લાઇબ્રેરી_ઉપયોગ ઘોષણા…………………………………………………………………. 44 8.5. સંકેતો……………………………………………………………………………………………………… 44 8.6. પરિમાણો……………………………………………………………………………………………… 47
8.6.1. સામાન્ય ટૅબ……………………………………………………………………………… 47 8.6.2. વધારાના મોડ્સ ટેબ………………………………………………………………………….. 47 8.6.3. ગુણક ટેબ……………………………………………………………………………….. 49 8.6.4. પ્રીડર ટેબ………………………………………………………………………. 51 8.6.5. એક્યુમ્યુલેટર ટેબ………………………………………………………………….. 53 8.6.6. સિસ્ટોલિક/ચેઈનઆઉટ ટેબ………………………………………………………………. 55 8.6.7. પાઇપલાઇનિંગ ટેબ……………………………………………………………………………… 56
9. ALTMEMMULT (મેમરી-આધારિત સતત ગુણાંક ગુણક) IP કોર…………………… 57
9.1. વિશેષતા………………………………………………………………………………………………. 57 9.2. વેરીલોગ એચડીએલ પ્રોટોટાઇપ……………………………………………………………………………… 58 9.3. VHDL ઘટક ઘોષણા……………………………………………………………………….. 58 9.4. બંદરો……………………………………………………………………………………………………… 59 9.5. પરિમાણો……………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (ગુણાકાર-સંચિત) IP કોર……………………………………………… 61
10.1. વિશેષતાઓ……………………………………………………………………………………………….. 62 10.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ……………………………………………………………………………………..62 10.3. VHDL ઘટક ઘોષણા……………………………………………………………………… 63 10.4. VHDL લાઇબ્રેરી_ઉપયોગની ઘોષણા………………………………………………………………………….63 10.5. બંદરો…………………………………………………………………………………………………. 63 10.6. પરિમાણો…………………………………………………………………………………………. 64
11. ALTMULT_ADD (મલ્ટીપ્લાય-એડર) IP કોર…………………………………………………………..69
11.1. વિશેષતાઓ……………………………………………………………………………………………….. 71 11.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ……………………………………………………………………………..72 11.3. VHDL ઘટક ઘોષણા……………………………………………………………………… 72 11.4. VHDL લાઇબ્રેરી_ઉપયોગની ઘોષણા………………………………………………………………………72

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 3

સામગ્રી
11.5. બંદરો…………………………………………………………………………………………………. 72 11.6. પરિમાણો…………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (કોમ્પ્લેક્સ ગુણક) IP કોર……………………………………………… 86 12.1. જટિલ ગુણાકાર ………………………………………………………………………. 86 12.2. પ્રામાણિક પ્રતિનિધિત્વ……………………………………………………………………… 87 12.3. પરંપરાગત પ્રતિનિધિત્વ ………………………………………………………………. 87 12.4. વિશેષતાઓ……………………………………………………………………………………………….. 88 12.5. વેરિલોગ એચડીએલ પ્રોટોટાઇપ ……………………………………………………………………………….. 88 12.6. VHDL ઘટક ઘોષણા……………………………………………………………………… 89 12.7. VHDL લાઇબ્રેરી_ઉપયોગની ઘોષણા………………………………………………………………………….89 12.8. સિગ્નલો………………………………………………………………………………………. 89 12.9. પરિમાણો…………………………………………………………………………………………. 90
13. ALTSQRT (પૂર્ણાંક સ્ક્વેર રૂટ) IP કોર………………………………………………………………92 13.1. વિશેષતાઓ……………………………………………………………………………………………….. 92 13.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ……………………………………………………………………………..92 13.3. VHDL ઘટક ઘોષણા……………………………………………………………………… 93 13.4. VHDL લાઇબ્રેરી_ઉપયોગની ઘોષણા………………………………………………………………………………93 13.5. બંદરો…………………………………………………………………………………………………. 93 13.6. પરિમાણો…………………………………………………………………………………………. 94
14. PARALLEL_ADD (સમાંતર એડર) IP કોર………………………………………………………………….. 95 14.1. લક્ષણ……………………………………………………………………………………………….95 14.2. વેરીલોગ એચડીએલ પ્રોટોટાઇપ……………………………………………………………………………………..95 14.3. VHDL ઘટક ઘોષણા……………………………………………………………………… 96 14.4. VHDL લાઇબ્રેરી_ઉપયોગની ઘોષણા………………………………………………………………………….96 14.5. બંદરો…………………………………………………………………………………………………. 96 14.6. પરિમાણો…………………………………………………………………………………………. 97
15. પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા દસ્તાવેજ આર્કાઇવ્સ……………………………… 98
16. Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસ…. 99

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 4

પ્રતિસાદ મોકલો

683490 | 2020.10.05 પ્રતિસાદ મોકલો

1. ઇન્ટેલ FPGA પૂર્ણાંક અંકગણિત IP કોરો

તમે તમારી ડિઝાઇનમાં ગાણિતિક કામગીરી કરવા માટે Intel® FPGA પૂર્ણાંક IP કોરોનો ઉપયોગ કરી શકો છો.

આ કાર્યો તમારા પોતાના કાર્યોને કોડિંગ કરતાં વધુ કાર્યક્ષમ તર્ક સંશ્લેષણ અને ઉપકરણ અમલીકરણ પ્રદાન કરે છે. તમે તમારી ડિઝાઇન આવશ્યકતાઓને સમાવવા માટે IP કોરોને કસ્ટમાઇઝ કરી શકો છો.

ઇન્ટેલ પૂર્ણાંક અંકગણિત આઇપી કોરોને નીચેની બે શ્રેણીઓમાં વિભાજિત કરવામાં આવ્યા છે: · પેરામીટરાઇઝ્ડ મોડ્યુલોની લાઇબ્રેરી (LPM) IP કોરો · ઇન્ટેલ-સ્પેસિફિક (ALT) IP કોરો

નીચેનું કોષ્ટક પૂર્ણાંક અંકગણિત IP કોરોની યાદી આપે છે.

કોષ્ટક 1.

IP કોરોની સૂચિ

આઇપી કોરો

LPM IP કોરો

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
ઇન્ટેલ-સ્પેસિફિક (ALT) IP કોરો ALTECC

કાર્ય સમાપ્તview કાઉન્ટર વિભાજક ગુણક
ઉમેરનાર અથવા બાદબાકી કરનાર તુલનાકાર
ECC એન્કોડર/ડીકોડર

આધારભૂત ઉપકરણ
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, ચક્રવાત IV GX, ચક્રવાત V, Intel Cyclone 10 LP,
ઇન્ટેલ ચક્રવાત 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, ચક્રવાત IV E, ચક્રવાત IV GX,
ચક્રવાત V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, ચક્રવાત IV E, ચક્રવાત IV GX,
ચક્રવાત V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, ચક્રવાત IV E, ચક્રવાત IV GX, ચક્રવાત V, ઇન્ટેલ ચક્રવાત 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, ચક્રવાત IV E, ચક્રવાત IV GX, ચક્રવાત V, ઇન્ટેલ ચક્રવાત 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, ચક્રવાત IV E, ચક્રવાત IV GX,
ચક્રવાત V, ઇન્ટેલ ચક્રવાત 10 LP, ઇન્ટેલ ચક્રવાત 10 GX, MAX II, MAX V, MAX
10, સ્ટ્રેટિક્સ IV, સ્ટ્રેટિક્સ V ચાલુ…

ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. *અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.

ISO 9001:2015 નોંધાયેલ

1. ઇન્ટેલ FPGA પૂર્ણાંક અંકગણિત IP કોરો 683490 | 2020.10.05

IP કોરો ઇન્ટેલ FPGA મલ્ટિપ્લાય એડર અથવા ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

કાર્ય સમાપ્તview ગુણક-એડર
મેમરી-આધારિત કોન્સ્ટન્ટ ગુણાંક ગુણક
ગુણક-સંચયક ગુણક-એડર
જટિલ ગુણક
પૂર્ણાંક સ્ક્વેર-રૂટ
સમાંતર ઉમેરનાર

આધારભૂત ઉપકરણ
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, ચક્રવાત V, Intel
ચક્રવાત 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, ચક્રવાત IV E, ચક્રવાત IV GX, ઇન્ટેલ ચક્રવાત 10 LP, MAX 10, MAX II, MAX V, સ્ટ્રેટિક્સ IV
Arria II GX, Arria II GZ, ચક્રવાત IV E, ચક્રવાત IV GX, ઇન્ટેલ ચક્રવાત 10 LP, MAX 10, MAX II, MAX V, સ્ટ્રેટિક્સ IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, ચક્રવાત IV E, ચક્રવાત IV GX, ચક્રવાત V, Intel
ચક્રવાત 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, ચક્રવાત IV E, ચક્રવાત IV GX,
ચક્રવાત V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, સ્ટ્રેટિક્સ IV, સ્ટ્રેટિક્સ વી
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, ચક્રવાત IV E, ચક્રવાત IV GX,
ચક્રવાત V, ઇન્ટેલ ચક્રવાત 10 LP, ઇન્ટેલ ચક્રવાત 10 GX, MAX II, MAX V, MAX
10, સ્ટ્રેટિક્સ IV, સ્ટ્રેટિક્સ વી

સંબંધિત માહિતી
· ઇન્ટેલ એફપીજીએ અને પ્રોગ્રામેબલ ડિવાઇસીસ રીલીઝ નોટ્સ
ઇન્ટેલ એફપીજીએ આઇપી કોરોનો પરિચય ઇન્ટેલ એફપીજીએ આઇપી કોરો વિશે વધુ માહિતી પ્રદાન કરે છે.
· ફ્લોટિંગ-પોઇન્ટ આઇપી કોરો વપરાશકર્તા માર્ગદર્શિકા ઇન્ટેલ એફપીજીએ ફ્લોટિંગ-પોઇન્ટ આઇપી કોરો વિશે વધુ માહિતી પ્રદાન કરે છે.
· ઇન્ટેલ એફપીજીએ આઇપી કોરોનો પરિચય તમામ ઇન્ટેલ એફપીજીએ આઇપી કોરો વિશે સામાન્ય માહિતી પ્રદાન કરે છે, જેમાં પેરામીટરાઇઝિંગ, જનરેટ, અપગ્રેડિંગ અને આઇપી કોરોનું અનુકરણ સામેલ છે.
· સંસ્કરણ-સ્વતંત્ર IP અને Qsys સિમ્યુલેશન સ્ક્રિપ્ટ્સ બનાવવી સિમ્યુલેશન સ્ક્રિપ્ટ્સ બનાવો કે જેને સોફ્ટવેર અથવા IP સંસ્કરણ અપગ્રેડ માટે મેન્યુઅલ અપડેટ્સની જરૂર નથી.
· તમારા પ્રોજેક્ટ અને IP ના કાર્યક્ષમ સંચાલન અને પોર્ટેબિલિટી માટે પ્રોજેક્ટ મેનેજમેન્ટ શ્રેષ્ઠ પ્રેક્ટિસ માર્ગદર્શિકા files.
· પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા દસ્તાવેજ આર્કાઇવ્સ પૃષ્ઠ 98 પર પૂર્ણાંક અંકગણિત IP કોરોના અગાઉના સંસ્કરણો માટે વપરાશકર્તા માર્ગદર્શિકાઓની સૂચિ પ્રદાન કરે છે.

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 6

પ્રતિસાદ મોકલો

683490 | 2020.10.05 પ્રતિસાદ મોકલો

2. LPM_COUNTER (કાઉન્ટર) IP કોર

આકૃતિ 1.

LPM_COUNTER IP કોર એ બાઈનરી કાઉન્ટર છે જે 256 બિટ્સ પહોળા આઉટપુટ સાથે અપ કાઉન્ટર્સ, ડાઉન કાઉન્ટર્સ અને અપ અથવા ડાઉન કાઉન્ટર્સ બનાવે છે.

નીચેનો આંકડો LPM_COUNTER IP કોર માટેના પોર્ટ્સ બતાવે છે.

LPM_COUNTER પોર્ટ્સ

LPM_COUNTER

ssclr સ્લોડ sset ડેટા[]

q[]

ઉપર નીચે

cout

aclr એલોડ એસેટ

clk_en cnt_en cin
સંસ્થા

2.1. લક્ષણો
LPM_COUNTER IP કોર નીચેની સુવિધાઓ પ્રદાન કરે છે: · ઉપર, નીચે અને ઉપર/નીચે કાઉન્ટર્સ બનાવે છે · નીચેના કાઉન્ટર પ્રકારો જનરેટ કરે છે:
- સાદો દ્વિસંગી- શૂન્યથી શરૂ થતા કાઉન્ટર ઇન્ક્રીમેન્ટ અથવા 255 થી શરૂ થતા ઘટાડો
— મોડ્યુલસ - વપરાશકર્તા દ્વારા ઉલ્લેખિત મોડ્યુલસ મૂલ્યમાં કાઉન્ટર વધારો અથવા ઘટાડો અને પુનરાવર્તન
· વૈકલ્પિક સિંક્રનસ ક્લિયર, લોડ અને સેટ ઇનપુટ પોર્ટને સપોર્ટ કરે છે · વૈકલ્પિક અસિંક્રોનસ ક્લિયર, લોડ અને સેટ ઇનપુટ પોર્ટને સપોર્ટ કરે છે · વૈકલ્પિક કાઉન્ટ સક્ષમ અને ઘડિયાળ ઇનપુટ પોર્ટને સક્ષમ કરે છે · વૈકલ્પિક કેરી-ઇન અને કેરી-આઉટ પોર્ટને સપોર્ટ કરે છે

ISO 9001:2015 નોંધાયેલ

2. LPM_COUNTER (કાઉન્ટર) IP કોર
683490 | 2020.10.05
2.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ
નીચેનો વેરિલોગ HDL પ્રોટોટાઇપ વેરિલોગ ડિઝાઇનમાં સ્થિત છે File (.v) lpm.v માં edasynthesis ડિરેક્ટરી.
મોડ્યુલ lpm_counter ( q, data, clock, cin, cout, clk_en, cnt_en, અપડાઉન, એસેટ, aclr, aload, sset, sclr, sload, eq); પરિમાણ lpm_type = “lpm_counter”; પરિમાણ lpm_width = 1; પરિમાણ lpm_modulus = 0; પરિમાણ lpm_direction = “ન વપરાયેલ”; પરિમાણ lpm_value = “ન વપરાયેલ”; પરિમાણ lpm_svalue = “ન વપરાયેલ”; પરિમાણ lpm_pvalue = “ન વપરાયેલ”; પરિમાણ lpm_port_updown = “PORT_CONNECTIVITY”; પરિમાણ lpm_hint = “ન વપરાયેલ”; આઉટપુટ [lpm_width-1:0] q; આઉટપુટ કાઉન્ટ; આઉટપુટ [15:0] eq; ઇનપુટ સીન; ઇનપુટ [lpm_width-1:0] ડેટા; ઇનપુટ ઘડિયાળ, clk_en, cnt_en, અપડાઉન; ઇનપુટ એસેટ, aclr, aload; ઇનપુટ sset, sclr, સ્લોડ; એન્ડમોડ્યુલ
2.3. VHDL ઘટક ઘોષણા
VHDL ઘટક ઘોષણા VHDL ડિઝાઇનમાં સ્થિત છે File (.vhd) માં LPM_PACK.vhd librariesvhdllpm ડિરેક્ટરી.
ઘટક LPM_COUNTER generic ( LPM_WIDTH : કુદરતી; LPM_MODULUS : કુદરતી := 0; LPM_DIRECTION : સ્ટ્રિંગ := “ન વપરાયેલ”; LPM_AVALUE : શબ્દમાળા := “ન વપરાયેલ”; LPM_SVALUE : શબ્દમાળા := “ન વપરાયેલ”; LPM_SVALUE : શબ્દમાળા := “ન વપરાયેલ”; LP_CONPORTITY” : UPDPORTNIV = UPDPORTNIV ; LPM_PVALUE : સ્ટ્રિંગ := “UNUSED”; LPM_TYPE : સ્ટ્રિંગ := L_COUNTER; LPM_HINT : સ્ટ્રિંગ := “ન વપરાયેલ”); પોર્ટ (ડેટા : std_logic_vector માં(LPM_WIDTH-1 ડાઉન થી 0):= (અન્ય =>
'0'); ઘડિયાળ : std_logic માં ; CLK_EN : std_logic માં := '1'; CNT_EN : std_logic માં := '1'; અપડાઉન : std_logic માં := '1'; સ્લોડ : std_logic માં := '0'; SSET : std_logic માં := '0'; SCLR : std_logic માં := '0'; ALOAD : std_logic માં := '0'; ASET : std_logic માં := '0'; ACLR : std_logic માં := '0'; CIN : std_logic માં := '1'; COUT : આઉટ std_logic := '0'; પ્રશ્ન : બહાર std_logic_vector(LPM_WIDTH-1 down to 0); EQ : આઉટ std_logic_vector(15 down to 0));
અંતિમ ઘટક;

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 8

પ્રતિસાદ મોકલો

2. LPM_COUNTER (કાઉન્ટર) IP કોર 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE ઘોષણા
જો તમે VHDL ઘટક ઘોષણાનો ઉપયોગ કરો છો તો VHDL લાઇબ્રેરી-યુઝ ઘોષણા જરૂરી નથી.
લાઇબ્રેરી એલપીએમ; lpm.lpm_components.all નો ઉપયોગ કરો;

2.5. બંદરો

નીચેના કોષ્ટકો LPM_COUNTER IP કોર માટે ઇનપુટ અને આઉટપુટ પોર્ટની યાદી આપે છે.

કોષ્ટક 2.

LPM_COUNTER ઇનપુટ પોર્ટ્સ

પોર્ટ નામ

જરૂરી છે

વર્ણન

ડેટા[]

ના

કાઉન્ટર પર સમાંતર ડેટા ઇનપુટ. ઇનપુટ પોર્ટનું કદ LPM_WIDTH પરિમાણ મૂલ્ય પર આધારિત છે.

ઘડિયાળ

હા

હકારાત્મક-એજ-ટ્રિગર કરેલ ઘડિયાળ ઇનપુટ.

clk_en

ના

ઘડિયાળ તમામ સિંક્રનસ પ્રવૃત્તિઓને સક્ષમ કરવા માટે ઇનપુટ સક્ષમ કરે છે. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 1 છે.

cnt_en

ના

જ્યારે સ્લોડ, sset અથવા sclr ને અસર કર્યા વિના નીચું ભારપૂર્વક જણાવવામાં આવે ત્યારે ગણતરીને અક્ષમ કરવા માટે ઇનપુટ સક્ષમ કરો. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 1 છે.

ઉપર નીચે

ના

ગણતરીની દિશાને નિયંત્રિત કરે છે. જ્યારે ઉચ્ચ (1) ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે ગણતરીની દિશા ઉપર હોય છે, અને જ્યારે નીચી (0) ધારવામાં આવે છે, ત્યારે ગણતરીની દિશા નીચે હોય છે. જો LPM_DIRECTION પરિમાણ વપરાય છે, તો અપડાઉન પોર્ટ કનેક્ટ કરી શકાતું નથી. જો LPM_DIRECTION નો ઉપયોગ થતો નથી, તો અપડાઉન પોર્ટ વૈકલ્પિક છે. જો અવગણવામાં આવે, તો ડિફૉલ્ટ મૂલ્ય વધે છે (1).

સીન

ના

લો-ઓર્ડર બીટ પર લઈ જાઓ. અપ કાઉન્ટર્સ માટે, સીન ઇનપુટનું વર્તન છે

cnt_en ઇનપુટના વર્તનને સમાન. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 1 છે

(VCC).

aclr

ના

અસુમેળ સ્પષ્ટ ઇનપુટ. જો એસેટ અને એસીએલઆર બંનેનો ઉપયોગ કરવામાં આવે અને ભારપૂર્વક કરવામાં આવે, તો એસીએલઆર એસેટને ઓવરરાઇડ કરે છે. જો અવગણવામાં આવે, તો ડિફૉલ્ટ મૂલ્ય 0 (અક્ષમ) છે.

સંપત્તિ

ના

અસુમેળ સેટ ઇનપુટ. q[] આઉટપુટને તમામ 1s તરીકે અથવા LPM_AVALUE પરિમાણ દ્વારા નિર્દિષ્ટ કરેલ મૂલ્યને સ્પષ્ટ કરે છે. જો એસેટ અને એસીએલઆર બંને પોર્ટનો ઉપયોગ કરવામાં આવે અને ભારપૂર્વક કરવામાં આવે, તો એસીએલઆર પોર્ટનું મૂલ્ય એસેટ પોર્ટના મૂલ્યને ઓવરરાઇડ કરે છે. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 0 છે, અક્ષમ છે.

ભાર

ના

અસુમેળ લોડ ઇનપુટ કે જે ડેટા ઇનપુટ પરના મૂલ્ય સાથે કાઉન્ટરને અસુમેળ રીતે લોડ કરે છે. જ્યારે એલોડ પોર્ટનો ઉપયોગ કરવામાં આવે છે, ત્યારે ડેટા[] પોર્ટ કનેક્ટેડ હોવું આવશ્યક છે. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 0 છે, અક્ષમ છે.

sclr

ના

સિંક્રનસ સ્પષ્ટ ઇનપુટ જે આગલી સક્રિય ઘડિયાળની ધાર પર કાઉન્ટરને સાફ કરે છે. જો sset અને sclr પોર્ટ બંનેનો ઉપયોગ કરવામાં આવે અને ભારપૂર્વક કરવામાં આવે, તો sclr પોર્ટનું મૂલ્ય sset પોર્ટના મૂલ્યને ઓવરરાઇડ કરે છે. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 0 છે, અક્ષમ છે.

sset

ના

સિંક્રનસ સેટ ઇનપુટ જે કાઉન્ટરને આગલી સક્રિય ઘડિયાળની ધાર પર સેટ કરે છે. q આઉટપુટના મૂલ્યને તમામ 1s તરીકે અથવા LPM_SVALUE પરિમાણ દ્વારા ઉલ્લેખિત મૂલ્યને સ્પષ્ટ કરે છે. જો sset અને sclr બંને પોર્ટનો ઉપયોગ કરવામાં આવે અને ભારપૂર્વક કરવામાં આવે,
sclr પોર્ટનું મૂલ્ય sset પોર્ટના મૂલ્યને ઓવરરાઇડ કરે છે. જો અવગણવામાં આવે, તો ડિફૉલ્ટ મૂલ્ય 0 (અક્ષમ) છે.

સ્લોડ

ના

સિંક્રનસ લોડ ઇનપુટ જે કાઉન્ટરને ડેટા સાથે લોડ કરે છે[] આગામી સક્રિય ઘડિયાળની ધાર પર. જ્યારે સ્લોડ પોર્ટનો ઉપયોગ કરવામાં આવે છે, ત્યારે ડેટા[] પોર્ટ કનેક્ટેડ હોવું આવશ્યક છે. જો અવગણવામાં આવે, તો ડિફૉલ્ટ મૂલ્ય 0 (અક્ષમ) છે.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 9

2. LPM_COUNTER (કાઉન્ટર) IP કોર 683490 | 2020.10.05

કોષ્ટક 3.

LPM_COUNTER આઉટપુટ પોર્ટ્સ

પોર્ટ નામ

જરૂરી છે

વર્ણન

q[]

ના

કાઉન્ટરમાંથી ડેટા આઉટપુટ. આઉટપુટ પોર્ટનું કદ પર આધાર રાખે છે

LPM_WIDTH પરિમાણ મૂલ્ય. કાં તો q[] અથવા ઓછામાં ઓછું એક eq[15..0] પોર્ટ

જોડાયેલ હોવું જ જોઈએ.

eq[15..0]

ના

કાઉન્ટર ડીકોડ આઉટપુટ. પેરામીટર એડિટરમાં eq[15..0] પોર્ટ ઍક્સેસિબલ નથી કારણ કે પેરામીટર માત્ર AHDL ને સપોર્ટ કરે છે.
કાં તો q[] પોર્ટ અથવા eq[] પોર્ટ જોડાયેલ હોવું આવશ્યક છે. c eq પોર્ટનો ઉપયોગ કરી શકાય છે (0 <= c <= 15). માત્ર 16 સૌથી ઓછી ગણતરી મૂલ્યો ડીકોડ કરવામાં આવે છે. જ્યારે ગણતરી મૂલ્ય c હોય છે, ત્યારે eqc આઉટપુટ ઉચ્ચ (1) ધારણ કરવામાં આવે છે. માજી માટેample, જ્યારે ગણતરી 0 હોય, eq0 = 1, જ્યારે ગણતરી 1 હોય, eq1 = 1, અને જ્યારે ગણતરી 15 હોય, eq 15 = 1. 16 કે તેથી વધુની ગણતરી મૂલ્યો માટે ડીકોડેડ આઉટપુટ માટે બાહ્ય ડીકોડિંગની જરૂર પડે છે. eq[15..0] આઉટપુટ q[] આઉટપુટ માટે અસુમેળ છે.

cout

ના

કાઉન્ટરના MSB બીટનું કેરી-આઉટ પોર્ટ. મોટા કાઉન્ટર બનાવવા માટે તેનો ઉપયોગ બીજા કાઉન્ટર સાથે કનેક્ટ કરવા માટે કરી શકાય છે.

2.6. પરિમાણો

નીચેનું કોષ્ટક LPM_COUNTER IP કોર માટેના પરિમાણોને સૂચિબદ્ધ કરે છે.

કોષ્ટક 4.

LPM_COUNTER પરિમાણો

પરિમાણ નામ

પ્રકાર

LPM_WIDTH

પૂર્ણાંક

LPM_DIRECTION

શબ્દમાળા

LPM_MODULUS LPM_AVALUE

પૂર્ણાંક
પૂર્ણાંક/ શબ્દમાળા

LPM_SVALUE LPM_HINT

પૂર્ણાંક/ શબ્દમાળા
શબ્દમાળા

LPM_TYPE

શબ્દમાળા

જરૂરી હા ના ના ના
ના ના
ના

વર્ણન
ડેટા[] અને q[] પોર્ટની પહોળાઈનો ઉલ્લેખ કરે છે, જો તેનો ઉપયોગ કરવામાં આવ્યો હોય.
મૂલ્યો UP, DOWN, અને UNUSED છે. જો LPM_DIRECTION પરિમાણ વપરાય છે, તો અપડાઉન પોર્ટ કનેક્ટ કરી શકાતું નથી. જ્યારે અપડાઉન પોર્ટ કનેક્ટેડ ન હોય, ત્યારે LPM_DIRECTION પેરામીટર ડિફોલ્ટ મૂલ્ય UP છે.
મહત્તમ ગણતરી, વત્તા એક. કાઉન્ટરના ચક્રમાં અનન્ય રાજ્યોની સંખ્યા. જો લોડ મૂલ્ય LPM_MODULUS પરિમાણ કરતાં મોટું હોય, તો કાઉન્ટરનું વર્તન સ્પષ્ટ થયેલ નથી.
અચલ મૂલ્ય કે જે લોડ થાય છે જ્યારે અસ્ક્યામત ઊંચી હોય છે. જો ઉલ્લેખિત મૂલ્ય તેનાથી મોટું અથવા તેની બરાબર છે , કાઉન્ટરનું વર્તન એ અવ્યાખ્યાયિત (X) તર્ક સ્તર છે, જ્યાં LPM_MODULUS છે, જો હાજર હોય, અથવા 2 ^ LPM_WIDTH. Intel ભલામણ કરે છે કે તમે AHDL ડિઝાઇન માટે દશાંશ નંબર તરીકે આ મૂલ્યનો ઉલ્લેખ કરો.
સ્થિર મૂલ્ય કે જે ઘડિયાળના પોર્ટની વધતી ધાર પર લોડ થાય છે જ્યારે sset પોર્ટ ઉચ્ચ હોવાનો દાવો કરવામાં આવે છે. Intel ભલામણ કરે છે કે તમે AHDL ડિઝાઇન માટે દશાંશ નંબર તરીકે આ મૂલ્યનો ઉલ્લેખ કરો.
જ્યારે તમે VHDL ડિઝાઇનમાં પેરામીટરાઇઝ્ડ મોડ્યુલ્સ (LPM) ફંક્શનની લાઇબ્રેરી ઇન્સ્ટન્ટ કરો છો File (.vhd), તમારે ઇન્ટેલ-વિશિષ્ટ પરિમાણનો ઉલ્લેખ કરવા માટે LPM_HINT પરિમાણનો ઉપયોગ કરવો આવશ્યક છે. માજી માટેample: LPM_HINT = “CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = હા”
ડિફૉલ્ટ મૂલ્ય UNUSED છે.
VHDL ડિઝાઇનમાં પેરામીટરાઇઝ્ડ મોડ્યુલ્સ (LPM) એન્ટિટી નામની લાઇબ્રેરીને ઓળખે છે files.
ચાલુ રાખ્યું…

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 10

પ્રતિસાદ મોકલો

2. LPM_COUNTER (કાઉન્ટર) IP કોર 683490 | 2020.10.05

પરિમાણ નામ INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

શબ્દમાળા ટાઈપ કરો
શબ્દમાળા
શબ્દમાળા

જરૂરી ના નં
ના
ના

વર્ણન
આ પરિમાણ મોડેલિંગ અને વર્તન અનુકરણ હેતુઓ માટે વપરાય છે. આ પરિમાણ મોડેલિંગ અને વર્તન અનુકરણ હેતુઓ માટે વપરાય છે. પરિમાણ સંપાદક આ પરિમાણ માટે મૂલ્યની ગણતરી કરે છે.
ઇન્ટેલ-વિશિષ્ટ પરિમાણ. VHDL ડિઝાઇનમાં CARRY_CNT_EN પરિમાણનો ઉલ્લેખ કરવા માટે તમારે LPM_HINT પરિમાણનો ઉપયોગ કરવો આવશ્યક છે files મૂલ્યો સ્માર્ટ, ચાલુ, બંધ અને ન વપરાયેલ છે. કેરી ચેઇન દ્વારા cnt_en સિગ્નલનો પ્રચાર કરવા માટે LPM_COUNTER કાર્યને સક્ષમ કરે છે. કેટલાક કિસ્સાઓમાં, CARRY_CNT_EN પેરામીટર સેટિંગની ઝડપ પર થોડી અસર થઈ શકે છે, તેથી તમે તેને બંધ કરવા માગો છો. ડિફોલ્ટ મૂલ્ય SMART છે, જે કદ અને ઝડપ વચ્ચે શ્રેષ્ઠ ટ્રેડ-ઓફ પ્રદાન કરે છે.
ઇન્ટેલ-વિશિષ્ટ પરિમાણ. VHDL ડિઝાઇનમાં LABWIDE_SCLR પરિમાણનો ઉલ્લેખ કરવા માટે તમારે LPM_HINT પરિમાણનો ઉપયોગ કરવો આવશ્યક છે files મૂલ્યો ચાલુ, બંધ અથવા નહિ વપરાયેલ છે. ડિફૉલ્ટ મૂલ્ય ચાલુ છે. તમને અપ્રચલિત ઉપકરણ પરિવારોમાં જોવા મળતી LABwide sclr સુવિધાના ઉપયોગને અક્ષમ કરવાની મંજૂરી આપે છે. આ વિકલ્પને બંધ કરવાથી આંશિક રીતે ભરેલા LAB નો સંપૂર્ણ ઉપયોગ કરવાની શક્યતા વધી જાય છે, અને આમ જ્યારે SCLR સંપૂર્ણ LAB પર લાગુ ન થાય ત્યારે ઉચ્ચ તર્કની ઘનતાને મંજૂરી આપી શકે છે. આ પરિમાણ પછાત સુસંગતતા માટે ઉપલબ્ધ છે, અને ઇન્ટેલ તમને આ પરિમાણનો ઉપયોગ ન કરવાની ભલામણ કરે છે.
અપડાઉન ઇનપુટ પોર્ટનો ઉપયોગ સ્પષ્ટ કરે છે. જો અવગણવામાં આવે તો ડિફોલ્ટ મૂલ્ય PORT_CONNECTIVITY છે. જ્યારે પોર્ટ મૂલ્ય PORT_USED પર સેટ કરવામાં આવે છે, ત્યારે પોર્ટને વપરાયેલ તરીકે ગણવામાં આવે છે. જ્યારે પોર્ટ મૂલ્ય PORT_UNUSED પર સેટ કરવામાં આવે છે, ત્યારે પોર્ટને ન વપરાયેલ ગણવામાં આવે છે. જ્યારે પોર્ટ મૂલ્ય PORT_CONNECTIVITY પર સેટ કરવામાં આવે છે, ત્યારે પોર્ટ કનેક્ટિવિટી તપાસીને પોર્ટ વપરાશ નક્કી કરવામાં આવે છે.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 11

683490 | 2020.10.05 પ્રતિસાદ મોકલો

3. LPM_DIVIDE (વિભાજક) Intel FPGA IP કોર

આકૃતિ 2.

LPM_DIVIDE Intel FPGA IP કોર ભાગ અને શેષ ઉત્પન્ન કરવા માટે અંશ ઇનપુટ મૂલ્યને છેદ ઇનપુટ મૂલ્ય દ્વારા વિભાજિત કરવા માટે વિભાજક લાગુ કરે છે.

નીચેનો આંકડો LPM_DIVIDE IP કોર માટેના પોર્ટ્સ બતાવે છે.

LPM_DIVIDE પોર્ટ્સ

LPM_DIVIDE

સંખ્યા[] ડેનોમ[] ઘડિયાળ

ભાગ[] બાકી[]

clken aclr

સંસ્થા

3.1. લક્ષણો
LPM_DIVIDE IP કોર નીચેની સુવિધાઓ પ્રદાન કરે છે: · એક વિભાજક જનરેટ કરે છે જે અંશ ઇનપુટ મૂલ્યને છેદ ઇનપુટ દ્વારા વિભાજિત કરે છે
ભાગ અને શેષ ઉત્પન્ન કરવા માટેનું મૂલ્ય. · 1 બિટ્સની ડેટા પહોળાઈને સપોર્ટ કરે છે. · બંને અંશ માટે સહી કરેલ અને સહી વિનાના ડેટા પ્રતિનિધિત્વ ફોર્મેટને સપોર્ટ કરે છે
અને છેદ મૂલ્યો. · વિસ્તાર અથવા ઝડપ ઑપ્ટિમાઇઝેશનને સપોર્ટ કરે છે. · હકારાત્મક શેષ આઉટપુટનો ઉલ્લેખ કરવાનો વિકલ્પ પૂરો પાડે છે. પાઇપલાઇનિંગ કન્ફિગરેબલ આઉટપુટ લેટન્સીને સપોર્ટ કરે છે. · વૈકલ્પિક અસુમેળ સ્પષ્ટ અને ઘડિયાળ સક્ષમ પોર્ટ્સને સપોર્ટ કરે છે.

3.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ
નીચેનો વેરિલોગ HDL પ્રોટોટાઇપ વેરિલોગ ડિઝાઇનમાં સ્થિત છે File (.v) lpm.v માં edasynthesis ડિરેક્ટરી.
મોડ્યુલ lpm_divide ( ભાગ, બાકી, સંખ્યા, ડીનોમ, ઘડિયાળ, clken, aclr); પરિમાણ lpm_type = “lpm_divide”; પરિમાણ lpm_widthn = 1; પરિમાણ lpm_widthd = 1; પરિમાણ lpm_nrepresentation = "અનસાઇન કરેલ"; પરિમાણ lpm_drepresentation = "અનસાઇન કરેલ"; પરિમાણ lpm_remainderpositive = “TRUE”; પરિમાણ lpm_pipeline = 0;

ISO 9001:2015 નોંધાયેલ

3. LPM_DIVIDE (વિભાજક) Intel FPGA IP કોર 683490 | 2020.10.05

પરિમાણ lpm_hint = “ન વપરાયેલ”; ઇનપુટ ઘડિયાળ; ઇનપુટ clken; ઇનપુટ aclr; ઇનપુટ [lpm_widthn-1:0] નંબર; ઇનપુટ [lpm_widthd-1:0] ડેનોમ; આઉટપુટ [lpm_widthn-1:0] ભાગ; આઉટપુટ [lpm_widthd-1:0] બાકી છે; એન્ડમોડ્યુલ

3.3. VHDL ઘટક ઘોષણા
VHDL ઘટક ઘોષણા VHDL ડિઝાઇનમાં સ્થિત છે File (.vhd) માં LPM_PACK.vhd librariesvhdllpm ડિરેક્ટરી.
ઘટક LPM_DIVIDE generic (LPM_WIDTHN : કુદરતી; LPM_WIDTHD : કુદરતી;
LPM_NREPRESENTATION : શબ્દમાળા := "અનસાઇન કરેલ"; LPM_DREPRESENTATION : શબ્દમાળા := "અનસાઇન કરેલ"; LPM_PIPELINE : કુદરતી := 0; LPM_TYPE : શબ્દમાળા := L_DIVIDE; LPM_HINT : શબ્દમાળા := "ન વપરાયેલ"); પોર્ટ (નંબર: std_logic_vector માં(LPM_WIDTHN-1 ડાઉન થી 0); DENOM : std_logic_vector માં(LPM_WIDTHD-1 ડાઉન 0); ACLR : std_logic માં := '0'; CLOCK : std_logic માં := '0'; CLKEN : std_logic માં := '1'; QUOTIENT : આઉટ std_logic_vector(LPM_WIDTHN-1 ડાઉન 0); બાકી : આઉટ std_logic_vector(LPM_WIDTHD-1 ડાઉન 0)); અંતિમ ઘટક;

3.4. VHDL LIBRARY_USE ઘોષણા
જો તમે VHDL ઘટક ઘોષણાનો ઉપયોગ કરો છો તો VHDL લાઇબ્રેરી-યુઝ ઘોષણા જરૂરી નથી.
લાઇબ્રેરી એલપીએમ; lpm.lpm_components.all નો ઉપયોગ કરો;

3.5. બંદરો

નીચેના કોષ્ટકો LPM_DIVIDE IP કોર માટે ઇનપુટ અને આઉટપુટ પોર્ટની યાદી આપે છે.

કોષ્ટક 5.

LPM_DIVIDE ઇનપુટ પોર્ટ્સ

પોર્ટ નામ

જરૂરી છે

સંખ્યા[]

હા

ડીનોમ[]

હા

વર્ણન
અંશ ડેટા ઇનપુટ. ઇનપુટ પોર્ટનું કદ LPM_WIDTHN પેરામીટર મૂલ્ય પર આધારિત છે.
છેદ ડેટા ઇનપુટ. ઇનપુટ પોર્ટનું કદ LPM_WIDTHD પેરામીટર મૂલ્ય પર આધારિત છે.
ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 13

3. LPM_DIVIDE (વિભાજક) Intel FPGA IP કોર 683490 | 2020.10.05

પોર્ટ નામ ઘડિયાળ clken
aclr

જરૂરી ના નં
ના

વર્ણન
પાઇપલાઇન ઉપયોગ માટે ઘડિયાળ ઇનપુટ. 0 (ડિફોલ્ટ) કરતાં અન્ય LPM_PIPELINE મૂલ્યો માટે, ઘડિયાળ પોર્ટ સક્ષમ હોવું આવશ્યક છે.
ઘડિયાળ પાઇપલાઇન વપરાશને સક્ષમ કરે છે. જ્યારે clken પોર્ટ ઉચ્ચ ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે ડિવિઝન કામગીરી થાય છે. જ્યારે સિગ્નલ ઓછું હોય ત્યારે કોઈ ઓપરેશન થતું નથી. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 1 છે.
ઘડિયાળના ઇનપુટ માટે અસુમેળ રીતે તમામ '0' પર પાઇપલાઇનને રીસેટ કરવા માટે કોઈપણ સમયે ઉપયોગમાં લેવાતા અસુમેળ સ્પષ્ટ પોર્ટ.

કોષ્ટક 6.

LPM_DIVIDE આઉટપુટ પોર્ટ્સ

પોર્ટ નામ

જરૂરી છે

વર્ણન

ભાગ[]

હા

ડેટા આઉટપુટ. આઉટપુટ પોર્ટનું કદ LPM_WIDTHN પર આધાર રાખે છે

પરિમાણ મૂલ્ય.

રહે[]

હા

ડેટા આઉટપુટ. આઉટપુટ પોર્ટનું કદ LPM_WIDTHD પર આધાર રાખે છે

પરિમાણ મૂલ્ય.

3.6. પરિમાણો

નીચેનું કોષ્ટક LPM_DIVIDE Intel FPGA IP કોર માટેના પરિમાણોને સૂચિબદ્ધ કરે છે.

પરિમાણ નામ

પ્રકાર

જરૂરી છે

વર્ણન

LPM_WIDTHN

પૂર્ણાંક

હા

સંખ્યાની પહોળાઈ સ્પષ્ટ કરે છે[] અને

ભાગ્ય [] બંદરો. મૂલ્યો 1 થી 64 છે.

LPM_WIDTHD

પૂર્ણાંક

હા

ડેનોમ[] અને

[] બંદરો રહે છે. મૂલ્યો 1 થી 64 છે.

LPM_NREPRESENTATION LPM_DREPRESENTATION

શબ્દમાળા

ના

અંશના ઇનપુટનું સાઇન ઇનપુટ.

મૂલ્યો સહી કરેલ અને અનસાઇન કરેલ છે. જ્યારે આ

પરિમાણ SIGNED, વિભાજક પર સેટ કરેલ છે

સંખ્યા[] ઇનપુટને સહી કરેલ બે તરીકે અર્થઘટન કરે છે

પૂરક

ના

છેદ ઇનપુટનું સાઇન ઇનપુટ.

મૂલ્યો સહી કરેલ અને અનસાઇન કરેલ છે. જ્યારે આ

પરિમાણ SIGNED, વિભાજક પર સેટ કરેલ છે

ડીનોમ[] ઇનપુટને સહી કરેલ બે તરીકે અર્થઘટન કરે છે

પૂરક

LPM_TYPE

શબ્દમાળા

ના

પેરામીટરાઇઝ્ડ લાઇબ્રેરીને ઓળખે છે

VHDL ડિઝાઇનમાં મોડ્યુલ્સ (LPM) એન્ટિટીનું નામ

files (.vhd).

LPM_HINT

શબ્દમાળા

ના

જ્યારે તમે ની લાઇબ્રેરી ઇન્સ્ટન્ટ કરો છો

પેરામીટરાઇઝ્ડ મોડ્યુલ્સ (LPM) ફંક્શન એ

VHDL ડિઝાઇન File (.vhd), તમારે આનો ઉપયોગ કરવો આવશ્યક છે

Intel- નો ઉલ્લેખ કરવા માટે LPM_HINT પરિમાણ

ચોક્કસ પરિમાણ. માજી માટેample: LPM_HINT

= “CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = હા” આ

ડિફૉલ્ટ મૂલ્ય વણવપરાયેલ છે.

LPM_REMAINDERPOSITIVE

શબ્દમાળા

ના

ઇન્ટેલ-વિશિષ્ટ પરિમાણ. તમારે ઉપયોગ કરવો જ જોઇએ

સ્પષ્ટ કરવા માટે LPM_HINT પરિમાણ

માં LPM_REMAINDERPOSITIVE પરિમાણ

VHDL ડિઝાઇન files મૂલ્યો TRUE અથવા FALSE છે.

જો આ પરિમાણ TRUE પર સેટ કરેલ હોય, તો પછી

બાકી[] પોર્ટનું મૂલ્ય વધારે હોવું જોઈએ

ચાલુ રાખ્યું…

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 14

પ્રતિસાદ મોકલો

3. LPM_DIVIDE (વિભાજક) Intel FPGA IP કોર 683490 | 2020.10.05

પરિમાણ નામ

પ્રકાર

MAXIMIZE_SPEED

પૂર્ણાંક

LPM_PIPELINE

પૂર્ણાંક

INTENDED_DEVICE_FAMILY SKIP_BITS

શબ્દમાળા પૂર્ણાંક

જરૂરી નં
ના ના ના

વર્ણન
શૂન્ય કરતાં અથવા તેની બરાબર. જો આ પરિમાણ TRUE પર સેટ કરેલ હોય, તો બાકી[] પોર્ટનું મૂલ્ય કાં તો શૂન્ય છે, અથવા મૂલ્ય સમાન ચિહ્ન છે, કાં તો સકારાત્મક અથવા નકારાત્મક, સંખ્યા પોર્ટના મૂલ્ય તરીકે. ક્ષેત્રફળ ઘટાડવા અને ઝડપ સુધારવા માટે, ઇન્ટેલ આ પરિમાણને TRUE પર સેટ કરવાની ભલામણ કરે છે જ્યાં કામગીરીમાં શેષ હકારાત્મક હોવો જોઈએ અથવા જ્યાં શેષ બિનમહત્વપૂર્ણ હોય.
ઇન્ટેલ-વિશિષ્ટ પરિમાણ. VHDL ડિઝાઇનમાં MAXIMIZE_SPEED પરિમાણનો ઉલ્લેખ કરવા માટે તમારે LPM_HINT પરિમાણનો ઉપયોગ કરવો આવશ્યક છે files મૂલ્યો [0..9] છે. જો ઉપયોગ કરવામાં આવે તો, ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર LPM_DIVIDE ફંક્શનના ચોક્કસ ઇન્સ્ટન્સને રૂટીબિલિટીને બદલે સ્પીડ માટે ઑપ્ટિમાઇઝ કરવાનો પ્રયાસ કરે છે અને ઑપ્ટિમાઇઝેશન ટેકનિક લોજિક વિકલ્પના સેટિંગને ઓવરરાઇડ કરે છે. જો MAXIMIZE_SPEED નો ઉપયોગ ન થયો હોય, તો તેના બદલે ઓપ્ટિમાઇઝેશન ટેકનિક વિકલ્પની કિંમતનો ઉપયોગ થાય છે. જો MAXIMIZE_SPEED નું મૂલ્ય 6 અથવા તેથી વધુ હોય, તો કમ્પાઈલર કેરી ચેઈનનો ઉપયોગ કરીને વધુ ઝડપ માટે LPM_DIVIDE IP કોરને ઑપ્ટિમાઇઝ કરે છે; જો મૂલ્ય 5 કે તેથી ઓછું હોય, તો કમ્પાઈલર કેરી ચેઈન વિના ડિઝાઈનનો અમલ કરે છે.
ભાગ[] અને રહે[] આઉટપુટ સાથે સંકળાયેલ લેટન્સીના ઘડિયાળ ચક્રની સંખ્યાનો ઉલ્લેખ કરે છે. શૂન્ય (0) નું મૂલ્ય સૂચવે છે કે કોઈ વિલંબ અસ્તિત્વમાં નથી, અને તે કેવળ સંયોજન કાર્ય ત્વરિત છે. જો અવગણવામાં આવે, તો ડિફૉલ્ટ મૂલ્ય 0 (બિનપાઇપલાઇન) છે. તમે LPM_PIPELINE પરિમાણ માટે મૂલ્યનો ઉલ્લેખ કરી શકતા નથી જે LPM_WIDTHN કરતા વધારે હોય.
આ પરિમાણ મોડેલિંગ અને વર્તન અનુકરણ હેતુઓ માટે વપરાય છે. પરિમાણ સંપાદક આ પરિમાણ માટે મૂલ્યની ગણતરી કરે છે.
LPM_DIVIDE IP કોરમાં અગ્રણી GNDની સંખ્યા પ્રદાન કરીને અગ્રણી બિટ્સ પર તર્કને ઑપ્ટિમાઇઝ કરવા માટે વધુ કાર્યક્ષમ અપૂર્ણાંક બિટ ડિવિઝન માટે પરવાનગી આપે છે. આ પરિમાણના ભાગલાકાર આઉટપુટ પર અગ્રણી GND ની સંખ્યા સ્પષ્ટ કરો.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 15

683490 | 2020.10.05 પ્રતિસાદ મોકલો

4. LPM_MULT (ગુણક) IP કોર

આકૃતિ 3.

LPM_MULT IP કોર ઉત્પાદનને આઉટપુટ તરીકે ઉત્પન્ન કરવા માટે બે ઇનપુટ ડેટા મૂલ્યોનો ગુણાકાર કરવા માટે ગુણકનો અમલ કરે છે.

નીચેનો આંકડો LPM_MULT IP કોર માટેના પોર્ટ્સ બતાવે છે.

LPM_Mult પોર્ટ્સ

LPM_MULT ઘડિયાળ ડેટા[] પરિણામ[] ડેટાબ[] aclr/sclr clken
સંસ્થા

પૃષ્ઠ 71 પર સંબંધિત માહિતી સુવિધાઓ

4.1. લક્ષણો
LPM_MULT IP કોર નીચેની સુવિધાઓ પ્રદાન કરે છે: · એક ગુણક જનરેટ કરે છે જે બે ઇનપુટ ડેટા મૂલ્યોનો ગુણાકાર કરે છે · 1 બિટ્સની ડેટા પહોળાઈને સમર્થન આપે છે · સહી કરેલ અને સહી વિનાના ડેટા પ્રતિનિધિત્વ ફોર્મેટને સપોર્ટ કરે છે · વિસ્તાર અથવા ઝડપ ઑપ્ટિમાઇઝેશનને સપોર્ટ કરે છે · રૂપરેખાંકિત પ્રોવિડ આઉટપુટ સાથે પાઇપલાઇનિંગને સપોર્ટ કરે છે. સમર્પિત ડિજિટલ સિગ્નલ પ્રોસેસિંગ (DSP) માં અમલીકરણ માટેનો વિકલ્પ
બ્લોક સર્કિટરી અથવા લોજિક એલિમેન્ટ્સ (LEs) નોંધ: જ્યારે નેટીવલી સપોર્ટેડ સાઈઝ કરતા મોટા મલ્ટિપ્લાયર્સ બનાવતા હોય ત્યારે ત્યાં હોઈ શકે છે/
ડીએસપી બ્લોક્સના કેસ્કેડીંગના પરિણામે કામગીરીની અસર થશે. · વૈકલ્પિક અસિંક્રોનસ ક્લિયરને સપોર્ટ કરે છે અને ઘડિયાળ ઇનપુટ પોર્ટને સક્ષમ કરે છે · Intel Stratix 10, Intel Arria 10 અને Intel Cyclone 10 GX ઉપકરણો માટે વૈકલ્પિક સિંક્રનસ ક્લિયરને સપોર્ટ કરે છે

ISO 9001:2015 નોંધાયેલ

4. LPM_MULT (ગુણક) IP કોર 683490 | 2020.10.05
4.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ
નીચેનો વેરિલોગ HDL પ્રોટોટાઇપ વેરિલોગ ડિઝાઇનમાં સ્થિત છે File (.v) lpm.v માં edasynthesis ડિરેક્ટરી.
મોડ્યુલ lpm_mult ( પરિણામ, dataa, datab, sum, clock, clken, aclr ) પરિમાણ lpm_type = "lpm_mult"; પરિમાણ lpm_widtha = 1; પરિમાણ lpm_widthb = 1; પરિમાણ lpm_widths = 1; પરિમાણ lpm_widthp = 1; પરિમાણ lpm_representation = "અનસાઇન કરેલ"; પરિમાણ lpm_pipeline = 0; પરિમાણ lpm_hint = “ન વપરાયેલ”; ઇનપુટ ઘડિયાળ; ઇનપુટ clken; ઇનપુટ aclr; ઇનપુટ [lpm_widtha-1:0] dataa; ઇનપુટ [lpm_widthb-1:0] ડેટાબ; ઇનપુટ [lpm_widths-1:0] સરવાળો; આઉટપુટ [lpm_widthp-1:0] પરિણામ; એન્ડમોડ્યુલ
4.3. VHDL ઘટક ઘોષણા
VHDL ઘટક ઘોષણા VHDL ડિઝાઇનમાં સ્થિત છે File (.vhd) માં LPM_PACK.vhd librariesvhdllpm ડિરેક્ટરી.
ઘટક LPM_MULT જેનરિક ( LPM_WIDTHA : કુદરતી; LPM_WIDTHB : કુદરતી; LPM_WIDTHS : કુદરતી := 1; LPM_WIDTHP : કુદરતી;
LPM_REPRESENTATION : શબ્દમાળા := "અનસાઇન કરેલ"; LPM_PIPELINE : કુદરતી := 0; LPM_TYPE: શબ્દમાળા := L_MULT; LPM_HINT : શબ્દમાળા := "ન વપરાયેલ"); પોર્ટ ( DATAA : std_logic_vector માં(LPM_WIDTHA-1 ડાઉન થી 0); ડેટાબ : std_logic_vector માં(LPM_WIDTHB-1 ડાઉન ટુ 0); ACLR : std_logic માં := '0'; CLOCK : std_logic માં := '0'; CLKEN : std_logic માં := '1'; SUM : std_logic_vector માં(LPM_WIDTHS-1 down to 0) := (OTHERS => '0'); પરિણામ : આઉટ std_logic_vector(LPM_WIDTHP-1 ડાઉન થી 0)); અંતિમ ઘટક;
4.4. VHDL LIBRARY_USE ઘોષણા
જો તમે VHDL ઘટક ઘોષણાનો ઉપયોગ કરો છો તો VHDL લાઇબ્રેરી-યુઝ ઘોષણા જરૂરી નથી.
લાઇબ્રેરી એલપીએમ; lpm.lpm_components.all નો ઉપયોગ કરો;

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 17

4. LPM_MULT (ગુણક) IP કોર 683490 | 2020.10.05

4.5. સંકેતો

કોષ્ટક 7.

LPM_MULT ઇનપુટ સિગ્નલો

સિગ્નલ નામ

જરૂરી છે

વર્ણન

ડેટા[]

હા

ડેટા ઇનપુટ.

Intel Stratix 10, Intel Arria 10, અને Intel Cyclone 10 GX ઉપકરણો માટે, ઇનપુટ સિગ્નલનું કદ ડેટા પહોળાઈ પેરામીટર મૂલ્ય પર આધારિત છે.

જૂના અને Intel Cyclone 10 LP ઉપકરણો માટે, ઇનપુટ સિગ્નલનું કદ LPM_WIDTHA પરિમાણ મૂલ્ય પર આધારિત છે.

ડેટાબ[]

હા

ડેટા ઇનપુટ.

Intel Stratix 10, Intel Arria 10, અને Intel Cyclone 10 GX ઉપકરણો માટે, ઇનપુટ સિગ્નલનું કદ ડેટાબ પહોળાઈ પરિમાણ મૂલ્ય પર આધારિત છે.

જૂના અને Intel Cyclone 10 LP ઉપકરણો માટે, ઇનપુટ સિગ્નલનું કદ આધાર રાખે છે

LPM_WIDTHB પેરામીટર મૂલ્ય પર.

ઘડિયાળ

ના

પાઇપલાઇન ઉપયોગ માટે ઘડિયાળ ઇનપુટ.

જૂના અને Intel Cyclone 10 LP ઉપકરણો માટે, ઘડિયાળ સિગ્નલ 0 (ડિફૉલ્ટ) કરતાં અન્ય LPM_PIPELINE મૂલ્યો માટે સક્ષમ હોવું આવશ્યક છે.

Intel Stratix 10, Intel Arria 10, અને Intel Cyclone 10 GX ઉપકરણો માટે, જો લેટન્સી વેલ્યુ 1 (ડિફોલ્ટ) કરતાં અન્ય હોય તો ઘડિયાળ સિગ્નલ સક્ષમ હોવું આવશ્યક છે.

clken

ના

પાઇપલાઇનના ઉપયોગ માટે ઘડિયાળ સક્ષમ. જ્યારે ક્લેન સિગ્નલ ઉચ્ચ ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે

ઉમેરનાર/બાદબાકીની કામગીરી થાય છે. જ્યારે સિગ્નલ ઓછું હોય, ત્યારે કોઈ ઓપરેશન થતું નથી

થાય છે. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 1 છે.

aclr sclr

ના

અસુમેળ સ્પષ્ટ સંકેત કોઈપણ સમયે પાઇપલાઇનને તમામ 0s પર રીસેટ કરવા માટે વપરાય છે,

અસુમેળ રીતે ઘડિયાળના સંકેત સાથે. પાઇપલાઇન અવ્યાખ્યાયિત (X) પર શરૂ થાય છે

તર્ક સ્તર. આઉટપુટ એક સુસંગત, પરંતુ બિન-શૂન્ય મૂલ્ય છે.

ના

પાઇપલાઇનને તમામ 0s પર રીસેટ કરવા માટે કોઈપણ સમયે સિંક્રનસ સ્પષ્ટ સંકેતનો ઉપયોગ થાય છે,

ઘડિયાળના સંકેત સાથે સુમેળમાં. પાઇપલાઇન અવ્યાખ્યાયિત (X) પર શરૂ થાય છે

તર્ક સ્તર. આઉટપુટ એક સુસંગત, પરંતુ બિન-શૂન્ય મૂલ્ય છે.

કોષ્ટક 8.

LPM_MULT આઉટપુટ સિગ્નલો

સિગ્નલ નામ

જરૂરી છે

વર્ણન

પરિણામ[]

હા

ડેટા આઉટપુટ.

જૂના અને Intel Cyclone 10 LP ઉપકરણો માટે, આઉટપુટ સિગ્નલનું કદ LPM_WIDTHP પેરામીટર મૂલ્ય પર આધારિત છે. જો LPM_WIDTHP < મહત્તમ (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) અથવા (LPM_WIDTHA + LPM_WIDTHS), તો માત્ર LPM_WIDTHP MSB હાજર છે.

Intel Stratix 10, Intel Arria 10 અને Intel Cyclone 10 GX માટે, આઉટપુટ સિગ્નલોનું કદ પરિણામની પહોળાઈના પરિમાણ પર આધારિત છે.

4.6. Stratix V, Arria V, Cyclone V અને Intel Cyclone 10 LP ઉપકરણો માટેના પરિમાણો

4.6.1. સામાન્ય ટૅબ

કોષ્ટક 9.

સામાન્ય ટેબ

પરિમાણ

મૂલ્ય

ગુણક રૂપરેખાંકન

'ડેટા' ઇનપુટને 'ડેટાબ' ઇનપુટ વડે ગુણાકાર કરો

ડિફૉલ્ટ મૂલ્ય

વર્ણન

'ડેટા' ઇનપુટને 'ડેટાબ' ઇનપુટ વડે ગુણાકાર કરો

ગુણક માટે ઇચ્છિત રૂપરેખાંકન પસંદ કરો.
ચાલુ રાખ્યું…

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 18

પ્રતિસાદ મોકલો

4. LPM_MULT (ગુણક) IP કોર 683490 | 2020.10.05

પરિમાણ
'ડેટા' ઇનપુટ કેટલો પહોળો હોવો જોઈએ? 'ડેટાબ' ઇનપુટ કેટલો પહોળો હોવો જોઈએ? 'પરિણામ' આઉટપુટની પહોળાઈ કેવી રીતે નક્કી કરવી જોઈએ? પહોળાઈને પ્રતિબંધિત કરો

મૂલ્ય
પોતાના દ્વારા 'ડેટા' ઇનપુટનો ગુણાકાર કરો (સ્ક્વેરિંગ ઓપરેશન)
1 - 256 બિટ્સ

ડિફૉલ્ટ મૂલ્ય

વર્ણન

8 બિટ્સ

ડેટા[] પોર્ટની પહોળાઈ સ્પષ્ટ કરો.

1 - 256 બિટ્સ

8 બિટ્સ

ડેટાબ[] પોર્ટની પહોળાઈ સ્પષ્ટ કરો.

આપમેળે પહોળાઈની ગણતરી કરો પહોળાઈને પ્રતિબંધિત કરો
1 - 512 બિટ્સ

આપોઆપ y પહોળાઈની ગણતરી કરો

પરિણામ[] પોર્ટની પહોળાઈ નક્કી કરવા માટે ઇચ્છિત પદ્ધતિ પસંદ કરો.

16 બિટ્સ

પરિણામ[] પોર્ટની પહોળાઈ સ્પષ્ટ કરો.
જો તમે પ્રકાર પેરામીટરમાં પહોળાઈને પ્રતિબંધિત કરો પસંદ કરો તો જ આ મૂલ્ય અસરકારક રહેશે.

4.6.2. સામાન્ય 2 ટેબ

કોષ્ટક 10. સામાન્ય 2 ટેબ

પરિમાણ

મૂલ્ય

ડેટા ઇનપુટ

શું 'ડેટાબ' ઇનપુટ બસનું સતત મૂલ્ય હોય છે?

ના હા

ગુણાકારનો પ્રકાર

કયા પ્રકારનું

સહી ન કરેલ

શું તમને ગુણાકાર જોઈએ છે? હસ્તાક્ષર કર્યા

અમલીકરણ

કયા ગુણક અમલીકરણનો ઉપયોગ કરવો જોઈએ?

ડિફૉલ્ટ અમલીકરણનો ઉપયોગ કરો
સમર્પિત ગુણક સર્કિટરીનો ઉપયોગ કરો (બધા પરિવારો માટે ઉપલબ્ધ નથી)
તર્ક તત્વોનો ઉપયોગ કરો

ડિફૉલ્ટ મૂલ્ય

વર્ણન

ના

ની સ્થિર કિંમત સ્પષ્ટ કરવા માટે હા પસંદ કરો

`ડેટાબ' ઇનપુટ બસ, જો કોઈ હોય તો.

સહી ન કરેલ

ડેટા[] અને ડેટાબ[] ઇનપુટ્સ બંને માટે પ્રતિનિધિત્વ ફોર્મેટનો ઉલ્લેખ કરો.

ડિફૉલ્ટ અમલીકરણ આયનનો ઉપયોગ કરો

પરિણામ[] પોર્ટની પહોળાઈ નક્કી કરવા માટે ઇચ્છિત પદ્ધતિ પસંદ કરો.

4.6.3. પાઇપલાઇનિંગ ટેબ

કોષ્ટક 11. પાઇપલાઇનિંગ ટેબ

પરિમાણ

શું તમે નંબર પાઇપલાઇન કરવા માંગો છો?

કાર્ય?

હા

મૂલ્ય

એક 'aclr' બનાવો

—

અસુમેળ સ્પષ્ટ પોર્ટ

ડિફૉલ્ટ મૂલ્ય

વર્ણન

ના

માટે પાઇપલાઇન રજીસ્ટર સક્ષમ કરવા માટે હા પસંદ કરો

ગુણકનું આઉટપુટ અને ઇચ્છિત સ્પષ્ટ કરો

ઘડિયાળ ચક્રમાં આઉટપુટ લેટન્સી. સક્ષમ કરી રહ્યું છે

પાઇપલાઇન રજિસ્ટર વધારાની વિલંબતા ઉમેરે છે

આઉટપુટ

અનચેક

પાઇપલાઇન રજિસ્ટર માટે અસિંક્રોનસ ક્લિયરનો ઉપયોગ કરવા માટે aclr પોર્ટને સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો.
ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 19

4. LPM_MULT (ગુણક) IP કોર 683490 | 2020.10.05

પરિમાણ
એક 'clken' ઘડિયાળ સક્ષમ ઘડિયાળ બનાવો
ઑપ્ટિમાઇઝેશન
તમે કયા પ્રકારનું ઑપ્ટિમાઇઝેશન ઇચ્છો છો?

મૂલ્ય -
ડિફૉલ્ટ સ્પીડ એરિયા

ડિફૉલ્ટ મૂલ્ય

વર્ણન

અનચેક

પાઇપલાઇન રજિસ્ટરના ઘડિયાળ પોર્ટ માટે સક્રિય ઉચ્ચ ઘડિયાળ સક્ષમનો ઉલ્લેખ કરે છે

ડિફૉલ્ટ

IP કોર માટે ઇચ્છિત ઓપ્ટિમાઇઝેશનનો ઉલ્લેખ કરો.
Intel Quartus Prime સોફ્ટવેરને IP કોર માટે શ્રેષ્ઠ ઓપ્ટિમાઇઝેશન નક્કી કરવા દેવા માટે ડિફોલ્ટ પસંદ કરો.

4.7. Intel Stratix 10, Intel Arria 10, અને Intel Cyclone 10 GX ઉપકરણો માટેના પરિમાણો

4.7.1. સામાન્ય ટૅબ

કોષ્ટક 12. સામાન્ય ટૅબ

પરિમાણ

મૂલ્ય

ડિફૉલ્ટ મૂલ્ય

વર્ણન

ગુણક રૂપરેખાંકન પ્રકાર
ડેટા પોર્ટ પહોળાઈ

'ડેટા' ઇનપુટને 'ડેટાબ' ઇનપુટ વડે ગુણાકાર કરો
પોતાના દ્વારા 'ડેટા' ઇનપુટનો ગુણાકાર કરો (સ્ક્વેરિંગ ઓપરેશન)

'ડેટા' ઇનપુટને 'ડેટાબ' ઇનપુટ વડે ગુણાકાર કરો

ગુણક માટે ઇચ્છિત રૂપરેખાંકન પસંદ કરો.

ડેટા પહોળાઈ

1 - 256 બિટ્સ

8 બિટ્સ

ડેટા[] પોર્ટની પહોળાઈ સ્પષ્ટ કરો.

ડેટાની પહોળાઈ

1 - 256 બિટ્સ

8 બિટ્સ

ડેટાબ[] પોર્ટની પહોળાઈ સ્પષ્ટ કરો.

'પરિણામ' આઉટપુટની પહોળાઈ કેવી રીતે નક્કી કરવી જોઈએ?

પ્રકાર

આપમેળે પહોળાઈની ગણતરી કરો
પહોળાઈને પ્રતિબંધિત કરો

આપોઆપ y પહોળાઈની ગણતરી કરો

પરિણામ[] પોર્ટની પહોળાઈ નક્કી કરવા માટે ઇચ્છિત પદ્ધતિ પસંદ કરો.

મૂલ્ય

1 - 512 બિટ્સ

16 બિટ્સ

પરિણામની પહોળાઈ

1 - 512 બિટ્સ

—

પરિણામ[] પોર્ટની અસરકારક પહોળાઈ દર્શાવે છે.

4.7.2. સામાન્ય 2 ટેબ

કોષ્ટક 13. સામાન્ય 2 ટેબ

પરિમાણ

ડેટા ઇનપુટ

શું 'ડેટાબ' ઇનપુટ બસનું સતત મૂલ્ય હોય છે?

ના હા

મૂલ્ય

ડિફૉલ્ટ મૂલ્ય

વર્ણન

ના

ની સ્થિર કિંમત સ્પષ્ટ કરવા માટે હા પસંદ કરો

`ડેટાબ' ઇનપુટ બસ, જો કોઈ હોય તો.

ચાલુ રાખ્યું…

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 20

પ્રતિસાદ મોકલો

4. LPM_MULT (ગુણક) IP કોર 683490 | 2020.10.05

પરિમાણ

મૂલ્ય

0 કરતા વધારે કોઈપણ મૂલ્ય

ગુણાકારનો પ્રકાર

કયા પ્રકારનું

સહી ન કરેલ

શું તમને ગુણાકાર જોઈએ છે? હસ્તાક્ષર કર્યા

અમલીકરણ શૈલી

કયા ગુણક અમલીકરણનો ઉપયોગ કરવો જોઈએ?

ડિફૉલ્ટ અમલીકરણનો ઉપયોગ કરો
સમર્પિત ગુણક સર્કિટરીનો ઉપયોગ કરો
તર્ક તત્વોનો ઉપયોગ કરો

ડિફૉલ્ટ મૂલ્ય

વર્ણન

ડેટાબ[] પોર્ટનું સ્થિર મૂલ્ય સ્પષ્ટ કરો.

સહી ન કરેલ

ડેટા[] અને ડેટાબ[] ઇનપુટ્સ બંને માટે પ્રતિનિધિત્વ ફોર્મેટનો ઉલ્લેખ કરો.

ડિફૉલ્ટ અમલીકરણ આયનનો ઉપયોગ કરો

પરિણામ[] પોર્ટની પહોળાઈ નક્કી કરવા માટે ઇચ્છિત પદ્ધતિ પસંદ કરો.

4.7.3. પાઇપલાઇનિંગ

કોષ્ટક 14. પાઇપલાઇનિંગ ટેબ

પરિમાણ

મૂલ્ય

શું તમે કાર્યને પાઇપલાઇન કરવા માંગો છો?

પાઇપલાઇન

ના હા

લેટન્સી ક્લિયર સિગ્નલ પ્રકાર

0 કરતા વધારે કોઈપણ મૂલ્ય.
કોઈ નહીં ACLR SCLR

એક 'clken' ઘડિયાળ બનાવો

—

ઘડિયાળ સક્ષમ કરો

તમે કયા પ્રકારનું ઑપ્ટિમાઇઝેશન ઇચ્છો છો?

પ્રકાર

ડિફૉલ્ટ સ્પીડ એરિયા

ડિફૉલ્ટ મૂલ્ય

વર્ણન

ના 1 NONE
—

ગુણકના આઉટપુટ પર પાઇપલાઇન રજિસ્ટરને સક્ષમ કરવા માટે હા પસંદ કરો. પાઇપલાઇન રજિસ્ટરને સક્ષમ કરવાથી આઉટપુટમાં વધારાની વિલંબ થાય છે.
ઘડિયાળ ચક્રમાં ઇચ્છિત આઉટપુટ લેટન્સીનો ઉલ્લેખ કરો.
પાઇપલાઇન રજિસ્ટર માટે રીસેટનો પ્રકાર સ્પષ્ટ કરો. જો તમે કોઈપણ પાઈપલાઈન રજીસ્ટરનો ઉપયોગ કરતા ન હોવ તો NONE પસંદ કરો. પાઇપલાઇન રજિસ્ટર માટે અસિંક્રોનસ ક્લિયરનો ઉપયોગ કરવા માટે ACLR પસંદ કરો. આ ACLR પોર્ટ જનરેટ કરશે. પાઇપલાઇન રજિસ્ટર માટે સિંક્રનસ ક્લિયરનો ઉપયોગ કરવા માટે SCLR પસંદ કરો. આ SCLR પોર્ટ જનરેટ કરશે.
પાઇપલાઇન રજિસ્ટરના ઘડિયાળ પોર્ટ માટે સક્રિય ઉચ્ચ ઘડિયાળ સક્ષમનો ઉલ્લેખ કરે છે

ડિફૉલ્ટ

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 21

683490 | 2020.10.05 પ્રતિસાદ મોકલો

5. LPM_ADD_SUB (એડર/સબટ્રેક્ટર)

આકૃતિ 4.

LPM_ADD_SUB IP કોર તમને ઇનપુટ મૂલ્યોનો સરવાળો અથવા તફાવત ધરાવતું આઉટપુટ ઉત્પન્ન કરવા માટે ડેટાના સેટ ઉમેરવા અથવા બાદ કરવા માટે એડર અથવા બાદબાકીનો અમલ કરવા દે છે.

નીચેનો આંકડો LPM_ADD_SUB IP કોર માટેના પોર્ટ્સ બતાવે છે.

LPM_ADD_SUB પોર્ટ્સ

LPM_ADD_SUB ઉમેરો_sub cin

ડેટા[]

clock clken datab[] aclr

પરિણામ[] ઓવરફ્લો કાઉન્ટ

સંસ્થા

5.1. લક્ષણો
LPM_ADD_SUB IP કોર નીચેની સુવિધાઓ પ્રદાન કરે છે: · ઉમેરનાર, બાદબાકી કરનાર અને ગતિશીલ રીતે રૂપરેખાંકિત એડર/સબટ્રેક્ટર જનરેટ કરે છે
કાર્યો · 1 બિટ્સની ડેટા પહોળાઈને સપોર્ટ કરે છે. · સહી કરેલ અને સહી વગરના ડેટા પ્રતિનિધિત્વ ફોર્મેટને સપોર્ટ કરે છે. · વૈકલ્પિક કેરી-ઇન (ઉધાર-આઉટ), અસુમેળ સ્પષ્ટ અને ઘડિયાળને સક્ષમ કરે છે
ઇનપુટ પોર્ટ. · વૈકલ્પિક કેરી-આઉટ (બોરો-ઇન) અને ઓવરફ્લો આઉટપુટ પોર્ટને સપોર્ટ કરે છે. · ઇનપુટ ડેટા બસમાંથી એકને કોન્સ્ટન્ટને સોંપે છે. રૂપરેખાંકિત આઉટપુટ લેટન્સી સાથે પાઇપલાઇનિંગને સપોર્ટ કરે છે.

ISO 9001:2015 નોંધાયેલ

5. LPM_ADD_SUB (એડર/સબટ્રેક્ટર) 683490 | 2020.10.05
5.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ
નીચેનો વેરિલોગ HDL પ્રોટોટાઇપ વેરિલોગ ડિઝાઇનમાં સ્થિત છે File (.v) lpm.v માં edasynthesis ડિરેક્ટરી.
મોડ્યુલ lpm_add_sub ( પરિણામ, cout, overflow,ad_sub, cin, dataa, datab, clock, clken, aclr); પરિમાણ lpm_type = “lpm_add_sub”; પરિમાણ lpm_width = 1; પરિમાણ lpm_direction = “ન વપરાયેલ”; પરિમાણ lpm_representation = “Signed”; પરિમાણ lpm_pipeline = 0; પરિમાણ lpm_hint = “ન વપરાયેલ”; ઇનપુટ [lpm_width-1:0] dataa, datab; ઇનપુટ add_sub, cin; ઇનપુટ ઘડિયાળ; ઇનપુટ clken; ઇનપુટ aclr; આઉટપુટ [lpm_width-1:0] પરિણામ; આઉટપુટ કાઉન્ટ, ઓવરફ્લો; એન્ડમોડ્યુલ
5.3. VHDL ઘટક ઘોષણા
VHDL ઘટક ઘોષણા VHDL ડિઝાઇનમાં સ્થિત છે File (.vhd) માં LPM_PACK.vhd librariesvhdllpm ડિરેક્ટરી.
ઘટક LPM_ADD_SUB જેનરિક (LPM_WIDTH : કુદરતી;
LPM_DIRECTION : શબ્દમાળા := “ન વપરાયેલ”; LPM_REPRESENTATION: શબ્દમાળા := “Signed”; LPM_PIPELINE : કુદરતી := 0; LPM_TYPE : શબ્દમાળા := L_ADD_SUB; LPM_HINT : શબ્દમાળા := "ન વપરાયેલ"); પોર્ટ (ડેટા: std_logic_vector માં(LPM_WIDTH-1 downto 0); DATAB: in std_logic_vector(LPM_WIDTH-1 downto 0); ACLR : std_logic માં := '0'; CLOCK : in std_logic := '0'; CLKEN : std_logic માં := '1'; CIN : std_logic માં := 'Z'; ADD_SUB : std_logic માં := '1'; પરિણામ : આઉટ std_logic_vector(LPM_WIDTH-1 down to 0); COUT : out std_logic; OVERFLOW : out std_logic); અંતિમ ઘટક;
5.4. VHDL LIBRARY_USE ઘોષણા
જો તમે VHDL ઘટક ઘોષણાનો ઉપયોગ કરો છો તો VHDL લાઇબ્રેરી-યુઝ ઘોષણા જરૂરી નથી.
લાઇબ્રેરી એલપીએમ; lpm.lpm_components.all નો ઉપયોગ કરો;
5.5. બંદરો
નીચેના કોષ્ટકો LPM_ADD_SUB IP કોર માટે ઇનપુટ અને આઉટપુટ પોર્ટની યાદી આપે છે.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 23

5. LPM_ADD_SUB (એડર/સબટ્રેક્ટર) 683490 | 2020.10.05

કોષ્ટક 15. LPM_ADD_SUB IP કોર ઇનપુટ પોર્ટ્સ

પોર્ટ નામ

જરૂરી છે

વર્ણન

સીન

ના

લો-ઓર્ડર બીટ પર લઈ જાઓ. વધારાની કામગીરી માટે, ડિફોલ્ટ મૂલ્ય 0 છે. માટે

બાદબાકીની કામગીરી, ડિફોલ્ટ મૂલ્ય 1 છે.

ડેટા[]

હા

ડેટા ઇનપુટ. ઇનપુટ પોર્ટનું કદ LPM_WIDTH પરિમાણ મૂલ્ય પર આધારિત છે.

ડેટાબ[]

હા

ડેટા ઇનપુટ. ઇનપુટ પોર્ટનું કદ LPM_WIDTH પરિમાણ મૂલ્ય પર આધારિત છે.

ઉમેરો_સબ

ના

એડર અને બાદબાકી વચ્ચે ગતિશીલ સ્વિચિંગને સક્ષમ કરવા માટે વૈકલ્પિક ઇનપુટ પોર્ટ

કાર્યો જો LPM_DIRECTION પરિમાણ વપરાય છે, તો add_sub નો ઉપયોગ કરી શકાતો નથી. જો

અવગણવામાં આવે છે, મૂળભૂત કિંમત ADD છે. ઇન્ટેલ ભલામણ કરે છે કે તમે ઉપયોગ કરો

LPM_ADD_SUB ફંક્શનની કામગીરીનો ઉલ્લેખ કરવા માટે LPM_DIRECTION પરિમાણ,

add_sub પોર્ટને સતત સોંપવાને બદલે.

ઘડિયાળ

ના

પાઇપલાઇનના ઉપયોગ માટે ઇનપુટ. ઘડિયાળ પોર્ટ પાઇપલાઇન માટે ઘડિયાળ ઇનપુટ પ્રદાન કરે છે

કામગીરી 0 (ડિફોલ્ટ) કરતાં અન્ય LPM_PIPELINE મૂલ્યો માટે, ઘડિયાળ પોર્ટ હોવું આવશ્યક છે

સક્ષમ

clken

ના

પાઇપલાઇનના ઉપયોગ માટે ઘડિયાળ સક્ષમ. જ્યારે clken પોર્ટ ઉચ્ચ ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે ઉમેરનાર/

બાદબાકીની કામગીરી થાય છે. જ્યારે સિગ્નલ ઓછું હોય ત્યારે કોઈ ઓપરેશન થતું નથી. જો

અવગણવામાં આવેલ, ડિફૉલ્ટ મૂલ્ય 1 છે.

aclr

ના

પાઇપલાઇન ઉપયોગ માટે અસુમેળ સ્પષ્ટ. પાઇપલાઇન અવ્યાખ્યાયિત (X) પર શરૂ થાય છે

તર્ક સ્તર. Aclr પોર્ટનો ઉપયોગ કોઈપણ સમયે પાઇપલાઇનને તમામ 0s પર રીસેટ કરવા માટે કરી શકાય છે,

અસુમેળ રીતે ઘડિયાળના સંકેત સાથે.

કોષ્ટક 16. LPM_ADD_SUB IP કોર આઉટપુટ પોર્ટ્સ

પોર્ટ નામ

જરૂરી છે

વર્ણન

પરિણામ[]

હા

ડેટા આઉટપુટ. આઉટપુટ પોર્ટનું કદ LPM_WIDTH પરિમાણ પર આધારિત છે

મૂલ્ય

cout

ના

સૌથી નોંધપાત્ર બીટ (MSB) નું કેરી-આઉટ (ઉધાર-ઇન). cout પોર્ટ પાસે ભૌતિક છે

MSB ના કેરી-આઉટ (ઉધાર-ઇન) તરીકે અર્થઘટન. cout પોર્ટ શોધે છે

અનસાઇન કરેલ કામગીરીમાં ઓવરફ્લો. માટે cout પોર્ટ એ જ રીતે કામ કરે છે

સહી કરેલ અને અનસાઇન કરેલ કામગીરી.

ઓવરફ્લો

ના

વૈકલ્પિક ઓવરફ્લો અપવાદ આઉટપુટ. ઓવરફ્લો પોર્ટનું ભૌતિક અર્થઘટન છે

MSB ના કેરી-આઉટ સાથે MSB માં કેરી-ઇનનો XOR. ઓવરફ્લો બંદર

જ્યારે પરિણામો ઉપલબ્ધ ચોકસાઇ કરતાં વધી જાય ત્યારે ભારપૂર્વક જણાવે છે અને તેનો ઉપયોગ ત્યારે જ થાય છે જ્યારે

LPM_REPRESENTATION પરિમાણ મૂલ્ય સાઇન કરેલ છે.

5.6. પરિમાણો

નીચેનું કોષ્ટક LPM_ADD_SUB IP કોર પરિમાણોને સૂચિબદ્ધ કરે છે.

કોષ્ટક 17. LPM_ADD_SUB IP કોર પરિમાણો

પરિમાણ નામ LPM_WIDTH

પૂર્ણાંક પ્રકાર

જરૂરી હા

વર્ણન
ડેટા[], ડેટાબ[] અને પરિણામ[] પોર્ટની પહોળાઈનો ઉલ્લેખ કરે છે.

LPM_DIRECTION

શબ્દમાળા

ના

મૂલ્યો ADD, SUB અને UNUSED છે. જો અવગણવામાં આવે તો, ડિફૉલ્ટ મૂલ્ય DEFAULT છે, જે પરિમાણને તેનું મૂલ્ય add_sub પોર્ટમાંથી લેવા માટે નિર્દેશિત કરે છે. જો LPM_DIRECTION નો ઉપયોગ કરવામાં આવે તો add_sub પોર્ટનો ઉપયોગ કરી શકાતો નથી. Intel ભલામણ કરે છે કે તમે LPM_ADD_SUB ફંક્શનના ઑપરેશનને સ્પષ્ટ કરવા માટે LPM_DIRECTION પેરામીટરનો ઉપયોગ કરો, add_sub પોર્ટને સ્થિરાંક સોંપવાને બદલે.
ચાલુ રાખ્યું…

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 24

પ્રતિસાદ મોકલો

5. LPM_ADD_SUB (એડર/સબટ્રેક્ટર) 683490 | 2020.10.05

પરિમાણ નામ LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

શબ્દમાળા પૂર્ણાંક શબ્દમાળા શબ્દમાળા પૂર્ણાંક લખો
શબ્દમાળા

જરૂરી ના ના ના ના ના ના ના ના
ના

વર્ણન
કરવામાં આવેલ ઉમેરણનો પ્રકાર સ્પષ્ટ કરે છે. મૂલ્યો સહી કરેલ અને અનસાઇન કરેલ છે. જો અવગણવામાં આવે, તો ડિફૉલ્ટ મૂલ્ય સાઇન કરવામાં આવે છે. જ્યારે આ પરિમાણ SIGNED પર સેટ કરવામાં આવે છે, ત્યારે ઉમેરનાર/સબટ્રેક્ટર ડેટા ઇનપુટને સહી કરેલ બેના પૂરક તરીકે અર્થઘટન કરે છે.
પરિણામ[] આઉટપુટ સાથે સંકળાયેલ વિલંબિત ઘડિયાળ ચક્રની સંખ્યાનો ઉલ્લેખ કરે છે. શૂન્ય (0) નું મૂલ્ય સૂચવે છે કે કોઈ વિલંબ અસ્તિત્વમાં નથી, અને તે કેવળ સંયોજન કાર્ય ત્વરિત કરવામાં આવશે. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 0 છે (બિન-પાઈપલાઈન).
તમને VHDL ડિઝાઇનમાં ઇન્ટેલ-વિશિષ્ટ પરિમાણોનો ઉલ્લેખ કરવાની મંજૂરી આપે છે files (.vhd). ડિફૉલ્ટ મૂલ્ય UNUSED છે.
VHDL ડિઝાઇનમાં પેરામીટરાઇઝ્ડ મોડ્યુલ્સ (LPM) એન્ટિટી નામની લાઇબ્રેરીને ઓળખે છે files.
ઇન્ટેલ-વિશિષ્ટ પરિમાણ. VHDL ડિઝાઇનમાં ONE_INPUT_IS_CONSTANT પરિમાણનો ઉલ્લેખ કરવા માટે તમારે LPM_HINT પરિમાણનો ઉપયોગ કરવો આવશ્યક છે files મૂલ્યો હા, ના અને નહિ વપરાયેલ છે. જો એક ઇનપુટ સતત હોય તો વધુ ઓપ્ટિમાઇઝેશન પ્રદાન કરે છે. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય NO છે.
ઇન્ટેલ-વિશિષ્ટ પરિમાણ. VHDL ડિઝાઇનમાં MAXIMIZE_SPEED પરિમાણનો ઉલ્લેખ કરવા માટે તમારે LPM_HINT પરિમાણનો ઉપયોગ કરવો આવશ્યક છે files તમે 0 અને 10 ની વચ્ચેનું મૂલ્ય નિર્દિષ્ટ કરી શકો છો. જો વપરાયેલ હોય, તો ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર LPM_ADD_SUB ફંક્શનના ચોક્કસ ઇન્સ્ટન્સને રૂટીબિલિટીને બદલે સ્પીડ માટે ઑપ્ટિમાઇઝ કરવાનો પ્રયાસ કરે છે અને ઑપ્ટિમાઇઝેશન ટેકનિક લોજિક વિકલ્પના સેટિંગને ઓવરરાઇડ કરે છે. જો MAXIMIZE_SPEED નો ઉપયોગ ન થયો હોય, તો તેના બદલે ઓપ્ટિમાઇઝેશન ટેકનિક વિકલ્પની કિંમતનો ઉપયોગ થાય છે. જો MAXIMIZE_SPEED માટે સેટિંગ 6 અથવા તેથી વધુ છે, તો કમ્પાઇલર કેરી ચેઇનનો ઉપયોગ કરીને વધુ ઝડપ માટે LPM_ADD_SUB IP કોરને ઑપ્ટિમાઇઝ કરે છે; જો સેટિંગ 5 કે તેથી ઓછી હોય, તો કમ્પાઈલર કેરી ચેઈન વગર ડિઝાઈનનો અમલ કરે છે. જ્યારે add_sub પોર્ટનો ઉપયોગ ન થતો હોય ત્યારે જ આ પરિમાણ ચક્રવાત, સ્ટ્રેટિક્સ અને સ્ટ્રેટિક્સ GX ઉપકરણો માટે ઉલ્લેખિત હોવું આવશ્યક છે.
આ પરિમાણ મોડેલિંગ અને વર્તન અનુકરણ હેતુઓ માટે વપરાય છે. પરિમાણ સંપાદક આ પરિમાણ માટે મૂલ્યની ગણતરી કરે છે.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 25

683490 | 2020.10.05 પ્રતિસાદ મોકલો

6. LPM_COMPARE (તુલનાત્મક)

આકૃતિ 5.

LPM_COMPARE IP કોર તેમની વચ્ચેના સંબંધને નિર્ધારિત કરવા માટે ડેટાના બે સેટના મૂલ્યની તુલના કરે છે. તેના સૌથી સરળ સ્વરૂપમાં, ડેટાના બે બિટ્સ સમાન છે કે કેમ તે નિર્ધારિત કરવા માટે તમે વિશિષ્ટ-OR ગેટનો ઉપયોગ કરી શકો છો.

નીચેનો આંકડો LPM_COMPARE IP કોર માટેના પોર્ટ્સ બતાવે છે.

LPM_COMPARE પોર્ટ્સ

LPM_COMPARE

clken

alb

aeb

ડેટા[]

એજીબી

ડેટાબ[]

વય

ઘડિયાળ

aneb

aclr

અલેબ

સંસ્થા

6.1. લક્ષણો
LPM_COMPARE IP કોર નીચેની સુવિધાઓ પ્રદાન કરે છે: · ડેટાના બે સેટની તુલના કરવા માટે તુલનાત્મક કાર્ય જનરેટ કરે છે · 1 બિટ્સની ડેટા પહોળાઈને સપોર્ટ કરે છે · સાઇન કરેલ અને અનસાઇન્ડ જેવા ડેટા પ્રતિનિધિત્વ ફોર્મેટને સપોર્ટ કરે છે · નીચેના આઉટપુટ પ્રકારો ઉત્પન્ન કરે છે:
— alb (ઇનપુટ A ઇનપુટ B કરતા ઓછો છે) — aeb (ઇનપુટ A ઇનપુટ B કરતા ઓછો છે) — agb (ઇનપુટ A ઇનપુટ B કરતા મોટો છે) — ageb (ઇનપુટ A ઇનપુટ B કરતા મોટો અથવા બરાબર છે) — aneb ( ઇનપુટ A ઇનપુટ B ની બરાબર નથી) — અલેબ (ઇનપુટ A ઇનપુટ B કરતા ઓછું અથવા બરાબર છે) · વૈકલ્પિક અસુમેળ સ્પષ્ટ અને ઘડિયાળ ઇનપુટ પોર્ટને સક્ષમ કરે છે · ડેટાબ[] ઇનપુટને સતત માટે અસાઇન કરે છે · રૂપરેખાંકિત આઉટપુટ લેટન્સી સાથે પાઇપલાઇનિંગને સપોર્ટ કરે છે

ISO 9001:2015 નોંધાયેલ

6. LPM_COMPARE (તુલનાત્મક) 683490 | 2020.10.05
6.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ
નીચેનો વેરિલોગ HDL પ્રોટોટાઇપ વેરિલોગ ડિઝાઇનમાં સ્થિત છે File (.v) lpm.v માં edasynthesis ડિરેક્ટરી.
મોડ્યુલ lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr); પરિમાણ lpm_type = “lpm_compare”; પરિમાણ lpm_width = 1; પરિમાણ lpm_representation = "અનસાઇન કરેલ"; પરિમાણ lpm_pipeline = 0; પરિમાણ lpm_hint = “ન વપરાયેલ”; ઇનપુટ [lpm_width-1:0] dataa, datab; ઇનપુટ ઘડિયાળ; ઇનપુટ clken; ઇનપુટ aclr; આઉટપુટ alb, aeb, agb, aleb, aneb, ageb; એન્ડમોડ્યુલ
6.3. VHDL ઘટક ઘોષણા
VHDL ઘટક ઘોષણા VHDL ડિઝાઇનમાં સ્થિત છે File (.vhd) માં LPM_PACK.vhd librariesvhdllpm ડિરેક્ટરી.
ઘટક LPM_COMPARE generic (LPM_WIDTH : કુદરતી;
LPM_REPRESENTATION : શબ્દમાળા := "અનસાઇન કરેલ"; LPM_PIPELINE : કુદરતી := 0; LPM_TYPE: શબ્દમાળા := L_COMPARE; LPM_HINT : શબ્દમાળા := "ન વપરાયેલ"); પોર્ટ (ડેટા: std_logic_vector માં(LPM_WIDTH-1 downto 0); DATAB : std_logic_vector માં(LPM_WIDTH-1 downto 0); ACLR : std_logic માં := '0'; CLOCK : in std_logic := '0'; CLKEN : std_logic માં := '1'; AGB : આઉટ std_logic; AGEB : આઉટ std_logic; AEB : આઉટ std_logic; ANEB : આઉટ std_logic; ALB : આઉટ std_logic; ALEB : આઉટ std_logic); અંતિમ ઘટક;
6.4. VHDL LIBRARY_USE ઘોષણા
જો તમે VHDL ઘટક ઘોષણાનો ઉપયોગ કરો છો તો VHDL લાઇબ્રેરી-યુઝ ઘોષણા જરૂરી નથી.
લાઇબ્રેરી એલપીએમ; lpm.lpm_components.all નો ઉપયોગ કરો;
6.5. બંદરો
નીચેના કોષ્ટકો LMP_COMPARE IP કોર માટે ઇનપુટ અને આઉટપુટ પોર્ટની યાદી આપે છે.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 27

6. LPM_COMPARE (તુલનાત્મક) 683490 | 2020.10.05

કોષ્ટક 18. LPM_COMPARE IP કોર ઇનપુટ પોર્ટ્સ

પોર્ટ નામ

જરૂરી છે

વર્ણન

ડેટા[]

હા

ડેટા ઇનપુટ. ઇનપુટ પોર્ટનું કદ LPM_WIDTH પરિમાણ મૂલ્ય પર આધારિત છે.

ડેટાબ[]

હા

ડેટા ઇનપુટ. ઇનપુટ પોર્ટનું કદ LPM_WIDTH પરિમાણ મૂલ્ય પર આધારિત છે.

ઘડિયાળ

ના

પાઇપલાઇન ઉપયોગ માટે ઘડિયાળ ઇનપુટ. ઘડિયાળ પોર્ટ પાઇપલાઇન માટે ઘડિયાળ ઇનપુટ પ્રદાન કરે છે

કામગીરી 0 (ડિફોલ્ટ) કરતાં અન્ય LPM_PIPELINE મૂલ્યો માટે, ઘડિયાળ પોર્ટ હોવું આવશ્યક છે

સક્ષમ

clken

ના

પાઇપલાઇનના ઉપયોગ માટે ઘડિયાળ સક્ષમ. જ્યારે clken પોર્ટ ઉચ્ચ ભારપૂર્વક જણાવવામાં આવે છે, ત્યારે

સરખામણી કામગીરી થાય છે. જ્યારે સિગ્નલ ઓછું હોય ત્યારે કોઈ ઓપરેશન થતું નથી. જો

અવગણવામાં આવેલ, ડિફૉલ્ટ મૂલ્ય 1 છે.

aclr

ના

પાઇપલાઇન ઉપયોગ માટે અસુમેળ સ્પષ્ટ. પાઈપલાઈન અવ્યાખ્યાયિત (X) તર્ક માટે આરંભ કરે છે

સ્તર Aclr પોર્ટનો ઉપયોગ કોઈપણ સમયે પાઇપલાઇનને તમામ 0s પર રીસેટ કરવા માટે કરી શકાય છે,

અસુમેળ રીતે ઘડિયાળના સંકેત સાથે.

કોષ્ટક 19. LPM_COMPARE IP કોર આઉટપુટ પોર્ટ્સ

પોર્ટ નામ

જરૂરી છે

વર્ણન

alb

ના

તુલનાકાર માટે આઉટપુટ પોર્ટ. જો ઇનપુટ A ઇનપુટ B કરતા ઓછું હોય તો ભારપૂર્વક.

aeb

ના

તુલનાકાર માટે આઉટપુટ પોર્ટ. જો ઇનપુટ A ઇનપુટ B ની બરાબર હોય તો ભારપૂર્વક.

એજીબી

ના

તુલનાકાર માટે આઉટપુટ પોર્ટ. જો ઇનપુટ A ઇનપુટ B કરતા વધારે હોય તો ભારપૂર્વક.

વય

ના

તુલનાકાર માટે આઉટપુટ પોર્ટ. જો ઇનપુટ A ઇનપુટ કરતા વધારે અથવા બરાબર હોય તો ભારપૂર્વક

aneb

ના

તુલનાકાર માટે આઉટપુટ પોર્ટ. જો ઇનપુટ A ઇનપુટ B ની બરાબર ન હોય તો ભારપૂર્વક.

અલેબ

ના

તુલનાકાર માટે આઉટપુટ પોર્ટ. જો ઇનપુટ A ઇનપુટ B કરતા ઓછો અથવા બરાબર હોય તો નિશ્ચિત.

6.6. પરિમાણો

નીચેનું કોષ્ટક LPM_COMPARE IP કોર માટેના પરિમાણોને સૂચિબદ્ધ કરે છે.

કોષ્ટક 20. LPM_COMPARE IP કોર પરિમાણો

પરિમાણ નામ

પ્રકાર

જરૂરી છે

LPM_WIDTH

પૂર્ણાંક હા

LPM_REPRESENTATION

શબ્દમાળા

ના

LPM_PIPELINE

પૂર્ણાંક નં

LPM_HINT

શબ્દમાળા

ના

વર્ણન
ડેટા[] અને ડેટાબ[] પોર્ટની પહોળાઈનો ઉલ્લેખ કરે છે.
કરવામાં આવેલ સરખામણીનો પ્રકાર સ્પષ્ટ કરે છે. મૂલ્યો સહી કરેલ અને અનસાઇન કરેલ છે. જો અવગણવામાં આવે, તો ડિફૉલ્ટ મૂલ્ય અનસાઇન કરેલ છે. જ્યારે આ પરિમાણ મૂલ્ય SIGNED પર સેટ કરવામાં આવે છે, ત્યારે તુલનાકર્તા ડેટા ઇનપુટને સહી કરેલ બેના પૂરક તરીકે અર્થઘટન કરે છે.
alb, aeb, agb, ageb, aleb, અથવા aneb આઉટપુટ સાથે સંકળાયેલ લેટન્સીના ઘડિયાળ ચક્રની સંખ્યાનો ઉલ્લેખ કરે છે. શૂન્ય (0) નું મૂલ્ય સૂચવે છે કે કોઈ વિલંબ અસ્તિત્વમાં નથી, અને તે કેવળ સંયોજન કાર્ય ત્વરિત કરવામાં આવશે. જો અવગણવામાં આવે, તો ડિફૉલ્ટ મૂલ્ય 0 (બિનપાઇપલાઇન) છે.
તમને VHDL ડિઝાઇનમાં ઇન્ટેલ-વિશિષ્ટ પરિમાણોનો ઉલ્લેખ કરવાની મંજૂરી આપે છે files (.vhd). ડિફૉલ્ટ મૂલ્ય UNUSED છે.
ચાલુ રાખ્યું…

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 28

પ્રતિસાદ મોકલો

6. LPM_COMPARE (તુલનાત્મક) 683490 | 2020.10.05
પેરામીટર નામ LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

શબ્દમાળા ટાઈપ કરો
શબ્દમાળા

જરૂરી ના નં
ના

વર્ણન
VHDL ડિઝાઇનમાં પેરામીટરાઇઝ્ડ મોડ્યુલ્સ (LPM) એન્ટિટી નામની લાઇબ્રેરીને ઓળખે છે files.
આ પરિમાણ મોડેલિંગ અને વર્તન અનુકરણ હેતુઓ માટે વપરાય છે. પરિમાણ સંપાદક આ પરિમાણ માટે મૂલ્યની ગણતરી કરે છે.
ઇન્ટેલ-વિશિષ્ટ પરિમાણ. VHDL ડિઝાઇનમાં ONE_INPUT_IS_CONSTANT પરિમાણનો ઉલ્લેખ કરવા માટે તમારે LPM_HINT પરિમાણનો ઉપયોગ કરવો આવશ્યક છે files મૂલ્યો હા, ના, અથવા નહિ વપરાયેલ છે. જો ઇનપુટ સતત હોય તો વધુ ઓપ્ટિમાઇઝેશન પ્રદાન કરે છે. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય NO છે.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 29

683490 | 2020.10.05 પ્રતિસાદ મોકલો

7. ALTECC (ભૂલ સુધારણા કોડ: એન્કોડર/ડીકોડર) IP કોર

આકૃતિ 6.

Intel ECC કાર્યક્ષમતાને અમલમાં મૂકવા માટે ALTECC IP કોર પ્રદાન કરે છે. ECC દૂષિત ડેટા શોધી કાઢે છે જે ડેટા ટ્રાન્સમિશન દરમિયાન રીસીવર બાજુએ થાય છે. આ ભૂલ સુધારણા પદ્ધતિ એવી પરિસ્થિતિઓ માટે શ્રેષ્ઠ અનુરૂપ છે કે જ્યાં ભૂલો વિસ્ફોટને બદલે રેન્ડમ પર થાય છે.

ECC ડેટા એન્કોડિંગ અને ડીકોડિંગની પ્રક્રિયા દ્વારા ભૂલો શોધે છે. માજી માટેampલે, જ્યારે ટ્રાન્સમિશન એપ્લિકેશનમાં ECC લાગુ કરવામાં આવે છે, ત્યારે સ્ત્રોતમાંથી વાંચવામાં આવેલ ડેટા રીસીવરને મોકલતા પહેલા એન્કોડ કરવામાં આવે છે. એન્કોડરમાંથી આઉટપુટ (કોડ વર્ડ) પેરિટી બિટ્સની સંખ્યા સાથે જોડાયેલ કાચા ડેટાનો સમાવેશ કરે છે. જોડવામાં આવેલ પેરિટી બિટ્સની ચોક્કસ સંખ્યા ઇનપુટ ડેટામાં બિટ્સની સંખ્યા પર આધારિત છે. જનરેટ કરેલ કોડ વર્ડ પછી ગંતવ્ય સ્થાન પર પ્રસારિત થાય છે.

રીસીવર કોડ શબ્દ મેળવે છે અને તેને ડીકોડ કરે છે. ડીકોડર દ્વારા મેળવેલ માહિતી નિર્ધારિત કરે છે કે ભૂલ મળી છે કે કેમ. ડીકોડર સિંગલ-બીટ અને ડબલ-બીટ ભૂલો શોધે છે, પરંતુ દૂષિત ડેટામાં માત્ર સિંગલ-બીટ ભૂલોને ઠીક કરી શકે છે. આ પ્રકારનો ECC એ સિંગલ એરર કરેક્શન ડબલ એરર ડિટેક્શન (SECDED) છે.

તમે ALTECC IP કોરના એન્કોડર અને ડીકોડર કાર્યોને ગોઠવી શકો છો. એન્કોડરમાં ડેટા ઇનપુટ કોડ વર્ડ જનરેટ કરવા માટે એન્કોડ કરવામાં આવે છે જે ડેટા ઇનપુટ અને જનરેટેડ પેરિટી બિટ્સનું સંયોજન છે. જનરેટ કરેલ કોડ શબ્દ તેના ગંતવ્ય બ્લોક પર પહોંચતા પહેલા ડીકોડિંગ માટે ડીકોડર મોડ્યુલમાં ટ્રાન્સમિટ થાય છે. પ્રાપ્ત કોડ શબ્દમાં કોઈ ભૂલ છે કે કેમ તે નક્કી કરવા માટે ડીકોડર સિન્ડ્રોમ વેક્ટર બનાવે છે. જો સિંગલ-બીટ ભૂલ ડેટા બિટ્સમાંથી હોય તો જ ડીકોડર ડેટાને સુધારે છે. જો સિંગલ-બીટ ભૂલ પેરિટી બિટ્સમાંથી હોય તો કોઈ સિગ્નલ ફ્લેગ કરવામાં આવતું નથી. ડીકોડરમાં પ્રાપ્ત ડેટાની સ્થિતિ અને ડીકોડર દ્વારા લેવામાં આવેલી કાર્યવાહી, જો કોઈ હોય તો બતાવવા માટે ફ્લેગ સિગ્નલો પણ હોય છે.

નીચેના આંકડાઓ ALTECC IP કોર માટેના પોર્ટ્સ દર્શાવે છે.

ALTECC એન્કોડર પોર્ટ્સ

ALTECC_ENCODER

ડેટા[]

q[]

ઘડિયાળ

aclr

સંસ્થા

ISO 9001:2015 નોંધાયેલ

7. ALTECC (ભૂલ સુધારણા કોડ: એન્કોડર/ડીકોડર) IP કોર 683490 | 2020.10.05

આકૃતિ 7. ALTECC ડીકોડર પોર્ટ્સ

ALTECC_DECODER

ડેટા[] ઘડિયાળ ઘડિયાળ

q[] err_detected err_corrected
ભૂલ_ઘાતક

aclr

સંસ્થા

7.1. ALTECC એન્કોડર સુવિધાઓ

ALTECC એન્કોડર IP કોર નીચેની સુવિધાઓ પ્રદાન કરે છે: · હેમિંગ કોડિંગ સ્કીમનો ઉપયોગ કરીને ડેટા એન્કોડિંગ કરે છે · 2 બિટ્સની ડેટા પહોળાઈને સપોર્ટ કરે છે · સહી કરેલ અને સહી વિનાના ડેટા પ્રતિનિધિત્વ ફોર્મેટને સપોર્ટ કરે છે · એક અથવા બે ઘડિયાળ ચક્રની આઉટપુટ લેટન્સી સાથે પાઇપલાઇનિંગને સપોર્ટ કરે છે · વૈકલ્પિકને સપોર્ટ કરે છે. અસુમેળ સ્પષ્ટ અને ઘડિયાળ પોર્ટને સક્ષમ કરે છે

ALTECC એન્કોડર IP કોર હેમિંગ કોડિંગ સ્કીમનો ઉપયોગ કરીને ડેટાને લે છે અને એન્કોડ કરે છે. હેમિંગ કોડિંગ સ્કીમ પેરિટી બિટ્સ મેળવે છે અને આઉટપુટ કોડ શબ્દ બનાવવા માટે તેને મૂળ ડેટામાં જોડે છે. જોડાયેલ પેરિટી બિટ્સની સંખ્યા ડેટાની પહોળાઈ પર આધારિત છે.

નીચેનું કોષ્ટક ડેટા પહોળાઈની વિવિધ શ્રેણીઓ માટે જોડાયેલ પેરિટી બિટ્સની સંખ્યાને સૂચિબદ્ધ કરે છે. કુલ બિટ્સ કૉલમ ઇનપુટ ડેટા બિટ્સ અને એપેન્ડેડ પેરિટી બિટ્સની કુલ સંખ્યા દર્શાવે છે.

કોષ્ટક 21.

ડેટાની પહોળાઈ અનુસાર પેરિટી બિટ્સ અને કોડ વર્ડની સંખ્યા

ડેટા પહોળાઈ

પેરિટી બિટ્સની સંખ્યા

કુલ બિટ્સ (કોડ વર્ડ)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

પેરિટી બીટ ડેરિવેશન એ ઇવન-પેરિટી ચેકિંગનો ઉપયોગ કરે છે. વધારાના 1 બીટ (કોષ્ટકમાં +1 તરીકે બતાવેલ છે) કોડ શબ્દના MSB તરીકે પેરિટી બિટ્સ સાથે જોડવામાં આવે છે. આ સુનિશ્ચિત કરે છે કે કોડ શબ્દમાં 1 ની સમાન સંખ્યા છે. માજી માટેample, જો ડેટાની પહોળાઈ 4 બિટ્સ હોય, તો કુલ 4 બિટ્સ સાથે કોડ વર્ડ બનવા માટે ડેટામાં 8 પેરિટી બિટ્સ ઉમેરવામાં આવે છે. જો 7-બીટ કોડ શબ્દના LSB માંથી 8 બિટ્સમાં 1 ની વિષમ સંખ્યા હોય, તો કોડ શબ્દનો 8મો બીટ (MSB) 1 છે જે કોડ શબ્દમાં કુલ 1 ની સંખ્યાને સમ બનાવે છે.
નીચેનો આકૃતિ 8-બીટ ડેટા ઇનપુટમાં જનરેટ થયેલ કોડ શબ્દ અને પેરિટી બિટ્સ અને ડેટા બિટ્સની ગોઠવણી દર્શાવે છે.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 31

7. ALTECC (ભૂલ સુધારણા કોડ: એન્કોડર/ડીકોડર) IP કોર 683490 | 2020.10.05

આકૃતિ 8.

8-બીટ જનરેટેડ કોડ વર્ડમાં પેરિટી બિટ્સ અને ડેટા બિટ્સની ગોઠવણી

એમ.એસ.બી.

એલએસબી

4 પેરિટી બિટ્સ

4 ડેટા બિટ્સ

ALTECC એન્કોડર IP કોર એક સમયે માત્ર 2 થી 64 બિટ્સની ઇનપુટ પહોળાઈ સ્વીકારે છે. 12 બિટ્સ, 29 બિટ્સ અને 64 બિટ્સની ઇનપુટ પહોળાઈ, જે આદર્શ રીતે Intel ઉપકરણો માટે અનુકૂળ છે, અનુક્રમે 18 બિટ્સ, 36 બિટ્સ અને 72 બિટ્સના આઉટપુટ જનરેટ કરે છે. તમે પેરામીટર એડિટરમાં બિટસેલેક્શન મર્યાદાને નિયંત્રિત કરી શકો છો.

7.2. વેરિલોગ HDL પ્રોટોટાઇપ (ALTECC_ENCODER)
નીચેનો વેરિલોગ HDL પ્રોટોટાઇપ વેરિલોગ ડિઝાઇનમાં સ્થિત છે File (.v) lpm.v માં edasynthesis ડિરેક્ટરી.
મોડ્યુલ altecc_encoder #( parameter intended_device_family = “unused”, parameter lpm_pipeline = 0, parameter width_codeword = 8, parameter width_dataword = 8, parameter lpm_type = “altecc_encoder”, parameter lpm_hint in “wputus_hire”, wputus_hint માં wput= વાયર ક્લોકન, ઇનપુટ વાયર [width_dataword-1:0] ડેટા, આઉટપુટ વાયર [width_codeword-1:0] q); એન્ડમોડ્યુલ

7.3. વેરિલોગ HDL પ્રોટોટાઇપ (ALTECC_DECODER)
નીચેનો વેરિલોગ HDL પ્રોટોટાઇપ વેરિલોગ ડિઝાઇનમાં સ્થિત છે File (.v) lpm.v માં edasynthesis ડિરેક્ટરી.
મોડ્યુલ altecc_decoder #( પેરામીટર intended_device_family = “unused”, parameter lpm_pipeline = 0, parameter width_codeword = 8, parameter width_dataword = 8, parameter lpm_type = “altecc_decoder”, parameter lpm_hint in "wputus_hire, wput a lock = "wputus_hint માં" wire clocken, input wire [width_codeword-1:0] ડેટા, આઉટપુટ વાયર err_corrected, output wire err_detected, outut wire err_fatal, આઉટપુટ વાયર [width_dataword-1:0] q); એન્ડમોડ્યુલ

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 32

પ્રતિસાદ મોકલો

7. ALTECC (ભૂલ સુધારણા કોડ: એન્કોડર/ડીકોડર) IP કોર 683490 | 2020.10.05
7.4. VHDL ઘટક ઘોષણા (ALTECC_ENCODER)
VHDL ઘટક ઘોષણા VHDL ડિઝાઇનમાં સ્થિત છે File (.vhd) altera_mf_components.vhd માં librariesvhdlaltera_mf ડિરેક્ટરી.
ઘટક altecc_encoder generic ( intended_device_family:string := “unused”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string”; UN_CDPM ”); બંદર -0 ડાઉન થી 0)); અંતિમ ઘટક;
7.5. VHDL ઘટક ઘોષણા (ALTECC_DECODER)
VHDL ઘટક ઘોષણા VHDL ડિઝાઇનમાં સ્થિત છે File (.vhd) altera_mf_components.vhd માં librariesvhdlaltera_mf ડિરેક્ટરી.
ઘટક altecc_decoder generic ( intended_device_family:string := "unused"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string"; UN_CDPM ”); બંદર : આઉટ std_logic; q:out std_logic_vector(width_dataword-0 down to 0); syn_e : out std_logic); અંતિમ ઘટક;
7.6. VHDL LIBRARY_USE ઘોષણા
જો તમે VHDL ઘટક ઘોષણાનો ઉપયોગ કરો છો તો VHDL લાઇબ્રેરી-યુઝ ઘોષણા જરૂરી નથી.
લાઇબ્રેરી altera_mf; altera_mf.altera_mf_components.all નો ઉપયોગ કરો;
7.7. એન્કોડર પોર્ટ્સ
નીચેના કોષ્ટકો ALTECC એન્કોડર IP કોર માટે ઇનપુટ અને આઉટપુટ પોર્ટની યાદી આપે છે.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 33

7. ALTECC (ભૂલ સુધારણા કોડ: એન્કોડર/ડીકોડર) IP કોર 683490 | 2020.10.05

કોષ્ટક 22. ALTECC એન્કોડર ઇનપુટ પોર્ટ્સ

પોર્ટ નામ

જરૂરી છે

વર્ણન

ડેટા[]

હા

ડેટા ઇનપુટ પોર્ટ. ઇનપુટ પોર્ટનું કદ WIDTH_DATAWORD પર આધારિત છે

પરિમાણ મૂલ્ય. ડેટા[] પોર્ટ એન્કોડ કરવા માટેનો કાચો ડેટા ધરાવે છે.

ઘડિયાળ

હા

ઘડિયાળ ઇનપુટ પોર્ટ જે એન્કોડિંગ ઓપરેશનને સિંક્રનાઇઝ કરવા માટે ઘડિયાળ સિગ્નલ પ્રદાન કરે છે.

જ્યારે LPM_PIPELINE મૂલ્ય 0 કરતા વધારે હોય ત્યારે ઘડિયાળ પોર્ટ જરૂરી છે.

ઘડિયાળ

ના

ઘડિયાળ સક્ષમ. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 1 છે.

aclr

ના

અસુમેળ સ્પષ્ટ ઇનપુટ. સક્રિય ઉચ્ચ aclr સિગ્નલનો ઉપયોગ કોઈપણ સમયે થઈ શકે છે

અસુમેળ રીતે રજીસ્ટર સાફ કરો.

કોષ્ટક 23. ALTECC એન્કોડર આઉટપુટ પોર્ટ્સ

પોર્ટનું નામ q[]

જરૂરી હા

વર્ણન
એન્કોડેડ ડેટા આઉટપુટ પોર્ટ. આઉટપુટ પોર્ટનું કદ WIDTH_CODEWORD પેરામીટર મૂલ્ય પર આધારિત છે.

7.8. ડીકોડર પોર્ટ્સ

નીચેના કોષ્ટકો ALTECC ડીકોડર IP કોર માટે ઇનપુટ અને આઉટપુટ પોર્ટની યાદી આપે છે.

કોષ્ટક 24. ALTECC ડીકોડર ઇનપુટ પોર્ટ્સ

પોર્ટ નામ

જરૂરી છે

વર્ણન

ડેટા[]

હા

ડેટા ઇનપુટ પોર્ટ. ઇનપુટ પોર્ટનું કદ WIDTH_CODEWORD પેરામીટર મૂલ્ય પર આધારિત છે.

ઘડિયાળ

હા

ઘડિયાળ ઇનપુટ પોર્ટ જે એન્કોડિંગ ઓપરેશનને સિંક્રનાઇઝ કરવા માટે ઘડિયાળ સિગ્નલ પ્રદાન કરે છે. જ્યારે LPM_PIPELINE મૂલ્ય 0 કરતા વધારે હોય ત્યારે ઘડિયાળ પોર્ટ જરૂરી છે.

ઘડિયાળ

ના

ઘડિયાળ સક્ષમ. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 1 છે.

aclr

ના

અસુમેળ સ્પષ્ટ ઇનપુટ. સક્રિય ઉચ્ચ aclr સિગ્નલનો ઉપયોગ રજિસ્ટરને અસુમેળ રીતે સાફ કરવા માટે કોઈપણ સમયે કરી શકાય છે.

કોષ્ટક 25. ALTECC ડીકોડર આઉટપુટ પોર્ટ્સ

પોર્ટનું નામ q[]

જરૂરી હા

વર્ણન
ડીકોડેડ ડેટા આઉટપુટ પોર્ટ. આઉટપુટ પોર્ટનું કદ WIDTH_DATAWORD પેરામીટર મૂલ્ય પર આધારિત છે.

err_detected હા

પ્રાપ્ત ડેટાની સ્થિતિને પ્રતિબિંબિત કરવા માટે ફ્લેગ સિગ્નલ અને મળેલી કોઈપણ ભૂલોને સ્પષ્ટ કરે છે.

err_correcte હા ડી

પ્રાપ્ત ડેટાની સ્થિતિને પ્રતિબિંબિત કરવા માટે ફ્લેગ સિગ્નલ. સિંગલ-બીટ ભૂલ મળી અને સુધારેલ સૂચવે છે. તમે ડેટાનો ઉપયોગ કરી શકો છો કારણ કે તે પહેલાથી જ સુધારેલ છે.

ભૂલ_ઘાતક

હા

પ્રાપ્ત ડેટાની સ્થિતિને પ્રતિબિંબિત કરવા માટે ફ્લેગ સિગ્નલ. મળેલી ડબલ-બીટ ભૂલ સૂચવે છે, પરંતુ સુધારેલ નથી. જો આ સિગ્નલ પર ભાર મૂકવામાં આવે તો તમારે ડેટાનો ઉપયોગ કરવો જોઈએ નહીં.

syn_e

ના

એક આઉટપુટ સિગ્નલ જે જ્યારે પણ પેરિટી પર સિંગલ-બીટ ભૂલ શોધાય ત્યારે ઉચ્ચ જશે

બિટ્સ

7.9. એન્કોડર પરિમાણો
નીચેનું કોષ્ટક ALTECC એન્કોડર IP કોર માટેના પરિમાણોને સૂચિબદ્ધ કરે છે.

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 34

પ્રતિસાદ મોકલો

7. ALTECC (ભૂલ સુધારણા કોડ: એન્કોડર/ડીકોડર) IP કોર 683490 | 2020.10.05

કોષ્ટક 26. ALTECC એન્કોડર પરિમાણો

પરિમાણ નામ

પ્રકાર

જરૂરી છે

વર્ણન

WIDTH_DATAWORD

પૂર્ણાંક હા

કાચા ડેટાની પહોળાઈનો ઉલ્લેખ કરે છે. મૂલ્યો 2 થી 64 છે. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 8 છે.

WIDTH_CODEWORD

પૂર્ણાંક હા

અનુરૂપ કોડ શબ્દની પહોળાઈનો ઉલ્લેખ કરે છે. માન્ય મૂલ્યો 6 થી 72 છે, 9, 17, 33 અને 65 સિવાય. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 13 છે.

LPM_PIPELINE

પૂર્ણાંક નં

સર્કિટ માટે પાઇપલાઇનનો ઉલ્લેખ કરે છે. મૂલ્યો 0 થી 2 છે. જો મૂલ્ય 0 છે, તો પોર્ટ નોંધાયેલા નથી. જો મૂલ્ય 1 હોય, તો આઉટપુટ પોર્ટ રજીસ્ટર થાય છે. જો મૂલ્ય 2 છે, તો ઇનપુટ અને આઉટપુટ પોર્ટ નોંધાયેલા છે. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 0 છે.

7.10. ડીકોડર પરિમાણો

નીચેનું કોષ્ટક ALTECC ડીકોડર IP કોર પરિમાણોને સૂચિબદ્ધ કરે છે.

કોષ્ટક 27. ALTECC ડીકોડર પરિમાણો

પેરામીટર નામ WIDTH_DATAWORD

પૂર્ણાંક પ્રકાર

જરૂરી છે

વર્ણન

હા

કાચા ડેટાની પહોળાઈનો ઉલ્લેખ કરે છે. મૂલ્યો 2 થી 64 છે. આ

ડિફોલ્ટ મૂલ્ય 8 છે.

WIDTH_CODEWORD

પૂર્ણાંક

હા

અનુરૂપ કોડ શબ્દની પહોળાઈનો ઉલ્લેખ કરે છે. મૂલ્યો 6 છે

72 સુધી, 9, 17, 33 અને 65 સિવાય. જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય

13 છે.

LPM_PIPELINE

પૂર્ણાંક

ના

સર્કિટનું રજિસ્ટર સ્પષ્ટ કરે છે. મૂલ્યો 0 થી 2 છે. જો

મૂલ્ય 0 છે, કોઈ રજિસ્ટર અમલમાં નથી. જો મૂલ્ય 1 છે, તો

આઉટપુટ નોંધાયેલ છે. જો મૂલ્ય 2 હોય, તો ઇનપુટ અને બંને

આઉટપુટ નોંધાયેલ છે. જો મૂલ્ય 2 કરતા વધારે હોય, તો વધારાના

વધારાના માટે આઉટપુટ પર રજિસ્ટર લાગુ કરવામાં આવે છે

વિલંબ જો અવગણવામાં આવે, તો ડિફોલ્ટ મૂલ્ય 0 છે.

એક 'syn_e' પોર્ટ બનાવો

પૂર્ણાંક

ના

syn_e પોર્ટ બનાવવા માટે આ પેરામીટર ચાલુ કરો.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 35

683490 | 2020.10.05 પ્રતિસાદ મોકલો

8. ઇન્ટેલ FPGA મલ્ટીપ્લાય એડર IP કોર

આકૃતિ 9.

Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10, and Intel Cyclone 10 GX ઉપકરણો) અથવા ALTERA_MULT_ADD (Arria V, Stratix V, અને Cyclone V ઉપકરણો) IP કોર તમને ગુણક-એડર અમલમાં મૂકવાની મંજૂરી આપે છે.

નીચેનો આંકડો Intel FPGA મલ્ટિપ્લાય એડર અથવા ALTERA_MULT_ADD IP કોર માટેના પોર્ટ્સ બતાવે છે.

Intel FPGA મલ્ટિપ્લાય એડર અથવા ALTERA_MULT_ADD પોર્ટ્સ

Intel FPGA મલ્ટીપ્લાય એડર અથવા ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] પરિણામ[]

aclr0 aclr1

સંસ્થા
ગુણક-એડર ઇનપુટ્સની જોડી સ્વીકારે છે, મૂલ્યોને એકસાથે ગુણાકાર કરે છે અને પછી અન્ય તમામ જોડીઓના ઉત્પાદનોમાં ઉમેરે છે અથવા બાદબાકી કરે છે.
જો તમામ ઇનપુટ ડેટાની પહોળાઈ 9-બિટ પહોળી અથવા નાની હોય, તો ફંક્શન ડીએસપી બ્લોકમાં 9 x 9 રૂપરેખાંકનને સપોર્ટ કરતા ઉપકરણો માટે 9 x 9 બીટ ઇનપુટ ગુણક રૂપરેખાંકનનો ઉપયોગ કરે છે. જો નહિં, તો DSP બ્લોક 18 બિટ્સ અને 18 બિટ્સ વચ્ચેની પહોળાઈ સાથે ડેટા પર પ્રક્રિયા કરવા માટે 10 × 18-બીટ ઇનપુટ મલ્ટિપ્લાયર્સનો ઉપયોગ કરે છે. જો બહુવિધ Intel FPGA મલ્ટિપ્લાય એડર અથવા ALTERA_MULT_ADD IP કોરો ડિઝાઇનમાં આવે છે, તો ફંક્શન્સ આ રીતે વિતરિત કરવામાં આવે છે

ISO 9001:2015 નોંધાયેલ

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05
શક્ય હોય તેટલા વિવિધ DSP બ્લોક્સ જેથી આ બ્લોક્સ પર રૂટીંગ વધુ લવચીક બને. ડીએસપી બ્લોક દીઠ ઓછા મલ્ટિપ્લાયર્સ બાકીના ઉપકરણના પાથને ઓછા કરીને બ્લોકમાં વધુ રૂટીંગ પસંદગીઓને મંજૂરી આપે છે.
નીચેના સિગ્નલો માટે રજિસ્ટર અને વધારાની પાઇપલાઇન રજિસ્ટર પણ ડીએસપી બ્લોકની અંદર મૂકવામાં આવે છે: · ડેટા ઇનપુટ · સહી કરેલ અથવા સહી ન કરેલ પસંદગી · ઉમેરો અથવા બાદબાકી પસંદ કરો · ગુણકના ઉત્પાદનો
આઉટપુટ પરિણામના કિસ્સામાં, પ્રથમ રજિસ્ટર ડીએસપી બ્લોકમાં મૂકવામાં આવે છે. જો કે વધારાની લેટન્સી રજીસ્ટર બ્લોકની બહાર તર્ક તત્વોમાં મૂકવામાં આવે છે. DSP બ્લોક માટે પેરિફેરલ, જેમાં ગુણકના ડેટા ઇનપુટ્સ, કંટ્રોલ સિગ્નલ ઇનપુટ્સ અને એડરના આઉટપુટનો સમાવેશ થાય છે, બાકીના ઉપકરણ સાથે વાતચીત કરવા માટે નિયમિત રૂટીંગનો ઉપયોગ કરે છે. ફંક્શનમાંના તમામ જોડાણો DSP બ્લોકની અંદર સમર્પિત રૂટીંગનો ઉપયોગ કરે છે. જ્યારે તમે ગુણકના નોંધાયેલા ઇનપુટ ડેટાને એક ગુણકમાંથી નજીકના ગુણકમાં સ્થાનાંતરિત કરવાનો વિકલ્પ પસંદ કરો છો ત્યારે આ સમર્પિત રૂટીંગમાં શિફ્ટ રજિસ્ટર ચેઇન્સનો સમાવેશ થાય છે.
Stratix V, અને Arria V ઉપકરણ શ્રેણીમાંના કોઈપણ DSP બ્લોક્સ વિશે વધુ માહિતી માટે, સાહિત્ય અને તકનીકી દસ્તાવેજીકરણ પૃષ્ઠ પર સંબંધિત હેન્ડબુકના DSP બ્લોક્સ પ્રકરણનો સંદર્ભ લો.
સંબંધિત માહિતી AN 306: FPGA ઉપકરણોમાં મલ્ટિપ્લાયર્સનું અમલીકરણ
Intel FPGA ઉપકરણોમાં DSP અને મેમરી બ્લોક્સનો ઉપયોગ કરીને મલ્ટિપ્લાયર્સ લાગુ કરવા વિશે વધુ માહિતી પ્રદાન કરે છે.
8.1. લક્ષણો
Intel FPGA મલ્ટિપ્લાય એડર અથવા ALTERA_MULT_ADD IP કોર નીચેની સુવિધાઓ પ્રદાન કરે છે: · બે જટિલના ગુણાકારની કામગીરી કરવા માટે ગુણક જનરેટ કરે છે
સંખ્યાઓ નોંધ: જ્યારે મૂળ આધારભૂત કદ કરતા મોટા ગુણક બનાવતા હોય ત્યારે ત્યાં હોઈ શકે છે/
ડીએસપી બ્લોક્સના કેસ્કેડીંગના પરિણામે કામગીરીની અસર થશે. · 1 256 બિટ્સની ડેટા પહોળાઈને સપોર્ટ કરે છે · સહી કરેલ અને સહી વિનાના ડેટા પ્રતિનિધિત્વ ફોર્મેટને સમર્થન આપે છે · રૂપરેખાંકિત ઇનપુટ લેટન્સી સાથે પાઇપલાઇનિંગને સપોર્ટ કરે છે · સાઇન કરેલ અને અનસાઇન કરેલ ડેટા સપોર્ટ વચ્ચે ગતિશીલ રીતે સ્વિચ કરવા માટેનો વિકલ્પ પૂરો પાડે છે · ગતિશીલ રીતે સ્વીચ કરવા માટે વિકલ્પ પૂરો પાડે છે. વૈકલ્પિક અસિંક્રોનસ અને સિંક્રનસ ક્લિયર અને ઘડિયાળ ઇનપુટ પોર્ટને સક્ષમ કરે છે · સિસ્ટોલિક વિલંબ રજિસ્ટર મોડને સપોર્ટ કરે છે · ગુણક દીઠ 8 પ્રી-લોડ ગુણાંક સાથે પ્રી-એડરને સપોર્ટ કરે છે · સંચયક પ્રતિસાદને પૂરક બનાવવા માટે પ્રી-લોડ કોન્સ્ટન્ટને સપોર્ટ કરે છે

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 37

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

8.1.1. પ્રી-એડર
પ્રી-એડર સાથે, ઉમેરાઓ અથવા બાદબાકી ગુણકને ફીડ કરતા પહેલા કરવામાં આવે છે.
પાંચ પ્રી-એડર મોડ્સ છે: · સરળ મોડ · ગુણાંક મોડ · ઇનપુટ મોડ · સ્ક્વેર મોડ · કોન્સ્ટન્ટ મોડ

નોંધ:

જ્યારે પ્રી-એડરનો ઉપયોગ કરવામાં આવે છે (પ્રી-એડર ગુણાંક/ઇનપુટ/સ્ક્વેર મોડ), ગુણક માટેના તમામ ડેટા ઇનપુટ્સમાં સમાન ઘડિયાળ સેટિંગ હોવી આવશ્યક છે.

8.1.1.1. પ્રી-એડર સિમ્પલ મોડ

આ મોડમાં, બંને ઓપરેન્ડ્સ ઇનપુટ પોર્ટ્સમાંથી મેળવે છે અને પ્રી-એડરનો ઉપયોગ અથવા બાયપાસ થતો નથી. આ ડિફૉલ્ટ મોડ છે.

આકૃતિ 10. પ્રી-એડર સિમ્પલ મોડ
a0 b0

Mult0

પરિણામ

8.1.1.2. પ્રી-એડર ગુણાંક મોડ
આ મોડમાં, એક ગુણક ઓપરેન્ડ પ્રી-એડરમાંથી મેળવે છે, અને અન્ય ઓપરેન્ડ આંતરિક ગુણાંક સંગ્રહમાંથી મેળવે છે. ગુણાંક સંગ્રહ 8 પ્રીસેટ સ્થિરાંકો સુધી પરવાનગી આપે છે. ગુણાંક પસંદગી સિગ્નલો કોફસેલ છે[0..3].
આ સ્થિતિ નીચેના સમીકરણમાં દર્શાવવામાં આવી છે.

નીચેના ગુણકનો પ્રી-એડર ગુણાંક મોડ બતાવે છે.

આકૃતિ 11. પ્રી-એડર ગુણાંક મોડ

પ્રીડર

Mult0

+/-

પરિણામ

coefsel0 coef

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 38

પ્રતિસાદ મોકલો

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05
8.1.1.3. પ્રી-એડર ઇનપુટ મોડ આ મોડમાં, એક ગુણક ઓપરેન્ડ પ્રી-એડરમાંથી મેળવે છે, અને અન્ય ઓપરેન્ડ ડેટાક[] ઇનપુટ પોર્ટમાંથી મેળવે છે. આ સ્થિતિ નીચેના સમીકરણમાં દર્શાવવામાં આવી છે.

નીચેના ગુણકનો પ્રી-એડર ઇનપુટ મોડ બતાવે છે.

આકૃતિ 12. પ્રી-એડર ઇનપુટ મોડ
a0 b0

Mult0

+/-

પરિણામ

8.1.1.4. પ્રી-એડર સ્ક્વેર મોડ આ મોડ નીચેના સમીકરણમાં વ્યક્ત થયેલ છે.

નીચેના બે ગુણકનો પ્રી-એડર સ્ક્વેર મોડ બતાવે છે.

આકૃતિ 13. પ્રી-એડર સ્ક્વેર મોડ
a0 b0

Mult0

+/-

પરિણામ

8.1.1.5. પ્રી-એડર કોન્સ્ટન્ટ મોડ
આ મોડમાં, એક ગુણક ઓપરેન્ડ ઇનપુટ પોર્ટમાંથી મેળવે છે, અને અન્ય ઓપરેન્ડ આંતરિક ગુણાંક સંગ્રહમાંથી મેળવે છે. ગુણાંક સંગ્રહ 8 પ્રીસેટ સ્થિરાંકો સુધી પરવાનગી આપે છે. ગુણાંક પસંદગી સિગ્નલો કોફસેલ છે[0..3].
આ સ્થિતિ નીચેના સમીકરણમાં દર્શાવવામાં આવી છે.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 39

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

નીચેનો આંકડો ગુણકનો પ્રી-એડર કોન્સ્ટન્ટ મોડ બતાવે છે.

આકૃતિ 14. પ્રી-એડર કોન્સ્ટન્ટ મોડ
a0

Mult0

પરિણામ

coefsel0
coef
8.1.2. સિસ્ટોલિક વિલંબ રજીસ્ટર
સિસ્ટોલિક આર્કિટેક્ચરમાં, ઇનપુટ ડેટાને ડેટા બફર તરીકે કામ કરતા રજિસ્ટરના કાસ્કેડમાં ખવડાવવામાં આવે છે. દરેક રજીસ્ટર ઇનપુટ s પહોંચાડે છેample એક ગુણક પર જ્યાં તેને સંબંધિત ગુણાંક દ્વારા ગુણાકાર કરવામાં આવે છે. ચેઇન એડર અંતિમ પરિણામ બનાવવા માટે ગુણાકારમાંથી ધીમે ધીમે સંયુક્ત પરિણામો અને ચેઇનિન[] ઇનપુટ પોર્ટમાંથી અગાઉ નોંધાયેલા પરિણામને સંગ્રહિત કરે છે. દરેક ગુણાકાર-ઉમેરો ઘટક એક ચક્રથી વિલંબિત થવો જોઈએ જેથી જ્યારે એકસાથે ઉમેરવામાં આવે ત્યારે પરિણામો યોગ્ય રીતે સમન્વયિત થાય. દરેક ક્રમિક વિલંબનો ઉપયોગ ગુણાંક મેમરી અને તેમના સંબંધિત ગુણાકાર-ઉમેરો ઘટકોના ડેટા બફર બંનેને સંબોધવા માટે થાય છે. માજી માટેample, બીજા ગુણાકાર ઉમેરો તત્વ માટે એક વિલંબ, ત્રીજા ગુણાકાર ઉમેરો તત્વ માટે બે વિલંબ, અને તેથી વધુ.
આકૃતિ 15. સિસ્ટોલિક રજિસ્ટર
સિસ્ટોલિક રજિસ્ટર

x(t) c(0)

એસ-1

c(1)

એસ-1

c(2)

એસ-1

c(N-1)

એસ-1

S -1 y(t)

x(t) ઇનપુટ s ના સતત પ્રવાહમાંથી પરિણામો રજૂ કરે છેampલેસ અને વાય(ટી)
ઇનપુટ s ના સમૂહનો સરવાળો રજૂ કરે છેamples, અને સમય જતાં, તેમના દ્વારા ગુણાકાર
સંબંધિત ગુણાંક. ઇનપુટ અને આઉટપુટ બંને પરિણામો ડાબેથી જમણે વહે છે. c(0) થી c(N-1) ગુણાંક દર્શાવે છે. સિસ્ટોલિક વિલંબ રજીસ્ટર S-1 દ્વારા સૂચવવામાં આવે છે, જ્યારે 1 એક ઘડિયાળ વિલંબ દર્શાવે છે. સિસ્ટોલિક વિલંબ રજિસ્ટર્સ પર ઉમેરવામાં આવે છે
પાઇપલાઇનિંગ માટેના ઇનપુટ્સ અને આઉટપુટ એવી રીતે કે જેમાંથી પરિણામોની ખાતરી કરે છે
ગુણક ઓપરેન્ડ અને સંચિત રકમ સુમેળમાં રહે છે. આ પ્રક્રિયા તત્વ
એક સર્કિટ બનાવવા માટે નકલ કરવામાં આવે છે જે ફિલ્ટરિંગ કાર્યની ગણતરી કરે છે. આ કાર્ય છે
નીચેના સમીકરણમાં વ્યક્ત.

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 40

પ્રતિસાદ મોકલો

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

N એ સંચયકમાં દાખલ થયેલા ડેટાના ચક્રની સંખ્યા રજૂ કરે છે, y(t) એ t સમયે આઉટપુટનું પ્રતિનિધિત્વ કરે છે, A(t) એ t સમયે ઇનપુટનું પ્રતિનિધિત્વ કરે છે, અને B(i) ગુણાંક છે. સમીકરણમાં t અને i સમયના ચોક્કસ ત્વરિતને અનુરૂપ છે, તેથી આઉટપુટ s ની ગણતરી કરવા માટેample y(t) સમયે t, ઇનપુટ sનું જૂથampસમયના N વિવિધ બિંદુઓ પર લેસ, અથવા A(n), A(n-1), A(n-2), … A(n-N+1) જરૂરી છે. N ઇનપુટ s નું જૂથamples ને N ગુણાંક દ્વારા ગુણાકાર કરવામાં આવે છે અને અંતિમ પરિણામ y બનાવવા માટે એકસાથે સરવાળો કરવામાં આવે છે.
સિસ્ટોલિક રજીસ્ટર આર્કિટેક્ચર માત્ર સરવાળા-ઓફ-2 અને સરવાળા-4 મોડ્સ માટે જ ઉપલબ્ધ છે. બંને સિસ્ટોલિક રજિસ્ટર આર્કિટેક્ચર મોડ્સ માટે, પ્રથમ ચેઇનિન સિગ્નલને 0 સાથે જોડવાની જરૂર છે.
નીચેનો આંકડો 2 ગુણકનું સિસ્ટોલિક વિલંબ રજીસ્ટર અમલીકરણ દર્શાવે છે.
આકૃતિ 16. 2 મલ્ટિપ્લાયર્સનું સિસ્ટોલિક વિલંબ રજીસ્ટર અમલીકરણ
સાંકળ

Mult0

+/-

Mult1

+/-

પરિણામ
બે ગુણકનો સરવાળો નીચેના સમીકરણમાં દર્શાવવામાં આવ્યો છે.
નીચેનો આંકડો 4 ગુણકનું સિસ્ટોલિક વિલંબ રજીસ્ટર અમલીકરણ દર્શાવે છે.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 41

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

આકૃતિ 17. 4 મલ્ટિપ્લાયર્સનું સિસ્ટોલિક વિલંબ રજીસ્ટર અમલીકરણ
સાંકળ

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

પરિણામ
ચાર ગુણકનો સરવાળો નીચેના સમીકરણમાં દર્શાવવામાં આવ્યો છે. આકૃતિ 18. 4 ગુણકનો સરવાળો
નીચેનામાં એડવાનની યાદી છેtagસિસ્ટોલિક રજિસ્ટર અમલીકરણની બાબતો: · ડીએસપી સંસાધન વપરાશ ઘટાડે છે · ચેઇન એડર સ્ટ્રક્ચરનો ઉપયોગ કરીને ડીએસપી બ્લોકમાં કાર્યક્ષમ મેપિંગને સક્ષમ કરે છે

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 42

પ્રતિસાદ મોકલો

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

8.1.3. પ્રી-લોડ કોન્સ્ટન્ટ
પ્રી-લોડ કોન્સ્ટન્ટ એક્યુમ્યુલેટર ઓપરેન્ડને નિયંત્રિત કરે છે અને સંચયક પ્રતિસાદને પૂરક બનાવે છે. માન્ય LOADCONST_VALUE શ્રેણી 0 થી છે. સ્થિર મૂલ્ય 64N ની બરાબર છે, જ્યાં N = LOADCONST_VALUE. જ્યારે LOADCONST_VALUE 2 પર સેટ હોય, ત્યારે સ્થિર મૂલ્ય 64 ની બરાબર હોય છે. આ ફંક્શનનો ઉપયોગ પક્ષપાતી રાઉન્ડિંગ તરીકે થઈ શકે છે.
નીચેનો આંકડો પ્રી-લોડ સતત અમલીકરણ બતાવે છે.
આકૃતિ 19. પ્રી-લોડ કોન્સ્ટન્ટ

સંચયક પ્રતિસાદ

સતત

Mult0

+/-

Mult1

+/b1

પરિણામ

accum_sload sload_accum

અન્ય ગુણક અમલીકરણ માટે નીચેના IP કોરોનો સંદર્ભ લો: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. ડબલ એક્યુમ્યુલેટર
ડબલ એક્યુમ્યુલેટર ફીચર એક્યુમ્યુલેટર ફીડબેક પાથમાં વધારાનું રજીસ્ટર ઉમેરે છે. ડબલ એક્યુમ્યુલેટર રજિસ્ટર આઉટપુટ રજિસ્ટરને અનુસરે છે, જેમાં ઘડિયાળ, ઘડિયાળ સક્ષમ અને એસીએલઆરનો સમાવેશ થાય છે. વધારાના એક્યુમ્યુલેટર રજિસ્ટર એક ચક્રના વિલંબ સાથે પરિણામ આપે છે. આ સુવિધા તમને સમાન સંસાધન ગણતરી સાથે બે સંચયક ચેનલો ધરાવવા માટે સક્ષમ કરે છે.
નીચેનો આંકડો ડબલ એક્યુમ્યુલેટર અમલીકરણ બતાવે છે.

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 43

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

આકૃતિ 20. ડબલ એક્યુમ્યુલેટર

Dou ble Accu muulator રજિસ્ટર

Accu મ્યુલેટર ફીડબે સી.કે

Mult0

+/-

Mult1

+/b1

આઉટપુટ પરિણામ આઉટપુટ રજીસ્ટર

8.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ
તમે Intel FPGA મલ્ટિપ્લાય એડર અથવા ALTERA_MULT_ADD વેરિલોગ HDL પ્રોટોટાઇપ શોધી શકો છો file (altera_mult_add_rtl.v) માં પુસ્તકાલયો મેગાફંક્શન્સ ડિરેક્ટરી.
8.3. VHDL ઘટક ઘોષણા
VHDL ઘટક ઘોષણા altera_lnsim_components.vhd માં સ્થિત છે librariesvhdl altera_lnsim ડિરેક્ટરી.
8.4. VHDL LIBRARY_USE ઘોષણા
જો તમે VHDL ઘટક ઘોષણાનો ઉપયોગ કરો છો તો VHDL લાઇબ્રેરી-યુઝ ઘોષણા જરૂરી નથી.
લાઇબ્રેરી altera_mf; altera_mf.altera_mf_components.all નો ઉપયોગ કરો;

8.5. સંકેતો

નીચેના કોષ્ટકો મલ્ટીપ્લાય એડર Intel FPGA IPor ALTERA_MULT_ADD IP કોરના ઇનપુટ અને આઉટપુટ સિગ્નલોની યાદી આપે છે.

કોષ્ટક 28. એડર ઇન્ટેલ FPGA IPor ALTERA_MULT_ADD ઇનપુટ સિગ્નલનો ગુણાકાર કરો

સિગ્નલ

જરૂરી છે

વર્ણન

dataa_0[]/dataa_1[]/

હા

dataa_2[]/dataa_3[]

ગુણકમાં ડેટા ઇનપુટ. ઇનપુટ પોર્ટ [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] પહોળો
ચાલુ રાખ્યું…

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 44

પ્રતિસાદ મોકલો

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

સિગ્નલ datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] ઘડિયાળ[1:0] aclr[1:0] sclr[1:0] ena [1:0] સંકેત
ચિહ્ન
scanina[] accum_sload

જરૂરી હા ના
ના ના ના ના ના ના
ના
ના ના

વર્ણન
આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલો માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ સિગ્નલોને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રસારિત થાય છે.
ગુણકમાં ડેટા ઇનપુટ. ઇનપુટ સિગ્નલ [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] પહોળું આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલો માટે અનિશ્ચિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ સિગ્નલોને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
ગુણકમાં ડેટા ઇનપુટ. ઇનપુટ સિગ્નલ [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] વાઇડ આ સિગ્નલોને સક્ષમ કરવા માટે સિલેક્ટ પ્રીડર મોડ પેરામીટર માટે INPUT પસંદ કરો. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલો માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ સિગ્નલોને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
સંબંધિત રજિસ્ટરમાં ઘડિયાળ ઇનપુટ પોર્ટ. આ સિગ્નલનો ઉપયોગ IP કોરમાં કોઈપણ રજિસ્ટર દ્વારા કરી શકાય છે. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલો માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ સિગ્નલોને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
અનુરૂપ રજિસ્ટરમાં અસુમેળ સ્પષ્ટ ઇનપુટ. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલો માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ સિગ્નલોને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
અનુરૂપ રજિસ્ટરમાં સિંક્રનસ સ્પષ્ટ ઇનપુટ. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલો માટે અનિશ્ચિત ઇનપુટ મૂલ્ય Xને સપોર્ટ કરે છે. જ્યારે તમે આ સિગ્નલોને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે
અનુરૂપ રજિસ્ટરમાં સિગ્નલ ઇનપુટ સક્ષમ કરો. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલો માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ સિગ્નલોને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
ગુણક ઇનપુટ A ની સંખ્યાત્મક રજૂઆતને સ્પષ્ટ કરે છે. જો સિગ્નલ સિગ્નલ વધારે હોય, તો ગુણક ગુણક ઇનપુટ A સિગ્નલને સહી કરેલ સંખ્યા તરીકે ગણે છે. જો સિગ્નલ સિગ્નલ ઓછું હોય, તો ગુણાકાર ગુણક ઇનપુટ A સિગ્નલને સહી વિનાની સંખ્યા તરીકે ગણે છે. આ સિગ્નલને સક્ષમ કરવા માટે મલ્ટિપ્લાયર્સ A ઇનપુટ્સ પેરામીટર માટે પ્રતિનિધિત્વ ફોર્મેટ શું છે તે માટે વેરિયેબલ પસંદ કરો. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલ માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ ઇનપુટને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
ગુણક ઇનપુટ B સિગ્નલની સંખ્યાત્મક રજૂઆતનો ઉલ્લેખ કરે છે. જો સાઇનબ સિગ્નલ ઊંચું હોય, તો ગુણક ગુણક ઇનપુટ B સિગ્નલને સહી કરેલ બેના પૂરક નંબર તરીકે ગણે છે. જો સાઈનબ સિગ્નલ ઓછો હોય, તો ગુણક ઈનપુટ બી સિગ્નલને સહી વગરની સંખ્યા તરીકે ગણે છે. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલ માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ ઇનપુટને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
સ્કેન ચેઇન A માટે ઇનપુટ. ઇનપુટ સિગ્નલ [WIDTH_A – 1, … 0] પહોળું. જ્યારે INPUT_SOURCE_A પરિમાણ SCANA નું મૂલ્ય ધરાવે છે, ત્યારે સ્કેનીના[] સિગ્નલ જરૂરી છે.
સંચયક મૂલ્ય સ્થિર છે કે કેમ તે ગતિશીલ રીતે સ્પષ્ટ કરે છે. જો accum_sload સિગ્નલ ઓછું હોય, તો ગુણક આઉટપુટ એક્યુમ્યુલેટરમાં લોડ થાય છે. accum_sload અને sload_accum નો એક સાથે ઉપયોગ કરશો નહીં.
ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 45

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

સિગ્નલ sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

જરૂરી નં
ના ના
ના
ના ના ના ના ના

વર્ણન
આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલ માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ ઇનપુટને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
સંચયક મૂલ્ય સ્થિર છે કે કેમ તે ગતિશીલ રીતે સ્પષ્ટ કરે છે. જો sload_accum સિગ્નલ ઊંચું હોય, તો ગુણક આઉટપુટ સંચયકમાં લોડ થાય છે. accum_sload અને sload_accum નો એક સાથે ઉપયોગ કરશો નહીં. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલ માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ ઇનપુટને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
અગાઉના s થી ઉમેરનાર પરિણામ ઇનપુટ બસtagઇ. ઇનપુટ સિગ્નલ [WIDTH_CHAININ – 1, … 0] પહોળું.
ગુણાકારની પ્રથમ જોડીમાંથી આઉટપુટમાં સરવાળો અથવા બાદબાકી કરો. મલ્ટિપ્લાયર્સની પ્રથમ જોડીમાંથી આઉટપુટ ઉમેરવા માટે addnsub1 સિગ્નલમાં 1 ઇનપુટ કરો. ગુણાકારની પ્રથમ જોડીમાંથી આઉટપુટને બાદ કરવા માટે addnsub0 સિગ્નલમાં 1 ઇનપુટ કરો. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલ માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ ઇનપુટને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
ગુણાકારની પ્રથમ જોડીમાંથી આઉટપુટમાં સરવાળો અથવા બાદબાકી કરો. ગુણકની બીજી જોડીમાંથી આઉટપુટ ઉમેરવા માટે addnsub1 સિગ્નલમાં 3 ઇનપુટ કરો. ગુણકની પ્રથમ જોડીમાંથી આઉટપુટને બાદ કરવા માટે addnsub0 સિગ્નલમાં 3 ઇનપુટ કરો. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલ માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ ઇનપુટને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
પ્રથમ ગુણક માટે ગુણાંક ઇનપુટ સિગ્નલ[0:3]. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલ માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ ઇનપુટને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
બીજા ગુણક માટે ગુણાંક ઇનપુટ સિગ્નલ[0:3]. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલ માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ ઇનપુટને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
ત્રીજા ગુણક માટે ગુણાંક ઇનપુટ સિગ્નલ[0:3]. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલ માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ ઇનપુટને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.
ગુણાંક ઇનપુટ સિગ્નલ [0:3] ચોથા ગુણક માટે. આ IP માટેનું સિમ્યુલેશન મોડલ આ સિગ્નલ માટે અનિર્ધારિત ઇનપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે આ ઇનપુટને X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આઉટપુટ સિગ્નલો પર પ્રચારિત થાય છે.

કોષ્ટક 29. એડર ઇન્ટેલ એફપીજીએ આઇપી આઉટપુટ સિગ્નલનો ગુણાકાર કરો

સિગ્નલ

જરૂરી છે

વર્ણન

પરિણામ []

હા

ગુણક આઉટપુટ સિગ્નલ. આઉટપુટ સિગ્નલ [WIDTH_RESULT – 1 … 0] પહોળું

આ IP માટેનું સિમ્યુલેશન મોડલ અનિર્ધારિત આઉટપુટ મૂલ્ય (X) ને સપોર્ટ કરે છે. જ્યારે તમે ઇનપુટ તરીકે X મૂલ્ય પ્રદાન કરો છો, ત્યારે X મૂલ્ય આ સિગ્નલ પર પ્રચારિત થાય છે.

સ્કેનાઉટા []

ના

સ્કેન ચેઈન A. આઉટપુટ સિગ્નલ [WIDTH_A – 1..0] પહોળું.

ગુણકની સંખ્યા માટે 2 થી વધુ પસંદ કરો અને આ સિગ્નલને સક્ષમ કરવા માટે પેરામીટર સાથે જોડાયેલ ગુણકનું ઇનપુટ A શું છે તે માટે સ્કેન ચેઇન ઇનપુટ પસંદ કરો.

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 46

પ્રતિસાદ મોકલો

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

8.6. પરિમાણો

8.6.1. સામાન્ય ટૅબ

કોષ્ટક 30. સામાન્ય ટૅબ

પરિમાણ

IP જનરેટેડ પેરામીટર

મૂલ્ય

ગુણકની સંખ્યા કેટલી છે?

સંખ્યા_ઓફ_મી 1 – 4 અલ્ટિપ્લાયર્સ

A width_a ઇનપુટ બસો કેટલી પહોળી હોવી જોઈએ?

1 - 256

B width_b ઇનપુટ બસો કેટલી પહોળી હોવી જોઈએ?

1 - 256

'પરિણામ' આઉટપુટ બસ કેટલી પહોળી હોવી જોઈએ?

પહોળાઈ_પરિણામ

1 - 256

દરેક ઘડિયાળ માટે એક સંકળાયેલ ઘડિયાળ સક્ષમ બનાવો

gui_associate On d_clock_enbl Off e

8.6.2. વધારાના મોડ્સ ટેબ

કોષ્ટક 31. વધારાના મોડ્સ ટેબ

પરિમાણ

IP જનરેટેડ પેરામીટર

મૂલ્ય

આઉટપુટ રૂપરેખાંકન

એડર યુનિટનું રજીસ્ટર આઉટપુટ

gui_output_re ચાલુ

નોંધણી

બંધ

ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_output_re gister_clock

ઘડિયાળ0 ઘડિયાળ1 ઘડિયાળ2

અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

gui_output_re gister_aclr

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

gui_output_re gister_sclr

કોઈ નહીં SCLR0 SCLR1

ઍડર ઑપરેશન

ગુણકની પ્રથમ જોડીના આઉટપુટ પર કયું ઓપરેશન કરવું જોઈએ?

gui_મલ્ટીપ્લાયર 1_દિશા

ઉમેરો, સબ, વેરિયેબલ

ડિફૉલ્ટ મૂલ્ય 1
16

વર્ણન
એકસાથે ઉમેરવાના ગુણકની સંખ્યા. મૂલ્યો 1 થી 4 સુધી છે. ડેટા[] પોર્ટની પહોળાઈનો ઉલ્લેખ કરો.

ડેટાબ[] પોર્ટની પહોળાઈ સ્પષ્ટ કરો.

પરિણામ[] પોર્ટની પહોળાઈ સ્પષ્ટ કરો.

બંધ

ઘડિયાળ સક્ષમ બનાવવા માટે આ વિકલ્પ પસંદ કરો

દરેક ઘડિયાળ માટે.

ડિફૉલ્ટ મૂલ્ય

વર્ણન

બંધ ઘડિયાળ0
કોઈ નહીં

એડર મોડ્યુલના આઉટપુટ રજીસ્ટરને સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો.
આઉટપુટ રજીસ્ટર માટે ઘડિયાળ સ્ત્રોતને સક્ષમ અને સ્પષ્ટ કરવા માટે Clock0 , Clock1 અથવા Clock2 પસંદ કરો. આ પેરામીટરને સક્ષમ કરવા માટે તમારે એડર યુનિટનું રજીસ્ટર આઉટપુટ પસંદ કરવું આવશ્યક છે.
એડર આઉટપુટ રજીસ્ટર માટે અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પેરામીટરને સક્ષમ કરવા માટે તમારે એડર યુનિટનું રજીસ્ટર આઉટપુટ પસંદ કરવું આવશ્યક છે.
ઍડર આઉટપુટ રજિસ્ટર માટે સિંક્રનસ ક્લિયર સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પેરામીટરને સક્ષમ કરવા માટે તમારે એડર યુનિટનું રજીસ્ટર આઉટપુટ પસંદ કરવું આવશ્યક છે.

ઉમેરો

પ્રથમ અને બીજા ગુણક વચ્ચેના આઉટપુટ માટે કરવા માટે સરવાળો અથવા બાદબાકીની ક્રિયા પસંદ કરો.
વધારાની કામગીરી કરવા માટે ADD પસંદ કરો.
બાદબાકીની કામગીરી કરવા માટે SUB પસંદ કરો.
ગતિશીલ ઉમેરણ/બાદબાકી નિયંત્રણ માટે addnsub1 પોર્ટનો ઉપયોગ કરવા માટે વેરિયેબલ પસંદ કરો.
ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 47

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

પરિમાણ

IP જનરેટેડ પેરામીટર

મૂલ્ય

'addnsub1' ઇનપુટ રજીસ્ટર કરો

gui_addnsub_ પર ગુણક_રેગ ઓફ ister1

ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_addnsub_ multiplier_reg ister1_clock

ઘડિયાળ0 ઘડિયાળ1 ઘડિયાળ2

અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

gui_addnsub_ multiplier_aclr 1

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

gui_addnsub_ multiplier_sclr 1

કોઈ નહીં SCLR0 SCLR1

ગુણકની બીજી જોડીના આઉટપુટ પર કયું ઓપરેશન કરવું જોઈએ?

gui_મલ્ટીપ્લાયર 3_દિશા

ઉમેરો, સબ, વેરિયેબલ

'addnsub3' ઇનપુટ રજીસ્ટર કરો

gui_addnsub_ પર ગુણક_રેગ ઓફ ister3

ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_addnsub_ multiplier_reg ister3_clock

ઘડિયાળ0 ઘડિયાળ1 ઘડિયાળ2

ડિફૉલ્ટ મૂલ્ય
બંધ ઘડિયાળ0 કોઈ નહીં કોઈ ઉમેરો
બંધ ઘડિયાળ0

વર્ણન
જ્યારે VARIABLE મૂલ્ય પસંદ કરવામાં આવે છે: · માટે addnsub1 સિગ્નલને હાઇ પર ચલાવો
વધારાની કામગીરી. · માટે addnsub1 સિગ્નલને નીચા પર ચલાવો
બાદબાકી કામગીરી. આ પરિમાણને સક્ષમ કરવા માટે તમારે બે કરતાં વધુ ગુણક પસંદ કરવું આવશ્યક છે.
addnsub1 પોર્ટ માટે ઇનપુટ રજીસ્ટર સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો. આ પરિમાણને સક્ષમ કરવા માટે તમારે મલ્ટિપ્લાયર્સની પ્રથમ જોડીના આઉટપુટ પર શું ઑપરેશન કરવું જોઈએ તે માટે તમારે વેરિયેબલ પસંદ કરવું આવશ્યક છે.
addnsub0 રજિસ્ટર માટે ઇનપુટ ઘડિયાળ સિગ્નલનો ઉલ્લેખ કરવા માટે Clock1 , Clock2 અથવા Clock1 પસંદ કરો. આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર 'addnsub1' ઇનપુટ પસંદ કરવું આવશ્યક છે.
addnsub1 રજિસ્ટર માટે અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર 'addnsub1' ઇનપુટ પસંદ કરવું આવશ્યક છે.
addnsub1 રજિસ્ટર માટે સિંક્રનસ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર 'addnsub1' ઇનપુટ પસંદ કરવું આવશ્યક છે.
ત્રીજા અને ચોથા ગુણક વચ્ચેના આઉટપુટ માટે કરવા માટે સરવાળો અથવા બાદબાકીની ક્રિયા પસંદ કરો. ઉમેરણ કરવા માટે ADD પસંદ કરો
કામગીરી બાદબાકી કરવા માટે SUB પસંદ કરો
કામગીરી addnsub1 નો ઉપયોગ કરવા માટે વેરિયેબલ પસંદ કરો
ગતિશીલ ઉમેરણ/બાદબાકી નિયંત્રણ માટે પોર્ટ. જ્યારે વેરિયેબલ મૂલ્ય પસંદ કરવામાં આવે છે: · વધારાની કામગીરી માટે addnsub1 સિગ્નલને ઉચ્ચ પર ચલાવો. બાદબાકીની કામગીરી માટે addnsub1 સિગ્નલને નીચા પર લઈ જાઓ. તમારે ગુણકની સંખ્યા શું છે તે માટે મૂલ્ય 4 પસંદ કરવું આવશ્યક છે? આ પરિમાણને સક્ષમ કરવા માટે.
addnsub3 સિગ્નલ માટે ઇનપુટ રજિસ્ટર સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો. આ પરિમાણને સક્ષમ કરવા માટે ગુણકની બીજી જોડીના આઉટપુટ પર શું ઓપરેશન કરવું જોઈએ તે માટે તમારે વેરિયેબલ પસંદ કરવું આવશ્યક છે.
addnsub0 રજિસ્ટર માટે ઇનપુટ ઘડિયાળ સિગ્નલ સ્પષ્ટ કરવા માટે Clock1 , Clock2 અથવા Clock3 પસંદ કરો. આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર 'addnsub3' ઇનપુટ પસંદ કરવું આવશ્યક છે.
ચાલુ રાખ્યું…

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 48

પ્રતિસાદ મોકલો

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

પરિમાણ
અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

IP જનરેટેડ પેરામીટર

મૂલ્ય

gui_addnsub_ multiplier_aclr 3

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

gui_addnsub_ multiplier_sclr 3

કોઈ નહીં SCLR0 SCLR1

પોલેરિટી સક્ષમ `ઉપયોગ_સબડ'

gui_use_subn ચાલુ

ઉમેરો

બંધ

8.6.3. મલ્ટિપ્લાયર્સ ટૅબ

કોષ્ટક 32. મલ્ટિપ્લાયર્સ ટેબ

પરિમાણ

IP જનરેટેડ પેરામીટર

મૂલ્ય

શું છે

gui_પ્રતિનિધિ

પ્રતિનિધિત્વ ફોર્મેટ ation_a

મલ્ટિપ્લાયર્સ A ઇનપુટ્સ માટે?

સહી કરેલ, સહી ન કરેલ, ચલ

રજીસ્ટર `સિગ્ના' ઇનપુટ

gui_register_s ચાલુ

ઇગ્ના

બંધ

ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_register_s igna_clock

ઘડિયાળ0 ઘડિયાળ1 ઘડિયાળ2

અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

gui_register_s igna_aclr

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

gui_register_s igna_sclr

કોઈ નહીં SCLR0 SCLR1

શું છે

gui_પ્રતિનિધિ

પ્રતિનિધિત્વ ફોર્મેટ ation_b

મલ્ટિપ્લાયર્સ બી ઇનપુટ્સ માટે?

સહી કરેલ, સહી ન કરેલ, ચલ

`signb' ઇનપુટ રજીસ્ટર કરો

gui_register_s ચાલુ

ignb

બંધ

ડિફૉલ્ટ મૂલ્ય NONE
કોઈ નહીં

વર્ણન
addnsub3 રજિસ્ટર માટે અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર 'addnsub3' ઇનપુટ પસંદ કરવું આવશ્યક છે.
addnsub3 રજીસ્ટર માટે સિંક્રનસ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર 'addnsub3' ઇનપુટ પસંદ કરવું આવશ્યક છે.

બંધ

ફંક્શનને રિવર્સ કરવા માટે આ વિકલ્પ પસંદ કરો

addnsub ઇનપુટ પોર્ટનું.

બાદબાકીની કામગીરી માટે addnsub ને ઉચ્ચ પર ચલાવો.

વધારાની કામગીરી માટે addnsub ને નીચા પર ચલાવો.

ડિફૉલ્ટ મૂલ્ય

વર્ણન

અનસાઇન કરેલ ગુણક A ઇનપુટ માટે પ્રતિનિધિત્વ ફોર્મેટનો ઉલ્લેખ કરો.

બંધ

સંકેતને સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો

નોંધણી કરો.

તમારે મલ્ટિપ્લાયર્સ A ઇનપુટ્સ માટે પ્રતિનિધિત્વ ફોર્મેટ શું છે તે માટે વેરિયેબલ મૂલ્ય પસંદ કરવું આવશ્યક છે? આ વિકલ્પને સક્ષમ કરવા માટેનું પરિમાણ.

ઘડિયાળ0

સિગ્ના રજિસ્ટર માટે ઇનપુટ ઘડિયાળ સિગ્નલ સક્ષમ અને સ્પષ્ટ કરવા માટે Clock0 , Clock1 અથવા Clock2 પસંદ કરો.
આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર `સિગ્ના' ઇનપુટ પસંદ કરવું આવશ્યક છે.

કોઈ નહીં

સિગ્ના રજિસ્ટર માટે અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે.
આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર `સિગ્ના' ઇનપુટ પસંદ કરવું આવશ્યક છે.

કોઈ નહીં

સિગ્ના રજિસ્ટર માટે સિંક્રનસ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે.
આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર `સિગ્ના' ઇનપુટ પસંદ કરવું આવશ્યક છે.

અનસાઇન કરેલ ગુણક B ઇનપુટ માટે પ્રતિનિધિત્વ ફોર્મેટનો ઉલ્લેખ કરો.

બંધ

સાઇનબને સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો

નોંધણી કરો.

ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 49

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

પરિમાણ

IP જનરેટેડ પેરામીટર

મૂલ્ય

ડિફૉલ્ટ મૂલ્ય

ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_register_s ignb_clock

ઘડિયાળ0 ઘડિયાળ1 ઘડિયાળ2

ઘડિયાળ0

અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

gui_register_s ignb_aclr

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

gui_register_s ignb_sclr

કોઈ નહીં SCLR0 SCLR1

ઇનપુટ રૂપરેખાંકન
ગુણકનો ઇનપુટ A રજીસ્ટર કરો
ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_input_reg ચાલુ

ister_a

બંધ

gui_input_reg ister_a_clock

ઘડિયાળ0 ઘડિયાળ1 ઘડિયાળ2

કોઈ નહીં
બંધ ઘડિયાળ0

અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

gui_input_reg ister_a_aclr

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

gui_input_reg ister_a_sclr

કોઈ નહીં SCLR0 SCLR1

ગુણકનું ઇનપુટ B રજીસ્ટર કરો
ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_input_reg ચાલુ

ister_b

બંધ

gui_input_reg ister_b_clock

ઘડિયાળ0 ઘડિયાળ1 ઘડિયાળ2

NONE NONE બંધ ઘડિયાળ0

અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

gui_input_reg ister_b_aclr

કોઈ નહીં ACLR0 ACLR1

કોઈ નહીં

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

gui_input_reg ister_b_sclr

કોઈ નહીં SCLR0 SCLR1

કોઈ નહીં

ગુણકનું ઇનપુટ A શું સાથે જોડાયેલ છે?

gui_multiplier ગુણક ઇનપુટ ગુણક

_a_input

સ્કેન ચેઇન ઇનપુટ ઇનપુટ

વર્ણન
તમારે મલ્ટિપ્લાયર્સ B ઇનપુટ્સ માટે પ્રતિનિધિત્વ ફોર્મેટ શું છે તે માટે વેરિયેબલ મૂલ્ય પસંદ કરવું આવશ્યક છે? આ વિકલ્પને સક્ષમ કરવા માટેનું પરિમાણ.
સાઇનબ રજિસ્ટર માટે ઇનપુટ ઘડિયાળ સિગ્નલ સક્ષમ અને સ્પષ્ટ કરવા માટે Clock0 , Clock1 અથવા Clock2 પસંદ કરો. આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર `સાઇનબ' ઇનપુટ પસંદ કરવું આવશ્યક છે.
સાઇનબ રજિસ્ટર માટે અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર `સાઇનબ' ઇનપુટ પસંદ કરવું આવશ્યક છે.
સાઇનબ રજિસ્ટર માટે સિંક્રનસ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર `સાઇનબ' ઇનપુટ પસંદ કરવું આવશ્યક છે.
ડેટા ઇનપુટ બસ માટે ઇનપુટ રજીસ્ટર સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો.
ડેટા ઇનપુટ બસ માટે રજીસ્ટર ઇનપુટ ક્લોક સિગ્નલને સક્ષમ અને સ્પષ્ટ કરવા માટે Clock0 , Clock1 અથવા Clock2 પસંદ કરો. આ પરિમાણને સક્ષમ કરવા માટે તમારે ગુણકનું નોંધણી ઇનપુટ A પસંદ કરવું આવશ્યક છે.
ડેટા ઇનપુટ બસ માટે રજીસ્ટર અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે ગુણકનું નોંધણી ઇનપુટ A પસંદ કરવું આવશ્યક છે.
ડેટા ઇનપુટ બસ માટે રજિસ્ટર સિંક્રનસ ક્લિયર સોર્સનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે ગુણકનું નોંધણી ઇનપુટ A પસંદ કરવું આવશ્યક છે.
ડેટાબ ઇનપુટ બસ માટે ઇનપુટ રજીસ્ટર સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો.
ડેટાબ ઇનપુટ બસ માટે રજીસ્ટર ઇનપુટ ક્લોક સિગ્નલને સક્ષમ અને સ્પષ્ટ કરવા માટે Clock0 , Clock1 અથવા Clock2 પસંદ કરો. આ પરિમાણને સક્ષમ કરવા માટે તમારે ગુણકનું નોંધણી ઇનપુટ B પસંદ કરવું આવશ્યક છે.
ડેટાબ ઇનપુટ બસ માટે રજીસ્ટર અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે ગુણકનું નોંધણી ઇનપુટ B પસંદ કરવું આવશ્યક છે.
ડેટાબ ઇનપુટ બસ માટે રજિસ્ટર સિંક્રનસ ક્લિયર સોર્સનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે ગુણકનું નોંધણી ઇનપુટ B પસંદ કરવું આવશ્યક છે.
ગુણકના ઇનપુટ A માટે ઇનપુટ સ્ત્રોત પસંદ કરો.
ચાલુ રાખ્યું…

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 50

પ્રતિસાદ મોકલો

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

પરિમાણ

IP જનરેટેડ પેરામીટર

મૂલ્ય

સ્કેનઆઉટ એ રજિસ્ટર રૂપરેખાંકન

સ્કેન સાંકળનું આઉટપુટ રજીસ્ટર કરો

gui_scanouta ચાલુ

_નોંધણી કરો

બંધ

ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_scanouta _register_cloc k

ઘડિયાળ0 ઘડિયાળ1 ઘડિયાળ2

અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

gui_scanouta _register_aclr

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

gui_scanouta _register_sclr

કોઈ નહીં SCLR0 SCLR1

8.6.4. પ્રીડર ટેબ

કોષ્ટક 33. પ્રીડર ટેબ

પરિમાણ

IP જનરેટેડ પેરામીટર

મૂલ્ય

પ્રીડર મોડ પસંદ કરો

preadder_mo de

સિમ્પલ, COEF, INPUT, SQUARE, CONSTANT

ડિફૉલ્ટ મૂલ્ય

વર્ણન
ગુણકના સ્ત્રોત તરીકે ડેટા ઇનપુટ બસનો ઉપયોગ કરવા માટે ગુણક ઇનપુટ પસંદ કરો. ગુણકના સ્ત્રોત તરીકે સ્કેનિન ઇનપુટ બસનો ઉપયોગ કરવા માટે સ્કેન ચેઇન ઇનપુટ પસંદ કરો અને સ્કેનઆઉટ આઉટપુટ બસને સક્ષમ કરો. આ પરિમાણ ઉપલબ્ધ છે જ્યારે તમે ગુણકની સંખ્યા શું છે માટે 2, 3 અથવા 4 પસંદ કરો છો? પરિમાણ

બંધ ઘડિયાળ0 NONE NONE

Scanouta આઉટપુટ બસ માટે આઉટપુટ રજીસ્ટર સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો.
તમારે સ્કેન ચેઇન ઇનપુટ પસંદ કરવું આવશ્યક છે, જેનાથી કનેક્ટ થયેલ ગુણકનું ઇનપુટ A શું છે? આ વિકલ્પને સક્ષમ કરવા માટેનું પરિમાણ.
સ્કેનાઉટા આઉટપુટ બસ માટે રજિસ્ટર ઇનપુટ ઘડિયાળ સિગ્નલને સક્ષમ અને સ્પષ્ટ કરવા માટે Clock0 , Clock1 અથવા Clock2 પસંદ કરો.
આ વિકલ્પને સક્ષમ કરવા માટે તમારે સ્કેન ચેઇન પેરામીટરનું રજિસ્ટર આઉટપુટ ચાલુ કરવું આવશ્યક છે.
scanouta આઉટપુટ બસ માટે રજીસ્ટર અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે.
આ વિકલ્પને સક્ષમ કરવા માટે તમારે સ્કેન ચેઇન પેરામીટરનું રજિસ્ટર આઉટપુટ ચાલુ કરવું આવશ્યક છે.
સ્કેનાઉટા આઉટપુટ બસ માટે રજિસ્ટર સિંક્રનસ ક્લિયર સોર્સનો ઉલ્લેખ કરે છે.
આ વિકલ્પને સક્ષમ કરવા માટે તમારે સ્કેન ચેઇન પેરામીટરનું રજીસ્ટર આઉટપુટ પસંદ કરવું આવશ્યક છે.

ડિફૉલ્ટ મૂલ્ય
સરળ

વર્ણન
પ્રીડર મોડ્યુલ માટે ઓપરેશન મોડનો ઉલ્લેખ કરે છે. સરળ: આ મોડ પ્રીડરને બાયપાસ કરે છે. આ ડિફૉલ્ટ મોડ છે. COEF: આ મોડ પ્રીડર અને કોફસેલ ઇનપુટ બસના આઉટપુટનો ગુણકના ઇનપુટ તરીકે ઉપયોગ કરે છે. INPUT: આ મોડ પ્રીડર અને ડેટાક ઇનપુટ બસના આઉટપુટનો ગુણકના ઇનપુટ તરીકે ઉપયોગ કરે છે. સ્ક્વેર: આ મોડ પ્રીડરના આઉટપુટનો ઉપયોગ ગુણકના બંને ઇનપુટ તરીકે કરે છે.
ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 51

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

પરિમાણ

IP જનરેટેડ પેરામીટર

મૂલ્ય

પ્રીડર દિશા પસંદ કરો

gui_preadder ADD,

_દિશા

સબ

C width_c ઇનપુટ બસો કેટલી પહોળી હોવી જોઈએ?

1 - 256

ડેટા સી ઇનપુટ રજિસ્ટર રૂપરેખાંકન

ડેટાક ઇનપુટ રજીસ્ટર કરો

gui_datac_inp ચાલુ

ut_register

બંધ

ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_datac_inp ut_register_cl ock

ઘડિયાળ0 ઘડિયાળ1 ઘડિયાળ2

અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

gui_datac_inp ut_register_a clr

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

gui_datac_inp ut_register_sc lr

કોઈ નહીં SCLR0 SCLR1

ગુણાંક
કોફની પહોળાઈ કેટલી હોવી જોઈએ?

width_coef

1 - 27

Coef રજિસ્ટર રૂપરેખાંકન

કોફસેલ ઇનપુટની નોંધણી કરો

gui_coef_regi ચાલુ

ster

બંધ

ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_coef_regi ster_clock

ઘડિયાળ0 ઘડિયાળ1 ઘડિયાળ2

ડિફૉલ્ટ મૂલ્ય
ઉમેરો
16

વર્ણન
CONSTANT: આ મોડ પ્રીડર બાયપાસ કરેલ ડેટા ઇનપુટ બસ અને ગુણકના ઇનપુટ તરીકે કોફસેલ ઇનપુટ બસનો ઉપયોગ કરે છે.
પ્રીડરની કામગીરીનો ઉલ્લેખ કરે છે. આ પેરામીટરને સક્ષમ કરવા માટે, સિલેક્ટ પ્રીડર મોડ માટે નીચેનાને પસંદ કરો: · COEF · INPUT · SQUARE અથવા · CONSTANT
C ઇનપુટ બસ માટે બિટ્સની સંખ્યા સ્પષ્ટ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે સિલેક્ટ પ્રીડર મોડ માટે INPUT પસંદ કરવું આવશ્યક છે.

ઘડિયાળ પર0 NONE NONE

ડેટાક ઇનપુટ બસ માટે ઇનપુટ રજીસ્ટર સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો. આ વિકલ્પને સક્ષમ કરવા માટે તમારે પ્રીડર મોડ પેરામીટર પસંદ કરવા માટે INPUT સેટ કરવું આવશ્યક છે.
ડેટાક ઇનપુટ રજીસ્ટર માટે ઇનપુટ ક્લોક સિગ્નલનો ઉલ્લેખ કરવા માટે Clock0 , Clock1 અથવા Clock2 પસંદ કરો. આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર ડેટાક ઇનપુટ પસંદ કરવું આવશ્યક છે.
ડેટાક ઇનપુટ રજીસ્ટર માટે અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર ડેટાક ઇનપુટ પસંદ કરવું આવશ્યક છે.
ડેટાક ઇનપુટ રજીસ્ટર માટે સિંક્રનસ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે રજીસ્ટર ડેટાક ઇનપુટ પસંદ કરવું આવશ્યક છે.

માટે બિટ્સની સંખ્યા સ્પષ્ટ કરે છે

coefsel ઇનપુટ બસ.

આ પરિમાણને સક્ષમ કરવા માટે તમારે પ્રીડર મોડ માટે COEF અથવા CONSTANT પસંદ કરવું આવશ્યક છે.

ઘડિયાળ 0 પર

કોફસેલ ઇનપુટ બસ માટે ઇનપુટ રજીસ્ટર સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો. આ પરિમાણને સક્ષમ કરવા માટે તમારે પ્રીડર મોડ માટે COEF અથવા CONSTANT પસંદ કરવું આવશ્યક છે.
કોફસેલ ઇનપુટ રજીસ્ટર માટે ઇનપુટ ક્લોક સિગ્નલનો ઉલ્લેખ કરવા માટે Clock0 , Clock1 અથવા Clock2 પસંદ કરો. આ પરિમાણને સક્ષમ કરવા માટે તમારે કોફસેલ ઇનપુટની નોંધણી કરો પસંદ કરવું આવશ્યક છે.
ચાલુ રાખ્યું…

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 52

પ્રતિસાદ મોકલો

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

પરિમાણ
અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

IP જનરેટેડ પેરામીટર

મૂલ્ય

gui_coef_regi ster_aclr

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે

gui_coef_regi ster_sclr

કોઈ નહીં SCLR0 SCLR1

ગુણાંક_0 રૂપરેખાંકન

coef0_0 થી coef0_7

0x00000 0xFFFFFFF

ગુણાંક_1 રૂપરેખાંકન

coef1_0 થી coef1_7

0x00000 0xFFFFFFF

ગુણાંક_2 રૂપરેખાંકન

coef2_0 થી coef2_7

0x00000 0xFFFFFFF

ગુણાંક_3 રૂપરેખાંકન

coef3_0 થી coef3_7

0x00000 0xFFFFFFF

8.6.5. એક્યુમ્યુલેટર ટેબ

કોષ્ટક 34. એક્યુમ્યુલેટર ટેબ

પરિમાણ

IP જનરેટેડ પેરામીટર

મૂલ્ય

સંચયકને સક્ષમ કરીએ?

સંચયક

હા નાં

એક્યુમ્યુલેટર ઓપરેશન પ્રકાર શું છે?

accum_directi ADD,

સબ

ડિફૉલ્ટ મૂલ્ય NONE
કોઈ નહીં
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

વર્ણન
કોફસેલ ઇનપુટ રજીસ્ટર માટે અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે કોફસેલ ઇનપુટની નોંધણી કરો પસંદ કરવું આવશ્યક છે.
કોફસેલ ઇનપુટ રજીસ્ટર માટે સિંક્રનસ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ પરિમાણને સક્ષમ કરવા માટે તમારે કોફસેલ ઇનપુટની નોંધણી કરો પસંદ કરવું આવશ્યક છે.
આ પ્રથમ ગુણક માટે ગુણાંક મૂલ્યોનો ઉલ્લેખ કરે છે. બિટ્સની સંખ્યા કોફની પહોળાઈ કેટલી હોવી જોઈએ? પરિમાણ આ પરિમાણને સક્ષમ કરવા માટે તમારે પ્રીડર મોડ માટે COEF અથવા CONSTANT પસંદ કરવું આવશ્યક છે.
આ બીજા ગુણક માટે ગુણાંક મૂલ્યોનો ઉલ્લેખ કરે છે. બિટ્સની સંખ્યા કોફની પહોળાઈ કેટલી હોવી જોઈએ? પરિમાણ આ પરિમાણને સક્ષમ કરવા માટે તમારે પ્રીડર મોડ માટે COEF અથવા CONSTANT પસંદ કરવું આવશ્યક છે.
આ ત્રીજા ગુણક માટે ગુણાંક મૂલ્યોનો ઉલ્લેખ કરે છે. બિટ્સની સંખ્યા કોફની પહોળાઈ કેટલી હોવી જોઈએ? પરિમાણ. આ પરિમાણને સક્ષમ કરવા માટે તમારે પ્રીડર મોડ માટે COEF અથવા CONSTANT પસંદ કરવું આવશ્યક છે.
આ ચોથા ગુણક માટે ગુણાંક મૂલ્યોનો ઉલ્લેખ કરે છે. બિટ્સની સંખ્યા કોફની પહોળાઈ કેટલી હોવી જોઈએ? પરિમાણ આ પરિમાણને સક્ષમ કરવા માટે તમારે પ્રીડર મોડ માટે COEF અથવા CONSTANT પસંદ કરવું આવશ્યક છે.

ડિફોલ્ટ મૂલ્ય NO
ઉમેરો

વર્ણન
એક્યુમ્યુલેટરને સક્ષમ કરવા માટે હા પસંદ કરો. એક્યુમ્યુલેટર સુવિધાનો ઉપયોગ કરતી વખતે તમારે એડર યુનિટનું રજીસ્ટર આઉટપુટ પસંદ કરવું આવશ્યક છે.
એક્યુમ્યુલેટરની કામગીરી સ્પષ્ટ કરે છે: · સરવાળો કામગીરી માટે ઉમેરો · બાદબાકીની કામગીરી માટે SUB. તમારે એક્યુમ્યુલેટરને સક્ષમ કરવા માટે હા પસંદ કરવી પડશે? આ વિકલ્પને સક્ષમ કરવા માટેનું પરિમાણ.
ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 53

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

પરિમાણ
પ્રીલોડ કોન્સ્ટન્ટ પ્રીલોડ કોન્સ્ટન્ટને સક્ષમ કરો

IP જનરેટેડ પેરામીટર

મૂલ્ય

gui_ena_prelo ચાલુ

ad_const

બંધ

એક્યુલેટ પોર્ટનું ઇનપુટ શું સાથે જોડાયેલ છે?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

પ્રીલોડ loadconst_val 0 - 64 માટે મૂલ્ય પસંદ કરો

સતત

ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_accum_sl oad_register_ ઘડિયાળ

ઘડિયાળ0 ઘડિયાળ1 ઘડિયાળ2

અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

gui_accum_sl oad_register_ aclr

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

gui_accum_sl oad_register_ sclr

કોઈ નહીં SCLR0 SCLR1

ડબલ એક્યુમ્યુલેટર સક્ષમ કરો

gui_double_a ચાલુ

cum

બંધ

ડિફૉલ્ટ મૂલ્ય

વર્ણન

બંધ

accum_sload સક્ષમ કરો અથવા

sload_accum સિગ્નલો અને રજીસ્ટર ઇનપુટ

માટે ઇનપુટને ગતિશીલ રીતે પસંદ કરવા માટે

સંચયક.

જ્યારે accum_sload ઓછું હોય અથવા sload_accum હોય, ત્યારે ગુણક આઉટપુટ એક્યુમ્યુલેટરમાં ફીડ થાય છે.

જ્યારે accum_sload વધારે હોય અથવા sload_accum હોય, ત્યારે વપરાશકર્તા દ્વારા ઉલ્લેખિત પ્રીલોડ કોન્સ્ટન્ટ એ એક્યુમ્યુલેટરમાં ફીડ થાય છે.

તમારે એક્યુમ્યુલેટરને સક્ષમ કરવા માટે હા પસંદ કરવી પડશે? આ વિકલ્પને સક્ષમ કરવા માટેનું પરિમાણ.

ACCUM_SL OAD

accum_sload/ sload_accum સિગ્નલનું વર્તન સ્પષ્ટ કરે છે.
ACCUM_SLOAD: એક્યુમ્યુલેટર પર ગુણક આઉટપુટ લોડ કરવા માટે accum_sload નીચા ચલાવો.
SLOAD_ACCUM: એક્યુમ્યુલેટર પર ગુણક આઉટપુટ લોડ કરવા માટે sload_accum હાઈ ચલાવો.
આ પરિમાણને સક્ષમ કરવા માટે તમારે પ્રીલોડ કોન્સ્ટન્ટને સક્ષમ કરો વિકલ્પ પસંદ કરવો આવશ્યક છે.

પ્રીસેટ સ્થિર મૂલ્યનો ઉલ્લેખ કરો.

આ મૂલ્ય 2N હોઈ શકે છે જ્યાં N એ પ્રીસેટ સ્થિર મૂલ્ય છે.

જ્યારે N=64, તે સતત શૂન્ય દર્શાવે છે.

આ પરિમાણને સક્ષમ કરવા માટે તમારે પ્રીલોડ કોન્સ્ટન્ટને સક્ષમ કરો વિકલ્પ પસંદ કરવો આવશ્યક છે.

ઘડિયાળ0

accum_sload/sload_accum રજિસ્ટર માટે ઇનપુટ ઘડિયાળ સિગ્નલનો ઉલ્લેખ કરવા માટે Clock0 , Clock1 અથવા Clock2 પસંદ કરો.
આ પરિમાણને સક્ષમ કરવા માટે તમારે પ્રીલોડ કોન્સ્ટન્ટને સક્ષમ કરો વિકલ્પ પસંદ કરવો આવશ્યક છે.

કોઈ નહીં

accum_sload/sload_accum રજિસ્ટર માટે અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે.
આ પરિમાણને સક્ષમ કરવા માટે તમારે પ્રીલોડ કોન્સ્ટન્ટને સક્ષમ કરો વિકલ્પ પસંદ કરવો આવશ્યક છે.

કોઈ નહીં

accum_sload/sload_accum રજિસ્ટર માટે સિંક્રનસ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે.
આ પરિમાણને સક્ષમ કરવા માટે તમારે પ્રીલોડ કોન્સ્ટન્ટને સક્ષમ કરો વિકલ્પ પસંદ કરવો આવશ્યક છે.

બંધ

ડબલ એક્યુમ્યુલેટર રજિસ્ટરને સક્ષમ કરે છે.

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 54

પ્રતિસાદ મોકલો

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

8.6.6. સિસ્ટોલિક/ચેનઆઉટ ટેબ

કોષ્ટક 35. સિસ્ટોલિક/ચેઇનઆઉટ એડર ટેબ

પેરામીટર ચેઇનઆઉટ એડરને સક્ષમ કરો

IP જનરેટેડ પેરામીટર

મૂલ્ય

chainout_add હા,

ના

ચેઇનઆઉટ એડર ઓપરેશન પ્રકાર શું છે?

chainout_add ADD,

er_direction

સબ

ચેઇનઆઉટ એડર માટે `નેગેટ' ઇનપુટ સક્ષમ કરીએ?

પોર્ટ_નેગેટ

PORT_USED, PORT_UNUSED

રજીસ્ટર `નકારવા' ઇનપુટ? negate_regist er

નોંધાયેલ નથી, CLOCK0, CLOCK1, CLOCK2, CLOCK3

અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

negate_aclr

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

negate_sclr

કોઈ નહીં SCLR0 SCLR1

સિસ્ટોલિક વિલંબ
સિસ્ટોલિક વિલંબ રજીસ્ટર સક્ષમ કરો

gui_systolic_d ચાલુ

ઇલે

બંધ

ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_systolic_d CLOCK0,

elay_clock

ઘડિયાળ1,

ડિફૉલ્ટ મૂલ્ય
ના

વર્ણન
ચેઇનઆઉટ એડર મોડ્યુલને સક્ષમ કરવા માટે હા પસંદ કરો.

ઉમેરો

ચેઇનઆઉટ એડર ઑપરેશનનો ઉલ્લેખ કરે છે.
બાદબાકીની કામગીરી માટે, મલ્ટિપ્લાયર્સ A ઇનપુટ્સ માટે પ્રતિનિધિત્વ ફોર્મેટ શું છે તે માટે SIGNED પસંદ કરવું આવશ્યક છે? અને મલ્ટિપ્લાયર્સ B ઇનપુટ્સ માટે પ્રતિનિધિત્વ ફોર્મેટ શું છે? મલ્ટિપ્લાયર્સ ટૅબમાં.

PORT_UN વપરાયેલ

નેગેટ ઇનપુટ સિગ્નલને સક્ષમ કરવા માટે PORT_USED પસંદ કરો.
જ્યારે ચેઇનઆઉટ એડર અક્ષમ હોય ત્યારે આ પરિમાણ અમાન્ય છે.

નોંધણી રદ કરો

નેગેટ ઇનપુટ સિગ્નલ માટે ઇનપુટ રજીસ્ટરને સક્ષમ કરવા અને નેગેટ રજીસ્ટર માટે ઇનપુટ ક્લોક સિગ્નલનો ઉલ્લેખ કરે છે.
જો નેગેટ ઇનપુટ રજીસ્ટરની જરૂર ન હોય તો અનનોંધાયેલ પસંદ કરો
જ્યારે તમે પસંદ કરો ત્યારે આ પરિમાણ અમાન્ય છે:
· ચેઇનઆઉટ એડરને સક્ષમ કરવા માટે ના અથવા
· ચેઇનઆઉટ એડર માટે 'નેગેટ' ઇનપુટ સક્ષમ કરવા માટે PORT_UNUSED? પરિમાણ અથવા

કોઈ નહીં

નેગેટ રજીસ્ટર માટે અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે.
જ્યારે તમે પસંદ કરો ત્યારે આ પરિમાણ અમાન્ય છે:
· ચેઇનઆઉટ એડરને સક્ષમ કરવા માટે ના અથવા
· ચેઇનઆઉટ એડર માટે 'નેગેટ' ઇનપુટ સક્ષમ કરવા માટે PORT_UNUSED? પરિમાણ અથવા

કોઈ નહીં

નેગેટ રજિસ્ટર માટે સિંક્રનસ ક્લિયર સોર્સનો ઉલ્લેખ કરે છે.
જ્યારે તમે પસંદ કરો ત્યારે આ પરિમાણ અમાન્ય છે:
· ચેઇનઆઉટ એડરને સક્ષમ કરવા માટે ના અથવા
· ચેઇનઆઉટ એડર માટે 'નેગેટ' ઇનપુટ સક્ષમ કરવા માટે PORT_UNUSED? પરિમાણ અથવા

CLOCK0 બંધ

સિસ્ટોલિક મોડને સક્ષમ કરવા માટે આ વિકલ્પ પસંદ કરો. આ પરિમાણ ઉપલબ્ધ છે જ્યારે તમે ગુણકની સંખ્યા શું છે માટે 2 અથવા 4 પસંદ કરો છો? પરિમાણ સિસ્ટોલિક વિલંબ રજીસ્ટરનો ઉપયોગ કરવા માટે તમારે એડર યુનિટના રજીસ્ટર આઉટપુટને સક્ષમ કરવું આવશ્યક છે.
સિસ્ટોલિક વિલંબ રજીસ્ટર માટે ઇનપુટ ઘડિયાળ સિગ્નલનો ઉલ્લેખ કરે છે.
ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 55

8. Intel FPGA મલ્ટીપ્લાય એડર IP કોર 683490 | 2020.10.05

પરિમાણ

IP જનરેટેડ પેરામીટર

મૂલ્ય

ઘડિયાળ2,

અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

gui_systolic_d elay_aclr

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

gui_systolic_d elay_sclr

કોઈ નહીં SCLR0 SCLR1

ડિફૉલ્ટ મૂલ્ય
કોઈ નહીં
કોઈ નહીં

વર્ણન
આ વિકલ્પને સક્ષમ કરવા માટે તમારે સિસ્ટોલિક વિલંબ રજીસ્ટર સક્ષમ કરવાનું પસંદ કરવું આવશ્યક છે.
સિસ્ટોલિક વિલંબ રજીસ્ટર માટે અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ વિકલ્પને સક્ષમ કરવા માટે તમારે સિસ્ટોલિક વિલંબ રજીસ્ટર સક્ષમ કરવાનું પસંદ કરવું આવશ્યક છે.
સિસ્ટોલિક વિલંબ રજીસ્ટર માટે સિંક્રનસ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. આ વિકલ્પને સક્ષમ કરવા માટે તમારે સિસ્ટોલિક વિલંબ રજીસ્ટર સક્ષમ કરવાનું પસંદ કરવું આવશ્યક છે.

8.6.7. પાઇપલાઇનિંગ ટેબ

કોષ્ટક 36. પાઇપલાઇનિંગ ટેબ

પરિમાણ પાઇપલાઇનિંગ રૂપરેખાંકન

IP જનરેટેડ પેરામીટર

મૂલ્ય

શું તમે ઇનપુટમાં પાઇપલાઇન રજિસ્ટર ઉમેરવા માંગો છો?

gui_pipelining ના, હા

ડિફૉલ્ટ મૂલ્ય
ના

કૃપા કરીને સ્પષ્ટ કરો

વિલંબ

લેટન્સી ઘડિયાળની સંખ્યા

ચક્ર

0 કરતાં 0 મોટી કોઈપણ કિંમત

ઘડિયાળના ઇનપુટ માટેનો સ્ત્રોત શું છે?

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

અસુમેળ સ્પષ્ટ ઇનપુટ માટે સ્ત્રોત શું છે?

gui_input_late ncy_aclr

કોઈ નહીં ACLR0 ACLR1

સિંક્રનસ ક્લિયર ઇનપુટ માટે સ્ત્રોત શું છે?

gui_input_late ncy_sclr

કોઈ નહીં SCLR0 SCLR1

CLOCK0 NONE NONE

વર્ણન
ઇનપુટ સિગ્નલો પર પાઇપલાઇન રજિસ્ટરના વધારાના સ્તરને સક્ષમ કરવા માટે હા પસંદ કરો. કૃપા કરીને વિલંબિતતા ઘડિયાળ ચક્ર પરિમાણની સંખ્યાનો ઉલ્લેખ કરો માટે તમારે 0 કરતાં વધુ મૂલ્ય નિર્દિષ્ટ કરવું આવશ્યક છે.
ઘડિયાળના ચક્રમાં ઇચ્છિત વિલંબનો ઉલ્લેખ કરે છે. પાઇપલાઇન રજિસ્ટરનું એક સ્તર = ઘડિયાળના ચક્રમાં 1 વિલંબ. શું તમે ઇનપુટમાં પાઇપલાઇન રજિસ્ટર ઉમેરવા માંગો છો માટે તમારે હા પસંદ કરવી પડશે? આ વિકલ્પને સક્ષમ કરવા માટે.
પાઇપલાઇન રજિસ્ટર ઇનપુટ ઘડિયાળ સિગ્નલને સક્ષમ અને સ્પષ્ટ કરવા માટે Clock0 , Clock1 અથવા Clock2 પસંદ કરો. શું તમે ઇનપુટમાં પાઇપલાઇન રજિસ્ટર ઉમેરવા માંગો છો માટે તમારે હા પસંદ કરવી પડશે? આ વિકલ્પને સક્ષમ કરવા માટે.
વધારાના પાઇપલાઇન રજિસ્ટર માટે રજિસ્ટર અસુમેળ સ્પષ્ટ સ્ત્રોતનો ઉલ્લેખ કરે છે. શું તમે ઇનપુટમાં પાઇપલાઇન રજિસ્ટર ઉમેરવા માંગો છો માટે તમારે હા પસંદ કરવી પડશે? આ વિકલ્પને સક્ષમ કરવા માટે.
વધારાના પાઇપલાઇન રજિસ્ટર માટે રજિસ્ટર સિંક્રનસ ક્લિયર સ્ત્રોતનો ઉલ્લેખ કરે છે. શું તમે ઇનપુટમાં પાઇપલાઇન રજિસ્ટર ઉમેરવા માંગો છો માટે તમારે હા પસંદ કરવી પડશે? આ વિકલ્પને સક્ષમ કરવા માટે.

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 56

પ્રતિસાદ મોકલો

683490 | 2020.10.05 પ્રતિસાદ મોકલો

9. ALTMEMMULT (મેમરી-આધારિત કોન્સ્ટન્ટ ગુણાંક ગુણક) IP કોર

ધ્યાન:

ઇન્ટેલે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન વર્ઝન 20.3માં આ આઇપીનો સપોર્ટ હટાવી દીધો છે. જો તમારી ડિઝાઇનમાંનો IP કોર ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશનમાં ઉપકરણોને લક્ષ્ય બનાવે છે, તો તમે IP ને LPM_MULT Intel FPGA IP સાથે બદલી શકો છો અથવા IP ફરીથી જનરેટ કરી શકો છો અને ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન સોફ્ટવેરનો ઉપયોગ કરીને તમારી ડિઝાઇનને કમ્પાઇલ કરી શકો છો.

ALTMEMMULT IP કોરનો ઉપયોગ Intel FPGAs (M512, M4K, M9K, અને MLAB મેમરી બ્લોક્સ સાથે) માં મળેલા ઓનચિપ મેમરી બ્લોક્સનો ઉપયોગ કરીને મેમરી-આધારિત મલ્ટિપ્લાયર્સ બનાવવા માટે થાય છે. જો તમારી પાસે લોજિક એલિમેન્ટ્સ (LEs) અથવા સમર્પિત ગુણક સંસાધનોમાં ગુણકને અમલમાં મૂકવા માટે પૂરતા સંસાધનો ન હોય તો આ IP કોર ઉપયોગી છે.
ALTMEMMULT IP કોર એ સિંક્રનસ ફંક્શન છે જેને ઘડિયાળની જરૂર છે. ALTMEMMULT IP કોર આપેલ પરિમાણો અને વિશિષ્ટતાઓના સેટ માટે શક્ય તેટલા નાના થ્રુપુટ અને લેટન્સી સાથે ગુણકનો અમલ કરે છે.
નીચેનો આંકડો ALTMEMMULT IP કોર માટેના પોર્ટ્સ બતાવે છે.

આકૃતિ 21. ALTMEMMULT પોર્ટ્સ

ALTMEMMULT

data_in[] sload_data coeff_in[]

પરિણામ[] પરિણામ_માન્ય લોડ_ડન

sload_coeff

sclr ઘડિયાળ
સંસ્થા

પૃષ્ઠ 71 પર સંબંધિત માહિતી સુવિધાઓ

9.1. લક્ષણો
ALTMEMMULT IP કોર નીચેની સુવિધાઓ પ્રદાન કરે છે: · ઓન-ચિપ મેમરી બ્લોક્સનો ઉપયોગ કરીને માત્ર મેમરી-આધારિત મલ્ટિપ્લાયર્સ બનાવે છે.
Intel FPGAs · 1 બિટ્સની ડેટા પહોળાઈને સપોર્ટ કરે છે · સહી કરેલ અને સહી વગરના ડેટા પ્રતિનિધિત્વ ફોર્મેટને સપોર્ટ કરે છે · નિશ્ચિત આઉટપુટ લેટન્સી સાથે પાઇપલાઇનિંગને સપોર્ટ કરે છે

ISO 9001:2015 નોંધાયેલ

9. ALTMEMMULT (મેમરી-આધારિત કોન્સ્ટન્ટ ગુણાંક ગુણક) IP કોર 683490 | 2020.10.05
· રેન્ડમ-એક્સેસ મેમરી (RAM) માં ગુણાંકના સ્થિરાંકોનો સંગ્રહ કરે છે
· રેમ બ્લોક પ્રકાર પસંદ કરવા માટે એક વિકલ્પ પૂરો પાડે છે
· વૈકલ્પિક સિંક્રનસ ક્લિયર અને લોડ-કંટ્રોલ ઇનપુટ પોર્ટને સપોર્ટ કરે છે
9.2. વેરિલોગ એચડીએલ પ્રોટોટાઇપ
નીચેનો વેરિલોગ HDL પ્રોટોટાઇપ વેરિલોગ ડિઝાઇનમાં સ્થિત છે File (.v) altera_mf.v માં eda સિન્થેસિસ ડિરેક્ટરી.
મોડ્યુલ altmemmult #( પેરામીટર coeff_representation = “SIGNED”, parameter coefficient0 = “unused”, parameter data_representation = “SIGNED”, parameter intended_device_family = “unused”, parameter max_clock_cycles_per_result = 1, “_b_framemeter = 1, 1 ની સંખ્યા AUTO", પરિમાણ total_latency = 1, પરિમાણ પહોળાઈ_c = 1, પરિમાણ પહોળાઈ_d = 1, પરિમાણ પહોળાઈ_r = 1, પરિમાણ પહોળાઈ_s = 1, પરિમાણ lpm_type = "altmemmult", પરિમાણ lpm_hint = "unused") ( ઇનપુટ વાયર ઘડિયાળ, ઇનપુટ વાયર: 0]coeff_in, ઇનપુટ વાયર [width_d-1:0] data_in, આઉટપુટ વાયર load_done, આઉટપુટ વાયર [width_r-1:0] પરિણામ, આઉટપુટ વાયર પરિણામ_valid, ઇનપુટ વાયર sclr, ઇનપુટ વાયર [width_s-1:0] sel, ઇનપુટ વાયર sload_coeff, ઇનપુટ વાયર sload_data)/* સંશ્લેષણ syn_black_box=1 */; એન્ડમોડ્યુલ
9.3. VHDL ઘટક ઘોષણા
VHDL ઘટક ઘોષણા VHDL ડિઝાઇનમાં સ્થિત છે File (.vhd) altera_mf_components.vhd માં librariesvhdlaltera_mf ડિરેક્ટરી.
ઘટક અલ્ટમેમલ્ટ જેનરિક (કોફ_પ્રિસેન્ટેશન: શબ્દમાળા: = "સહી કરેલ"; ગુણાંક 0: શબ્દમાળા: = "બિનઉપયોગી"; ડેટા_પ્રસેન્ટેશન: શબ્દમાળા: = "સહી કરેલ"; હેતુપૂર્વક_ડેવિસ_ફેમિલી: શબ્દમાળા: = "ન વપરાયેલ"; := 1; ram_block_type:string := “AUTO”; total_latency:natural; width_c:natural; width_d:natural; width_r:natural; width_s:natural := 1; lpm_hint:string := “UNUSED”; lingpmtype "altmemmult"); પોર્ટ( ઘડિયાળ: std_logic માં; coeff_in: std_logic_vector માં (width_c-1 downto 1) := (અન્ય => '0'); data_in: std_logic_vector માં(width_d-0 downto 1);

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 58

પ્રતિસાદ મોકલો

9. ALTMEMMULT (મેમરી-આધારિત કોન્સ્ટન્ટ ગુણાંક ગુણક) IP કોર 683490 | 2020.10.05

load_done:આઉટ std_logic; પરિણામ: આઉટ std_logic_vector(width_r-1 down to 0); પરિણામ_માન્ય: બહાર std_logic; sclr: std_logic માં := '0'; sel:std_logic_vector માં(width_s-1 down to 0):= (અન્ય => '0'); sload_coeff: std_logic માં := '0'; sload_data: std_logic માં := '0'); અંતિમ ઘટક;

9.4. બંદરો

નીચેના કોષ્ટકો ALTMEMMULT IP કોર માટે ઇનપુટ અને આઉટપુટ પોર્ટની યાદી આપે છે.

કોષ્ટક 37. ALTMEMMULT ઇનપુટ પોર્ટ્સ

પોર્ટ નામ

જરૂરી છે

વર્ણન

ઘડિયાળ

હા

ગુણક માટે ઘડિયાળ ઇનપુટ.

coeff_in[]

ના

ગુણક માટે ગુણાંક ઇનપુટ પોર્ટ. ઇનપુટ પોર્ટનું કદ WIDTH_C પરિમાણ મૂલ્ય પર આધારિત છે.

ડેટા_ઇન[]

હા

ગુણકમાં ડેટા ઇનપુટ પોર્ટ. ઇનપુટ પોર્ટનું કદ WIDTH_D પરિમાણ મૂલ્ય પર આધારિત છે.

sclr

ના

સિંક્રનસ સ્પષ્ટ ઇનપુટ. જો નહિં વપરાયેલ હોય, તો ડિફોલ્ટ મૂલ્ય સક્રિય ઉચ્ચ છે.

sel[]

ના

નિશ્ચિત ગુણાંકની પસંદગી. ઇનપુટ પોર્ટનું કદ WIDTH_S પર આધારિત છે

પરિમાણ મૂલ્ય.

sload_coeff

ના

સિંક્રનસ લોડ ગુણાંક ઇનપુટ પોર્ટ. coeff_in ઇનપુટમાં ઉલ્લેખિત મૂલ્ય સાથે વર્તમાન પસંદ કરેલ ગુણાંક મૂલ્યને બદલે છે.

sload_data

ના

સિંક્રનસ લોડ ડેટા ઇનપુટ પોર્ટ. સિગ્નલ કે જે નવા ગુણાકારની ક્રિયાને સ્પષ્ટ કરે છે અને કોઈપણ હાલની ગુણાકાર ક્રિયાને રદ કરે છે. જો MAX_CLOCK_CYCLES_PER_RESULT પેરામીટરનું મૂલ્ય 1 હોય, તો sload_data ઇનપુટ પોર્ટ અવગણવામાં આવે છે.

કોષ્ટક 38. ALTMEMMULT આઉટપુટ પોર્ટ્સ

પોર્ટ નામ

જરૂરી છે

વર્ણન

પરિણામ[]

હા

ગુણક આઉટપુટ પોર્ટ. ઇનપુટ પોર્ટનું કદ WIDTH_R પેરામીટર મૂલ્ય પર આધારિત છે.

પરિણામ_માન્ય

હા

જ્યારે આઉટપુટ સંપૂર્ણ ગુણાકારનું માન્ય પરિણામ છે ત્યારે સૂચવે છે. જો MAX_CLOCK_CYCLES_PER_RESULT પેરામીટરનું મૂલ્ય 1 હોય, તો પરિણામ_માન્ય આઉટપુટ પોર્ટનો ઉપયોગ થતો નથી.

લોડ_થઈ ગયું

ના

જ્યારે નવો ગુણાંક લોડ કરવાનું સમાપ્ત કરે છે ત્યારે સૂચવે છે. જ્યારે નવા ગુણાંકનું લોડિંગ સમાપ્ત થાય છે ત્યારે લોડ_ડન સિગ્નલ ભારપૂર્વક જણાવે છે. જ્યાં સુધી load_done સિગ્નલ ઊંચું ન હોય, ત્યાં સુધી અન્ય કોઈ ગુણાંક મૂલ્ય મેમરીમાં લોડ કરી શકાતું નથી.

9.5. પરિમાણો

નીચેનું કોષ્ટક ALTMEMMULT IP કોર માટેના પરિમાણોની યાદી આપે છે.

કોષ્ટક 39.
WIDTH_D WIDTH_C

ALTMEMMULT પરિમાણો
પરિમાણ નામ

પ્રકાર જરૂરી

વર્ણન

પૂર્ણાંક હા

ડેટા_ઇન[] પોર્ટની પહોળાઈનો ઉલ્લેખ કરે છે.

પૂર્ણાંક હા

coeff_in[] પોર્ટની પહોળાઈનો ઉલ્લેખ કરે છે. ચાલુ રાખ્યું…

પ્રતિસાદ મોકલો

Intel FPGA પૂર્ણાંક અંકગણિત IP કોરો વપરાશકર્તા માર્ગદર્શિકા 59

9. ALTMEMMULT (મેમરી-આધારિત કોન્સ્ટન્ટ ગુણાંક ગુણક) IP કોર 683490 | 2020.10.05

પરિમાણ નામ WIDTH_R WIDTH

દસ્તાવેજો / સંસાધનો

intel FPGA પૂર્ણાંક અંકગણિત IP કોરો [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા
FPGA પૂર્ણાંક અંકગણિત IP કોરો, પૂર્ણાંક અંકગણિત IP કોરો, અંકગણિત IP કોરો, IP કોરો