E-Tile latency ìosal 40G Ethernet Intel FPGA IP Design Example

Stiùireadh tòiseachaidh luath

Tha an cridhe ìosal latency E-Tile 40G Ethernet Intel® FPGA IP a’ toirt seachad being deuchainn atharrais agus dealbhadh bathar-cruaidh ex.ample a bheir taic do cho-chruinneachadh agus deuchainn bathar-cruaidh. Nuair a ghineas tu an dealbhadh example, bidh deasaiche paramadair Intel Quartus® Prime IP gu fèin-ghluasadach a’ cruthachadh an files riatanach airson atharrais, cur ri chèile, agus deuchainn a dhèanamh air dealbhadh ann am bathar-cruaidh. A bharrachd air an sin, faodaidh tu an dealbhadh bathar-cruaidh cruinnichte a luchdachadh sìos gu pasgan leasachaidh inneal-sònraichte Intel airson deuchainn eadar-obrachail. Tha an Intel FPGA IP cuideachd a’ toirt a-steach inneal cruinneachaidh a-mhàinample pròiseact as urrainn dhut a chleachdadh gus tuairmse a dhèanamh gu sgiobalta air prìomh raon IP agus àm. Tha an Low Latency E-Tile 40G Ethernet Intel FPGA IP a ’toirt taic do dhealbhadh example ginealach le raon farsaing de pharamadairean. Ach, tha an dealbhadh exampchan eil les a’ còmhdach a h-uile paramadair a dh’ fhaodadh a bhith ann den Low Latency E-Tile 40G Ethernet Intel FPGA IP Core.

Ceumannan Leasachaidh airson an Dealbhadh Example

Fiosrachadh Co-cheangailte

• Iùl Cleachdaiche IP Intel FPGA IP Latency E-Tile 40G Ethernet ìosal
  Airson fiosrachadh mionaideach air Low Latency E-Tile 40G Ethernet IP.
• Notaichean fuasglaidh IP Intel FPGA IP Latency E-Tile 40G ìosal
  Tha na Notaichean Sgaoilidh IP a’ liostadh atharrachaidhean IP ann am brath sònraichte.

A 'cruthachadh an Design Example

Modh-obrach

Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor gu mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh ​​​​na còrach atharrachaidhean a dhèanamh air toraidhean is seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean. Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.

Example Design Tab anns an Deasaiche Parameter Ethernet E-Tile 40G Ìosal Latency
Tagh Stratix 10 TX E-Tile Transceiver Signal Signal Development Kit gus dealbhadh ex a ghineadhample airson innealan Intel Stratix® 10. Tagh Agilex F-sreath Transceiver-SoC Development Kit gus dealbhadh example airson innealan Intel Agilex™.

Lean na ceumannan seo gus dealbhadh bathar-cruaidh example agus testbench:

1. Ann am bathar-bog Intel Quartus Prime Pro Edition, cliog File ➤ Draoidh pròiseict Ùr
   gus pròiseact ùr Intel Quartus Prime a chruthachadh, no File ➤ Pròiseact Fosgailte gus pròiseact bathar-bog Intel Quartus Prime a th’ ann mar-thà fhosgladh. Bidh an draoidh gad bhrosnachadh gus teaghlach inneal agus inneal a shònrachadh.
   Thoir an aire: An dealbhadh example thairis air an taghadh leis an inneal air a 'bhòrd targaid. Bidh thu a’ sònrachadh am bòrd targaid bhon chlàr dealbhaidh example roghainnean anns an Example Design tab (Ceum 8).
2. Anns a’ Chatalog IP, lorg agus tagh Low Latency E-Tile 40G Ethernet Intel FPGA IP. Nochdaidh an uinneag Atharrachadh IP ùr.
3. Sònraich ainm àrd-ìre airson an atharrachadh IP àbhaisteach agad. Bidh neach-deasachaidh paramadair Intel Quartus Prime IP a ’sàbhaladh na roghainnean atharrachaidh IP ann an a file ainmeachadh .ip.
4. Cliog air OK. Nochdaidh deasaiche paramadair IP.
5. Air an taba IP, sònraich na crìochan airson an eadar-dhealachadh bunaiteach IP agad.
   Thoir an aire: An Low Latency E-Tile 40G Ethernet Intel FPGA IP dealbhadh exampchan eil le ag atharrais gu ceart agus chan obraich e gu ceart ma shònraicheas tu gin de na paramadairean a leanas:
   1. Cuir an comas pas-seachad ro-ràdh air a thionndadh air
   2. latency deiseil air a shuidheachadh gu luach 3
   3. Dèan comas air cuir a-steach TX CRC air a chuir dheth
6. Air an Example Design tab, fo Example Dealbhadh Files, leig leis an roghainn Simulation am being deuchainn a ghineadh, agus tagh an roghainn Synthesis gus an cruinneachadh a-mhàin agus dealbhadh bathar-cruaidh a ghineadh examples.
   Thoir an aire: Air an t-seannample Design tab, fo Cruth HDL Generated, chan eil ach Verilog HDL ri fhaighinn. Chan eil an cridhe IP seo a’ toirt taic do VHDL.
7. Fo Kit Leasachaidh Targaid tagh an Stratix 10 TX E-Tile Transceiver Signal Signal Development Kit no an Agilex F-sreath Transceiver-SoC Development Kit.
   Thoir an aire: Bidh an inneal leasachaidh a thaghas tu a’ sgrìobhadh thairis air an taghadh inneal ann an Ceum
   1. Is e inneal targaid Intel Stratix 10 E-tile 1SG280LU3F50E3VGS1.
   2. Tha targaid inneal Intel Agilex E-leac tha AGFB014R24A2E2VR0.
8. Cliog air Generate Example putan Dealbhadh. Tha an Tagh Example Design Directory nochdaidh uinneag.
9. Ma tha thu airson an dealbhadh atharrachadh example slighe eòlaire no ainm bho na roghainnean bunaiteach a tha air an taisbeanadh (alt_e40c3_0_example_design), brobhsadh chun t-slighe ùr agus sgrìobh an dealbhadh ùr example ainm an eòlaire (ample_dir>).
10. Cliog air OK.

Fiosrachadh Co-cheangailte

• Paramadairean bunaiteach IP
  A’ toirt seachad barrachd fiosrachaidh mu bhith a’ gnàthachadh do chridhe IP.
• Kit Leasachaidh Ionracas Comharran Intel Stratix 10 E-Tile TX
• Kit Leasachaidh FPGA Sreath-F Intel Agilex

Dealbhadh Example Parameters

Paramadairean ann an Example Design Tab

Paramadair	Tuairisgeul
Tagh Dealbhadh	Ri fhaighinn example dealbhadh airson na roghainnean paramadair IP. Nuair a thaghas tu dealbhadh bhon leabharlann Preset, seallaidh an raon seo an dealbhadh taghte.
Example Dealbhadh Files	Tha an files a ghineadh airson na diofar ìre leasachaidh. •    Samhlachadh- a 'cruthachadh na tha riatanach files airson a bhith ag atharrais air an t-seannampdealbhadh. •    Synthesis- a 'cruthachadh an synthesis files. Cleachd iad seo files gus an dealbhadh a chuir ri chèile ann am bathar-bog Intel Quartus Prime Pro Edition airson deuchainn bathar-cruaidh agus mion-sgrùdadh ùine statach a dhèanamh.
Gineadh File Cruth	An cruth RTL files airson atharrais - Verilog no VHDL.
Bòrd Taghaidh	Bathar-cruaidh le taic airson buileachadh dealbhaidh. Nuair a thaghas tu bòrd leasachaidh Intel, bidh an Inneal Targaid an tè a tha a rèir an inneal air an Kit Leasachaidh. Mura h-eil an clàr-taice seo ri fhaighinn, chan eil bòrd taic ann airson na roghainnean a thaghas tu. Kit Leasachaidh Transceiver-SoC sreath F-sreath Agilex: Leigidh an roghainn seo leat an dealbhadh example air a’ ghoireas leasachaidh IP Intel FPGA taghte. Bidh an roghainn seo gu fèin-obrachail a’ taghadh an Inneal Targaid de AGBB014R24A2E2VR0. Ma tha ìre inneal eadar-dhealaichte aig an ath-sgrùdadh bùird agad, faodaidh tu an inneal targaid atharrachadh.
a’ leantainn…

Paramadair

Tuairisgeul

Stratix 10 TX E-Tile Transceiver Signal Signal Development Kit: Leigidh an roghainn seo leat an dealbhadh example air a’ ghoireas leasachaidh IP Intel FPGA taghte. Bidh an roghainn seo gu fèin-obrachail a’ taghadh an Inneal Targaid de 1ST280EY2F55E2VG. Ma tha ìre inneal eadar-dhealaichte aig an ath-sgrùdadh bùird agad, faodaidh tu an inneal targaid atharrachadh. Chan eil gin: Chan eil an roghainn seo a’ dùnadh a-mach na taobhan bathar-cruaidh airson an dealbhadh example.

Structar Directory
Dealbhadh bunaiteach E-Tile 40G Ethernet IP ìosal Latency example file tha na leanas air an cruthachadh ann an clàran files airson an dealbhadh example.

Structar eòlaire airson an Dealbhadh Gineadh Example

• An atharrais files (testbench airson atharrais a-mhàin) suidhichte ann anample_dir>/example_testbench.
• Tha an cruinneachadh - a-mhàin example design suidhichte ann anample_dir>/ compilation_test_design.
• An rèiteachadh bathar-cruaidh agus deuchainn files (dealbhadh bathar-cruaidh example) suidhichte ann anample_dir>/hardware_test_design

Leabhar-seòlaidh agus File Tuairisgeulan

File Ainmean	Tuairisgeul
eth_ex_40g.qpf	Pròiseact Intel Quartus Prime file.
eth_ex_40g.qsf	Suidhichidhean pròiseact Intel Quartus Prime file.
a’ leantainn…

File Ainmean	Tuairisgeul
eth_ex_40g.sdc	Synopsys * Cuingeachaidhean Dealbhaidh file. Faodaidh tu seo a chopaigeadh agus atharrachadh file airson an dealbhadh agad fhèin Low Latency E-Tile 40G Ethernet Intel FPGA IP.
eth_ex_40g.srf	Riaghailt casg teachdaireachd pròiseact Intel Quartus Prime file.
eth_ex_40g.v	Dealbhadh àrd-ìre Verilog HDL example file.
eth_ex_40g_clock.sdc	Synopsys cuingeachaidhean dealbhaidh file airson uaireadairean.
cumanta/	Dealbhadh bathar-cruaidh example taic files.
hwtest/prìomh.tcl	Prìomh file airson faighinn gu System Console.

A’ dèanamh atharrais air Design Example Testbench
Faodaidh tu an dealbhadh a chuir ri chèile agus a shamhlachadh le bhith a’ ruith sgriobt atharrais bhon àithne gu sgiobalta.

1. Aig an àithne gu sgiobalta, atharraich an eòlaire obrach guample_dir>/example_testbench.
2. Ruith an sgriobt atharrais airson an simuladair le taic de do roghainn. Bidh an sgriobt a’ cur ri chèile agus a’ ruith a’ bheing deuchainn san t-simuladair

Stiùireadh airson a bhith a 'samhlachadh an Testbench

Simulator	Stiùiridhean
ModailSim*	Anns an loidhne-àithne, dèan seòrsa vsim -do run_vsim.do. Mas fheàrr leat atharrais gun a bhith a’ toirt suas an ModelSim GUI, dèan seòrsa vsim -c -do run_vsim.do. Thoir an aire: Chan urrainn dha na simuladairean ModelSim-AE agus ModelSim-ASE atharrais a dhèanamh air a’ chridhe IP seo. Feumaidh tu simuladair ModelSim eile le taic leithid ModelSim SE a chleachdadh.
VCS*	Anns an loidhne-àithne, dèan seòrsa sh run_vcs.sh
VCS MX	Anns an loidhne-àithne, dèan seòrsa sh run_vcsmx.sh. Cleachd an sgriobt seo nuair a tha Verilog HDL agus System Verilog le VHDL anns an dealbhadh.
NCSim	Anns an loidhne-àithne, dèan seòrsa sh run_ncsim.sh
Xcelium*	Anns an loidhne-àithne, dèan seòrsa sh run_xcelium.sh

Bidh atharrais soirbheachail a’ crìochnachadh leis an teachdaireachd a leanas: Simulation Passed. no Testbench coileanta. Às deidh crìochnachadh soirbheachail, faodaidh tu na toraidhean a sgrùdadh.

A’ cur ri chèile agus a’ rèiteachadh an dealbhadh Example ann am Bathar-cruaidh
Leigidh deasaiche paramadair bunaiteach Intel FPGA IP dhut an dealbhadh example air pasgan leasachaidh targaid

Gus dealbhadh a chuir ri chèile agus a rèiteachadh example bathar-cruaidh, lean na ceumannan seo:

1. Cuir air bhog am bathar-bog Intel Quartus Prime Pro Edition agus tagh Processing ➤ Start Compilation gus an dealbhadh a chuir ri chèile.
2. Às deidh dhut nì SRAM a ghineadh file .sof, lean na ceumannan seo gus dealbhadh bathar-cruaidh example air an inneal Intel:
   1. Tagh Innealan ➤ Prògramadair.
   2. Anns a 'Phrògramaiche, briog air Hardware Setup.
   3. Tagh inneal prògramadh.
   4. Tagh agus cuir am bòrd Intel TX ris an t-seisean Intel Quartus Prime Pro Edition agad.
   5. Dèan cinnteach gu bheil am modh air a shuidheachadh gu JTAG.
   6. Tagh an inneal Intel agus briog air Add Device. Bidh am Prògramadair a’ taisbeanadh diagram bloca de na ceanglaichean eadar na h-innealan air do bhòrd.
   7. Anns an t-sreath leis an .sof agad, thoir sùil air a’ bhogsa airson an .sof.
   8. Tionndaidh air Prògram / Configure roghainn airson an .sof.
   9. Cliog air Start.

Fiosrachadh Co-cheangailte

• Cruinneachadh mean air mhean airson dealbhadh rangachd agus stèidhichte air sgioba
• Prògramachadh innealan Intel FPGA

Ag atharrachadh inneal targaid ann an dealbhadh bathar-cruaidh example
Ma thagh thu Stratix 10 TX E-Tile Transceiver Signal Signal Integrity Development Kit mar an inneal targaid agad, bidh an Low Latency E-Tile 40G Ethernet Intel FPGA IP core a’ gineadh bathar-cruaidh ex.ample dealbhadh airson inneal targaid 1ST280EY2F55E2VG. Ma thagh thu Agilex F-sreath Transceiver-SoC Development Kit mar an inneal targaid agad, bidh an Low Latency E-Tile 40G Ethernet Intel FPGA IP cridhe a’ gineadh bathar-cruaidh ex.ample dealbhadh airson inneal targaid AGFB014R24A2E2VR0. Faodaidh an inneal targaid ainmichte a bhith eadar-dhealaichte bhon inneal air a’ ghoireas leasachaidh agad. Gus an inneal targaid atharrachadh anns an dealbhadh bathar-cruaidh agad example, lean na ceumannan seo:

1. Cuir air bhog am bathar-bog Intel Quartus Prime Pro Edition agus fosgail am pròiseact deuchainn bathar-cruaidh file /hardware_test_design/eth_ex_40g.qpf.
2. Air a 'chlàr-taice Sònrachaidhean, cliog Inneal. Nochdaidh bogsa deasbaid an inneal.
3. Anns a’ bhogsa deasbaid inneal, tagh clàr inneal targaid stèidhichte air E-leac a tha a rèir àireamh pàirt an uidheim air a’ ghoireas leasachaidh agad. Thoir sùil air a’ cheangal pasgan leasachaidh air an Intel weblàrach airson tuilleadh fiosrachaidh.
4. Nochdaidh sgiobalta nuair a thaghas tu inneal, mar a chithear san fhigear gu h-ìosal. Tagh Chan eil gus na sònrachaidhean prìne gineadh agus sònrachaidhean I/O a ghlèidheadh.
   Intel Quartus Prime Prompt airson taghadh inneal
5. Dèan làn chruinneachadh den dealbhadh agad.

Faodaidh tu a-nis deuchainn a dhèanamh air an dealbhadh air a’ bhathar-cruaidh agad.

Fiosrachadh Co-cheangailte

• Kit Leasachaidh Ionracas Comharran Intel Stratix 10 E-Tile TX
• Kit Leasachaidh FPGA Sreath-F Intel Agilex

A’ dèanamh deuchainn air an dealbhadh ìosal latency E-Tile 40G Ethernet Intel FPGA IP ann am Bathar-cruaidh
Às deidh dhut an Low Latency E-Tile 40G Ethernet a chuir ri chèile dealbhadh bunaiteach Intel FPGA IP exampLe agus a rèiteachadh air an inneal Intel agad, faodaidh tu an System Console a chleachdadh gus am prìomh IP agus na clàran bunaiteach IP dùthchasach PHY freumhaichte a phrògramadh. Gus an System Console a thionndadh air agus deuchainn a dhèanamh air dealbhadh bathar-cruaidh example, lean na ceumannan seo:

1. Ann am bathar-bog Intel Quartus Prime Pro Edition, tagh Innealan ➤ Innealan Debugging an t-Siostaim ➤ Console System gus consol an t-siostaim a chuir air bhog.
2. Anns a’ phana Tcl Console, dèan seòrsa cd hwtest gus an eòlaire atharrachadh gu /hardware_test_design/hwtest.
3. Seòrsa source main.tcl gus ceangal fhosgladh ris an fhaidhle JTAG maighstir.

Dealbhadh a bharrachd example òrdughan rim faighinn gus am prìomh IP a phrògramadh:

• chkphy_inbhe: A’ taisbeanadh tricead a’ ghleoc agus inbhe glasaidh PHY.
• chkmac_stats: A’ taisbeanadh na luachan ann an cunntairean staitistig MAC.
• soilleir_all_stats: A’ glanadh na prìomh chunntair staitistigeil IP.
• toiseach_pkt_gen: Tòisichidh an gineadair pacaid.
• stad_pkt_gen: A 'cur stad air gineadair a' phacaid.
• sys_reset_digital_analog: Ath-shuidheachadh siostaim.
• lùb_on: Tionndaidh air lùb sreathach a-staigh
• lùb_dheth: Cuir dheth lùb sreathach a-staigh.
• reg_leugh : A 'tilleadh luach clàr bunaiteach IP aig .
• reg_sgrìobh : A' sgrìobhadh gu prìomh chlàr IP aig an t-seòladh .

Lean am modh deuchainn anns an roinn Deuchainn Bathar-cruaidh den dealbhadh example agus cùm sùil air toraidhean deuchainn ann an System Console.

Fiosrachadh Co-cheangailte
A’ mion-sgrùdadh agus a’ dì-bhugachadh dhealbhaidhean le Console System

Dealbhadh Example Tuairisgeul

Tha an dealbhadh Ethernet 40G stèidhichte air E-leac example a’ nochdadh gnìomhan an Low Latency E-Tile 40G Ethernet Intel FPGA IP cridhe, le eadar-aghaidh transceiver stèidhichte air E-leac a ’gèilleadh ri sònrachadh àbhaisteach IEEE 802.3ba CAUI-4. Faodaidh tu an dealbhadh a ghineadh bhon Example Dealbhadh tab anns an neach-deasachaidh paramadair paramadair IP ìosal latency E-Tile 40G Ethernet Intel FPGA.
Gus an dealbhadh example, feumaidh tu an toiseach na luachan paramadair a shuidheachadh airson an eadar-dhealachadh bunaiteach IP a tha thu an dùil a ghineadh san toradh deireannach agad. A 'cruthachadh dealbhadh exampbidh le a’ cruthachadh leth-bhreac den chridhe IP; an testbench agus dealbhadh bathar-cruaidh exampcleachd an caochladh seo mar an DUT. Mura suidhich thu na luachan paramadair airson an DUT gus a bhith co-ionnan ris na luachan paramadair san toradh deireannach agad, tha an dealbhadh exampcha bhith thu a’ gineadh a’ cleachdadh an eadar-dhealachadh bunaiteach IP a tha thu an dùil.

Thoir an aire:
Tha am being deuchainn a’ nochdadh deuchainn bunaiteach air cridhe IP. Chan eilear an dùil a bhith na àite airson àrainneachd dearbhaidh iomlan. Feumaidh tu dearbhadh nas fharsainge a dhèanamh air an dealbhadh agad fhèin Low Latency E-Tile 40G Ethernet Intel FPGA IP ann an atharrais agus ann am bathar-cruaidh.

Feartan

• A’ toirt taic do chridhe 40G Ethernet MAC/PCS IP airson transceiver E-tile a’ cleachdadh inneal Intel Stratix 10 no Intel Agilex.
• A’ toirt taic do thrèanadh ro-làimh pas-seachad agus ceangail.
• A 'cruthachadh dealbhadh example feart cunntais MAC stats.
• A 'toirt seachad testbench agus sgriobt atharrais.

Bathar-cruaidh is bathar-bog riatanasan
Gus deuchainn a dhèanamh air an exampLe dealbhadh, cleachd am bathar-cruaidh is bathar-bog a leanas:

• Bathar-bog Intel Quartus Prime Pro Edition
• Console siostam
• ModelSim, VCS, VCS MX, NCSim, no Xcelium Simulator
• Intel Stratix 10 TX E-Tile Transceiver Signal Signal Development Kit no Intel Agilex F-sreath Transceiver-SoC Development Kit

Tuairisgeul gnìomh
Tha an roinn seo a’ toirt cunntas air cridhe 40G Ethernet MAC/PCS IP a’ cleachdadh an inneal Intel ann an transceiver stèidhichte air E-leac. Anns an stiùireadh tar-chuir, bidh an MAC a ’gabhail ri frèaman teachdaiche agus a’ cuir a-steach beàrn eadar-phasgan (IPG), ro-ràdh, toiseach delimiter frèam (SFD), pleadhag, agus pìosan CRC mus cuir iad chun PHY iad. Bidh am PHY a’ còdachadh frèam MAC mar a dh’ fheumar airson tar-chuir earbsach thairis air na meadhanan chun cheann iomallach. Anns an stiùireadh faighinn, bidh am PHY a’ dol seachad air frèamaichean chun MAC. Bidh an MAC a’ gabhail ri frèamaichean bhon PHY, a’ dèanamh sgrùdaidhean, a’ toirt a-mach an CRC, ro-ràdh, agus SFD, agus a’ toirt seachad an còrr den fhrèam don neach-dèiligidh.

Samhlachadh

Bidh am being deuchainn a’ cur trafaic tro chridhe an IP, a’ cleachdadh an taobh tar-chuir agus a’ faighinn taobh a’ chridhe IP.

Dealbhadh Ethernet E-Latency Ìosal 40G Example Block Diagram

Tha an dealbhadh atharrais example deuchainn àrd-ìre file tha bunaiteach_avl_tb_top.sv. Seo file a’ toirt iomradh cloc clk_ref de 156.25 Mhz don PHY. Tha e a’ toirt a-steach gnìomh airson 10 pacaidean a chuir agus fhaighinn.

Beinn deuchainn bunaiteach Ethernet E-Tile latency ìosal 40G File Tuairisgeulan

File Ainmean	Tuairisgeul
Testbench agus Simulation Files
bunaiteach_avl_tb_top.sv	Balla deuchainn àrd-ìre file. Bidh an testbench a’ toirt an DUT sa bhad agus a’ ruith gnìomhan Verilog HDL gus pacaidean a ghineadh agus gabhail riutha.
bunaiteach_avl_tb_top_nc.sv	Balla deuchainn àrd-ìre file co-chòrdail ris an simuladair NCSim.
bunaiteach_avl_tb_top_msim.sv	Balla deuchainn àrd-ìre file co-chòrdail ris an simuladair ModelSim.
Sgriobtaichean testbench
ruith_vsim.do	An sgriobt Mentor Graphics * ModelSim gus am being deuchainn a ruith.
ruith_vcs.sh	An sgriobt Synopsys VCS gus am being deuchainn a ruith.
a’ leantainn…

File Ainmean	Tuairisgeul
ruith_vcsmx.sh	An sgriobt Synopsys VCS MX (co-cheangailte Verilog HDL agus System Verilog le VHDL) gus am being deuchainn a ruith.
ruith_ncsim.sh	An sgriobt Cadence NCSim gus am being deuchainn a ruith.
ruith_xcelium.sh	An sgriobt Cadence Xcelium gus am being deuchainn a ruith.

Bidh an ruith deuchainn soirbheachail a’ taisbeanadh toradh a’ dearbhadh an giùlan a leanas:

1. A’ feitheamh ri gleoc RX gus socrachadh
2. Clò-bhualadh inbhe PHY
3. A 'cur 10 pacaidean
4. A 'faighinn 10 pacaidean
5. A’ taisbeanadh “Testbench coileanta.”

Tha na leanas sample toradh a’ nochdadh ruith deuchainn atharrais soirbheachail:

• # A’ feitheamh ri co-thaobhadh RX
• Deasg #RX glaiste
• Co-thaobhadh sreath #RX glaiste
• #TX air a chomasachadh
• #**A’ cur pacaid 1…
• #**A’ cur pacaid 2…
• #**A’ cur pacaid 3…
• #**A’ cur pacaid 4…
• #**A’ cur pacaid 5…
• #**A’ cur pacaid 6…
• #**A’ cur pacaid 7…
• #**Fhuair pasgan 1…
• #**A’ cur pacaid 8…
• #**Fhuair pasgan 2…
• #**A’ cur pacaid 9…
• #**Fhuair pasgan 3…
• #**A’ cur pacaid 10…
• #**Fhuair pasgan 4…
• #**Fhuair pasgan 5…
• #**Fhuair pasgan 6…
• #**Fhuair pasgan 7…
• #**Fhuair pasgan 8…
• #**Fhuair pasgan 9…
• #**Fhuair pasgan 10…

Fiosrachadh Co-cheangailte
A’ dèanamh atharrais air Design Example Testbench air duilleag 7

Deuchainn bathar-cruaidh
Ann an dealbhadh bathar-cruaidh example, faodaidh tu an cridhe IP a phrògramadh ann am modh lùbach sreathach a-staigh agus trafaic a ghineadh air an taobh tar-chuir a bhios a’ lùbadh air ais tron ​​​​taobh faighinn.

Dealbhadh Bathar-cruaidh IP Ethernet E-Latency Ìosal 40G Example Diagram Bloc Àrd Ìre

Dealbhadh bathar-cruaidh Ethernet 40G Low Latency E-Tile example a 'toirt a-steach na co-phàirtean a leanas:

• E-Tile latency ìosal 40G Ethernet Intel FPGA IP cridhe.
• Loidsig teachdaiche a bhios a’ co-òrdanachadh prògramadh cridhe IP, agus gineadh is sgrùdadh pacaid.
• IOPLL gus gleoc 100 MHz a ghineadh bho ghleoc cuir a-steach 50 MHz gu dealbhadh bathar-cruaidh example.
• JTAG rianadair a bhios a’ conaltradh ris an Intel System Console. Bidh thu a’ conaltradh le loidsig an neach-dèiligidh tron ​​​​Console System.

Lean am modh-obrach aig a’ cheangal fiosrachaidh co-cheangailte ris gus an dealbhadh a dhearbhadh example anns a’ bhathar-cruaidh taghte.

Fiosrachadh Co-cheangailte

• A’ dèanamh deuchainn air dealbhadh IP FPGA IP Ethernet 40G ìosal Latency E-Tile ann am Bathar-cruaidh air duilleag 9
• A’ mion-sgrùdadh agus a’ dì-bhugachadh dhealbhaidhean le Console System

Deuchainn taobh a-staigh loopback
Ruith na ceumannan seo gus an deuchainn loopback a-staigh a dhèanamh:

1. Ath-shuidhich an siostam.
   sys_reset_digital_analog
2. Seall tricead gleoc agus inbhe PHY.
   chkphy_inbhe
3. Tionndaidh air an deuchainn loopback a-staigh.
   lùb_on
4. Seall tricead gleoc agus inbhe PHY. Tha an rx_clk air a shuidheachadh gu 312.5 MHz agus
   Tha rx_pcs_ready air a shuidheachadh gu 1.
   chkphy_inbhe
5. Tòisich an gineadair pacaid.
   toiseach_pkt_gen
6. Cuir stad air gineadair a’ phacaid.
   stad_pkt_gen
7. Review an àireamh de phacaid a chaidh a ghluasad agus a fhuaireadh.
   chkmac_stats
8. Cuir dheth an deuchainn lùb a-staigh.
   lùb_dheth

Deuchainn Loopback Taobh a-muigh
Ruith na ceumannan seo gus an deuchainn loopback taobh a-muigh a dhèanamh:

1. Ath-shuidhich an siostam.
   sys_reset_digital_analog
2. Seall tricead gleoc agus inbhe PHY. Tha an rx_clk air a shuidheachadh gu 312.5 MHz agus
   rx_pcs_ready air a shuidheachadh gu 1. chkphy_status
3. Tòisich an gineadair pacaid.
   toiseach_pkt_gen
4. Cuir stad air gineadair a’ phacaid.
   stad_pkt_gen
5. Review an àireamh de phacaid a chaidh a ghluasad agus a fhuaireadh.
   chkmac_stats

Dealbhadh Ethernet E-Latency Ìosal 40G Example Clàran

Dealbhadh Bathar-cruaidh Ethernet E-Tile latency ìosal 40G Example Clàr Mapa
Liosta de na raointean clàraidh le mapa cuimhne airson dealbhadh bathar-cruaidh example. Gheibh thu cothrom air na clàran seo leis na gnìomhan reg_read agus reg_write ann an Console an t-Siostaim.

Offset Facal	Seòrsa Clàraidh
0x300-0x3FF	Clàran PHY
0x400-0x4FF	TX MAC clàran
0x500-0x5FF	RX MAC clàran
0x800-0x8FF	Staitistig Clàran-cunntais - stiùireadh TX
0x900-0x9FF	Staitistig Clàran cunntair - stiùireadh RX
0x1000-1016	Clàran teachdaiche pacaid

Clàran teachdaiche pacaid
Faodaidh tu an dealbhadh bathar-cruaidh Ethernet E-Tile 40G ìosal Latency a ghnàthachadh example bhith a’ prògramadh clàran an neach-dèiligidh.

Nathair-nimhe	Ainm	Bit	Tuairisgeul	Luach ath-shuidheachadh HW	Ruigsinneachd
0x1008	Dèan rèiteachadh air meud pacaid	[29:0]	Sònraich meud pacaid tar-chuir ann am bytes. Tha eisimeileachd aig na pìosan seo ri clàr PKT_GEN_TX_CTRL. • Bit [29:16]: Sònraich crìoch àrd meud a’ phacaid ann am bytes. Chan eil seo a’ buntainn ach ri modh mean air mhean. • Bit [13:0]: - Airson modh stèidhichte, bidh na pìosan sin a’ sònrachadh meud pacaid tar-chuir ann am bytes. - Airson modh mean air mhean, bidh na pìosan seo a’ sònrachadh na bytes mean air mhean airson pacaid.	0x25800040	RW
0x1009	Smachd àireamh pacaid	[31:0]	Sònraich an àireamh de phasgan a thèid a ghluasad bhon ghineadair pacaid.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• Bit [0]: Glèidhte. • Bit [1]: Gineadair pacaid a dhì-cheadachadh bit. Suidhich am pìos seo gu luach 1 gus gineadair a’ phacaid a chuir dheth, agus ath-shuidheachadh gu luach 0 gus gineadair a’ phacaid a thionndadh air. • Bit [2]: Glèidhte. • Bit [3]: A bheil luach 1 ann ma tha an cridhe IP ann am modh loopback MAC; tha luach 0 aige ma chleachdas neach-dèiligidh a’ phacaid gineadair a’ phacaid.	0x6	RW
a’ leantainn…

Nathair-nimhe	Ainm	Bit	Tuairisgeul	Luach ath-shuidheachadh HW	Ruigsinneachd
			• Bit [5:4]: — 00: Modh air thuaiream - 01: Modh stèidhichte - 10: Modh meudachaidh • Bit [6]: Suidhich am pìos seo gu 1 gus clàr 0x1009 a chleachdadh gus gineadair pacaid a chuir dheth stèidhichte air àireamh stèidhichte de phasganan airson an tar-chuir. Mur eil, bithear a' cleachdadh bit [1] de chlàr PKT_GEN_TX_CTRL gus gineadair a' phacaid a chur dheth. • Bit [7]: - 1: Airson tar-chuir gun bheàrn eadar pacaidean. - 0: Airson tar-chuir le beàrn air thuaiream eadar pacaidean.
0x1011	Seòladh ceann-uidhe nas ìsle 32 bit	[31:0]	Seòladh ceann-uidhe (32 pìosan nas ìsle)	0x56780ADD	RW
0x1012	Seòladh ceann-uidhe 16 pìosan gu h-àrd	[15:0]	Seòladh ceann-uidhe (16 pìosan gu h-àrd)	0x1234	RW
0x1013	Seòladh stòr nas ìsle 32 bit	[31:0]	Seòladh stòr (32 pìosan nas ìsle)	0x43210ADD	RW
0x1014	Seòladh stòr 16 pìosan gu h-àrd	[15:0]	Seòladh stòr (16 pìosan gu h-àrd)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	Ath-shuidheachadh loopback MAC. Suidhich gu luach 1 gus an dealbhadh ath-shuidheachadh example MAC loopback.	1'b0	RW

Fiosrachadh Co-cheangailte
Tuairisgeulan Clàr Inbhe Smachd agus Inbhe Ethernet E-Tile E-Latency Ìosal A’ toirt cunntas air na prìomh chlàran bunaiteach IP Ethernet E-Tile E-Tile 40G.

Dealbhadh Example Comharran Eadar-aghaidh
Tha being deuchainn Ethernet Low Latency E-Tile 40G fèin-chumte agus chan fheum e comharran cuir a-steach sam bith a dhràibheadh.

Dealbhadh Bathar-cruaidh Ethernet E-Tile latency ìosal 40G Example Comharran Eadar-aghaidh

Comharradh	Stiùir	Beachdan
clc 50	Cuir a-steach	Tha an gleoc seo air a stiùireadh leis a 'bhòrd oscillator. • Drive aig 50 MHz air Intel Stratix 10 bòrd. • Dràibheadh ​​​​aig 100 MHz air bòrd Intel Agilex. Tha dealbhadh bathar-cruaidh example slighean a’ ghleoc seo gu cuir a-steach IOPLL air an inneal agus a’ rèiteachadh an IOPLL gus gleoc 100 MHz a dhràibheadh ​​​​a-staigh.
clk_ref	Cuir a-steach	Siubhail aig 156.25 MHz.
a’ leantainn…

Comharradh	Stiùir	Beachdan
cpu_ath-shuidheachadh	Cuir a-steach	Ag ath-shuidheachadh an IP bunaiteach. Gnìomhach ìosal. A’ stiùireadh an ath-shuidheachadh cruaidh cruinne csr_reset_n gu cridhe IP.
tx_sreath[3:0]	Toradh	Bidh Transceiver PHY a’ toirt a-mach dàta sreathach.
rx_sreath[3:0]	Cuir a-steach	Cuir a-steach dàta sreathach Transceiver PHY.
user_led[7:0]	Toradh	Comharran inbhe. Tha dealbhadh bathar-cruaidh example a 'ceangal na pìosan sin gus LEDs a dhràibheadh ​​​​air a' bhòrd targaid. Tha pìosan fa leth a’ nochdadh nan luachan comharran a leanas agus giùlan gleoc: • [0]: Prìomh chomharra ath-shuidheachadh gu cridhe IP • [1]: Tionndadh roinnte de clk_ref • [2]: Tionndadh roinnte de clk50 • [3]: Tionndadh roinneadh de ghleoc inbhe 100 MHz • [4] : tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Fiosrachadh Co-cheangailte
Eadar-aghaidh agus Tuairisgeul Comharran A’ toirt seachad tuairisgeulan mionaideach air na prìomh chomharran bunaiteach aig Low Latency E-Tile 40G Ethernet IP agus na h-eadar-aghaidh dham buin iad.

Tasglann IP Intel FPGA IP Latency E-Tile 40G ìosal
Mura h-eil dreach bunaiteach IP air a liostadh, tha an stiùireadh cleachdaiche airson an dreach bunaiteach IP a’ buntainn.

Intel Quartus Prìomh Tionndadh	Tionndadh Core IP	Stiùireadh Cleachdaiche
20.1	19.1.0	Dealbhadh Ethernet E-Latency Ìosal 40G Example Stiùireadh Cleachdaiche

Eachdraidh ath-sgrùdadh sgrìobhainnean airson dealbhadh e-leac ìosal 40G Ethernet Example Stiùireadh Cleachdaiche

Tionndadh Sgrìobhainn	Intel Quartus Prìomh Tionndadh	Tionndadh IP	Atharrachaidhean
2020.06.22	20.2	20.0.0	Taic inneal a bharrachd airson innealan Intel Agilex.
2020.04.13	20.1	19.1.0	Sgaoileadh tùsail.

Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor gu mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh ​​​​na còrach atharrachaidhean a dhèanamh air toraidhean is seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean. Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.

Sgrìobhainnean/Goireasan

intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdfStiùireadh Cleachdaiche E-Tile latency ìosal 40G Ethernet Intel FPGA IP Design Example, Latency Ìosal, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example

Iomraidhean

• Leabhar-làimhe cleachdaiche