MICROCHIP TB3308 Gestion des problèmes de cohérence du cache lors de l'exécution à l'aide de la maintenance du cache
Introduction
Le problème de cohérence du cache est inévitable sur les applications exécutées sur des microcontrôleurs (MCU) dotés de régions de mémoire pouvant être mises en cache, qui utilisent un accès direct à la mémoire (DMA) pour les opérations de transfert de données. Cela est dû au fait que le CPU effectue une opération de lecture/écriture à partir du cache pendant que le DMA transfère les données entre le périphérique et la mémoire physique.
L'une des méthodes de gestion de la cohérence du cache nécessite que l'application gère le cache au moment de l'exécution à l'aide des opérations de maintenance du cache. MPLAB® Harmony v3 fournit des interfaces de programme d'application (API) de maintenance du cache pour les dispositifs PIC32MZ.
Ce document explique comment une application peut gérer les problèmes de cohérence du cache au moment de l'exécution en utilisant les API de gestion du cache sous MPLAB Harmony v3.
Note: Les concepts abordés dans ce document sont communs à tous les microcontrôleurs PIC32MZ. Le PIC32MZ EF est utilisé comme example pour discuter des concepts.
Description
La figure suivante illustre le problème de cohérence du cache observé lorsque le DMA lit à partir de la SRAM sur le MCU PIC32MZ EF.
Figure 1-1. Transfert de mémoire à périphérique (lectures DMA à partir de SRAM)
L'application soumet une requête pour transférer la valeur du tampon de données TxBuffer 'ABCDEFGH' vers le périphérique. Le CPU remplit le tampon d'écriture DMA (TxBuffer) avec les données à écrire 'ABCDEFGH' sur le périphérique.
Cependant, en raison de la stratégie de cache définie Write Back et Write Allocate, le tampon d'écriture DMA (TxBuffer) peut ne pas être immédiatement écrit dans la mémoire principale et les données écrites peuvent rester dans le cache de données. Le tampon d'écriture DMA (TxBuffer) dans la mémoire principale contient toujours l'ancienne valeur de '12345678'.
Lorsque le DMA est déclenché pour initier le transfert de mémoire à périphérique, le DMA lit le tampon (TxBuffer) de la mémoire principale comme '12345678'. En conséquence, le DMA finit par transférer des données obsolètes vers le périphérique.
La figure suivante illustre le problème de cohérence du cache observé lorsque le DMA écrit dans la SRAM.
Illustration 1-2. Transfert de périphérique à mémoire (écritures DMA sur SRAM)
L'application soumet une demande pour recevoir des données dans le RxBuffer avec une valeur de '12345678' du périphérique. Le DMA remplit le RxBuffer avec une valeur de '12345678' dans la SRAM. Cependant, le cache de données n'est pas mis à jour et il continue de contenir les données précédentes. Lorsque le CPU lit le RxBuffer, il finit par lire la valeur précédente contenue dans le buffer comme 'ABCDEFGH'.
Gestion de la cohérence du cache
Les deux méthodes pour gérer les problèmes de cohérence du cache sont illustrées dans Transfert de mémoire vers périphérique (lectures DMA depuis SRAM) et transfert de périphérique vers mémoire (écritures DMA vers SRAM). Ces méthodes impliquent que l'application gère le cache au moment de l'exécution en utilisant les opérations de maintenance. Les opérations incluent la possibilité d'effectuer ces actions :
Invalidez le cache : Marque les lignes de cache comme non valides. Un accès ultérieur force la copie des données de la mémoire principale vers le cache.
Nettoyez le cache : Réécrit les lignes de cache, qui sont marquées comme modifiées, dans la mémoire principale
- L'application remplit le tampon de données d'écriture (TxBuffer) avec une valeur 'ABCEDFGH'. En raison de la politique de cache par défaut (Write Back et Write Allocate), les données écrites peuvent se trouver dans le cache.
Illustration 1-3. Remplir le tampon d'écriture
- Videz le tampon de données d'écriture (TxBuffer) avec la valeur 'ABCDEFGH' dans la mémoire principale en appelant l'API de nettoyage du cache.
Illustration 1-4. Vider le tampon d'écriture
- L'application soumet une demande de transfert de données du TxBuffer avec une valeur de 'ABCDEFGH' vers le périphérique.
Illustration 1-5. Écrire au périphérique
Pour gérer la cohérence du cache comme indiqué dans Transfert de périphérique à mémoire (écritures DMA sur SRAM), suivez ces étapes :
- L'application appelle l'API Invalidate cache pour marquer les lignes de cache comme non valides.
Illustration 1-6. Invalider le cache
- L'application soumet une demande pour recevoir des données dans le RxBuffer avec une valeur de '12345678' du périphérique.
- Le DMA remplit le RxBuffer avec une valeur de '12345678' dans la SRAM.
- Du fait que la ligne de cache correspondant au RxBuffer est dans un état invalide, un accès en lecture par le CPU entraîne la copie du RxBuffer de la mémoire principale dans le cache de données.
Illustration 1-7. Gérer la cohérence du cache de transfert périphérique-mémoire
Mise en œuvre
Configuration
Dans un projet MPLAB Harmony v3 pour le PIC32 MZ EF, les opérations de maintenance du cache sont activées par le configurateur MPLAB Harmony v3 (MHC) ou le configurateur de code MPLAB (MCC). Dans MHC ou MCC, le paramètre de configuration se trouve sous Project graph > System > MIPS Configuration > Cache.
Illustration 2-1. Configuration du cache MHC
API de maintenance du cache de données
MPLAB Harmony v3 fournit les API de maintenance de cache de données suivantes :
Tableau 2-1. API de maintenance du cache de données
| Nom | Description |
| DCACHE_INVALIDATE (vide) | Invalide l'intégralité du cache de données avant de l'activer. |
| DCACHE_CLEAN_BY_ADDR (adresse uint32_t, taille_t sz) | Réécrire et invalider une plage d'adresses dans le cache de données. |
| DCACHE_INVALIDATE_BY_ADDR (adresse uint32_t, taille_t sz) | Invalider une plage d'adresses dans le cache de données. |
| DCACHE_CLEAN_INVALIDATE_BY_ADDR (adresse uint32_t, taille_t sz) | Réécrire et invalider une plage d'adresses dans le cache de données. |
Remarques :
- Les API de maintenance du cache de données et d'instructions spécifiques au MCU sont disponibles sous la forme d'une bibliothèque périphérique (PLIB) plib_cache.c. Se référer à l'application PLIB example à :
https://github.com/Microchip-MPLAB-Harmony/csp_apps_pic32mz_ef/tree/master/apps/cache/cache_maintenance. - Lors de l'utilisation des API de nettoyage et d'invalidation du cache par adresse :
- adresse: Doit être aligné sur la limite de taille de la ligne de cache. Cela signifie que l'adresse du tampon DMA doit être alignée sur la limite de 16 octets.
- dtaille : Doit être un multiple de la taille de la ligne de cache. Cela signifie que la taille du tampon DMA doit être un multiple de 16 octets.
Example
Le code suivant exampLe fichier illustre l'utilisation des API de maintenance du cache de données avec les API de la bibliothèque périphérique MPLAB Harmony v3 DMA pour lire et écrire des données sur l'interface UART.
Pour le code source détaillé, reportez-vous à l'application PLIB example à :
https://github.com/Microchip-MPLAB-Harmony/csp_apps_pic32mz_ef/tree/master/apps/cache/cache_maintenance.
Note: Les problèmes de cohérence du cache discutés ci-dessus peuvent également être traités au moment de la liaison en utilisant l'attribut de variable cohérente pour le tampon de données en conflit.
unsigned int __attribute__((coherent)) buffer[1024] ;
Dans ce code, le compilateur alloue (au moment de la liaison) l'élément 1024 dans la région de mémoire non cacheable KSEG1.
Références
Les documents suivants sont répertoriés comme ressources. Pour plus d'informations sur la cohérence du cache et les produits Microchip associés, reportez-vous au Microchip Webou contactez un représentant commercial Microchip local.
- Utilisation du cache L1 sur les appareils PIC32MZ
- PIC32MZ Maintenance du cache EF PLIB Example
- Le package MPLAB Harmony v3 Quick Docs fournit des pages d'aide autonomes permettant aux utilisateurs de commencer à développer des applications sur les microcontrôleurs SAM et PIC32 32 bits de Microchip. Téléchargez le référentiel quick_docs et commencez par index.html file disponible dans le dossier docs.
La version en ligne est disponible sur : microchip-mplab-harmony.github.io/quick_docs/. - Atterrissage MPLAB Harmony v3 web page: www.microchip.com/mplab/mplab-harmony
La micropuce Website
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- Ni Microchip ni aucun autre fabricant de semi-conducteurs ne peut garantir la sécurité de son code. La protection du code ne signifie pas que nous garantissons que le produit est « incassable ». La protection du code évolue constamment. Microchip s'engage à améliorer en permanence les fonctionnalités de protection du code de ses produits.
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Documents / Ressources
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MICROCHIP TB3308 Gestion des problèmes de cohérence du cache lors de l'exécution à l'aide de la maintenance du cache [pdf] Guide de l'utilisateur TB3308 Gestion des problèmes de cohérence du cache lors de l'exécution à l'aide de la maintenance du cache, TB3308, Gestion des problèmes de cohérence du cache lors de l'exécution à l'aide de la maintenance du cache, Exécution à l'aide de la maintenance du cache, Maintenance du cache |
