MICROCHIP TB3308 Manejo de problemas de coherencia de caché en tiempo de ejecución mediante el mantenimiento de caché
Introducción
El problema de la coherencia de la caché es inevitable en las aplicaciones que se ejecutan en microcontroladores (MCU) que tienen regiones de memoria almacenables en caché, que utilizan un acceso directo a la memoria (DMA) para las operaciones de transferencia de datos. Esto se debe a que la CPU realiza una operación de lectura/escritura desde la memoria caché mientras que el DMA transfiere datos entre el periférico y la memoria física.
Uno de los métodos para manejar la coherencia de la memoria caché requiere que la aplicación administre la memoria caché en tiempo de ejecución mediante las operaciones de mantenimiento de la memoria caché. MPLAB® Harmony v3 proporciona interfaces de programa de aplicación (API) de mantenimiento de caché para dispositivos PIC32MZ.
Este documento explica cómo una aplicación puede administrar problemas de coherencia de caché en tiempo de ejecución mediante el uso de API de administración de caché en MPLAB Harmony v3.
Nota: Los conceptos discutidos en este documento son comunes para todas las MCU PIC32MZ. El PIC32MZ EF se utiliza como examppara discutir los conceptos.
Descripción
La siguiente figura ilustra el problema de coherencia de caché que se observa cuando el DMA lee desde la SRAM en la MCU PIC32MZ EF.
Figura 1-1. Transferencia de memoria a periférico (lecturas DMA de SRAM)
La aplicación envía una solicitud para transferir el valor del búfer de datos TxBuffer 'ABCDEFGH' al periférico. La CPU llena el búfer de escritura DMA (TxBuffer) con los datos que se escribirán 'ABCDEFGH' en el periférico.
Sin embargo, debido a la política de caché establecida Write Back y Write Allocate, es posible que el búfer de escritura DMA (TxBuffer) no se escriba inmediatamente en la memoria principal y que los datos escritos permanezcan en la caché de datos. El búfer de escritura DMA (TxBuffer) en la memoria principal aún contiene el valor antiguo de '12345678'.
Cuando se activa el DMA para iniciar la transferencia de memoria a periférico, el DMA lee el búfer (TxBuffer) de la memoria principal como '12345678'. Como resultado, el DMA termina transfiriendo datos obsoletos al periférico.
La siguiente figura ilustra el problema de coherencia de caché que se observa cuando DMA escribe en SRAM.
Figura 1-2. Transferencia de periférico a memoria (DMA escribe en SRAM)
La aplicación envía una solicitud para recibir datos en el RxBuffer con un valor de '12345678' desde el periférico. El DMA llena el RxBuffer con un valor de '12345678' en la SRAM. Sin embargo, la memoria caché de datos no se actualiza y sigue conservando los datos anteriores. Cuando la CPU lee el RxBuffer, termina leyendo el valor anterior contenido en el búfer como 'ABCDEFGH'.
Manejo de coherencia de caché
Los dos métodos para manejar los problemas de coherencia de caché se ilustran en Transferencia de memoria a periférico (lecturas de DMA desde SRAM) y Transferencia de periférico a memoria (escrituras de DMA en SRAM). Estos métodos implican que la aplicación administre el caché en tiempo de ejecución mediante las operaciones de mantenimiento. Las operaciones incluyen la capacidad de realizar estas acciones:
Invalidar el caché: Marca las líneas de caché como no válidas. El acceso posterior obliga a que los datos se copien de la memoria principal a la memoria caché.
Limpiar el caché: Escribe las líneas de caché, que están marcadas como sucias, de regreso a la memoria principal. Para manejar la coherencia de caché que se analiza en Transferencia de memoria a periférico (lecturas de DMA desde SRAM), realice las siguientes acciones:
- La aplicación llena el búfer de datos de escritura (TxBuffer) con un valor 'ABCEDFGH'. Debido a la política de caché predeterminada (Write Back y Write Allocate), los datos escritos pueden estar en el caché.
Figura 1-3. Llenar búfer de escritura
- Vacíe el búfer de datos de escritura (TxBuffer) con el valor 'ABCDEFGH' en la memoria principal llamando a la API de limpieza de caché.
Figura 1-4. Vaciar el búfer de escritura
- La aplicación envía una solicitud para transferir datos del TxBuffer con un valor de 'ABCDEFGH' al periférico.
Figura 1-5. Escribir a periférico
Para manejar la coherencia de caché como se describe en Transferencia de periférico a memoria (escrituras de DMA en SRAM), siga estos pasos:
- La aplicación llama a la API de caché Invalidate para marcar las líneas de caché como no válidas.
Figura 1-6. Caché invalidado
- La aplicación envía una solicitud para recibir datos en el RxBuffer con un valor de '12345678' desde el periférico.
- El DMA llena el RxBuffer con un valor de '12345678' en la SRAM.
- Debido a que la línea de caché correspondiente a RxBuffer está en un estado no válido, un acceso de lectura por parte de la CPU hace que RxBuffer se copie de la memoria principal a la caché de datos.
Figura 1-7. Manejar la coherencia de caché de transferencia de periférico a memoria
Implementación
Configuración
En un proyecto MPLAB Harmony v3 para el PIC32 MZ EF, las operaciones de mantenimiento de la memoria caché están habilitadas por MPLAB Harmony v3 Configurator (MHC) o MPLAB Code Configurator (MCC). En MHC o MCC, los ajustes de configuración se pueden encontrar en el gráfico del proyecto > Sistema > Configuración de MIPS > Caché.
Figura 2-1. Configuración de caché MHC
API de mantenimiento de caché de datos
MPLAB Harmony v3 proporciona las siguientes API de mantenimiento de caché de datos:
Tabla 2-1. API de mantenimiento de caché de datos
| Nombre | Descripción |
| DCACHE_INVALIDATE (vacío) | Invalida toda la caché de datos antes de habilitarla. |
| DCACHE_CLEAN_BY_ADDR (dirección uint32_t, tamaño_t tamaño) | Reescribir e invalidar un rango de direcciones en el caché de datos. |
| DCACHE_INVALIDATE_BY_ADDR (dirección uint32_t, tamaño_t tamaño) | Invalidar un rango de direcciones en el caché de datos. |
| DCACHE_CLEAN_INVALIDATE_BY_ADDR (dirección uint32_t, tamaño_t tamaño) | Reescribir e invalidar un rango de direcciones en el caché de datos. |
Notas:
- Las API de mantenimiento de caché de instrucciones y datos específicos de MCU están disponibles como una biblioteca periférica (PLIB) plib_cache.c. Consulte la aplicación PLIB example en:
https://github.com/Microchip-MPLAB-Harmony/csp_apps_pic32mz_ef/tree/master/apps/cache/cache_maintenance. - Al usar las API de limpieza de caché e invalidación de caché por dirección:
- dirección: Debe estar alineado con el límite del tamaño de la línea de caché. Esto significa que la dirección del búfer DMA debe estar alineada con el límite de 16 bytes.
- tamaño: Debe ser un múltiplo del tamaño de la línea de caché. Esto significa que el tamaño del búfer DMA debe ser un múltiplo de 16 bytes.
Example
El siguiente código exampEl archivo demuestra el uso de las API de mantenimiento de caché de datos junto con las API de la biblioteca periférica MPLAB Harmony v3 DMA para leer y escribir datos a través de la interfaz UART.
Para obtener un código fuente detallado, consulte la aplicación PLIB example en:
https://github.com/Microchip-MPLAB-Harmony/csp_apps_pic32mz_ef/tree/master/apps/cache/cache_maintenance.
Nota: Los problemas de coherencia de caché discutidos anteriormente también se pueden manejar en el momento del enlace mediante el uso del atributo de variable coherente para el búfer de datos en contienda.
unsigned int __attribute__((coherente)) buffer[1024];
En este código, el compilador asigna (en el momento del enlace) el elemento 1024 en la región de memoria no almacenable en caché KSEG1.
Referencias
Los siguientes documentos se enumeran como recursos. Para obtener información adicional sobre la coherencia de caché y los productos de Microchip relacionados, consulte el Microchip Webo comuníquese con un representante de ventas local de Microchip.
- Uso de caché L1 en dispositivos PIC32MZ
- PIC32MZ EF Mantenimiento de caché PLIB Example
- El paquete MPLAB Harmony v3 Quick Docs proporciona páginas de ayuda independientes para que los usuarios comiencen a desarrollar aplicaciones en los microcontroladores SAM y PIC32 de 32 bits de Microchip. Descargue el repositorio quick_docs y comience con index.html file disponible en la carpeta de documentos.
La versión en línea está disponible en: microchip-mplab-harmony.github.io/quick_docs/. - Aterrizaje de MPLAB Harmony v3 web página: www.microchip.com/mplab/mplab-harmony
el microchip Websitio
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- Los productos de Microchip cumplen con las especificaciones contenidas en su hoja de datos de Microchip particular.
- Microchip cree que su familia de productos es segura cuando se utiliza de la manera prevista, dentro de las especificaciones de funcionamiento y en condiciones normales.
- Microchip valora y protege agresivamente sus derechos de propiedad intelectual. Los intentos de infringir las funciones de protección del código del producto Microchip están estrictamente prohibidos y pueden violar la Ley de derechos de autor del milenio digital.
- Ni Microchip ni ningún otro fabricante de semiconductores puede garantizar la seguridad de su código. La protección del código no significa que garanticemos que el producto sea “irrompible”. La protección del código evoluciona constantemente. Microchip se compromete a mejorar continuamente las características de protección del código de nuestros productos.
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Documentos / Recursos
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MICROCHIP TB3308 Manejo de problemas de coherencia de caché en tiempo de ejecución mediante el mantenimiento de caché [pdf] Guía del usuario TB3308 Manejo de problemas de coherencia de caché en tiempo de ejecución mediante el mantenimiento de caché, TB3308, Manejo de problemas de coherencia de caché en tiempo de ejecución mediante el mantenimiento de caché, Tiempo de ejecución mediante mantenimiento de caché, Mantenimiento de caché |
