Οδηγός χρήσης F Tile Serial Lite IV Intel FPGA IP

Περιεχόμενα κρύβω

F Tile Serial Lite IV Intel FPGA IP

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP
Ενημερώθηκε για Intel® Quartus® Prime Design Suite: 22.1 IP Έκδοση: 5.0.0

Online Έκδοση Αποστολή σχολίων

UG-20324

ID: 683074 Έκδοση: 2022.04.28

Περιεχόμενα
Περιεχόμενα
1. Πληροφορίες για το F-Tile Serial Lite IV Intel® FPGA IP Οδηγός χρήσης………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………. 6 2.1. Πληροφορίες Έκδοσης……………………………………………………………………………………..7 2.2. Υποστηριζόμενες δυνατότητες…………………………………………………………………………………….. 7 2.3. Επίπεδο υποστήριξης έκδοσης IP……………………………………………………………………………..8 2.4. Υποστήριξη βαθμού ταχύτητας συσκευής………………………………………………………………………..8 2.5. Χρήση πόρων και καθυστέρηση……………………………………………………………………9 2.6. Αποδοτικότητα εύρους ζώνης………………………………………………………………………………… 9
3. Ξεκινώντας……………………………………………………………………………………………………… 11 3.1. Εγκατάσταση και αδειοδότηση Intel FPGA IP Cores………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… Intel FPGA IP Evaluation Mode…………………………………………………………… 11 3.1.1. Καθορισμός των παραμέτρων και των επιλογών IP…………………………………………………………… 11 3.2. Δημιουργούνται File Δομή…………………………………………………………………………… 14 3.4. Προσομοίωση Intel FPGA IP Cores……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… Προσομοίωση και Επαλήθευση του Σχεδίου……………………………………………………………….. 16 3.4.1. Σύνθεση πυρήνων IP σε άλλα εργαλεία EDA……………………………………………………………. 17 3.5. Σύνταξη του πλήρους σχεδίου………………………………………………………………………………..17
4. Περιγραφή λειτουργίας……………………………………………………………………………………….. 19 4.1. Διαδρομή δεδομένων TX…………………………………………………………………………………………..20 4.1.1. Προσαρμογέας TX MAC…………………………………………………………………………….. 21 4.1.2. Εισαγωγή Λέξης Ελέγχου (CW)…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… TX CRC………………………………………………………………………………………23 4.1.3. Κωδικοποιητής TX MII……………………………………………………………………………….28 4.1.4. TX PCS και PMA…………………………………………………………………………….. 29 4.1.5. Διαδρομή δεδομένων RX……………………………………………………………………………………………. 30 4.2. RX PCS και PMA………………………………………………………………………….. 30 4.2.1. Αποκωδικοποιητής RX MII……………………………………………………………………………… 31 4.2.2. RX CRC…………………………………………………………………………………….. 31 4.2.3. RX Deskew………………………………………………………………………………….31 4.2.4. Αφαίρεση RX CW………………………………………………………………………………32 4.2.5. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture……………………………………………. 35 4.3. Επαναφορά και αρχικοποίηση σύνδεσης…………………………………………………………………………..36 4.4. Ακολουθία επαναφοράς και αρχικοποίησης TX…………………………………………………… 37 4.4.1. Ακολουθία επαναφοράς και αρχικοποίησης RX…………………………………………………… 38 4.4.2. Υπολογισμός ρυθμού σύνδεσης και απόδοσης εύρους ζώνης………………………………………………….. 39
5. Παράμετροι……………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals…………………………………………….. 44 6.1. Σήματα Ρολογιού………………………………………………………………………………………….44 6.2. Επαναφορά σημάτων………………………………………………………………………………………… 44 6.3. Σήματα MAC………………………………………………………………………………………….. 45 6.4. Σήματα αναδιαμόρφωσης πομποδέκτη………………………………………………………………… 48 6.5. Σήματα PMA………………………………………………………………………………………….. 49

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 2

Αποστολή σχολίων

Περιεχόμενα
7. Σχεδιασμός με F-Tile Serial Lite IV Intel FPGA IP…………………………………………………… 51 7.1. Επαναφορά κατευθυντήριων γραμμών…………………………………………………………………………………….. 51 7.2. Οδηγίες χειρισμού σφαλμάτων………………………………………………………………………..51
8. Αρχεία οδηγού χρήστη F-Tile Serial Lite IV Intel FPGA IP…………………………………………. 52 9. Ιστορικό αναθεώρησης εγγράφου για το F-Tile Serial Lite IV Οδηγός χρήστη Intel FPGA IP………53

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 3

683074 | 2022.04.28 Αποστολή σχολίων

1. Πληροφορίες για τον Οδηγό χρήσης F-Tile Serial Lite IV Intel® FPGA IP

Αυτό το έγγραφο περιγράφει χαρακτηριστικά IP, περιγραφή αρχιτεκτονικής, βήματα για τη δημιουργία και οδηγίες για το σχεδιασμό του F-Tile Serial Lite IV Intel® FPGA IP χρησιμοποιώντας τους πομποδέκτες F-tile σε συσκευές Intel AgilexTM.

Προοριζόμενο κοινό

Αυτό το έγγραφο προορίζεται για τους ακόλουθους χρήστες:
· Σχεδιάστε αρχιτέκτονες για να κάνουν την επιλογή IP κατά τη φάση σχεδιασμού σχεδιασμού σε επίπεδο συστήματος
· Σχεδιαστές υλικού όταν ενσωματώνουν την IP στη σχεδίαση σε επίπεδο συστήματος
· Μηχανικοί επικύρωσης κατά τη διάρκεια των φάσεων προσομοίωσης σε επίπεδο συστήματος και επικύρωσης υλικού

Σχετικά Έγγραφα

Ο παρακάτω πίνακας παραθέτει άλλα έγγραφα αναφοράς που σχετίζονται με το F-Tile Serial Lite IV Intel FPGA IP.

Πίνακας 1.

Σχετικά Έγγραφα

Αναφορά

F-Tile Serial Lite IV Intel FPGA IP Design Example Οδηγός χρήσης

Φύλλο δεδομένων συσκευής Intel Agilex

Περιγραφή
Αυτό το έγγραφο παρέχει κατευθυντήριες γραμμές δημιουργίας, χρήσης και λειτουργικής περιγραφής του F-Tile Serial Lite IV Intel FPGA IP design examples σε συσκευές Intel Agilex.
Αυτό το έγγραφο περιγράφει τα ηλεκτρικά χαρακτηριστικά, τα χαρακτηριστικά μεταγωγής, τις προδιαγραφές διαμόρφωσης και το χρονισμό για συσκευές Intel Agilex.

Πίνακας 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Ακρωνύμια και Γλωσσάρι Ακρωνύμια Λίστα
Ακρώνυμο

Έλεγχος επέκτασης Word Reed-Solomon Διόρθωση σφάλματος προς τα εμπρός Φυσικό μέσο Συνημμένο πομπό Δέκτης παλμών-Amplitude Modulation 4-Level Non-return-to-zero

συνέχισε…

Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. *Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.

ISO 9001: 2015 εγγεγραμμένο

1. Πληροφορίες για το F-Tile Serial Lite IV Intel® FPGA IP Οδηγός χρήσης 683074 | 2022.04.28

PCS MII XGMII

Ακρώνυμο

Επέκταση φυσικής κωδικοποίησης Υποστρώμα ανεξάρτητη διεπαφή πολυμέσων 10 Gigabit ανεξάρτητη διεπαφή πολυμέσων

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 5

683074 | 2022.04.28 Αποστολή σχολίων

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Εικόνα 1.

Το F-Tile Serial Lite IV Το Intel FPGA IP είναι κατάλληλο για επικοινωνία δεδομένων υψηλού εύρους ζώνης για εφαρμογές chip-to-chip, board-to-board και backplane.

Το F-Tile Serial Lite IV Intel FPGA IP ενσωματώνει μπλοκ ελέγχου πρόσβασης μέσων (MAC), υποστρώματος φυσικής κωδικοποίησης (PCS) και προσάρτησης φυσικών μέσων (PMA). Η IP υποστηρίζει ταχύτητες μεταφοράς δεδομένων έως και 56 Gbps ανά λωρίδα με μέγιστο τέσσερις λωρίδες PAM4 ή 28 Gbps ανά λωρίδα με μέγιστο 16 λωρίδες NRZ. Αυτή η IP προσφέρει υψηλό εύρος ζώνης, χαμηλά γενικά πλαίσια, χαμηλό αριθμό εισόδων/εξόδων και υποστηρίζει υψηλή επεκτασιμότητα τόσο σε αριθμό λωρίδων όσο και σε ταχύτητα. Αυτή η IP μπορεί επίσης να διαμορφωθεί εύκολα με την υποστήριξη ενός ευρέος φάσματος ρυθμών δεδομένων με τη λειτουργία Ethernet PCS του πομποδέκτη F-tile.

Αυτή η IP υποστηρίζει δύο τρόπους μετάδοσης:
· Βασική λειτουργία—Αυτή είναι μια καθαρή λειτουργία ροής όπου τα δεδομένα αποστέλλονται χωρίς την έναρξη του πακέτου, τον κενό κύκλο και το τέλος του πακέτου για αύξηση του εύρους ζώνης. Η IP λαμβάνει τα πρώτα έγκυρα δεδομένα ως έναρξη μιας ριπής.
· Πλήρης λειτουργία – Αυτή είναι μια λειτουργία μεταφοράς πακέτων. Σε αυτή τη λειτουργία, η IP στέλνει μια ριπή και έναν κύκλο συγχρονισμού στην αρχή και στο τέλος ενός πακέτου ως οριοθέτες.

Διάγραμμα μπλοκ υψηλού επιπέδου F-Tile Serial Lite IV

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n bit λωρίδων (λειτουργία NRZ)/ 2*n bit λωρίδων (λειτουργία PAM4)

TX MAC

Προσαρμογέας INSERT

MII ENCODE

Προσαρμοσμένα PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Bit λωρίδων (λειτουργία PAM4)/ n bit λωρίδων (λειτουργία NRZ)
Σειριακή διεπαφή TX

Avalon Streaming Interface RX
64*n bit λωρίδων (λειτουργία NRZ)/ 2*n bit λωρίδων (λειτουργία PAM4)

RX PCS

CW RMV

DESKEW

MII

& ΕΥΘΥΓΙΣΤΕΙ ΑΠΟΚΩΔΙΚΟΠΟΙΗΣΗ

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

ΕΚΕ

2n Bit λωρίδων (λειτουργία PAM4)/ n Bit λωρίδων (λειτουργία NRZ) Σειριακή διεπαφή RX
Avalon Διαμόρφωση μητρώου διεπαφής αντιστοιχισμένης με μνήμη

Θρύλος

Μαλακή λογική

Σκληρή λογική

ISO 9001: 2015 εγγεγραμμένο

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Μπορείτε να δημιουργήσετε F-Tile Serial Lite IV Intel FPGA IP design exampγια να μάθετε περισσότερα σχετικά με τις δυνατότητες IP. Ανατρέξτε στο F-Tile Serial Lite IV Intel FPGA IP Design Example Οδηγός χρήσης.
Σχετικές πληροφορίες · Περιγραφή λειτουργίας στη σελίδα 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Οδηγός χρήσης

2.1. Πληροφορίες Έκδοσης

Οι εκδόσεις Intel FPGA IP αντιστοιχούν στις εκδόσεις λογισμικού Intel Quartus® Prime Design Suite μέχρι την έκδοση 19.1. Ξεκινώντας από την έκδοση 19.2 του λογισμικού Intel Quartus Prime Design Suite, το Intel FPGA IP διαθέτει ένα νέο σχήμα έκδοσης.

Ο αριθμός Intel FPGA IP έκδοσης (XYZ) μπορεί να αλλάξει με κάθε έκδοση λογισμικού Intel Quartus Prime. Μια αλλαγή σε:

· Το X υποδηλώνει μια σημαντική αναθεώρηση της IP. Εάν ενημερώσετε το λογισμικό Intel Quartus Prime, πρέπει να δημιουργήσετε ξανά την IP.
· Το Y υποδηλώνει ότι η IP περιλαμβάνει νέες δυνατότητες. Αναδημιουργήστε την IP σας για να συμπεριλάβετε αυτές τις νέες δυνατότητες.
· Το Z υποδηλώνει ότι η IP περιλαμβάνει μικρές αλλαγές. Αναδημιουργήστε την IP σας για να συμπεριλάβετε αυτές τις αλλαγές.

Πίνακας 3.

Πληροφορίες έκδοσης F-Tile Serial Lite IV Intel FPGA IP

Στοιχείο Έκδοση IP Intel Quartus Prime Έκδοση Ημερομηνία κυκλοφορίας Κωδικός παραγγελίας

5.0.0 22.1 2022.04.28 IP-SLITE4F

Περιγραφή

2.2. Υποστηριζόμενες λειτουργίες
Ο παρακάτω πίνακας παραθέτει τις διαθέσιμες δυνατότητες στο F-Tile Serial Lite IV Intel FPGA IP:

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Πίνακας 4.

F-Tile Serial Lite IV Λειτουργίες Intel FPGA IP

Χαρακτηριστικό

Περιγραφή

Μεταφορά δεδομένων

· Για λειτουργία PAM4:
— Το FHT υποστηρίζει μόνο 56.1, 58 και 116 Gbps ανά λωρίδα με μέγιστο 4 λωρίδες.
— Το FGT υποστηρίζει έως και 58 Gbps ανά λωρίδα με μέγιστο αριθμό 12 λωρίδων.
Ανατρέξτε στον Πίνακα 18 στη σελίδα 42 για περισσότερες λεπτομέρειες σχετικά με τις υποστηριζόμενες ταχύτητες δεδομένων πομποδέκτη για τη λειτουργία PAM4.
· Για λειτουργία NRZ:
— Το FHT υποστηρίζει μόνο 28.05 και 58 Gbps ανά λωρίδα με μέγιστο 4 λωρίδες.
— Το FGT υποστηρίζει έως και 28.05 Gbps ανά λωρίδα με μέγιστο αριθμό 16 λωρίδων.
Ανατρέξτε στον Πίνακας 18 στη σελίδα 42 για περισσότερες λεπτομέρειες σχετικά με τους υποστηριζόμενους ρυθμούς δεδομένων πομποδέκτη για τη λειτουργία NRZ.
· Υποστηρίζει λειτουργίες συνεχούς ροής (Βασικό) ή πακέτου (Πλήρης).
· Υποστηρίζει πακέτα πλαισίων χαμηλών επιβαρύνσεων.
· Υποστηρίζει μεταφορά κοκκοποίησης byte για κάθε μέγεθος ριπής.
· Υποστηρίζει την εκκίνηση του χρήστη ή την αυτόματη ευθυγράμμιση λωρίδας.
· Υποστηρίζει προγραμματιζόμενη περίοδο ευθυγράμμισης.

PCS

· Χρησιμοποιεί σκληρή λογική IP που διασυνδέεται με πομποδέκτες Intel Agilex F-tile για μείωση πόρων soft logic.
· Υποστηρίζει λειτουργία διαμόρφωσης PAM4 για προδιαγραφή 100GBASE-KP4. Το RS-FEC είναι πάντα ενεργοποιημένο σε αυτήν τη λειτουργία διαμόρφωσης.
· Υποστηρίζει NRZ με προαιρετική λειτουργία διαμόρφωσης RS-FEC.
· Υποστηρίζει αποκωδικοποίηση κωδικοποίησης 64b/66b.

Ανίχνευση και χειρισμός σφαλμάτων

· Υποστηρίζει τον έλεγχο σφαλμάτων CRC σε διαδρομές δεδομένων TX και RX. · Υποστηρίζει έλεγχο σφαλμάτων συνδέσμου RX. · Υποστηρίζει ανίχνευση σφαλμάτων RX PCS.

Διεπαφές

· Υποστηρίζει μόνο full duplex μεταφορά πακέτων με ανεξάρτητους συνδέσμους.
· Χρησιμοποιεί διασύνδεση από σημείο σε σημείο σε πολλαπλές συσκευές FPGA με χαμηλή καθυστέρηση μεταφοράς.
· Υποστηρίζει εντολές που ορίζονται από το χρήστη.

2.3. Επίπεδο υποστήριξης έκδοσης IP

Το λογισμικό Intel Quartus Prime και η υποστήριξη της συσκευής Intel FPGA για το F-Tile Serial Lite IV Intel FPGA IP είναι η εξής:

Πίνακας 5.

Έκδοση IP και Επίπεδο Υποστήριξης

Intel Quartus Prime 22.1

Συσκευή πομποδέκτες Intel Agilex F-tile

Σχεδιασμός υλικού συλλογής προσομοίωσης έκδοσης IP

5.0.0

2.4. Υποστήριξη βαθμού ταχύτητας συσκευής
Το F-Tile Serial Lite IV Intel FPGA IP υποστηρίζει τους ακόλουθους βαθμούς ταχύτητας για συσκευές Intel Agilex F-tile: · Βαθμός ταχύτητας πομποδέκτη: -1, -2 και -3 · Βαθμός ταχύτητας πυρήνα: -1, -2 και - 3

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 8

Αποστολή σχολίων

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Σχετικές Πληροφορίες
Φύλλο δεδομένων συσκευής Intel Agilex Περισσότερες πληροφορίες σχετικά με τον υποστηριζόμενο ρυθμό δεδομένων στους πομποδέκτες Intel Agilex F-tile.

2.5. Αξιοποίηση πόρων και καθυστέρηση

Οι πόροι και η καθυστέρηση για το F-Tile Serial Lite IV Intel FPGA IP ελήφθησαν από την έκδοση 22.1 του λογισμικού Intel Quartus Prime Pro Edition.

Πίνακας 6.

Intel Agilex F-Tile Serial Lite IV Αξιοποίηση πόρων IP Intel FPGA
Η μέτρηση του λανθάνοντος χρόνου βασίζεται στον λανθάνοντα χρόνο μετ' επιστροφής από την είσοδο του πυρήνα TX στην έξοδο του πυρήνα RX.

Τύπος πομποδέκτη

Παραλαγή

Αριθμός λωρίδων δεδομένων Λειτουργία RS-FEC ALM

Latency (κύκλος ρολογιού πυρήνα TX)

FGT

28.05 Gbps NRZ 16

Βασικά άτομα με ειδικές ανάγκες 21,691 65

Πλήρης αναπηρία 22,135 65

Basic Enabled 21,915 189

Πλήρης Ενεργοποίηση 22,452 189

58 Gbps PAM4 12

Basic Enabled 28,206 146

Πλήρης Ενεργοποίηση 30,360 146

FHT

58 Gbps NRZ

Basic Enabled 15,793 146

Πλήρης Ενεργοποίηση 16,624 146

58 Gbps PAM4 4

Basic Enabled 15,771 154

Πλήρης Ενεργοποίηση 16,611 154

116 Gbps PAM4 4

Basic Enabled 21,605 128

Πλήρης Ενεργοποίηση 23,148 128

2.6. Αποδοτικότητα εύρους ζώνης

Πίνακας 7.

Αποδοτικότητα εύρους ζώνης

Μεταβλητές Λειτουργία πομποδέκτη

PAM4

Λειτουργία ροής RS-FEC

Πλήρης Ενεργοποίηση

Basic Enabled

Ρυθμός bit σειριακής διεπαφής σε Gbps (RAW_RATE)
Μέγεθος ριπής μιας μεταφοράς σε αριθμό λέξεων (BURST_SIZE) (1)
Περίοδος ευθυγράμμισης στον κύκλο ρολογιού (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Ρυθμίσεις

NRZ

Γεμάτος

Ανάπηρος

Ενεργοποιήθηκε

28.0

2,048

4,096

Basic Disabled 28.0

Ενεργοποιημένο 28.0

4,194,304

4,096

4,096 συνέχεια…

(1) Το BURST_SIZE για τη βασική λειτουργία πλησιάζει το άπειρο, επομένως χρησιμοποιείται ένας μεγάλος αριθμός.

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Μεταβλητές

Ρυθμίσεις

64/66b κωδικοποιεί

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Επιβάρυνση μεγέθους ριπής σε αριθμό λέξεων (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Περίοδος δείκτη ευθυγράμμισης 81,915 σε κύκλο ρολογιού (ALIGN_MARKER_PERIOD)

81,915

81,916

Πλάτος δείκτη ευθυγράμμισης σε 5

κύκλος ρολογιού

(ALIGN_MARKER_WIDTH)

Αποδοτικότητα εύρους ζώνης (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Αποτελεσματικός ρυθμός (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Μέγιστη συχνότητα ρολογιού χρήστη (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Σχετικές πληροφορίες Υπολογισμός ρυθμού σύνδεσης και απόδοσης εύρους ζώνης στη σελίδα 40

(2) Σε πλήρη λειτουργία, το μέγεθος BURST_SIZE_OVHD περιλαμβάνει τις START/END ζευγοποιημένες Λέξεις ελέγχου σε μια ροή δεδομένων.
(3) Για τη Βασική λειτουργία, το BURST_SIZE_OVHD είναι 0 επειδή δεν υπάρχει START/END κατά τη ροή.
(4) Ανατρέξτε στον Υπολογισμό συχνότητας σύνδεσης και απόδοσης εύρους ζώνης για τον υπολογισμό της απόδοσης εύρους ζώνης.
(5) Ανατρέξτε στον Υπολογισμό ρυθμού σύνδεσης και απόδοσης εύρους ζώνης για υπολογισμό αποτελεσματικού ποσοστού.
(6) Ανατρέξτε στον Υπολογισμό ρυθμού σύνδεσης και απόδοσης εύρους ζώνης για τον υπολογισμό της μέγιστης συχνότητας ρολογιού χρήστη.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 10

Αποστολή σχολίων

683074 | 2022.04.28 Αποστολή σχολίων

3. Ξεκινώντας

3.1. Εγκατάσταση και αδειοδότηση Intel FPGA IP Cores

Η εγκατάσταση λογισμικού Intel Quartus Prime περιλαμβάνει τη βιβλιοθήκη IP της Intel FPGA. Αυτή η βιβλιοθήκη παρέχει πολλούς χρήσιμους πυρήνες IP για χρήση στην παραγωγή σας χωρίς την ανάγκη πρόσθετης άδειας χρήσης. Ορισμένοι πυρήνες Intel FPGA IP απαιτούν την αγορά ξεχωριστής άδειας χρήσης για χρήση στην παραγωγή. Η λειτουργία αξιολόγησης IP της Intel FPGA σάς επιτρέπει να αξιολογήσετε αυτούς τους αδειοδοτημένους πυρήνες IP της Intel FPGA σε προσομοίωση και υλικό, πριν αποφασίσετε να αγοράσετε μια πλήρη άδεια βασικού IP παραγωγής. Χρειάζεται να αγοράσετε μια πλήρη άδεια παραγωγής για πυρήνες Intel IP με άδεια χρήσης αφού ολοκληρώσετε τη δοκιμή υλικού και είστε έτοιμοι να χρησιμοποιήσετε την IP στην παραγωγή.

Το λογισμικό Intel Quartus Prime εγκαθιστά πυρήνες IP στις ακόλουθες θέσεις από προεπιλογή:

Εικόνα 2.

Διαδρομή εγκατάστασης πυρήνα IP
intelFPGA(_pro) quartus – Περιέχει την IP του λογισμικού Intel Quartus Prime – Περιέχει τη βιβλιοθήκη IP της Intel FPGA και τους πυρήνες IP τρίτων κατασκευαστών altera – Περιέχει τον πηγαίο κώδικα της βιβλιοθήκης IP της Intel FPGA – Περιέχει την πηγή IP της Intel FPGA files

Πίνακας 8.

Τοποθεσίες εγκατάστασης IP Core

Τοποθεσία

Λογισμικό

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Πλατφόρμα Windows* Linux*

Σημείωμα:

Το λογισμικό Intel Quartus Prime δεν υποστηρίζει κενά στη διαδρομή εγκατάστασης.

3.1.1. Λειτουργία αξιολόγησης IP της Intel FPGA
Η δωρεάν λειτουργία αξιολόγησης Intel FPGA IP σάς επιτρέπει να αξιολογείτε αδειοδοτημένους πυρήνες Intel FPGA IP σε προσομοίωση και υλικό πριν από την αγορά. Η λειτουργία αξιολόγησης IP της Intel FPGA υποστηρίζει τις ακόλουθες αξιολογήσεις χωρίς πρόσθετη άδεια:
· Προσομοίωση της συμπεριφοράς ενός αδειοδοτημένου πυρήνα IP της Intel FPGA στο σύστημά σας. · Επαληθεύστε τη λειτουργικότητα, το μέγεθος και την ταχύτητα του πυρήνα IP γρήγορα και εύκολα. · Δημιουργήστε προγραμματισμό συσκευών περιορισμένου χρόνου files για σχέδια που περιλαμβάνουν πυρήνες IP. · Προγραμματίστε μια συσκευή με τον πυρήνα IP σας και επαληθεύστε το σχέδιό σας σε υλικό.

ISO 9001: 2015 εγγεγραμμένο

3. Ξεκινώντας
683074 | 2022.04.28
Η λειτουργία αξιολόγησης IP της Intel FPGA υποστηρίζει τους ακόλουθους τρόπους λειτουργίας:
· Tethered–Επιτρέπει την εκτέλεση της σχεδίασης που περιέχει την άδεια Intel FPGA IP επ' αόριστον με σύνδεση μεταξύ της πλακέτας σας και του κεντρικού υπολογιστή. Η λειτουργία Tethered απαιτεί μια σειριακή κοινή ομάδα ενεργειών δοκιμής (JTAG) καλώδιο συνδεδεμένο μεταξύ του JTAG θύρα στην πλακέτα σας και στον κεντρικό υπολογιστή, ο οποίος εκτελεί τον προγραμματιστή Intel Quartus Prime κατά τη διάρκεια της περιόδου αξιολόγησης υλικού. Ο Προγραμματιστής απαιτεί μόνο μια ελάχιστη εγκατάσταση του λογισμικού Intel Quartus Prime και δεν απαιτεί άδεια χρήσης Intel Quartus Prime. Ο κεντρικός υπολογιστής ελέγχει τον χρόνο αξιολόγησης στέλνοντας ένα περιοδικό σήμα στη συσκευή μέσω του JTAG Λιμάνι. Εάν όλοι οι αδειοδοτημένοι πυρήνες IP στη σχεδίαση υποστηρίζουν τη συνδεμένη λειτουργία, ο χρόνος αξιολόγησης διαρκεί έως ότου λήξει οποιαδήποτε αξιολόγηση πυρήνα IP. Εάν όλοι οι πυρήνες IP υποστηρίζουν απεριόριστο χρόνο αξιολόγησης, η συσκευή δεν λήγει.
· Untethered–Επιτρέπει την εκτέλεση της σχεδίασης που περιέχει την άδεια IP για περιορισμένο χρονικό διάστημα. Ο πυρήνας IP επανέρχεται σε λειτουργία χωρίς σύνδεση εάν η συσκευή αποσυνδεθεί από τον κεντρικό υπολογιστή που εκτελεί το λογισμικό Intel Quartus Prime. Ο πυρήνας IP επιστρέφει επίσης σε λειτουργία χωρίς σύνδεση εάν οποιοσδήποτε άλλος πυρήνας IP με άδεια χρήσης στη σχεδίαση δεν υποστηρίζει τη λειτουργία πρόσδεσης.
Όταν λήξει ο χρόνος αξιολόγησης για οποιαδήποτε άδεια IP της Intel FPGA στη σχεδίαση, η σχεδίαση σταματά να λειτουργεί. Όλοι οι πυρήνες IP που χρησιμοποιούν τη λειτουργία αξιολόγησης IP της Intel FPGA λήγει ταυτόχρονα όταν λήξει το χρονικό διάστημα οποιουδήποτε πυρήνα IP στη σχεδίαση. Όταν λήξει ο χρόνος αξιολόγησης, πρέπει να επαναπρογραμματίσετε τη συσκευή FPGA πριν συνεχίσετε την επαλήθευση υλικού. Για να επεκτείνετε τη χρήση του πυρήνα IP για παραγωγή, αγοράστε μια πλήρη άδεια παραγωγής για τον πυρήνα IP.
Πρέπει να αγοράσετε την άδεια χρήσης και να δημιουργήσετε ένα πλήρες κλειδί άδειας παραγωγής για να μπορέσετε να δημιουργήσετε έναν απεριόριστο προγραμματισμό συσκευής file. Κατά τη λειτουργία αξιολόγησης IP της Intel FPGA, ο μεταγλωττιστής δημιουργεί μόνο προγραμματισμό συσκευής περιορισμένου χρόνου file ( _time_limited.sof) που λήγει στο χρονικό όριο.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 12

Αποστολή σχολίων

3. Ξεκινώντας 683074 | 2022.04.28

Εικόνα 3.

Ροή λειτουργίας αξιολόγησης IP Intel FPGA
Εγκαταστήστε το λογισμικό Intel Quartus Prime με τη βιβλιοθήκη IP της Intel FPGA

Παραμετροποιήστε και δημιουργήστε έναν πυρήνα IP με άδεια χρήσης Intel FPGA

Επαληθεύστε την IP σε έναν υποστηριζόμενο προσομοιωτή

Μεταγλωττίστε το σχέδιο στο λογισμικό Intel Quartus Prime

Δημιουργήστε έναν προγραμματισμό συσκευής περιορισμένου χρόνου File

Προγραμματίστε τη συσκευή Intel FPGA και επαληθεύστε τη λειτουργία στην πλακέτα
Δεν υπάρχει IP έτοιμη για χρήση παραγωγής;
Ναι Αγορά Πλήρους Παραγωγής
Άδεια IP

Σημείωμα:

Συμπεριλάβετε άδεια IP σε εμπορικά προϊόντα
Ανατρέξτε στον οδηγό χρήσης κάθε πυρήνα IP για βήματα παραμετροποίησης και λεπτομέρειες εφαρμογής.
Η Intel αδειοδοτεί πυρήνες IP σε διαρκή βάση ανά θέση. Το τέλος άδειας περιλαμβάνει συντήρηση και υποστήριξη πρώτου έτους. Πρέπει να ανανεώσετε το συμβόλαιο συντήρησης για να λαμβάνετε ενημερώσεις, διορθώσεις σφαλμάτων και τεχνική υποστήριξη πέραν του πρώτου έτους. Πρέπει να αγοράσετε μια πλήρη άδεια παραγωγής για πυρήνες Intel FPGA IP που απαιτούν άδεια παραγωγής, πριν δημιουργήσετε προγραμματισμό files που μπορείτε να χρησιμοποιήσετε για απεριόριστο χρόνο. Κατά τη λειτουργία αξιολόγησης IP της Intel FPGA, ο μεταγλωττιστής δημιουργεί μόνο προγραμματισμό συσκευής περιορισμένου χρόνου file ( _time_limited.sof) που λήγει στο χρονικό όριο. Για να αποκτήσετε τα κλειδιά άδειας παραγωγής, επισκεφτείτε το Κέντρο αδειών χρήσης Intel FPGA Self-Service.
Οι Συμφωνίες Άδειας Χρήσης Λογισμικού Intel FPGA διέπουν την εγκατάσταση και τη χρήση αδειοδοτημένων πυρήνων IP, του λογισμικού σχεδίασης Intel Quartus Prime και όλων των πυρήνων IP χωρίς άδεια.

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 13

3. Ξεκινώντας 683074 | 2022.04.28
Σχετικές πληροφορίες · Κέντρο υποστήριξης αδειών χρήσης Intel FPGA · Εισαγωγή στην εγκατάσταση και αδειοδότηση λογισμικού Intel FPGA
3.2. Καθορισμός των παραμέτρων και των επιλογών IP
Το πρόγραμμα επεξεργασίας παραμέτρων IP σάς επιτρέπει να διαμορφώνετε γρήγορα την προσαρμοσμένη παραλλαγή IP σας. Ακολουθήστε τα παρακάτω βήματα για να καθορίσετε επιλογές IP και παραμέτρους στο λογισμικό Intel Quartus Prime Pro Edition.
1. Εάν δεν έχετε ήδη ένα έργο Intel Quartus Prime Pro Edition στο οποίο μπορείτε να ενσωματώσετε το F-Tile Serial Lite IV Intel FPGA IP, πρέπει να δημιουργήσετε ένα. ένα. Στην έκδοση Intel Quartus Prime Pro, κάντε κλικ File New Project Wizard για να δημιουργήσετε ένα νέο έργο Quartus Prime ή File Ανοίξτε το Project για να ανοίξετε ένα υπάρχον έργο Quartus Prime. Ο οδηγός σας ζητά να καθορίσετε μια συσκευή. σι. Καθορίστε την οικογένεια συσκευών Intel Agilex και επιλέξτε μια συσκευή παραγωγής πλακιδίων F που πληροί τις απαιτήσεις βαθμού ταχύτητας για την IP. ντο. Κάντε κλικ στο Finish.
2. Στον Κατάλογο IP, εντοπίστε και επιλέξτε F-Tile Serial Lite IV Intel FPGA IP. Εμφανίζεται το παράθυρο Νέα παραλλαγή IP.
3. Καθορίστε ένα όνομα ανώτατου επιπέδου για τη νέα προσαρμοσμένη παραλλαγή IP σας. Το πρόγραμμα επεξεργασίας παραμέτρων αποθηκεύει τις ρυθμίσεις παραλλαγής IP σε α file ονομάστηκε .ip.
4. Κάντε κλικ στο OK. Εμφανίζεται ο επεξεργαστής παραμέτρων. 5. Καθορίστε τις παραμέτρους για την παραλλαγή IP σας. Ανατρέξτε στην ενότητα Παράμετροι για
πληροφορίες σχετικά με τις παραμέτρους IP F-Tile Serial Lite IV Intel FPGA. 6. Προαιρετικά, για τη δημιουργία πάγκου δοκιμών προσομοίωσης ή μεταγλώττισης και σχεδίασης υλικού
example, ακολουθήστε τις οδηγίες στο Ex. Designample Οδηγός χρήσης. 7. Κάντε κλικ στην επιλογή Δημιουργία HDL. Εμφανίζεται το πλαίσιο διαλόγου Generation. 8. Καθορίστε την έξοδο file επιλογές δημιουργίας και, στη συνέχεια, κάντε κλικ στην επιλογή Δημιουργία. Η παραλλαγή IP
fileπαράγουν σύμφωνα με τις προδιαγραφές σας. 9. Κάντε κλικ στο Finish. Το πρόγραμμα επεξεργασίας παραμέτρων προσθέτει το .ip ανώτατου επιπέδου file στο ρεύμα
έργο αυτόματα. Εάν σας ζητηθεί να προσθέσετε μη αυτόματα το .ip file στο έργο, κάντε κλικ στο Project Add/Remove Files στο Project για να προσθέσετε το file. 10. Αφού δημιουργήσετε και δημιουργήσετε την παραλλαγή IP σας, πραγματοποιήστε τις κατάλληλες αντιστοιχίσεις ακίδων για να συνδέσετε τις θύρες και ορίστε τυχόν κατάλληλες παραμέτρους RTL ανά περίπτωση.
Σχετικές παράμετροι πληροφοριών στη σελίδα 42
3.3. Δημιουργούνται File Δομή
Το λογισμικό Intel Quartus Prime Pro Edition δημιουργεί την ακόλουθη έξοδο IP file δομή.
Για πληροφορίες σχετικά με το file δομή του σχεδίου π.χample, ανατρέξτε στο F-Tile Serial Lite IV Intel FPGA IP Design Example Οδηγός χρήσης.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 14

Αποστολή σχολίων

3. Ξεκινώντας 683074 | 2022.04.28

Εικόνα 4. F-Tile Serial Lite IV Intel FPGA IP Δημιουργήθηκε Files
.ip – Ενσωμάτωση IP file

Παραλλαγή IP files

_ Παραλλαγή IP files

example_design

.cmp – Δήλωση στοιχείου VHDL file _bb.v – Σύνθεση EDA μαύρου κουτιού Verilog HDL file _inst.v και .vhd – Sample instantiation πρότυπα .xml- Αναφορά XML file

ExampΗ τοποθεσία για το σχεδιασμό του πυρήνα IP σας π.χample fileμικρό. Η προεπιλεγμένη τοποθεσία είναι π.χample_design, αλλά θα σας ζητηθεί να καθορίσετε διαφορετική διαδρομή.

.qgsimc – Παραθέτει παραμέτρους προσομοίωσης για την υποστήριξη της σταδιακής αναγέννησης .qgsynthc – Παραθέτει παραμέτρους σύνθεσης για την υποστήριξη της σταδιακής αναγέννησης

.qip – Παραθέτει τη σύνθεση IP files

_generation.rpt- Αναφορά δημιουργίας IP

.sopcinfo- Ενσωμάτωση εργαλείου λογισμικού-αλυσίδας file .html- Δεδομένα χάρτη σύνδεσης και μνήμης

.csv – Ανάθεση καρφιτσώματος file

.spd – Συνδυάζει μεμονωμένα σενάρια προσομοίωσης

Προσομοίωση sim files

synth σύνθεση IP files

.v Προσομοίωση ανωτάτου επιπέδου file

.v Σύνθεση IP ανωτάτου επιπέδου file

Σενάρια προσομοιωτών

Βιβλιοθήκες υποπυρήνων

συνθ
Σύνθεση υποπυρήνων files

sim
Προσομοίωση υποπυρήνων files

Πίνακας 9.

F-Tile Serial Lite IV Δημιουργήθηκε IP Intel FPGA Files

File Ονομα

Περιγραφή

.ip

Το σύστημα Platform Designer ή η παραλλαγή IP ανώτατου επιπέδου file. είναι το όνομα που δίνετε την παραλλαγή IP σας.

.cmp

Η δήλωση στοιχείων VHDL (.cmp) file είναι ένα κείμενο file που περιέχει τοπικούς γενικούς ορισμούς και ορισμούς θυρών που μπορείτε να χρησιμοποιήσετε στη σχεδίαση VHDL files.

.html

Μια αναφορά που περιέχει πληροφορίες σύνδεσης, έναν χάρτη μνήμης που δείχνει τη διεύθυνση κάθε υποτελούς μονάδας σε σχέση με κάθε κύρια μονάδα με την οποία είναι συνδεδεμένη και εκχωρήσεις παραμέτρων.

_generation.rpt

Αρχείο καταγραφής δημιουργίας IP ή Platform Designer file. Σύνοψη των μηνυμάτων κατά τη δημιουργία IP.

.qgsimc

Παραθέτει παραμέτρους προσομοίωσης για την υποστήριξη της σταδιακής αναγέννησης.

.qgsynthc

Παραθέτει παραμέτρους σύνθεσης για την υποστήριξη της σταδιακής αναγέννησης.

.qip

Περιέχει όλες τις απαιτούμενες πληροφορίες σχετικά με το στοιχείο IP για την ενσωμάτωση και τη μεταγλώττιση του στοιχείου IP στο λογισμικό Intel Quartus Prime.
συνέχισε…

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 15

3. Ξεκινώντας 683074 | 2022.04.28

File Ονομα .sopcinfo
.csv .spd _bb.v _inst.v ή _inst.vhd .regmap
.svd
.v ή .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Περιγραφή
Περιγράφει τις συνδέσεις και τις παραμετροποιήσεις στοιχείων IP στο σύστημα Platform Designer. Μπορείτε να αναλύσετε τα περιεχόμενά του για να λάβετε απαιτήσεις όταν αναπτύσσετε προγράμματα οδήγησης λογισμικού για στοιχεία IP. Τα κατάντη εργαλεία όπως η αλυσίδα εργαλείων Nios® II το χρησιμοποιούν αυτό file. Το .sopcinfo file και το σύστημα.χ file που δημιουργείται για την αλυσίδα εργαλείων Nios II περιλαμβάνει πληροφορίες χάρτη διευθύνσεων για κάθε εξαρτώμενο στοιχείο σε σχέση με κάθε κύριο που έχει πρόσβαση στον υποτελή. Διαφορετικοί κύριοι μπορεί να έχουν διαφορετικό χάρτη διευθύνσεων για πρόσβαση σε ένα συγκεκριμένο εξαρτημένο στοιχείο.
Περιέχει πληροφορίες σχετικά με την κατάσταση αναβάθμισης του στοιχείου IP.
Απαιτούμενη εισαγωγή file για το ip-make-simscript για τη δημιουργία σεναρίων προσομοίωσης για υποστηριζόμενους προσομοιωτές. Το .spd file περιέχει μια λίστα με files που δημιουργούνται για προσομοίωση, μαζί με πληροφορίες σχετικά με μνήμες που μπορείτε να αρχικοποιήσετε.
Μπορείτε να χρησιμοποιήσετε το μαύρο κουτί Verilog (_bb.v) file ως κενή δήλωση ενότητας για χρήση ως μαύρο κουτί.
HDL π.χample instantiation πρότυπο. Μπορείτε να αντιγράψετε και να επικολλήσετε τα περιεχόμενα αυτού file στην HDL σας file για να παρουσιάσετε την παραλλαγή IP.
Εάν το IP περιέχει πληροφορίες εγγραφής, .regmap file δημιουργεί. Το .regmap file περιγράφει τις πληροφορίες χάρτη μητρώου των διεπαφών master και slave. Αυτό file συμπληρώνει το .sopcinfo file παρέχοντας πιο λεπτομερείς πληροφορίες μητρώου σχετικά με το σύστημα. Αυτό επιτρέπει την εμφάνιση μητρώου views και στατιστικά στοιχεία με δυνατότητα προσαρμογής από τον χρήστη στην Κονσόλα συστήματος.
Επιτρέπει στα εργαλεία εντοπισμού σφαλμάτων συστήματος σκληρού επεξεργαστή (HPS). view τους χάρτες μητρώου περιφερειακών συνδεδεμένων με HPS σε σύστημα Platform Designer. Κατά τη σύνθεση, το .svd fileΟι υποτελείς διεπαφές που είναι ορατές στους κύριους της Κονσόλας συστήματος αποθηκεύονται στο .sof file στην ενότητα εντοπισμού σφαλμάτων. Η Κονσόλα συστήματος διαβάζει αυτήν την ενότητα, στην οποία ο Σχεδιαστής Πλατφόρμας μπορεί να ζητήσει πληροφορίες χάρτη εγγραφής. Για τους slave συστήματος, το Platform Designer μπορεί να έχει πρόσβαση στα μητρώα ονομαστικά.
HDL files που παρουσιάζουν κάθε υπομονάδα ή θυγατρική IP για σύνθεση ή προσομοίωση.
Περιέχει μια δέσμη ενεργειών ModelSim*/QuestaSim* msim_setup.tcl για τη ρύθμιση και εκτέλεση μιας προσομοίωσης.
Περιέχει ένα σενάριο κελύφους vcs_setup.sh για τη ρύθμιση και εκτέλεση μιας προσομοίωσης VCS*. Περιέχει ένα σενάριο κελύφους vcsmx_setup.sh και synopsys_sim.setup file για να ρυθμίσετε και να εκτελέσετε μια προσομοίωση VCS MX.
Περιέχει ένα σενάριο κελύφους xcelium_setup.sh και άλλες ρυθμίσεις files για να ρυθμίσετε και να εκτελέσετε την προσομοίωση Xcelium*.
Περιέχει HDL files για τις υπομονάδες IP.
Για κάθε δημιουργημένο κατάλογο θυγατρικών IP, το Platform Designer δημιουργεί υποκαταλόγους synth/ και sim/.

3.4. Προσομοίωση Intel FPGA IP Cores
Το λογισμικό Intel Quartus Prime υποστηρίζει προσομοίωση RTL πυρήνα IP σε συγκεκριμένους προσομοιωτές EDA. Η δημιουργία IP δημιουργεί προαιρετικά προσομοίωση files, συμπεριλαμβανομένου του μοντέλου λειτουργικής προσομοίωσης, οποιουδήποτε πάγκου δοκιμών (ή π.χample design) και σενάρια ρύθμισης προσομοιωτών για κάθε πυρήνα IP. Μπορείτε να χρησιμοποιήσετε το μοντέλο λειτουργικής προσομοίωσης και οποιοδήποτε πάγκο δοκιμών ή πρώηνampΣχεδιασμός για προσομοίωση. Η έξοδος παραγωγής IP μπορεί επίσης να περιλαμβάνει σενάρια για μεταγλώττιση και εκτέλεση οποιουδήποτε δοκιμαστικού πάγκου. Τα σενάρια απαριθμούν όλα τα μοντέλα ή τις βιβλιοθήκες που χρειάζεστε για την προσομοίωση του πυρήνα IP σας.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 16

Αποστολή σχολίων

3. Ξεκινώντας 683074 | 2022.04.28

Το λογισμικό Intel Quartus Prime παρέχει ενοποίηση με πολλούς προσομοιωτές και υποστηρίζει πολλαπλές ροές προσομοίωσης, συμπεριλαμβανομένων των δικών σας σεναρίων και προσαρμοσμένων ροών προσομοίωσης. Όποια ροή και αν επιλέξετε, η προσομοίωση πυρήνα IP περιλαμβάνει τα ακόλουθα βήματα:
1. Δημιουργήστε IP HDL, δοκιμαστικό πάγκο (ή π.χample design), και σενάριο εγκατάστασης προσομοιωτή files.
2. Ρυθμίστε το περιβάλλον του προσομοιωτή σας και τυχόν σενάρια προσομοίωσης.
3. Σύνταξη βιβλιοθηκών μοντέλων προσομοίωσης.
4. Εκτελέστε τον προσομοιωτή σας.

3.4.1. Προσομοίωση και επαλήθευση του σχεδίου

Από προεπιλογή, το πρόγραμμα επεξεργασίας παραμέτρων δημιουργεί σενάρια ειδικά για προσομοιωτή που περιέχουν εντολές για μεταγλώττιση, επεξεργασία και προσομοίωση μοντέλων IP Intel FPGA και βιβλιοθήκης μοντέλων προσομοίωσης fileμικρό. Μπορείτε να αντιγράψετε τις εντολές στο σενάριο του testbench της προσομοίωσης ή να τις επεξεργαστείτε fileνα προσθέσετε εντολές για μεταγλώττιση, επεξεργασία και προσομοίωση του σχεδιασμού και του πάγκου δοκιμών σας.

Πίνακας 10. Σενάρια προσομοίωσης πυρήνα IP της Intel FPGA

Προσομοιωτής

File Τηλεφωνικός κατάλογος

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Σενάριο msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Σύνθεση πυρήνων IP σε άλλα εργαλεία EDA
Προαιρετικά, χρησιμοποιήστε ένα άλλο υποστηριζόμενο εργαλείο EDA για να συνθέσετε ένα σχέδιο που περιλαμβάνει πυρήνες IP της Intel FPGA. Όταν δημιουργείτε τη σύνθεση του πυρήνα IP fileΓια χρήση με εργαλεία σύνθεσης EDA τρίτων, μπορείτε να δημιουργήσετε μια λίστα δικτύου εκτίμησης περιοχής και χρονισμού. Για να ενεργοποιήσετε τη δημιουργία, ενεργοποιήστε τη Δημιουργία εκτιμήσεων χρόνου και πόρων για εργαλεία σύνθεσης EDA τρίτων κατά την προσαρμογή της παραλλαγής IP σας.
Η δικτυακή λίστα εκτίμησης περιοχής και χρονισμού περιγράφει τη συνδεσιμότητα και την αρχιτεκτονική του πυρήνα IP, αλλά δεν περιλαμβάνει λεπτομέρειες σχετικά με την πραγματική λειτουργικότητα. Αυτές οι πληροφορίες επιτρέπουν σε ορισμένα εργαλεία σύνθεσης τρίτων να αναφέρουν καλύτερα εκτιμήσεις περιοχής και χρονισμού. Επιπλέον, τα εργαλεία σύνθεσης μπορούν να χρησιμοποιήσουν τις πληροφορίες χρονισμού για να επιτύχουν βελτιστοποιήσεις βάσει χρονισμού και να βελτιώσουν την ποιότητα των αποτελεσμάτων.
Το λογισμικό Intel Quartus Prime δημιουργεί το _syn.v netlist file σε μορφή Verilog HDL, ανεξάρτητα από την έξοδο file μορφή που ορίζετε. Εάν χρησιμοποιείτε αυτήν τη λίστα δικτύου για σύνθεση, πρέπει να συμπεριλάβετε το περιτύλιγμα του πυρήνα IP file .v ή .vhd στο έργο σας Intel Quartus Prime.

(7) Εάν δεν ρυθμίσατε την επιλογή εργαλείου EDA – η οποία σας δίνει τη δυνατότητα να ξεκινήσετε προσομοιωτές EDA τρίτων κατασκευαστών από το λογισμικό Intel Quartus Prime– εκτελέστε αυτό το σενάριο στην κονσόλα ModelSim ή QuestaSim simulator Tcl (όχι στο λογισμικό Intel Quartus Prime κονσόλα Tcl) για την αποφυγή τυχόν σφαλμάτων.

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 17

3. Ξεκινώντας 683074 | 2022.04.28
3.6. Σύνταξη του πλήρους σχεδίου
Μπορείτε να χρησιμοποιήσετε την εντολή Start Compilation στο μενού Processing στο λογισμικό Intel Quartus Prime Pro Edition για να μεταγλωττίσετε το σχέδιό σας.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 18

Αποστολή σχολίων

683074 | 2022.04.28 Αποστολή σχολίων

4. Λειτουργική περιγραφή

Εικόνα 5.

Το F-Tile Serial Lite IV Η IP Intel FPGA αποτελείται από MAC και Ethernet PCS. Το MAC επικοινωνεί με το προσαρμοσμένο PCS μέσω διεπαφών MII.

Η IP υποστηρίζει δύο τρόπους διαμόρφωσης:
· PAM4–Παρέχει 1 έως 12 αριθμό λωρίδων για επιλογή. Η IP δημιουργεί πάντα δύο κανάλια PCS για κάθε λωρίδα στη λειτουργία διαμόρφωσης PAM4.
· NRZ–Παρέχει 1 έως 16 αριθμό λωρίδων για επιλογή.

Κάθε λειτουργία διαμόρφωσης υποστηρίζει δύο λειτουργίες δεδομένων:
· Βασική λειτουργία—Αυτή είναι μια καθαρή λειτουργία ροής όπου τα δεδομένα αποστέλλονται χωρίς την έναρξη του πακέτου, τον κενό κύκλο και το τέλος του πακέτου για αύξηση του εύρους ζώνης. Η IP λαμβάνει τα πρώτα έγκυρα δεδομένα ως έναρξη μιας ριπής.

Μεταφορά δεδομένων βασικής λειτουργίας tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001: 2015 εγγεγραμμένο

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Εικόνα 6.

· Πλήρης λειτουργία – Αυτή είναι η μεταφορά δεδομένων σε λειτουργία πακέτου. Σε αυτή τη λειτουργία, η IP στέλνει μια ριπή και έναν κύκλο συγχρονισμού στην αρχή και στο τέλος ενός πακέτου ως οριοθέτες.

Μεταφορά δεδομένων πλήρους λειτουργίας tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Σχετικές πληροφορίες · F-Tile Serial Lite IV Intel FPGA IP Overview στη σελίδα 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Οδηγός χρήσης

4.1. Διαδρομή δεδομένων TX
Η διαδρομή δεδομένων TX αποτελείται από τα ακόλουθα στοιχεία: · Προσαρμογέας MAC · Μπλοκ εισαγωγής λέξης ελέγχου · Κωδικοποιητής CRC · Κωδικοποιητής MII · Μπλοκ PCS · Μπλοκ PMA

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 20

Αποστολή σχολίων

4. Περιγραφή λειτουργίας 683074 | 2022.04.28
Εικόνα 7. Διαδρομή δεδομένων TX

Από τη λογική του χρήστη

TX MAC

Διεπαφή ροής Avalon

Προσαρμογέας MAC

Έλεγχος εισαγωγής λέξης

CRC

Κωδικοποιητής MII

Προσαρμοσμένοι υπολογιστές διεπαφής MII
PCS και PMA

Σειριακή διεπαφή TX σε άλλη συσκευή FPGA

4.1.1. Προσαρμογέας TX MAC
Ο προσαρμογέας TX MAC ελέγχει τη μετάδοση δεδομένων στη λογική χρήστη χρησιμοποιώντας τη διεπαφή ροής Avalon®. Αυτό το μπλοκ υποστηρίζει τη μετάδοση πληροφοριών και τον έλεγχο ροής που ορίζει ο χρήστης.

Μεταφορά πληροφοριών που καθορίζονται από το χρήστη

Σε πλήρη λειτουργία, η IP παρέχει το σήμα tx_is_usr_cmd που μπορείτε να χρησιμοποιήσετε για να ξεκινήσετε τον καθορισμένο από τον χρήστη κύκλο πληροφοριών, όπως η μετάδοση XOFF/XON στη λογική χρήστη. Μπορείτε να ξεκινήσετε τον καθορισμένο από το χρήστη κύκλο μετάδοσης πληροφοριών διεκδικώντας αυτό το σήμα και να μεταφέρετε τις πληροφορίες χρησιμοποιώντας tx_avs_data μαζί με τη δήλωση των σημάτων tx_avs_startofpacket και tx_avs_valid. Στη συνέχεια, το μπλοκ καταργεί το tx_avs_ready για δύο κύκλους.

Σημείωμα:

Η λειτουργία πληροφοριών που ορίζει ο χρήστης είναι διαθέσιμη μόνο σε πλήρη λειτουργία.

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 21

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Εικόνα 8.

Έλεγχος ροής

Υπάρχουν συνθήκες όπου το TX MAC δεν είναι έτοιμο να λάβει δεδομένα από τη λογική χρήστη, όπως κατά τη διάρκεια της διαδικασίας εκ νέου ευθυγράμμισης συνδέσμου ή όταν δεν υπάρχουν διαθέσιμα δεδομένα για μετάδοση από τη λογική χρήστη. Για να αποφευχθεί η απώλεια δεδομένων λόγω αυτών των συνθηκών, η IP χρησιμοποιεί το σήμα tx_avs_ready για τον έλεγχο της ροής δεδομένων από τη λογική χρήστη. Η IP απενεργοποιεί το σήμα όταν προκύψουν οι ακόλουθες συνθήκες:
· Όταν δηλώνεται το tx_avs_startofpacket, το tx_avs_ready απενεργοποιείται για έναν κύκλο ρολογιού.
· Όταν δηλώνεται το tx_avs_endofpacket, το tx_avs_ready απενεργοποιείται για έναν κύκλο ρολογιού.
· Όταν δηλώνεται οποιαδήποτε ζεύγη CW, το tx_avs_ready απενεργοποιείται για δύο κύκλους ρολογιού.
· Όταν γίνεται εισαγωγή δείκτη ευθυγράμμισης RS-FEC στην προσαρμοσμένη διεπαφή PCS, το tx_avs_ready απενεργοποιείται για τέσσερις κύκλους ρολογιού.
· Κάθε 17 κύκλοι ρολογιού πυρήνα Ethernet σε λειτουργία διαμόρφωσης PAM4 και κάθε 33 κύκλοι ρολογιού πυρήνα Ethernet σε λειτουργία διαμόρφωσης NRZ. Το tx_avs_ready καταργείται για έναν κύκλο ρολογιού.
· Όταν η λογική χρήστη καταργεί το tx_avs_valid κατά τη διάρκεια μη μετάδοσης δεδομένων.

Τα παρακάτω διαγράμματα χρονισμού είναι π.χamples του προσαρμογέα MAC TX που χρησιμοποιεί tx_avs_ready για έλεγχο ροής δεδομένων.

Έλεγχος ροής με tx_avs_valid Deassertion και START/END Paired CW

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Έγκυρο άρωμα σήματος

Δ5 Δ6

tx_avs_ready tx_avs_startofpacket

Το έτοιμο σήμα καταργεί δύο κύκλους για την εισαγωγή END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 ΚΕΝΟ D4

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 22

Αποστολή σχολίων

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Εικόνα 9.

Έλεγχος ροής με εισαγωγή δείκτη ευθυγράμμισης
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Εικόνα 10.

Έλεγχος ροής με ζευγοποιημένα START/END CWs συμπίπτουν με την εισαγωγή δείκτη ευθυγράμμισης

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_δεδομένα

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_δεδομένα

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

ΤΕΛΟΣ STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Εισαγωγή Word Control (CW).
Το F-Tile Serial Lite IV Intel FPGA IP κατασκευάζει CW με βάση τα σήματα εισόδου από τη λογική χρήστη. Τα CW υποδεικνύουν οριοθέτες πακέτων, πληροφορίες κατάστασης μετάδοσης ή δεδομένα χρήστη στο μπλοκ PCS και προέρχονται από κωδικούς ελέγχου XGMII.
Ο παρακάτω πίνακας δείχνει την περιγραφή των υποστηριζόμενων CW:

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 23

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Πίνακας 11.
ΑΡΧΗ ΤΕΛΟΣ ΕΥΘΥΓΡΑΜΜΙΣΗ

Περιγραφή των υποστηριζόμενων CW

Αριθμός λέξεων (1 λέξη

= 64 bit)

Ναί

EMPTY_CYC

Ναί

ΑΕΡΓΟΣ

Οχι

ΔΕΔΟΜΕΝΑ

Ναί

In-band

Περιγραφή
Έναρξη οριοθέτη δεδομένων. Οριοθέτης τέλους δεδομένων. Λέξη ελέγχου (CW) για τη στοίχιση RX. Κενός κύκλος σε μια μεταφορά δεδομένων. IDLE (εκτός ζώνης). Φορτίο επί πληρωμή.

Πίνακας 12. Περιγραφή Πεδίου CW
Πεδίο RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

Περιγραφή
Δεσμευμένο πεδίο. Μπορεί να χρησιμοποιηθεί για μελλοντική επέκταση. Δεμένο στο 0.
Αριθμός έγκυρων byte στην τελευταία λέξη (64-bit). Αυτή είναι μια τιμή 3 bit. · 3'b000: 8 byte · 3'b001: 1 byte · 3'b010: 2 byte · 3'b011: 3 byte · 3'b100: 4 byte · 3'b101: 5 byte · 3'b110: 6 byte · 3'b111: 7 byte
Αριθμός μη έγκυρων λέξεων στο τέλος μιας ριπής.
Υποδεικνύει τη διεπαφή ροής RX Avalon για τη διεκδίκηση σήματος τέλους πακέτου.
Υποδεικνύει τη διεπαφή ροής RX Avalon για τη διεκδίκηση του σήματος έναρξης του πακέτου.
Υποδεικνύει τη διεπαφή ροής RX Avalon για τη διεκδίκηση μιας αρχής πακέτου και ενός τέλους πακέτου στον ίδιο κύκλο.
Ελέγξτε την ευθυγράμμιση RX.
Οι τιμές του υπολογισμένου CRC.
Υποδεικνύει ότι η λέξη ελέγχου (CW) περιέχει πληροφορίες που καθορίζονται από το χρήστη.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 24

Αποστολή σχολίων

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

4.1.2.1. CW εκκίνησης ριπής

Εικόνα 11. Μορφή CW έναρξης ριπής

ΑΡΧΗ

63:56

RSVD

55:48

RSVD

47:40

RSVD

δεδομένα

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

κανάλι

7:0

'hFB(START)

έλεγχος 7:0

Πίνακας 13.

Σε πλήρη λειτουργία, μπορείτε να εισαγάγετε το START CW διεκδικώντας το σήμα tx_avs_startofpacket. Όταν δηλώνετε μόνο το σήμα tx_avs_startofpacket, ορίζεται το bit sop. Όταν δηλώνετε και τα δύο σήματα tx_avs_startofpacket και tx_avs_endofpacket, ορίζεται το bit seop.

Τιμές πεδίου START CW
Σόπ/σεοπ
usr (8)
ευθυγραμμίζω

Αξία

Ανάλογα με το σήμα tx_is_usr_cmd:

1: Όταν tx_is_usr_cmd = 1

0: Όταν tx_is_usr_cmd = 0

Στη βασική λειτουργία, το MAC στέλνει ένα START CW μετά την απενεργοποίηση της επαναφοράς. Εάν δεν υπάρχουν διαθέσιμα δεδομένα, το MAC στέλνει συνεχώς EMPTY_CYC σε σύζευξη με END και START CW μέχρι να ξεκινήσετε την αποστολή δεδομένων.

4.1.2.2. CW τέλους έκρηξης

Εικόνα 12. Μορφή CW end-of-burst

ΤΕΛΟΣ

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

δεδομένα 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

ΑΔΕΙΑΖΩ

7:0

RSVD

num_valid_bytes_eob

έλεγχος

7:0

(8) Αυτό υποστηρίζεται μόνο σε πλήρη λειτουργία.
Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 25

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Πίνακας 14.

Το MAC εισάγει το END CW όταν δηλώνεται το tx_avs_endofpacket. Το END CW περιέχει τον αριθμό των έγκυρων byte στην τελευταία λέξη δεδομένων και τις πληροφορίες CRC.

Η τιμή CRC είναι ένα αποτέλεσμα CRC 32 bit για τα δεδομένα μεταξύ του START CW και της λέξης δεδομένων πριν από το END CW.

Ο παρακάτω πίνακας δείχνει τις τιμές των πεδίων στο END CW.

ΤΕΛΟΣ CW Τιμές πεδίου
Πεδίο eop CRC32 num_valid_bytes_eob

Αξία 1
CRC32 υπολογισμένη τιμή. Αριθμός έγκυρων byte στην τελευταία λέξη δεδομένων.

4.1.2.3. Ευθυγράμμιση Paired CW

Σχήμα 13. Μορφή ζεύξης CW στοίχισης

ALIGN CW Ζεύγος με START/END

Διεπαφή XGMII 64+8 bit

ΑΡΧΗ

63:56

RSVD

55:48

RSVD

47:40

RSVD

δεδομένα

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

έλεγχος 7:0

Διεπαφή XGMII 64+8 bit

ΤΕΛΟΣ

63:56

'hFD

55:48

RSVD

47:40

RSVD

δεδομένα

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

έλεγχος 7:0

Το ALIGN CW είναι ένα ζευγοποιημένο CW με START/END ή END/START CW. Μπορείτε να εισαγάγετε το ζευγοποιημένο CW ALIGN είτε επιβεβαιώνοντας το σήμα tx_link_reinit, ρυθμίζοντας τον μετρητή Περίοδο ευθυγράμμισης είτε ξεκινώντας μια επαναφορά. Όταν εισαχθεί το ζευγοποιημένο CW ALIGN, το πεδίο ευθυγράμμισης ορίζεται σε 1 για να ξεκινήσει το μπλοκ ευθυγράμμισης του δέκτη για έλεγχο της ευθυγράμμισης δεδομένων σε όλες τις λωρίδες.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 26

Αποστολή σχολίων

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Πίνακας 15.

Ευθυγραμμίστε τις τιμές πεδίου CW
Ευθυγράμμιση πεδίου
eop sop usr seop

Αξία 1 0 0 0 0

4.1.2.4. CW κενού κύκλου

Εικόνα 14. Μορφή CW κενού κύκλου

EMPTY_CYC Σύζευξη με END/START

Διεπαφή XGMII 64+8 bit

ΤΕΛΟΣ

63:56

'hFD

55:48

RSVD

47:40

RSVD

δεδομένα

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

έλεγχος 7:0

Διεπαφή XGMII 64+8 bit

ΑΡΧΗ

63:56

RSVD

55:48

RSVD

47:40

RSVD

δεδομένα

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

έλεγχος 7:0

Πίνακας 16.

Όταν απενεργοποιείτε το tx_avs_valid για δύο κύκλους ρολογιού κατά τη διάρκεια μιας ριπής, το MAC εισάγει ένα EMPTY_CYC CW σε σύζευξη με END/START CW. Μπορείτε να χρησιμοποιήσετε αυτό το CW όταν δεν υπάρχουν διαθέσιμα δεδομένα για μετάδοση στιγμιαία.

Όταν καταργείτε το tx_avs_valid για έναν κύκλο, η IP καταργεί το tx_avs_valid για διπλάσια περίοδο από την tx_avs_valid deassertation για να δημιουργήσει ένα ζεύγος END/START CW.

Τιμές πεδίου EMPTY_CYC CW
Ευθυγράμμιση πεδίου
εοπ

Τιμή 0 0

συνέχισε…

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 27

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Πεδίο σοπ usr seop

Τιμή 0 0 0

4.1.2.5. CW σε ρελαντί

Εικόνα 15. Μορφή αδράνειας CW

ρελαντί CW

63:56

'h07

55:48

'h07

47:40

'h07

δεδομένα

39:32 31:24

'h07 'h07

23:16

'h07

15:8

'h07

7:0

'h07

έλεγχος 7:0

Το MAC εισάγει το IDLE CW όταν δεν υπάρχει μετάδοση. Κατά τη διάρκεια αυτής της περιόδου, το σήμα tx_avs_valid είναι χαμηλό.
Μπορείτε να χρησιμοποιήσετε το IDLE CW όταν έχει ολοκληρωθεί μια μεταφορά ριπής ή η μετάδοση βρίσκεται σε κατάσταση αδράνειας.

4.1.2.6. Δεδομένα Word

Η λέξη δεδομένων είναι το ωφέλιμο φορτίο ενός πακέτου. Όλα τα bit ελέγχου XGMII έχουν οριστεί στο 0 σε μορφή word data.

Εικόνα 16. Μορφή Word Data

Διεπαφή XGMII 64+8 bit

ΛΕΞΗ ΔΕΔΟΜΕΝΩΝ

63:56

δεδομένα χρήστη 7

55:48

δεδομένα χρήστη 6

47:40

δεδομένα χρήστη 5

δεδομένα

39:32 31:24

δεδομένα χρήστη 4 δεδομένα χρήστη 3

23:16

δεδομένα χρήστη 2

15:8

δεδομένα χρήστη 1

7:0

δεδομένα χρήστη 0

έλεγχος 7:0

4.1.3. TX CRC
Μπορείτε να ενεργοποιήσετε το μπλοκ TX CRC χρησιμοποιώντας την παράμετρο Enable CRC στον Επεξεργαστή παραμέτρων IP. Αυτή η δυνατότητα υποστηρίζεται τόσο σε βασική όσο και σε πλήρη λειτουργία.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 28

Αποστολή σχολίων

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Το MAC προσθέτει την τιμή CRC στο END CW διεκδικώντας το σήμα tx_avs_endofpacket. Στη λειτουργία BASIC, μόνο το ALIGN CW που έχει συζευχθεί με το END CW περιέχει ένα έγκυρο πεδίο CRC.
Το μπλοκ TX CRC διασυνδέεται με το μπλοκ TX Control Word Insertion και TX MII Encode. Το μπλοκ TX CRC υπολογίζει την τιμή CRC για δεδομένα τιμής 64 bit ανά κύκλο, ξεκινώντας από το START CW έως το END CW.
Μπορείτε να διεκδικήσετε το σήμα crc_error_inject για να καταστρέψετε σκόπιμα δεδομένα σε μια συγκεκριμένη λωρίδα για να δημιουργήσετε σφάλματα CRC.

4.1.4. Κωδικοποιητής TX MII

Ο κωδικοποιητής TX MII χειρίζεται τη μετάδοση πακέτων από το MAC στο TX PCS.

Το παρακάτω σχήμα δείχνει το μοτίβο δεδομένων στο δίαυλο MII 8-bit στη λειτουργία διαμόρφωσης PAM4. Το START και το END CW εμφανίζονται μία φορά σε κάθε δύο λωρίδες MII.

Εικόνα 17. Μοτίβο δεδομένων MII Modulation Mode PAM4

ΚΥΚΛΟΣ 1

ΚΥΚΛΟΣ 2

ΚΥΚΛΟΣ 3

ΚΥΚΛΟΣ 4

ΚΥΚΛΟΣ 5

SOP_CW

DATA_1

DATA_9 DATA_17

ΑΕΡΓΟΣ

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

ΑΕΡΓΟΣ

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Το παρακάτω σχήμα δείχνει το μοτίβο δεδομένων στο δίαυλο MII 8-bit στη λειτουργία διαμόρφωσης NRZ. Το START και το END CW εμφανίζονται σε κάθε λωρίδα MII.

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 29

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Εικόνα 18. Μοτίβο δεδομένων MII Modulation Mode NRZ

ΚΥΚΛΟΣ 1

ΚΥΚΛΟΣ 2

ΚΥΚΛΟΣ 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

ΚΥΚΛΟΣ 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS και PMA
Το F-Tile Serial Lite IV Intel FPGA IP διαμορφώνει τον πομποδέκτη F-tile σε λειτουργία Ethernet PCS.

4.2. RX Datapath
Η διαδρομή δεδομένων RX αποτελείται από τα ακόλουθα στοιχεία: · Μπλοκ PMA · Μπλοκ PCS · Αποκωδικοποιητής MII · CRC · Μπλοκ Deskew · Μπλοκ αφαίρεσης Word Control

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 30

Αποστολή σχολίων

4. Περιγραφή λειτουργίας 683074 | 2022.04.28
Εικόνα 19. Διαδρομή δεδομένων RX

Στη λογική χρήστη Avalon Streaming Interface
RX MAC
Έλεγχος Αφαίρεσης Word
Deskew

CRC

Αποκωδικοποιητής MII

Προσαρμοσμένοι υπολογιστές διεπαφής MII
PCS και PMA

Σειριακή διεπαφή RX από άλλη συσκευή FPGA
4.2.1. RX PCS και PMA
Το F-Tile Serial Lite IV Intel FPGA IP διαμορφώνει τον πομποδέκτη F-tile σε λειτουργία Ethernet PCS.
4.2.2. Αποκωδικοποιητής RX MII
Αυτό το μπλοκ προσδιορίζει εάν τα εισερχόμενα δεδομένα περιέχουν δείκτες λέξης ελέγχου και ευθυγράμμισης. Ο αποκωδικοποιητής RX MII εξάγει δεδομένα με τη μορφή έγκυρης ένδειξης 1 bit, ένδειξης δείκτη 1 bit, ένδειξης ελέγχου 1 bit και δεδομένων 64 bit ανά λωρίδα.
4.2.3. RX CRC
Μπορείτε να ενεργοποιήσετε το μπλοκ TX CRC χρησιμοποιώντας την παράμετρο Enable CRC στον Επεξεργαστή παραμέτρων IP. Αυτή η δυνατότητα υποστηρίζεται τόσο σε βασική όσο και σε πλήρη λειτουργία. Το μπλοκ RX CRC διασυνδέεται με τα μπλοκ RX Control Word Removal και RX MII Decoder. Η IP βεβαιώνει το σήμα rx_crc_error όταν παρουσιαστεί σφάλμα CRC.

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 31

4. Περιγραφή λειτουργίας 683074 | 2022.04.28
Η IP καταργεί το rx_crc_error σε κάθε νέα έκρηξη. Είναι μια έξοδος στη λογική χρήστη για τη διαχείριση σφαλμάτων λογικής χρήστη.
4.2.4. RX Deskew
Το μπλοκ επιφάνειας RX ανιχνεύει τους δείκτες ευθυγράμμισης για κάθε λωρίδα και ευθυγραμμίζει εκ νέου τα δεδομένα πριν τα στείλει στο μπλοκ αφαίρεσης RX CW.
Μπορείτε να επιλέξετε να επιτρέψετε στον πυρήνα IP να ευθυγραμμίζει αυτόματα τα δεδομένα για κάθε λωρίδα όταν παρουσιαστεί σφάλμα ευθυγράμμισης, ρυθμίζοντας την παράμετρο Ενεργοποίηση αυτόματης ευθυγράμμισης στον Επεξεργαστή παραμέτρων IP. Εάν απενεργοποιήσετε τη δυνατότητα αυτόματης ευθυγράμμισης, ο πυρήνας IP επιβεβαιώνει το σήμα rx_error για να υποδείξει το σφάλμα ευθυγράμμισης. Πρέπει να διεκδικήσετε το rx_link_reinit για να ξεκινήσετε τη διαδικασία ευθυγράμμισης λωρίδας όταν παρουσιαστεί σφάλμα ευθυγράμμισης λωρίδας.
Το RX deskew ανιχνεύει τους δείκτες ευθυγράμμισης με βάση ένα μηχάνημα κατάστασης. Το παρακάτω διάγραμμα δείχνει τις καταστάσεις στο μπλοκ επιπέδων RX.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 32

Αποστολή σχολίων

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Εικόνα 20.

Μηχάνημα κατάστασης ευθυγράμμισης λωρίδας RX Deskew με Διάγραμμα ροής με δυνατότητα αυτόματης ευθυγράμμισης
Αρχή

ΑΕΡΓΟΣ

Επαναφορά = 1 ναι όχι

Όλα τα PCS

Όχι

έτοιμες λωρίδες;

Ναί

ΠΕΡΙΜΕΝΕΤΕ

Όλοι οι δείκτες συγχρονισμού αρ
εντοπίστηκε;
Ναί
ΕΥΘΥΓΡΑΜΜΙΖΩ

Όχι
ναι Timeout;

Ναί
Χάσατε την ευθυγράμμιση;
χωρίς τέλος

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 33

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Εικόνα 21.

Μηχάνημα κατάστασης ευθυγράμμισης λωρίδας RX Deskew με απενεργοποιημένο διάγραμμα ροής αυτόματης ευθυγράμμισης
Αρχή

ΑΕΡΓΟΣ

Επαναφορά = 1 ναι όχι

Όλα τα PCS

Όχι

έτοιμες λωρίδες;

Ναί

Ναί
rx_link_reinit =1
κανένα ΣΦΑΛΜΑ

όχι ναι Timeout;

ΠΕΡΙΜΕΝΕΤΕ
όχι Όλοι οι δείκτες συγχρονισμού
εντοπίστηκε;
ναι Ευθυγραμμίστε

Ναί
Χάσατε την ευθυγράμμιση;
Όχι
Τέλος
1. Η διαδικασία ευθυγράμμισης ξεκινά με την κατάσταση IDLE. Το μπλοκ μετακινείται στην κατάσταση ΑΝΑΜΟΝΗΣ όταν όλες οι λωρίδες PCS είναι έτοιμες και το rx_link_reinit απενεργοποιηθεί.
2. Σε κατάσταση ΑΝΑΜΟΝΗΣ, το μπλοκ ελέγχει ότι όλοι οι ανιχνευμένοι δείκτες έχουν βεβαιωθεί στον ίδιο κύκλο. Εάν αυτή η συνθήκη είναι αληθής, το μπλοκ μετακινείται στην κατάσταση ALIGNED.
3. Όταν το μπλοκ βρίσκεται στην κατάσταση ALIGNED, υποδεικνύει ότι οι λωρίδες είναι ευθυγραμμισμένες. Σε αυτήν την κατάσταση, το μπλοκ συνεχίζει να παρακολουθεί την ευθυγράμμιση λωρίδας και να ελέγχει εάν υπάρχουν όλοι οι δείκτες στον ίδιο κύκλο. Εάν δεν υπάρχει τουλάχιστον ένας δείκτης στον ίδιο κύκλο και έχει οριστεί η παράμετρος Enable Auto Alignment, το μπλοκ πηγαίνει στο

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 34

Αποστολή σχολίων

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Κατάσταση IDLE για επανεκκίνηση της διαδικασίας ευθυγράμμισης. Εάν δεν έχει οριστεί η Ενεργοποίηση αυτόματης ευθυγράμμισης και δεν υπάρχει τουλάχιστον ένας δείκτης στον ίδιο κύκλο, το μπλοκ μεταβαίνει στην κατάσταση ΣΦΑΛΜΑ και περιμένει τη λογική του χρήστη να επιβεβαιώσει το σήμα rx_link_reinit για να ξεκινήσει η διαδικασία ευθυγράμμισης λωρίδας.

Εικόνα 22. Ευθυγράμμιση λωρίδας με Ενεργοποίηση αυτόματης ευθυγράμμισης ενεργοποιημένη rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew State

ΕΥΘΥΓΡΑΜΜΕΝΟΣ

ΑΕΡΓΟΣ

ΠΕΡΙΜΕΝΕΤΕ

ΕΥΘΥΓΡΑΜΜΕΝΟΣ

AUTO_ALIGN = 1

Εικόνα 23. Ευθυγράμμιση λωρίδας με Απενεργοποίηση ενεργοποίησης αυτόματης ευθυγράμμισης rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

Deskew State

ΕΥΘΥΓΡΑΜΜΕΝΟΣ

ΣΦΑΛΜΑ

ΑΕΡΓΟΣ

ΠΕΡΙΜΕΝΕΤΕ

ΕΥΘΥΓΡΑΜΜΕΝΟΣ

AUTO_ALIGN = 0
4.2.5. Αφαίρεση RX CW
Αυτό το μπλοκ αποκωδικοποιεί τα CW και στέλνει δεδομένα στη λογική χρήστη χρησιμοποιώντας τη διεπαφή ροής Avalon μετά την αφαίρεση των CW.
Όταν δεν υπάρχουν διαθέσιμα έγκυρα δεδομένα, το μπλοκ αφαίρεσης RX CW καταργεί το σήμα rx_avs_valid.
Στη λειτουργία FULL, εάν έχει οριστεί το bit χρήστη, αυτό το μπλοκ επιβεβαιώνει το σήμα rx_is_usr_cmd και τα δεδομένα στον πρώτο κύκλο ρολογιού χρησιμοποιούνται ως πληροφορίες ή εντολή που ορίζονται από το χρήστη.
Όταν το rx_avs_ready επιβεβαιώνει και το rx_avs_valid, το μπλοκ αφαίρεσης RX CW δημιουργεί μια συνθήκη σφάλματος στη λογική χρήστη.
Τα σήματα ροής Avalon που σχετίζονται με αυτό το μπλοκ είναι τα εξής: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 35

4. Περιγραφή λειτουργίας 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (διατίθεται μόνο σε πλήρη λειτουργία)
4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture
Το F-Tile Serial Lite IV Intel FPGA IP έχει τέσσερις εισόδους ρολογιού που δημιουργούν ρολόγια σε διαφορετικά μπλοκ: · Ρολόι αναφοράς πομποδέκτη (xcvr_ref_clk) – Ρολόι εισόδου από εξωτερικό ρολόι
τσιπ ή ταλαντωτές που δημιουργούν ρολόγια για μπλοκ προσαρμοσμένων υπολογιστών TX MAC, RX MAC και TX και RX. Ανατρέξτε στις Παράμετροι για το υποστηριζόμενο εύρος συχνοτήτων. · Ρολόι πυρήνα TX (tx_core_clk) – Αυτό το ρολόι προέρχεται από τον πομποδέκτη PLL που χρησιμοποιείται για το TX MAC. Αυτό το ρολόι είναι επίσης ένα ρολόι εξόδου από τον πομποδέκτη F-tile για σύνδεση με τη λογική χρήστη TX. · Ρολόι πυρήνα RX (rx_core_clk) – Αυτό το ρολόι προέρχεται από τον πομποδέκτη PLL που χρησιμοποιείται για RX deskew FIFO και RX MAC. Αυτό το ρολόι είναι επίσης ένα ρολόι εξόδου από τον πομποδέκτη F-tile για σύνδεση με τη λογική χρήστη RX. · Ρολόι για διεπαφή αναδιαμόρφωσης πομποδέκτη (reconfig_clk) – ρολόι εισόδου από εξωτερικά κυκλώματα ρολογιού ή ταλαντωτές που παράγει ρολόγια για διεπαφή αναδιαμόρφωσης πομποδέκτη πλακιδίων F και στις δύο διαδρομές δεδομένων TX και RX. Η συχνότητα ρολογιού είναι 100 έως 162 MHz.
Το παρακάτω μπλοκ διάγραμμα δείχνει τους τομείς ρολογιού IP της Intel FPGA F-Tile Serial Lite IV και τις συνδέσεις εντός της IP.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 36

Αποστολή σχολίων

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Εικόνα 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Architecture

Ταλαντωτής

FPGA1
F-Tile Serial Lite IV Ρολόι διεπαφής αναδιαμόρφωσης πομποδέκτη IP Intel FPGA
(reconfig_clk)

tx_core_clkout (σύνδεση στη λογική χρήστη)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Ρολόι διεπαφής αναδιαμόρφωσης πομποδέκτη

(reconfig_clk)

Ταλαντωτής

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (σύνδεση στη λογική χρήστη)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

σειριακός_σύνδεσμος[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Deskew FIFO

rx_core_clkout (σύνδεση στη λογική χρήστη)

rx_core_clk= clk_pll_div64[mid_ch]

Προσαρμοσμένα PCS

σειριακός_σύνδεσμος[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (σύνδεση στη λογική χρήστη)

Ρολόι Ref πομποδέκτη (xcvr_ref_clk)
Ρολόι Ref πομποδέκτη (xcvr_ref_clk)

Ταλαντωτής*

Θρύλος

Συσκευή FPGA
Τομέας ρολογιού πυρήνα TX
Τομέας ρολογιού πυρήνα RX
Τομέας ρολογιού αναφοράς πομποδέκτη Εξωτερική συσκευή Σήματα δεδομένων

4.4. Επαναφορά και αρχικοποίηση συνδέσμου
Τα μπλοκ MAC, F-tile Hard IP και επαναδιαμόρφωσης έχουν διαφορετικά σήματα επαναφοράς: · Τα μπλοκ MAC TX και RX χρησιμοποιούν σήματα επαναφοράς tx_core_rst_n και rx_core_rst_n. · tx_pcs_fec_phy_reset_n και rx_pcs_fec_phy_reset_n μονάδα επαναφοράς σημάτων
ο ελεγκτής μαλακής επαναφοράς για επαναφορά του σκληρού IP του πλακιδίου F. · Το μπλοκ επαναδιαμόρφωσης χρησιμοποιεί το σήμα επαναφοράς reconfig_reset.

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 37

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Εικόνα 25. Επαναφορά Αρχιτεκτονικής
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

Πλακίδιο F Σκληρό IP

TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Επαναφορά λογικής
Σχετικές πληροφορίες · Οδηγίες επαναφοράς στη σελίδα 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Οδηγός χρήσης
4.4.1. Ακολουθία επαναφοράς και αρχικοποίησης TX
Η ακολουθία επαναφοράς TX για το F-Tile Serial Lite IV Intel FPGA IP είναι η εξής: 1. Επιβεβαιώστε tx_pcs_fec_phy_reset_n, tx_core_rst_n και reconfig_reset
ταυτόχρονα για να επαναφέρετε τα μπλοκ σκληρού IP, MAC και επαναδιαμόρφωσης του πλακιδίου F. Απελευθερώστε το tx_pcs_fec_phy_reset_n και επαναφέρετε τη διαμόρφωση μετά την αναμονή του tx_reset_ack για να βεβαιωθείτε ότι τα μπλοκ έχουν γίνει σωστά η επαναφορά. 2. Στη συνέχεια, η IP επιβεβαιώνει τα σήματα phy_tx_lanes_stable, tx_pll_locked και phy_ehip_ready μετά την απελευθέρωση της επαναφοράς tx_pcs_fec_phy_reset_n, για να υποδείξει ότι το TX PHY είναι έτοιμο για μετάδοση. 3. Το σήμα tx_core_rst_n εξαφανίζεται αφού το σήμα phy_ehip_ready φτάσει στα ύψη. 4. Η IP αρχίζει να μεταδίδει χαρακτήρες IDLE στη διασύνδεση MII μόλις το MAC είναι εκτός επαναφοράς. Δεν υπάρχει καμία απαίτηση για ευθυγράμμιση και λοξή λωρίδα TX, επειδή όλες οι λωρίδες χρησιμοποιούν το ίδιο ρολόι. 5. Κατά τη μετάδοση χαρακτήρων IDLE, το MAC επιβεβαιώνει το σήμα tx_link_up. 6. Στη συνέχεια, το MAC αρχίζει να εκπέμπει ALIGN σε συνδυασμό με START/END ή END/START CW σε ένα σταθερό διάστημα για να ξεκινήσει η διαδικασία ευθυγράμμισης λωρίδας του συνδεδεμένου δέκτη.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 38

Αποστολή σχολίων

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Εικόνα 26.

Διάγραμμα χρονισμού επαναφοράς και αρχικοποίησης TX
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _κλειδωμένο

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. Ακολουθία επαναφοράς και αρχικοποίησης RX
Η ακολουθία επαναφοράς RX για το F-Tile Serial Lite IV Intel FPGA IP είναι η εξής:
1. Εισαγάγετε ταυτόχρονα rx_pcs_fec_phy_reset_n, rx_core_rst_n και reconfig_reset για να επαναφέρετε τα μπλοκ σκληρού IP, MAC και επαναδιαμόρφωσης του πλακιδίου F. Απελευθερώστε το rx_pcs_fec_phy_reset_n και επαναφέρετε τις ρυθμίσεις παραμέτρων αφού περιμένετε για rx_reset_ack για να βεβαιωθείτε ότι τα μπλοκ έχουν γίνει σωστά η επαναφορά.
2. Στη συνέχεια, η IP επιβεβαιώνει το σήμα phy_rx_pcs_ready μετά την απελευθέρωση της προσαρμοσμένης επαναφοράς PCS, για να υποδείξει ότι το RX PHY είναι έτοιμο για μετάδοση.
3. Το σήμα rx_core_rst_n εξαφανίζεται αφού το σήμα phy_rx_pcs_ready φτάσει στα ύψη.
4. Η IP ξεκινά τη διαδικασία ευθυγράμμισης λωρίδας μετά την απελευθέρωση της επαναφοράς του RX MAC και τη λήψη ALIGN με σύζευξη με START/END ή END/START CW.
5. Το μπλοκ deskew RX επιβεβαιώνει το σήμα rx_link_up μόλις ολοκληρωθεί η ευθυγράμμιση για όλες τις λωρίδες.
6. Στη συνέχεια, η IP προβάλλει το σήμα rx_link_up στη λογική χρήστη για να υποδείξει ότι η σύνδεση RX είναι έτοιμη να ξεκινήσει τη λήψη δεδομένων.

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 39

4. Περιγραφή λειτουργίας 683074 | 2022.04.28

Εικόνα 27. Διάγραμμα χρονισμού επαναφοράς και αρχικοποίησης RX
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Υπολογισμός ρυθμού σύνδεσης και απόδοσης εύρους ζώνης

Ο υπολογισμός απόδοσης εύρους ζώνης F-Tile Serial Lite IV Intel FPGA IP είναι ο παρακάτω:

Αποδοτικότητα εύρους ζώνης = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2_align_period)

Πίνακας 17. Περιγραφή μεταβλητών απόδοσης εύρους ζώνης

Μεταβλητός

Περιγραφή

raw_rate burst_size

Αυτός είναι ο ρυθμός bit που επιτυγχάνεται από τη σειριακή διεπαφή. raw_rate = SERDES πλάτος * συχνότητα ρολογιού πομποδέκτη Π.χample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Τιμή μεγέθους ριπής. Για να υπολογίσετε τη μέση απόδοση εύρους ζώνης, χρησιμοποιήστε την κοινή τιμή μεγέθους ριπής. Για μέγιστο ρυθμό, χρησιμοποιήστε την τιμή μέγιστου μεγέθους ριπής.

burst_size_ovhd

Η γενική τιμή του μεγέθους ριπής.
Σε πλήρη λειτουργία, η τιμή burst_size_ovhd αναφέρεται στα ζευγοποιημένα CW START και END.
Στη Βασική λειτουργία, δεν υπάρχει burst_size_ovhd επειδή δεν υπάρχουν ζευγοποιημένα CW START και END.

align_marker_period

Η τιμή της περιόδου στην οποία εισάγεται ένας δείκτης ευθυγράμμισης. Η τιμή είναι 81920 κύκλος ρολογιού για μεταγλώττιση και 1280 για γρήγορη προσομοίωση. Αυτή η τιμή λαμβάνεται από τη σκληρή λογική PCS.

align_marker_width srl4_align_period

Ο αριθμός των κύκλων ρολογιού όπου ένα έγκυρο σήμα δείκτη ευθυγράμμισης διατηρείται ψηλά.
Ο αριθμός των κύκλων ρολογιού μεταξύ δύο δεικτών ευθυγράμμισης. Μπορείτε να ορίσετε αυτήν την τιμή χρησιμοποιώντας την παράμετρο Alignment Period στον Επεξεργαστή παραμέτρων IP.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 40

Αποστολή σχολίων

4. Περιγραφή λειτουργίας 683074 | 2022.04.28
Οι υπολογισμοί του ρυθμού σύνδεσης είναι οι παρακάτω: Αποτελεσματικός ρυθμός = αποδοτικότητα εύρους ζώνης * raw_rate Μπορείτε να λάβετε τη μέγιστη συχνότητα ρολογιού χρήστη με την ακόλουθη εξίσωση. Ο υπολογισμός της μέγιστης συχνότητας ρολογιού χρήστη προϋποθέτει συνεχή ροή δεδομένων και δεν πραγματοποιείται κύκλος IDLE στη λογική χρήστη. Αυτός ο ρυθμός είναι σημαντικός κατά το σχεδιασμό της λογικής χρήστη FIFO για την αποφυγή υπερχείλισης FIFO. Μέγιστη συχνότητα ρολογιού χρήστη = αποτελεσματικός ρυθμός / 64

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 41

683074 | 2022.04.28 Αποστολή σχολίων

5. Παράμετροι

Πίνακας 18. Περιγραφή παραμέτρου IP F-Tile Serial Lite IV Intel FPGA IP

Παράμετρος

Αξία

Αθέτηση

Περιγραφή

Γενικές Επιλογές Σχεδιασμού

Τύπος διαμόρφωσης PMA

· PAM4 · NRZ

PAM4

Επιλέξτε τη λειτουργία διαμόρφωσης PCS.

Τύπος PMA

· FHT · FGT

FGT

Επιλέγει τον τύπο πομποδέκτη.

Ρυθμός δεδομένων PMA

· Για λειτουργία PAM4:
— Τύπος πομποδέκτη FGT: 20 Gbps 58 Gbps
— Τύπος πομποδέκτη FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Για λειτουργία NRZ:
— Τύπος πομποδέκτη FGT: 10 Gbps 28.05 Gbps
— Τύπος πομποδέκτη FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Καθορίζει τον πραγματικό ρυθμό δεδομένων στην έξοδο του πομποδέκτη που ενσωματώνει τη μετάδοση και άλλα γενικά έξοδα. Η τιμή υπολογίζεται από το IP στρογγυλοποιώντας σε 1 δεκαδικό ψηφίο σε μονάδα Gbps.

Λειτουργία PMA

· Duplex · Tx · Rx

Διπλός

Για τον τύπο πομποδέκτη FHT, η υποστηριζόμενη κατεύθυνση είναι μόνο διπλής όψης. Για τον τύπο πομποδέκτη FGT, η υποστηριζόμενη κατεύθυνση είναι Duplex, Tx και Rx.

Αριθμός PMA

· Για λειτουργία PAM4:

λωρίδες

— 1 έως 12

· Για λειτουργία NRZ:

— 1 έως 16

Επιλέξτε τον αριθμό των λωρίδων. Για τη σχεδίαση simplex, ο υποστηριζόμενος αριθμός λωρίδων είναι 1.

Συχνότητα ρολογιού αναφοράς PLL

· Για τύπο πομποδέκτη FHT: 156.25 MHz
· Για τύπο πομποδέκτη FGT: 27.5 MHz 379.84375 MHz, ανάλογα με τον επιλεγμένο ρυθμό δεδομένων πομποδέκτη.

· Για τύπο πομποδέκτη FHT: 156.25 MHz
· Για τύπο πομποδέκτη FGT: 165 MHz

Καθορίζει τη συχνότητα ρολογιού αναφοράς του πομποδέκτη.

Σύστημα PLL

—

ρολόι αναφοράς

συχνότητα

170 MHz

Διατίθεται μόνο για τύπο πομποδέκτη FHT. Καθορίζει το ρολόι αναφοράς System PLL και θα χρησιμοποιηθεί ως είσοδος του F-Tile Reference και του System PLL Clocks Intel FPGA IP για τη δημιουργία του ρολογιού System PLL.

Συχνότητα PLL συστήματος
Περίοδος ευθυγράμμισης

— 128 65536

Ενεργοποίηση RS-FEC

Καθιστώ ικανό

876.5625 MHz 128 Ενεργοποίηση

Καθορίζει τη συχνότητα ρολογιού System PLL.
Καθορίζει την περίοδο του δείκτη ευθυγράμμισης. Η τιμή πρέπει να είναι x2. Ενεργοποιήστε για να ενεργοποιήσετε τη δυνατότητα RS-FEC.
συνέχισε…

ISO 9001: 2015 εγγεγραμμένο

5. Παράμετροι 683074 | 2022.04.28

Παράμετρος

Αξία

Αθέτηση

Περιγραφή

Καθιστώ ανίκανο

Για τη λειτουργία διαμόρφωσης PAM4 PCS, το RS-FEC είναι πάντα ενεργοποιημένο.

Διεπαφή χρήστη

Λειτουργία ροής

· ΠΛΗΡΕΣ · ΒΑΣΙΚΟ

Γεμάτος

Επιλέξτε τη ροή δεδομένων για την IP.

Πλήρης: Αυτή η λειτουργία στέλνει έναν κύκλο έναρξης και λήξης πακέτου μέσα σε ένα πλαίσιο.

Βασικό: Πρόκειται για μια καθαρή λειτουργία ροής όπου τα δεδομένα αποστέλλονται χωρίς έναρξη πακέτου, άδεια και τέλος πακέτου για αύξηση του εύρους ζώνης.

Ενεργοποίηση CRC

Ενεργοποιώ απενεργοποιώ

Καθιστώ ανίκανο

Ενεργοποιήστε για να ενεργοποιήσετε τον εντοπισμό και τη διόρθωση σφαλμάτων CRC.

Ενεργοποίηση αυτόματης ευθυγράμμισης

Ενεργοποιώ απενεργοποιώ

Καθιστώ ανίκανο

Ενεργοποιήστε για να ενεργοποιήσετε τη δυνατότητα αυτόματης ευθυγράμμισης λωρίδας.

Ενεργοποίηση τελικού σημείου εντοπισμού σφαλμάτων

Ενεργοποιώ απενεργοποιώ

Καθιστώ ανίκανο

Όταν είναι ενεργοποιημένο, το F-Tile Serial Lite IV Intel FPGA IP περιλαμβάνει ένα ενσωματωμένο τελικό σημείο εντοπισμού σφαλμάτων που συνδέεται εσωτερικά με τη διεπαφή με αντιστοίχιση μνήμης Avalon. Η IP μπορεί να εκτελέσει ορισμένες δοκιμές και λειτουργίες εντοπισμού σφαλμάτων μέσω του JTAG χρησιμοποιώντας την Κονσόλα συστήματος. Η προεπιλεγμένη τιμή είναι Off.

Simplex Merging (Αυτή η ρύθμιση παραμέτρου είναι διαθέσιμη μόνο όταν επιλέξετε FGT dual simplex design.)

Το RSFEC είναι ενεργοποιημένο στο άλλο Serial Lite IV Simplex IP που τοποθετείται στο ίδιο κανάλι(α) FGT

Ενεργοποιώ απενεργοποιώ

Καθιστώ ανίκανο

Ενεργοποιήστε αυτήν την επιλογή εάν χρειάζεστε ένα μείγμα διαμόρφωσης με ενεργοποιημένο και απενεργοποιημένο το RS-FEC για το F-Tile Serial Lite IV Intel FPGA IP σε σχεδίαση dual simplex για λειτουργία πομποδέκτη NRZ, όπου τόσο το TX όσο και το RX τοποθετούνται στο ίδιο FGT κανάλι(α).

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 43

683074 | 2022.04.28 Αποστολή σχολίων

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals

6.1. Σήματα ρολογιού

Πίνακας 19. Σήματα ρολογιού

Ονομα

Κατεύθυνση πλάτους

Περιγραφή

tx_core_clkout

Έξοδος ρολόι πυρήνα TX για προσαρμοσμένη διεπαφή PCS TX, TX MAC και λογικές χρηστών

τη διαδρομή δεδομένων TX.

Αυτό το ρολόι δημιουργείται από το προσαρμοσμένο μπλοκ PCS.

rx_core_clkout

Έξοδος ρολόι πυρήνα RX για τη διεπαφή προσαρμοσμένου PCS RX, RX deskew FIFO, RX MAC

και λογικές χρήστη στη διαδρομή δεδομένων RX.

Αυτό το ρολόι δημιουργείται από το προσαρμοσμένο μπλοκ PCS.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Ρολόι αναφοράς πομποδέκτη εισόδου.

Όταν ο τύπος πομποδέκτη έχει ρυθμιστεί σε FGT, συνδέστε αυτό το ρολόι στο σήμα εξόδου (out_refclk_fgt_0) του F-Tile Reference and System PLL Clocks Intel FPGA IP. Όταν ο τύπος πομποδέκτη έχει ρυθμιστεί σε FHT, συνδεθείτε

αυτό το ρολόι στο σήμα εξόδου (out_fht_cmmpll_clk_0) του F-Tile Reference and System PLL Clocks Intel FPGA IP.

Ανατρέξτε στις Παράμετροι για το υποστηριζόμενο εύρος συχνοτήτων.

Είσοδος Ρολόι εισόδου για διεπαφή αναδιαμόρφωσης πομποδέκτη.

Η συχνότητα ρολογιού είναι 100 έως 162 MHz.

Συνδέστε αυτό το σήμα ρολογιού εισόδου σε εξωτερικά κυκλώματα ρολογιού ή ταλαντωτές.

Είσοδος Ρολόι εισόδου για διεπαφή αναδιαμόρφωσης πομποδέκτη.

Η συχνότητα ρολογιού είναι 100 έως 162 MHz.

Συνδέστε αυτό το σήμα ρολογιού εισόδου σε εξωτερικά κυκλώματα ρολογιού ή ταλαντωτές.

out_systemll_clk_ 1

Εισαγωγή

Ρολόι συστήματος PLL.
Συνδέστε αυτό το ρολόι στο σήμα εξόδου (out_systempll_clk_0) του F-Tile Reference and System PLL Clocks Intel FPGA IP.

Σχετικές παράμετροι πληροφοριών στη σελίδα 42

6.2. Επαναφορά σημάτων

Πίνακας 20. Επαναφορά σημάτων

Ονομα

Κατεύθυνση πλάτους

tx_core_rst_n

Εισαγωγή

Ασύγχρονος τομέας ρολογιού

rx_core_rst_n

Εισαγωγή

Ασύγχρονη

tx_pcs_fec_phy_reset_n 1

Εισαγωγή

Ασύγχρονη

Περιγραφή

Ενεργό σήμα επαναφοράς χαμηλής τιμής. Επαναφέρει το F-Tile Serial Lite IV TX MAC.

Ενεργό σήμα επαναφοράς χαμηλής τιμής. Επαναφέρει το F-Tile Serial Lite IV RX MAC.

Ενεργό σήμα επαναφοράς χαμηλής τιμής.

συνέχισε…

ISO 9001: 2015 εγγεγραμμένο

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Ονομα

Τομέας ρολογιού κατεύθυνσης πλάτους

Περιγραφή

Επαναφέρει τον προσαρμοσμένο υπολογιστή F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Εισαγωγή

Ασύγχρονη

Ενεργό σήμα επαναφοράς χαμηλής τιμής. Επαναφέρει τον προσαρμοσμένο υπολογιστή F-Tile Serial Lite IV RX.

reconfig_reset

Εισαγωγή

reconfig_clk Σήμα επαναφοράς ενεργού-υψηλού.

Επαναφέρει το μπλοκ επαναδιαμόρφωσης διεπαφής αντιστοιχισμένης με μνήμη Avalon.

reconfig_sl_reset

Εισαγωγή reconfig_sl_clk Ενεργό σήμα επαναφοράς υψηλής ταχύτητας.

Επαναφέρει το μπλοκ επαναδιαμόρφωσης διεπαφής αντιστοιχισμένης με μνήμη Avalon.

6.3. Σήματα MAC

Πίνακας 21.

Σήματα TX MAC
Σε αυτόν τον πίνακα, το N αντιπροσωπεύει τον αριθμό των λωρίδων που έχουν οριστεί στον επεξεργαστή παραμέτρων IP.

Ονομα

Πλάτος

Τομέας ρολογιού κατεύθυνσης

Περιγραφή

tx_avs_ready

Έξοδος tx_core_clkout σήματος ροής Avalon.

Όταν δηλώνεται, υποδεικνύει ότι το TX MAC είναι έτοιμο να δεχθεί δεδομένα.

tx_avs_data

· (64*N)*2 (λειτουργία PAM4)
· 64*N (λειτουργία NRZ)

Εισαγωγή

tx_core_clkout Avalon σήμα ροής. Δεδομένα TX.

tx_avs_channel

Εισαγάγετε tx_core_clkout σήμα ροής Avalon.

Ο αριθμός καναλιού για τα δεδομένα που μεταφέρονται στον τρέχοντα κύκλο.

Αυτό το σήμα δεν είναι διαθέσιμο στη Βασική λειτουργία.

tx_avs_valid

Εισαγάγετε tx_core_clkout σήμα ροής Avalon.

Όταν δηλώνεται, υποδεικνύει ότι το σήμα δεδομένων TX είναι έγκυρο.

tx_avs_startofpacket

Εισαγάγετε tx_core_clkout σήμα ροής Avalon.

Όταν δηλώνεται, υποδηλώνει την έναρξη ενός πακέτου δεδομένων TX.

Υποστηρίξτε μόνο έναν κύκλο ρολογιού για κάθε πακέτο.

Αυτό το σήμα δεν είναι διαθέσιμο στη Βασική λειτουργία.

tx_avs_endofpacket

Εισαγάγετε tx_core_clkout σήμα ροής Avalon.

Όταν δηλώνεται, υποδεικνύει το τέλος ενός πακέτου δεδομένων TX.

Υποστηρίξτε μόνο έναν κύκλο ρολογιού για κάθε πακέτο.

Αυτό το σήμα δεν είναι διαθέσιμο στη Βασική λειτουργία.

tx_avs_empty

Εισαγάγετε tx_core_clkout σήμα ροής Avalon.

Υποδεικνύει τον αριθμό των μη έγκυρων λέξεων στην τελική ριπή των δεδομένων TX.

Αυτό το σήμα δεν είναι διαθέσιμο στη Βασική λειτουργία.

tx_num_valid_bytes_eob

Εισαγωγή

tx_core_clkout

Υποδεικνύει τον αριθμό των έγκυρων byte στην τελευταία λέξη της τελικής ριπής. Αυτό το σήμα δεν είναι διαθέσιμο στη Βασική λειτουργία.
συνέχισε…

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Όνομα tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Πλάτος 1
1 1
Ν 5

Τομέας ρολογιού κατεύθυνσης

Περιγραφή

Εισαγωγή

tx_core_clkout

Όταν δηλώνεται, αυτό το σήμα εκκινεί έναν κύκλο πληροφοριών που ορίζεται από το χρήστη.
Δώστε αυτό το σήμα στον ίδιο κύκλο ρολογιού με τον ισχυρισμό tx_startofpacket.
Αυτό το σήμα δεν είναι διαθέσιμο στη Βασική λειτουργία.

Έξοδος tx_core_clkout Όταν επιβεβαιώνεται, υποδεικνύει ότι ο σύνδεσμος δεδομένων TX είναι έτοιμος για μετάδοση δεδομένων.

Παραγωγή

tx_core_clkout

Όταν δηλώνεται, αυτό το σήμα εκκινεί την εκ νέου ευθυγράμμιση λωρίδων.
Δώστε αυτό το σήμα για έναν κύκλο ρολογιού για να ενεργοποιήσετε το MAC για να στείλει ALIGN CW.

Εισαγωγή

tx_core_clkout Όταν επιβεβαιώνεται, το MAC εισάγει ένα σφάλμα CRC32 σε επιλεγμένες λωρίδες.

Έξοδος tx_core_clkout Δεν χρησιμοποιείται.

Το παρακάτω διάγραμμα χρονισμού δείχνει ένα π.χampμεταδόσεις δεδομένων TX 10 λέξεων από τη λογική χρήστη σε 10 σειριακές λωρίδες TX.

Εικόνα 28.

Διάγραμμα χρονισμού μετάδοσης δεδομένων TX
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… Ν-10..

Λωρίδα 0

…………

STRT 0 10

N-10 END STRT 0

Λωρίδα 1

…………

STRT 1 11

N-9 END STRT 1

Ν-10 ΤΕΛΙΚΟ ΡΕΛΑΝΤΙ Ν-9 ΤΕΛΙΚΟ ΡΕΛΑΝΤΙ

Λωρίδα 9

…………

STRT 9 19

N-1 END STRT 9

Ν-1 ΤΕΛΟΣ ΡΕΛΑΝΤΟ

Πίνακας 22.

Σήματα RX MAC
Σε αυτόν τον πίνακα, το N αντιπροσωπεύει τον αριθμό των λωρίδων που έχουν οριστεί στον επεξεργαστή παραμέτρων IP.

Ονομα

Πλάτος

Τομέας ρολογιού κατεύθυνσης

Περιγραφή

rx_avs_ready

Εισαγάγετε rx_core_clkout σήμα ροής Avalon.

Όταν δηλώνεται, υποδεικνύει ότι η λογική του χρήστη είναι έτοιμη να δεχτεί δεδομένα.

rx_avs_data

(64*N)*2 (λειτουργία PAM4)
64*N (λειτουργία NRZ)

Παραγωγή

rx_core_clkout Avalon σήμα ροής. Δεδομένα RX.

rx_avs_channel

Έξοδος rx_core_clkout σήματος ροής Avalon.

Ο αριθμός καναλιού για τα δεδομένα είναι

που ελήφθησαν στον τρέχοντα κύκλο.

Αυτό το σήμα δεν είναι διαθέσιμο στη Βασική λειτουργία.

rx_avs_valid

Έξοδος rx_core_clkout σήματος ροής Avalon.

συνέχισε…

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 46

Αποστολή σχολίων

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Ονομα

Πλάτος

Τομέας ρολογιού κατεύθυνσης

Περιγραφή

Όταν δηλώνεται, υποδεικνύει ότι το σήμα δεδομένων RX είναι έγκυρο.

rx_avs_startofpacket

Έξοδος rx_core_clkout σήματος ροής Avalon.

Όταν δηλώνεται, υποδεικνύει την έναρξη ενός πακέτου δεδομένων RX.

Υποστηρίξτε μόνο έναν κύκλο ρολογιού για κάθε πακέτο.

Αυτό το σήμα δεν είναι διαθέσιμο στη Βασική λειτουργία.

rx_avs_endofpacket

Έξοδος rx_core_clkout σήματος ροής Avalon.

Όταν δηλώνεται, υποδεικνύει το τέλος ενός πακέτου δεδομένων RX.

Υποστηρίξτε μόνο έναν κύκλο ρολογιού για κάθε πακέτο.

Αυτό το σήμα δεν είναι διαθέσιμο στη Βασική λειτουργία.

rx_avs_empty

Έξοδος rx_core_clkout σήματος ροής Avalon.

Υποδεικνύει τον αριθμό των μη έγκυρων λέξεων στην τελική ριπή των δεδομένων RX.

Αυτό το σήμα δεν είναι διαθέσιμο στη Βασική λειτουργία.

rx_num_valid_bytes_eob

Παραγωγή

rx_core_clkout Υποδεικνύει τον αριθμό των έγκυρων byte στην τελευταία λέξη της τελικής ριπής.
Αυτό το σήμα δεν είναι διαθέσιμο στη Βασική λειτουργία.

rx_is_usr_cmd

Έξοδος rx_core_clkout Όταν επιβεβαιωθεί, αυτό το σήμα εκκινεί ένα χρήστη-

καθορισμένος κύκλος πληροφοριών.

Δώστε αυτό το σήμα στον ίδιο κύκλο ρολογιού με τον ισχυρισμό tx_startofpacket.

Αυτό το σήμα δεν είναι διαθέσιμο στη Βασική λειτουργία.

rx_link_up

Έξοδος rx_core_clkout Όταν επιβεβαιώνεται, υποδεικνύει τη σύνδεση δεδομένων RX

είναι έτοιμο για λήψη δεδομένων.

rx_link_reinit

Είσοδος rx_core_clkout Όταν επιβεβαιώνεται, αυτό το σήμα εκκινεί λωρίδες

ανακατάταξη.

Εάν απενεργοποιήσετε την Ενεργοποίηση αυτόματης ευθυγράμμισης, ενεργοποιήστε αυτό το σήμα για έναν κύκλο ρολογιού για να ενεργοποιήσετε το MAC για να ευθυγραμμίσει εκ νέου τις λωρίδες. Εάν έχει οριστεί η Ενεργοποίηση αυτόματης ευθυγράμμισης, το MAC ευθυγραμμίζει ξανά τις λωρίδες αυτόματα.

Μην προβάλλετε αυτό το σήμα όταν έχει ρυθμιστεί η Ενεργοποίηση αυτόματης ευθυγράμμισης.

rx_error

(N*2*2)+3 (λειτουργία PAM4)
(N*2)*3 (λειτουργία NRZ)

Παραγωγή

rx_core_clkout

Όταν δηλώνεται, υποδεικνύει ότι παρουσιάζονται συνθήκες σφάλματος στη διαδρομή δεδομένων RX.
· [(N*2+2):N+3] = Υποδεικνύει σφάλμα PCS για συγκεκριμένη λωρίδα.
· [N+2] = Υποδεικνύει σφάλμα ευθυγράμμισης. Αρχικοποιήστε ξανά την ευθυγράμμιση λωρίδας εάν επιβεβαιωθεί αυτό το bit.
· [N+1]= Υποδεικνύει ότι τα δεδομένα προωθούνται στη λογική χρήστη όταν η λογική χρήστη δεν είναι έτοιμη.
· [N] = Υποδεικνύει απώλεια ευθυγράμμισης.
· [(N-1):0] = Υποδεικνύει ότι τα δεδομένα περιέχουν σφάλμα CRC.

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

6.4. Σήματα αναδιαμόρφωσης πομποδέκτη

Πίνακας 23.

Σήματα αναδιαμόρφωσης PCS
Σε αυτόν τον πίνακα, το N αντιπροσωπεύει τον αριθμό των λωρίδων που έχουν οριστεί στον επεξεργαστή παραμέτρων IP.

Ονομα

Πλάτος

Τομέας ρολογιού κατεύθυνσης

Περιγραφή

reconfig_sl_read

Εισαγάγετε την εντολή ανάγνωσης αναδιαμόρφωσης PCS reconfig_sl_

clk

σήματα.

reconfig_sl_write

Εισαγωγή reconfig_sl_ εγγραφή αναδιαμόρφωσης PCS

clk

σήματα εντολών.

reconfig_sl_address

14 bit + clogb2N

Εισαγωγή

reconfig_sl_ clk

Καθορίζει αναδιαμόρφωση PCS Διεύθυνση διασύνδεσης αντιστοιχισμένης με μνήμη Avalon σε μια επιλεγμένη λωρίδα.
Κάθε λωρίδα έχει 14 bit και τα επάνω bit αναφέρονται στη μετατόπιση λωρίδας.
Example, για σχέδιο NRZ/PAM4 4 λωρίδων, με reconfig_sl_address[13:0] που αναφέρεται στην τιμή διεύθυνσης:
· το reconfig_sl_address[15:1 4] ορίστηκε σε 00 = διεύθυνση για τη λωρίδα 0.
· το reconfig_sl_address[15:1 4] ορίστηκε σε 01 = διεύθυνση για τη λωρίδα 1.
· το reconfig_sl_address[15:1 4] ορίστηκε σε 10 = διεύθυνση για τη λωρίδα 2.
· το reconfig_sl_address[15:1 4] ορίστηκε σε 11 = διεύθυνση για τη λωρίδα 3.

reconfig_sl_readdata

Έξοδος reconfig_sl_ Καθορίζει δεδομένα αναδιαμόρφωσης PCS

clk

να διαβάζεται από έτοιμο κύκλο σε α

επιλεγμένη λωρίδα.

reconfig_sl_waitrequest

Έξοδος reconfig_sl_ Αντιπροσωπεύει την επαναδιαμόρφωση PCS

clk

Διασύνδεση με χαρτογράφηση μνήμης Avalon

σήμα ακινητοποίησης σε μια επιλεγμένη λωρίδα.

reconfig_sl_writedata

Input reconfig_sl_ Καθορίζει δεδομένα επαναδιαμόρφωσης PCS

clk

να γραφτεί σε κύκλο εγγραφής σε α

επιλεγμένη λωρίδα.

reconfig_sl_readdata_vali

Παραγωγή

reconfig_sl_ Καθορίζει την επαναδιαμόρφωση PCS

clk

Τα ληφθέντα δεδομένα είναι έγκυρα σε επιλεγμένο

μονοπάτι.

Πίνακας 24.

Σήματα αναδιαμόρφωσης σκληρού IP του F-Tile
Σε αυτόν τον πίνακα, το N αντιπροσωπεύει τον αριθμό των λωρίδων που έχουν οριστεί στον επεξεργαστή παραμέτρων IP.

Ονομα

Πλάτος

Τομέας ρολογιού κατεύθυνσης

Περιγραφή

reconfig_read

Εισαγωγή reconfig_clk ανάγνωση αναδιαμόρφωσης PMA

σήματα εντολών.

reconfig_write

Εισαγωγή reconfig_clk εγγραφή αναδιαμόρφωσης PMA

σήματα εντολών.

reconfig_address

18 bit + clog2bN

Εισαγωγή

reconfig_clk

Καθορίζει τη διεύθυνση διασύνδεσης με αντιστοίχιση μνήμης PMA Avalon σε μια επιλεγμένη λωρίδα.
συνέχισε…

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 48

Αποστολή σχολίων

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Ονομα
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Πλάτος
32 1 32 1

Τομέας ρολογιού κατεύθυνσης

Περιγραφή

Και στις δύο λειτουργίες διαφημίσεων PAM4 NRZ, κάθε λωρίδα έχει 18 bit και τα υπόλοιπα ανώτερα bit αναφέρονται στη μετατόπιση λωρίδας.
Example, για σχέδιο 4 λωρίδων:
· το reconfig_address[19:18] ορίστηκε σε 00 = διεύθυνση για τη λωρίδα 0.
· το reconfig_address[19:18] ορίστηκε σε 01 = διεύθυνση για τη λωρίδα 1.
· το reconfig_address[19:18] ορίστηκε σε 10 = διεύθυνση για τη λωρίδα 2.
· το reconfig_address[19:18] ορίστηκε σε 11 = διεύθυνση για τη λωρίδα 3.

Παραγωγή

reconfig_clk Καθορίζει τα δεδομένα PMA που θα διαβάζονται από έναν έτοιμο κύκλο σε μια επιλεγμένη λωρίδα.

Παραγωγή

Το reconfig_clk Αντιπροσωπεύει το σήμα διακοπής της αντιστοίχισης μνήμης PMA Avalon σε μια επιλεγμένη λωρίδα.

Εισαγωγή

reconfig_clk Καθορίζει τα δεδομένα PMA που θα εγγραφούν σε έναν κύκλο εγγραφής σε μια επιλεγμένη λωρίδα.

Παραγωγή

reconfig_clk Καθορίζει ότι η αναδιαμόρφωση PMA που ελήφθησαν είναι έγκυρα σε μια επιλεγμένη λωρίδα.

6.5. Σήματα PMA

Πίνακας 25.

Σήματα PMA
Σε αυτόν τον πίνακα, το N αντιπροσωπεύει τον αριθμό των λωρίδων που έχουν οριστεί στον επεξεργαστή παραμέτρων IP.

Ονομα

Πλάτος

Τομέας ρολογιού κατεύθυνσης

Περιγραφή

phy_tx_lanes_stable

N*2 (λειτουργία PAM4)
N (λειτουργία NRZ)

Παραγωγή

Ασύγχρονη Όταν επιβεβαιώνεται, υποδεικνύει ότι η διαδρομή δεδομένων TX είναι έτοιμη για αποστολή δεδομένων.

tx_pll_locked

N*2 (λειτουργία PAM4)
N (λειτουργία NRZ)

Παραγωγή

Ασύγχρονη Όταν επιβεβαιώνεται, υποδεικνύει ότι το TX PLL έχει επιτύχει κατάσταση κλειδώματος.

phy_ehip_ready

N*2 (λειτουργία PAM4)
N (λειτουργία NRZ)

Παραγωγή

Ασύγχρονη

Όταν δηλώνεται, υποδεικνύει ότι το προσαρμοσμένο PCS έχει ολοκληρώσει την εσωτερική προετοιμασία και είναι έτοιμο για μετάδοση.
Αυτό το σήμα επιβεβαιώνεται μετά την απενεργοποίηση των tx_pcs_fec_phy_reset_n και tx_pcs_fec_phy_reset_nare.

tx_serial_data

Έξοδος TX σειριακό ρολόι TX σειριακές ακίδες.

rx_serial_data

Εισαγάγετε τις σειριακές ακίδες RX RX σειριακού ρολογιού.

phy_rx_block_lock

N*2 (λειτουργία PAM4)
N (λειτουργία NRZ)

Παραγωγή

Ασύγχρονη Όταν επιβεβαιώνεται, υποδεικνύει ότι η ευθυγράμμιση του μπλοκ 66b έχει ολοκληρωθεί για τις λωρίδες.

rx_cdr_lock

N*2 (λειτουργία PAM4)

Παραγωγή

Ασύγχρονη

Όταν δηλώνεται, υποδεικνύει ότι τα ανακτημένα ρολόγια είναι κλειδωμένα στα δεδομένα.
συνέχισε…

Αποστολή σχολίων

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Όνομα phy_rx_pcs_ready phy_rx_hi_ber

Πλάτος

Τομέας ρολογιού κατεύθυνσης

Περιγραφή

N (λειτουργία NRZ)

N*2 (λειτουργία PAM4)
N (λειτουργία NRZ)

Παραγωγή

Ασύγχρονη

Όταν επιβεβαιώνεται, υποδεικνύει ότι οι λωρίδες RX του αντίστοιχου καναλιού Ethernet είναι πλήρως ευθυγραμμισμένες και έτοιμες για λήψη δεδομένων.

N*2 (λειτουργία PAM4)
N (λειτουργία NRZ)

Παραγωγή

Ασύγχρονη

Όταν δηλώνεται, υποδεικνύει ότι το RX PCS του αντίστοιχου καναλιού Ethernet βρίσκεται σε κατάσταση HI BER.

Οδηγός χρήσης F-Tile Serial Lite IV Intel® FPGA IP 50

Αποστολή σχολίων

683074 | 2022.04.28 Αποστολή σχολίων

7. Σχεδιασμός με F-Tile Serial Lite IV Intel FPGA IP

7.1. Επαναφορά οδηγιών
Ακολουθήστε αυτές τις οδηγίες επαναφοράς για να εφαρμόσετε την επαναφορά σε επίπεδο συστήματος.
· Συνδέστε τα σήματα tx_pcs_fec_phy_reset_n και rx_pcs_fec_phy_reset_n σε επίπεδο συστήματος για να επαναφέρετε τα TX και RX PCS ταυτόχρονα.
· Εισαγάγετε τα σήματα tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n και reconfig_reset. Ανατρέξτε στο Reset and Link Initialization για περισσότερες πληροφορίες σχετικά με την επαναφορά IP και τις ακολουθίες προετοιμασίας.
· Κρατήστε πατημένο το tx_pcs_fec_phy_reset_n, και τα σήματα rx_pcs_fec_phy_reset_n χαμηλά και το σήμα reconfig_reset ψηλά και περιμένετε να επαναφέρουν σωστά τα tx_reset_ack και rx_reset_ack το σκληρό IP του πλακιδίου F και τα μπλοκ αναδιαμόρφωσης.
· Για να επιτύχετε γρήγορη σύνδεση μεταξύ συσκευών FPGA, επαναφέρετε ταυτόχρονα τις συνδεδεμένες IP F-Tile Serial Lite IV Intel FPGA. Ανατρέξτε στο F-Tile Serial Lite IV Intel FPGA IP Design Example Οδηγός χρήσης για πληροφορίες σχετικά με την παρακολούθηση του συνδέσμου IP TX και RX χρησιμοποιώντας το κιτ εργαλείων.
Σχετικές Πληροφορίες
· Επαναφορά και προετοιμασία σύνδεσης στη σελίδα 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Οδηγός χρήσης

7.2. Οδηγίες χειρισμού σφαλμάτων

Ο παρακάτω πίνακας παραθέτει τις οδηγίες χειρισμού σφαλμάτων για συνθήκες σφάλματος που ενδέχεται να προκύψουν με τη σχεδίαση IP F-Tile Serial Lite IV Intel FPGA.

Πίνακας 26. Οδηγίες κατάστασης σφάλματος και χειρισμού

Κατάσταση σφάλματος
Μία ή περισσότερες λωρίδες δεν μπορούν να δημιουργήσουν επικοινωνία μετά από ένα δεδομένο χρονικό πλαίσιο.

κατευθυντήριες γραμμές
Εφαρμόστε ένα σύστημα χρονικού ορίου για να επαναφέρετε τη σύνδεση σε επίπεδο εφαρμογής.

Μια λωρίδα χάνει την επικοινωνία μετά την πραγματοποίηση της επικοινωνίας.
Μια λωρίδα χάνει την επικοινωνία κατά τη διαδικασία της απομάκρυνσης.

Αυτό μπορεί να συμβεί μετά ή κατά τη διάρκεια των φάσεων μεταφοράς δεδομένων. Εφαρμόστε μια ανίχνευση απώλειας συνδέσμου σε επίπεδο εφαρμογής και επαναφέρετε τη σύνδεση.
Εφαρμογή διαδικασίας επανεκκίνησης συνδέσμου για την εσφαλμένη λωρίδα. Πρέπει να βεβαιωθείτε ότι η δρομολόγηση της πλακέτας δεν υπερβαίνει τα 320 UI.

Ευθυγράμμιση λωρίδας απώλειας αφού έχουν ευθυγραμμιστεί όλες οι λωρίδες.

Αυτό μπορεί να συμβεί μετά ή κατά τη διάρκεια των φάσεων μεταφοράς δεδομένων. Εφαρμόστε μια ανίχνευση απώλειας ευθυγράμμισης λωρίδας σε επίπεδο εφαρμογής για να επανεκκινήσετε τη διαδικασία ευθυγράμμισης λωρίδας.

ISO 9001: 2015 εγγεγραμμένο

683074 | 2022.04.28 Αποστολή σχολίων

8. Αρχεία οδηγού χρήστη F-Tile Serial Lite IV Intel FPGA IP

Οι εκδόσεις IP είναι οι ίδιες με τις εκδόσεις λογισμικού Intel Quartus Prime Design Suite έως την έκδοση 19.1. Από την έκδοση λογισμικού Intel Quartus Prime Design Suite 19.2 ή νεότερη, οι πυρήνες IP έχουν ένα νέο σχήμα έκδοσης IP.

Εάν δεν αναφέρεται μια έκδοση πυρήνα IP, ισχύει ο οδηγός χρήσης για την προηγούμενη έκδοση πυρήνα IP.

Έκδοση Intel Quartus Prime
21.3

IP Core Έκδοση 3.0.0

Οδηγός χρήσης F-Tile Serial Lite IV Οδηγός χρήσης Intel® FPGA IP

ISO 9001: 2015 εγγεγραμμένο

683074 | 2022.04.28 Αποστολή σχολίων

9. Ιστορικό αναθεώρησης εγγράφου για το F-Tile Serial Lite IV Οδηγός χρήστη Intel FPGA IP

Έκδοση εγγράφου 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Έκδοση Intel Quartus Prime
22.1
21.3 21.3 21.2

IP Έκδοση 5.0.0
3.0.0 3.0.0 2.0.0

Αλλαγές
· Ενημερωμένος πίνακας: F-Tile Serial Lite IV Intel FPGA IP Χαρακτηριστικά — Ενημερωμένη περιγραφή μεταφοράς δεδομένων με πρόσθετη υποστήριξη ρυθμού πομποδέκτη FHT: 58G NRZ, 58G PAM4 και 116G PAM4
· Ενημερωμένος πίνακας: F-Tile Serial Lite IV Περιγραφή παραμέτρου IP Intel FPGA — Προστέθηκε νέα παράμετρος · Συχνότητα ρολογιού αναφοράς συστήματος PLL · Ενεργοποίηση σημείου λήξης εντοπισμού σφαλμάτων — Ενημερώθηκαν οι τιμές για το ρυθμό δεδομένων PMA — Ενημερώθηκε η ονομασία παραμέτρων για να ταιριάζει με το GUI
· Ενημερώθηκε η περιγραφή για τη μεταφορά δεδομένων στον Πίνακα: F-Tile Serial Lite IV Λειτουργίες Intel FPGA IP.
· Μετονομάστηκε το όνομα του πίνακα IP σε F-Tile Serial Lite IV Περιγραφή παραμέτρου Intel FPGA IP στην ενότητα Παράμετροι για σαφήνεια.
· Ενημερωμένος πίνακας: Παράμετροι IP: — Προστέθηκε μια νέα παράμετρος–ενεργοποιήθηκε το RSFEC στο άλλο Serial Lite IV Simplex IP που τοποθετείται στο ίδιο κανάλι(α) FGT. — Ενημερώθηκαν οι προεπιλεγμένες τιμές για τη συχνότητα ρολογιού αναφοράς πομποδέκτη.
Αρχική έκδοση.

ISO 9001: 2015 εγγεγραμμένο

Έγγραφα / Πόροι

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] Οδηγός χρήστη F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Οδηγός χρήστη F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP