intel FPGA Integer Arithmetic IP Cores Giya sa Gumagamit

Mga sulod itago

1 FPGA Integer Arithmetic IP Cores

2 Mga Dokumento / Mga Kapanguhaan

2.1 Mga pakisayran

3 May Kalabutan nga mga Post

FPGA Integer Arithmetic IP Cores

View Fullscreen

Intel FPGA Integer Arithmetic IP Cores Giya sa Gumagamit
Gi-update alang sa Intel® Quartus® Prime Design Suite: 20.3

Online nga Bersyon Ipadala ang Feedback

UG-01063

ID: 683490 Bersyon: 2020.10.05

Mga sulod
Mga sulod
1. Intel FPGA Integer Arithmetic IP Cores………………………………………………………………………….. 5
2. LPM_COUNTER (Counter) IP Core………………………………………………………………………….. 7 2.1. Mga Kinaiya………………………………………………………………………………………7 2.2. Verilog HDL Prototype…………………………………………………………………………………….. 8 2.3. Deklarasyon sa Component sa VHDL…………………………………………………………………….8 2.4. VHDL LIBRARY_USE Deklarasyon………………………………………………………………………… 9 2.5. Mga pantalan…………………………………………………………………………………………………………..9 2.6. Mga Parametro ……………………………………………………………………………………… 10
3. LPM_DIVIDE (Divider) Intel FPGA IP Core……………………………………………………………….. 12 3.1. Mga Feature ……………………………………………………………………………. 12 3.2. Verilog HDL Prototype………………………………………………………………………… 12 3.3. Deklarasyon sa Component sa VHDL………………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE Deklarasyon…………………………………………………………………………. 13 3.5. Mga Dunggoanan……………………………………………………………………………………………… 13 3.6. Mga Parameter…………………………………………………………………………………… 14
4. LPM_MULT (Multiplier) IP Core…………………………………………………………………………. 16 4.1. Mga Feature ……………………………………………………………………………. 16 4.2. Verilog HDL Prototype………………………………………………………………………… 17 4.3. Deklarasyon sa Component sa VHDL………………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE Deklarasyon…………………………………………………………………………. 17 4.5. Mga Senyales……………………………………………………………………………………………… 18 4.6. Parameter para sa Stratix V, Arria V, Cyclone V, ug Intel Cyclone 10 LP Devices……………… 18 4.6.1. Kinatibuk-ang Tab………………………………………………………………………………18 4.6.2. Kinatibuk-ang 2 Tab…………………………………………………………………… 19 4.6.3. Tab sa Pipelining……………………………………………………………………………… 19 4.7. Parameter para sa Intel Stratix 10, Intel Arria 10, ug Intel Cyclone 10 GX Devices……….. 20 4.7.1. Kinatibuk-ang Tab………………………………………………………………………………20 4.7.2. Kinatibuk-ang 2 Tab…………………………………………………………………… 20 4.7.3. Pipelining …………………………………………………………………………… 21
5. LPM_ADD_SUB (Adder/Subtractor)………………………………………………………………………… 22 5.1. Mga Feature ……………………………………………………………………………. 22 5.2. Verilog HDL Prototype………………………………………………………………………… 23 5.3. Deklarasyon sa Component sa VHDL………………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE Deklarasyon…………………………………………………………………………. 23 5.5. Mga Dunggoanan……………………………………………………………………………………………… 23 5.6. Mga Parameter…………………………………………………………………………………… 24
6. LPM_COMPARE (Comparator)………………………………………………………………………… 26 6.1. Mga Feature ……………………………………………………………………………. 26 6.2. Verilog HDL Prototype………………………………………………………………………… 27 6.3. Deklarasyon sa Component sa VHDL………………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE Deklarasyon…………………………………………………………………………. 27 6.5. Mga Dunggoanan……………………………………………………………………………………………… 27 6.6. Mga Parameter…………………………………………………………………………………… 28

Intel FPGA Integer Arithmetic IP Cores User Guide 2

Ipadala ang Feedback

Mga sulod

7. ALTECC (Error Correction Code: Encoder/Decoder) IP Core………………………………………… 30
7.1. Mga Feature sa ALTECC Encoder…………………………………………………………………………..31 7.2. Verilog HDL Prototype (ALTECC_ENCODER)……………………………………………………. 32 7.3. Verilog HDL Prototype (ALTECC_DECODER)……………………………………………………. 32 7.4. VHDL Component Declaration (ALTECC_ENCODER)………………………………………………33 7.5. VHDL Component Declaration (ALTECC_DECODER)……………………………………………33 7.6. VHDL LIBRARY_USE Deklarasyon…………………………………………………………………………. 33 7.7. Encoder Ports……………………………………………………………………………………………… 33 7.8. Mga Dunggoanan sa Decoder…………………………………………………………………………………………34 7.9. Mga Parameter sa Encoder…………………………………………………………………………………… 34 7.10. Mga Parameter sa Decoder …………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core………………………………………………………………. 36
8.1. Mga Feature ……………………………………………………………………………. 37 8.1.1. Pre-adder……………………………………………………………………………….. 38 8.1.2. Systolic Delay Register……………………………………………………………….. 40 8.1.3. Kanunay nga Pre-load………………………………………………………………………… 43 8.1.4. Doble nga Accumulator…………………………………………………………………… 43
8.2. Verilog HDL Prototype………………………………………………………………………… 44 8.3. Deklarasyon sa Component sa VHDL………………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE Deklarasyon…………………………………………………………………………. 44 8.5. Mga Senyales……………………………………………………………………………………………… 44 8.6. Mga Parameter…………………………………………………………………………………… 47
8.6.1. Kinatibuk-ang Tab………………………………………………………………………………47 8.6.2. Dugang nga mga Mode Tab………………………………………………………………………….. 47 8.6.3. Multipliers Tab………………………………………………………………………… 49 8.6.4. Preadder Tab…………………………………………………………………………. 51 8.6.5. Tab sa Accumulator………………………………………………………………………….. 53 8.6.6. Systolic/Chainout Tab……………………………………………………………………. 55 8.6.7. Tab sa Pipelining……………………………………………………………………………… 56
9. ALTMEMMULT (Memory-based Constant Coefficient Multiplier) IP Core…………………… 57
9.1. Mga Feature ……………………………………………………………………………. 57 9.2. Verilog HDL Prototype………………………………………………………………………… 58 9.3. Deklarasyon sa Component sa VHDL………………………………………………………………………….. 58 9.4. Mga pantalan……………………………………………………………………………………………… 59 9.5. Mga Parameter…………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Multiply-Accumulate) IP Core…………………………………………………… 61
10.1. Mga Kinaiya……………………………………………………………………………………………….. 62 10.2. Verilog HDL Prototype…………………………………………………………………………..62 10.3. Deklarasyon sa Component sa VHDL………………………………………………………………………… 63 10.4. VHDL LIBRARY_USE Deklarasyon………………………………………………………………63 10.5. Mga pantalan ………………………………………………………………………………………. 63 10.6. Mga Parameter ……………………………………………………………………………. 64
11. ALTMULT_ADD (Multiply-Adder) IP Core………………………………………………………………..69
11.1. Mga Kinaiya………………………………………………………………………………………….. 71 11.2. Verilog HDL Prototype…………………………………………………………………………..72 11.3. Deklarasyon sa Component sa VHDL………………………………………………………………………… 72 11.4. VHDL LIBRARY_USE Deklarasyon……………………………………………………………………72

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 3

Mga sulod
11.5. Mga pantalan………………………………………………………………………………………………. 72 11.6. Mga Parameter ……………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Complex Multiplier) IP Core…………………………………………………… 86 12.1. Komplikado nga Multiplikasyon …………………………………………………………………. 86 12.2. Kanonikal nga Representasyon………………………………………………………………………… 87 12.3. Kinaandan nga Representasyon …………………………………………………………………. 87 12.4. Mga Kinaiya………………………………………………………………………………………….. 88 12.5. Verilog HDL Prototype…………………………………………………………………………..88 12.6. Deklarasyon sa Component sa VHDL………………………………………………………………………… 89 12.7. VHDL LIBRARY_USE Deklarasyon…………………………………………………………………………89 12.8. Mga Senyales……………………………………………………………………………………. 89 12.9. Mga Parameter ……………………………………………………………………………. 90
13. ALTSQRT (Integer Square Root) IP Core……………………………………………………………… 92 13.1. Mga Kinaiya……………………………………………………………………………………….. 92 13.2. Verilog HDL Prototype…………………………………………………………………………..92 13.3. Deklarasyon sa Component sa VHDL……………………………………………………………… 93 13.4. VHDL LIBRARY_USE Deklarasyon ………………………………………………………………… 93 13.5. Mga pantalan………………………………………………………………………………………………. 93 13.6. Mga Parameter ……………………………………………………………………………. 94
14. PARALLEL_ADD (Parallel Adder) IP Core……………………………………………………………….. 95 14.1. Feature…………………………………………………………………………………….95 14.2. Verilog HDL Prototype……………………………………………………………………………………..95 14.3. Deklarasyon sa Component sa VHDL………………………………………………………………………… 96 14.4. VHDL LIBRARY_USE Deklarasyon ………………………………………………………………… 96 14.5. Mga pantalan ………………………………………………………………………………………. 96 14.6. Mga Parameter ……………………………………………………………………………. 97
15. Integer Arithmetic IP Cores User Guide Document Archives………………………………………… 98
16. Kasaysayan sa Pagbag-o sa Dokumento para sa Giya sa Gumagamit sa Intel FPGA Integer Arithmetic IP Cores…. 99

Intel FPGA Integer Arithmetic IP Cores User Guide 4

Ipadala ang Feedback

683490 | 2020.10.05 Magpadala ug Feedback

1. Intel FPGA Integer Arithmetic IP Cores

Mahimo nimong gamiton ang Intel® FPGA integer IP cores aron mahimo ang mga operasyon sa matematika sa imong disenyo.

Kini nga mga gimbuhaton nagtanyag labi ka episyente nga logic synthesis ug pagpatuman sa aparato kaysa pag-coding sa imong kaugalingon nga mga gimbuhaton. Mahimo nimong ipasibo ang mga IP core aron ma-accommodate ang imong mga kinahanglanon sa disenyo.

Ang Intel integer arithmetic IP cores gibahin sa mosunod nga duha ka kategorya: · Library of parameterized modules (LPM) IP cores · Intel-specific (ALT) IP cores

Ang mosunod nga lamesa naglista sa integer arithmetic IP cores.

Talaan 1.

Listahan sa mga IP Core

Mga IP Core

LPM IP cores

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel-specific (ALT) IP cores ALTECC

Pag-andar sa Labawview Counter Divider Multiplier
Adder o subtractor Comparator
ECC Encoder/Decoder

Gisuportahan nga Device
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Bagyo IV E, Bagyo IV GX,
Bagyo V, Intel Bagyo 10 LP, Intel Bagyo 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Bagyo IV E, Bagyo IV GX,
Bagyo V, Intel Bagyo 10 LP, Intel Bagyo 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Bagyo IV E, Bagyo IV GX,
Bagyo V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V nagpadayon…

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

ISO 9001:2015 Rehistrado

1. Intel FPGA Integer Arithmetic IP Cores 683490 | 2020.10.05

Mga IP Core Intel FPGA Multiply Adder o ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

Pag-andar sa Labawview Multiplier-Adder
Gibase sa memorya nga Constant Coefficient Multiplier
Multiplier-Accumulator Multiplier-Adder
Komplikado nga Multiplier
Integer Square-Root
Parallel Adder

Gisuportahan nga Device
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Bagyo 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Bagyo IV E, Bagyo IV GX, Bagyo V, Intel
Bagyo 10 GX, Intel Bagyo 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Bagyo IV E, Bagyo IV GX,
Bagyo V, Intel Bagyo 10 LP, Intel Bagyo 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Bagyo IV E, Bagyo IV GX,
Bagyo V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

May Kalabutan nga Impormasyon
· Mga Intel FPGA ug Programmable Devices Release Notes
· Pasiuna sa Intel FPGA IP Cores Naghatag ug dugang impormasyon bahin sa Intel FPGA IP Cores.
· Floating-Point IP Cores User Guide Naghatag ug dugang impormasyon bahin sa Intel FPGA Floating-Point IP cores.
· Pasiuna sa Intel FPGA IP Cores Naghatag og kinatibuk-ang impormasyon mahitungod sa tanang Intel FPGA IP cores, lakip ang parameterizing, generating, upgrade, ug simulating IP cores.
· Pagmugna og Version-Independent IP ug Qsys Simulation Scripts Paghimo og simulation scripts nga wala magkinahanglan og manual updates para sa software o IP version upgrades.
· Project Management Best Practices Guidelines para sa episyente nga pagdumala ug pagdala sa imong proyekto ug IP files.
· Integer Arithmetic IP Cores User Guide Document Archives sa pahina 98 Naghatag ug listahan sa user guides para sa nangaging mga bersyon sa Integer Arithmetic IP cores.

Intel FPGA Integer Arithmetic IP Cores User Guide 6

Ipadala ang Feedback

683490 | 2020.10.05 Magpadala ug Feedback

2. LPM_COUNTER (Counter) IP Core

Hulagway 1.

Ang LPM_COUNTER IP core usa ka binary counter nga nagmugna og mga counter, down counter ug up o down counter nga adunay mga output nga hangtod sa 256 bits ang gilapdon.

Ang mosunod nga numero nagpakita sa mga pantalan alang sa LPM_COUNTER IP core.

LPM_COUNTER Mga pantalan

LPM_COUNTER

ssclr sload sset data []

q []

taas ubos

cout

aclr aload aset

clk_en cnt_en cin
inst

2.1. Mga bahin
Ang LPM_COUNTER IP core nagtanyag sa mosunod nga mga bahin: · Naghimo og pataas, paubos, ug pataas/pababa nga mga counter · Naghimo sa mosunod nga mga tipo sa counter:
— Plain binary– ang counter increments sugod sa zero o decrements sugod sa 255
— Modulus–ang counter increments ngadto o pagkunhod gikan sa modulus value nga gipiho sa user ug gisubli
· Nagsuporta sa opsyonal nga synchronous clear, load, ug set input ports · Nagsuporta sa opsyonal nga asynchronous clear, load, ug set input ports · Nagsuporta sa opsyonal nga pag-ihap ug pagpagana sa mga input port · Nagsuporta sa opsyonal nga pagdala ug pagdala sa mga pantalan

ISO 9001:2015 Rehistrado

2. LPM_COUNTER (Counter) IP Core
683490 | 2020.10.05
2.2. Verilog HDL Prototype
Ang mosunod nga Verilog HDL prototype nahimutang sa Verilog Design File (.v) lpm.v sa direktoryo sa edasynthesis.
module lpm_counter (q, data, orasan, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq ); parameter lpm_type = "lpm_counter"; parameter lpm_width = 1; parameter lpm_modulus = 0; parameter lpm_direction = "WALA GAMITON"; parameter lpm_value = “WALA GAMITON”; parameter lpm_svalue = "WALA GAMITON"; parameter lpm_pvalue = “WALA GAMITON”; parameter lpm_port_updown = "PORT_CONNECTIVITY"; parameter lpm_hint = "WALA GAMITON"; output [lpm_width-1:0] q; output cout; output [15:0] eq; input cin; input [lpm_width-1:0] data; input nga orasan, clk_en, cnt_en, pataas; input aset, aclr, aload; input sset, sclr, sload; endmodule
2.3. Deklarasyon sa Component sa VHDL
Ang deklarasyon sa component sa VHDL nahimutang sa VHDL Design File (.vhd) LPM_PACK.vhd sa libraryavhdllpm nga direktoryo.
component LPM_COUNTER generic ( LPM_WIDTH : natural; LPM_MODULUS : natural := 0; LPM_DIRECTION : string := “WALA GAMITON”; LPM_AVALUE : string := “WALA GAMITON”; LPM_SVALUE : string := “WALA GAMITON”; LPM_PORT_UPDOWN : string := “PORT_CONNED ; LPM_PVALUE : string := “WALA GAMITON”; LPM_TYPE : string := L_COUNTER; LPM_HINT : string := “WALA GAMITON”); pantalan (DATA: sa std_logic_vector(LPM_WIDTH-1 hangtod sa 0):= (UBAN =>
'0'); CLOCK : sa std_logic ; CLK_EN : sa std_logic := '1'; CNT_EN : sa std_logic := '1'; UPDOWN : sa std_logic := '1'; SLOAD : sa std_logic := '0'; SSET : sa std_logic := '0'; SCLR : sa std_logic := '0'; ALOAD : sa std_logic := '0'; ASET : sa std_logic := '0'; ACLR : sa std_logic : = '0'; CIN : sa std_logic := '1'; COUT : out std_logic := '0'; Q : out std_logic_vector(LPM_WIDTH-1 ngadto sa 0); EQ : out std_logic_vector(15 ngadto sa 0));
katapusan nga sangkap;

Intel FPGA Integer Arithmetic IP Cores User Guide 8

Ipadala ang Feedback

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE Deklarasyon
Ang deklarasyon sa VHDL LIBRARY-USE dili kinahanglan kung imong gamiton ang VHDL Component Declaration.
LIBRARY lpm; GAMITON ang lpm.lpm_components.all;

2.5. Mga pantalan

Ang mosunod nga mga lamesa naglista sa input ug output ports alang sa LPM_COUNTER IP core.

Talaan 2.

LPM_COUNTER Mga Input Port

Ngalan sa Port

Gikinahanglan

Deskripsyon

datos []

Dili

Parallel data input sa counter. Ang gidak-on sa input port nagdepende sa LPM_WIDTH parameter value.

orasan

Positive-edge-triggered clock input.

clk_en

Dili

Ang orasan makapahimo sa input aron mahimo ang tanan nga magkadungan nga mga kalihokan. Kung wala iapil, ang default nga kantidad mao ang 1.

cnt_en

Dili

Ang pag-ihap makapahimo sa pag-input aron ma-disable ang ihap kung gipahayag nga ubos nga dili makaapekto sa sload, sset, o sclr. Kung wala iapil, ang default nga kantidad mao ang 1.

taas ubos

Dili

Gikontrol ang direksyon sa pag-ihap. Kung gipahayag nga taas (1), ang direksyon sa pag-ihap taas, ug kung gipahayag nga ubos (0), ang direksyon sa pag-ihap ubos. Kung ang LPM_DIRECTION parameter gigamit, ang updown port dili makonektar. Kung dili gamiton ang LPM_DIRECTION, opsyonal ang updown port. Kon wala iapil, ang default nga bili kay (1).

cin

Dili

Pagdala-sa ngadto sa ubos nga order bit. Para sa up counter, ang kinaiya sa cin input mao

susama sa kinaiya sa cnt_en input. Kung wala iapil, ang default nga kantidad mao ang 1

(VCC).

aclr

Dili

Asynchronous nga tin-aw nga input. Kung ang aset ug aclr gigamit ug gipahayag, ang aclr nag-override sa aset. Kung wala iapil, ang default nga kantidad mao ang 0 (disabled).

aset

Dili

Asynchronous nga set input. Gipiho ang q [] nga mga output sama sa tanan nga 1s, o sa kantidad nga gitakda sa LPM_AVALUE parameter. Kung ang aset ug aclr nga mga pantalan gigamit ug gipahayag, ang bili sa aclr port molapas sa bili sa aset port. Kung wala iapil, ang default nga kantidad mao ang 0, disabled.

karga

Dili

Asynchronous load input nga asynchronously load sa counter nga adunay bili sa data input. Kung ang aload port gigamit, ang data [] port kinahanglan nga konektado. Kung wala iapil, ang default nga kantidad mao ang 0, disabled.

sclr

Dili

Ang dungan nga tin-aw nga input nga nagtangtang sa counter sa sunod nga aktibo nga sulab sa orasan. Kung ang sset ug sclr port gigamit ug gipahayag, ang bili sa sclr port molapas sa bili sa sset port. Kung wala iapil, ang default nga kantidad mao ang 0, disabled.

sset

Dili

Synchronous set input nga nagbutang sa counter sa sunod nga aktibo nga sulab sa orasan. Gipiho ang bili sa q outputs sama sa tanang 1s, o sa bili nga gipiho sa LPM_SVALUE parameter. Kung ang sset ug sclr port gigamit ug gipahayag,
ang bili sa sclr port nag-override sa bili sa sset port. Kung wala iapil, ang default nga kantidad mao ang 0 (disabled).

sload

Dili

Ang dungan nga load input nga nagkarga sa counter nga adunay data [] sa sunod nga aktibo nga sulab sa orasan. Kung gigamit ang sload port, kinahanglan nga konektado ang data [] port. Kung wala iapil, ang default nga kantidad mao ang 0 (disabled).

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 9

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

Talaan 3.

LPM_COUNTER Mga Output Port

Ngalan sa Port

Gikinahanglan

Deskripsyon

q []

Dili

Output sa datos gikan sa counter. Ang gidak-on sa output port nagdepende sa

LPM_WIDTH parameter value. Bisan q[] o labing menos usa sa eq[15..0] nga mga pantalan

kinahanglan nga konektado.

eq[15..0]

Dili

Counter decode nga output. Ang eq[15..0] port dili ma-access sa parameter editor tungod kay ang parameter nagsuporta lamang sa AHDL.
Ang q[] port o eq[] port kinahanglang konektado. Hangtod sa c eq port mahimong magamit (0 <= c <= 15). Ang 16 ra nga labing ubos nga kantidad sa ihap ang gi-decode. Kung ang ihap nga kantidad mao ang c, ang eqc nga output gipahayag nga taas (1). Kay example, sa diha nga ang ihap mao ang 0, eq0 = 1, sa diha nga ang ihap mao ang 1, eq1 = 1, ug sa diha nga ang ihap mao ang 15, eq 15 = 1. Decoded output alang sa ihap nga mga bili sa 16 o labaw pa nagkinahanglan external decoding. Ang eq[15..0] nga mga output kay asynchronous sa q[] output.

cout

Dili

Pagdala sa port sa MSB bit sa counter. Mahimo kining gamiton sa pagkonektar sa laing counter aron makahimo og mas dako nga counter.

2.6. Mga Parameter

Ang mosunod nga talaan naglista sa mga parametro alang sa LPM_COUNTER IP core.

Talaan 4.

LPM_COUNTER Mga Parameter

Ngalan sa Parameter

Type

LPM_WIDTH

Integer

LPM_DIRECTION

String

LPM_MODULUS LPM_AVALUE

Integer
Integer/ String

LPM_SVALUE LPM_HINT

Integer/ String
String

LPM_TYPE

String

Gikinahanglan Oo Dili Dili Dili
Dili Dili
Dili

Deskripsyon
Gipiho ang gilapdon sa data [] ug q [] nga mga pantalan, kung kini gigamit.
Ang mga bili kay UP, DOWN, ug WALA GINAGAMIT. Kung ang LPM_DIRECTION parameter gigamit, ang updown port dili makonektar. Kung ang updown port dili konektado, ang LPM_DIRECTION parameter default value kay UP.
Ang maximum nga ihap, dugang usa. Gidaghanon sa talagsaon nga mga estado sa siklo sa counter. Kung ang kantidad sa load mas dako pa sa LPM_MODULUS parameter, ang kinaiya sa counter wala gitino.
Ang kanunay nga kantidad nga gikarga kung ang aset gipahayag nga taas. Kung ang bili nga gipiho mas dako o katumbas sa , ang kinaiya sa counter kay undefined (X) logic level, diin mao ang LPM_MODULUS, kung anaa, o 2 ^ LPM_WIDTH. Girekomenda sa Intel nga imong itakda kini nga kantidad ingon usa ka desimal nga numero alang sa mga disenyo sa AHDL.
Ang kanunay nga kantidad nga gikarga sa nagtaas nga ngilit sa pantalan sa orasan kung ang sset port gipahayag nga taas. Girekomenda sa Intel nga imong itakda kini nga kantidad ingon usa ka desimal nga numero para sa mga disenyo sa AHDL.
Kung imong gi-instantiate ang usa ka librarya sa mga parameterized modules (LPM) nga function sa usa ka VHDL Design File (.vhd), kinahanglan nimong gamiton ang LPM_HINT parameter aron matino ang usa ka Intel-specific nga parameter. Kay example: LPM_HINT = “CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = OO”
Ang default nga bili mao ang UNUSED.
Gipaila ang librarya sa mga parameterized modules (LPM) nga ngalan sa entidad sa disenyo sa VHDL files.
nagpadayon…

Intel FPGA Integer Arithmetic IP Cores User Guide 10

Ipadala ang Feedback

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

Parameter Ngalan INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LAWWIDE_SCLR
LPM_PORT_UPDOWN

I-type ang String String
String
String

Gikinahanglan No
Dili
Dili

Deskripsyon
Kini nga parameter gigamit alang sa pagmodelo ug mga katuyoan sa simulation sa pamatasan. Kini nga parameter gigamit alang sa pagmodelo ug mga katuyoan sa simulation sa pamatasan. Gikalkula sa editor sa parameter ang kantidad alang niini nga parameter.
Parametro nga espesipiko sa Intel. Kinahanglan nimong gamiton ang parameter nga LPM_HINT aron matino ang parameter nga CARRY_CNT_EN sa disenyo sa VHDL files. Ang mga kantidad mao ang SMART, ON, OFF, ug UNUSED. Makapahimo sa LPM_COUNTER function sa pagpadaghan sa cnt_en signal pinaagi sa carry chain. Sa pipila ka mga kaso, ang setting sa CARRY_CNT_EN nga parameter mahimong adunay gamay nga epekto sa katulin, mao nga gusto nimo nga i-off kini. Ang default nga kantidad mao ang SMART, nga naghatag sa labing kaayo nga trade-off tali sa gidak-on ug katulin.
Parametro nga espesipiko sa Intel. Kinahanglan nimong gamiton ang parameter nga LPM_HINT aron matino ang parameter nga LAWIDE_SCLR sa disenyo sa VHDL files. NAKA-ON, OFF, o WALA GINAGAMIT ang mga bili. Ang default nga bili kay ON. Gitugotan ka sa pag-disable sa paggamit sa LABwide sclr nga bahin nga makita sa mga wala na magamit nga mga pamilya sa aparato. Ang pagpalong niini nga opsyon makadugang sa kahigayonan sa hingpit nga paggamit sa partially filled LABs, ug sa ingon mahimong motugot sa mas taas nga logic density kung ang SCLR dili magamit sa usa ka kompleto nga LAB. Kini nga parameter anaa alang sa atras nga pagpahiangay, ug girekomenda sa Intel nga dili nimo gamiton kini nga parameter.
Gipiho ang paggamit sa updown input port. Kung wala iapil ang default nga kantidad mao ang PORT_CONNECTIVITY. Kung ang bili sa pantalan gibutang sa PORT_USED, ang pantalan giisip nga gigamit. Kung ang bili sa pantalan gibutang sa PORT_UNUSED, ang pantalan giisip nga wala magamit. Kung ang bili sa pantalan gibutang sa PORT_CONNECTIVITY, ang paggamit sa pantalan gitino pinaagi sa pagsusi sa koneksyon sa pantalan.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 11

683490 | 2020.10.05 Magpadala ug Feedback

3. LPM_DIVIDE (Divider) Intel FPGA IP Core

Hulagway 2.

Ang LPM_DIVIDE Intel FPGA IP core nag-implementar og divider aron bahinon ang numerator input value pinaagi sa denominator input value aron makagama og quotient ug usa ka nahabilin.

Ang mosunod nga numero nagpakita sa mga pantalan alang sa LPM_DIVIDE IP core.

LPM_DIVIDE Mga Port

LPM_DIVIDE

numer[] denom[] nga orasan

quotient [] nagpabilin []

clken aclr

inst

3.1. Mga bahin
Ang LPM_DIVIDE IP core nagtanyag sa mosunod nga mga bahin: · Naghimo og divider nga nagbahin sa usa ka numerator input value sa usa ka denominator input
bili aron makahimo og usa ka quotient ug usa ka nahibilin. · Nagsuporta sa gilapdon sa datos nga 1 ka bit. · Nagsuporta sa gipirmahan ug wala gipirmahan nga format sa representasyon sa datos alang sa pareho nga numerator
ug mga bili sa denominador. · Nagsuporta sa lugar o tulin nga pag-optimize. · Naghatag usa ka kapilian sa pagtino sa usa ka positibo nga nahabilin nga output. · Nagsuporta sa pipelining configurable output latency. · Nagsuporta sa opsyonal nga asynchronous nga klaro ug ang orasan makahimo sa mga pantalan.

3.2. Verilog HDL Prototype
Ang mosunod nga Verilog HDL prototype nahimutang sa Verilog Design File (.v) lpm.v sa direktoryo sa edasynthesis.
module lpm_divide ( quotient, remain, numer, denom, clock, clken, aclr); parameter lpm_type = "lpm_divide"; parameter lpm_widthn = 1; parameter lpm_widthd = 1; parameter lpm_nrepresentation = “UNSIGNED”; parametro lpm_drepresentation = “UNSIGNED”; parameter lpm_remainderpositive = “TIOD”; parameter lpm_pipeline = 0;

ISO 9001:2015 Rehistrado

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

parameter lpm_hint = "WALA GAMITON"; input nga orasan; input clken; input aclr; input [lpm_widthn-1:0] numero; input [lpm_widthd-1:0] denom; output [lpm_widthn-1:0] quotient; output [lpm_widthd-1:0] nagpabilin; endmodule

3.3. Deklarasyon sa Component sa VHDL
Ang deklarasyon sa component sa VHDL nahimutang sa VHDL Design File (.vhd) LPM_PACK.vhd sa libraryavhdllpm nga direktoryo.
component LPM_DIVIDE generic (LPM_WIDTHN : natural; LPM_WIDTHD : natural;
LPM_NREPRESENTATION : string := “UNSIGNED”; LPM_DREPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : natural := 0; LPM_TYPE : string := L_DIVIDE; LPM_HINT : string := “WALA GAMITON”); pantalan (NUMER: sa std_logic_vector(LPM_WIDTHN-1 hangtod sa 0); DENOM: sa std_logic_vector(LPM_WIDTHD-1 hangtod sa 0); ACLR: sa std_logic:= '0'; CLOCK: sa std_logic:= '0'; CLKEN: sa std_logic := '1'; QUOTIENT : gikan sa std_logic_vector(LPM_WIDTHN-1 ngadto sa 0); MAGPABILIN: gikan sa std_logic_vector(LPM_WIDTHD-1 ngadto sa 0)); katapusan nga sangkap;

3.4. VHDL LIBRARY_USE Deklarasyon
Ang deklarasyon sa VHDL LIBRARY-USE dili kinahanglan kung imong gamiton ang VHDL Component Declaration.
LIBRARY lpm; GAMITON ang lpm.lpm_components.all;

3.5. Mga pantalan

Ang mosunod nga mga lamesa naglista sa input ug output ports alang sa LPM_DIVIDE IP core.

Talaan 5.

LPM_DIVIDE Mga Input Port

Ngalan sa Port

Gikinahanglan

numero []

denom []

Deskripsyon
Pag-input sa datos sa numero. Ang gidak-on sa input port nagdepende sa LPM_WIDTHN parameter value.
Pag-input sa datos sa denominator. Ang gidak-on sa input port nagdepende sa LPM_WIDTHD parameter value.
nagpadayon…

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 13

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

Ang orasan sa Port Name clken
aclr

Gikinahanglan No
Dili

Deskripsyon
Ang input sa orasan alang sa paggamit sa pipelined. Alang sa LPM_PIPELINE nga mga kantidad gawas sa 0 (default), ang pantalan sa orasan kinahanglan nga magamit.
Ang orasan makapahimo sa paggamit sa pipelined. Kung ang clken port gipahayag nga taas, ang operasyon sa dibisyon mahitabo. Kung ubos ang signal, walay operasyon nga mahitabo. Kung wala iapil, ang default nga kantidad mao ang 1.
Asynchronous nga tin-aw nga pantalan nga gigamit sa bisan unsang oras aron i-reset ang pipeline sa tanan nga '0's asynchronously sa input sa orasan.

Talaan 6.

LPM_DIVIDE Output Ports

Ngalan sa Port

Gikinahanglan

Deskripsyon

quotient []

Output sa datos. Ang gidak-on sa output port nagdepende sa LPM_WIDTHN

bili sa parameter.

magpabilin []

Output sa datos. Ang gidak-on sa output port nagdepende sa LPM_WIDTHD

bili sa parameter.

3.6. Mga Parameter

Ang mosunod nga talaan naglista sa mga parametro alang sa LPM_DIVIDE Intel FPGA IP core.

Ngalan sa Parameter

Type

Gikinahanglan

Deskripsyon

LPM_WIDTHN

Integer

Gipiho ang mga gilapdon sa numero [] ug

quotient [] nga mga pantalan. Ang mga kantidad mao ang 1 hangtod 64.

LPM_WIDTHD

Integer

Gipiho ang gilapdon sa denom [] ug

magpabilin nga [] mga pantalan. Ang mga kantidad mao ang 1 hangtod 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

Dili

Pagpirma sa representasyon sa input sa numerator.

Ang mga bili gipirmahan ug UNSIGNED. Sa diha nga kini

Ang parameter gibutang sa SIGNED, ang divider

gihubad ang numero [] input ingon nga gipirmahan nga duha

komplemento.

Dili

Pagpirma sa representasyon sa input sa denominator.

Ang mga bili gipirmahan ug UNSIGNED. Sa diha nga kini

Ang parameter gibutang sa SIGNED, ang divider

naghubad sa denom[] input isip gipirmahan nga duha

komplemento.

LPM_TYPE

String

Dili

Gipaila ang librarya sa parameterized

modules (LPM) nga ngalan sa entidad sa disenyo sa VHDL

files (.vhd).

LPM_HINT

String

Dili

Sa diha nga ikaw instantiate sa usa ka librarya sa

parameterized modules (LPM) function sa usa ka

Disenyo sa VHDL File (.vhd), kinahanglan nimong gamiton ang

LPM_HINT nga parametro aron matino ang usa ka Intel-

piho nga parameter. Kay example: LPM_HINT

= “KINA_SIZE = 8,

ONE_INPUT_IS_CONSTANT = OO” Ang

ang default nga bili mao ang UNUSED.

LPM_REMAINDERPOSITIVE

String

Dili

Parametro nga espesipiko sa Intel. Kinahanglan nimong gamiton ang

LPM_HINT parametro para ipiho ang

LPM_REMAINDERPOSITIVE parameter sa

VHDL nga disenyo files. Ang mga mithi TINUOD o SAYOP.

Kung kini nga parameter gibutang sa TINUOD, nan ang

bili sa nahabilin nga [] pantalan kinahanglan nga mas dako

nagpadayon…

Intel FPGA Integer Arithmetic IP Cores User Guide 14

Ipadala ang Feedback

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

Ngalan sa Parameter

Type

MAXIMIZE_SPEED

Integer

LPM_PIPELINE

Integer

INTENDED_DEVICE_FAMILY SKIP_BITS

String Integer

Gikinahanglan No
Dili Dili Dili

Deskripsyon
kay o katumbas sa sero. Kung kini nga parameter gitakda sa TINUOD, nan ang bili sa nahabilin nga [] nga pantalan mahimong sero, o ang kantidad parehas nga timaan, positibo o negatibo, ingon nga kantidad sa numer port. Aron makunhuran ang lugar ug mapausbaw ang katulin, girekomenda sa Intel nga ibutang kini nga parameter sa TINUOD sa mga operasyon diin ang nahabilin kinahanglan nga positibo o kung diin ang nahabilin dili hinungdanon.
Parametro nga espesipiko sa Intel. Kinahanglan nimong gamiton ang parameter nga LPM_HINT aron matino ang parameter nga MAXIMIZE_SPEED sa disenyo sa VHDL files. Ang mga bili kay [0..9]. Kung gigamit, ang software sa Intel Quartus Prime mosulay sa pag-optimize sa usa ka piho nga pananglitan sa LPM_DIVIDE function alang sa katulin kaysa sa pag-routability, ug gi-override ang setting sa opsyon sa Optimization Technique logic. Kung ang MAXIMIZE_SPEED wala magamit, ang bili sa opsyon sa Optimization Technique gigamit hinuon. Kung ang bili sa MAXIMIZE_SPEED kay 6 o mas taas pa, ang Compiler mag-optimize sa LPM_DIVIDE IP core para sa mas taas nga tulin pinaagi sa paggamit sa carry chain; kung ang kantidad mao ang 5 o mas ubos, ang compiler nagpatuman sa disenyo nga walay dala nga mga kadena.
Gipiho ang gidaghanon sa mga siklo sa orasan sa latency nga nalangkit sa quotient[] ug nagpabiling[] nga mga output. Ang kantidad nga sero (0) nagpaila nga wala’y latency nga naglungtad, ug nga ang usa ka lunsay nga kombinasyonal nga gimbuhaton gihimo dayon. Kung wala iapil, ang default nga kantidad mao ang 0 (nonpipelined). Dili nimo matino ang bili para sa LPM_PIPELINE nga parametro nga mas taas kay sa LPM_WIDTHN.
Kini nga parameter gigamit alang sa pagmodelo ug mga katuyoan sa simulation sa pamatasan. Gikalkula sa editor sa parameter ang kantidad alang niini nga parameter.
Gitugotan ang labi ka episyente nga fractional bit division aron ma-optimize ang lohika sa nanguna nga mga bit pinaagi sa paghatag sa gidaghanon sa nanguna nga GND sa LPM_DIVIDE IP core. Ipiho ang gidaghanon sa nag-unang GND sa quotient nga output niini nga parameter.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 15

683490 | 2020.10.05 Magpadala ug Feedback

4. LPM_MULT (Multiplier) IP Core

Hulagway 3.

Ang LPM_MULT IP core nagpatuman ug multiplier aron sa pagpadaghan sa duha ka input data values aron makagama og produkto isip output.

Ang mosunod nga numero nagpakita sa mga pantalan alang sa LPM_MULT IP core.

LPM_Daghang Port

LPM_MULT nga orasan dataa[] resulta[] datab[] aclr/sclr clken
inst

May Kalabutan nga mga Feature sa Impormasyon sa panid 71

4.1. Mga bahin
Ang LPM_MULT IP core nagtanyag sa mosunod nga mga bahin: · Naghimo og multiplier nga nagpadaghan sa duha ka input data values · Nagsuporta sa gilapdon sa data nga 1 bits · Nagsuporta sa gipirmahan ug wala pirmahan nga representasyon nga format sa datos · Nagsuporta sa lugar o speed optimization · Nagsuporta sa pipelining nga adunay ma-configure nga output latency · Naghatag og usa ka opsyon alang sa pagpatuman sa gipahinungod nga digital signal processing (DSP)
block circuitry o logic elements (LEs) Pahinumdom: Kung magtukod og mga multiplier nga mas dako kay sa gisuportahan sa lumad nga gidak-on mahimo nga/
mahimong epekto sa pasundayag nga resulta sa pag-cascade sa mga bloke sa DSP. · Nagsuporta sa opsyonal nga asynchronous nga tin-aw ug ang orasan makahimo sa mga input port · Nagsuporta sa opsyonal nga synchronous nga tin-aw alang sa Intel Stratix 10, Intel Arria 10 ug Intel Cyclone 10 GX nga mga himan

ISO 9001:2015 Rehistrado

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05
4.2. Verilog HDL Prototype
Ang mosunod nga Verilog HDL prototype nahimutang sa Verilog Design File (.v) lpm.v sa direktoryo sa edasynthesis.
module lpm_mult ( resulta, dataa, datab, sum, orasan, clken, aclr ) parameter lpm_type = “lpm_mult”; parameter lpm_widtha = 1; parameter lpm_widthb = 1; parameter lpm_widths = 1; parameter lpm_widthp = 1; parameter lpm_representation = "UNSIGNED"; parameter lpm_pipeline = 0; parameter lpm_hint = "WALA GAMITON"; input nga orasan; input clken; input aclr; input [lpm_widtha-1:0] dataa; input [lpm_widthb-1:0] datab; input [lpm_widths-1:0] sum; output [lpm_widthp-1:0] resulta; endmodule
4.3. Deklarasyon sa Component sa VHDL
Ang deklarasyon sa component sa VHDL nahimutang sa VHDL Design File (.vhd) LPM_PACK.vhd sa libraryavhdllpm nga direktoryo.
component LPM_MULT generic ( LPM_WIDTHA : natural; LPM_WIDTHB : natural; LPM_WIDTHS : natural := 1; LPM_WIDTHP : natural;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : natural := 0; LPM_TYPE: string := L_MULT; LPM_HINT : string := “WALA GAMITON”); pantalan (DATAA: sa std_logic_vector(LPM_WIDTHA-1 hangtod sa 0); DATAB: sa std_logic_vector(LPM_WIDTHB-1 hangtod sa 0); ACLR: sa std_logic:= '0'; CLOCK: sa std_logic:= '0'; CLKEN: sa std_logic := '1'; SUM : sa std_logic_vector(LPM_WIDTHS-1 ngadto sa 0):= (UBAN => '0'); RESULTA: gikan sa std_logic_vector(LPM_WIDTHP-1 ngadto sa 0)); katapusan nga sangkap;
4.4. VHDL LIBRARY_USE Deklarasyon
Ang deklarasyon sa VHDL LIBRARY-USE dili kinahanglan kung imong gamiton ang VHDL Component Declaration.
LIBRARY lpm; GAMITON ang lpm.lpm_components.all;

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 17

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

4.5. Mga signal

Talaan 7.

LPM_MULT Mga Signal sa Input

Ngalan sa Signal

Gikinahanglan

Deskripsyon

datosa []

Pag-input sa datos.

Para sa Intel Stratix 10, Intel Arria 10, ug Intel Cyclone 10 GX nga mga device, ang gidak-on sa input signal nagdepende sa Dataa width parameter value.

Para sa mas tigulang ug Intel Cyclone 10 LP nga mga himan, ang gidak-on sa input signal nagdepende sa LPM_WIDTHA parameter value.

datab []

Pag-input sa datos.

Para sa Intel Stratix 10, Intel Arria 10, ug Intel Cyclone 10 GX nga mga device, ang gidak-on sa input signal nagdepende sa Datab width parameter value.

Para sa daan ug Intel Cyclone 10 LP nga mga himan, ang gidak-on sa input signal nagdepende

sa LPM_WIDTHB parameter value.

orasan

Dili

Ang input sa orasan alang sa paggamit sa pipelined.

Para sa mas karaan ug Intel Cyclone 10 LP nga mga himan, ang signal sa orasan kinahanglang ma-enable para sa LPM_PIPELINE nga mga kantidad gawas sa 0 (default).

Para sa Intel Stratix 10, Intel Arria 10, ug Intel Cyclone 10 GX nga mga device, ang signal sa orasan kinahanglang ma-enable kung ang Latency value kay sa 1 (default).

clken

Dili

Ang orasan makahimo alang sa pipeline nga paggamit. Kung ang signal sa clken gipahayag nga taas, ang

adder/subtractor nga operasyon mahitabo. Kung ubos ang signal, walay operasyon

mahitabo. Kung wala iapil, ang default nga kantidad mao ang 1.

aclr sclr

Dili

Asynchronous nga klaro nga signal nga gigamit sa bisan unsang oras aron i-reset ang pipeline sa tanan nga 0s,

asynchronously sa signal sa orasan. Ang pipeline nagsugod sa usa ka dili matino (X)

lebel sa lohika. Ang mga output usa ka makanunayon, apan dili zero nga kantidad.

Dili

Ang dungan nga klaro nga signal nga gigamit sa bisan unsang oras aron ma-reset ang pipeline sa tanan nga 0s,

dungan sa signal sa orasan. Ang pipeline nagsugod sa usa ka dili matino (X)

lebel sa lohika. Ang mga output usa ka makanunayon, apan dili zero nga kantidad.

Talaan 8.

LPM_MULT Output signal

Signal Ngalan

Gikinahanglan

Deskripsyon

resulta []

Output sa datos.

Para sa mas tigulang ug Intel Cyclone 10 LP nga mga himan, ang gidak-on sa output signal nagdepende sa LPM_WIDTHP parameter value. Kung LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) o (LPM_WIDTHA + LPM_WIDTHS), ang LPM_WIDTHP MSB lang ang anaa.

Para sa Intel Stratix 10, Intel Arria 10 ug Intel Cyclone 10 GX, ang gidak-on sa mga signal sa output nagdepende sa Result width parameter.

4.6. Mga Parameter para sa Stratix V, Arria V, Cyclone V, ug Intel Cyclone 10 LP Devices

4.6.1. Kinatibuk-ang Tab

Talaan 9.

Kinatibuk-ang Tab

Parameter

Bili

Multiplier Configuration

I-multiply ang 'dataa' input sa 'datab' input

Default nga Bili

Deskripsyon

I-multiply ang 'dataa' input sa 'datab' input

Pilia ang gusto nga configuration para sa multiplier.
nagpadayon…

Intel FPGA Integer Arithmetic IP Cores User Guide 18

Ipadala ang Feedback

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

Parameter
Unsa ka lapad ang input nga 'dataa'? Unsa ka lapad ang input nga 'datab'? Unsaon pagtino ang gilapdon sa 'resulta' nga output? Limitahi ang gilapdon

Bili
I-multiply ang input sa 'dataa' sa iyang kaugalingon (pag-squaring operation)
1-256 ka bit

Default nga Bili

Deskripsyon

8 bitay

Ipiho ang gilapdon sa dataa[] port.

1-256 ka bit

8 bitay

Itakda ang gilapdon sa datab[] port.

Awtomatikong kalkulado ang gilapdon Limitahi ang gilapdon
1-512 ka bit

Awtomatikong tawag y kuwentahon ang gilapdon

Pilia ang gusto nga pamaagi aron mahibal-an ang gilapdon sa resulta [] port.

16 bitay

Ipiho ang gilapdon sa resulta [] port.
Kini nga kantidad mahimong epektibo lamang kung imong pilion ang I-restrict ang gilapdon sa Type parameter.

4.6.2. Kinatibuk-ang 2 Tab

Talaan 10. Kinatibuk-ang 2 Tab

Parameter

Bili

Input sa Datab

Ang 'datab' input bus ba adunay kanunay nga kantidad?

Dili Oo

Matang sa Pagpadaghan

Unsa nga matang sa

Wala gipirmahan

multiplication gusto nimo? Gipirmahan

Pagpatuman

Unsang multiplier nga pagpatuman ang angay gamiton?

Gamita ang default nga pagpatuman
Gamita ang gipahinungod nga multiplier circuitry (Dili magamit sa tanang pamilya)
Gamita ang mga elemento sa lohika

Default nga Bili

Deskripsyon

Dili

Pilia ang Oo aron matino ang kanunay nga kantidad sa

`datab' input bus, kon aduna man.

Wala gipirmahan

Ipiho ang pormat sa representasyon para sa dataa[] ug datab[] nga mga input.

Gamita ang default implementat ion

Pilia ang gusto nga pamaagi aron mahibal-an ang gilapdon sa resulta [] port.

4.6.3. Tab sa Pipelining

Talaan 11. Tab sa Pipelining

Parameter

Gusto ba nimo i-pipeline ang No

paglihok?

Bili

Paghimo og 'aclr'

—

asynchronous nga tin-aw nga pantalan

Default nga Bili

Deskripsyon

Dili

Pilia ang Oo aron mahimo ang pagparehistro sa pipeline sa

multiplier's output ug ipiho ang gusto

output latency sa clock cycle. Makapahimo sa

Ang rehistro sa pipeline nagdugang dugang nga latency sa

output.

Wala masusi

Pilia kini nga kapilian aron mahimo ang aclr port nga magamit ang asynchronous clear para sa rehistro sa pipeline.
nagpadayon…

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 19

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

Parameter
Paghimo og 'clken' nga orasan nga makapahimo sa orasan
Pag-optimize
Unsa nga matang sa pag-optimize ang gusto nimo?

Bili -
Default nga Speed Area

Default nga Bili

Deskripsyon

Wala masusi

Nagtino sa aktibo nga taas nga orasan nga makahimo alang sa orasan nga pantalan sa rehistro sa pipeline

Default

Ipiho ang gitinguha nga pag-optimize alang sa IP core.
Pilia ang Default aron tugotan ang Intel Quartus Prime software sa pagtino sa labing maayo nga pag-optimize alang sa IP core.

4.7. Parameter para sa Intel Stratix 10, Intel Arria 10, ug Intel Cyclone 10 GX Devices

4.7.1. Kinatibuk-ang Tab

Talaan 12. Kinatibuk-ang Tab

Parameter

Bili

Default nga Bili

Deskripsyon

Matang sa Multiplier Configuration
Mga Lapad sa Data Port

I-multiply ang 'dataa' input sa 'datab' input
I-multiply ang input sa 'dataa' sa iyang kaugalingon (pag-squaring operation)

I-multiply ang 'dataa' input sa 'datab' input

Pilia ang gusto nga configuration para sa multiplier.

Ang gilapdon sa datos

1-256 ka bit

8 bitay

Ipiho ang gilapdon sa dataa[] port.

Ang gilapdon sa datab

1-256 ka bit

8 bitay

Itakda ang gilapdon sa datab[] port.

Unsaon pagtino ang gilapdon sa 'resulta' nga output?

Type

Awtomatikong kalkulado ang gilapdon
Limitahi ang gilapdon

Awtomatikong tawag y kuwentahon ang gilapdon

Pilia ang gusto nga pamaagi aron mahibal-an ang gilapdon sa resulta [] port.

Bili

1-512 ka bit

16 bitay

Ipiho ang gilapdon sa resulta [] port.
Kini nga kantidad mahimong epektibo lamang kung imong pilion ang I-restrict ang gilapdon sa Type parameter.

Ang gilapdon sa resulta

1-512 ka bit

—

Nagpakita sa epektibong gilapdon sa resulta[] port.

4.7.2. Kinatibuk-ang 2 Tab

Talaan 13. Kinatibuk-ang 2 Tab

Parameter

Input sa Datab

Ang 'datab' input bus ba adunay kanunay nga kantidad?

Dili Oo

Bili

Default nga Bili

Deskripsyon

Dili

Pilia ang Oo aron matino ang kanunay nga kantidad sa

`datab' input bus, kon aduna man.

nagpadayon…

Intel FPGA Integer Arithmetic IP Cores User Guide 20

Ipadala ang Feedback

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

Parameter

Bili

Bisan unsang kantidad nga labaw sa 0

Matang sa Pagpadaghan

Unsa nga matang sa

Wala gipirmahan

multiplication gusto nimo? Gipirmahan

Estilo sa Pagpatuman

Unsang multiplier nga pagpatuman ang angay gamiton?

Gamita ang default nga pagpatuman
Gamita ang gipahinungod nga multiplier circuitry
Gamita ang mga elemento sa lohika

Default nga Bili

Deskripsyon

Ipiho ang kanunay nga bili sa datab [] port.

Wala gipirmahan

Ipiho ang pormat sa representasyon para sa dataa[] ug datab[] nga mga input.

Gamita ang default implementat ion

Pilia ang gusto nga pamaagi aron mahibal-an ang gilapdon sa resulta [] port.

4.7.3. Pipelining

Talaan 14. Tab sa Pipelining

Parameter

Bili

Gusto ba nimong i-pipeline ang function?

Pipeline

Dili Oo

Latency Clear nga Type sa Signal

Bisan unsang kantidad nga labaw sa 0.
WALAY ACLR SCLR

Paghimo og 'clken' nga orasan

—

pagpagana sa orasan

Unsa nga matang sa pag-optimize ang gusto nimo?

Type

Default nga Speed Area

Default nga Bili

Deskripsyon

Dili 1 WALA
—

Pilia ang Oo aron mahimo ang rehistro sa pipeline sa output sa multiplier. Ang pagpagana sa rehistro sa pipeline nagdugang dugang nga latency sa output.
Ipiho ang gusto nga latency sa output sa siklo sa orasan.
Tinoa ang matang sa pag-reset alang sa rehistro sa pipeline. Pilia ang WALA kung dili ka mogamit bisan unsang rehistro sa pipeline. Pilia ang ACLR aron magamit ang asynchronous clear para sa rehistro sa pipeline. Makamugna kini og ACLR port. Pilia ang SCLR aron magamit ang synchronous clear para sa rehistro sa pipeline. Makamugna kini og SCLR port.
Nagtino sa aktibo nga taas nga orasan nga makahimo alang sa orasan nga pantalan sa rehistro sa pipeline

Default

Ipiho ang gitinguha nga pag-optimize alang sa IP core.
Pilia ang Default aron tugotan ang Intel Quartus Prime software sa pagtino sa labing maayo nga optimization alang sa IP core.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 21

683490 | 2020.10.05 Magpadala ug Feedback

5. LPM_ADD_SUB (Adder/Subtractor)

Hulagway 4.

Ang LPM_ADD_SUB IP core nagtugot kanimo sa pagpatuman sa usa ka adder o usa ka subtractor aron idugang o ibawas ang mga set sa datos aron makahimo og usa ka output nga adunay sulud o kalainan sa mga kantidad sa input.

Ang mosunod nga numero nagpakita sa mga pantalan alang sa LPM_ADD_SUB IP core.

LPM_ADD_SUB Ports

LPM_ADD_SUB add_sub cin

datosa []

orasan clken datab [] aclr

resulta [] overflow cout

inst

5.1. Mga bahin
Ang LPM_ADD_SUB IP core nagtanyag sa mosunod nga mga bahin: · Naghimo og adder, subtractor, ug dynamically configurable adder/subtractor
mga gimbuhaton. · Nagsuporta sa gilapdon sa datos nga 1 ka bit. · Nagsuporta sa format sa representasyon sa datos sama sa gipirmahan ug wala gipirmahan. · Nagsuporta sa opsyonal nga pagdala (hulam-gawas), asynchronous nga klaro, ug pagpagana sa orasan
input ports. · Nagsuporta sa opsyonal nga pagdala (paghulam) ug pag-awas sa mga port sa output. · I-assign ang bisan usa sa mga input data bus sa usa ka makanunayon. · Nagsuporta sa pipelining nga adunay ma-configure nga latency sa output.

ISO 9001:2015 Rehistrado

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | 2020.10.05
5.2. Verilog HDL Prototype
Ang mosunod nga Verilog HDL prototype nahimutang sa Verilog Design File (.v) lpm.v sa direktoryo sa edasynthesis.
module lpm_add_sub ( resulta, cout, overflow, add_sub, cin, dataa, datab, orasan, clken, aclr ); parameter lpm_type = "lpm_add_sub"; parameter lpm_width = 1; parameter lpm_direction = "WALA GAMITON"; parameter lpm_representation = “GIPIRMAHAN”; parameter lpm_pipeline = 0; parameter lpm_hint = "WALA GAMITON"; input [lpm_width-1:0] dataa, datab; input add_sub, cin; input nga orasan; input clken; input aclr; output [lpm_width-1:0] resulta; output cout, pag-awas; endmodule
5.3. Deklarasyon sa Component sa VHDL
Ang deklarasyon sa component sa VHDL nahimutang sa VHDL Design File (.vhd) LPM_PACK.vhd sa libraryavhdllpm nga direktoryo.
component LPM_ADD_SUB generic (LPM_WIDTH : natural;
LPM_DIRECTION : string := “WALA GAMITON”; LPM_REPRESENTATION: string := “SIGNED”; LPM_PIPELINE : natural := 0; LPM_TYPE : string := L_ADD_SUB; LPM_HINT : string := “WALA GAMITON”); pantalan (DATAA: sa std_logic_vector(LPM_WIDTH-1 hangtod sa 0); DATAB: sa std_logic_vector(LPM_WIDTH-1 hangtod sa 0); ACLR: sa std_logic:= '0'; CLOCK: sa std_logic:= '0'; CLKEN: sa std_logic := '1'; CIN : sa std_logic := 'Z'; ADD_SUB : sa std_logic := '1'; RESULTA : gikan sa std_logic_vector(LPM_WIDTH-1 ngadto sa 0); COUT: out std_logic; OVERFLOW: out std_logic); katapusan nga sangkap;
5.4. VHDL LIBRARY_USE Deklarasyon
Ang deklarasyon sa VHDL LIBRARY-USE dili kinahanglan kung imong gamiton ang VHDL Component Declaration.
LIBRARY lpm; GAMITON ang lpm.lpm_components.all;
5.5. Mga pantalan
Ang mosunod nga mga lamesa naglista sa input ug output ports alang sa LPM_ADD_SUB IP core.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 23

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | 2020.10.05

Talaan 15. LPM_ADD_SUB IP Core Input Ports

Ngalan sa Port

Gikinahanglan

Deskripsyon

cin

Dili

Pagdala-sa ngadto sa ubos nga order bit. Alang sa mga operasyon sa pagdugang, ang default nga kantidad mao ang 0. Alang sa

mga operasyon sa pagbuhin, ang default nga kantidad mao ang 1.

datosa []

Pag-input sa datos. Ang gidak-on sa input port nagdepende sa LPM_WIDTH parameter value.

datab []

Pag-input sa datos. Ang gidak-on sa input port nagdepende sa LPM_WIDTH parameter value.

add_sub

Dili

Opsyonal nga input port aron mahimo ang dinamikong pagbalhin tali sa adder ug subtractor

mga gimbuhaton. Kung gigamit ang parameter nga LPM_DIRECTION, dili magamit ang add_sub. Kung

giwala, ang default nga bili mao ang ADD. Girekomenda sa Intel nga imong gamiton ang

LPM_DIRECTION parametro aron ipiho ang operasyon sa LPM_ADD_SUB function,

kay sa paghatag ug usa ka makanunayon sa add_sub port.

orasan

Dili

Input alang sa pipeline nga paggamit. Ang port sa orasan naghatag sa input sa orasan alang sa usa ka pipelined

operasyon. Alang sa LPM_PIPELINE nga mga kantidad gawas sa 0 (default), ang port sa orasan kinahanglan

gipaandar.

clken

Dili

Ang orasan makahimo alang sa pipeline nga paggamit. Kung ang clken port gipahayag nga taas, ang adder/

Ang operasyon sa subtractor mahitabo. Kung ubos ang signal, walay operasyon nga mahitabo. Kung

nawala, ang default nga kantidad mao ang 1.

aclr

Dili

Asynchronous nga tin-aw alang sa pipelined nga paggamit. Ang pipeline nagsugod sa usa ka dili matino (X)

lebel sa lohika. Ang aclr port mahimong magamit sa bisan unsang oras aron ma-reset ang pipeline sa tanan nga 0s,

asynchronously sa signal sa orasan.

Talaan 16. LPM_ADD_SUB IP Core Output Ports

Ngalan sa Port

Gikinahanglan

Deskripsyon

resulta []

Output sa datos. Ang gidak-on sa output port nagdepende sa LPM_WIDTH parameter

bili.

cout

Dili

Pagdala (borrow-in) sa labing mahinungdanong bit (MSB). Ang cout port adunay pisikal

interpretasyon isip pagdala-gawas (borrow-in) sa MSB. Ang cout port nakamatikod

nag-awas sa UNSIGNED nga mga operasyon. Ang cout port naglihok sa samang paagi alang sa

GIPIRMAHAN ug UNSIGNED nga mga operasyon.

nag-awas

Dili

Opsyonal nga overflow exception nga output. Ang overflow port adunay pisikal nga interpretasyon ingon

ang XOR sa pagdala sa MSB uban sa pagdala sa MSB. Ang overflow nga pantalan

nagpahayag kung ang mga resulta molapas sa magamit nga katukma, ug gigamit lamang kung ang

LPM_REPRESENTATION parameter value kay GIPIRMAHAN.

5.6. Mga Parameter

Ang mosunod nga talaan naglista sa LPM_ADD_SUB IP core parameters.

Talaan 17. LPM_ADD_SUB IP Core Parameters

Parameter Ngalan LPM_WIDTH

Type Integer

Gikinahanglan Oo

Deskripsyon
Gipiho ang gilapdon sa dataa[], datab[], ug resulta[] nga mga pantalan.

LPM_DIRECTION

String

Dili

Ang mga kantidad mao ang ADD, SUB, ug UNUSED. Kung wala iapil, ang default nga kantidad mao ang DEFAULT, nga nagmando sa parameter aron makuha ang kantidad niini gikan sa add_sub port. Ang add_sub port dili magamit kung LPM_DIRECTION ang gigamit. Girekomenda sa Intel nga imong gamiton ang parameter nga LPM_DIRECTION aron mahibal-an ang operasyon sa function sa LPM_ADD_SUB, imbes nga magbutang usa ka kanunay sa add_sub port.
nagpadayon…

Intel FPGA Integer Arithmetic IP Cores User Guide 24

Ipadala ang Feedback

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | 2020.10.05

Parameter Ngalan LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Type String Integer String String String Integer
String

Kinahanglan Dili Dili Dili Dili Dili Dili Dili
Dili

Deskripsyon
Gipiho ang matang sa pagdugang nga gihimo. Ang mga bili gipirmahan ug UNSIGNED. Kung wala iapil, ang default nga kantidad kay GIPIRMAHAN. Kung kini nga parameter gibutang sa SIGNED, ang adder / subtractor naghubad sa data input ingon gipirmahan nga duha nga komplemento.
Gipiho ang gidaghanon sa latency clock cycles nga may kalabutan sa resulta[] nga output. Ang kantidad nga sero (0) nagpaila nga wala’y latency nga naglungtad, ug nga ang usa ka lunsay nga kombinasyon nga gimbuhaton ang himuon dayon. Kung wala iapil, ang default nga kantidad mao ang 0 (non-pipelined).
Nagtugot kanimo sa pagpiho sa Intel-specific nga mga parameter sa VHDL nga disenyo files (.vhd). Ang default nga bili mao ang UNUSED.
Gipaila ang librarya sa mga parameterized modules (LPM) nga ngalan sa entidad sa disenyo sa VHDL files.
Parametro nga espesipiko sa Intel. Kinahanglan nimong gamiton ang parameter nga LPM_HINT aron itakda ang parameter nga ONE_INPUT_IS_CONSTANT sa disenyo sa VHDL files. Ang mga bili kay OO, DILI, ug WALA GINAGAMIT. Naghatag og mas dako nga pag-optimize kung ang usa ka input kanunay. Kung wala iapil, ang default nga kantidad mao ang NO.
Parametro nga espesipiko sa Intel. Kinahanglan nimong gamiton ang parameter nga LPM_HINT aron matino ang parameter nga MAXIMIZE_SPEED sa disenyo sa VHDL files. Mahimo nimong itakda ang usa ka kantidad tali sa 0 ug 10. Kung gigamit, ang software sa Intel Quartus Prime mosulay sa pag-optimize sa usa ka piho nga pananglitan sa function sa LPM_ADD_SUB alang sa katulin kaysa pagka-routability, ug gi-override ang setting sa Opsyon sa Optimization Technique logic. Kung ang MAXIMIZE_SPEED wala magamit, ang bili sa opsyon sa Optimization Technique gigamit hinuon. Kung ang setting para sa MAXIMIZE_SPEED kay 6 o mas taas pa, ang Compiler mag-optimize sa LPM_ADD_SUB IP core para sa mas taas nga tulin gamit ang carry chain; kung ang setting mao ang 5 o mas ubos, ang Compiler nagpatuman sa disenyo nga walay dala nga mga kadena. Kini nga parametro kinahanglang espesipiko alang sa Cyclone, Stratix, ug Stratix GX nga mga himan lamang kung wala gigamit ang add_sub port.
Kini nga parameter gigamit alang sa pagmodelo ug mga katuyoan sa simulation sa pamatasan. Gikalkula sa editor sa parameter ang kantidad alang niini nga parameter.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 25

683490 | 2020.10.05 Magpadala ug Feedback

6. LPM_COMPARE (Comparator)

Hulagway 5.

Ang LPM_COMPARE IP core nagtandi sa bili sa duha ka set sa data aron matino ang relasyon tali kanila. Sa pinakasimple nga porma niini, mahimo nimong gamiton ang usa ka exclusive-OR nga ganghaan aron mahibal-an kung ang duha ka piraso sa datos managsama.

Ang mosunod nga numero nagpakita sa mga pantalan alang sa LPM_COMPARE IP core.

LPM_COMPARE Mga pantalan

LPM_COMPARE

clken

alb

aeb

datosa []

agb

datab []

edadb

orasan

aneb

aclr

aleb

inst

6.1. Mga bahin
Ang LPM_COMPARE IP core nagtanyag sa mosunod nga mga bahin: · Naghimo ug comparator function aron itandi ang duha ka set sa data · Gisuportahan ang gilapdon sa datos nga 1 bits · Gisuportahan ang format sa representasyon sa datos sama sa gipirmahan ug wala gipirmahan · Naghimo sa mosunod nga mga tipo sa output:
— alb (input A mas gamay kay sa input B) — aeb (input A katumbas sa input B) — agb (input A mas dako kay sa input B) — ageb (input A mas dako o katumbas sa input B) — aneb ( ang input A dili katumbas sa input B) — aleb (ang input A mas ubos o katumbas sa input B) · Nagsuporta sa opsyonal nga asynchronous nga tin-aw ug ang orasan makapahimo sa mga input port · Gi-assign ang datab [] input ngadto sa usa ka makanunayon · Nagsuporta sa pipelining nga adunay ma-configure nga output latency

ISO 9001:2015 Rehistrado

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05
6.2. Verilog HDL Prototype
Ang mosunod nga Verilog HDL prototype nahimutang sa Verilog Design File (.v) lpm.v sa direktoryo sa edasynthesis.
module lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, orasan, clken, aclr ); parameter lpm_type = "lpm_compare"; parameter lpm_width = 1; parameter lpm_representation = "UNSIGNED"; parameter lpm_pipeline = 0; parameter lpm_hint = "WALA GAMITON"; input [lpm_width-1:0] dataa, datab; input nga orasan; input clken; input aclr; output alb, aeb, agb, aleb, aneb, edadb; endmodule
6.3. Deklarasyon sa Component sa VHDL
Ang deklarasyon sa component sa VHDL nahimutang sa VHDL Design File (.vhd) LPM_PACK.vhd sa libraryavhdllpm nga direktoryo.
component LPM_COMPARE generic (LPM_WIDTH : natural;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : natural := 0; LPM_TYPE: string := L_COMPARE; LPM_HINT : string := “WALA GAMITON”); pantalan (DATAA: sa std_logic_vector(LPM_WIDTH-1 hangtod sa 0); DATAB: sa std_logic_vector(LPM_WIDTH-1 hangtod sa 0); ACLR: sa std_logic:= '0'; CLOCK: sa std_logic:= '0'; CLKEN: sa std_logic := '1'; AGB: out std_logic; AGEB: out std_logic; AEB: out std_logic; ANEB: out std_logic; ALB: out std_logic; ALEB: out std_logic); katapusan nga sangkap;
6.4. VHDL LIBRARY_USE Deklarasyon
Ang deklarasyon sa VHDL LIBRARY-USE dili kinahanglan kung imong gamiton ang VHDL Component Declaration.
LIBRARY lpm; GAMITON ang lpm.lpm_components.all;
6.5. Mga pantalan
Ang mosunod nga mga lamesa naglista sa input ug output ports alang sa LMP_COMPARE IP core.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 27

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05

Talaan 18. LPM_COMPARE IP core Input Ports

Ngalan sa Port

Gikinahanglan

Deskripsyon

datosa []

Pag-input sa datos. Ang gidak-on sa input port nagdepende sa LPM_WIDTH parameter value.

datab []

Pag-input sa datos. Ang gidak-on sa input port nagdepende sa LPM_WIDTH parameter value.

orasan

Dili

Ang input sa orasan alang sa paggamit sa pipelined. Ang port sa orasan naghatag sa input sa orasan alang sa usa ka pipelined

operasyon. Alang sa LPM_PIPELINE nga mga kantidad gawas sa 0 (default), ang port sa orasan kinahanglan

gipaandar.

clken

Dili

Ang orasan makahimo alang sa pipeline nga paggamit. Kung ang clken port gipahayag nga taas, ang

Ang operasyon sa pagtandi mahitabo. Kung ubos ang signal, walay operasyon nga mahitabo. Kung

nawala, ang default nga kantidad mao ang 1.

aclr

Dili

Asynchronous nga tin-aw alang sa pipelined nga paggamit. Ang pipeline nagsugod sa usa ka dili matino (X) nga lohika

lebel. Ang aclr port mahimong magamit sa bisan unsang oras aron ma-reset ang pipeline sa tanan nga 0s,

asynchronously sa signal sa orasan.

Talaan 19. LPM_COMPARE IP core Output Ports

Ngalan sa Port

Gikinahanglan

Deskripsyon

alb

Dili

Output port alang sa comparator. Gipamatud-an kung ang input A mas gamay kaysa sa input B.

aeb

Dili

Output port alang sa comparator. Gipamatud-an kung ang input A parehas sa input B.

agb

Dili

Output port alang sa comparator. Gipamatud-an kung ang input A mas dako kaysa input B.

edadb

Dili

Output port alang sa comparator. Gipamatud-an kung ang input A mas dako o parehas sa input

aneb

Dili

Output port alang sa comparator. Gipamatud-an kung ang input A dili katumbas sa input B.

aleb

Dili

Output port alang sa comparator. Gipamatud-an kung ang input A mas gamay o parehas sa input B.

6.6. Mga Parameter

Ang mosunod nga talaan naglista sa mga parametro alang sa LPM_COMPARE IP core.

Talaan 20. LPM_COMPARE IP core Parameter

Ngalan sa Parameter

Type

Gikinahanglan

LPM_WIDTH

Integer Oo

LPM_REPRESENTATION

String

Dili

LPM_PIPELINE

Integer No

LPM_HINT

String

Dili

Deskripsyon
Gipiho ang gilapdon sa dataa [] ug datab [] nga mga pantalan.
Gipiho ang matang sa pagtandi nga gihimo. Ang mga bili gipirmahan ug UNSIGNED. Kung wala iapil, ang default nga kantidad UNSIGNED. Sa diha nga kini nga parameter nga bili gibutang sa SIGNED, ang comparator naghubad sa data input ingon nga gipirmahan sa duha ka komplemento.
Gipiho ang gidaghanon sa mga siklo sa orasan sa latency nga nalangkit sa alb, aeb, agb, ageb, aleb, o aneb nga output. Ang kantidad nga sero (0) nagpaila nga wala’y latency nga naglungtad, ug nga ang usa ka lunsay nga kombinasyon nga gimbuhaton ang himuon dayon. Kung wala iapil, ang default nga kantidad mao ang 0 (nonpipelined).
Nagtugot kanimo sa pagpiho sa Intel-specific nga mga parameter sa VHDL nga disenyo files (.vhd). Ang default nga bili mao ang UNUSED.
nagpadayon…

Intel FPGA Integer Arithmetic IP Cores User Guide 28

Ipadala ang Feedback

6. LPM_COMPARE (Comparator) 683490 | 2020.10.05
Parameter Ngalan LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

I-type ang String String
String

Gikinahanglan No
Dili

Deskripsyon
Gipaila ang librarya sa mga parameterized modules (LPM) nga ngalan sa entidad sa disenyo sa VHDL files.
Kini nga parameter gigamit alang sa pagmodelo ug mga katuyoan sa simulation sa pamatasan. Gikalkula sa editor sa parameter ang kantidad alang niini nga parameter.
Parametro nga espesipiko sa Intel. Kinahanglan nimong gamiton ang parameter nga LPM_HINT aron itakda ang parameter nga ONE_INPUT_IS_CONSTANT sa disenyo sa VHDL files. Ang mga bili kay OO, DILI, o WALA GINAGAMIT. Naghatag og mas dako nga pag-optimize kung ang usa ka input kanunay. Kung wala iapil, ang default nga kantidad mao ang NO.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 29

683490 | 2020.10.05 Magpadala ug Feedback

7. ALTECC (Error Correction Code: Encoder/Decoder) IP Core

Hulagway 6.

Ang Intel naghatag sa ALTECC IP core aron ipatuman ang ECC functionality. Namatikdan sa ECC ang mga dunot nga datos nga mahitabo sa kilid sa tigdawat panahon sa pagpadala sa datos. Kini nga pamaagi sa pagtul-id sa sayup labing haum alang sa mga sitwasyon diin ang mga sayup mahitabo nga sulagma kay sa mga pagbuto.

Ang ECC nakamatikod sa mga sayop pinaagi sa proseso sa data encoding ug decoding. Kay example, sa diha nga ang ECC gipadapat sa usa ka transmission application, ang data nga nabasa gikan sa tinubdan gi-encode sa dili pa ipadala ngadto sa receiver. Ang output (code word) gikan sa encoder naglangkob sa hilaw nga datos nga gidugtong sa gidaghanon sa parity bits. Ang eksaktong gidaghanon sa parity bits nga gidugang nagdepende sa gidaghanon sa mga bits sa input data. Ang namugna nga code nga pulong dayon ipadala ngadto sa destinasyon.

Ang tigdawat makadawat sa code nga pulong ug mag-decode niini. Ang impormasyon nga nakuha sa decoder nagtino kung adunay namatikdan nga sayup. Ang decoder nakamatikod sa single-bit ug double-bit nga mga sayup, apan mahimo ra nga ayohon ang single-bit nga mga sayup sa dunot nga datos. Kini nga matang sa ECC mao ang single error correction double error detection (SECDED).

Mahimo nimong i-configure ang mga function sa encoder ug decoder sa ALTECC IP core. Ang data input sa encoder gi-encode aron makamugna og code nga pulong nga kombinasyon sa data input ug ang namugna nga parity bits. Ang namugna nga code word ipasa ngadto sa decoder module para sa decoding sa dili pa makaabot sa iyang destinasyon block. Ang decoder makamugna ug syndrome vector aron mahibal-an kung adunay bisan unsang sayup sa nadawat nga code nga pulong. Gitul-id lamang sa decoder ang datos kung ang single-bit error gikan sa data bits. Walay signal nga gi-flag kung ang single-bit error gikan sa parity bits. Ang decoder usab adunay mga signal sa bandila aron ipakita ang kahimtang sa datos nga nadawat ug ang aksyon nga gihimo sa decoder, kung naa.

Ang mosunod nga mga numero nagpakita sa mga pantalan alang sa ALTECC IP core.

ALTECC Encoder Ports

ALTECC_ENCODER

datos []

q []

orasan

aclr

inst

ISO 9001:2015 Rehistrado

7. ALTECC (Error Correction Code: Encoder/Decoder) IP Core 683490 | 2020.10.05

Hulagway 7. ALTECC Decoder Ports

ALTECC_DECODER

data[] relo nga orasan

q [] err_detected err_corrected
err_fatal

aclr

inst

7.1. Mga Feature sa ALTECC Encoder

Ang ALTECC encoder IP core nagtanyag sa mosunod nga mga bahin: · Nagbuhat sa data encoding gamit ang Hamming Coding scheme · Nagsuporta sa gilapdon sa datos nga 2 bits · Nagsuporta sa gipirmahan ug wala pirmahan nga format sa representasyon sa datos · Suporta sa pipelining nga adunay output latency sa bisan usa o duha ka clock cycle · Nagsuporta sa opsyonal asynchronous nga tin-aw ug orasan makahimo sa mga pantalan

Ang ALTECC encoder IP core nagkuha ug nag-encode sa datos gamit ang Hamming Coding scheme. Ang Hamming Coding scheme nagkuha sa parity bits ug idugang kini sa orihinal nga datos aron makahimo sa output code nga pulong. Ang gidaghanon sa parity bits nga gidugang nagdepende sa gilapdon sa datos.

Ang mosunod nga talaan naglista sa gidaghanon sa parity bits nga gidugang alang sa lain-laing mga han-ay sa mga gilapdon sa datos. Ang Total Bits column nagrepresentar sa kinatibuk-ang gidaghanon sa input data bits ug gidugang nga parity bits.

Talaan 21.

Gidaghanon sa Parity Bits ug Code Word Sumala sa Data Width

Gilapdon sa datos

Gidaghanon sa Parity Bits

Kinatibuk-ang Bits (Code Word)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Ang parity bit derivation naggamit ug even-parity checking. Ang dugang nga 1 bit (gipakita sa lamesa isip +1) gidugang sa parity bits isip MSB sa code word. Kini nagsiguro nga ang code nga pulong adunay parehas nga numero sa 1. Kay example, kung ang data width kay 4 bits, 4 parity bits ang idugtong sa data aron mahimong code word nga adunay total nga 8 bits. Kung ang 7 ka bit gikan sa LSB sa 8-bit code word adunay odd nga numero sa 1, ang 8th bit (MSB) sa code word kay 1 nga naghimo sa total nga numero sa 1 sa code word nga even.
Ang mosunod nga numero nagpakita sa namugna nga code nga pulong ug ang kahikayan sa parity bits ug data bits sa usa ka 8-bit data input.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 31

7. ALTECC (Error Correction Code: Encoder/Decoder) IP Core 683490 | 2020.10.05

Hulagway 8.

Parity Bits ug Data Bits Arrangement sa usa ka 8-Bit Generated Code Word

MSB

LSB

4 parity bits

4 data bit

Ang ALTECC encoder IP core modawat lamang sa input widths nga 2 ngadto sa 64 bits sa usa ka higayon. Ang mga gilapdon sa input nga 12 bits, 29 bits, ug 64 bits, nga haum kaayo sa Intel nga mga device, makamugna og mga output nga 18 bits, 36 bits, ug 72 bits matag usa. Mahimo nimong kontrolon ang limitasyon sa bitselection sa editor sa parameter.

7.2. Verilog HDL Prototype (ALTECC_ENCODER)
Ang mosunod nga Verilog HDL prototype nahimutang sa Verilog Design File (.v) lpm.v sa direktoryo sa edasynthesis.
module altecc_encoder #( parameter intended_device_family = "wala magamit", parameter lpm_pipeline = 0, parameter width_codeword = 8, parameter width_dataword = 8, parameter lpm_type = "altecc_encoder", parameter lpm_hint = "wala magamit") ( input wire aclr, input wire clock, input wire clock, input wire clock wire nga orasan, input wire [width_dataword-1:0] data, output wire [width_codeword-1:0] q); endmodule

7.3. Verilog HDL Prototype (ALTECC_DECODER)
Ang mosunod nga Verilog HDL prototype nahimutang sa Verilog Design File (.v) lpm.v sa direktoryo sa edasynthesis.
module altecc_decoder #( parameter intended_device_family = "wala gigamit", parameter lpm_pipeline = 0, parameter width_codeword = 8, parameter width_dataword = 8, parameter lpm_type = "altecc_decoder", parameter lpm_hint = "wala magamit") ( input wire aclr, input wire clock, input wire clock, input wire clock wire clocken, input wire [width_codeword-1:0] data, output wire err_corrected, output wire err_detected, outut wire err_fatal, output wire [width_dataword-1:0] q); endmodule

Intel FPGA Integer Arithmetic IP Cores User Guide 32

Ipadala ang Feedback

7. ALTECC (Error Correction Code: Encoder/Decoder) IP Core 683490 | 2020.10.05
7.4. VHDL Component Declaration (ALTECC_ENCODER)
Ang deklarasyon sa component sa VHDL nahimutang sa VHDL Design File (.vhd) altera_mf_components.vhd sa libraryavhdlaltera_mf direktoryo.
component altecc_encoder generic ( intended_device_family: string := “wala magamit”; lpm_pipeline: natural := 0; width_codeword:natural:= 8; width_dataword:natural:= 8; lpm_hint:string:= “WALA GINAGAMIT”; lpm_type:string:= “altecc_encoder ”); pantalan (aclr: sa std_logic: = '0'; orasan: sa std_logic: = '0'; orasan: sa std_logic: = '1'; data: sa std_logic_vector (lapad_dataword-1 hangtod sa 0); q: out std_logic_vector(width_codeword -1 hangtod sa 0)); katapusan nga sangkap;
7.5. VHDL Component Declaration (ALTECC_DECODER)
Ang deklarasyon sa component sa VHDL nahimutang sa VHDL Design File (.vhd) altera_mf_components.vhd sa libraryavhdlaltera_mf direktoryo.
component altecc_decoder generic ( intended_device_family: string := "wala magamit"; lpm_pipeline: natural := 0; width_codeword:natural:= 8; width_dataword:natural:= 8; lpm_hint:string:= "WALA GINAGAMIT"; lpm_type:string:= "altecc_decoder" ”); pantalan (aclr: sa std_logic: = '0'; orasan: sa std_logic: = '0'; orasan: sa std_logic: = '1'; data: sa std_logic_vector (lapad_codeword-1 hangtod sa 0); err_corrected: out std_logic; err_detected : out std_logic; q: out std_logic_vector(width_dataword-1 ngadto sa 0); syn_e : out std_logic); katapusan nga sangkap;
7.6. VHDL LIBRARY_USE Deklarasyon
Ang deklarasyon sa VHDL LIBRARY-USE dili kinahanglan kung imong gamiton ang VHDL Component Declaration.
LIBRARY altera_mf; GAMITON ang altera_mf.altera_mf_components.all;
7.7. Mga pantalan sa Encoder
Ang mosunod nga mga lamesa naglista sa input ug output ports alang sa ALTECC encoder IP core.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 33

7. ALTECC (Error Correction Code: Encoder/Decoder) IP Core 683490 | 2020.10.05

Talaan 22. ALTECC Encoder Input Ports

Ngalan sa Port

Gikinahanglan

Deskripsyon

datos []

Data input port. Ang gidak-on sa input port nagdepende sa WIDTH_DATAWORD

bili sa parameter. Ang data[] port naglangkob sa hilaw nga datos nga i-encode.

orasan

Ang input port sa orasan nga naghatag sa signal sa orasan aron i-synchronize ang operasyon sa pag-encode.

Ang pantalan sa orasan gikinahanglan kung ang LPM_PIPELINE nga kantidad mas dako pa sa 0.

orasan

Dili

I-enable ang orasan. Kung wala iapil, ang default nga kantidad mao ang 1.

aclr

Dili

Asynchronous nga tin-aw nga input. Ang aktibo nga high aclr signal mahimong magamit bisan unsang orasa

asynchronously paghawan sa mga rehistro.

Talaan 23. ALTECC Encoder Output Ports

Ngalan sa Port q[]

Gikinahanglan Oo

Deskripsyon
Gi-encode nga data output port. Ang gidak-on sa output port nagdepende sa WIDTH_CODEWORD parameter value.

7.8. Mga pantalan sa decoder

Ang mosunod nga mga lamesa naglista sa input ug output ports alang sa ALTECC decoder IP core.

Talaan 24. ALTECC Decoder Input Ports

Ngalan sa Port

Gikinahanglan

Deskripsyon

datos []

Data input port. Ang gidak-on sa input port nagdepende sa WIDTH_CODEWORD parameter value.

orasan

Ang input port sa orasan nga naghatag sa signal sa orasan aron i-synchronize ang operasyon sa pag-encode. Ang pantalan sa orasan gikinahanglan kung ang LPM_PIPELINE nga kantidad mas dako pa sa 0.

orasan

Dili

I-enable ang orasan. Kung wala iapil, ang default nga kantidad mao ang 1.

aclr

Dili

Asynchronous nga tin-aw nga input. Ang aktibo nga taas nga signal sa aclr mahimong magamit bisan unsang oras aron ma-asynchronously nga malimpyohan ang mga rehistro.

Talaan 25. ALTECC Decoder Output Ports

Ngalan sa Port q[]

Gikinahanglan Oo

Deskripsyon
Decoded data output port. Ang gidak-on sa output port nagdepende sa WIDTH_DATAWORD parameter value.

err_detected Oo

I-flag ang signal aron ipakita ang kahimtang sa datos nga nadawat ug ipiho ang bisan unsang sayup nga nakit-an.

err_correcte Oo d

I-flag ang signal aron ipakita ang kahimtang sa datos nga nadawat. Nagpaila sa usa ka gamay nga sayup nga nakit-an ug gitul-id. Mahimo nimong gamiton ang datos tungod kay kini natul-id na.

err_fatal

I-flag ang signal aron ipakita ang kahimtang sa datos nga nadawat. Nagpasabot sa double-bit nga sayop nga nakit-an, apan wala gitul-id. Kinahanglan nga dili nimo gamiton ang datos kung kini nga signal gipahayag.

syn_e

Dili

Usa ka signal sa output nga motaas kung adunay usa ka gamay nga sayup nga makit-an sa parity

mga tipik.

7.9. Mga Parameter sa Encoder
Ang mosunod nga talaan naglista sa mga parametro alang sa ALTECC encoder IP core.

Intel FPGA Integer Arithmetic IP Cores User Guide 34

Ipadala ang Feedback

7. ALTECC (Error Correction Code: Encoder/Decoder) IP Core 683490 | 2020.10.05

Talaan 26. ALTECC Encoder Parameter

Ngalan sa Parameter

Type

Gikinahanglan

Deskripsyon

WIDTH_DATAWORD

Integer Oo

Gipiho ang gilapdon sa hilaw nga datos. Ang mga kantidad gikan sa 2 hangtod 64. Kung wala iapil, ang default nga kantidad mao ang 8.

WIDTH_CODEWORD

Integer Oo

Gipiho ang gilapdon sa katugbang nga code nga pulong. Ang balido nga mga kantidad gikan sa 6 hangtod 72, wala’y labot ang 9, 17, 33, ug 65. Kung wala iapil, ang default nga kantidad mao ang 13.

LPM_PIPELINE

Integer No

Gipiho ang pipeline alang sa sirkito. Ang mga kantidad gikan sa 0 hangtod 2. Kung ang kantidad 0, ang mga pantalan dili narehistro. Kung ang kantidad 1, ang mga output port narehistro. Kung ang kantidad mao ang 2, ang input ug output port narehistro. Kung wala iapil, ang default nga kantidad mao ang 0.

7.10. Mga Parameter sa Decoder

Ang mosunod nga talaan naglista sa ALTECC decoder IP core parameters.

Talaan 27. ALTECC Decoder Parameters

Parameter Ngalan WIDTH_DATAWORD

Type Integer

Gikinahanglan

Deskripsyon

Gipiho ang gilapdon sa hilaw nga datos. Ang mga kantidad mao ang 2 hangtod 64. Ang

Ang default nga kantidad mao ang 8.

WIDTH_CODEWORD

Integer

Gipiho ang gilapdon sa katugbang nga code nga pulong. Ang mga bili kay 6

ngadto sa 72, walay labot ang 9, 17, 33, ug 65. Kon wala iapil, ang default nga bili

maoy 13.

LPM_PIPELINE

Integer

Dili

Gipiho ang rehistro sa sirkito. Ang mga kantidad gikan sa 0 hangtod 2. Kung ang

ang bili mao ang 0, walay rehistro nga gipatuman. Kung ang kantidad 1, ang

narehistro ang output. Kung ang bili 2, ang input ug ang

narehistro ang output. Kung ang kantidad labaw pa sa 2, dugang

Ang mga rehistro gipatuman sa output alang sa dugang

mga latency. Kung wala iapil, ang default nga kantidad mao ang 0.

Paghimo ug 'syn_e' port

Integer

Dili

I-on kini nga parameter aron makahimo og syn_e port.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 35

683490 | 2020.10.05 Magpadala ug Feedback

8. Intel FPGA Multiply Adder IP Core

Hulagway 9.

Ang Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10, ug Intel Cyclone 10 GX device) o ALTERA_MULT_ADD (Arria V, Stratix V, ug Cyclone V device) IP core nagtugot kanimo sa pagpatuman sa multiplier-adder.

Ang mosunod nga numero nagpakita sa mga pantalan alang sa Intel FPGA Multiply Adder o ALTERA_MULT_ADD IP core.

Intel FPGA Multiply Adder o ALTERA_MULT_ADD Ports

Intel FPGA Multiply Adder o ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta [] resulta []

aclr0 aclr1

inst
Ang usa ka multiplier-adder modawat sa mga pares sa mga input, magdungan sa pagpadaghan sa mga kantidad ug dayon modugang o mokuha sa mga produkto sa tanan nga uban nga mga pares.
Kung ang tanan nga gilapdon sa input data kay 9-bits ang gilapdon o mas gamay, ang function naggamit sa 9 x 9 bit input multiplier configuration sa DSP block para sa mga device nga nagsuporta sa 9 x 9 configuration. Kung dili, ang DSP block naggamit sa 18 × 18-bit input multipliers aron maproseso ang datos nga adunay gilapdon tali sa 10 bits ug 18 bits. Kung daghang Intel FPGA Multiply Adder o ALTERA_MULT_ADD IP cores mahitabo sa usa ka disenyo, ang mga gimbuhaton ipang-apod-apod sa

ISO 9001:2015 Rehistrado

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
daghang lain-laing mga bloke sa DSP kutob sa mahimo aron ang pagruta niini nga mga bloke mas flexible. Diyutay nga mga multiplier kada bloke sa DSP nagtugot sa dugang nga mga pagpili sa pagruta ngadto sa block pinaagi sa pagmenos sa mga agianan ngadto sa uban nga device.
Ang mga rehistro ug dugang nga mga rehistro sa pipeline alang sa mosunod nga mga signal gibutang usab sulod sa DSP block: · Data input · Gipirmahan o wala gipirmahan pilia · Idugang o ibawas pagpili · Mga produkto sa multiplier
Sa kaso sa resulta sa output, ang unang rehistro gibutang sa DSP block. Bisan pa, ang dugang nga mga rehistro sa latency gibutang sa mga elemento sa lohika sa gawas sa block. Ang peripheral sa DSP block, lakip ang data inputs sa multiplier, control signal inputs, ug outputs sa adder, mogamit ug regular nga routing aron makigkomunikar sa uban nga device. Ang tanan nga koneksyon sa function naggamit sa gipahinungod nga ruta sa sulod sa DSP block. Kini nga gipahinungod nga ruta naglakip sa mga kadena sa rehistro sa pagbalhin kung imong pilion ang kapilian sa pagbalhin sa narehistro nga data sa input sa multiplier gikan sa usa ka multiplier ngadto sa usa ka kasikbit nga multiplier.
Para sa dugang nga impormasyon bahin sa DSP blocks sa bisan asa sa Stratix V, ug Arria V device series, tan-awa ang DSP Blocks nga kapitulo sa tagsa-tagsa nga handbook sa Literature and Technical Documentation page.
May Kalabutan nga Impormasyon AN 306: Pag-implementar sa mga Multiplier sa FPGA Devices
Naghatag ug dugang impormasyon bahin sa pagpatuman sa mga multiplier gamit ang DSP ug memory block sa Intel FPGA nga mga himan.
8.1. Mga bahin
Ang Intel FPGA Multiply Adder o ALTERA_MULT_ADD IP core nagtanyag sa mosunod nga mga feature: · Naghimo og multiplier aron mahimo ang multiplication operations sa duha ka complex
mga numero Matikdi: Sa diha nga ang pagtukod sa mga multiplier nga mas dako pa kay sa lumad nga gisuportahan nga gidak-on mahimo nga/
mahimong epekto sa pasundayag nga resulta sa pag-cascade sa mga bloke sa DSP. · Nagsuporta sa mga gilapdon sa datos sa 1 256 bits · Nagsuporta sa gipirmahan ug wala pirma nga representasyon nga format sa datos · Nagsuporta sa pipelining nga adunay ma-configure nga input latency · Naghatag usa ka kapilian nga dinamikong pagbalhin tali sa gipirmahan ug wala’y pirma nga suporta sa datos · Naghatag usa ka kapilian nga dinamikong pagbalhin taliwala sa pagdugang ug pagminus nga operasyon · Nagsuporta opsyonal nga asynchronous ug synchronous nga klaro ug orasan makapahimo sa mga input port · Nagsuporta sa systolic delay register mode · Nagsuporta sa pre-adder nga adunay 8 pre-load coefficients kada multiplier · Nagsuporta sa pre-load nga makanunayon aron makadugang sa accumulator feedback

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Pre-adder
Uban sa pre-adder, ang mga pagdugang o pagkubkob gihimo sa wala pa ang pagpakaon sa multiplier.
Adunay lima ka pre-adder mode: · Simple mode · Coefficient mode · Input mode · Square mode · Constant mode

Mubo nga sulat:

Kung gigamit ang pre-adder (pre-adder coefficient/input/square mode), ang tanang data input sa multiplier kinahanglang adunay parehas nga setting sa orasan.

8.1.1.1. Pre-adder Simple Mode

Niini nga mode, ang duha ka operand naggikan sa mga input port ug ang pre-adder wala gigamit o gi-bypass. Kini ang default mode.

Figure 10. Pre-adder Simple Mode
a0 b0

daghan0

resulta

8.1.1.2. Pre-adder Coefficient Mode
Niini nga mode, ang usa ka multiplier operand nagagikan sa pre-adder, ug ang laing operand nagagikan sa internal coefficient storage. Gitugotan sa coefficient storage ang hangtod sa 8 preset constants. Ang coefficient selection signal kay coefsel[0..3].
Kini nga mode gipahayag sa mosunod nga equation.

Ang mosunod nagpakita sa pre-adder coefficient mode sa usa ka multiplier.

Figure 11. Pre-adder Coefficient Mode

Preadder

daghan0

+/-

resulta

coefsel0 coef

Intel FPGA Integer Arithmetic IP Cores User Guide 38

Ipadala ang Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Pre-adder Input Mode Niini nga mode, ang usa ka multiplier operand nagagikan sa pre-adder, ug ang laing operand nagagikan sa datac[] input port. Kini nga mode gipahayag sa mosunod nga equation.

Ang mosunod nagpakita sa pre-adder input mode sa usa ka multiplier.

Figure 12. Pre-adder Input Mode
a0 b0

daghan0

+/-

resulta

8.1.1.4. Pre-adder Square Mode Kini nga mode gipahayag sa mosunod nga equation.

Ang mosunod nagpakita sa pre-adder square mode sa duha ka multiplier.

Figure 13. Pre-adder Square Mode
a0 b0

daghan0

+/-

resulta

8.1.1.5. Pre-adder Constant Mode
Niini nga mode, ang usa ka multiplier operand nagagikan sa input port, ug ang laing operand nagagikan sa internal coefficient storage. Gitugotan sa coefficient storage ang hangtod sa 8 preset constants. Ang coefficient selection signal kay coefsel[0..3].
Kini nga mode gipahayag sa mosunod nga equation.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Ang mosunod nga numero nagpakita sa pre-adder kanunay nga paagi sa usa ka multiplier.

Figure 14. Pre-adder Constant Mode
a0

daghan0

resulta

coefsel0
coef
8.1.2. Systolic Delay Register
Sa usa ka systolic nga arkitektura, ang input data gipakaon sa usa ka kaskad sa mga rehistro nga naglihok isip usa ka data buffer. Ang matag rehistro naghatag ug input sample sa usa ka multiplier diin kini gipadaghan sa tagsa-tagsa nga coefficient. Ang chain adder nagtipig sa anam-anam nga hiniusa nga mga resulta gikan sa multiplier ug ang narehistro kaniadto nga resulta gikan sa chainin[] input port aron maporma ang katapusang resulta. Ang matag multiply-add nga elemento kinahanglan nga malangan sa usa ka siklo aron ang mga resulta mag-synchronize sa tukma kung idugang. Ang matag sunodsunod nga paglangan gigamit aron matubag ang coefficient memory ug ang data buffer sa ilang tagsa-tagsa nga multiply-add nga mga elemento. Kay example, usa ka paglangan alang sa ikaduha nga multiply add nga elemento, duha ka paglangan alang sa ikatulo nga multiply-add nga elemento, ug uban pa.
Figure 15. Systolic Registers
Mga rehistro sa systolic

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 y(t)

Ang x(t) nagrepresentar sa mga resulta gikan sa padayon nga stream sa input samples ug y(t)
nagrepresentar sa summasyon sa usa ka set sa input samples, ug sa paglabay sa panahon, gipadaghan sa ilang
tagsa-tagsa nga coefficients. Ang mga resulta sa input ug output modagayday gikan sa wala ngadto sa tuo. Ang c(0) ngadto sa c(N-1) nagpasabot sa coefficients. Ang systolic delay nga mga rehistro gipunting sa S-1, samtang ang 1 nagrepresentar sa usa ka paglangan sa orasan. Ang mga rehistro sa paglangan sa systolic gidugang sa
ang mga input ug output para sa pipelining sa paagi nga masiguro ang mga resulta gikan sa
multiplier operand ug ang mga natipon nga sums magpabilin nga magkadungan. Kini nga elemento sa pagproseso
gikopya aron maporma ang usa ka sirkito nga nagkuwenta sa function sa pagsala. Kini nga function mao ang
gipahayag sa mosunod nga equation.

Intel FPGA Integer Arithmetic IP Cores User Guide 40

Ipadala ang Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Ang N nagrepresentar sa gidaghanon sa mga cycle sa datos nga nasulod sa accumulator, y(t) nagrepresentar sa output sa oras t, A(t) nagrepresentar sa input sa oras t, ug B(i) ang coefficients. Ang t ug i sa equation katumbas sa usa ka partikular nga instant sa panahon, aron sa pagkuwenta sa output sample y(t) sa oras t, usa ka grupo sa input samples sa N lain-laing mga punto sa panahon, o A(n), A(n-1), A(n-2), … A(n-N+1) gikinahanglan. Ang grupo sa N input sampAng mga les gipadaghan sa N coefficients ug gisumada aron maporma ang kataposang resulta y.
Ang systolic register nga arkitektura magamit lamang alang sa sum-of-2 ug sum-of-4 nga mga mode. Para sa duha ka systolic register architecture modes, ang unang chainin signal kinahanglang ihigot sa 0.
Ang mosunod nga numero nagpakita sa systolic delay register pagpatuman sa 2 multipliers.
Figure 16. Pagpatuman sa Systolic Delay Register sa 2 Multipliers
chainin

daghan0

+/-

daghan1

+/-

resulta
Ang sum sa duha ka multiplier gipahayag sa mosunod nga equation.
Ang mosunod nga numero nagpakita sa systolic delay register pagpatuman sa 4 multipliers.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Figure 17. Pagpatuman sa Systolic Delay Register sa 4 Multipliers
chainin

daghan0

+/-

daghan1

+/-

daghan2

+/-

daghan3

+/-

resulta
Ang sum sa upat ka multiplier gipahayag sa mosunod nga equation. Figure 18. Suma sa 4 Multipliers
Ang mosunod naglista sa advantages of systolic register implementasyon: · Pagpakunhod sa paggamit sa kapanguhaan sa DSP · Makapahimo sa episyente nga pagmapa sa DSP block gamit ang chain adder structure

Intel FPGA Integer Arithmetic IP Cores User Guide 42

Ipadala ang Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Kanunay nga pre-load
Ang pre-load nga kanunay nagkontrol sa accumulator operand ug nagpuno sa accumulator feedback. Ang balido nga LOADCONST_VALUE naglangkob gikan sa 0. Ang kanunay nga bili katumbas sa 64N, diin N = LOADCONST_VALUE. Sa diha nga ang LOADCONST_VALUE gibutang sa 2, ang kanunay nga bili katumbas sa 64. Kini nga function mahimong gamiton isip biased rounding.
Ang mosunod nga numero nagpakita sa pre-load kanunay nga pagpatuman.
Figure 19. Pre-load Constant

Feedback sa accumulator

makanunayon

daghan0

+/-

daghan1

+/b1

resulta

accum_sload sload_accum

Tan-awa ang mosunod nga mga IP core para sa ubang mga pagpatuman sa multiplier: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Doble nga Accumulator
Ang double accumulator feature nagdugang og dugang nga rehistro sa accumulator feedback path. Ang double accumulator register nagsunod sa output register, nga naglakip sa orasan, clock enable, ug aclr. Ang dugang nga rehistro sa accumulator nagbalik sa resulta nga adunay usa ka siklo nga paglangan. Kini nga bahin makapahimo kanimo nga adunay duha ka mga channel sa accumulator nga adunay parehas nga ihap sa kapanguhaan.
Ang mosunod nga numero nagpakita sa double accumulator nga pagpatuman.

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Figure 20. Doble nga Accumulator

Double Accu mulator Register

Accu mulator feedba ck

daghan0

+/-

daghan1

+/b1

Resulta sa Output Output Register

8.2. Verilog HDL Prototype
Makita nimo ang Intel FPGA Multiply Adder o ALTERA_MULT_ADD Verilog HDL prototype file (altera_mult_add_rtl.v) sa direktoryo sa libraryamegafunctions.
8.3. Deklarasyon sa Component sa VHDL
Ang deklarasyon sa VHDL component nahimutang sa altera_lnsim_components.vhd sa librariesvhdl altera_lnsim nga direktoryo.
8.4. VHDL LIBRARY_USE Deklarasyon
Ang deklarasyon sa VHDL LIBRARY-USE dili kinahanglan kung imong gamiton ang VHDL Component Declaration.
LIBRARY altera_mf; GAMITON ang altera_mf.altera_mf_components.all;

8.5. Mga signal

Ang mosunod nga mga lamesa naglista sa input ug output signal sa Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD IP core.

Talaan 28. Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD Input Signals

Signal

Gikinahanglan

Deskripsyon

dataa_0[]/dataa_1[]/

dataa_2[]/dataa_3[]

Data input sa multiplier. Input port [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] ang gilapdon
nagpadayon…

Intel FPGA Integer Arithmetic IP Cores User Guide 44

Ipadala ang Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signal datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] orasan[1:0] aclr[1:0] sclr[1:0] ena [1:0] timaan
timaanb
scanina[] accum_sload

Gikinahanglan Oo Dili
Dili Dili Dili Dili Dili
Dili
Dili Dili

Deskripsyon
Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga mga signal. Kung gihatagan nimo ang X nga kantidad sa kini nga mga signal, ang kantidad sa X gipakaylap sa mga signal sa output.
Data input sa multiplier. Input signal [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] gilapdon Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga mga signal. Kung naghatag ka ug X nga kantidad sa kini nga mga signal, ang X nga kantidad gipakaylap sa mga signal sa output.
Data input sa multiplier. Input signal [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] gilapdon Pilia ang INPUT para Pilia ang preadder mode parameter aron mahimo kining mga signal. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga mga signal. Kung naghatag ka ug X nga kantidad sa kini nga mga signal, ang X nga kantidad gipakaylap sa mga signal sa output.
Ang input port sa orasan sa katugbang nga rehistro. Kini nga signal mahimong gamiton sa bisan unsang rehistro sa IP core. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga mga signal. Kung naghatag ka ug X nga kantidad sa kini nga mga signal, ang X nga kantidad gipakaylap sa mga signal sa output.
Asynchronous nga tin-aw nga input sa katugbang nga rehistro. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga mga signal. Kung naghatag ka ug X nga kantidad sa kini nga mga signal, ang X nga kantidad gipakaylap sa mga signal sa output.
Synchronous nga tin-aw nga input sa katugbang nga rehistro. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value X niini nga mga signal. Kung naghatag ka ug X nga kantidad sa kini nga mga signal, ang X nga kantidad gipakaylap sa mga signal sa output
I-enable ang signal input sa katugbang nga rehistro. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga mga signal. Kung naghatag ka ug X nga kantidad sa kini nga mga signal, ang X nga kantidad gipakaylap sa mga signal sa output.
Gipiho ang numerical nga representasyon sa multiplier input A. Kung ang signal signal taas, ang multiplier magtratar sa multiplier input A signal isip usa ka pinirmahan nga numero. Kung ang signal sa signal gamay, ang multiplier magtratar sa multiplier input A nga signal isip usa ka unsigned nga numero. Pilia ang VARIABLE para sa Unsa ang representasyon nga pormat para sa Multipliers A inputs parameter aron mahimo kini nga signal. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga signal. Kung naghatag ka ug X nga kantidad sa kini nga input, ang kantidad nga X gipakaylap sa mga signal sa output.
Gipiho ang numerical nga representasyon sa multiplier input B signal. Kung ang signal sa signb taas, ang multiplier magtratar sa multiplier input B signal isip usa ka gipirmahan nga duha nga complement number. Kung ubos ang signal sa signb, ang multiplier magtratar sa multiplier input B signal isip unsigned nga numero. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga signal. Kung naghatag ka ug X nga kantidad sa kini nga input, ang kantidad nga X gipakaylap sa mga signal sa output.
Input para sa scan chain A. Input signal [WIDTH_A – 1, … 0] gilapdon. Kung ang INPUT_SOURCE_A parameter adunay bili sa SCANA, gikinahanglan ang scanina[] signal.
Dynamically nagtino kung ang accumulator nga kantidad kanunay. Kung ang accum_sload signal gamay, nan ang multiplier nga output gikarga sa accumulator. Ayaw gamita ang accum_sload ug sload_accum nga dungan.
nagpadayon…

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signal sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Gikinahanglan No
Dili Dili
Dili
Dili Dili Dili Dili

Deskripsyon
Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga signal. Kung naghatag ka ug X nga kantidad sa kini nga input, ang kantidad nga X gipakaylap sa mga signal sa output.
Dynamically nagtino kung ang accumulator nga kantidad kanunay. Kung ang sload_accum signal taas, nan ang multiplier nga output gikarga sa accumulator. Ayaw gamita ang accum_sload ug sload_accum nga dungan. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga signal. Kung naghatag ka ug X nga kantidad sa kini nga input, ang kantidad nga X gipakaylap sa mga signal sa output.
Adder resulta input bus gikan sa nag-unang stage. Input signal [WIDTH_CHAININ – 1, … 0] gilapdon.
Buhata ang pagdugang o pagkunhod sa mga output gikan sa unang parisan sa mga multiplier. Input 1 sa addnsub1 signal aron idugang ang mga output gikan sa unang parisan sa multiplier. I-input ang 0 ngadto sa addnsub1 nga signal aron ibawas ang mga output gikan sa unang parisan sa multiplier. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga signal. Kung naghatag ka ug X nga kantidad sa kini nga input, ang kantidad nga X gipakaylap sa mga signal sa output.
Buhata ang pagdugang o pagkunhod sa mga output gikan sa unang parisan sa mga multiplier. Input 1 sa addnsub3 signal aron idugang ang mga output gikan sa ikaduhang parisan sa multiplier. I-input ang 0 ngadto sa addnsub3 nga signal aron ibawas ang mga output gikan sa unang parisan sa multiplier. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga signal. Kung naghatag ka ug X nga kantidad sa kini nga input, ang kantidad nga X gipakaylap sa mga signal sa output.
Coefficient input signal[0:3] ngadto sa unang multiplier. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga signal. Kung naghatag ka ug X nga kantidad sa kini nga input, ang kantidad nga X gipakaylap sa mga signal sa output.
Coefficient input signal[0:3]ngadto sa ikaduhang multiplier. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga signal. Kung naghatag ka ug X nga kantidad sa kini nga input, ang kantidad nga X gipakaylap sa mga signal sa output.
Coefficient input signal[0:3]ngadto sa ikatulo nga multiplier. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga signal. Kung naghatag ka ug X nga kantidad sa kini nga input, ang kantidad nga X gipakaylap sa mga signal sa output.
Coefficient input signal [0:3] ngadto sa ikaupat nga multiplier. Ang simulation model alang niini nga IP nagsuporta sa wala matino nga input value (X) niini nga signal. Kung naghatag ka ug X nga kantidad sa kini nga input, ang kantidad nga X gipakaylap sa mga signal sa output.

Talaan 29. Multiply Adder Intel FPGA IP Output Signals

Signal

Gikinahanglan

Deskripsyon

resulta []

Multiplier nga output signal. Output signal [WIDTH_RESULT – 1 … 0] gilapdon

Ang modelo sa simulation alang niini nga IP nagsuporta sa wala matino nga kantidad sa output (X). Kung naghatag ka og X nga kantidad isip input, ang X nga kantidad gipakaylap niini nga signal.

scanouta []

Dili

Output sa scan chain A. Output signal [WIDTH_A – 1..0] gilapdon.

Pagpili labaw pa sa 2 alang sa gidaghanon sa mga multiplier ug pilia ang Scan chain input para sa Unsa ang input A sa multiplier nga konektado sa parameter aron mahimo kini nga signal.

Intel FPGA Integer Arithmetic IP Cores User Guide 46

Ipadala ang Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. Mga Parameter

8.6.1. Kinatibuk-ang Tab

Talaan 30. Kinatibuk-ang Tab

Parameter

IP Generated Parameter

Bili

Unsa ang gidaghanon sa mga multiplier?

gidaghanon_sa_m 1 – 4 ka ultipliers

Unsa ka lapad ang A width_a input bus?

1 – 256

Unsa ka lapad ang B width_b input buses?

1 – 256

Unsa ka lapad ang 'resulta' nga output bus?

gilapdon_result

1 – 256

Paghimo usa ka kauban nga orasan nga magamit alang sa matag orasan

gui_associate Sa d_clock_enabl Off e

8.6.2. Dugang nga mga Mode Tab

Talaan 31. Extra Modes Tab

Parameter

IP Generated Parameter

Bili

Pag-configure sa mga Output

Irehistro ang output sa adder unit

gui_output_re On

gister

Off

Unsa ang gigikanan sa input sa orasan?

gui_output_re gister_clock

Orasan0 Orasan1 Orasan2

Unsa ang gigikanan sa asynchronous clear input?

gui_output_re gister_aclr

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

gui_output_re gister_sclr

WALA SCLR0 SCLR1

Operasyon sa Adder

Unsa nga operasyon ang kinahanglan buhaton sa mga output sa unang parisan sa mga multiplier?

gui_multiplier 1_direksyon

ADD, SUB, VARIABLE

Default nga Bili 1
16

Deskripsyon
Gidaghanon sa mga multiplier nga idugang. Ang mga kantidad 1 hangtod 4. Ipiho ang gilapdon sa dataa[] port.

Itakda ang gilapdon sa datab[] port.

Ipiho ang gilapdon sa resulta [] port.

Off

Pilia kini nga kapilian sa paghimo sa orasan nga mahimo

alang sa matag orasan.

Default nga Bili

Deskripsyon

Gawas sa Orasan0
WALA WALA

Pilia kini nga opsyon aron mahimo ang output register sa adder module.
Pilia ang Clock0, Clock1 o Clock2 aron mahimo ug ipiho ang gigikanan sa orasan alang sa mga rehistro sa output. Kinahanglan nimo nga pilion ang Register output sa adder unit aron mahimo kini nga parameter.
Gipiho ang asynchronous nga tin-aw nga tinubdan alang sa adder output register. Kinahanglan nimo nga pilion ang Register output sa adder unit aron mahimo kini nga parameter.
Gipiho ang kadungan nga tin-aw nga gigikanan alang sa rehistro sa output sa adder. Kinahanglan nimo nga pilion ang Register output sa adder unit aron mahimo kini nga parameter.

ADD

Pilia ang dugang o subtraction nga operasyon nga himuon para sa mga output tali sa una ug ikaduhang multiplier.
· Pilia ang ADD aron mahimo ang dugang nga operasyon.
· Pilia ang SUB aron mahimo ang operasyon sa pagkubkob.
· Pilia ang VARIABLE aron magamit ang addnsub1 port para sa dinamikong pagkontrol sa pagdugang/pagkuha.
nagpadayon…

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

IP Generated Parameter

Bili

Irehistro ang 'addnsub1' input

gui_addnsub_ Sa multiplier_reg Off ister1

Unsa ang gigikanan sa input sa orasan?

gui_addnsub_ multiplier_reg ister1_clock

Orasan0 Orasan1 Orasan2

Unsa ang gigikanan sa asynchronous clear input?

gui_addnsub_ multiplier_aclr 1

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

gui_addnsub_ multiplier_sclr 1

WALA SCLR0 SCLR1

Unsa nga operasyon ang kinahanglan buhaton sa mga output sa ikaduhang parisan sa mga multiplier?

gui_multiplier 3_direksyon

ADD, SUB, VARIABLE

Irehistro ang 'addnsub3' input

gui_addnsub_ Sa multiplier_reg Off ister3

Unsa ang gigikanan sa input sa orasan?

gui_addnsub_ multiplier_reg ister3_clock

Orasan0 Orasan1 Orasan2

Default nga Bili
Wala sa Orasan0 WALA WALA ADD
Gawas sa Orasan0

Deskripsyon
Kung gipili ang VARIABLE nga kantidad: · Iduso ang addnsub1 nga signal sa taas alang sa
dugang nga operasyon. · Iduso ang addnsub1 nga signal sa ubos para sa
operasyon sa pagbuhin. Kinahanglan ka nga mopili labaw pa sa duha ka multiplier aron mahimo kini nga parameter.
Pilia kini nga opsyon aron mahimo ang input register para sa addnsub1 port. Kinahanglan nimong pilion ang VARIABLE alang sa Unsa nga operasyon ang kinahanglan buhaton sa mga output sa una nga pares sa mga multiplier aron mahimo kini nga parameter.
Pilia ang Clock0 , Clock1 o Clock2 aron itakda ang input clock signal para sa addnsub1 register. Kinahanglan nimong pilion ang Register 'addnsub1' input aron mahimo kini nga parameter.
Gipiho ang asynchronous nga tin-aw nga tinubdan alang sa addnsub1 nga rehistro. Kinahanglan nimong pilion ang Register 'addnsub1' input aron mahimo kini nga parameter.
Gipiho ang kadungan nga tin-aw nga gigikanan alang sa addnsub1 nga rehistro. Kinahanglan nimong pilion ang Register 'addnsub1' input aron mahimo kini nga parameter.
Pilia ang dugang o subtraction nga operasyon nga himuon para sa mga output tali sa ikatulo ug ikaupat nga multiplier. · Pilia ang ADD aron mahimo ang pagdugang
operasyon. · Pilia ang SUB para ipahigayon ang subtraction
operasyon. · Pilia ang VARIABLE aron magamit ang addnsub1
pantalan alang sa dinamikong pagdugang/pagkuha sa kontrol. Kung gipili ang VARIABLE nga kantidad: · Iduso ang signal sa addnsub1 sa taas alang sa operasyon sa pagdugang. · Iduso ang addnsub1 nga signal ngadto sa ubos para sa operasyon sa pagbuhin. Kinahanglan nimong pilion ang kantidad nga 4 alang sa Unsa ang gidaghanon sa mga multiplier? aron mahimo kini nga parameter.
Pilia kini nga opsyon aron mahimo ang input register para sa addnsub3 signal. Kinahanglan nimong pilion ang VARIABLE alang sa Unsa nga operasyon ang kinahanglan buhaton sa mga output sa ikaduhang parisan sa mga multiplier aron mahimo kini nga parameter.
Pilia ang Clock0 , Clock1 o Clock2 aron ipiho ang input clock signal para sa addnsub3 register. Kinahanglan nimong pilion ang Register 'addnsub3' input aron mahimo kini nga parameter.
nagpadayon…

Intel FPGA Integer Arithmetic IP Cores User Guide 48

Ipadala ang Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter
Unsa ang gigikanan sa asynchronous clear input?

IP Generated Parameter

Bili

gui_addnsub_ multiplier_aclr 3

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

gui_addnsub_ multiplier_sclr 3

WALA SCLR0 SCLR1

Polarity Enable `use_subadd'

gui_use_subn On

idugang

Off

8.6.3. Mga Multiplier Tab

Talaan 32. Multipliers Tab

Parameter

IP Generated Parameter

Bili

Unsa ang

gui_representa

pormat sa representasyon ation_a

para sa Multipliers A inputs?

GIPIRMAHAN, UNSIGNED, VARIABLE

Irehistro ang input nga `signa'

gui_register_s On

igna

Off

Unsa ang gigikanan sa input sa orasan?

gui_register_s igna_clock

Orasan0 Orasan1 Orasan2

Unsa ang gigikanan sa asynchronous clear input?

gui_register_s igna_aclr

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

gui_register_s igna_sclr

WALA SCLR0 SCLR1

Unsa ang

gui_representa

pormat sa representasyon ation_b

para sa Multipliers B inputs?

GIPIRMAHAN, UNSIGNED, VARIABLE

Irehistro ang input nga `signb'

gui_register_s On

igb

Off

Default nga Bili WALA
WALA

Deskripsyon
Gipiho ang asynchronous nga tin-aw nga tinubdan alang sa addnsub3 nga rehistro. Kinahanglan nimong pilion ang Register 'addnsub3' input aron mahimo kini nga parameter.
Gipiho ang kadungan nga tin-aw nga gigikanan alang sa addnsub3 nga rehistro. Kinahanglan nimong pilion ang Register 'addnsub3' input aron mahimo kini nga parameter.

Off

Pilia kini nga opsyon aron balihon ang function

sa addnsub input port.

Pagmaneho sa addnsub sa taas alang sa operasyon sa pagkubkob.

Pagdala sa addnsub sa ubos alang sa dugang nga operasyon.

Default nga Bili

Deskripsyon

UNSIGNED Ipiho ang pormat sa representasyon para sa multiplier A input.

Off

Pilia kini nga kapilian aron mahimo ang signa

magparehistro.

Kinahanglan nimo nga pilion ang VARIABLE nga kantidad alang sa Unsa ang pormat sa representasyon alang sa mga input sa Multipliers A? parameter aron mahimo kini nga kapilian.

Orasan0

Pilia ang Clock0 , Clock1 o Clock2 aron mahimo ug ipiho ang input clock signal alang sa signa register.
Kinahanglan nimo nga pilion ang Register `signa' input aron mahimo kini nga parameter.

WALA

Gipiho ang asynchronous nga tin-aw nga tinubdan alang sa signa register.
Kinahanglan nimo nga pilion ang Register `signa' input aron mahimo kini nga parameter.

WALA

Gipiho ang kadungan nga tin-aw nga gigikanan alang sa signa register.
Kinahanglan nimo nga pilion ang Register `signa' input aron mahimo kini nga parameter.

UNSIGNED Ipiho ang pormat sa representasyon para sa multiplier B input.

Off

Pilia kini nga opsyon aron mahimo ang signb

magparehistro.

nagpadayon…

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

IP Generated Parameter

Bili

Default nga Bili

Unsa ang gigikanan sa input sa orasan?

gui_register_s ignb_clock

Orasan0 Orasan1 Orasan2

Orasan0

Unsa ang gigikanan sa asynchronous clear input?

gui_register_s ignb_aclr

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

gui_register_s ignb_sclr

WALA SCLR0 SCLR1

Konfigurasyon sa Input
Irehistro ang input A sa multiplier
Unsa ang gigikanan sa input sa orasan?

gui_input_reg On

ister_a

Off

gui_input_reg ister_a_clock

Orasan0 Orasan1 Orasan2

WALA WALA
Gawas sa Orasan0

Unsa ang gigikanan sa asynchronous clear input?

gui_input_reg ister_a_aclr

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

gui_input_reg ister_a_sclr

WALA SCLR0 SCLR1

Irehistro ang input B sa multiplier
Unsa ang gigikanan sa input sa orasan?

gui_input_reg On

ister_b

Off

gui_input_reg ister_b_clock

Orasan0 Orasan1 Orasan2

WALA WALA Sa Orasan0

Unsa ang gigikanan sa asynchronous clear input?

gui_input_reg ister_b_aclr

WALA ACLR0 ACLR1

WALA

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

gui_input_reg ister_b_sclr

WALA SCLR0 SCLR1

WALA

Unsa ang input A sa multiplier konektado sa?

gui_multiplier Multiplier input Multiplier

_a_input

Pag-scan sa kadena nga input input

Deskripsyon
Kinahanglan nimong pilion ang VARIABLE nga kantidad alang sa Unsa ang pormat sa representasyon alang sa mga input sa Multipliers B? parameter aron mahimo kini nga kapilian.
Pilia ang Clock0 , Clock1 o Clock2 aron mahimo ug ipiho ang input clock signal alang sa signb register. Kinahanglan nimong pilion ang Register `signb' input aron mahimo kini nga parameter.
Gipiho ang asynchronous nga tin-aw nga tinubdan alang sa signb register. Kinahanglan nimong pilion ang Register `signb' input aron mahimo kini nga parameter.
Gipiho ang dungan nga tin-aw nga tinubdan alang sa signb register. Kinahanglan nimong pilion ang Register `signb' input aron mahimo kini nga parameter.
Pilia kini nga opsyon aron ma-enable ang input register para sa data sa input bus.
Pilia ang Clock0 , Clock1 o Clock2 aron mahimo ug ipiho ang register input clock signal alang sa data sa input bus. Kinahanglan nimong pilion ang Register input A sa multiplier aron mahimo kini nga parameter.
Gipiho ang rehistro nga asynchronous nga tin-aw nga tinubdan alang sa dataa input bus. Kinahanglan nimong pilion ang Register input A sa multiplier aron mahimo kini nga parameter.
Gipiho ang rehistro nga dungan nga tin-aw nga gigikanan alang sa dataa input bus. Kinahanglan nimong pilion ang Register input A sa multiplier aron mahimo kini nga parameter.
Pilia kini nga opsyon aron mahimo ang input register para sa datab input bus.
Pilia ang Clock0 , Clock1 o Clock2 aron mahimo ug ipiho ang register input clock signal alang sa datab input bus. Kinahanglan nimong pilion ang Register input B sa multiplier aron mahimo kini nga parameter.
Gipiho ang rehistro nga asynchronous nga tin-aw nga tinubdan alang sa datab input bus. Kinahanglan nimong pilion ang Register input B sa multiplier aron mahimo kini nga parameter.
Gipiho ang rehistro nga dungan nga tin-aw nga gigikanan alang sa datab input bus. Kinahanglan nimong pilion ang Register input B sa multiplier aron mahimo kini nga parameter.
Pilia ang input source para sa input A sa multiplier.
nagpadayon…

Intel FPGA Integer Arithmetic IP Cores User Guide 50

Ipadala ang Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

IP Generated Parameter

Bili

Pag-scanout Usa ka Pag-configure sa Pagrehistro

Irehistro ang output sa kadena sa pag-scan

gui_scanouta Sa

_rehistro

Off

Unsa ang gigikanan sa input sa orasan?

gui_scanouta _register_cloc k

Orasan0 Orasan1 Orasan2

Unsa ang gigikanan sa asynchronous clear input?

gui_scanouta _register_aclr

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

gui_scanouta _register_sclr

WALA SCLR0 SCLR1

8.6.4. Preadder Tab

Talaan 33. Preadder Tab

Parameter

IP Generated Parameter

Bili

Pilia ang preadder mode

preadder_mo de

SIMPLE, COEF, INPUT, SQUARE, CONSTANT

Default nga Bili

Deskripsyon
Pilia ang Multiplier input aron magamit ang data sa input bus isip tinubdan sa multiplier. Pilia ang Scan chain input aron magamit ang scanin input bus isip tinubdan sa multiplier ug mahimo ang scanout output bus. Kini nga parametro magamit kung imong pilion ang 2, 3 o 4 para sa Unsa ang gidaghanon sa mga multiplier? parametro.

Gawas sa Orasan0 WALA WALA

Pilia kini nga opsyon aron mahimo ang output register para sa scanouta output bus.
Kinahanglan nimong pilion ang Scan chain input para sa Unsa ang input A sa multiplier nga konektado? parameter aron mahimo kini nga kapilian.
Pilia ang Clock0 , Clock1 o Clock2 aron mahimo ug ipiho ang register input clock signal alang sa scanouta output bus.
Kinahanglan nimo nga i-on ang Register output sa scan chain parameter aron mahimo kini nga kapilian.
Gipiho ang rehistro asynchronous tin-aw nga tinubdan alang sa scanouta output bus.
Kinahanglan nimo nga i-on ang Register output sa scan chain parameter aron mahimo kini nga kapilian.
Gipiho ang rehistro nga dungan nga tin-aw nga gigikanan alang sa scanouta output bus.
Kinahanglan nimo nga pilion ang Register output sa scan chain parameter aron mahimo kini nga kapilian.

Default nga Bili
SIMPLE

Deskripsyon
Gipiho ang mode sa operasyon alang sa preadder module. SIMPLE: Kini nga mode laktawan ang preadder. Kini ang default mode. COEF: Kini nga mode naggamit sa output sa preadder ug coefsel input bus isip mga input sa multiplier. INPUT: Kini nga mode naggamit sa output sa preadder ug datac input bus isip mga input sa multiplier. SQUARE: Kini nga mode naggamit sa output sa preadder isip mga input sa multiplier.
nagpadayon…

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

IP Generated Parameter

Bili

Pilia ang direksyon sa preadder

gui_preadder ADD,

_direksyon

SUB

Unsa ka lapad ang C width_c input buses?

1 – 256

Data C Input Register Configuration

Pagrehistro sa datac input

gui_datac_inp Gi-on

ut_rehistro

Off

Unsa ang gigikanan sa input sa orasan?

gui_datac_inp ut_register_cl ock

Orasan0 Orasan1 Orasan2

Unsa ang gigikanan sa asynchronous clear input?

gui_datac_inp ut_register_a clr

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

gui_datac_inp ut_register_sc lr

WALA SCLR0 SCLR1

Mga coefficient
Unsa ka lapad ang gilapdon sa coef?

gilapdon_coef

1 – 27

Pag-configure sa Coef Register

Irehistro ang coefsel input

gui_coef_regi Sa

ster

Off

Unsa ang gigikanan sa input sa orasan?

gui_coef_regi ster_clock

Orasan0 Orasan1 Orasan2

Default nga Bili
ADD
16

Deskripsyon
CONSTANT: Kini nga mode naggamit sa dataa input bus nga preadder bypassed ug coefsel input bus isip inputs sa multiplier.
Gipiho ang operasyon sa preadder. Aron mahimo kini nga parameter, pilia ang mosunod para sa Select preadder mode: · COEF · INPUT · SQUARE o · CONSTANT
Gipiho ang gidaghanon sa mga bit para sa C input bus. Kinahanglan nimo nga pilion ang INPUT para sa Select preadder mode aron mahimo kini nga parameter.

Sa Orasan0 WALA WALA

Pilia kini nga opsyon aron mahimo ang input register para sa datac input bus. Kinahanglan nimo nga ibutang ang INPUT sa Pagpili sa preadder mode parameter aron mahimo kini nga kapilian.
Pilia ang Clock0, Clock1 o Clock2 aron itakda ang input clock signal para sa datac input register. Kinahanglan nimong pilion ang Register datac input aron mahimo kini nga parameter.
Gipiho ang asynchronous nga tin-aw nga tinubdan alang sa datac input register. Kinahanglan nimong pilion ang Register datac input aron mahimo kini nga parameter.
Gipiho ang dungan nga tin-aw nga tinubdan alang sa datac input register. Kinahanglan nimong pilion ang Register datac input aron mahimo kini nga parameter.

Gipiho ang gidaghanon sa mga bit alang sa

coefsel input bus.

Kinahanglan nimong pilion ang COEF o CONSTANT alang sa preadder mode aron mahimo kini nga parameter.

Sa Orasan0

Pilia kini nga opsyon aron mahimo ang input register para sa coefsel input bus. Kinahanglan nimong pilion ang COEF o CONSTANT alang sa preadder mode aron mahimo kini nga parameter.
Pilia ang Clock0 , Clock1 o Clock2 aron itakda ang input clock signal para sa coefsel input register. Kinahanglan nimong pilion ang Irehistro ang coefsel input aron mahimo kini nga parameter.
nagpadayon…

Intel FPGA Integer Arithmetic IP Cores User Guide 52

Ipadala ang Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter
Unsa ang gigikanan sa asynchronous clear input?

IP Generated Parameter

Bili

gui_coef_regi ster_aclr

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input

gui_coef_regi ster_sclr

WALA SCLR0 SCLR1

Coefficient_0 Configuration

coef0_0 ngadto sa coef0_7

0x00000 0xFFFFFFFF

Coefficient_1 Configuration

coef1_0 ngadto sa coef1_7

0x00000 0xFFFFFFFF

Coefficient_2 Configuration

coef2_0 ngadto sa coef2_7

0x00000 0xFFFFFFFF

Coefficient_3 Configuration

coef3_0 ngadto sa coef3_7

0x00000 0xFFFFFFFF

8.6.5. Tab nga Accumulator

Talaan 34. Accumulator Tab

Parameter

IP Generated Parameter

Bili

I-enable ang accumulator?

accumulator

OO, DILI

Unsa ang tipo sa operasyon sa accumulator?

accum_directi ADD,

SUB

Default nga Bili WALA
WALA
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Deskripsyon
Gipiho ang asynchronous nga tin-aw nga tinubdan alang sa coefsel input register. Kinahanglan nimong pilion ang Irehistro ang coefsel input aron mahimo kini nga parameter.
Gipiho ang dungan nga tin-aw nga tinubdan alang sa coefsel input register. Kinahanglan nimong pilion ang Irehistro ang coefsel input aron mahimo kini nga parameter.
Gipiho ang mga kantidad sa coefficient alang niining unang multiplier. Ang gidaghanon sa mga bit kinahanglan nga parehas sa gipiho sa Unsa ka lapad ang gilapdon sa coef? parametro. Kinahanglan nimong pilion ang COEF o CONSTANT alang sa preadder mode aron mahimo kini nga parameter.
Gipiho ang mga kantidad sa coefficient alang niining ikaduhang multiplier. Ang gidaghanon sa mga bit kinahanglan nga parehas sa gipiho sa Unsa ka lapad ang gilapdon sa coef? parametro. Kinahanglan nimong pilion ang COEF o CONSTANT alang sa preadder mode aron mahimo kini nga parameter.
Gipiho ang mga kantidad sa coefficient alang niining ikatulo nga multiplier. Ang gidaghanon sa mga bit kinahanglan nga parehas sa gipiho sa Unsa ka lapad ang gilapdon sa coef? parametro. Kinahanglan nimong pilion ang COEF o CONSTANT alang sa preadder mode aron mahimo kini nga parameter.
Gipiho ang mga kantidad sa coefficient alang niining ikaupat nga multiplier. Ang gidaghanon sa mga bit kinahanglan nga parehas sa gipiho sa Unsa ka lapad ang gilapdon sa coef? parametro. Kinahanglan nimong pilion ang COEF o CONSTANT alang sa preadder mode aron mahimo kini nga parameter.

Default nga Bili NO
ADD

Deskripsyon
Pilia ang YES aron mahimo ang accumulator. Kinahanglan nimo nga pilion ang Register output sa adder unit kung mogamit ka bahin sa accumulator.
Gipiho ang operasyon sa accumulator: · ADD para sa dugang nga operasyon · SUB para sa operasyon sa pagbuhin. Kinahanglan nimong pilion ang YES para sa Enable accumulator? parameter aron mahimo kini nga kapilian.
nagpadayon…

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter
Preload Constant I-enable ang preload constant

IP Generated Parameter

Bili

gui_ena_prelo Sa

ad_const

Off

Unsa ang input sa accumulate port konektado sa?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Pagpili og bili alang sa preload loadconst_val 0 – 64

makanunayon

Unsa ang gigikanan sa input sa orasan?

gui_accum_sl oad_register_ nga orasan

Orasan0 Orasan1 Orasan2

Unsa ang gigikanan sa asynchronous clear input?

gui_accum_sl oad_register_ aclr

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

gui_accum_sl oad_register_ sclr

WALA SCLR0 SCLR1

I-enable ang doble nga accumulator

gui_double_a Sa

ccum

Off

Default nga Bili

Deskripsyon

Off

I-enable ang accum_sload o

sload_accum signal ug irehistro ang input

sa dinamikong pagpili sa input sa

nagtitigum

Kung ang accum_sload gamay o sload_accum, ang multiplier nga output ipakaon sa accumulator.

Kung ang accum_sload kay taas o sload_accum, ang usa ka user nga gipiho nga preload constant ipakaon sa accumulator.

Kinahanglan nimong pilion ang YES para sa Enable accumulator? parameter aron mahimo kini nga kapilian.

ACCUM_SL OAD

Gipiho ang kinaiya sa accum_sload/ sload_accum signal.
ACCUM_SLOAD: Pagdrayb sa accum_sload nga ubos aron makarga ang multiplier nga output ngadto sa accumulator.
SLOAD_ACCUM: Pagdrayb sa sload_accum nga taas aron makarga ang multiplier nga output ngadto sa accumulator.
Kinahanglan nimong pilion ang Enable preload constant nga kapilian aron mahimo kini nga parameter.

Ipiho ang preset kanunay nga bili.

Kini nga bili mahimong 2N diin ang N mao ang preset nga kanunay nga bili.

Kung ang N = 64, kini nagrepresentar sa usa ka kanunay nga zero.

Kinahanglan nimong pilion ang Enable preload constant nga kapilian aron mahimo kini nga parameter.

Orasan0

Pilia ang Clock0 , Clock1 o Clock2 aron itakda ang input clock signal para sa accum_sload/sload_accum register.
Kinahanglan nimong pilion ang Enable preload constant nga kapilian aron mahimo kini nga parameter.

WALA

Gipiho ang asynchronous nga tin-aw nga tinubdan alang sa accum_sload/sload_accum register.
Kinahanglan nimong pilion ang Enable preload constant nga kapilian aron mahimo kini nga parameter.

WALA

Gipiho ang dungan nga tin-aw nga tinubdan alang sa accum_sload/sload_accum register.
Kinahanglan nimong pilion ang Enable preload constant nga kapilian aron mahimo kini nga parameter.

Off

Makapahimo sa double accumulator register.

Intel FPGA Integer Arithmetic IP Cores User Guide 54

Ipadala ang Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Systolic/Chainout Tab

Talaan 35. Systolic/Chainout Adder Tab

Parameter I-enable ang chainout adder

IP Generated Parameter

Bili

chainout_add OO,

DILI

Unsa ang matang sa operasyon sa chainout adder?

chainout_add ADD,

er_direksyon

SUB

I-enable ang `negate' input para sa chainout adder?

Port_negate

PORT_USED, PORT_UNUSED

Irehistro ang input nga 'negate'? negate_regist er

WALA REHISTRO, CLOCK0, CLOCK1, CLOCK2, CLOCK3

Unsa ang gigikanan sa asynchronous clear input?

negate_aclr

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

negate_sclr

WALA SCLR0 SCLR1

Systolic Delay
I-enable ang systolic delay registers

gui_systolic_d Sa

malaw-ay

Off

Unsa ang gigikanan sa input sa orasan?

gui_systolic_d CLOCK0,

elay_clock

ORAS1,

Default nga Bili
DILI

Deskripsyon
Pilia ang OO aron mahimo ang chainout adder module.

ADD

Gipiho ang operasyon sa chainout adder.
Para sa operasyon sa subtraction, ANG SIGNED kinahanglan pilion para sa Unsa ang representasyon nga pormat para sa Multipliers A inputs? ug Unsa ang representasyon nga pormat para sa Multipliers B inputs? sa Multipliers Tab.

PORT_UN GIGAMIT

Pilia ang PORT_USED aron ma-negate ang input signal.
Kini nga parameter dili balido kung ang chainout adder gi-disable.

UNREGIST ERED

Aron mahimo ang input register alang sa negate input signal ug nagtino sa input clock signal alang sa negate register.
Pilia ang UNREGISTERED kung ang negate input register sa dili kinahanglan
Kini nga parameter dili balido kung imong pilion:
· DILI para sa Enable chainout adder o
· PORT_UNUSED para sa Enable 'negate' input para sa chainout adder? parameter o

WALA

Gipiho ang asynchronous nga tin-aw nga gigikanan alang sa negate nga rehistro.
Kini nga parameter dili balido kung imong pilion:
· DILI para sa Enable chainout adder o
· PORT_UNUSED para sa Enable 'negate' input para sa chainout adder? parameter o

WALA

Gipiho ang kadungan nga tin-aw nga gigikanan alang sa negate nga rehistro.
Kini nga parameter dili balido kung imong pilion:
· DILI para sa Enable chainout adder o
· PORT_UNUSED para sa Enable 'negate' input para sa chainout adder? parameter o

Wala sa CLOCK0

Pilia kini nga opsyon aron mahimo ang systolic mode. Kini nga parametro magamit kung imong pilion ang 2, o 4 alang sa Unsa ang gidaghanon sa mga multiplier? parametro. Kinahanglan nimong palihokon ang Register output sa adder unit aron magamit ang systolic delay registers.
Gipiho ang input clock signal alang sa systolic delay register.
nagpadayon…

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

IP Generated Parameter

Bili

ORAS2,

Unsa ang gigikanan sa asynchronous clear input?

gui_systolic_d elay_aclr

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

gui_systolic_d elay_sclr

WALA SCLR0 SCLR1

Default nga Bili
WALA
WALA

Deskripsyon
Kinahanglan nimo nga pilion ang pag-enable sa systolic delay registers aron mahimo kini nga kapilian.
Gipiho ang asynchronous nga tin-aw nga tinubdan alang sa systolic delay register. Kinahanglan nimo nga pilion ang pag-enable sa systolic delay registers aron mahimo kini nga kapilian.
Gipiho ang kadungan nga tin-aw nga gigikanan alang sa systolic delay register. Kinahanglan nimo nga pilion ang pag-enable sa systolic delay registers aron mahimo kini nga kapilian.

8.6.7. Tab sa Pipelining

Talaan 36. Tab sa Pipelining

Parameter Pipelining Configuration

IP Generated Parameter

Bili

Gusto ba nimong idugang ang rehistro sa pipeline sa input?

gui_pipelining Dili, Oo

Default nga Bili
Dili

Palihug ipiho ang

latency

gidaghanon sa latency nga orasan

mga siklo

Bisan unsang kantidad nga labaw sa 0 kaysa 0

Unsa ang gigikanan sa input sa orasan?

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

Unsa ang gigikanan sa asynchronous clear input?

gui_input_late ncy_aclr

WALA ACLR0 ACLR1

Unsa ang tinubdan alang sa dungan nga tin-aw nga input?

gui_input_late ncy_sclr

WALA SCLR0 SCLR1

Orasan0 WALA WALA

Deskripsyon
Pilia ang Oo aron mahimo ang dugang nga lebel sa rehistro sa pipeline sa mga signal sa input. Kinahanglan nimong ipiho ang usa ka kantidad nga labaw sa 0 para Palihog ipiho ang gidaghanon sa parameter sa latency clock cycles.
Gipiho ang gusto nga latency sa mga siklo sa orasan. Usa ka lebel sa pipeline register = 1 latency sa clock cycle. Kinahanglan nimong pilion ang OO para Gusto ba nimong idugang ang rehistro sa pipeline sa input? aron mahimo kini nga kapilian.
Pilia ang Clock0 , Clock1 o Clock2 aron mahimo ug ipiho ang pipeline register input clock signal. Kinahanglan nimong pilion ang OO para Gusto ba nimong idugang ang rehistro sa pipeline sa input? aron mahimo kini nga kapilian.
Gipiho ang rehistro nga asynchronous nga tin-aw nga gigikanan alang sa dugang nga rehistro sa pipeline. Kinahanglan nimong pilion ang OO para Gusto ba nimong idugang ang rehistro sa pipeline sa input? aron mahimo kini nga kapilian.
Gipiho ang rehistro nga dungan nga tin-aw nga gigikanan alang sa dugang nga rehistro sa pipeline. Kinahanglan nimong pilion ang OO para Gusto ba nimong idugang ang rehistro sa pipeline sa input? aron mahimo kini nga kapilian.

Intel FPGA Integer Arithmetic IP Cores User Guide 56

Ipadala ang Feedback

683490 | 2020.10.05 Magpadala ug Feedback

9. ALTMEMMULT (Memory-based Constant Coefficient Multiplier) IP Core

Atensyon:

Gikuha sa Intel ang suporta niini nga IP sa Intel Quartus Prime Pro Edition nga bersyon 20.3. Kung ang IP core sa imong disenyo nagpunting sa mga device sa Intel Quartus Prime Pro Edition, mahimo nimong ilisan ang IP sa LPM_MULT Intel FPGA IP o i-generate pag-usab ang IP ug i-compile ang imong disenyo gamit ang Intel Quartus Prime Standard Edition software.

Ang ALTMEMMULT IP core gigamit sa paghimo og memory-based multipliers gamit ang onchip memory blocks nga makita sa Intel FPGAs (uban sa M512, M4K, M9K, ug MLAB memory blocks). Mapuslanon kining IP core kung wala kay igong kahinguhaan para ipatuman ang multipliers sa logic elements (LEs) o dedikadong multiplier resources.
Ang ALTMEMMULT IP core kay usa ka synchronous function nga nagkinahanglan ug orasan. Ang ALTMEMMULT IP core nagpatuman ug multiplier nga adunay pinakagamay nga throughput ug latency nga posible para sa gihatag nga set sa mga parameter ug specifications.
Ang mosunod nga numero nagpakita sa mga pantalan alang sa ALTMEMMULT IP core.

Figure 21. ALTMEMMULT Ports

ALTMEMMULT

data_in[] sload_data coeff_in[]

resulta [] result_valid load_done

sload_coeff

sclr nga orasan
inst

May Kalabutan nga mga Feature sa Impormasyon sa panid 71

9.1. Mga bahin
Ang ALTMEMMULT IP core nagtanyag sa mosunod nga mga feature: · Naghimo lamang og memory-based multipliers gamit ang on-chip memory blocks nga makita sa
Intel FPGAs · Nagsuporta sa gilapdon sa datos sa 1 bits · Nagsuporta sa gipirmahan ug wala pirmahan nga format sa representasyon sa datos · Nagsuporta sa pipelining nga adunay fixed output latency

ISO 9001:2015 Rehistrado

9. ALTMEMMULT (Memory-based Constant Coefficient Multiplier) IP Core 683490 | 2020.10.05
· Gitipigan ang daghang mga kanunay sa random-access memory (RAM)
· Naghatag ug kapilian sa pagpili sa tipo sa block sa RAM
· Nagsuporta sa opsyonal nga dungan nga tin-aw ug kontrol sa pagkarga nga mga pantalan sa input
9.2. Verilog HDL Prototype
Ang mosunod nga Verilog HDL prototype nahimutang sa Verilog Design File (.v) altera_mf.v sa eda synthesis nga direktoryo.
module altmemmult #( parameter coeff_representation = "SIGNED", parameter coefficient0 = "WALA GAMITON", parameter data_representation = "SIGNED", parameter intended_device_family = "wala magamit", parameter max_clock_cycles_per_result = 1, parameter number_of_coefficients = 1, parameter ram_block_type = parameter ram_block_type total_latency = 1, parameter width_c = 1, parameter width_d = 1, parameter width_r = 1, parameter width_s = 1, parameter lpm_type = “altmemmult”, parameter lpm_hint = “wala magamit”) ( input wire clock, input wire [width_c-1: 0]coeff_in, input wire [width_d-1:0] data_in, output wire load_done, output wire [width_r-1:0] resulta, output wire result_valid, input wire sclr, input wire [width_s-1:0] sel, input wire sload_coeff, input wire sload_data)/* synthesis syn_black_box=1 */; endmodule
9.3. Deklarasyon sa Component sa VHDL
Ang deklarasyon sa component sa VHDL nahimutang sa VHDL Design File (.vhd) altera_mf_components.vhd sa libraryavhdlaltera_mf direktoryo.
component altmemmult generic ( coeff_representation: string := “SIGNED”; coefficient0: string := “WALA GAMITON”; data_representation: string:= “SIGNED”; intended_device_family: string := “wala magamit”; max_clock_cycles_per_result:natural:= 1; number_of_natural:= 1; := 1; ram_block_type:string:= “AUTO”; total_latency:natural; width_c:natural; width_d:natural; width_r:natural; width_s:natural:= 1; lpm_hint:string:= “WALA GINAGAMIT”; lpm_type: string := "altmemult"); pantalan (orasan: sa std_logic; coeff_in: sa std_logic_vector (lapad_c-0 hangtod sa 0): = (uban pa => '1'); data_in: sa std_logic_vector (lapad_d-0 hangtod sa XNUMX);

Intel FPGA Integer Arithmetic IP Cores User Guide 58

Ipadala ang Feedback

9. ALTMEMMULT (Memory-based Constant Coefficient Multiplier) IP Core 683490 | 2020.10.05

load_done:out std_logic; resulta: gawas sa std_logic_vector(width_r-1 ngadto sa 0); result_valid:out std_logic; sclr:sa std_logic := '0'; sel:sa std_logic_vector(lapad_s-1 hangtod sa 0):= (uban pa => '0'); sload_coeff:sa std_logic := '0'; sload_data:sa std_logic:= '0'); katapusan nga sangkap;

9.4. Mga pantalan

Ang mosunod nga mga lamesa naglista sa input ug output ports alang sa ALTMEMMULT IP core.

Talaan 37. ALTMEMMULT Input Ports

Ngalan sa Port

Gikinahanglan

Deskripsyon

orasan

Pag-input sa orasan sa multiplier.

coeff_in []

Dili

Coefficient input port alang sa multiplier. Ang gidak-on sa input port nagdepende sa WIDTH_C parameter value.

data_sa []

Data input port sa multiplier. Ang gidak-on sa input port nagdepende sa WIDTH_D parameter value.

sclr

Dili

Synchronous nga tin-aw nga input. Kung wala magamit, ang default nga kantidad aktibo nga taas.

sel []

Dili

Gitakda nga pagpili sa coefficient. Ang gidak-on sa input port nagdepende sa WIDTH_S

bili sa parameter.

sload_coeff

Dili

Ang dungan nga load coefficient input port. Ilisan ang kasamtangang pinili nga coefficient value sa bili nga gitakda sa coeff_in input.

sload_data

Dili

Ang dungan nga load data input port. Signal nga nagtino sa bag-ong multiplikasyon nga operasyon ug nagkansela sa bisan unsang kasamtangan nga multiplikasyon nga operasyon. Kung ang MAX_CLOCK_CYCLES_PER_RESULT parameter adunay kantidad nga 1, ang sload_data input port dili tagdon.

Talaan 38. ALTMEMMULT Output Ports

Ngalan sa Port

Gikinahanglan

Deskripsyon

resulta []

Multiplier nga output port. Ang gidak-on sa input port nagdepende sa WIDTH_R parameter value.

resulta_balido

Nagpakita kung ang output mao ang balido nga resulta sa usa ka kompleto nga pagpadaghan. Kung ang MAX_CLOCK_CYCLES_PER_RESULT parameter adunay kantidad nga 1, ang result_valid output port dili gamiton.

load_done

Dili

Nagpakita kung ang bag-ong coefficient nahuman na sa pagkarga. Ang load_done signal nagpahayag kung ang usa ka bag-ong coefficient nahuman na sa pagkarga. Gawas kon ang load_done signal taas, walay laing coefficient value ang ma-load sa memorya.

9.5. Mga Parameter

Ang mosunod nga talaan naglista sa mga parametro alang sa ALTMEMMULT IP core.

Talaan 39.
WIDTH_D WIDTH_C

ALTMEMMULT Parameter
Ngalan sa Parameter

Type Gikinahanglan

Deskripsyon

Integer Oo

Gipiho ang gilapdon sa data_in [] port.

Integer Oo

Gipiho ang gilapdon sa coeff_in [] port. nagpadayon…

Ipadala ang Feedback

Intel FPGA Integer Arithmetic IP Cores User Guide 59

9. ALTMEMMULT (Memory-based Constant Coefficient Multiplier) IP Core 683490 | 2020.10.05

Parameter Ngalan WIDTH_R WIDTH

Mga Dokumento / Mga Kapanguhaan

intel FPGA Integer Arithmetic IP Cores [pdf] Giya sa Gumagamit
FPGA Integer Arithmetic IP Cores, Integer Arithmetic IP Cores, Arithmetic IP Cores, IP Cores

Mga pakisayran

Manwal sa Gumagamit

FPGA Integer Arithmetic IP Cores

Mga Dokumento / Mga Kapanguhaan

Mga pakisayran

Pagbilin ug komento

Cancel reply