intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка

Змест схаваць

1 Цэлыя арыфметычныя IP-ядры FPGA

2 Дакументы / Рэсурсы

2.1 Спасылкі

3 Падобныя паведамленні

Цэлыя арыфметычныя IP-ядры FPGA

View Fullscreen

Кіраўніцтва карыстальніка Intel FPGA Integer Arithmetic IP Cores
Абноўлена для Intel® Quartus® Prime Design Suite: 20.3

Інтэрнэт-версія Адправіць водгук

УГ-01063

ID: 683490 Версія: 2020.10.05

Змест
Змест
1. Цэлыя арыфметычныя IP-ядры Intel FPGA……………………………………………………………….. 5
2. LPM_COUNTER (Лічыльнік) IP Core……………………………………………………………………….. 7 2.1. Характарыстыкі………………………………………………………………………………………………7 2.2. Прататып Verilog HDL…………………………………………………………………………….. 8 2.3. Дэкларацыя кампанентаў VHDL……………………………………………………………………….8 2.4. Дэкларацыя VHDL LIBRARY_USE…………………………………………………………………… 9 2.5. Парты…………………………………………………………………………………………………..9 2.6. Параметры…………………………………………………………………………………………… 10
3. LPM_DIVIDE (падзельнік) Intel FPGA IP Core……………………………………………………….. 12 3.1. Асаблівасці………………………………………………………………………………………………. 12 3.2. Прататып Verilog HDL……………………………………………………………………………… 12 3.3. Дэкларацыя кампанентаў VHDL…………………………………………………………………….. 13 3.4. Дэкларацыя VHDL LIBRARY_USE……………………………………………………………………. 13 3.5. Парты…………………………………………………………………………………………………… 13 3.6. Параметры…………………………………………………………………………………………… 14
4. LPM_MULT (множнік) IP Core……………………………………………………………………………. 16 4.1. Асаблівасці………………………………………………………………………………………………. 16 4.2. Прататып Verilog HDL……………………………………………………………………………… 17 4.3. Дэкларацыя VHDL-кампанентаў…………………………………………………………………….. 17 4.4. Дэкларацыя VHDL LIBRARY_USE……………………………………………………………………. 17 4.5. Сігналы……………………………………………………………………………………………… 18 4.6. Параметры для прылад Stratix V, Arria V, Cyclone V і Intel Cyclone 10 LP…………… 18 4.6.1. Укладка Агульныя…………………………………………………………………………………18 4.6.2. Укладка Агульныя 2…………………………………………………………………………… 19 4.6.3. Укладка «Канвеерная канвеерацыя»……………………………………………………………………………… 19 4.7. Параметры для прылад Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX……….. 20 4.7.1. Укладка «Агульныя»………………………………………………………………………………20 4.7.2. Укладка Агульныя 2…………………………………………………………………………… 20 4.7.3. Канвеерная разводка……………………………………………………………………………………21
5. LPM_ADD_SUB (суматар/аднімач)…………………………………………………………………… 22 5.1. Асаблівасці………………………………………………………………………………………………. 22 5.2. Прататып Verilog HDL……………………………………………………………………………… 23 5.3. Дэкларацыя VHDL-кампанентаў……………………………………………………………………….. 23 5.4. Дэкларацыя VHDL LIBRARY_USE……………………………………………………………………. 23 5.5. Парты………………………………………………………………………………………………… 23 5.6. Параметры…………………………………………………………………………………………… 24
6. LPM_COMPARE (Кампаратар)……………………………………………………………………………… 26 6.1. Асаблівасці………………………………………………………………………………………………. 26 6.2. Прататып Verilog HDL……………………………………………………………………………… 27 6.3. Дэкларацыя VHDL-кампанентаў……………………………………………………………………….. 27 6.4. Дэкларацыя VHDL LIBRARY_USE……………………………………………………………………. 27 6.5. Парты………………………………………………………………………………………………… 27 6.6. Параметры…………………………………………………………………………………………… 28

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 2

Адправіць водгук

Змест

7. ALTECC (Код выпраўлення памылак: кадавальнік/дэкодэр) IP Core………………………………………… 30
7.1. Функцыі кадавальніка ALTECC………………………………………………………………………..31 7.2. Verilog HDL Prototype (ALTECC_ENCODER)………………………………………………………. 32 7.3. Прататып HDL Verilog (ALTECC_DECODER)……………………………………………………. 32 7.4. Дэкларацыя кампанентаў VHDL (ALTECC_ENCODER)……………………………………………33 7.5. Дэкларацыя кампанентаў VHDL (ALTECC_DECODER)……………………………………………33 7.6. Дэкларацыя VHDL LIBRARY_USE……………………………………………………………………. 33 7.7. Парты кадавальніка………………………………………………………………………………………… 33 7.8. Парты дэкодэра…………………………………………………………………………………………34 7.9. Параметры кадавальніка………………………………………………………………………………… 34 7.10. Параметры дэкодэра ………………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core………………………………………………………………………. 36
8.1. Асаблівасці………………………………………………………………………………………………. 37 8.1.1. Папярэдні суматар……………………………………………………………………………….. 38 8.1.2. Рэгістр сісталічнай затрымкі………………………………………………………………….. 40 8.1.3. Канстанта папярэдняй нагрузкі………………………………………………………………………… 43 8.1.4. Двайны акумулятар……………………………………………………………………… 43
8.2. Прататып Verilog HDL……………………………………………………………………………… 44 8.3. Дэкларацыя VHDL-кампанентаў……………………………………………………………………….. 44 8.4. Дэкларацыя VHDL LIBRARY_USE……………………………………………………………………. 44 8.5. Сігналы……………………………………………………………………………………………… 44 8.6. Параметры…………………………………………………………………………………………… 47
8.6.1. Укладка «Агульныя»………………………………………………………………………………47 8.6.2. Укладка «Дадатковыя рэжымы»………………………………………………………………………….. 47 8.6.3. Укладка «Множнікі»…………………………………………………………………………….. 49 8.6.4. Укладка Preadder…………………………………………………………………………………. 51 8.6.5. Укладка «Акумулятар»………………………………………………………………………….. 53 8.6.6. Сісталічны/ланцуговая ўкладка………………………………………………………………………. 55 8.6.7. Укладка «Канвеерная канвеерацыя»……………………………………………………………………………… 56
9. ALTMEMMULT (памнажальнік пастаяннага каэфіцыента) IP Core………………………………………………………………………………………………………………………………………………
9.1. Асаблівасці………………………………………………………………………………………………. 57 9.2. Прататып Verilog HDL……………………………………………………………………………… 58 9.3. Дэкларацыя VHDL-кампанентаў………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. Парты………………………………………………………………………………………………… 58 9.4. Параметры…………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (множанне-назапашванне) IP Core………………………………………………… 61
10.1. Асаблівасці………………………………………………………………………………………….. 62 10.2. Прататып Verilog HDL…………………………………………………………………………..62 10.3. Дэкларацыя VHDL-кампанентаў……………………………………………………………………………………………………………………………………………………………………………………………………… 63 10.4. Дэкларацыя VHDL LIBRARY_USE……………………………………………………………………63 10.5. Парты……………………………………………………………………………………………………. 63 10.6. Параметры……………………………………………………………………………………………. 64
11. ALTMULT_ADD (Multiply-Adder) IP Core……………………………………………………………..69
11.1. Асаблівасці………………………………………………………………………………………….. 71 11.2. Прататып Verilog HDL…………………………………………………………………………..72 11.3. VHDL Component Declaration…………………………………………………………………… 72 11.4. Дэкларацыя VHDL LIBRARY_USE……………………………………………………………………72

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 3

Змест
11.5. Парты……………………………………………………………………………………………………. 72 11.6. Параметры……………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Комплексны множнік) IP Core……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… Комплекснае множанне………………………………………………………………………………. 86 12.1. Кананічнае прадстаўленне………………………………………………………………………… 86 12.2. Традыцыйнае прадстаўленне………………………………………………………………………. 87 12.3. Асаблівасці………………………………………………………………………………………….. 87 12.4. Прататып Verilog HDL…………………………………………………………………………..88 12.5. VHDL Component Declaration…………………………………………………………………… 88 12.6. Дэкларацыя VHDL LIBRARY_USE…………………………………………………………………89 12.7. Сігналы…………………………………………………………………………………………………. 89 12.8. Параметры……………………………………………………………………………………………. 89
13. ALTSQRT (Цэлы квадратны корань) IP Core………………………………………………………………92 13.1. Асаблівасці………………………………………………………………………………………….. 92 13.2. Прататып Verilog HDL……………………………………………………………………………..92 13.3. VHDL Component Declaration…………………………………………………………………… 93 13.4. Дэкларацыя VHDL LIBRARY_USE……………………………………………………………………93 13.5. Парты……………………………………………………………………………………………………. 93 13.6. Параметры……………………………………………………………………………………………. 94
14. PARALLEL_ADD (паралельны суматар) IP Core………………………………………………………….. 95 14.1. Характарыстыка…………………………………………………………………………………………….95 14.2. Прататып Verilog HDL……………………………………………………………………………..95 14.3. VHDL Component Declaration…………………………………………………………………… 96 14.4. Дэкларацыя VHDL LIBRARY_USE……………………………………………………………………96 14.5. Парты……………………………………………………………………………………………………. 96 14.6. Параметры……………………………………………………………………………………………. 97
15. Кіраўніцтва карыстальніка па цэлалікавых арыфметычных IP-ядрах Архівы дакументаў………………………………… 98
16. Дакумент гісторыі версій для Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка…. 99

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 4

Адправіць водгук

683490 | 2020.10.05 Адправіць водгук

1. Цэлыя арыфметычныя IP-ядры Intel FPGA

Вы можаце выкарыстоўваць цэлалікавыя ядра IP Intel® FPGA для выканання матэматычных аперацый у сваёй канструкцыі.

Гэтыя функцыі прапануюць больш эфектыўны лагічны сінтэз і рэалізацыю прылад, чым кадзіраванне вашых уласных функцый. Вы можаце наладзіць ядра IP у адпаведнасці з вашымі патрабаваннямі да дызайну.

Цэлыя арыфметычныя IP-ядры Intel дзеляцца на дзве наступныя катэгорыі: · Бібліятэка параметрізаваных модуляў (LPM) IP-ядра · Спецыфічныя для Intel (ALT) IP-ядра

У наступнай табліцы пералічаны цэлыя арыфметычныя ядра IP.

Табліца 1.

Спіс IP-ядраў

Ядра IP

IP-ядры LPM

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Спецыфічныя для Intel (ALT) ядра IP ALTECC

Функцыя скончыласяview Множнік дзельніка лічыльніка
Суматар або аднімальнік Кампаратар
Кадавальнік/дэкодэр ECC

Прылада, якая падтрымліваецца
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V працяг...

Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.

ISO 9001:2015 зарэгістраваны

1. Intel FPGA Integer Arithmetic IP Cores 683490 | 2020.10.05

IP Cores Intel FPGA Multiply Adder або ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
ПАРАЛЕЛЬНА_ДАДАЦЬ

Функцыя скончыласяview Множнік-суматар
Множнік пастаяннага каэфіцыента на аснове памяці
Множнік-назапашвальнік Множнік-суматар
Комплексны множнік
Цэлы квадратны корань
Паралельны суматар

Прылада, якая падтрымліваецца
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Звязаная інфармацыя
· Заўвагі да выпуску FPGA і праграмуемых прылад Intel
· Уводзіны ў Intel FPGA IP Cores Дае дадатковую інфармацыю аб Intel FPGA IP Cores.
· Кіраўніцтва карыстальніка па IP-ядрах з плаваючай кропкай Дае дадатковую інфармацыю аб IP-ядрах Intel FPGA з плаваючай кропкай.
· Уводзіны ў IP-ядры Intel FPGA Дае агульную інфармацыю аб усіх IP-ядрах Intel FPGA, уключаючы параметры, генерацыю, мадэрнізацыю і мадэляванне IP-ядраў.
· Стварэнне незалежных ад версіі сцэнарыяў мадэлявання IP і Qsys Стварэнне сцэнарыяў мадэлявання, якія не патрабуюць ручнога абнаўлення праграмнага забеспячэння або абнаўлення версіі IP.
· Рэкамендацыі па перадавой практыцы кіравання праектамі для эфектыўнага кіравання і пераноснасці вашага праекта і IP files.
· Архівы дакументаў Кіраўніцтва карыстальніка па ядрах Integer Arithmetic IP на старонцы 98 Дае спіс кіраўніцтваў для папярэдніх версій ядраў Integer Arithmetic IP.

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 6

Адправіць водгук

683490 | 2020.10.05 Адправіць водгук

2. LPM_COUNTER (Лічыльнік) IP Core

Малюнак 1.

Ядро LPM_COUNTER IP - гэта двайковы лічыльнік, які стварае лічыльнікі ўверх, уніз і ўверх і ўніз лічыльнікі з выхадамі шырынёй да 256 біт.

На наступным малюнку паказаны парты для IP-ядра LPM_COUNTER.

LPM_COUNTER парты

LPM_COUNTER

ssclr sload sset data []

д []

уверх-уніз

каут

aclr aload aset

clk_en cnt_en cin
наст

2.1. Асаблівасці
Ядро IP LPM_COUNTER прапануе наступныя функцыі: · Стварае лічыльнікі ўверх, уніз і ўверх/уніз · Стварае наступныя тыпы лічыльнікаў:
- Звычайны двайковы - лічыльнік павялічваецца, пачынаючы з нуля, або памяншаецца, пачынаючы з 255
— Модуль – лічыльнік павялічваецца або памяншаецца ад значэння модуля, вызначанага карыстальнікам, і паўтараецца
· Падтрымка дадатковых сінхронных уваходных партоў ачысткі, загрузкі і наладжвання · Падтрымка дадатковых асінхронных уваходных партоў ачысткі, загрузкі і наладжвання · Падтрымка дадатковых партоў уключэння падліку і ўключэння гадзінніка · Падтрымка дадатковых партоў для ўводу і вывазу

ISO 9001:2015 зарэгістраваны

2. LPM_COUNTER (Лічыльнік) IP Core
683490 | 2020.10.05
2.2. Прататып Verilog HDL
Наступны прататып Verilog HDL знаходзіцца ў Verilog Design File (.v) lpm.v у каталог эдасінтэзу.
модуль lpm_counter (q, data, clock, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq); параметр lpm_type = “lpm_counter”; параметр lpm_width = 1; параметр lpm_modulus = 0; параметр lpm_direction = “НЕВЫКАРЫСТАНЫ”; параметр lpm_avalue = “НЕ ВЫКАРЫСТАНЫ”; параметр lpm_svalue = “НЕВЫКАРЫСТАНЫ”; параметр lpm_pvalue = “НЕ ВЫКАРЫСТАНЫ”; параметр lpm_port_updown = “PORT_CONNECTIVITY”; параметр lpm_hint = “НЕ ВЫКАРЫСТАНЫ”; выхад [lpm_width-1:0] q; выхад cout; выхад [15:0] экв; увод cin; увод [lpm_width-1:0] даныя; уваходны такт, clk_en, cnt_en, уверх уніз; увод aset, aclr, aload; увод sset, sclr, sload; канцавы модуль
2.3. Дэкларацыя кампанентаў VHDL
Дэкларацыя кампанента VHDL знаходзіцца ў VHDL Design File (.vhd) LPM_PACK.vhd у каталог librariesvhdllpm.
кампанент LPM_COUNTER агульны ( LPM_WIDTH : натуральны; LPM_MODULUS : натуральны := 0; LPM_DIRECTION : радок := “НЕВЫКАРЫСТАНЫ”; LPM_AVALUE : радок := “НЕВЫКАРЫСТАНЫ”; LPM_SVALUE : радок := “НЕВЫКАРЫСТАНЫ”; LPM_PORT_UPDOWN : радок := “ПАРТ_ПАДКЛЮЧЭННЕ” ; LPM_PVALUE : радок := “НЕВЫКАРЫСТАНЫ”; порт (DATA: у std_logic_vector(LPM_WIDTH-1 downto 0):= (ІНШЫЯ =>
'0'); ГАДЗІННІК: у std_logic; CLK_EN : у std_logic := '1'; CNT_EN : у std_logic := '1'; УВЕРХ: у std_logic:= '1'; SLOAD: у std_logic:= '0'; SSET: у std_logic:= '0'; SCLR : у std_logic := '0'; ALOAD : у std_logic := '0'; ASET: у std_logic:= '0'; ACLR: у std_logic:= '0'; CIN: у std_logic:= '1'; COUT : выхад std_logic := '0'; Q: выхад std_logic_vector(LPM_WIDTH-1 downto 0); EQ: выхад std_logic_vector(15 downto 0));
канцавы кампанент;

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 8

Адправіць водгук

2. LPM_COUNTER (Лічыльнік) IP Core 683490 | 2020.10.05

2.4. Дэкларацыя VHDL LIBRARY_USE
Дэкларацыя VHDL LIBRARY-USE не патрабуецца, калі вы выкарыстоўваеце дэкларацыю кампанентаў VHDL.
БІБЛІЯТЭКА лпм; ВЫКАРЫСТАННЕ lpm.lpm_components.all;

2.5. Парты

У наступных табліцах пералічаны ўваходныя і выходныя парты для ядра IP LPM_COUNTER.

Табліца 2.

LPM_COUNTER Уваходныя парты

Назва порта

абавязковы

Апісанне

дадзеныя[]

няма

Паралельны ўвод даных у лічыльнік. Памер ўваходнага порта залежыць ад значэння параметра LPM_WIDTH.

гадзіннік

так

Уваход тактавага сігналу з станоўчым фронтам.

clk_en

няма

Гадзіннік дазваляе ўводзіць усе сінхронныя дзеянні. Калі апусціць, значэнне па змаўчанні роўна 1.

cnt_en

няма

Count уключыць увод, каб адключыць падлік, калі заяўлены нізкі ўзровень без уплыву на sload, sset або sclr. Калі апусціць, значэнне па змаўчанні роўна 1.

уверх-уніз

няма

Кантралюе кірунак адліку. Пры высокім узроўні (1) кірунак адліку ідзе ўверх, а пры нізкім узроўні (0) - уніз. Калі выкарыстоўваецца параметр LPM_DIRECTION, уверх-уніз порт не можа быць падлучаны. Калі LPM_DIRECTION не выкарыстоўваецца, верхні порт неабавязковы. Калі прапушчана, значэнне па змаўчанні роўна (1).

цын

няма

Перанос да малодшага разраду. Для лічыльнікаў уверх паводзіны ўваходу cin

ідэнтычныя паводзінам уводу cnt_en. Калі апусціць, значэнне па змаўчанні роўна 1

(VCC).

аклр

няма

Асінхронны чысты ўвод. Калі і aset, і aclr выкарыстоўваюцца і сцвярджаюцца, aclr перавызначае aset. Калі апусціць, значэнне па змаўчанні роўна 0 (адключана).

асэт

няма

Асінхронны ўвод набору. Вызначае выхады q[] як усе 1 або да значэння, вызначанага параметрам LPM_AVALUE. Калі абодва парты aset і aclr выкарыстоўваюцца і заяўлены, значэнне порта aclr пераважвае значэнне порта aset. Калі прапушчана, значэнне па змаўчанні роўна 0, выключана.

нагрузка

няма

Увод асінхроннай загрузкі, які асінхронна загружае лічыльнік са значэннем на ўваходных даных. Калі выкарыстоўваецца порт загрузкі, порт дадзеных [] павінен быць падлучаны. Калі прапушчана, значэнне па змаўчанні роўна 0, выключана.

SCLR

няма

Увод сінхроннай ачысткі, які ачышчае лічыльнік на наступным актыўным фронты тактавай частоты. Калі абодва парты sset і sclr выкарыстоўваюцца і заяўлены, значэнне порта sclr пераважвае значэнне порта sset. Калі прапушчана, значэнне па змаўчанні роўна 0, выключана.

ссет

няма

Увод сінхроннага набору, які ўстанаўлівае лічыльнік на наступны актыўны фронт тактавай частоты. Задае значэнне выхадных паказчыкаў q як усе 1 або да значэння, вызначанага параметрам LPM_SVALUE. Калі абодва парты sset і sclr выкарыстоўваюцца і заяўлены,
значэнне порта sclr перавызначае значэнне порта sset. Калі апусціць, значэнне па змаўчанні роўна 0 (адключана).

загружаць

няма

Увод сінхроннай нагрузкі, які загружае лічыльнік данымі [] на наступным актыўным фрэндзе тактавай частоты. Калі выкарыстоўваецца порт sload, порт data[] павінен быць падлучаны. Калі апусціць, значэнне па змаўчанні роўна 0 (адключана).

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 9

2. LPM_COUNTER (Лічыльнік) IP Core 683490 | 2020.10.05

Табліца 3.

Выходныя парты LPM_COUNTER

Назва порта

абавязковы

Апісанне

д []

няма

Вывад дадзеных з лічыльніка. Памер выхаднога порта залежыць ад

Значэнне параметра LPM_WIDTH. Альбо q[], альбо хаця б адзін з партоў eq[15..0].

павінен быць падлучаны.

экв[15..0]

няма

Вывад дэкадавання лічыльніка. Порт eq[15..0] недаступны ў рэдактары параметраў, таму што параметр падтрымлівае толькі AHDL.
Павінен быць падлучаны порт q[] або eq[]. Можна выкарыстоўваць да партоў c eq (0 <= c <= 15). Дэкадуюцца толькі 16 самых нізкіх значэнняў. Калі значэнне падліку роўна c, выхад eqc заяўлены як высокі (1). Напрыкладample, калі лік роўны 0, eq0 = 1, калі лік роўны 1, eq1 = 1, а калі лік роўны 15, eq 15 = 1. Дэкадзіраваны выхад для значэнняў падліку 16 і больш патрабуе знешняга дэкадавання. Выхады eq[15..0] з'яўляюцца асінхроннымі з выхадам q[].

каут

няма

Выносны порт біта MSB лічыльніка. Яго можна выкарыстоўваць для падлучэння да іншага лічыльніка, каб стварыць лічыльнік большага памеру.

2.6. Параметры

У наступнай табліцы пералічаны параметры для ядра LPM_COUNTER IP.

Табліца 4.

Параметры LPM_COUNTER

Імя параметра

Тып

LPM_WIDTH

Цэлы лік

LPM_DIRECTION

радок

LPM_MODULUS LPM_AVALUE

Цэлы лік
Цэлы/радок

LPM_SVALUE LPM_HINT

Цэлы/радок
радок

LPM_TYPE

радок

Абавязкова Так Не Не Не
не не
няма

Апісанне
Задае шырыню партоў data[] і q[], калі яны выкарыстоўваюцца.
Значэнні UP, DOWN і UNUSED. Калі выкарыстоўваецца параметр LPM_DIRECTION, уверх-уніз порт не можа быць падлучаны. Калі порт уверх-уніз не падключаны, значэнне параметра LPM_DIRECTION па змаўчанні роўна UP.
Максімальная колькасць, плюс адзін. Колькасць унікальных станаў у цыкле лічыльніка. Калі значэнне нагрузкі большае за параметр LPM_MODULUS, паводзіны лічыльніка не вызначаюцца.
Пастаяннае значэнне, якое загружаецца, калі асет заяўлены як высокі. Калі ўказанае значэнне большае або роўнае , паводзіны лічыльніка - гэта нявызначаны (X) лагічны ўзровень, дзе гэта LPM_MODULUS, калі ёсць, або 2 ^ LPM_WIDTH. Intel рэкамендуе ўказваць гэтае значэнне як дзесятковы лік для схем AHDL.
Пастаяннае значэнне, якое загружаецца па нарастаючаму фронту тактавага порта, калі порт sset усталяваны на высокім узроўні. Intel рэкамендуе ўказваць гэтае значэнне як дзесятковы лік для схем AHDL.
Калі вы ствараеце асобнік функцыянавання бібліятэкі параметрізаваных модуляў (LPM) у дызайне VHDL File (.vhd), вы павінны выкарыстоўваць параметр LPM_HINT, каб задаць спецыфічны для Intel параметр. Напрыкладample: LPM_HINT = “CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = YES”
Значэнне па змаўчанні - UNUSED.
Ідэнтыфікуе імя аб'екта бібліятэкі параметрізаваных модуляў (LPM) у дызайне VHDL files.
працяг...

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 10

Адправіць водгук

2. LPM_COUNTER (Лічыльнік) IP Core 683490 | 2020.10.05

Імя параметра INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Тып String String
радок
радок

Абавязкова Не Не
няма
няма

Апісанне
Гэты параметр выкарыстоўваецца для мадэлявання і мадэлявання паводзін. Гэты параметр выкарыстоўваецца для мадэлявання і мадэлявання паводзін. Рэдактар параметраў разлічвае значэнне гэтага параметра.
Спецыфічны для Intel параметр. Вы павінны выкарыстоўваць параметр LPM_HINT, каб задаць параметр CARRY_CNT_EN у дызайне VHDL fileс. Значэнні: SMART, ON, OFF і UNUSED. Уключае функцыю LPM_COUNTER для распаўсюджвання сігналу cnt_en праз ланцужок пераносу. У некаторых выпадках налада параметру CARRY_CNT_EN можа нязначна паўплываць на хуткасць, таму вы можаце адключыць яе. Значэнне па змаўчанні - SMART, якое забяспечвае найлепшы кампраміс паміж памерам і хуткасцю.
Спецыфічны для Intel параметр. Вы павінны выкарыстоўваць параметр LPM_HINT, каб задаць параметр LABWIDE_SCLR у дызайне VHDL fileс. Значэнні ON, OFF або UNUSED. Значэнне па змаўчанні - ON. Дазваляе адключыць выкарыстанне функцыі LABwide sclr, якая сустракаецца ў састарэлых сем'ях прылад. Адключэнне гэтай опцыі павялічвае шанцы поўнага выкарыстання часткова запоўненых LAB і, такім чынам, можа дазволіць больш высокую шчыльнасць логікі, калі SCLR не прымяняецца да поўнай LAB. Гэты параметр даступны для зваротнай сумяшчальнасці, і Intel рэкамендуе вам не выкарыстоўваць гэты параметр.
Вызначае выкарыстанне ўваходнага порта ўверх і ўніз. Калі апусціць, значэнне па змаўчанні - PORT_CONNECTIVITY. Калі значэнне порта ўсталявана ў PORT_USED, порт разглядаецца як выкарыстаны. Калі значэнне порта ўсталявана ў PORT_UNUSED, порт разглядаецца як невыкарыстоўваемы. Калі значэнне порта ўстаноўлена ў PORT_CONNECTIVITY, выкарыстанне порта вызначаецца шляхам праверкі падключэння да порта.

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 11

683490 | 2020.10.05 Адправіць водгук

3. LPM_DIVIDE (падзельнік) Intel FPGA IP Core

Малюнак 2.

Ядро LPM_DIVIDE Intel FPGA IP рэалізуе дзельнік для дзялення ўваходнага значэння лічніка на ўваходнае значэнне назоўніка для атрымання частнага і астатку.

На наступным малюнку паказаны парты для ядра IP LPM_DIVIDE.

Парты LPM_DIVIDE

LPM_DIVIDE

нумар[] дэном[] гадзіннік

каэфіцыент[] застаецца[]

clken aclr

наст

3.1. Асаблівасці
Ядро IP LPM_DIVIDE прапануе наступныя магчымасці: · Стварае дзельнік, які дзеліць уваходнае значэнне лічніка на уваходнае значэнне назоўніка
значэнне для атрымання дзелі і астатку. · Падтрымлівае шырыню дадзеных 1 біт. · Падтрымка фармату прадстаўлення дадзеных са знакам і без знака для лічніка
і значэння назоўніка. · Падтрымка аптымізацыі вобласці або хуткасці. · Дае магчымасць задаць дадатны вывад астатку. · Падтрымка канвеернай канфігураванай затрымкі вываду. · Падтрымка дадатковых асінхронных партоў ачысткі і ўключэння гадзінніка.

3.2. Прататып Verilog HDL
Наступны прататып Verilog HDL знаходзіцца ў Verilog Design File (.v) lpm.v у каталог эдасінтэзу.
модуль lpm_divide (частка, рэшта, лік, дэном, гадзіннік, clken, aclr); параметр lpm_type = “lpm_divide”; параметр lpm_widthn = 1; параметр lpm_widthd = 1; параметр lpm_nrepresentation = “БЕЗ ПОДПІСУ”; параметр lpm_drepresentation = “БЕЗ ПОДПІСУ”; параметр lpm_remainderpositive = “TRUE”; параметр lpm_pipeline = 0;

ISO 9001:2015 зарэгістраваны

3. LPM_DIVIDE (падзельнік) Intel FPGA IP Core 683490 | 2020.10.05

параметр lpm_hint = “НЕ ВЫКАРЫСТАНЫ”; ўваходныя гадзіны; увод clken; увод aclr; увод [lpm_widthn-1:0] лік; увод [lpm_widthd-1:0] denom; выхад [lpm_widthn-1:0] каэфіцыент; выхад [lpm_widthd-1:0] застаецца; канцавы модуль

3.3. Дэкларацыя кампанентаў VHDL
Дэкларацыя кампанента VHDL знаходзіцца ў VHDL Design File (.vhd) LPM_PACK.vhd у каталог librariesvhdllpm.
агульны кампанент LPM_DIVIDE (LPM_WIDTHN : натуральны; LPM_WIDTHD : натуральны;
LPM_NREPRESENTATION : радок := “UNSIGNED”; LPM_DREPRESENTATION : радок := “UNSIGNED”; LPM_PIPELINE : натуральны := 0; LPM_TYPE : радок := L_DIVIDE; LPM_HINT : string := “UNUSED”); порт (NUMER: у std_logic_vector(LPM_WIDTHN-1 downto 0); DENOM: у std_logic_vector(LPM_WIDTHD-1 downto 0); ACLR: у std_logic:= '0'; CLOCK: у std_logic:= '0'; CLKEN: у std_logic := '1'; out std_logic_vector(LPM_WIDTHN-1 downto 0) REMAIN: out std_widthd-1 downto 0)); канцавы кампанент;

3.4. Дэкларацыя VHDL LIBRARY_USE
Дэкларацыя VHDL LIBRARY-USE не патрабуецца, калі вы выкарыстоўваеце дэкларацыю кампанентаў VHDL.
БІБЛІЯТЭКА лпм; ВЫКАРЫСТАННЕ lpm.lpm_components.all;

3.5. Парты

У наступных табліцах пералічаны ўваходныя і выходныя парты для ядра IP LPM_DIVIDE.

Табліца 5.

Уваходныя парты LPM_DIVIDE

Назва порта

абавязковы

лічба[]

так

дэном[]

так

Апісанне
Увод даных нумератар. Памер ўваходнага порта залежыць ад значэння параметру LPM_WIDTHN.
Увод даных назоўніка. Памер ўваходнага порта залежыць ад значэння параметра LPM_WIDTHD.
працяг...

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 13

3. LPM_DIVIDE (падзельнік) Intel FPGA IP Core 683490 | 2020.10.05

Назва порта гадзіннік clken
аклр

Абавязкова Не Не
няма

Апісанне
Тактавы ўваход для канвеернага выкарыстання. Для значэнняў LPM_PIPELINE, адрозных ад 0 (па змаўчанні), порт тактавага сігналу павінен быць уключаны.
Гадзіннік дазваляе канвеернае выкарыстанне. Калі порт clken усталяваны на высокім узроўні, адбываецца аперацыя дзялення. Калі сігнал нізкі, ніякіх дзеянняў не адбываецца. Калі апусціць, значэнне па змаўчанні роўна 1.
Асінхронны ачышчальны порт, які выкарыстоўваецца ў любы час для скіду канвеера да ўсіх «0» асінхронна да тактавага ўваходу.

Табліца 6.

Выходныя парты LPM_DIVIDE

Назва порта

абавязковы

Апісанне

каэфіцыент[]

так

Вывад дадзеных. Памер выхаднога порта залежыць ад LPM_WIDTHN

значэнне параметра.

заставацца []

так

Вывад дадзеных. Памер выхаднога порта залежыць ад LPM_WIDTHD

значэнне параметра.

3.6. Параметры

У наступнай табліцы пералічаны параметры для IP-ядра LPM_DIVIDE Intel FPGA.

Імя параметра

Тып

абавязковы

Апісанне

LPM_WIDTHN

Цэлы лік

так

Задае шырыню numer[] і

каэфіцыент [] парты. Значэнні ад 1 да 64.

LPM_WIDTHD

Цэлы лік

так

Задае шырыню denom[] і

заставацца [] парты. Значэнні ад 1 да 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

Радок Радок

няма

Знакавае ўяўленне ўваходнага лічніка.

Значэнні SIGNED і UNSIGNED. Калі гэта

параметр усталяваны ў SIGNED, дзельнік

інтэрпрэтуе ўвод numer[] як знак два

дапаўняць.

няма

Знакавае прадстаўленне ўводу назоўніка.

Значэнні SIGNED і UNSIGNED. Калі гэта

параметр усталяваны ў SIGNED, дзельнік

інтэрпрэтуе ўваходныя дадзеныя denom[] як знакавыя два

дапаўняць.

LPM_TYPE

радок

няма

Ідэнтыфікуе бібліятэку параметрізаваных

імя модуляў (LPM) у дызайне VHDL

files (.vhd).

LPM_HINT

радок

няма

Калі вы ствараеце асобнік бібліятэкі

параметрызаваныя модулі (LPM) функцыянуюць у a

Дызайн VHDL File (.vhd), вы павінны выкарыстоўваць

Параметр LPM_HINT для ўказання Intel-

канкрэтны параметр. Напрыкладample: LPM_HINT

= “ПАМЕР_ланцуга = 8,

ONE_INPUT_IS_CONSTANT = YES” The

значэнне па змаўчанні UNUSED.

LPM_REMAINDERPOSITIVE

радок

няма

Спецыфічны для Intel параметр. Вы павінны выкарыстоўваць

Параметр LPM_HINT для ўказання

Параметр LPM_REMAINDERPOSITIVE у

Дызайн VHDL fileс. Значэнні TRUE або FALSE.

Калі гэты параметр усталяваны ў TRUE, то

значэнне порта remain[] павінна быць большым

працяг...

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 14

Адправіць водгук

3. LPM_DIVIDE (падзельнік) Intel FPGA IP Core 683490 | 2020.10.05

Імя параметра

Тып

MAXIMIZE_SPEED

Цэлы лік

LPM_PIPELINE

Цэлы лік

INTENDED_DEVICE_FAMILY SKIP_BITS

Радок цэлага

Абавязковы нумар
Не Не Не

Апісанне
чым або роўны нулю. Калі гэты параметр усталяваны ў TRUE, то значэнне порта remain[] роўна нулю, або значэнне мае той жа знак, станоўчы або адмоўны, што і значэнне порта numer. Каб паменшыць плошчу і павысіць хуткасць, Intel рэкамендуе ўсталяваць для гэтага параметра TRUE ў аперацыях, дзе рэшта павінна быць дадатнай або дзе рэшта не важная.
Спецыфічны для Intel параметр. Вы павінны выкарыстоўваць параметр LPM_HINT, каб задаць параметр MAXIMIZE_SPEED у дызайне VHDL fileс. Значэнні [0..9]. Пры выкарыстанні праграмнае забеспячэнне Intel Quartus Prime спрабуе аптымізаваць пэўны асобнік функцыі LPM_DIVIDE для хуткасці, а не для маршрутызацыі, і адмяняе налады лагічнага параметра Optimization Technique. Калі MAXIMIZE_SPEED не выкарыстоўваецца, замест яго выкарыстоўваецца значэнне параметра Optimization Technique. Калі значэнне MAXIMIZE_SPEED роўна 6 або вышэй, кампілятар аптымізуе ядро LPM_DIVIDE IP для больш высокай хуткасці з дапамогай ланцугоў пераносу; калі значэнне роўна 5 або менш, кампілятар рэалізуе праект без ланцугоў пераносу.
Задае колькасць тактавых цыклаў затрымкі, звязаных з выхадамі падзелу[] і рэшты[]. Нулявое значэнне (0) паказвае, што затрымкі не існуе і што ствараецца чыста камбінацыйная функцыя. Калі апусціць, значэнне па змаўчанні роўна 0 (неканвеерная). Вы не можаце ўказаць значэнне для параметра LPM_PIPELINE, якое перавышае LPM_WIDTHN.
Гэты параметр выкарыстоўваецца для мадэлявання і мадэлявання паводзін. Рэдактар параметраў разлічвае значэнне гэтага параметра.
Дазваляе больш эфектыўнае дробавае дзяленне бітаў для аптымізацыі логікі на вядучых бітах шляхам прадастаўлення колькасці вядучых GND ядру LPM_DIVIDE IP. Укажыце колькасць вядучых GND на выхадзе дзельнага да гэтага параметру.

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 15

683490 | 2020.10.05 Адправіць водгук

4. Ядро IP LPM_MULT (множнік).

Малюнак 3.

Ядро LPM_MULT IP рэалізуе множнік для множання двух ўваходных значэнняў даных для атрымання прадукту ў якасці выхаду.

На наступным малюнку паказаны парты для ядра IP LPM_MULT.

LPM_Mult Ports

LPM_MULT тактавыя дадзеныяa[] вынік[] datab[] aclr/sclr clken
наст

Звязаная інфармацыя Функцыі на старонцы 71

4.1. Асаблівасці
Ядро LPM_MULT IP прапануе наступныя магчымасці: · Стварае множнік, які памнажае два ўваходныя значэнні даных · Падтрымлівае шырыню даных 1 біт · Падтрымлівае фармат прадстаўлення даных са знакам і без знака · Падтрымлівае аптымізацыю вобласці або хуткасці · Падтрымлівае канвеерную перадачу з наладжванай затрымкай вываду · Забяспечвае варыянт для рэалізацыі ў спецыяльнай лічбавай апрацоўцы сігналу (DSP)
блокавыя схемы або лагічныя элементы (LE) Заўвага: пры стварэнні множнікаў, большых за памер, які падтрымліваецца зыходна, можа/
будзе ўплыў на прадукцыйнасць у выніку каскаднага размяшчэння блокаў DSP. · Падтрымка дадатковай асінхроннай ачысткі і ўваходных партоў уключэння тактавага сігналу · Падтрымка дадатковай сінхроннай ачысткі для прылад Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX

ISO 9001:2015 зарэгістраваны

4. LPM_MULT (Множнік) Ядро IP 683490 | 2020.10.05
4.2. Прататып Verilog HDL
Наступны прататып Verilog HDL знаходзіцца ў Verilog Design File (.v) lpm.v у каталог эдасінтэзу.
модуль lpm_mult ( вынік, dataa, datab, sum, clock, clken, aclr ) параметр lpm_type = “lpm_mult”; параметр lpm_widtha = 1; параметр lpm_widthb = 1; параметр lpm_widths = 1; параметр lpm_widthp = 1; параметр lpm_representation = “БЕЗ ПОДПІСУ”; параметр lpm_pipeline = 0; параметр lpm_hint = “НЕ ВЫКАРЫСТАНЫ”; ўваходныя гадзіны; увод clken; увод aclr; увод [lpm_widtha-1:0] даныя; увод [lpm_widthb-1:0] datab; увод [lpm_widths-1:0] сума; выхад [lpm_widthp-1:0] вынік; канцавы модуль
4.3. Дэкларацыя кампанентаў VHDL
Дэкларацыя кампанента VHDL знаходзіцца ў VHDL Design File (.vhd) LPM_PACK.vhd у каталог librariesvhdllpm.
кампанент LPM_MULT агульны ( LPM_WIDTHA : натуральны; LPM_WIDTHB : натуральны; LPM_WIDTHS : натуральны := 1; LPM_WIDTHP : натуральны;
LPM_REPRESENTATION : радок := “UNSIGNED”; LPM_PIPELINE : натуральны := 0; LPM_TYPE: радок := L_MULT; LPM_HINT : string := “UNUSED”); порт (DATAA: у std_logic_vector(LPM_WIDTHA-1 downto 0); DATAB: у std_logic_vector(LPM_WIDTHB-1 downto 0); ACLR: у std_logic:= '0'; CLOCK: у std_logic:= '0'; CLKEN: у std_logic := '1'; in std_logic_vector(LPM_WIDTHS-1 downto 0) := (OTHERS => '0': out std_logic_vector(LPM_WIDTHP-1 downto 0)); канцавы кампанент;
4.4. Дэкларацыя VHDL LIBRARY_USE
Дэкларацыя VHDL LIBRARY-USE не патрабуецца, калі вы выкарыстоўваеце дэкларацыю кампанентаў VHDL.
БІБЛІЯТЭКА лпм; ВЫКАРЫСТАННЕ lpm.lpm_components.all;

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 17

4. LPM_MULT (Множнік) Ядро IP 683490 | 2020.10.05

4.5. Сігналы

Табліца 7.

Уваходныя сігналы LPM_MULT

Назва сігналу

абавязковы

Апісанне

дадзеныя[]

так

Увод дадзеных.

Для прылад Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX памер уваходнага сігналу залежыць ад значэння параметра шырыні Dataa.

Для старых прылад і прылад Intel Cyclone 10 LP памер уваходнага сігналу залежыць ад значэння параметра LPM_WIDTHA.

datab[]

так

Увод дадзеных.

Для прылад Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX памер уваходнага сігналу залежыць ад значэння параметра шырыні Datab.

Для старых прылад і прылад Intel Cyclone 10 LP памер уваходнага сігналу залежыць

на значэнне параметра LPM_WIDTHB.

гадзіннік

няма

Тактавы ўваход для канвеернага выкарыстання.

Для старых прылад і прылад Intel Cyclone 10 LP тактавы сігнал павінен быць уключаны для значэнняў LPM_PIPELINE, адрозных ад 0 (па змаўчанні).

Для прылад Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX тактавы сігнал павінен быць уключаны, калі значэнне Latency адрозніваецца ад 1 (па змаўчанні).

клкен

няма

Уключэнне гадзінніка для канвеернага выкарыстання. Калі сігнал clken зацверджаны высокім, то

адбываецца аперацыя складальніка/аднімальніка. Калі сігнал нізкі, ніякіх дзеянняў

адбываецца. Калі апусціць, значэнне па змаўчанні роўна 1.

aclr sclr

няма

Асінхронны чысты сігнал, які выкарыстоўваецца ў любы час для скіду канвеера на ўсе 0,

асінхронна з тактавым сігналам. Канвеер ініцыялізуецца нявызначаным (X)

лагічны ўзровень. Выхады ўяўляюць сабой стабільнае, але ненулявое значэнне.

няма

Сінхронны сігнал ачысткі, які выкарыстоўваецца ў любы час для скіду канвеера на ўсе 0,

сінхронна з тактавым сігналам. Канвеер ініцыялізуецца нявызначаным (X)

лагічны ўзровень. Выхады ўяўляюць сабой стабільнае, але ненулявое значэнне.

Табліца 8.

LPM_MULT Выхадныя сігналы

Назва сігналу

абавязковы

Апісанне

вынік[]

так

Вывад дадзеных.

Для старых прылад і прылад Intel Cyclone 10 LP памер выхаднога сігналу залежыць ад значэння параметру LPM_WIDTHP. Калі LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) або (LPM_WIDTHA + LPM_WIDTHS), прысутнічаюць толькі LPM_WIDTHP MSB.

Для Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX памер выхадных сігналаў залежыць ад параметра Result width.

4.6. Параметры для прылад Stratix V, Arria V, Cyclone V і Intel Cyclone 10 LP

4.6.1. Укладка Агульныя

Табліца 9.

Укладка Агульныя

Параметр

Каштоўнасць

Канфігурацыя множніка

Памножце ўвод "dataa" на ўвод "datab".

Значэнне па змаўчанні

Апісанне

Памножце ўвод "dataa" на ўвод "datab".

Выберыце патрэбную канфігурацыю для множніка.
працяг...

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 18

Адправіць водгук

4. LPM_MULT (Множнік) Ядро IP 683490 | 2020.10.05

Параметр
Наколькі шырокім павінен быць увод "dataa"? Якой шырыні павінен быць увод "datab"? Як павінна быць вызначана шырыня вываду «вынік»? Абмежаваць шырыню

Каштоўнасць
Памножыць увод "dataa" сам на сябе (аперацыя ўзвядзення ў квадрат)
1-256 біт

Значэнне па змаўчанні

Апісанне

8 біт

Укажыце шырыню порта dataa[].

1-256 біт

8 біт

Укажыце шырыню порта datab[].

Аўтаматычна разлічыць шырыню Абмежаваць шырыню
1-512 біт

Аўтаматычна разлічыць шырыню

Выберыце патрэбны метад для вызначэння шырыні порта вынік [].

16 біт

Укажыце шырыню порта result[].
Гэта значэнне будзе дзейнічаць толькі ў тым выпадку, калі вы выберыце «Абмежаваць шырыню» ў параметры «Тып».

4.6.2. Агульныя 2 Tab

Табліца 10. Агульныя 2 табл

Параметр

Каштоўнасць

Увод даных

Ці мае шына ўводу «datab» пастаяннае значэнне?

Не Так

Тып множання

Які тып

Без подпісу

множанне вы хочаце? Падпісаў

Рэалізацыя

Якую рэалізацыю множніка трэба выкарыстоўваць?

Выкарыстоўвайце рэалізацыю па змаўчанні
Выкарыстоўвайце спецыяльную схему множніка (даступна не для ўсіх сем'яў)
Выкарыстоўвайце лагічныя элементы

Значэнне па змаўчанні

Апісанне

няма

Выберыце Так, каб задаць пастаяннае значэнне

шына ўводу datab, калі такая маецца.

Без подпісу

Укажыце фармат прадстаўлення для ўваходных дадзеных dataa[] і datab[].

Выкарыстоўвайце рэалізацыю па змаўчанні

Выберыце патрэбны метад для вызначэння шырыні порта вынік [].

4.6.3. Канвеерная ўкладка

Табліца 11. Табл

Параметр

Вы хочаце канвеераваць No

функцыя?

так

Каштоўнасць

Стварыце "aclr"

—

асінхронны чысты порт

Значэнне па змаўчанні

Апісанне

няма

Выберыце "Так", каб уключыць рэгістрацыю канвеера

вывад множніка і ўкажыце патрэбны

затрымка выхаду ў тактавым цыкле. Уключэнне

канвеерны рэгістр дадае дадатковую затрымку ў

выхад.

Не адзначана

Выберыце гэты параметр, каб дазволіць порту aclr выкарыстоўваць асінхронную ачыстку для рэестра канвеера.
працяг...

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 19

4. LPM_MULT (Множнік) Ядро IP 683490 | 2020.10.05

Параметр
Стварыце гадзіннік з уключэннем "clken".
Аптымізацыя
Які тып аптымізацыі вы хочаце?

Значэнне -
Зона хуткасці па змаўчанні

Значэнне па змаўчанні

Апісанне

Не адзначана

Вызначае актыўнае ўключэнне высокай тактавай частоты для тактавага порта рэестра канвеера

Па змаўчанні

Пакажыце жаданую аптымізацыю для ядра IP.
Выберыце «Па змаўчанні», каб дазволіць праграмнаму забеспячэнню Intel Quartus Prime вызначыць найлепшую аптымізацыю для ядра IP.

4.7. Параметры для прылад Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX

4.7.1. Укладка Агульныя

Табліца 12. Табл

Параметр

Каштоўнасць

Значэнне па змаўчанні

Апісанне

Тып канфігурацыі множніка
Шырыня порта дадзеных

Памножце ўвод "dataa" на ўвод "datab".
Памножыць увод "dataa" сам на сябе (аперацыя ўзвядзення ў квадрат)

Памножце ўвод "dataa" на ўвод "datab".

Выберыце патрэбную канфігурацыю для множніка.

Шырыня дадзеных

1-256 біт

8 біт

Укажыце шырыню порта dataa[].

Шырыня Datab

1-256 біт

8 біт

Укажыце шырыню порта datab[].

Як павінна быць вызначана шырыня вываду «вынік»?

Тып

Аўтаматычны разлік шырыні
Абмежаваць шырыню

Аўтаматычна разлічыць шырыню

Выберыце патрэбны метад для вызначэння шырыні порта вынік [].

Каштоўнасць

1-512 біт

16 біт

Шырыня выніку

1-512 біт

—

Адлюстроўвае эфектыўную шырыню порта result[].

4.7.2. Агульныя 2 Tab

Табліца 13. Агульныя 2 табл

Параметр

Увод даных

Ці мае шына ўводу «datab» пастаяннае значэнне?

Не Так

Каштоўнасць

Значэнне па змаўчанні

Апісанне

няма

Выберыце Так, каб задаць пастаяннае значэнне

шына ўводу datab, калі такая маецца.

працяг...

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 20

Адправіць водгук

4. LPM_MULT (Множнік) Ядро IP 683490 | 2020.10.05

Параметр

Каштоўнасць

Любое значэнне большае за 0

Тып множання

Які тып

Без подпісу

множанне вы хочаце? Падпісаў

Стыль рэалізацыі

Якую рэалізацыю множніка трэба выкарыстоўваць?

Выкарыстоўвайце рэалізацыю па змаўчанні
Выкарыстоўвайце спецыяльныя схемы множніка
Выкарыстоўвайце лагічныя элементы

Значэнне па змаўчанні

Апісанне

Укажыце пастаяннае значэнне порта datab[].

Без подпісу

Укажыце фармат прадстаўлення для ўваходных дадзеных dataa[] і datab[].

Выкарыстоўвайце рэалізацыю па змаўчанні

Выберыце патрэбны метад для вызначэння шырыні порта вынік [].

4.7.3. Канвеерная разводка

Табліца 14. Табл

Параметр

Каштоўнасць

Вы хочаце канвеерыраваць функцыю?

Трубаправод

Не Так

Тып сігналу ачысткі затрымкі

Любое значэнне большае за 0.
НЯМА ACLR SCLR

Стварыце гадзіннік «clken».

—

уключыць гадзіннік

Які тып аптымізацыі вы хочаце?

Тып

Зона хуткасці па змаўчанні

Значэнне па змаўчанні

Апісанне

№ 1 НІЯКІ
—

Выберыце "Так", каб уключыць рэгістр канвеера на выхад множніка. Уключэнне рэгістра канвеера дадае дадатковую затрымку да вываду.
Укажыце жаданую затрымку вываду ў тактавым цыкле.
Укажыце тып скіду для рэестра канвеера. Выберыце НІЯКІ, калі вы не выкарыстоўваеце рэестр канвеера. Выберыце ACLR, каб выкарыстоўваць асінхронную ачыстку для рэестра канвеера. Гэта створыць порт ACLR. Выберыце SCLR, каб выкарыстоўваць сінхронную ачыстку для канвеернага рэгістра. Гэта створыць порт SCLR.
Вызначае актыўнае ўключэнне высокай тактавай частоты для тактавага порта рэестра канвеера

Па змаўчанні

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 21

683490 | 2020.10.05 Адправіць водгук

5. LPM_ADD_SUB (суматар/аднімач)

Малюнак 4.

Ядро LPM_ADD_SUB IP дазваляе рэалізаваць суматар або адніманне для складання або аднімання набораў даных для атрымання вываду, які змяшчае суму або рознасць уваходных значэнняў.

На наступным малюнку паказаны парты для IP-ядра LPM_ADD_SUB.

Парты LPM_ADD_SUB

LPM_ADD_SUB add_sub cin

дадзеныя[]

гадзіннік clken datab[] aclr

вынік[] перапаўненне каут

наст

5.1. Асаблівасці
IP-ядро LPM_ADD_SUB прапануе наступныя магчымасці: · Стварае суматар, аднімальнік і дынамічна наладжвальны суматар/аднімач
функцыі. · Падтрымлівае шырыню дадзеных 1 біт. · Падтрымка фармату прадстаўлення дадзеных, напрыклад, са знакам і без знака. · Падтрымлівае неабавязковую перанос (пазыку), асінхронную ачыстку і ўключэнне гадзінніка
ўваходныя парты. · Падтрымка дадатковых выносных (пазычаных) і выхадных партоў перапаўнення. · Прызначае адну з шын уводных даных канстанце. · Падтрымка канвеернай апрацоўкі з наладжвальнай затрымкай вываду.

ISO 9001:2015 зарэгістраваны

5. LPM_ADD_SUB (суматар/аднімач) 683490 | 2020.10.05
5.2. Прататып Verilog HDL
Наступны прататып Verilog HDL знаходзіцца ў Verilog Design File (.v) lpm.v у каталог эдасінтэзу.
модуль lpm_add_sub ( вынік, cout, перапаўненне, add_sub, cin, dataa, datab, clock, clken, aclr ); параметр lpm_type = “lpm_add_sub”; параметр lpm_width = 1; параметр lpm_direction = “НЕВЫКАРЫСТАНЫ”; параметр lpm_representation = «ПІДПІС»; параметр lpm_pipeline = 0; параметр lpm_hint = “НЕ ВЫКАРЫСТАНЫ”; увод [lpm_width-1:0] dataa, datab; увод add_sub, cin; ўваходныя гадзіны; увод clken; увод aclr; выхад [lpm_width-1:0] вынік; выхад cout, overflow; канцавы модуль
5.3. Дэкларацыя кампанентаў VHDL
Дэкларацыя кампанента VHDL знаходзіцца ў VHDL Design File (.vhd) LPM_PACK.vhd у каталог librariesvhdllpm.
кампанент LPM_ADD_SUB агульны (LPM_WIDTH : натуральны;
LPM_DIRECTION : радок := “НЕВЫКАРЫСТАНЫ”; LPM_REPRESENTATION: string := “SIGNED”; LPM_PIPELINE : натуральны := 0; LPM_TYPE : радок := L_ADD_SUB; LPM_HINT : string := “UNUSED”); порт (DATAA: у std_logic_vector(LPM_WIDTH-1 downto 0); DATAB: у std_logic_vector(LPM_WIDTH-1 downto 0); ACLR: у std_logic:= '0'; CLOCK: у std_logic:= '0'; CLKEN: у std_logic := '1'; in std_logic := 'RESULT': out std_logic(LPM_WIDTH-1 downto 1); out std_logic; канцавы кампанент;
5.4. Дэкларацыя VHDL LIBRARY_USE
Дэкларацыя VHDL LIBRARY-USE не патрабуецца, калі вы выкарыстоўваеце дэкларацыю кампанентаў VHDL.
БІБЛІЯТЭКА лпм; ВЫКАРЫСТАННЕ lpm.lpm_components.all;
5.5. Парты
У наступных табліцах пералічаны ўваходныя і выходныя парты для ядра IP LPM_ADD_SUB.

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 23

5. LPM_ADD_SUB (суматар/аднімач) 683490 | 2020.10.05

Табліца 15. LPM_ADD_SUB Уваходныя парты IP Core

Назва порта

абавязковы

Апісанне

цын

няма

Перанос да малодшага разраду. Для аперацый складання значэнне па змаўчанні роўна 0. Для

аперацыі аднімання, значэнне па змаўчанні роўна 1.

дадзеныя[]

так

Увод дадзеных. Памер ўваходнага порта залежыць ад значэння параметра LPM_WIDTH.

datab[]

так

Увод дадзеных. Памер ўваходнага порта залежыць ад значэння параметра LPM_WIDTH.

дадаць_суб

няма

Дадатковы ўваходны порт для ўключэння дынамічнага пераключэння паміж суматарам і аднімальнікам

функцыі. Калі выкарыстоўваецца параметр LPM_DIRECTION, нельга выкарыстоўваць add_sub. Калі

апушчана, значэнне па змаўчанні - ADD. Intel рэкамендуе вам выкарыстоўваць

Параметр LPM_DIRECTION для ўказання працы функцыі LPM_ADD_SUB,

замест прызначэння канстанты порту add_sub.

гадзіннік

няма

Уваход для канвеернага выкарыстання. Порт тактавага сігналу забяспечвае ўваход тактавага сігналу для канвеера

аперацыя. Для значэнняў LPM_PIPELINE, адрозных ад 0 (па змаўчанні), тактавы порт павінен быць

уключаны.

клкен

няма

Уключэнне гадзінніка для канвеернага выкарыстання. Калі порт clken усталяваны на высокім узроўні, суматар/

адбываецца аперацыя аднімання. Калі сігнал нізкі, ніякіх дзеянняў не адбываецца. Калі

апушчана, значэнне па змаўчанні роўна 1.

аклр

няма

Асінхронная ачыстка для канвеернага выкарыстання. Канвеер ініцыялізуецца нявызначаным (X)

лагічны ўзровень. Порт aclr можа быць выкарыстаны ў любы час для скіду канвеера на ўсе 0,

асінхронна з тактавым сігналам.

Табліца 16. Выходныя парты IP Core LPM_ADD_SUB

Назва порта

абавязковы

Апісанне

вынік[]

так

Вывад дадзеных. Памер выхаднога порта залежыць ад параметру LPM_WIDTH

значэнне.

каут

няма

Вынос (запазычанне) самага значнага біта (MSB). Порт Cout мае фізічны

тлумачэнне як вынас (запазычанне) МСБ. Порт cout выяўляе

перапаўненне ў аперацыях UNSIGNED. Порт cout працуе такім жа чынам для

Аперацыі SIGNED і UNSIGNED.

пераліў

няма

Дадатковы вывад выключэння перапаўнення. Порт перапаўнення мае фізічную інтэрпрэтацыю як

XOR пераносу ў MSB з пераносам MSB. Порт перапаўнення

сцвярджае, калі вынікі перавышаюць даступную дакладнасць, і выкарыстоўваецца толькі тады, калі

Значэнне параметра LPM_REPRESENTATION мае SIGNED.

5.6. Параметры

У наступнай табліцы пералічаны асноўныя параметры IP LPM_ADD_SUB.

Табліца 17. Асноўныя параметры IP LPM_ADD_SUB

Імя параметра LPM_WIDTH

Тып Цэлы лік

Абавязкова Так

Апісанне
Задае шырыню партоў dataa[], datab[] і result[].

LPM_DIRECTION

радок

няма

Значэнні: ADD, SUB і UNUSED. Калі апусціць, значэнне па змаўчанні - DEFAULT, якое загадвае параметру прымаць значэнне з порта add_sub. Порт add_sub нельга выкарыстоўваць, калі выкарыстоўваецца LPM_DIRECTION. Intel рэкамендуе выкарыстоўваць параметр LPM_DIRECTION для ўказання працы функцыі LPM_ADD_SUB, а не прызначаць канстанту порту add_sub.
працяг...

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 24

Адправіць водгук

5. LPM_ADD_SUB (суматар/аднімач) 683490 | 2020.10.05

Імя параметра LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Тып String Integer String String String Integer
радок

Абавязкова Не Не Не Не Не Не Не
няма

Апісанне
Вызначае тып выкананага складання. Значэнні SIGNED і UNSIGNED. Калі прапушчана, значэнне па змаўчанні - SIGNED. Калі гэты параметр усталяваны ў SIGNED, суматар/аднімач інтэрпрэтуе ўведзеныя даныя як дадатак са знакам.
Вызначае колькасць тактавых цыклаў затрымкі, звязаных з выхадам выніку[]. Нулявое значэнне (0) паказвае, што затрымкі не існуе і што будзе створаны асобнік чыста камбінацыйнай функцыі. Калі апусціць, значэнне па змаўчанні роўна 0 (не канвееравана).
Дазваляе ўказваць спецыфічныя параметры Intel у дызайне VHDL files (.vhd). Значэнне па змаўчанні - UNUSED.
Ідэнтыфікуе імя аб'екта бібліятэкі параметрізаваных модуляў (LPM) у дызайне VHDL files.
Спецыфічны для Intel параметр. Вы павінны выкарыстоўваць параметр LPM_HINT, каб задаць параметр ONE_INPUT_IS_CONSTANT у дызайне VHDL fileс. Значэнні YES, NO і UNUSED. Забяспечвае большую аптымізацыю, калі адзін увод пастаянны. Калі апусціць, значэнне па змаўчанні - НЕ.
Спецыфічны для Intel параметр. Вы павінны выкарыстоўваць параметр LPM_HINT, каб задаць параметр MAXIMIZE_SPEED у дызайне VHDL fileс. Вы можаце задаць значэнне ад 0 да 10. Калі выкарыстоўваецца, праграмнае забеспячэнне Intel Quartus Prime спрабуе аптымізаваць пэўны асобнік функцыі LPM_ADD_SUB для хуткасці, а не магчымасці маршрутызацыі, і перавызначае налады лагічнага параметра Optimization Technique. Калі MAXIMIZE_SPEED не выкарыстоўваецца, замест яго выкарыстоўваецца значэнне параметра Optimization Technique. Калі налада для MAXIMIZE_SPEED роўная 6 або вышэй, кампілятар аптымізуе ядро LPM_ADD_SUB IP для большай хуткасці з выкарыстаннем ланцугоў пераносу; калі налада роўная 5 ці менш, кампілятар рэалізуе праект без ланцугоў пераносу. Гэты параметр неабходна ўказваць для прылад Cyclone, Stratix і Stratix GX, толькі калі порт add_sub не выкарыстоўваецца.
Гэты параметр выкарыстоўваецца для мадэлявання і мадэлявання паводзін. Рэдактар параметраў разлічвае значэнне гэтага параметра.

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 25

683490 | 2020.10.05 Адправіць водгук

6. LPM_COMPARE (кампаратар)

Малюнак 5.

Ядро LPM_COMPARE IP параўноўвае значэнне двух набораў даных, каб вызначыць сувязь паміж імі. У самай простай форме вы можаце выкарыстоўваць гейт выключнага АБО, каб вызначыць, ці роўныя два біта дадзеных.

На наступным малюнку паказаны парты для ядра IP LPM_COMPARE.

Парты LPM_COMPARE

LPM_COMPARE

клкен

альб

aeb

дадзеныя[]

агб

datab[]

ўзростаб

гадзіннік

анеб

аклр

алеб

наст

6.1. Асаблівасці
Ядро LPM_COMPARE IP прапануе наступныя магчымасці: · Стварае функцыю параўнання для параўнання двух набораў даных · Падтрымлівае шырыню даных у 1 біт · Падтрымлівае фармат прадстаўлення даных, напрыклад са знакам і без знака · Вырабляе наступныя тыпы вываду:
— alb (уваход A меншы за ўваход B) — aeb (уваход A роўны ўваходу B) — agb (уваход A большы за ўваход B) — ageb (уваход A большы за або роўны ўваходу B) — aneb ( уваход A не роўны уваходу B) — aleb (уваход A меншы або роўны уваходу B) · Падтрымка дадатковых асінхронных ачысткі і ўключэння ўваходных партоў · Прызначае ўваход datab [] канстанце · Падтрымлівае канвеерную канвеерацыю з канфігураванай затрымкай вываду

ISO 9001:2015 зарэгістраваны

6. LPM_COMPARE (Кампаратар) 683490 | 2020.10.05
6.2. Прататып Verilog HDL
Наступны прататып Verilog HDL знаходзіцца ў Verilog Design File (.v) lpm.v у каталог эдасінтэзу.
модуль lpm_compare (alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr); параметр lpm_type = “lpm_compare”; параметр lpm_width = 1; параметр lpm_representation = “БЕЗ ПОДПІСУ”; параметр lpm_pipeline = 0; параметр lpm_hint = “НЕ ВЫКАРЫСТАНЫ”; увод [lpm_width-1:0] dataa, datab; ўваходныя гадзіны; увод clken; увод aclr; выхад alb, aeb, agb, aleb, aneb, ageb; канцавы модуль
6.3. Дэкларацыя кампанентаў VHDL
Дэкларацыя кампанента VHDL знаходзіцца ў VHDL Design File (.vhd) LPM_PACK.vhd у каталог librariesvhdllpm.
кампанент LPM_COMPARE агульны (LPM_WIDTH : натуральны;
LPM_REPRESENTATION : радок := “UNSIGNED”; LPM_PIPELINE : натуральны := 0; LPM_TYPE: радок := L_COMPARE; LPM_HINT : string := “UNUSED”); порт (DATAA: у std_logic_vector(LPM_WIDTH-1 downto 0); DATAB: у std_logic_vector(LPM_WIDTH-1 downto 0); ACLR: у std_logic:= '0'; CLOCK: у std_logic:= '0'; CLKEN: у std_logic := 'std_logic'; выхад std_logic; выход std_logic; канцавы кампанент;
6.4. Дэкларацыя VHDL LIBRARY_USE
Дэкларацыя VHDL LIBRARY-USE не патрабуецца, калі вы выкарыстоўваеце дэкларацыю кампанентаў VHDL.
БІБЛІЯТЭКА лпм; ВЫКАРЫСТАННЕ lpm.lpm_components.all;
6.5. Парты
У наступных табліцах пералічаны ўваходныя і выходныя парты для ядра IP LMP_COMPARE.

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 27

6. LPM_COMPARE (Кампаратар) 683490 | 2020.10.05

Табліца 18. Уваходныя парты ядра IP LPM_COMPARE

Назва порта

абавязковы

Апісанне

дадзеныя[]

так

Увод дадзеных. Памер ўваходнага порта залежыць ад значэння параметра LPM_WIDTH.

datab[]

так

Увод дадзеных. Памер ўваходнага порта залежыць ад значэння параметра LPM_WIDTH.

гадзіннік

няма

Тактавы ўваход для канвеернага выкарыстання. Порт тактавага сігналу забяспечвае ўваход тактавага сігналу для канвеера

аперацыя. Для значэнняў LPM_PIPELINE, адрозных ад 0 (па змаўчанні), тактавы порт павінен быць

уключаны.

клкен

няма

Уключэнне гадзінніка для канвеернага выкарыстання. Калі порт clken усталяваны на высокім узроўні,

адбываецца аперацыя параўнання. Калі сігнал нізкі, ніякіх дзеянняў не адбываецца. Калі

апушчана, значэнне па змаўчанні роўна 1.

аклр

няма

Асінхронная ачыстка для канвеернага выкарыстання. Канвеер ініцыялізуецца з нявызначанай логікай (X).

ўзровень. Порт aclr можа быць выкарыстаны ў любы час для скіду канвеера на ўсе 0,

асінхронна з тактавым сігналам.

Табліца 19. Выходныя парты ядра IP LPM_COMPARE

Назва порта

абавязковы

Апісанне

альб

няма

Выхадны порт для кампаратара. Сцвярджаецца, калі ўваходныя дадзеныя A меншыя за ўваходныя дадзеныя B.

aeb

няма

Выхадны порт для кампаратара. Сцвярджаецца, калі ўваход А роўны ўваходу Б.

агб

няма

Выхадны порт для кампаратара. Сцвярджаецца, калі ўваходныя дадзеныя A большыя за ўваходныя дадзеныя B.

ўзростаб

няма

Выхадны порт для кампаратара. Сцвярджаецца, калі ўвод A большы або роўны ўводу

анеб

няма

Выхадны порт для кампаратара. Сцвярджаецца, калі ўваход А не роўны ўваходу Б.

алеб

няма

Выхадны порт для кампаратара. Сцвярджаецца, калі ўвод A меншы або роўны ўводу B.

6.6. Параметры

У наступнай табліцы пералічаны параметры для ядра IP LPM_COMPARE.

Табліца 20. Параметры ядра IP LPM_COMPARE

Імя параметра

Тып

абавязковы

LPM_WIDTH

Цэлы лік Так

LPM_ПРАДСТАЎНІЦТВА

радок

няма

LPM_PIPELINE

Цэлы нумар

LPM_HINT

радок

няма

Апісанне
Задае шырыню партоў dataa[] і datab[].
Вызначае тып выкананага параўнання. Значэнні SIGNED і UNSIGNED. Калі прапушчана, значэнне па змаўчанні - UNSIGNED. Калі для гэтага параметра ўстаноўлена значэнне SIGNED, кампаратар інтэрпрэтуе ўведзеныя даныя як дадатак са знакам.
Вызначае колькасць тактавых цыклаў затрымкі, звязаных з выхадам alb, aeb, agb, ageb, aleb або aneb. Нулявое значэнне (0) паказвае, што затрымкі не існуе і што будзе створаны асобнік чыста камбінацыйнай функцыі. Калі апусціць, значэнне па змаўчанні роўна 0 (неканвеерная).
Дазваляе ўказваць спецыфічныя параметры Intel у дызайне VHDL files (.vhd). Значэнне па змаўчанні - UNUSED.
працяг...

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 28

Адправіць водгук

6. LPM_COMPARE (Кампаратар) 683490 | 2020.10.05
Імя параметра LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Тып String String
радок

Абавязкова Не Не
няма

Апісанне
Ідэнтыфікуе імя аб'екта бібліятэкі параметрізаваных модуляў (LPM) у дызайне VHDL files.
Гэты параметр выкарыстоўваецца для мадэлявання і мадэлявання паводзін. Рэдактар параметраў разлічвае значэнне гэтага параметра.
Спецыфічны для Intel параметр. Вы павінны выкарыстоўваць параметр LPM_HINT, каб задаць параметр ONE_INPUT_IS_CONSTANT у дызайне VHDL fileс. Значэнні YES, NO або UNUSED. Забяспечвае большую аптымізацыю, калі ўвод пастаянны. Калі апусціць, значэнне па змаўчанні - НЕ.

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 29

683490 | 2020.10.05 Адправіць водгук

7. ALTECC (код выпраўлення памылак: кадавальнік/дэкодэр) IP Core

Малюнак 6.

Intel забяспечвае ядро ALTECC IP для рэалізацыі функцый ECC. ECC выяўляе пашкоджаныя даныя, якія ўзнікаюць на баку прымача падчас перадачы даных. Гэты метад выпраўлення памылак лепш за ўсё падыходзіць для сітуацый, калі памылкі ўзнікаюць выпадковым чынам, а не серыямі.

ECC выяўляе памылкі ў працэсе кадавання і дэкадавання даных. Напрыкладampнапрыклад, калі ECC прымяняецца ў дадатку для перадачы, дадзеныя, счытваныя з крыніцы, кадуюцца перад адпраўкай на атрымальнік. Вывад (кодавае слова) з кадавальніка складаецца з неапрацаваных даных, да якіх дадаецца колькасць біт цотнасці. Дакладная колькасць дададзеных бітаў цотнасці залежыць ад колькасці бітаў ва ўваходных дадзеных. Затым згенераванае кодавае слова перадаецца ў пункт прызначэння.

Прыёмнік прымае кодавае слова і дэкадуе яго. Інфармацыя, атрыманая дэкодэрам, вызначае, ці выяўлена памылка. Дэкодэр выяўляе адна- і двухбітныя памылкі, але можа выправіць толькі аднабітныя памылкі ў пашкоджаных дадзеных. Гэты тып ECC з'яўляецца падвойным выяўленнем адзінкавай карэкцыі памылак (SECDED).

Вы можаце наладзіць функцыі кадавальніка і дэкодэра ядра ALTECC IP. Дадзеныя, якія ўводзяцца ў кадавальнік, кадуюцца для стварэння кодавага слова, якое ўяўляе сабой камбінацыю ўведзеных даных і згенераваных бітаў цотнасці. Згенераванае кодавае слова перадаецца ў модуль дэкодэра для дэкадавання непасрэдна перад дасягненнем блока прызначэння. Дэкодэр генеруе вектар сіндрому, каб вызначыць, ці ёсць памылка ў атрыманым кодавым слове. Дэкодэр выпраўляе дадзеныя толькі ў тым выпадку, калі аднабітная памылка звязана з бітамі дадзеных. Ніякі сігнал не пазначаецца, калі аднабітная памылка звязана з бітамі цотнасці. Дэкодэр таксама мае сігналы-сцягі, якія паказваюць стан атрыманых даных і дзеянні, прынятыя дэкодэрам, калі такія маюцца.

На наступных малюнках паказаны парты для ядра ALTECC IP.

Парты кадавальніка ALTECC

ALTECC_ENCODER

дадзеныя[]

д []

гадзіннік

аклр

наст

ISO 9001:2015 зарэгістраваны

7. ALTECC (Код выпраўлення памылак: кадавальнік/дэкодэр) IP Core 683490 | 2020.10.05

Малюнак 7. Парты дэкодэра ALTECC

ALTECC_ДЭКОДАР

дадзеныя[] гадзіннік гадзіннік

q[] памылка_выяўленая памылка_выпраўлена
памылка_фатальная

аклр

наст

7.1. Асаблівасці кодэра ALTECC

IP-ядро кадавальніка ALTECC прапануе наступныя магчымасці: · Выконвае кадаванне даных з выкарыстаннем схемы кадавання Хэммінга · Падтрымлівае шырыню даных у 2 біта · Падтрымлівае фармат прадстаўлення даных са знакам і без знака · Падтрымлівае канвеерную канвеерацыю з затрымкай вываду ў адзін або два тактавых цыклу · Падтрымлівае дадатковыя асінхронныя парты ачысткі і ўключэння гадзінніка

IP-ядро кадавальніка ALTECC прымае і кадуе дадзеныя з дапамогай схемы кадавання Хэммінга. Схема кадавання Хэммінга атрымлівае біты цотнасці і дадае іх да зыходных даных для атрымання выхаднога кодавага слова. Колькасць дададзеных бітаў цотнасці залежыць ад шырыні даных.

У наступнай табліцы пералічана колькасць біт цотнасці, дададзеных для розных дыяпазонаў шырыні даных. Слупок Total Bits уяўляе агульную колькасць уваходных бітаў даных і дададзеных бітаў цотнасці.

Табліца 21.

Колькасць біт цотнасці і кодавае слова ў залежнасці ад шырыні даных

Шырыня дадзеных

Колькасць біт цотнасці

Усяго біт (кодавае слова)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Для атрымання біта цотнасці выкарыстоўваецца праверка цотнасці. Дадатковы 1 біт (паказаны ў табліцы як +1) дадаецца да бітаў цотнасці як MSB кодавага слова. Гэта гарантуе, што кодавае слова мае цотную колькасць адзінак. Напрыкладample, калі шырыня даных складае 4 біты, 4 біты цотнасці дадаюцца да даных, каб стаць кодавым словам з агульнай колькасцю 8 біт. Калі 7 біт з LSB 8-бітнага кодавага слова маюць няцотную колькасць адзінак, 1-ы біт (MSB) кодавага слова роўны 8, што робіць агульную колькасць адзінак у кодавым слове цотнай.
На наступным малюнку паказана згенераванае кодавае слова і размяшчэнне бітаў цотнасці і бітаў даных у 8-бітным уваходным даным.

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 31

7. ALTECC (Код выпраўлення памылак: кадавальнік/дэкодэр) IP Core 683490 | 2020.10.05

Малюнак 8.

Размяшчэнне бітаў цотнасці і бітаў даных у 8-бітным згенераваным кодавым слове

МСБ

LSB

4 біты цотнасці

4 біт дадзеных

IP-ядро кадавальніка ALTECC прымае адначасова шырыню ўваходных дадзеных ад 2 да 64 біт. Шырыня ўводу 12 біт, 29 біт і 64 біт, якія ідэальна падыходзяць для прылад Intel, ствараюць выхады 18 біт, 36 біт і 72 біт адпаведна. Вы можаце кіраваць абмежаваннем выбару бітаў у рэдактары параметраў.

7.2. Прататып Verilog HDL (ALTECC_ENCODER)
Наступны прататып Verilog HDL знаходзіцца ў Verilog Design File (.v) lpm.v у каталог эдасінтэзу.
module altecc_encoder #(параметр namenjen_прылад_сямейства = “невыкарыстоўваны”, параметр lpm_pipeline = 0, параметр width_codeword = 8, параметр width_dataword = 8, параметр lpm_type = “altecc_encoder”, параметр lpm_hint = “невыкарыстоўваны”) (уваходны провад aclr, уваходны провад тактавага сігналу, уваход провад clocken, уваходны провад [width_dataword-1:0] даныя, выхадны провад [width_codeword-1:0] q); канцавы модуль

7.3. Прататып Verilog HDL (ALTECC_DECODER)
Наступны прататып Verilog HDL знаходзіцца ў Verilog Design File (.v) lpm.v у каталог эдасінтэзу.
module altecc_decoder #(параметр nameravaная_прылада_сямейства = “невыкарыстоўваны”, параметр lpm_pipeline = 0, параметр width_codeword = 8, параметр width_dataword = 8, параметр lpm_type = “altecc_decoder”, параметр lpm_hint = “невыкарыстоўваны”) (уваходны провад aclr, уваходны провад тактавы сігнал, уваход провад clocken, уваходны провад [width_codeword-1:0] даныя, выхадны провад err_corrected, выхадны провад err_detected, выхадны провад err_fatal, выхадны провад [width_dataword-1:0] q); канцавы модуль

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 32

Адправіць водгук

7. ALTECC (Код выпраўлення памылак: кадавальнік/дэкодэр) IP Core 683490 | 2020.10.05
7.4. Дэкларацыя кампанентаў VHDL (ALTECC_ENCODER)
Дэкларацыя кампанента VHDL знаходзіцца ў VHDL Design File (.vhd) altera_mf_components.vhd у каталог librariesvhdlaltera_mf.
кампанент altecc_encoder generic (bound_device_family:string := “unused”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED”; lpm_type:string := “altecc_encoder »); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_dataword-1 downto 0); q:out std_logic_vector(width_codeword -1 уніз да 0)); канцавы кампанент;
7.5. Дэкларацыя кампанентаў VHDL (ALTECC_DECODER)
Дэкларацыя кампанента VHDL знаходзіцца ў VHDL Design File (.vhd) altera_mf_components.vhd у каталог librariesvhdlaltera_mf.
кампанент altecc_decoder generic (bound_device_family:string := “unused”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED”; lpm_type:string := “altecc_decoder »); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_codeword-1 downto 0); err_corrected : out std_logic; err_detected : выхад std_logic; q: выхад std_logic (width_dataword-1 downto 0); канцавы кампанент;
7.6. Дэкларацыя VHDL LIBRARY_USE
Дэкларацыя VHDL LIBRARY-USE не патрабуецца, калі вы выкарыстоўваеце дэкларацыю кампанентаў VHDL.
БІБЛІЯТЭКА altera_mf; ВЫКАРЫСТАННЕ altera_mf.altera_mf_components.all;
7.7. Парты кадавальніка
У наступных табліцах пералічаны ўваходныя і выходныя парты для IP-ядра кадавальніка ALTECC.

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 33

7. ALTECC (Код выпраўлення памылак: кадавальнік/дэкодэр) IP Core 683490 | 2020.10.05

Табліца 22. Уваходныя парты кадавальніка ALTECC

Назва порта

абавязковы

Апісанне

дадзеныя[]

так

Порт уводу дадзеных. Памер ўваходнага порта залежыць ад WIDTH_DATAWORD

значэнне параметра. Порт data[] змяшчае неапрацаваныя даныя, якія трэба закадзіраваць.

гадзіннік

так

Уваходны порт тактавага сігналу, які забяспечвае тактавы сігнал для сінхранізацыі аперацыі кадавання.

Порт тактавага сігналу патрабуецца, калі значэнне LPM_PIPELINE больш за 0.

гадзіннік

няма

Уключыць гадзіннік. Калі апусціць, значэнне па змаўчанні роўна 1.

аклр

няма

Асінхронны чысты ўвод. Актыўны высокі сігнал ACLR можна выкарыстоўваць у любы час для

асінхронна ачысціць рэестры.

Табліца 23. Выходныя парты кадавальніка ALTECC

Імя порта q[]

Абавязкова Так

Апісанне
Порт вываду закадаваных дадзеных. Памер выхаднога порта залежыць ад значэння параметра WIDTH_CODEWORD.

7.8. Парты дэкодэра

У наступных табліцах пералічаны ўваходныя і выходныя парты для IP-ядра дэкодэра ALTECC.

Табліца 24. Уваходныя парты дэкодэра ALTECC

Назва порта

абавязковы

Апісанне

дадзеныя[]

так

Порт уводу дадзеных. Памер ўваходнага порта залежыць ад значэння параметра WIDTH_CODEWORD.

гадзіннік

так

Уваходны порт тактавага сігналу, які забяспечвае тактавы сігнал для сінхранізацыі аперацыі кадавання. Порт тактавага сігналу патрабуецца, калі значэнне LPM_PIPELINE больш за 0.

гадзіннік

няма

Уключыць гадзіннік. Калі апусціць, значэнне па змаўчанні роўна 1.

аклр

няма

Асінхронны чысты ўвод. Актыўны высокі сігнал ACLR можна выкарыстоўваць у любы час для асінхроннай ачысткі рэгістраў.

Табліца 25. Выхадныя парты дэкодэра ALTECC

Імя порта q[]

Абавязкова Так

Апісанне
Порт вываду дэкадзіраваных дадзеных. Памер выхаднога порта залежыць ад значэння параметра WIDTH_DATAWORD.

err_detected Так

Сігнал сцяга для адлюстравання стану атрыманых даных і ўказання любых знойдзеных памылак.

err_correcte Так d

Сігнал сцяга для адлюстравання стану атрыманых даных. Пазначае знойдзеную і выпраўленую аднабітную памылку. Вы можаце выкарыстоўваць дадзеныя, таму што яны ўжо былі выпраўленыя.

памылка_фатальная

так

Сігнал сцяга для адлюстравання стану атрыманых даных. Пазначае двухбітную памылку, знойдзеную, але не выпраўленую. Вы не павінны выкарыстоўваць дадзеныя, калі гэты сігнал сцвярджаецца.

сін_э

няма

Выхадны сігнал, які становіцца высокім кожны раз, калі на цотнасці выяўляецца аднабітная памылка

біты.

7.9. Параметры кодэра
У наступнай табліцы пералічаны параметры IP-ядра кадавальніка ALTECC.

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 34

Адправіць водгук

7. ALTECC (Код выпраўлення памылак: кадавальнік/дэкодэр) IP Core 683490 | 2020.10.05

Табліца 26. Параметры кадавальніка ALTECC

Імя параметра

Тып

абавязковы

Апісанне

WIDTH_DATAWORD

Цэлы лік Так

Задае шырыню неапрацаваных даных. Значэнні ад 2 да 64. Калі апусціць, значэнне па змаўчанні роўна 8.

WIDTH_CODEWORD

Цэлы лік Так

Задае шырыню адпаведнага кодавага слова. Дапушчальныя значэнні ад 6 да 72, за выключэннем 9, 17, 33 і 65. Калі апусціць, значэнне па змаўчанні роўна 13.

LPM_PIPELINE

Цэлы нумар

Вызначае канвеер для схемы. Значэнні ад 0 да 2. Калі значэнне роўна 0, парты не зарэгістраваны. Калі значэнне роўна 1, выхадныя парты зарэгістраваны. Калі значэнне роўна 2, парты ўводу і вываду зарэгістраваны. Калі апусціць, значэнне па змаўчанні роўна 0.

7.10. Параметры дэкодэра

У наступнай табліцы пералічаны асноўныя IP-параметры дэкодэра ALTECC.

Табліца 27. Параметры дэкодэра ALTECC

Імя параметра WIDTH_DATAWORD

Тып Цэлы лік

абавязковы

Апісанне

так

Задае шырыню неапрацаваных даных. Значэнні ад 2 да 64. The

значэнне па змаўчанні - 8.

WIDTH_CODEWORD

Цэлы лік

так

Задае шырыню адпаведнага кодавага слова. Значэнні 6

да 72, за выключэннем 9, 17, 33 і 65. Калі прапушчана, значэнне па змаўчанні

складае 13.

LPM_PIPELINE

Цэлы лік

няма

Задае рэгістр схемы. Значэнні ад 0 да 2. Калі

значэнне роўна 0, рэгістр не рэалізаваны. Калі значэнне роўна 1, то

выхад зарэгістраваны. Калі значэнне роўна 2, і ўваход, і

выхад зарэгістраваны. Калі значэнне больш за 2, дадатковы

рэгістры рэалізаваны на выхадзе для дап

затрымкі. Калі апусціць, значэнне па змаўчанні роўна 0.

Стварыце порт «syn_e».

Цэлы лік

няма

Уключыце гэты параметр, каб стварыць порт syn_e.

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 35

683490 | 2020.10.05 Адправіць водгук

8. Intel FPGA Multiply Adder IP Core

Малюнак 9.

IP-ядро Intel FPGA Multiply Adder (прылады Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX) або ALTERA_MULT_ADD (прылады Arria V, Stratix V і Cyclone V) дазваляе рэалізаваць множнік-суматар.

На наступным малюнку паказаны парты для IP-ядра Intel FPGA Multiply Adder або ALTERA_MULT_ADD.

Intel FPGA Multiply Adder або парты ALTERA_MULT_ADD

Intel FPGA Multiply Adder або ALTERA_MULT_ADD

dataa[] signa datab[] signa datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] вынік[]

aclr0 aclr1

наст
Множнік-суматар прымае пары ўваходных дадзеных, памнажае значэнні разам, а затым дадае або адымае з твораў усіх астатніх пар.
Калі шырыня ўсіх уваходных даных складае 9 біт або менш, функцыя выкарыстоўвае канфігурацыю ўваходнага множніка 9 х 9 біт у блоку DSP для прылад, якія падтрымліваюць канфігурацыю 9 х 9. У адваротным выпадку блок DSP выкарыстоўвае ўваходныя множнікі 18 × 18 біт для апрацоўкі даных з шырынёй ад 10 біт да 18 біт. Калі ў канструкцыі прысутнічае некалькі ядраў Intel FPGA Multiply Adder або ALTERA_MULT_ADD IP, функцыі размяркоўваюцца як

ISO 9001:2015 зарэгістраваны

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
як мага больш розных блокаў DSP, каб маршрутызацыя да гэтых блокаў была больш гнуткай. Меншая колькасць множнікаў на блок DSP дазваляе больш варыянтаў маршрутызацыі ў блок за кошт мінімізацыі шляхоў да астатняй часткі прылады.
Рэгістры і дадатковыя канвеерныя рэгістры для наступных сігналаў таксама змяшчаюцца ўнутры блока DSP: · Увод даных · Выбар са знакам або без знака · Выбар дадання або аднімання · Прадукты множнікаў
У выпадку выхаднога выніку першы рэгістр змяшчаецца ў блок DSP. Аднак дадатковыя рэгістры затрымкі размяшчаюцца ў лагічных элементах па-за блокам. Перыферыя блока DSP, уключаючы ўваходы даных у памнажальнік, уваходы сігналаў кіравання і выхады суматара, выкарыстоўвае звычайную маршрутызацыю для сувязі з астатняй часткай прылады. Усе злучэнні ў функцыі выкарыстоўваюць выдзеленую маршрутызацыю ўнутры блока DSP. Гэтая спецыяльная маршрутызацыя ўключае ланцужкі рэгістраў зруху, калі вы выбіраеце опцыю пераносу зарэгістраваных уваходных даных множніка з аднаго множніка на суседні множнік.
Для атрымання дадатковай інфармацыі аб блоках DSP у любой з серый прылад Stratix V і Arria V звярніцеся да раздзела "Блокі DSP" у адпаведных даведніках на старонцы "Літаратура і тэхнічная дакументацыя".
Звязаная інфармацыя AN 306: Укараненне множнікаў у прыладах FPGA
Дае дадатковую інфармацыю аб рэалізацыі множнікаў з выкарыстаннем DSP і блокаў памяці ў прыладах Intel FPGA.
8.1. Асаблівасці
Intel FPGA Multiply Adder або IP-ядро ALTERA_MULT_ADD прапануе наступныя магчымасці: · Стварае множнік для выканання аперацый множання двух складаных
лікі Заўвага: пры стварэнні множнікаў, большых за памер, які падтрымліваецца зыходна, могуць/
будзе ўплыў на прадукцыйнасць у выніку каскаднага размяшчэння блокаў DSP. · Падтрымлівае шырыню даных 1 біт · Падтрымлівае фармат прадстаўлення даных са знакам і без знака · Падтрымлівае канвеер з наладжвальнай затрымкай уводу · Дае магчымасць дынамічна пераключацца паміж падтрымкай даных са знакам і без знака · Дае магчымасць дынамічна пераключацца паміж аперацыямі складання і аднімання · Падтрымлівае дадатковыя асінхронныя і сінхронныя ўваходныя парты ачысткі і тактавання · Падтрымлівае рэжым рэгістра сісталічнай затрымкі · Падтрымлівае папярэдні суматар з 256 каэфіцыентамі папярэдняй нагрузкі на множнік · Падтрымлівае канстанту папярэдняй нагрузкі ў дадатак да зваротнай сувязі акумулятара

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Папярэдні суматар
З папярэднім суматарам складанне або адніманне выконваецца перад падачай множніка.
Ёсць пяць рэжымаў папярэдняга суматара: · Просты рэжым · Рэжым каэфіцыента · Рэжым уводу · Рэжым квадрата · Рэжым канстанты

Заўвага:

Калі выкарыстоўваецца папярэдні суматар (рэжым каэфіцыента папярэдняга сумата/уваходу/квадрата), усе даныя, якія ўваходзяць у множнік, павінны мець аднолькавыя налады гадзінніка.

8.1.1.1. Просты рэжым перад складальнікам

У гэтым рэжыме абодва аперанды атрымліваюць ад уваходных партоў, а папярэдні суматар не выкарыстоўваецца і не абыходзіць. Гэта рэжым па змаўчанні.

Малюнак 10. Просты рэжым папярэдняга сумата
a0 b0

Мульт0

вынік

8.1.1.2. Рэжым каэфіцыента папярэдняга суматара
У гэтым рэжыме адзін аперанд множніка атрымліваецца з папярэдняга суматара, а другі аперанд - з унутранага сховішча каэфіцыентаў. Захоўванне каэфіцыентаў дазваляе захоўваць да 8 прадусталяваных канстант. Сігналы выбару каэфіцыента - каэфіцыент [0..3].
Гэты рэжым выяўляецца ў наступным раўнанні.

Ніжэй паказаны рэжым каэфіцыента папярэдняга суматара множніка.

Малюнак 11. Рэжым каэфіцыента папярэдняга суматара

Прачытальнік

Мульт0

+/-

вынік

каэфіцыент0 каэф

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 38

Адправіць водгук

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Рэжым уводу папярэдняга суматара У гэтым рэжыме адзін аперанд множніка атрымліваецца ад папярэдняга суматара, а другі аперанд атрымліваецца ад порта ўводу datac[]. Гэты рэжым выяўляецца ў наступным раўнанні.

Ніжэй паказаны рэжым уводу множніка перад суматарам.

Малюнак 12. Рэжым уводу папярэдняга суматара
a0 b0

Мульт0

+/-

вынік

8.1.1.4. Квадратны рэжым папярэдняга суматара Гэты рэжым выяўляецца ў наступным раўнанні.

Ніжэй паказаны квадратны рэжым папярэдняга суматара двух множнікаў.

Малюнак 13. Квадратны рэжым перад суматарам
a0 b0

Мульт0

+/-

вынік

8.1.1.5. Пастаянны рэжым перад суматам
У гэтым рэжыме адзін аперанд множніка атрымліваецца з порта ўводу, а другі аперанд - з унутранага сховішча каэфіцыентаў. Захоўванне каэфіцыентаў дазваляе захоўваць да 8 прадусталяваных канстант. Сігналы выбару каэфіцыента - каэфіцыент [0..3].
Гэты рэжым выяўляецца ў наступным раўнанні.

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

На наступным малюнку паказаны пастаянны рэжым множніка перад суматарам.

Малюнак 14. Пастаянны рэжым папярэдняга сумата
a0

Мульт0

вынік

каэфіцыент0
каэф
8.1.2. Сісталічны рэестр затрымкі
У сісталічнай архітэктуры ўваходныя даныя падаюцца ў каскад рэгістраў, якія дзейнічаюць як буфер даных. Кожны рэгістр забяспечвае ўвод sampле ў множнік, дзе ён памнажаецца на адпаведны каэфіцыент. Ланцуговы суматар захоўвае паступова аб'яднаныя вынікі ад множніка і раней зарэгістраваны вынік ад уваходнага порта chainin[] для фарміравання канчатковага выніку. Кожны элемент множання-дадання павінен быць адкладзены на адзін цыкл, каб вынікі належным чынам сінхранізаваліся пры складанні. Кожная наступная затрымка выкарыстоўваецца для звароту як да памяці каэфіцыентаў, так і да буфера даных іх адпаведных элементаў множання і складання. Напрыкладample, адна затрымка для другога элемента множання, дзве затрымкі для трэцяга элемента множання і гэтак далей.
Малюнак 15. Сісталічны рэгістр
Сісталічны рэгістры

x(t) c(0)

S -1

с(1)

S -1

с(2)

S -1

c(N-1)

S -1

S -1 y(t)

x(t) прадстаўляе вынікі бесперапыннага патоку ўваходных дадзеныхamples і y(t)
уяўляе сабой сумаванне набору ўваходных элементаўampлес, а ў часе памножыць на іх
адпаведныя каэфіцыенты. І ўваходныя, і выходныя вынікі ідуць злева направа. Ад c(0) да c(N-1) абазначаюць каэфіцыенты. Рэгістры сісталічнай затрымкі пазначаюцца S-1, тады як 1 уяўляе сабой адну затрымку тактавага сігналу. Пры гэтым дадаюцца рэгістры сісталічнага затрымкі
ўваходы і выхады для канвеерызацыі такім чынам, каб забяспечыць вынікі ад
аперанд множніка і назапашаныя сумы застаюцца сінхранізаванымі. Гэты элемент апрацоўкі
рэплікуецца для фарміравання схемы, якая вылічвае функцыю фільтрацыі. Гэтая функцыя
выяўляецца ў наступным раўнанні.

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 40

Адправіць водгук

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N уяўляе сабой колькасць цыклаў даных, якія паступілі ў акумулятар, y(t) уяўляе выхад у момант t, A(t) уяўляе ўвод у момант t, а B(i) - гэта каэфіцыенты. Знакі t і i ва раўнанні адпавядаюць пэўнаму моманту часу, таму для вылічэння выхадных дадзеных sample y(t) у момант часу t, група ўваходных элементаўampу N розных момантаў часу, або патрабуецца A(n), A(n-1), A(n-2), … A(n-N+1). Група з N ўваходных элементаўampфайлы памнажаюцца на N каэфіцыентаў і сумуюцца для атрымання канчатковага выніку y.
Архітэктура сісталічнага рэгістра даступная толькі для рэжымаў сумы 2 і сумы 4. Для абодвух рэжымаў архітэктуры сісталічнага рэгістра першы сігнал Chainin павінен быць прывязаны да 0.
На наступным малюнку паказана рэалізацыя рэгістра сісталічнай затрымкі 2 множнікаў.
Малюнак 16. Выкананне рэгістра сісталічнай затрымкі 2 множнікаў
ланцужок

Мульт0

+/-

Мульт1

+/-

вынік
Сума двух множнікаў выяўляецца ў наступным раўнанні.
На наступным малюнку паказана рэалізацыя рэгістра сісталічнай затрымкі 4 множнікаў.

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Малюнак 17. Выкананне рэгістра сісталічнай затрымкі 4 множнікаў
ланцужок

Мульт0

+/-

Мульт1

+/-

Мульт2

+/-

Мульт3

+/-

вынік
Сума чатырох множнікаў выяўляецца ў наступным раўнанні. Малюнак 18. Сума 4 множнікаў
Ніжэй прыведзены спісы advantagРэалізацыя сісталічнага рэгістра: · Скарачае выкарыстанне рэсурсаў DSP · Дазваляе эфектыўнае адлюстраванне ў блоку DSP з выкарыстаннем структуры ланцуговага суматора

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 42

Адправіць водгук

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Канстанта папярэдняй нагрузкі
Канстанта папярэдняй нагрузкі кіруе аперандам акумулятара і дапаўняе зваротную сувязь акумулятара. Сапраўднае LOADCONST_VALUE вагаецца ад 0. Сталае значэнне роўна 64N, дзе N = LOADCONST_VALUE. Калі LOADCONST_VALUE усталявана ў 2, пастаяннае значэнне роўна 64. Гэтую функцыю можна выкарыстоўваць як прадузятае акругленне.
На наступным малюнку паказана рэалізацыя пастаяннай папярэдняй загрузкі.
Малюнак 19. Канстанта папярэдняй нагрузкі

Зваротная сувязь акумулятара

пастаянная

Мульт0

+/-

Мульт1

+/b1

вынік

назапашваць назапашваць

Звярніцеся да наступных ядраў IP для іншых рэалізацый множніка: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Двайны акумулятар
Функцыя падвойнага акумулятара дадае дадатковы рэгістр у шлях зваротнай сувязі акумулятара. Рэгістр падвойнага акумулятара ідзе пасля рэгістра вываду, які ўключае такт, уключэнне такта і aclr. Дадатковы рэгістр акумулятара вяртае вынік з затрымкай у адзін цыкл. Гэтая функцыя дазваляе мець два канала акумулятара з аднолькавай колькасцю рэсурсаў.
На наступным малюнку паказана рэалізацыя падвойнага акумулятара.

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Малюнак 20. Двайны акумулятар

Рэестр падвойнага акумулятара

Акумулятар падачы

Мульт0

+/-

Мульт1

+/b1

Вывадны вынік Вывадны рэгістр

8.2. Прататып Verilog HDL
Вы можаце знайсці прататып Intel FPGA Multiply Adder або ALTERA_MULT_ADD Verilog HDL file (altera_mult_add_rtl.v) у каталог megafunctions бібліятэк.
8.3. Дэкларацыя кампанентаў VHDL
Дэкларацыя кампанента VHDL знаходзіцца ў altera_lnsim_components.vhd у каталог librariesvhdl altera_lnsim.
8.4. Дэкларацыя VHDL LIBRARY_USE
Дэкларацыя VHDL LIBRARY-USE не патрабуецца, калі вы выкарыстоўваеце дэкларацыю кампанентаў VHDL.
БІБЛІЯТЭКА altera_mf; ВЫКАРЫСТАННЕ altera_mf.altera_mf_components.all;

8.5. Сігналы

У наступных табліцах пералічаны ўваходныя і выходныя сігналы ядра IP Multiply Adder Intel FPGA або ALTERA_MULT_ADD.

Табліца 28. Суматар множання Intel FPGA IP або ўваходныя сігналы ALTERA_MULT_ADD

Сігнал

абавязковы

Апісанне

dataa_0[]/dataa_1[]/

так

dataa_2[]/dataa_3[]

Увод даных у множнік. Уваходны порт [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] у шырыню
працяг...

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 44

Адправіць водгук

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Сігнал datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] гадзіннік[1:0] aclr[1:0] sclr[1:0] ena [1:0] сігнал
signb
сканіна [] accum_sload

Абавязкова Так Не
Не Не Не Не Не
няма
не не

Апісанне
Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтых сігналаў. Калі вы даяце значэнне X гэтым сігналам, значэнне X распаўсюджваецца на выхадныя сігналы.
Увод даных у множнік. Уваходны сігнал [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] у шырыню Імітацыйны мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтых сігналаў. Калі вы даяце значэнне X гэтым сігналам, значэнне X распаўсюджваецца на выхадныя сігналы.
Увод даных у множнік. Уваходны сігнал [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] шырокі Выберыце INPUT для параметра Select preadder mode, каб уключыць гэтыя сігналы. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтых сігналаў. Калі вы даяце значэнне X гэтым сігналам, значэнне X распаўсюджваецца на выхадныя сігналы.
Уваходны порт гадзінніка ў адпаведны рэгістр. Гэты сігнал можа выкарыстоўвацца любым рэгістрам у ядры IP. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтых сігналаў. Калі вы даяце значэнне X гэтым сігналам, значэнне X распаўсюджваецца на выхадныя сігналы.
Асінхронны чысты ўвод у адпаведны рэгістр. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтых сігналаў. Калі вы даяце значэнне X гэтым сігналам, значэнне X распаўсюджваецца на выхадныя сігналы.
Сінхронны ачышчальны ўвод у адпаведны рэгістр. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне X для гэтых сігналаў. Калі вы даяце значэнне X гэтым сігналам, значэнне X распаўсюджваецца на выхадныя сігналы
Уключыць увод сігналу ў адпаведны рэгістр. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтых сігналаў. Калі вы даяце значэнне X гэтым сігналам, значэнне X распаўсюджваецца на выхадныя сігналы.
Задае лікавае прадстаўленне уваходнага сігналу множніка A. Калі сігнал signa высокі, множнік разглядае уваходны сігнал множніка A як лік са знакам. Калі сігнал знака нізкі, множнік разглядае ўваходны сігнал множніка як лік без знака. Каб уключыць гэты сігнал, выберыце VARIABLE для параметра What is the representation for Multipliers A inputs parameter. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтага сігналу. Калі вы даяце значэнне X на гэты ўваход, значэнне X распаўсюджваецца на выхадныя сігналы.
Задае лікавае прадстаўленне уваходнага сігналу B множніка. Калі сігнал signb высокі, множнік разглядае уваходны сігнал B множніка як дадатковы лік са знакам. Калі сігнал signb нізкі, множнік разглядае ўваходны сігнал B множніка як лік без знака. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтага сігналу. Калі вы даяце значэнне X на гэты ўваход, значэнне X распаўсюджваецца на выхадныя сігналы.
Уваход для ланцужка сканавання A. Уваходны сігнал [WIDTH_A – 1, … 0] у шырыню. Калі параметр INPUT_SOURCE_A мае значэнне SCANA, патрабуецца сігнал scanina[].
Дынамічна вызначае, ці з'яўляецца значэнне акумулятара пастаянным. Калі сігнал accum_sload нізкі, то выхад множніка загружаецца ў акумулятар. Не выкарыстоўвайце accum_sload і sload_accum адначасова.
працяг...

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Сігнал sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Абавязковы нумар
не не
няма
Не Не Не Не

Апісанне
Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтага сігналу. Калі вы даяце значэнне X на гэты ўваход, значэнне X распаўсюджваецца на выхадныя сігналы.
Дынамічна вызначае, ці з'яўляецца значэнне акумулятара пастаянным. Калі сігнал sload_accum высокі, то выхад множніка загружаецца ў акумулятар. Не выкарыстоўвайце accum_sload і sload_accum адначасова. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтага сігналу. Калі вы даяце значэнне X на гэты ўваход, значэнне X распаўсюджваецца на выхадныя сігналы.
Уваходная шына вынікаў суматара з папярэдніх сtagд. Шырыня ўваходнага сігналу [WIDTH_CHAININ – 1, … 0].
Выканайце складанне або адніманне да вынікаў з першай пары множнікаў. Уваход 1 у сігнал addnsub1, каб дадаць выхады з першай пары множнікаў. Увядзіце 0 у сігнал addnsub1, каб адняць выхады з першай пары множнікаў. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтага сігналу. Калі вы даяце значэнне X на гэты ўваход, значэнне X распаўсюджваецца на выхадныя сігналы.
Выканайце складанне або адніманне да вынікаў з першай пары множнікаў. Уваход 1 у сігнал addnsub3, каб дадаць выхады з другой пары множнікаў. Увядзіце 0 у сігнал addnsub3, каб адняць выхады з першай пары множнікаў. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтага сігналу. Калі вы даяце значэнне X на гэты ўваход, значэнне X распаўсюджваецца на выхадныя сігналы.
Уваходны сігнал каэфіцыента [0:3] для першага множніка. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтага сігналу. Калі вы даяце значэнне X на гэты ўваход, значэнне X распаўсюджваецца на выхадныя сігналы.
Каэфіцыент уваходнага сігналу [0:3] для другога множніка. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтага сігналу. Калі вы даяце значэнне X на гэты ўваход, значэнне X распаўсюджваецца на выхадныя сігналы.
Каэфіцыент уваходнага сігналу [0:3] для трэцяга множніка. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтага сігналу. Калі вы даяце значэнне X на гэты ўваход, значэнне X распаўсюджваецца на выхадныя сігналы.
Каэфіцыент уваходнага сігналу [0:3] для чацвёртага множніка. Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае ўваходнае значэнне (X) для гэтага сігналу. Калі вы даяце значэнне X на гэты ўваход, значэнне X распаўсюджваецца на выхадныя сігналы.

Табліца 29. Выходныя IP-сігналы множнага сумата Intel FPGA

Сігнал

абавязковы

Апісанне

вынік []

так

Выхадны сігнал множніка. Шырыня выхаднога сігналу [WIDTH_RESULT – 1 … 0].

Імітацыйная мадэль для гэтага IP падтрымлівае нявызначанае выходнае значэнне (X). Калі вы даяце значэнне X у якасці ўваходных дадзеных, значэнне X распаўсюджваецца па гэтым сігнале.

Scanouta []

няма

Выхад ланцужка сканавання A. Шырыня выхаднога сігналу [WIDTH_A – 1..0].

Выберыце больш за 2 для колькасці множнікаў і выберыце Сканіраванне ланцуговага ўваходу для таго, што з'яўляецца уваходам A множніка, падлучанага да параметра, каб уключыць гэты сігнал.

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 46

Адправіць водгук

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. Параметры

8.6.1. Укладка Агульныя

Табліца 30. Табл

Параметр

Згенераваны параметр IP

Каштоўнасць

Якая колькасць множнікаў?

колькасць_м 1 – 4 множнікі

Якой шырыні павінны быць шыны ўводу A width_a?

1 - 256

Якой шырыні павінны быць уваходныя шыны B width_b?

1 - 256

Якой шырыні павінна быць шына вываду?

шырыня_вынік

1 - 256

Стварыце ўключэнне звязанага гадзінніка для кожнага гадзінніка

gui_associate Уключана d_clock_enabl Выключана e

8.6.2. Укладка «Дадатковыя рэжымы».

Табліца 31. Укладка «Дадатковыя рэжымы».

Параметр

Згенераваны параметр IP

Каштоўнасць

Канфігурацыя выхадаў

Рэгістр выхаду суматора

gui_output_re Укл

гістэр

Выкл

Што з'яўляецца крыніцай для тактавага сігналу?

gui_output_re gister_clock

Гадзіннік0 Гадзіннік1 Гадзіннік2

Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

gui_output_re gister_aclr

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

gui_output_re gister_sclr

НЯМА SCLR0 SCLR1

Аперацыя суматар

Якую аперацыю трэба выканаць над выхадамі першай пары множнікаў?

gui_multiplier 1_кірунак

ADD, SUB, VARIABLE

Значэнне па змаўчанні 1
16

Апісанне
Колькасць множнікаў, якія трэба скласці. Значэнні ад 1 да 4. Укажыце шырыню порта dataa[].

Укажыце шырыню порта datab[].

Укажыце шырыню порта result[].

Выкл

Выберыце гэты параметр, каб уключыць гадзіннік

для кожнага гадзінніка.

Значэнне па змаўчанні

Апісанне

Выключаны гадзіннік0
НІЯКІ НІЯКІ

Выберыце гэты параметр, каб уключыць выхадны рэгістр модуля суматора.
Выберыце Clock0 , Clock1 або Clock2, каб уключыць і вызначыць крыніцу тактавага сігналу для выходных рэгістраў. Каб уключыць гэты параметр, вы павінны выбраць «Рэгістрацыя вываду сумата».
Вызначае крыніцу асінхроннай ачысткі для выходнага рэгістра суматара. Каб уключыць гэты параметр, вы павінны выбраць «Рэгістрацыя вываду сумата».
Вызначае крыніцу сінхроннай ачысткі для выходнага рэгістра суматара. Каб уключыць гэты параметр, вы павінны выбраць «Рэгістрацыя вываду сумата».

ДАДАЦЬ

Выберыце аперацыю складання або аднімання для выхадаў паміж першым і другім множнікамі.
· Абярыце ДАДАЦЬ, каб выканаць аперацыю складання.
· Выберыце SUB для выканання аперацыі аднімання.
· Выберыце VARIABLE, каб выкарыстоўваць порт addnsub1 для дынамічнага кантролю складання/аднімання.
працяг...

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Параметр

Згенераваны параметр IP

Каштоўнасць

Зарэгістраваць увод «addnsub1».

gui_addnsub_ Уключана multiplier_reg Выключана ister1

Што з'яўляецца крыніцай для тактавага сігналу?

gui_addnsub_ multiplier_reg ister1_clock

Гадзіннік0 Гадзіннік1 Гадзіннік2

Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

gui_addnsub_ multiplier_aclr 1

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

gui_addnsub_ multiplier_sclr 1

НЯМА SCLR0 SCLR1

Якую аперацыю трэба выканаць над выхадамі другой пары памнажальнікаў?

gui_multiplier 3_кірунак

ADD, SUB, VARIABLE

Зарэгістраваць увод «addnsub3».

gui_addnsub_ Уключана multiplier_reg Выключана ister3

Што з'яўляецца крыніцай для тактавага сігналу?

gui_addnsub_ multiplier_reg ister3_clock

Гадзіннік0 Гадзіннік1 Гадзіннік2

Значэнне па змаўчанні
Off Clock0 NONE NONE ADD
Выключаны гадзіннік0

Апісанне
Калі выбрана значэнне VARIABLE: · Перавесці сігнал addnsub1 на высокі ўзровень для
аперацыя складання. · Перавесці сігнал addnsub1 у нізкі ўзровень для
аперацыя аднімання. Вы павінны выбраць больш за два множнікі, каб уключыць гэты параметр.
Выберыце гэты параметр, каб уключыць рэгістр уводу для порта addnsub1. Вы павінны выбраць VARIABLE для таго, якую аперацыю трэба выканаць на выхадах першай пары множнікаў, каб уключыць гэты параметр.
Выберыце Clock0 , Clock1 або Clock2, каб задаць уваходны тактавы сігнал для рэгістра addnsub1. Вы павінны выбраць «Зарэгістраваць увод addnsub1», каб уключыць гэты параметр.
Вызначае асінхронную чыстую крыніцу для рэгістра addnsub1. Вы павінны выбраць «Зарэгістраваць увод addnsub1», каб уключыць гэты параметр.
Вызначае крыніцу сінхроннай ачысткі для рэгістра addnsub1. Вы павінны выбраць «Зарэгістраваць увод addnsub1», каб уключыць гэты параметр.
Выберыце аперацыю складання або аднімання для выхадаў паміж трэцім і чацвёртым множнікамі. · Абярыце ДАДАЦЬ, каб выканаць складанне
аперацыя. · Выберыце SUB, каб выканаць адніманне
аперацыя. · Выберыце VARIABLE, каб выкарыстоўваць addnsub1
порт для дынамічнага кантролю складання/аднімання. Калі выбрана значэнне VARIABLE: · Перавесці сігнал addnsub1 на высокі ўзровень для аперацыі складання. · Перавесці сігнал addnsub1 на нізкі ўзровень для аперацыі аднімання. Вы павінны выбраць значэнне 4 для Што такое колькасць множнікаў? каб уключыць гэты параметр.
Выберыце гэты параметр, каб уключыць уваходны рэгістр для сігналу addnsub3. Вы павінны выбраць VARIABLE для таго, якая аперацыя павінна быць выканана на выхадах другой пары множнікаў, каб уключыць гэты параметр.
Выберыце Clock0 , Clock1 або Clock2, каб задаць уваходны тактавы сігнал для рэгістра addnsub3. Вы павінны выбраць «Зарэгістраваць увод addnsub3», каб уключыць гэты параметр.
працяг...

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 48

Адправіць водгук

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Параметр
Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

Згенераваны параметр IP

Каштоўнасць

gui_addnsub_ multiplier_aclr 3

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

gui_addnsub_ multiplier_sclr 3

НЯМА SCLR0 SCLR1

Уключыць палярнасць `use_subadd'

gui_use_subn Укл

дадаць

Выкл

8.6.3. Укладка множнікаў

Табліца 32. Табл

Параметр

Згенераваны параметр IP

Каштоўнасць

Што такое

гуі_прадставіць

фармат прадстаўлення ation_a

для множнікаў А ўваходы?

ЗНАКАВЫ, БЕЗЗНАКАВЫ, ЗМЕННЫ

Зарэгістраваць увод `signa'

gui_register_s Укл

Ігна

Выкл

Што з'яўляецца крыніцай для тактавага сігналу?

gui_register_s igna_clock

Гадзіннік0 Гадзіннік1 Гадзіннік2

Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

gui_register_s igna_aclr

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

gui_register_s igna_sclr

НЯМА SCLR0 SCLR1

Што такое

гуі_прадставіць

фармат прадстаўлення ation_b

для уваходаў множнікаў B?

ЗНАКАВЫ, БЕЗЗНАКАВЫ, ЗМЕННЫ

Зарэгістраваць увод `signb'

gui_register_s Укл

ignb

Выкл

Значэнне па змаўчанні НЯМА
НІЯКАЙ

Апісанне
Вызначае асінхронную чыстую крыніцу для рэгістра addnsub3. Вы павінны выбраць «Зарэгістраваць увод addnsub3», каб уключыць гэты параметр.
Вызначае крыніцу сінхроннай ачысткі для рэгістра addnsub3. Вы павінны выбраць «Зарэгістраваць увод addnsub3», каб уключыць гэты параметр.

Выкл

Выберыце гэты параметр, каб адмяніць функцыю

ўваходнага порта addnsub.

Прывядзіце addnsub да высокага для аперацыі аднімання.

Увядзіце addnsub у нізкі ўзровень для аперацыі дадання.

Значэнне па змаўчанні

Апісанне

UNSIGNED Укажыце фармат прадстаўлення для ўводу множніка A.

Выкл

Выберыце гэты параметр, каб уключыць signa

зарэгістравацца.

Вы павінны выбраць значэнне VARIABLE для Які фармат прадстаўлення для ўваходных дадзеных Multipliers A? параметр для ўключэння гэтай опцыі.

Гадзіннік0

Выберыце Clock0 , Clock1 або Clock2, каб уключыць і вызначыць уваходны тактавы сігнал для рэгістра знакаў.
Каб уключыць гэты параметр, вы павінны выбраць «Зарэгістраваць увод «signa».

НІЯКАЙ

Вызначае асінхронную ачышчаную крыніцу для рэестра signa.
Каб уключыць гэты параметр, вы павінны выбраць «Зарэгістраваць увод «signa».

НІЯКАЙ

Вызначае крыніцу сінхроннай ачысткі для рэестра знакаў.
Каб уключыць гэты параметр, вы павінны выбраць «Зарэгістраваць увод «signa».

UNSIGNED Укажыце фармат прадстаўлення для ўводу множніка B.

Выкл

Выберыце гэты параметр, каб уключыць signb

зарэгістравацца.

працяг...

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Параметр

Згенераваны параметр IP

Каштоўнасць

Значэнне па змаўчанні

Што з'яўляецца крыніцай для тактавага сігналу?

gui_register_s ignb_clock

Гадзіннік0 Гадзіннік1 Гадзіннік2

Гадзіннік0

Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

gui_register_s ignb_aclr

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

gui_register_s ignb_sclr

НЯМА SCLR0 SCLR1

Канфігурацыя ўваходу
Зарэгістраваць уваход А множніка
Што з'яўляецца крыніцай для тактавага сігналу?

gui_input_reg Укл

ister_a

Выкл

gui_input_reg ister_a_clock

Гадзіннік0 Гадзіннік1 Гадзіннік2

НІЯКІ НІЯКІ
Выключаны гадзіннік0

Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

gui_input_reg ister_a_aclr

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

gui_input_reg ister_a_sclr

НЯМА SCLR0 SCLR1

Зарэгістраваць уваход B множніка
Што з'яўляецца крыніцай для тактавага сігналу?

gui_input_reg Укл

ister_b

Выкл

gui_input_reg ister_b_clock

Гадзіннік0 Гадзіннік1 Гадзіннік2

NONE NONE Off Clock0

Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

gui_input_reg ister_b_aclr

НЯМА ACLR0 ACLR1

НІЯКАЙ

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

gui_input_reg ister_b_sclr

НЯМА SCLR0 SCLR1

НІЯКАЙ

Да чаго падключаны ўваход А множніка?

gui_multiplier Множнік уводу Множнік

_а_ўвод

Увод ланцужка сканавання ўваход

Апісанне
Вы павінны выбраць значэнне VARIABLE для Які фармат прадстаўлення ўваходных дадзеных Multipliers B? параметр для ўключэння гэтай опцыі.
Выберыце Clock0, Clock1 або Clock2, каб уключыць і вызначыць уваходны тактавы сігнал для рэгістра signb. Каб уключыць гэты параметр, трэба выбраць «Зарэгістраваць увод `signb».
Вызначае асінхронную ачышчаную крыніцу для рэестра signb. Каб уключыць гэты параметр, трэба выбраць «Зарэгістраваць увод `signb».
Вызначае крыніцу сінхроннай ачысткі для рэгістра signb. Каб уключыць гэты параметр, трэба выбраць «Зарэгістраваць увод `signb».
Выберыце гэты параметр, каб уключыць рэгістр уводу для шыны ўводу дадзеных.
Выберыце Clock0 , Clock1 або Clock2, каб уключыць і вызначыць уваходны тактавы сігнал рэгістра для ўваходнай шыны даных. Каб уключыць гэты параметр, вы павінны выбраць рэгістрацыйны ўваход A множніка.
Вызначае крыніцу асінхроннай ачысткі рэгістра для шыны ўводу дадзеных. Каб уключыць гэты параметр, вы павінны выбраць рэгістрацыйны ўваход A множніка.
Вызначае крыніцу сінхроннай ачысткі рэгістра для шыны ўводу дадзеных. Каб уключыць гэты параметр, вы павінны выбраць рэгістрацыйны ўваход A множніка.
Выберыце гэты параметр, каб уключыць рэгістр уводу для шыны ўводу datab.
Выберыце Clock0 , Clock1 або Clock2, каб уключыць і вызначыць уваходны тактавы сігнал рэгістра для ўваходнай шыны datab. Каб уключыць гэты параметр, вы павінны выбраць рэгістрацыйны ўваход B множніка.
Вызначае крыніцу асінхроннай ачысткі рэгістра для шыны ўводу datab. Каб уключыць гэты параметр, вы павінны выбраць рэгістрацыйны ўваход B множніка.
Вызначае крыніцу сінхроннай ачысткі рэгістра для шыны ўводу datab. Каб уключыць гэты параметр, вы павінны выбраць рэгістрацыйны ўваход B множніка.
Выберыце крыніцу ўваходу для ўваходу А множніка.
працяг...

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 50

Адправіць водгук

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Параметр

Згенераваны параметр IP

Каштоўнасць

Канфігурацыя рэгістрацыі Scanout A

Вывад рэгістра ланцужка сканавання

gui_scanouta Укл

_рэгістрацыя

Выкл

Што з'яўляецца крыніцай для тактавага сігналу?

gui_scanouta _register_cloc k

Гадзіннік0 Гадзіннік1 Гадзіннік2

Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

gui_scanouta _register_aclr

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

gui_scanouta _register_sclr

НЯМА SCLR0 SCLR1

8.6.4. Preadder Tab

Табліца 33. Укладка Preadder

Параметр

Згенераваны параметр IP

Каштоўнасць

Выберыце рэжым папярэдняга складання

preadder_mo дэ

ПРОСТЫ, COEF, УВОД, КВАДРАТ, ПАСТАЯННАЯ

Значэнне па змаўчанні

Апісанне
Выберыце ўвод множніка, каб выкарыстоўваць шыну ўводу дадзеных у якасці крыніцы множніка. Каб выкарыстоўваць уваходную шыну сканавання ў якасці крыніцы множніка і ўключыць выхадную шыну сканавання, выберыце пункт «Уваход ланцужка сканавання». Гэты параметр даступны, калі вы выбіраеце 2, 3 або 4 для Колькасці множнікаў? параметр.

Off Clock0 НІЯКІ НЯМА

Выберыце гэты параметр, каб уключыць рэгістр вываду для шыны вываду scanouta.
Вы павінны выбраць Уваход ланцуга сканавання для Да чаго падключаны ўваход A множніка? параметр для ўключэння гэтай опцыі.
Выберыце Clock0 , Clock1 або Clock2, каб уключыць і вызначыць уваходны тактавы сігнал рэгістра для выходнай шыны scanouta.
Каб уключыць гэту опцыю, вы павінны ўключыць рэгістрацыю вываду параметра ланцужка сканавання.
Вызначае крыніцу асінхроннай ачысткі рэгістра для шыны вываду scanouta.
Каб уключыць гэту опцыю, вы павінны ўключыць рэгістрацыю вываду параметра ланцужка сканавання.
Вызначае крыніцу сінхроннай ачысткі рэгістра для выходнай шыны scanouta.
Каб уключыць гэту опцыю, трэба выбраць параметр «Зарэгістраваць вывад ланцужка сканавання».

Значэнне па змаўчанні
ПРОСТА

Апісанне
Вызначае рэжым працы для модуля папярэдняга сумавання. ПРОСТЫ: Гэты рэжым абыходзіць папярэдні саўтар. Гэта рэжым па змаўчанні. COEF: у гэтым рэжыме ў якасці ўваходных дадзеных для памнажальніка выкарыстоўваецца выхад папярэдняга суматара і ўваходнай шыны каэфіцыента. INPUT (УВАХОД): у гэтым рэжыме ў якасці ўваходных дадзеных для памнажальніка выкарыстоўваецца выхад папярэдняга суміравальніка і ўваходная шына даных. SQUARE: Гэты рэжым выкарыстоўвае выхад папярэдняга суміравальніка як ўваход для множніка.
працяг...

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Параметр

Згенераваны параметр IP

Каштоўнасць

Выберыце кірунак прадаўца

gui_preadder ADD,

_кірунак

SUB

Якой шырыні павінны быць уваходныя шыны C width_c?

1 - 256

Канфігурацыя рэгістра ўводу дадзеных C

Зарэгістраваць увод дадзеных

gui_datac_inp Укл

ut_register

Выкл

Што з'яўляецца крыніцай для тактавага сігналу?

gui_datac_inp ut_register_cl зак

Гадзіннік0 Гадзіннік1 Гадзіннік2

Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

gui_datac_inp ut_register_a clr

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

gui_datac_inp ut_register_sc lr

НЯМА SCLR0 SCLR1

Каэфіцыенты
Якой шырыні павінен быць каэфіцыент шырыні?

каэфіцыент_шырыні

1 - 27

Канфігурацыя рэгістра Coef

Зарэгіструйце ўвод каэфіцыента

gui_coef_regi Укл

стэр

Выкл

Што з'яўляецца крыніцай для тактавага сігналу?

gui_coef_regi ster_clock

Гадзіннік0 Гадзіннік1 Гадзіннік2

Значэнне па змаўчанні
ДАДАЦЬ
16

Апісанне
ПАСТАЯННАЯ: у гэтым рэжыме ў якасці ўваходных дадзеных для памнажальніка выкарыстоўваецца шына ўводу даных з абыходам папярэдняга суматара і шына ўводу каэфіцыента.
Вызначае аперацыю папярэдняга суміравальніка. Каб уключыць гэты параметр, абярыце наступнае для выбару рэжыму папярэдняга суміравання: · COEF · INPUT · SQUARE або · CONSTANT
Вызначае колькасць бітаў для ўваходнай шыны C. Вы павінны выбраць INPUT для Select preadder mode, каб уключыць гэты параметр.

На Clock0 НІ НІЯК

Выберыце гэты параметр, каб уключыць рэгістр уводу для шыны ўводу дадзеных. Каб уключыць гэту опцыю, вы павінны ўсталяваць для параметра INPUT значэнне Select preadder mode.
Выберыце Clock0, Clock1 або Clock2, каб задаць уваходны тактавы сігнал для ўваходнага рэгістра datac. Каб уключыць гэты параметр, трэба выбраць «Зарэгістраваць увод даных».
Вызначае крыніцу асінхроннай ачысткі для ўваходнага рэгістра datac. Каб уключыць гэты параметр, трэба выбраць «Зарэгістраваць увод даных».
Вызначае крыніцу сінхроннай ачысткі для ўваходнага рэгістра datac. Каб уключыць гэты параметр, трэба выбраць «Зарэгістраваць увод даных».

Вызначае колькасць бітаў для

ўваходная шына coefsel.

Вы павінны выбраць COEF або CONSTANT для рэжыму папярэдняга суміравання, каб уключыць гэты параметр.

На гадзінніку 0

Выберыце гэты параметр, каб уключыць рэгістр уводу для шыны ўводу каэфіцыента. Вы павінны выбраць COEF або CONSTANT для рэжыму папярэдняга суміравання, каб уключыць гэты параметр.
Выберыце Clock0, Clock1 або Clock2, каб задаць уваходны тактавы сігнал для ўваходнага рэгістра каэфіцыента. Вы павінны выбраць Register the coefsel input, каб уключыць гэты параметр.
працяг...

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 52

Адправіць водгук

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Параметр
Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

Згенераваны параметр IP

Каштоўнасць

gui_coef_regi ster_aclr

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу

gui_coef_regi ster_sclr

НЯМА SCLR0 SCLR1

Каэфіцыент_0 Канфігурацыя

coef0_0 да coef0_7

0x00000 0xFFFFFFF

Каэфіцыент_1 Канфігурацыя

coef1_0 да coef1_7

0x00000 0xFFFFFFF

Каэфіцыент_2 Канфігурацыя

coef2_0 да coef2_7

0x00000 0xFFFFFFF

Каэфіцыент_3 Канфігурацыя

coef3_0 да coef3_7

0x00000 0xFFFFFFF

8.6.5. Акумулятар Tab

Табліца 34. Табл. Акумулятар

Параметр

Згенераваны параметр IP

Каштоўнасць

Уключыць акумулятар?

акумулятар

ТАК, НЕ

Што такое акумулятарны тып працы?

accum_directi ADD,

SUB

Значэнне па змаўчанні НЯМА
НІЯКАЙ
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Апісанне
Вызначае асінхронную ачышчаную крыніцу для ўваходнага рэгістра каэфіцыента. Вы павінны выбраць Register the coefsel input, каб уключыць гэты параметр.
Вызначае крыніцу сінхроннай ачысткі для ўваходнага рэгістра каэфіцыента. Вы павінны выбраць Register the coefsel input, каб уключыць гэты параметр.
Задае значэнні каэфіцыента для гэтага першага множніка. Колькасць бітаў павінна быць такой жа, як паказана ў раздзеле "Наколькі шырокім павінен быць каэфіцыент шырыні?" параметр. Вы павінны выбраць COEF або CONSTANT для рэжыму папярэдняга суміравання, каб уключыць гэты параметр.
Задае значэнні каэфіцыента для гэтага другога множніка. Колькасць бітаў павінна быць такой жа, як паказана ў раздзеле "Наколькі шырокім павінен быць каэфіцыент шырыні?" параметр. Вы павінны выбраць COEF або CONSTANT для рэжыму папярэдняга суміравання, каб уключыць гэты параметр.
Задае значэнні каэфіцыента для гэтага трэцяга множніка. Колькасць бітаў павінна быць такой жа, як паказана ў раздзеле "Наколькі шырокім павінен быць каэфіцыент шырыні?" параметр. Вы павінны выбраць COEF або CONSTANT для рэжыму папярэдняга суміравання, каб уключыць гэты параметр.
Задае значэнні каэфіцыента для гэтага чацвёртага множніка. Колькасць бітаў павінна быць такой жа, як паказана ў раздзеле "Наколькі шырокім павінен быць каэфіцыент шырыні?" параметр. Вы павінны выбраць COEF або CONSTANT для рэжыму папярэдняга суміравання, каб уключыць гэты параметр.

Значэнне па змаўчанні NO
ДАДАЦЬ

Апісанне
Выберыце ТАК, каб уключыць акумулятар. Пры выкарыстанні функцыі назапашвальніка вы павінны выбраць Рэгістр выхаду сумата.
Вызначае аперацыю акумулятара: · ADD для аперацыі складання · SUB для аперацыі аднімання. Вы павінны выбраць ТАК для Уключыць акумулятар? параметр для ўключэння гэтай опцыі.
працяг...

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Параметр
Канстанта папярэдняй загрузкі Уключыць канстанту папярэдняй загрузкі

Згенераваны параметр IP

Каштоўнасць

gui_ena_prelo Укл

ad_const

Выкл

Да чаго падключаны ўваход акумулюючага порта?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Выберыце значэнне для папярэдняй нагрузкі loadconst_val 0 – 64

пастаянная

Што з'яўляецца крыніцай для тактавага сігналу?

gui_accum_sl oad_register_ гадзіннік

Гадзіннік0 Гадзіннік1 Гадзіннік2

Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

gui_accum_sl oad_register_ aclr

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

gui_accum_sl oad_register_ sclr

НЯМА SCLR0 SCLR1

Уключыць двайны акумулятар

gui_double_a Укл

куб

Выкл

Значэнне па змаўчанні

Апісанне

Выкл

Уключыце accum_sload або

сігналы sload_accum і ўвод рэгістра

для дынамічнага выбару ўваходу ў

акумулятар.

Калі accum_sload нізкі або sload_accum, выхад множніка падаецца ў акумулятар.

Калі accum_sload высокі або sload_accum, вызначаная карыстальнікам канстанта папярэдняй нагрузкі падаецца ў акумулятар.

Вы павінны выбраць ТАК для Уключыць акумулятар? параметр для ўключэння гэтай опцыі.

ACCUM_SL OAD

Вызначае паводзіны сігналу accum_sload/sload_accum.
ACCUM_SLOAD: Прывядзіце нізкі ўзровень accum_sload, каб загрузіць выхад множніка ў акумулятар.
SLOAD_ACCUM: Прывядзіце sload_accum да высокага ўзроўню, каб загрузіць выхад множніка ў акумулятар.
Каб уключыць гэты параметр, неабходна выбраць опцыю «Уключыць канстанту папярэдняй загрузкі».

Укажыце зададзенае пастаяннае значэнне.

Гэта значэнне можа быць 2N, дзе N - зададзенае пастаяннае значэнне.

Калі N=64, гэта ўяўляе сабой пастаянны нуль.

Каб уключыць гэты параметр, неабходна выбраць опцыю «Уключыць канстанту папярэдняй загрузкі».

Гадзіннік0

Выберыце Clock0, Clock1 або Clock2, каб задаць уваходны тактавы сігнал для рэгістра accum_sload/sload_accum.
Каб уключыць гэты параметр, неабходна выбраць опцыю «Уключыць канстанту папярэдняй загрузкі».

НІЯКАЙ

Вызначае асінхронную ачышчаную крыніцу для рэгістра accum_sload/sload_accum.
Каб уключыць гэты параметр, неабходна выбраць опцыю «Уключыць канстанту папярэдняй загрузкі».

НІЯКАЙ

Вызначае крыніцу сінхроннай ачысткі для рэгістра accum_sload/sload_accum.
Каб уключыць гэты параметр, неабходна выбраць опцыю «Уключыць канстанту папярэдняй загрузкі».

Выкл

Уключае двайны рэгістр акумулятара.

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 54

Адправіць водгук

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Сісталічны/ланцуговая табл

Табліца 35. Укладка сісталічнага/ланцуговага суматора

Параметр Enable chainout adder

Згенераваны параметр IP

Каштоўнасць

chainout_add ТАК,

НЯМА

Што такое тып аперацыі ланцужнога суматара?

chainout_add ДАДАЦЬ,

эр_кірунак

SUB

Уключыць `адмоўны' ўвод для ланцужнога суматара?

Адмоўны_порт

PORT_USED, PORT_UNUSED

Зарэгістраваць `адмоўны' ўвод? адмоўны_рэгістр эр

НЕЗРЭГІСТРАВАНЫ, ГАДЗІННІК0, ГАДЗІННІК1, ГАДЗІННІК2, ГАДЗІННІК3

Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

адмаўляць_aclr

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

адмаўляць_sclr

НЯМА SCLR0 SCLR1

Сісталічны Затрымка
Уключыць рэгістры сісталічнай затрымкі

gui_systolic_d Укл

эласты

Выкл

Што з'яўляецца крыніцай для тактавага сігналу?

gui_systolic_d CLOCK0,

elay_clock

ГАДЗІННІК1,

Значэнне па змаўчанні
НЯМА

Апісанне
Выберыце "ТАК", каб уключыць модуль суміравання ланцуга.

ДАДАЦЬ

Вызначае аперацыю ланцуговага суматора.
Для аперацыі аднімання SIGNED павінен быць выбраны для Які фармат прадстаўлення для ўваходных дадзеных Multipliers A? і які фармат прадстаўлення для ўваходных дадзеных множнікаў B? на ўкладцы «Множнікі».

PORT_UN ВЫКАРЫСТАНЫ

Выберыце PORT_USED, каб уключыць адмоўны ўваходны сігнал.
Гэты параметр недапушчальны, калі адключаны суматар ланцуговай ланцугу.

НЕ РЭГІСТРАЦЫЯ ERED

Каб уключыць уваходны рэгістр для адмоўнага ўваходнага сігналу і задаць уваходны тактавы сігнал для адмоўнага рэгістра.
Выберыце НЕЗАРЭГІСТРАВАНЫ, калі рэгістр негатыўнага ўводу не патрэбны
Гэты параметр несапраўдны, калі вы выбіраеце:
· НЕ для Enable chainout adder або
· PORT_UNUSED для ўключэння ўводу «адмоўны» для суматару злучэння? параметр або

НІЯКАЙ

Вызначае асінхронную чыстую крыніцу для адмоўнага рэгістра.
Гэты параметр несапраўдны, калі вы выбіраеце:
· НЕ для Enable chainout adder або
· PORT_UNUSED для ўключэння ўводу «адмоўны» для суматару злучэння? параметр або

НІЯКАЙ

Вызначае крыніцу сінхроннай ачысткі для адмоўнага рэгістра.
Гэты параметр несапраўдны, калі вы выбіраеце:
· НЕ для Enable chainout adder або
· PORT_UNUSED для ўключэння ўводу «адмоўны» для суматару злучэння? параметр або

Выключаны CLOCK0

Выберыце гэты параметр, каб уключыць сісталічны рэжым. Гэты параметр даступны, калі вы выбіраеце 2 або 4 для Колькасці множнікаў? параметр. Каб выкарыстоўваць рэгістры сісталічнай затрымкі, вы павінны ўключыць выхад Register блока суматара.
Задае ўваходны тактавы сігнал для рэгістра сісталічнай затрымкі.
працяг...

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Параметр

Згенераваны параметр IP

Каштоўнасць

ГАДЗІННІК2,

Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

gui_systolic_d elay_aclr

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

gui_systolic_d elay_sclr

НЯМА SCLR0 SCLR1

Значэнне па змаўчанні
НІЯКАЙ
НІЯКАЙ

Апісанне
Вы павінны выбраць уключыць рэгістры сісталічнай затрымкі, каб уключыць гэтую опцыю.
Вызначае крыніцу асінхроннай ачысткі для рэгістра сісталічнай затрымкі. Вы павінны выбраць уключыць рэгістры сісталічнай затрымкі, каб уключыць гэтую опцыю.
Вызначае крыніцу сінхроннай ачысткі для рэгістра сісталічнай затрымкі. Вы павінны выбраць уключыць рэгістры сісталічнай затрымкі, каб уключыць гэтую опцыю.

8.6.7. Канвеерная ўкладка

Табліца 36. Табл

Канфігурацыя канвеернай апрацоўкі параметраў

Згенераваны параметр IP

Каштоўнасць

Вы хочаце дадаць рэгістр канвеера да ўваходу?

gui_pipelining Не, Так

Значэнне па змаўчанні
няма

Калі ласка, укажыце

затрымка

колькасць гадзін затрымкі

цыклаў

Любое значэнне большае за 0

Што з'яўляецца крыніцай для тактавага сігналу?

gui_input_late ncy_clock

ГАДЗІННІК0, ГАДЗІННІК1, ГАДЗІННІК2

Што з'яўляецца крыніцай для асінхроннага выразнага ўводу?

gui_input_late ncy_aclr

НЯМА ACLR0 ACLR1

Што з'яўляецца крыніцай для сінхроннага выразнага ўводу?

gui_input_late ncy_sclr

НЯМА SCLR0 SCLR1

ГАДЗІННІК0 НЯМА НЯМА

Апісанне
Выберыце «Так», каб уключыць дадатковы ўзровень рэгістра канвеера для ўваходных сігналаў. Вы павінны ўказаць значэнне большае за 0 для параметра Калі ласка, укажыце колькасць тактавых цыклаў затрымкі.
Вызначае патрэбную затрымку ў тактах. Адзін узровень рэгістра канвеера = 1 затрымка ў такце. Вы павінны выбраць "ТАК" для "Жадаеце вы дадаць рэгістр канвеера да ўваходных дадзеных?" каб уключыць гэтую опцыю.
Выберыце Clock0 , Clock1 або Clock2, каб уключыць і ўказаць тактавы сігнал уваходнага рэгістра канвеера. Вы павінны выбраць "ТАК" для "Жадаеце вы дадаць рэгістр канвеера да ўваходных дадзеных?" каб уключыць гэтую опцыю.
Вызначае асінхронны ачышчаны крыніца рэгістра для дадатковага рэгістра канвеера. Вы павінны выбраць "ТАК" для "Жадаеце вы дадаць рэгістр канвеера да ўваходных дадзеных?" каб уключыць гэтую опцыю.
Вызначае крыніцу сінхроннай ачысткі рэгістра для дадатковага рэгістра канвеера. Вы павінны выбраць ТАК для Вы хочаце дадаць канвеерны рэгістр да ўводу? каб уключыць гэтую опцыю.

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 56

Адправіць водгук

683490 | 2020.10.05 Адправіць водгук

9. ALTMEMMULT (памнажальнік пастаяннага каэфіцыента) IP Core

Увага:

Intel выдаліла падтрымку гэтага IP у Intel Quartus Prime Pro Edition версіі 20.3. Калі ядро IP у вашым дызайне арыентавана на прылады ў Intel Quartus Prime Pro Edition, вы можаце замяніць IP на LPM_MULT Intel FPGA IP або паўторна згенераваць IP і скампіляваць свой дызайн з дапамогай праграмнага забеспячэння Intel Quartus Prime Standard Edition.

Ядро ALTMEMMULT IP выкарыстоўваецца для стварэння множнікаў на аснове памяці з выкарыстаннем блокаў памяці на мікрасхеме, якія знаходзяцца ў FPGA Intel (з блокамі памяці M512, M4K, M9K і MLAB). Гэта ядро IP карысна, калі ў вас няма дастатковых рэсурсаў для рэалізацыі множнікаў у лагічных элементах (LE) або спецыяльных рэсурсаў множніка.
IP-ядро ALTMEMMULT - гэта сінхронная функцыя, якая патрабуе гадзінніка. IP-ядро ALTMEMMULT рэалізуе множнік з мінімальна магчымай прапускной здольнасцю і затрымкай для зададзенага набору параметраў і спецыфікацый.
На наступным малюнку паказаны парты для IP-ядра ALTMEMMULT.

Малюнак 21. Парты ALTMEMMULT

ALTMEMMULT

data_in[] sload_data coeff_in[]

вынік[] вынік_сапраўдны загрузка_зроблена

загрузка_каэф

Гадзіннік sclr
наст

Звязаная інфармацыя Функцыі на старонцы 71

9.1. Асаблівасці
Ядро ALTMEMMULT IP прапануе наступныя магчымасці: · Стварае толькі памнажальнікі на аснове памяці з выкарыстаннем блокаў памяці на чыпе, знойдзеных у
Intel FPGA · Падтрымлівае шырыню даных 1 біт · Падтрымлівае фармат прадстаўлення даных са знакам і без знака · Падтрымлівае канвеер з фіксаванай затрымкай вываду

ISO 9001:2015 зарэгістраваны

9. ALTMEMMULT (памнажальнік пастаяннага каэфіцыента) IP Core 683490 | 2020.10.05
· Захоўвае кратныя канстанты ў аператыўнай памяці (RAM)
· Дае магчымасць выбраць тып блока аператыўнай памяці
· Падтрымка дадатковых сінхронных уваходных партоў ачысткі і кантролю нагрузкі
9.2. Прататып Verilog HDL
Наступны прататып Verilog HDL знаходзіцца ў Verilog Design File (.v) altera_mf.v у каталог сінтэзу eda.
module altmemmult #( параметр coeff_representation = «ПІДПІС», параметр каэфіцыент0 = «НЕВЫКАРЫСТАНЫ», параметр data_representation = «ПОДПІС», параметр nameravaная_сямейства_прылад = «невыкарыстоўваны», параметр max_clock_cycles_per_result = 1, параметр number_of_coefficients = 1, параметр ram_block_type = «AUTO», параметр total_latency = 1, параметр width_c = 1, параметр width_d = 1, параметр width_r = 1, параметр width_s = 1, параметр lpm_type = “altmemmult”, параметр lpm_hint = “невыкарыстоўваны”) (тактавы сігнал уваходнага провада, провад уваходу [width_c-1: 0]coeff_in, уваходны провад [width_d-1:0] data_in, выхадны провад load_done, выхадны провад [width_r-1:0] вынік, выхадны провад result_valid, уваходны провад sclr, уваходны провад [width_s-1:0] sel, input провад sload_coeff, уваходны провад sload_data)/* сінтэз syn_black_box=1 */; канцавы модуль
9.3. Дэкларацыя кампанентаў VHDL
Дэкларацыя кампанента VHDL знаходзіцца ў VHDL Design File (.vhd) altera_mf_components.vhd у каталог librariesvhdlaltera_mf.
кампанент altmemmult generic ( coeff_representation:string := “SIGNED”; coefficient0:string := “UNUSED”; data_representation:string := “SIGNED”; nameravaная_сямейства_прылад:радок := “невыкарыстоўваны”; max_clock_cycles_per_result:natural := 1; number_of_oefficients:natural : = ram_block : = "AUTO"; width_d:natural; lpm_hint : = "lpm_type:"; «altmemmult»); port( clock:in std_logic; coeff_in:in std_logic_vector(width_c-1 downto 1) := (others => '1'); data_in:in std_logic_vector(width_d-0 downto 0);

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 58

Адправіць водгук

9. ALTMEMMULT (памнажальнік пастаяннага каэфіцыента) IP Core 683490 | 2020.10.05

load_done:выхад std_logic; вынік:выхад std_logic_vector(width_r-1 downto 0); result_valid:out std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (іншыя => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); канцавы кампанент;

9.4. Парты

У наступных табліцах пералічаны ўваходныя і выходныя парты для IP-ядра ALTMEMMULT.

Табліца 37. Уваходныя парты ALTMEMMULT

Назва порта

абавязковы

Апісанне

гадзіннік

так

Тактавы ўваход у множнік.

каэфіцыент []

няма

Порт уводу каэфіцыента для множніка. Памер ўваходнага порта залежыць ад значэння параметра WIDTH_C.

даныя_ў[]

так

Порт уводу дадзеных у памнажальнік. Памер ўваходнага порта залежыць ад значэння параметра WIDTH_D.

SCLR

няма

Сінхронны чысты ўвод. Калі не выкарыстоўваецца, значэнне па змаўчанні - актыўны высокі.

сел[]

няма

Выбар фіксаванага каэфіцыента. Памер ўваходнага порта залежыць ад WIDTH_S

значэнне параметра.

загрузка_каэф

няма

Уваходны порт каэфіцыента сінхроннай нагрузкі. Замяняе бягучае выбранае значэнне каэфіцыента на значэнне, указанае ва ўваходных дадзеных coeff_in.

загрузка даных

няма

Порт уводу дадзеных сінхроннай нагрузкі. Сігнал, які вызначае новую аперацыю множання і адмяняе існуючую аперацыю множання. Калі параметр MAX_CLOCK_CYCLES_PER_RESULT мае значэнне 1, порт уводу sload_data ігнаруецца.

Табліца 38. Выхадныя парты ALTMEMMULT

Назва порта

абавязковы

Апісанне

вынік[]

так

Порт выхаду множніка. Памер ўваходнага порта залежыць ад значэння параметра WIDTH_R.

вынік_сапраўдны

так

Паказвае, калі вывад з'яўляецца сапраўдным вынікам поўнага множання. Калі параметр MAX_CLOCK_CYCLES_PER_RESULT мае значэнне 1, выхадны порт result_valid не выкарыстоўваецца.

загрузка зроблена

няма

Паказвае, калі скончылася загрузка новага каэфіцыента. Сігнал load_done сцвярджае, калі новы каэфіцыент скончыў загрузку. Калі сігнал load_done не высокі, ніякія іншыя значэнні каэфіцыента не могуць быць загружаныя ў памяць.

9.5. Параметры

У наступнай табліцы пералічаны параметры для IP-ядра ALTMEMMULT.

Табліца 39.
WIDTH_D WIDTH_C

Параметры ALTMEMMULT
Імя параметра

Абавязковы тып

Апісанне

Цэлы лік Так

Задае шырыню порта data_in[].

Цэлы лік Так

Задае шырыню порта coeff_in[]. працяг...

Адправіць водгук

Intel FPGA Integer Arithmetic IP Cores Кіраўніцтва карыстальніка 59

9. ALTMEMMULT (памнажальнік пастаяннага каэфіцыента) IP Core 683490 | 2020.10.05

Імя параметра WIDTH_R WIDTH

Дакументы / Рэсурсы

Intel FPGA Integer Arithmetic IP Cores [pdfКіраўніцтва карыстальніка
FPGA Цэлыя арыфметычныя IP-ядры, Цэлыя арыфметычныя IP-ядры, Арыфметычныя IP-ядры, IP-ядры