دليل مستخدم intel FPGA Integer Arithmetic IP Cores

محتويات يخفي

1 FPGA عدد صحيح من النوى الحسابية IP

2 المستندات / الموارد

2.1 مراجع

3 منشورات ذات صلة

FPGA عدد صحيح من النوى الحسابية IP

View Fullscreen

دليل مستخدم Intel FPGA لعدد صحيح من معالجات IP الأساسية
تم التحديث لـ Intel® Quartus® Prime Design Suite: 20.3

نسخة عبر الإنترنت إرسال ملاحظات

يو جي-01063

معرف: 683490 الإصدار: 2020.10.05

محتويات
محتويات
1. إنتل FPGA عدد صحيح من النوى الحسابية IP ………………………………………………………………..5
2. LPM_COUNTER (العداد) IP Core ........................................... 7 2.1. الميزات ………………………………………………………………………………………………………………………………………………………………………………………………………………… 7 نموذج Verilog HDL .......................................................................... 2.2 8. إعلان مكون VHDL ………………………………………………………..2.3 8. إعلان VHDL LIBRARY_USE ………………………………………………………………………………………………………………………………………… 2.4 9. الموانئ ……………………………………………………………………………………………………………………………………………………………………………………………….2.5 المعلمات ………………………………………………………………………………………………………………………………………… 9
3. LPM_DIVIDE (المقسم) Intel FPGA IP Core........................... 12 3.1. سمات………………………………………………………………………………………………. 12 3.2. نموذج Verilog HDL ………………………………………………………………………………………………………………………………………………………………… 12 إعلان مكون VHDL …………………………………………………………………………………………….. 3.3 13. إعلان VHDL LIBRARY_USE …………………………………………………. 3.4 13. الموانئ ………………………………………………………………………………………………………… 3.5 13. المعلمات ……………………………………………………………………………………… 3.6
4. LPM_MULT (المضاعف) IP Core ………………………………………………………. 16 4.1. سمات………………………………………………………………………………………………. 16 4.2. نموذج Verilog HDL .......................................................................................... 17 4.3. إعلان مكون VHDL ………………………………………………………………………………………………….. 17 4.4. إعلان VHDL LIBRARY_USE …………………………………………………. 17 4.5. الإشارات …………………………………………………………………………………………………………… 18 4.6. معلمات أجهزة Stratix V وArria V وCyclone V وIntel Cyclone 10 LP......................... 18 4.6.1. علامة التبويب العامة………………………………………………………………………………………………… 18 4.6.2. عام 2 علامة التبويب ........................................................................................... 19 4.6.3. علامة تبويب خطوط الأنابيب ………………………………………………………………………………………………………… 19 4.7. معلمات أجهزة Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX.......... 20 4.7.1. علامة التبويب العامة………………………………………………………………………… 20 4.7.2. عام 2 علامة التبويب………………………………………………………………………………………………………………………………………… 20 4.7.3. خطوط الأنابيب …………………………………………………………………… 21
5. LPM_ADD_SUB (المجمع/الطارح)................................................................................ 22 5.1. سمات………………………………………………………………………………………………. 22 5.2. نموذج Verilog HDL ……………………………………………………………………………………………………………………………………………………………………… 23 إعلان مكون VHDL ……………………………………………………………………………………………..5.3 23 5.4. إعلان VHDL LIBRARY_USE …………………………………………………. 23 5.5. الموانئ ........................................................................................................................................... 23 5.6. المعلمات ……………………………………………………………………………………………………………………………………………… 24
6. LPM_COMPARE (المقارنة) ........................................................................... 26 6.1. سمات………………………………………………………………………………………………. 26 6.2. نموذج Verilog HDL …………………………………………………………………………………………………………………………………………………………………………… 27 إعلان مكون VHDL ………………………………………………………………………………………………..6.3 27 6.4. إعلان VHDL LIBRARY_USE …………………………………………………. 27 6.5. الموانئ …………………………………………………………………………………………………………… 27 6.6. المعلمات ……………………………………………………………………………………………………………………… 28

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 2

إرسال التعليقات

محتويات

7. ALTECC (رمز تصحيح الخطأ: التشفير/فك التشفير) IP Core…………………………………… 30
7.1. ميزات التشفير ALTECC ........................................................................................................... 31 7.2. النموذج الأولي لـ Verilog HDL (ALTECC_ENCODER) ……………………………………………………. 32 7.3. نموذج Verilog HDL (ALTECC_DECODER) ……………………………………………………. 32 7.4. إعلان مكون VHDL (ALTECC_ENCODER) .......................................... 33 7.5. إعلان مكون VHDL (ALTECC_DECODER) .......................................... 33 7.6. إعلان VHDL LIBRARY_USE …………………………………………………. 33 7.7. منافذ التشفير ………………………………………………………………………………………………………………………… 33 7.8. منافذ وحدة فك التشفير …………………………………………………………………………………… 34 7.9. معلمات التشفير ……………………………………………………………………………………………………………………………………………………… 34 7.10. معلمات وحدة فك التشفير ……………………………………………………………………………………………………………………………………………
8. Intel FPGA Multiply Adder IP Core ............................................ 36
8.1. سمات………………………………………………………………………………………………. 37 8.1.1. الإضافة المسبقة ……………………………………………………………….. 38 8.1.2. سجل التأخير الانقباضي …………………………………………………………………………………………………………………………………………………………….. ثابت التحميل المسبق …………………………………………………… 40 8.1.3. تراكم مزدوج ........................................................................... 43
8.2. نموذج Verilog HDL .......................................................................... 44 8.3. إعلان مكون VHDL .......................................................................... 44 8.4. إعلان VHDL LIBRARY_USE …………………………………………………. 44 8.5. الإشارات ………………………………………………………………………………………………………………………………………………………………………………… 44 المعلمات …………………………………………………………………………… 8.6
8.6.1. علامة التبويب العامة…………………………………………………………… 47 8.6.2. علامة تبويب الأوضاع الإضافية ………………………………………………………………………………………………………….. علامة تبويب المضاعفات ………………………………………………………... 47 8.6.3. علامة التبويب القارئ ………………………………………………………… 49 8.6.4. علامة التبويب المجمع ……………………………………………………………………………………………….. 51 8.6.5. علامة التبويب الانقباضية / السلسلة ……………………………………………………………………………………………………. 53 8.6.6. علامة تبويب خطوط الأنابيب …………………………………………………………………………………………………………………………
9. ALTMEMMULT (مضاعف المعامل الثابت القائم على الذاكرة) IP Core .......................... 57
9.1. سمات………………………………………………………………………………………………. 57 9.2. نموذج Verilog HDL .......................................................................... 58 9.3. إعلان مكون VHDL .......................................................................... 58 9.4. الموانئ ........................................................................................................................... 59 9.5. المعلمات ………………………………………………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (التراكم المضاعف) IP Core ........................................... 61
10.1. الميزات ……………………………………………………………………………………………………………………………………………….. 62 10.2. نموذج Verilog HDL ……………………………………………………………………………………………………………………………….62 النموذج الأولي HDL إعلان مكون VHDL .......................................................................................... 10.3 63. إعلان VHDL LIBRARY_USE …………………………………………………………………………………………………………………………………………… 10.4 الموانئ…………………………………………………………………………………………………. 63 10.5. حدود…………………………………………………………………………………………. 63
11. ALTMULT_ADD (مضاعف-مضاف) IP Core……………………………………………….69
11.1. الميزات ………………………………………………………………………………………………………………………………………………….. نموذج Verilog HDL .......................................................... 71 11.2. إعلان مكون VHDL ........................................................................... 72 11.3. إعلان VHDL LIBRARY_USE ........................................ 72

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 3

محتويات
11.5. الموانئ…………………………………………………………………………………………………. 72. حدود…………………………………………………………………………………………. 11.6
12. ALTMULT_COMPLEX (مضاعف معقد) IP Core ........................................... 86 12.1. الضرب المركب ………………………………………………………… 86 12.2. التمثيل القانوني ……………………………………………………… 87 12.3. التمثيل التقليدي …………………………………………………. 87 12.4. الميزات ……………………………………………………………………………………………………………………………………………….. نموذج Verilog HDL .......................................................... 88 12.5. إعلان مكون VHDL …………………………………………………………………………………………………………… 88 12.6. إعلان VHDL LIBRARY_USE ........................................ 89 12.7. إشارات ………………………………………………………………………………………………………………………. 89 12.8. حدود…………………………………………………………………………………………. 89
13. ALTSQRT (الجذر التربيعي الصحيح) IP Core ........................................................... 92 13.1. الميزات …………………………………………………………………………………………………………………………………………………….. نموذج Verilog HDL .......................................................................... 92 13.2. إعلان مكون VHDL ………………………………………………………………………………………………………… 92 13.3. إعلان VHDL LIBRARY_USE ........................................ 93 13.4. الموانئ…………………………………………………………………………………………………. 93 13.5. حدود…………………………………………………………………………………………. 93
14. PARALLEL_ADD (المضاف الموازي) IP Core …………………………………………….. 95 14.1. الميزة …………………………………………………………………………………………………………………………………….95 14.2. نموذج Verilog HDL .......................................................... 95 14.3. إعلان مكون VHDL .......................................................................... 96 14.4. إعلان VHDL LIBRARY_USE ........................................ 96 14.5. الموانئ…………………………………………………………………………………………………. 96 14.6. حدود…………………………………………………………………………………………. 97
15. أرشيف مستند دليل مستخدم نواة IP الحسابية الصحيحة ........................... 98
16. سجل مراجعة المستندات لدليل مستخدم Intel FPGA Integer Arithmetic IP Cores…. 99

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 4

إرسال التعليقات

683490 | 2020.10.05 إرسال ملاحظاتك

1. إنتل FPGA عدد صحيح من النوى الحسابية IP

يمكنك استخدام مراكز IP الصحيحة من Intel® FPGA لإجراء عمليات حسابية في تصميمك.

توفر هذه الوظائف تركيبًا منطقيًا وتنفيذًا للأجهزة أكثر كفاءة من ترميز وظائفك الخاصة. يمكنك تخصيص نوى IP لتلائم متطلبات التصميم الخاصة بك.

تنقسم نوى IP الحسابية الصحيحة من Intel إلى الفئتين التاليتين: · مكتبة الوحدات النمطية ذات المعلمات (LPM) نوى IP · نوى IP الخاصة بـ Intel (ALT)

يسرد الجدول التالي عدد صحيح من مراكز IP الحسابية.

الجدول 1.

قائمة النوى IP

النوى IP

النوى LPM IP

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
نواة IP الخاصة بشركة Intel (ALT) ALTECC

انتهى العملview عداد مقسم المضاعف
الجامع أو الطرح المقارنة
التشفير/فك التشفير ECC

الأجهزة المدعومة
Arria® II GX، Arria II GZ، Arria V، Intel Arria 10، Cyclone® IV E، Cyclone IV GX، Cyclone V، Intel Cyclone 10 LP،
إنتل Cyclone 10 GX، MAX® II، MAX V، MAX 10، Stratix® IV، Stratix V
أريا II GX، أريا II GZ، أريا V، إنتل أريا 10، إعصار IV E، إعصار IV GX،
إعصار V، إنتل إعصار 10 LP، إنتل إعصار 10 GX، ماكس II، ماكس V، ماكس 10، ستراتيكس IV، ستراتيكس V، إنتل ستراتيكس 10
أريا II GX، أريا II GZ، أريا V، إنتل أريا 10، إعصار IV E، إعصار IV GX،
إعصار V، إنتل إعصار 10 LP، إنتل إعصار 10 GX، ماكس II، ماكس V، ماكس 10، ستراتيكس IV، ستراتيكس V، إنتل ستراتيكس 10
Arria II GX، Arria II GZ، Arria V، Cyclone IV E، Cyclone IV GX، Cyclone V، Intel Cyclone 10 LP، MAX 10، MAX
II، ماكس V، ستراتيكس الرابع، ستراتيكس V
Arria II GX، Arria II GZ، Arria V، Cyclone IV E، Cyclone IV GX، Cyclone V، Intel Cyclone 10 LP، MAX 10، MAX
II، ماكس V، ستراتيكس الرابع، ستراتيكس V
أريا II GX، أريا II GZ، أريا V، إنتل أريا 10، إعصار IV E، إعصار IV GX،
إعصار V، إنتل إعصار 10 LP، إنتل إعصار 10 جي إكس، ماكس II، ماكس V، ماكس
10، ستراتيكس الرابع، واصل ستراتيكس الخامس…

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.

تم تسجيل ISO 9001: 2015

1. إنتل FPGA عدد صحيح الحسابي IP النوى 683490 | 2020.10.05

IP Cores Intel FPGA Multiply Adder أو ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ألتسقرت
باراليل_إضافة

انتهى العملview المضاعف الأفعى
مضاعف المعامل الثابت القائم على الذاكرة
المضاعف-التراكمي-المضاعف-المضاف
المضاعف المركب
عدد صحيح الجذر التربيعي
الأفعى المتوازي

الأجهزة المدعومة
أريا V، ستراتيكس V، سيكلون V، إنتل ستراتيكس 10، إنتل أريا 10، إنتل سيكلون
10 جي اكس
Arria II GX، Arria II GZ، Arria V، Intel Arria 10 (Intel Quartus® Prime Standard Edition)، Cyclone IV E، Cyclone IV GX، Cyclone V، Intel
الإعصار 10 LP، MAX II، MAX V، MAX 10، Stratix IV، Stratix V
Arria II GX، Arria II GZ، Cyclone IV E، Cyclone IV GX، Intel Cyclone 10 LP، MAX 10، MAX II، MAX V، Stratix IV
Arria II GX، Arria II GZ، Cyclone IV E، Cyclone IV GX، Intel Cyclone 10 LP، MAX 10، MAX II، MAX V، Stratix IV
Arria II GX، Arria II GZ، Intel Arria 10، Arria V، Arria V GZ، Cyclone IV E، Cyclone IV GX، Cyclone V، Intel
إعصار 10 جي إكس، إنتل سيكلون 10 إل بي، ماكس 10، ستراتيكس V، إنتل ستراتيكس 10
أريا II GX، أريا II GZ، أريا V، إنتل أريا 10، إعصار IV E، إعصار IV GX،
إعصار V، إنتل إعصار 10 LP، إنتل إعصار 10 جي إكس، ماكس II، ماكس V، ماكس
10، ستراتيكس الرابع، ستراتيكس الخامس
أريا II GX، أريا II GZ، أريا V، إنتل أريا 10، إعصار IV E، إعصار IV GX،
إعصار V، إنتل إعصار 10 LP، إنتل إعصار 10 جي إكس، ماكس II، ماكس V، ماكس
10، ستراتيكس الرابع، ستراتيكس الخامس

معلومات ذات صلة
· ملاحظات إصدار Intel FPGAs والأجهزة القابلة للبرمجة
· مقدمة إلى Intel FPGA IP Cores توفر المزيد من المعلومات حول Intel FPGA IP Cores.
· دليل المستخدم لمراكز IP ذات النقطة العائمة يوفر المزيد من المعلومات حول مراكز IP ذات النقطة العائمة من Intel FPGA.
· مقدمة إلى Intel FPGA IP Cores توفر معلومات عامة حول جميع مراكز Intel FPGA IP الأساسية، بما في ذلك تحديد المعلمات وإنشاء وترقية ومحاكاة مراكز IP.
· إنشاء نصوص IP ومحاكاة Qsys مستقلة عن الإصدار. قم بإنشاء نصوص محاكاة لا تتطلب تحديثات يدوية للبرامج أو ترقيات إصدار IP.
· إرشادات أفضل ممارسات إدارة المشاريع من أجل الإدارة الفعالة وقابلية النقل لمشروعك والملكية الفكرية files.
· أرشيف مستند دليل مستخدم مراكز IP الحسابية الصحيحة في صفحة 98 يوفر قائمة بأدلة المستخدم للإصدارات السابقة من مراكز IP الحسابية الصحيحة.

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 6

إرسال التعليقات

683490 | 2020.10.05 إرسال ملاحظاتك

2. LPM_COUNTER (العداد) IP الأساسية

الشكل 1.

نواة LPM_COUNTER IP عبارة عن عداد ثنائي يقوم بإنشاء عدادات لأعلى وعدادات لأسفل وعدادات لأعلى أو لأسفل بمخرجات يصل عرضها إلى 256 بت.

يوضح الشكل التالي المنافذ الخاصة بـ LPM_COUNTER IP الأساسية.

منافذ LPM_COUNTER

LPM_COUNTER

ssclr تحميل بيانات sset[]

س[]

فوق تحت

كوت

aclr aload الأصول

clk_en cnt_en سين
انست

2.1. المميزات
يوفر LPM_COUNTER IP الأساسي الميزات التالية: · إنشاء عدادات لأعلى ولأسفل ولأعلى/لأسفل. · لإنشاء أنواع العدادات التالية:
— ثنائي عادي – يزيد العداد بدءًا من الصفر أو يتناقص بدءًا من 255
- المعامل - يزيد العداد أو يتناقص من قيمة المعامل المحددة من قبل المستخدم ويتكرر
· يدعم منافذ الإدخال الاختيارية المتزامنة الواضحة والتحميل والضبط · يدعم منافذ الإدخال الاختيارية غير المتزامنة والتحميل والضبط · يدعم تمكين العد الاختياري وتمكين منافذ الإدخال على مدار الساعة · يدعم منافذ الحمل والحمل الاختيارية

تم تسجيل ISO 9001: 2015

2. LPM_COUNTER (العداد) IP الأساسية
683490 | 2020.10.05
2.2. نموذج فيريلوج HDL
يوجد النموذج الأولي Verilog HDL التالي في Verilog Design File (.v) lpm.v في دليل التعليم.
الوحدة lpm_counter ( q، data، Clock، cin، cout، clk_en، cnt_en، updown، aset، aclr، aload، sset، sclr، sload، eq)؛ المعلمة lpm_type = "lpm_counter"; المعلمة lpm_width = 1؛ المعلمة lpm_modulus = 0؛ المعلمة lpm_direction = "UNUSED"؛ المعلمة lpm_avalue = "غير مستخدمة"؛ المعلمة lpm_svalue = "غير مستخدمة"؛ المعلمة lpm_pvalue = "غير مستخدمة"؛ المعلمة lpm_port_updown = "PORT_CONNECTIVITY"; المعلمة lpm_hint = "غير مستخدمة"؛ الإخراج [lpm_width-1:0] س؛ مخرج الإخراج؛ الإخراج [15:0] مكافئ؛ سين الإدخال؛ إدخال البيانات [lpm_width-1:0]؛ ساعة الإدخال، clk_en، cnt_en، updown؛ أصل الإدخال، ACLR، التحميل؛ مجموعة الإدخال، SCLR، sload؛ com.endmodule
2.3. إعلان مكون VHDL
يوجد إعلان مكون VHDL في تصميم VHDL File (.vhd) LPM_PACK.vhd في دليل المكتباتvhdllpm.
مكون LPM_COUNTER عام ( LPM_WIDTH : طبيعي؛ LPM_MODULUS : طبيعي := 0؛ LPM_DIRECTION : سلسلة := "UNUSED" ؛ LPM_AVALUE : سلسلة := "UNUSED" ؛ LPM_SVALUE : سلسلة := "UNUSED" ؛ LPM_PORT_UPDOWN : سلسلة := "PORT_CONNECTIVITY" LPM_PVALUE: سلسلة := "غير مستخدم"؛ المنفذ (البيانات: في std_logic_vector(LPM_WIDTH-1 وصولاً إلى 0):= (OTHERS =>
'0')؛ الساعة: في std_logic؛ CLK_EN : في std_logic := '1'; CNT_EN : في std_logic := '1'; UPDOWN : في std_logic := '1'; SLOAD : في std_logic := '0'; SSET : في std_logic := '0'; SCLR : في std_logic := '0'; ALOAD : في std_logic := '0'; ASET : في std_logic := '0'; ACLR : في std_logic := '0'; CIN : في std_logic := '1'; COUT : خارج std_logic := '0'; س: خارج std_logic_vector(LPM_WIDTH-1 وصولا إلى 0); معادل الصوت: خارج std_logic_vector(15 نزولاً إلى 0));
المكون النهائي

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 8

إرسال التعليقات

2. LPM_COUNTER (العداد) IP كور 683490 | 2020.10.05

2.4. إعلان VHDL LIBRARY_USE
إن إعلان VHDL LIBRARY-USE غير مطلوب إذا كنت تستخدم إعلان مكون VHDL.
المكتبة lpm؛ استخدم lpm.lpm_components.all؛

2.5. المنافذ

تسرد الجداول التالية منافذ الإدخال والإخراج لنواة LPM_COUNTER IP.

الجدول 2.

LPM_COUNTER منافذ الإدخال

اسم المنفذ

مطلوب

وصف

بيانات[]

لا

إدخال البيانات الموازية إلى العداد. يعتمد حجم منفذ الإدخال على قيمة المعلمة LPM_WIDTH.

ساعة

نعم

مدخلات الساعة ذات الحافة الإيجابية.

clk_en

لا

تعمل الساعة على تمكين الإدخال لتمكين كافة الأنشطة المتزامنة. إذا تم حذفها، فإن القيمة الافتراضية هي 1.

cnt_en

لا

يقوم Count بتمكين الإدخال لتعطيل العد عند التأكيد على انخفاضه دون التأثير على التحميل أو sset أو sclr. إذا تم حذفها، فإن القيمة الافتراضية هي 1.

فوق تحت

لا

يتحكم في اتجاه العد. عند التأكيد على الارتفاع (1)، يكون اتجاه العد لأعلى، وعندما يتم التأكيد على انخفاض (0)، يكون اتجاه العد لأسفل. إذا تم استخدام المعلمة LPM_DIRECTION، فلا يمكن توصيل منفذ updown. إذا لم يتم استخدام LPM_DIRECTION، يكون منفذ updown اختياريًا. إذا تم حذفها، تكون القيمة الافتراضية أعلى (1).

سين

لا

حمل إلى البت ذو الترتيب المنخفض. بالنسبة للعدادات العلوية، يكون سلوك مدخلات cin هو

مطابق لسلوك إدخال cnt_en. إذا تم حذفها، فإن القيمة الافتراضية هي 1

(VCC).

com.aclr

لا

إدخال واضح غير متزامن إذا تم استخدام كل من الأصل وaclr وتأكيدهما، فسيتجاوز aclr الأصل. إذا تم حذفه، فإن القيمة الافتراضية هي 0 (معطل).

أصل

لا

إدخال مجموعة غير متزامن يحدد مخرجات q[] كجميع الأرقام 1، أو بالقيمة المحددة بواسطة المعلمة LPM_AVALUE. إذا تم استخدام كل من منفذي الأصل وaclr وتأكيدهما، فإن قيمة منفذ aclr تتجاوز قيمة منفذ الأصل. إذا تم حذفها، فإن القيمة الافتراضية هي 0، معطلة.

حمولة

لا

إدخال تحميل غير متزامن يقوم بتحميل العداد بشكل غير متزامن بالقيمة الموجودة في إدخال البيانات. عند استخدام منفذ التحميل، يجب توصيل منفذ البيانات []. إذا تم حذفها، فإن القيمة الافتراضية هي 0، معطلة.

com.sclr

لا

إدخال واضح متزامن يقوم بمسح العداد على حافة الساعة النشطة التالية. إذا تم استخدام منفذي sset وsclr وتأكيدهما، فستتجاوز قيمة منفذ sclr قيمة منفذ sset. إذا تم حذفها، فإن القيمة الافتراضية هي 0، معطلة.

مجموعة

لا

مجموعة إدخال متزامنة تحدد العداد على حافة الساعة النشطة التالية. يحدد قيمة مخرجات q على أنها جميعها 1، أو إلى القيمة المحددة بواسطة المعلمة LPM_SVALUE. إذا تم استخدام وتأكيد كل من منفذي sset وsclr،
تتجاوز قيمة منفذ sclr قيمة منفذ sset. إذا تم حذفه، فإن القيمة الافتراضية هي 0 (معطل).

حمولة

لا

إدخال تحميل متزامن يقوم بتحميل العداد بالبيانات [] على حافة الساعة النشطة التالية. عند استخدام منفذ التحميل، يجب توصيل منفذ البيانات []. إذا تم حذفه، فإن القيمة الافتراضية هي 0 (معطل).

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 9

2. LPM_COUNTER (العداد) IP كور 683490 | 2020.10.05

الجدول 3.

LPM_COUNTER منافذ الإخراج

اسم المنفذ

مطلوب

وصف

س[]

لا

إخراج البيانات من العداد. حجم منفذ الإخراج يعتمد على

قيمة المعلمة LPM_WIDTH. إما q[] أو واحد على الأقل من منافذ eq[15..0].

يجب أن تكون متصلة.

مكافئ[15..0]

لا

إخراج فك العداد. لا يمكن الوصول إلى المنفذ eq[15..0] في محرر المعلمات لأن المعلمة تدعم AHDL فقط.
يجب أن يكون منفذ q[] أو منفذ eq[] متصلاً. يمكن استخدام ما يصل إلى منافذ c eq (0 <= c <= 15). يتم فك تشفير القيم الـ 16 الأقل عدداً فقط. عندما تكون قيمة العد هي c، يتم تأكيد أن خرج المعادلة مرتفع (1). على سبيل المثالample، عندما يكون العدد 0، eq0 = 1، عندما يكون العدد 1، eq1 = 1، وعندما يكون العدد 15، eq 15 = 1. يتطلب الإخراج الذي تم فك تشفيره لقيم العد 16 أو أكبر فك تشفير خارجي. مخرجات eq[15..0] غير متزامنة مع مخرجات q[].

كوت

لا

منفذ التنفيذ لبتة MSB الخاصة بالعداد. يمكن استخدامه للاتصال بعداد آخر لإنشاء عداد أكبر.

2.6. المعلمات

يسرد الجدول التالي معلمات LPM_COUNTER IP الأساسية.

الجدول 4.

معلمات LPM_COUNTER

اسم المعلمة

يكتب

LPM_WIDTH

عدد صحيح

LPM_DIRECTION

خيط

LPM_MODULUS LPM_AVALUE

عدد صحيح
عدد صحيح / سلسلة

LPM_SVALUE LPM_HINT

عدد صحيح / سلسلة
خيط

LPM_TYPE

خيط

مطلوب نعم لا لا لا
لا لا
لا

وصف
يحدد عرض منافذ البيانات [] وq[]، في حالة استخدامها.
القيم هي أعلى، أسفل، وغير مستخدمة. إذا تم استخدام المعلمة LPM_DIRECTION، فلا يمكن توصيل منفذ updown. عندما لا يكون منفذ updown متصلاً، تكون القيمة الافتراضية لمعلمة LPM_DIRECTION هي UP.
الحد الأقصى للعد، بالإضافة إلى واحد. عدد الحالات الفريدة في دورة العداد. إذا كانت قيمة التحميل أكبر من معلمة LPM_MODULUS، فلن يتم تحديد سلوك العداد.
القيمة الثابتة التي يتم تحميلها عندما يتم تأكيد الأصل على أنه مرتفع. إذا كانت القيمة المحددة أكبر من أو تساوي ، سلوك العداد هو مستوى منطقي غير محدد (X)، حيث هو LPM_MODULUS، إذا كان موجودًا، أو 2 ^ LPM_WIDTH. توصي Intel بتحديد هذه القيمة كرقم عشري لتصميمات AHDL.
القيمة الثابتة التي يتم تحميلها على الحافة الصاعدة لمنفذ الساعة عندما يتم تأكيد ارتفاع منفذ الإعداد. توصي Intel بتحديد هذه القيمة كرقم عشري لتصميمات AHDL.
عند إنشاء مكتبة من الوحدات النمطية ذات المعلمات (LPM) تعمل في تصميم VHDL File (.vhd)، يجب عليك استخدام المعلمة LPM_HINT لتحديد معلمة خاصة بـ Intel. على سبيل المثالampلو: LPM_HINT = "CHAIN_SIZE = 8، ONE_INPUT_IS_CONSTANT = نعم"
القيمة الافتراضية هي غير مستخدمة.
يحدد اسم كيان مكتبة الوحدات النمطية ذات المعلمات (LPM) في تصميم VHDL files.
تابع…

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 10

إرسال التعليقات

2. LPM_COUNTER (العداد) IP كور 683490 | 2020.10.05

اسم المعلمة INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

اكتب سلسلة سلسلة
خيط
خيط

مطلوب لا لا
لا
لا

وصف
يتم استخدام هذه المعلمة لأغراض النمذجة والمحاكاة السلوكية. يتم استخدام هذه المعلمة لأغراض النمذجة والمحاكاة السلوكية. يقوم محرر المعلمة بحساب قيمة هذه المعلمة.
المعلمة الخاصة بإنتل. يجب عليك استخدام المعلمة LPM_HINT لتحديد المعلمة CARRY_CNT_EN في تصميم VHDL fileس. القيم هي SMART، وON، وOFF، وغير مستخدمة. لتمكين وظيفة LPM_COUNTER من نشر إشارة cnt_en عبر سلسلة الحمل. في بعض الحالات، قد يكون لإعداد المعلمة CARRY_CNT_EN تأثير طفيف على السرعة، لذا قد ترغب في إيقاف تشغيله. القيمة الافتراضية هي SMART، والتي توفر أفضل مفاضلة بين الحجم والسرعة.
المعلمة الخاصة بإنتل. يجب عليك استخدام المعلمة LPM_HINT لتحديد المعلمة LABWIDE_SCLR في تصميم VHDL fileس. القيم قيد التشغيل أو إيقاف التشغيل أو غير مستخدمة. القيمة الافتراضية هي ON. يتيح لك تعطيل استخدام ميزة LABwide SCLR الموجودة في عائلات الأجهزة القديمة. يؤدي إيقاف تشغيل هذا الخيار إلى زيادة فرص استخدام LABs المملوءة جزئيًا بشكل كامل، وبالتالي قد يسمح بكثافة منطقية أعلى عندما لا ينطبق SCLR على LAB كاملة. تتوفر هذه المعلمة للتوافق مع الإصدارات السابقة، وتوصي Intel بعدم استخدام هذه المعلمة.
يحدد استخدام منفذ الإدخال updown. إذا تم حذف القيمة الافتراضية هي PORT_CONNECTIVITY. عند تعيين قيمة المنفذ على PORT_USED، يتم التعامل مع المنفذ على أنه مستخدم. عند تعيين قيمة المنفذ على PORT_UNUSED، يتم التعامل مع المنفذ على أنه غير مستخدم. عند تعيين قيمة المنفذ على PORT_CONNECTIVITY، يتم تحديد استخدام المنفذ عن طريق التحقق من اتصال المنفذ.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 11

683490 | 2020.10.05 إرسال ملاحظاتك

3. LPM_DIVIDE (المقسم) Intel FPGA IP Core

الشكل 2.

يطبق قلب LPM_DIVIDE Intel FPGA IP مقسمًا لتقسيم قيمة إدخال البسط على قيمة إدخال المقام لإنتاج حاصل القسمة والباقي.

يوضح الشكل التالي المنافذ الخاصة بـ LPM_DIVIDE IP الأساسية.

منافذ LPM_DIVIDE

LPM_DIVIDE

رقم[] دينوم[] الساعة

الحاصل[] يبقى[]

clken clr

انست

3.1. المميزات
يوفر LPM_DIVIDE IP الأساسي الميزات التالية: · إنشاء مقسم يقسم قيمة إدخال البسط بواسطة إدخال المقام
القيمة لإنتاج القسمة والباقي. · يدعم عرض البيانات 1 بت. · يدعم تنسيق تمثيل البيانات الموقعة وغير الموقعة لكل من البسط
والقيم المقامة. · يدعم تحسين المنطقة أو السرعة. · يوفر خيارًا لتحديد الناتج الإيجابي المتبقي. · يدعم خط الأنابيب الكمون الناتج شكلي. · يدعم المنافذ الاختيارية غير المتزامنة الواضحة وتمكين الساعة.

3.2. نموذج فيريلوج HDL
يوجد النموذج الأولي Verilog HDL التالي في Verilog Design File (.v) lpm.v في دليل التعليم.
الوحدة النمطية lpm_divide ( حاصل القسمة، والبقاء، والرقم، والدينوم، والساعة، وclken، وaclr)؛ المعلمة lpm_type = "lpm_divide"; المعلمة lpm_widthn = 1؛ المعلمة lpm_widthd = 1؛ المعلمة lpm_nrepresentation = "غير موقعة"؛ المعلمة lpm_drepresentation = "غير موقعة"؛ المعلمة lpm_remainderpositive = "TRUE"؛ المعلمة lpm_pipeline = 0;

تم تسجيل ISO 9001: 2015

3. LPM_DIVIDE (المقسم) Intel FPGA IP Core 683490 | 2020.10.05

المعلمة lpm_hint = "غير مستخدمة"؛ ساعة الإدخال إدخال كلكين؛ إدخال أكلر؛ إدخال [lpm_widthn-1:0] رقم؛ إدخال [lpm_widthd-1:0] دينوم؛ حاصل الإخراج [lpm_widthn-1:0]؛ يبقى الإخراج [lpm_widthd-1:0]؛ endmodule

3.3. إعلان مكون VHDL
يوجد إعلان مكون VHDL في تصميم VHDL File (.vhd) LPM_PACK.vhd في دليل المكتباتvhdllpm.
المكون LPM_DIVIDE عام (LPM_WIDTHN: طبيعي؛ LPM_WIDTHD: طبيعي؛
LPM_NREPRESENTATION : السلسلة := "UNSIGNED"; LPM_DREPRESENTATION : سلسلة := "غير موقعة"؛ LPM_PIPELINE : طبيعي := 0; LPM_TYPE : سلسلة := L_DIVIDE; LPM_HINT : سلسلة := "UNUSED"); المنفذ (NUMER: في std_logic_vector(LPM_WIDTHN-1 وصولاً إلى 0)؛ DENOM: في std_logic_vector(LPM_WIDTHD-1 وصولاً إلى 0)؛ ACLR: في std_logic := '0'؛ CLOCK: في std_logic := '0'؛ CLKEN : في std_logic := '1'؛ خارج std_logic_vector(LPM_WIDTHN-1 إلى 0)); المكون النهائي

3.4. إعلان VHDL LIBRARY_USE
إن إعلان VHDL LIBRARY-USE غير مطلوب إذا كنت تستخدم إعلان مكون VHDL.
المكتبة lpm؛ استخدم lpm.lpm_components.all؛

3.5. المنافذ

تسرد الجداول التالية منافذ الإدخال والإخراج لنواة LPM_DIVIDE IP.

الجدول 5.

منافذ الإدخال LPM_DIVIDE

اسم المنفذ

مطلوب

رقم[]

نعم

دينوم[]

نعم

وصف
إدخال بيانات البسط. يعتمد حجم منفذ الإدخال على قيمة المعلمة LPM_WIDTHN.
إدخال بيانات المقام. يعتمد حجم منفذ الإدخال على قيمة المعلمة LPM_WIDTHD.
تابع…

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 13

3. LPM_DIVIDE (المقسم) Intel FPGA IP Core 683490 | 2020.10.05

اسم المنفذ على مدار الساعة clken
com.aclr

مطلوب لا لا
لا

وصف
إدخال الساعة للاستخدام عبر خطوط الأنابيب. بالنسبة لقيم LPM_PIPELINE بخلاف 0 (افتراضي)، يجب تمكين منفذ الساعة.
الساعة تمكن من استخدام خطوط الأنابيب. عندما يتم التأكيد على أن منفذ clken مرتفع، تتم عملية التقسيم. عندما تكون الإشارة منخفضة، لا تحدث أي عملية. إذا تم حذفها، فإن القيمة الافتراضية هي 1.
منفذ واضح غير متزامن يستخدم في أي وقت لإعادة ضبط خط الأنابيب على كافة الصفر بشكل غير متزامن لإدخال الساعة.

الجدول 6.

منافذ الإخراج LPM_DIVIDE

اسم المنفذ

مطلوب

وصف

حاصل القسمة[]

نعم

إخراج البيانات. يعتمد حجم منفذ الإخراج على LPM_WIDTHN

قيمة المعلمة.

يبقى[]

نعم

إخراج البيانات. يعتمد حجم منفذ الإخراج على LPM_WIDTHD

قيمة المعلمة.

3.6. المعلمات

يسرد الجدول التالي معلمات LPM_DIVIDE Intel FPGA IP الأساسية.

اسم المعلمة

يكتب

مطلوب

وصف

LPM_WIDTHN

عدد صحيح

نعم

يحدد عرض الرقم [] و

منافذ الحاصل[] القيم هي من 1 إلى 64.

LPM_WIDTHD

عدد صحيح

نعم

يحدد عرض الطائفة[] و

تبقى [] المنافذ. القيم هي من 1 إلى 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

سلسلة السلسلة

لا

تسجيل تمثيل إدخال البسط.

القيم موقعة وغير موقعة. عندما

تم ضبط المعلمة على SIGNED، المقسم

يفسر إدخال الرقم [] على أنه رقم اثنين

إطراء.

لا

تسجيل تمثيل مدخلات القاسم.

القيم موقعة وغير موقعة. عندما

تم ضبط المعلمة على SIGNED، المقسم

يفسر إدخال denom[] على أنه توقيع اثنين

إطراء.

LPM_TYPE

خيط

لا

يحدد مكتبة المعلمات

اسم كيان الوحدات النمطية (LPM) في تصميم VHDL

fileق (.VHD).

LPM_HINT

خيط

لا

عند إنشاء نسخة من مكتبة

تعمل الوحدات ذات المعلمات (LPM) في أ

تصميم VHDL File (.vhd)، يجب عليك استخدام

معلمة LPM_HINT لتحديد Intel-

معلمة محددة. على سبيل المثالampلو: LPM_HINT

= "CHAIN_SIZE = 8،

ONE_INPUT_IS_CONSTANT = نعم"

القيمة الافتراضية غير مستخدمة.

LPM_REMAINDERPOSITIVE

خيط

لا

المعلمة الخاصة بإنتل. يجب عليك استخدام

معلمة LPM_HINT لتحديد

المعلمة LPM_REMAINDERPOSITIVE في

تصميم VHDL fileس. القيم صحيحة أو خاطئة.

إذا تم تعيين هذه المعلمة على TRUE، فسيتم

يجب أن تكون قيمة المنفذ المتبقي[] أكبر

تابع…

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 14

إرسال التعليقات

3. LPM_DIVIDE (المقسم) Intel FPGA IP Core 683490 | 2020.10.05

اسم المعلمة

يكتب

MAXIMIZE_SPEED

عدد صحيح

LPM_PIPELINE

عدد صحيح

INTENDED_DEVICE_FAMILY SKIP_BITS

عدد صحيح السلسلة

مطلوب لا
لا لا لا

وصف
من أو يساوي الصفر. إذا تم تعيين هذه المعلمة على TRUE، فستكون قيمة المنفذ المتبقي[] إما صفرًا، أو تكون القيمة هي نفس الإشارة، سواء كانت موجبة أو سالبة، كقيمة منفذ الأرقام. من أجل تقليل المساحة وتحسين السرعة، توصي Intel بتعيين هذه المعلمة على TRUE في العمليات التي يجب أن يكون الباقي فيها موجبًا أو حيث يكون الباقي غير مهم.
المعلمة الخاصة بإنتل. يجب عليك استخدام المعلمة LPM_HINT لتحديد المعلمة MAXIMIZE_SPEED في تصميم VHDL fileس. القيم هي [0..9]. في حالة استخدامه، يحاول برنامج Intel Quartus Prime تحسين مثيل محدد لوظيفة LPM_DIVIDE من أجل السرعة بدلاً من إمكانية التوجيه، ويتجاوز إعداد الخيار المنطقي لتقنية التحسين. إذا لم يتم استخدام MAXIMIZE_SPEED، فسيتم استخدام قيمة خيار تقنية التحسين بدلاً من ذلك. إذا كانت قيمة MAXIMIZE_SPEED هي 6 أو أعلى، يقوم المترجم بتحسين نواة LPM_DIVIDE IP للحصول على سرعة أعلى باستخدام سلاسل النقل؛ إذا كانت القيمة 5 أو أقل، يقوم المترجم بتنفيذ التصميم بدون سلاسل الحمل.
يحدد عدد دورات زمن الوصول على مدار الساعة المرتبطة بمخرجات الحاصل [] والبقاء []. تشير القيمة صفر (0) إلى عدم وجود زمن انتقال، وأنه تم إنشاء دالة تجميعية بحتة. إذا تم حذفها، فإن القيمة الافتراضية هي 0 (غير متصلة). لا يمكنك تحديد قيمة للمعلمة LPM_PIPELINE أعلى من LPM_WIDTHN.
يتم استخدام هذه المعلمة لأغراض النمذجة والمحاكاة السلوكية. يقوم محرر المعلمة بحساب قيمة هذه المعلمة.
يسمح بتقسيم البتات الجزئي بشكل أكثر كفاءة لتحسين المنطق على البتات الرائدة من خلال توفير عدد GND البادئ إلى قلب LPM_DIVIDE IP. حدد عدد GND البادئ في ناتج القسمة لهذه المعلمة.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 15

683490 | 2020.10.05 إرسال ملاحظاتك

4. LPM_MULT (المضاعف) IP الأساسية

الشكل 3.

يطبق جوهر LPM_MULT IP مضاعفًا لمضاعفة قيمتي بيانات الإدخال لإنتاج منتج كمخرج.

يوضح الشكل التالي المنافذ الخاصة بـ LPM_MULT IP الأساسية.

LPM_منافذ متعددة

LPM_MULT بيانات الساعة أ[] النتيجة[] datab[] aclr/sclr clken
انست

ميزات المعلومات ذات الصلة في الصفحة 71

4.1. المميزات
يوفر LPM_MULT IP الميزات التالية: · يولد مضاعفًا يضاعف قيمتين لبيانات الإدخال · يدعم عرض البيانات بمقدار 1 بت · يدعم تنسيق تمثيل البيانات الموقعة وغير الموقعة · يدعم تحسين المنطقة أو السرعة · يدعم خطوط الأنابيب مع زمن وصول إخراج قابل للتكوين · يوفر خيار التنفيذ في معالجة الإشارات الرقمية المخصصة (DSP)
كتلة الدوائر أو العناصر المنطقية (LEs) ملاحظة: عند إنشاء مضاعفات أكبر من الحجم المدعوم أصلاً، قد يكون هناك/
سيكون هناك تأثير على الأداء ناتج عن تتالي كتل DSP. · يدعم منافذ الإدخال الاختيارية غير المتزامنة الواضحة وتمكين الساعة. · يدعم المنافذ الاختيارية المتزامنة الواضحة لأجهزة Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX

تم تسجيل ISO 9001: 2015

4. LPM_MULT (المضاعف) IP Core 683490 | 2020.10.05
4.2. نموذج فيريلوج HDL
يوجد النموذج الأولي Verilog HDL التالي في Verilog Design File (.v) lpm.v في دليل التعليم.
الوحدة النمطية lpm_mult (النتيجة، dataa، datab، sum، Clock، clken، aclr) المعلمة lpm_type = "lpm_mult"؛ المعلمة lpm_widtha = 1; المعلمة lpm_widthb = 1؛ المعلمة lpm_widths = 1؛ المعلمة lpm_widthp = 1؛ المعلمة lpm_representation = "غير موقعة"؛ المعلمة lpm_pipeline = 0; المعلمة lpm_hint = "غير مستخدم"؛ ساعة الإدخال إدخال كلكين؛ إدخال أكلر؛ إدخال [lpm_widtha-1:0] بيانات؛ إدخال قاعدة بيانات [lpm_widthb-1:0]؛ الإدخال [lpm_widths-1:0] المجموع؛ نتيجة الإخراج [lpm_widthp-1:0]؛ endmodule
4.3. إعلان مكون VHDL
يوجد إعلان مكون VHDL في تصميم VHDL File (.vhd) LPM_PACK.vhd في دليل المكتباتvhdllpm.
مكون LPM_MULT عام ( LPM_WIDTHA : طبيعي؛ LPM_WIDTHB : طبيعي؛ LPM_WIDTHS : طبيعي := 1؛ LPM_WIDTHP : طبيعي؛
LPM_REPRESENTATION : سلسلة := "غير موقعة"؛ LPM_PIPELINE : طبيعي := 0; LPM_TYPE: سلسلة := L_MULT; LPM_HINT : سلسلة := "UNUSED"); المنفذ ( DATAA : في std_logic_vector (LPM_WIDTHA-1 وصولاً إلى 0)؛ DATAB : في std_logic_vector (LPM_WIDTHB-1 وصولاً إلى 0)؛ ACLR : في std_logic := '0'؛ CLOCK : في std_logic := '0'؛ CLKEN : في std_logic := '1': في std_logic_vector(LPM_WIDTHS-1 وصولاً إلى 0) := (OTHERS => '0'); المكون النهائي
4.4. إعلان VHDL LIBRARY_USE
إن إعلان VHDL LIBRARY-USE غير مطلوب إذا كنت تستخدم إعلان مكون VHDL.
المكتبة lpm؛ استخدم lpm.lpm_components.all؛

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 17

4. LPM_MULT (المضاعف) IP Core 683490 | 2020.10.05

4.5. الإشارات

الجدول 7.

LPM_MULT إشارات الإدخال

اسم الإشارة

مطلوب

وصف

بياناتأ[]

نعم

إدخال بيانات.

بالنسبة لأجهزة Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX، يعتمد حجم إشارة الإدخال على قيمة معلمة عرض Dataa.

بالنسبة للأجهزة الأقدم وأجهزة Intel Cyclone 10 LP، يعتمد حجم إشارة الإدخال على قيمة المعلمة LPM_WIDTHA.

قاعدة بيانات[]

نعم

إدخال بيانات.

بالنسبة لأجهزة Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX، يعتمد حجم إشارة الإدخال على قيمة معلمة عرض Datab.

بالنسبة للأجهزة الأقدم وأجهزة Intel Cyclone 10 LP، يعتمد حجم إشارة الإدخال

على قيمة المعلمة LPM_WIDTHB.

ساعة

لا

إدخال الساعة للاستخدام عبر خطوط الأنابيب.

بالنسبة للأجهزة الأقدم وأجهزة Intel Cyclone 10 LP، يجب تمكين إشارة الساعة لقيم LPM_PIPELINE بخلاف 0 (افتراضي).

بالنسبة لأجهزة Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX، يجب تمكين إشارة الساعة إذا كانت قيمة زمن الاستجابة غير 1 (افتراضي).

clken

لا

تمكين الساعة للاستخدام عبر خطوط الأنابيب. عندما يتم التأكيد على إشارة clken عالية، فإن

تتم عملية الجمع/الطرح. عندما تكون الإشارة منخفضة، لا توجد عملية

يحدث. إذا تم حذفها، فإن القيمة الافتراضية هي 1.

clr sclr

لا

إشارة واضحة غير متزامنة تستخدم في أي وقت لإعادة ضبط خط الأنابيب على جميع الأصفار،

بشكل غير متزامن مع إشارة الساعة. تتم تهيئة خط الأنابيب إلى غير محدد (X)

مستوى المنطق. تكون المخرجات قيمة متسقة ولكنها غير صفرية.

لا

إشارة واضحة متزامنة تستخدم في أي وقت لإعادة ضبط خط الأنابيب على جميع الأصفار،

بشكل متزامن مع إشارة الساعة. تتم تهيئة خط الأنابيب إلى غير محدد (X)

مستوى المنطق. تكون المخرجات قيمة متسقة ولكنها غير صفرية.

الجدول 8.

LPM_MULT إشارات الإخراج

اسم الإشارة

مطلوب

وصف

نتيجة[]

نعم

إخراج البيانات.

بالنسبة للأجهزة الأقدم وأجهزة Intel Cyclone 10 LP، يعتمد حجم إشارة الإخراج على قيمة معلمة LPM_WIDTHP. إذا كان LPM_WIDTHP < الحد الأقصى (LPM_WIDTHA + LPM_WIDTHB، LPM_WIDTHS) أو (LPM_WIDTHA + LPM_WIDTHS)، فإن LPM_WIDTHP MSBs هي الوحيدة الموجودة.

بالنسبة إلى Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX، يعتمد حجم إشارات الإخراج على معلمة عرض النتيجة.

4.6. معلمات أجهزة Stratix V وArria V وCyclone V وIntel Cyclone 10 LP

4.6.1. علامة التبويب العامة

الجدول 9.

علامة التبويب العامة

المعلمة

قيمة

تكوين المضاعف

اضرب إدخال "dataa" في إدخال "datab".

القيمة الافتراضية

وصف

اضرب إدخال "dataa" في إدخال "datab".

حدد التكوين المطلوب للمضاعف.
تابع…

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 18

إرسال التعليقات

4. LPM_MULT (المضاعف) IP Core 683490 | 2020.10.05

المعلمة
ما مدى اتساع إدخال "dataa"؟ ما مدى اتساع إدخال "قاعدة البيانات"؟ كيف ينبغي تحديد عرض مخرجات "النتيجة"؟ تقييد العرض

قيمة
ضرب مدخلات "dataa" في حد ذاتها (عملية التربيع)
1 - 256 بت

القيمة الافتراضية

وصف

8 بت

حدد عرض منفذ dataa[].

1 - 256 بت

8 بت

حدد عرض منفذ datab[].

حساب العرض تلقائيا تقييد العرض
1 - 512 بت

قم تلقائيًا بحساب العرض

حدد الطريقة المطلوبة لتحديد عرض منفذ النتيجة[].

16 بت

حدد عرض منفذ النتيجة[].
لن تكون هذه القيمة فعالة إلا إذا قمت بتحديد تقييد العرض في معلمة النوع.

4.6.2. عام 2 علامة التبويب

الجدول 10. عام 2 علامة التبويب

المعلمة

قيمة

مدخلات قاعدة البيانات

هل يحتوي ناقل إدخال "قاعدة البيانات" على قيمة ثابتة؟

لا نعم

نوع الضرب

أي نوع من

غير موقّع

الضرب هل تريد؟ وقعت

تطبيق

ما هو التنفيذ المضاعف الذي يجب استخدامه؟

استخدم التنفيذ الافتراضي
استخدم الدوائر المضاعفة المخصصة (غير متوفرة لجميع العائلات)
استخدم العناصر المنطقية

القيمة الافتراضية

وصف

لا

حدد نعم لتحديد القيمة الثابتة لـ

ناقل إدخال "قاعدة بيانات"، إن وجد.

غير موقّع

حدد تنسيق التمثيل لكل من مدخلات dataa[] وdatab[].

استخدم أيون التنفيذ الافتراضي

حدد الطريقة المطلوبة لتحديد عرض منفذ النتيجة[].

4.6.3. علامة التبويب خط الأنابيب

الجدول 11. علامة التبويب خطوط الأنابيب

المعلمة

هل تريد توصيل الرقم؟

وظيفة؟

نعم

قيمة

إنشاء "aclr"

—

منفذ واضح غير متزامن

القيمة الافتراضية

وصف

لا

حدد نعم لتمكين تسجيل خط الأنابيب في

إخراج المضاعف وتحديد المطلوب

الكمون الناتج في دورة الساعة. تمكين

يضيف سجل خط الأنابيب زمن وصول إضافيًا إلى

الإخراج.

غير مفحوص

حدد هذا الخيار لتمكين منفذ aclr من استخدام مسح غير متزامن لسجل خط الأنابيب.
تابع…

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 19

4. LPM_MULT (المضاعف) IP Core 683490 | 2020.10.05

المعلمة
قم بإنشاء ساعة تمكين "clken" على مدار الساعة
تحسين
ما نوع التحسين الذي تريده؟

قيمة -
منطقة السرعة الافتراضية

القيمة الافتراضية

وصف

غير مفحوص

يحدد تمكين الساعة العالية النشطة لمنفذ الساعة لسجل خط الأنابيب

تقصير

حدد التحسين المطلوب لنواة IP.
حدد الافتراضي للسماح لبرنامج Intel Quartus Prime بتحديد أفضل تحسين لنواة IP.

4.7. معلمات أجهزة Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX

4.7.1. علامة التبويب العامة

الجدول 12. علامة التبويب عام

المعلمة

قيمة

القيمة الافتراضية

وصف

نوع التكوين المضاعف
عرض منفذ البيانات

اضرب إدخال "dataa" في إدخال "datab".
ضرب مدخلات "dataa" في حد ذاتها (عملية التربيع)

اضرب إدخال "dataa" في إدخال "datab".

حدد التكوين المطلوب للمضاعف.

عرض البيانات

1 - 256 بت

8 بت

حدد عرض منفذ dataa[].

عرض قاعدة البيانات

1 - 256 بت

8 بت

حدد عرض منفذ datab[].

كيف ينبغي تحديد عرض مخرجات "النتيجة"؟

يكتب

حساب العرض تلقائيا
تقييد العرض

قم تلقائيًا بحساب العرض

حدد الطريقة المطلوبة لتحديد عرض منفذ النتيجة[].

قيمة

1 - 512 بت

16 بت

حدد عرض منفذ النتيجة[].
لن تكون هذه القيمة فعالة إلا إذا قمت بتحديد تقييد العرض في معلمة النوع.

عرض النتيجة

1 - 512 بت

—

يعرض العرض الفعال لمنفذ النتيجة[].

4.7.2. عام 2 علامة التبويب

الجدول 13. عام 2 علامة التبويب

المعلمة

مدخلات قاعدة البيانات

هل يحتوي ناقل إدخال "قاعدة البيانات" على قيمة ثابتة؟

لا نعم

قيمة

القيمة الافتراضية

وصف

لا

حدد نعم لتحديد القيمة الثابتة لـ

ناقل إدخال "قاعدة بيانات"، إن وجد.

تابع…

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 20

إرسال التعليقات

4. LPM_MULT (المضاعف) IP Core 683490 | 2020.10.05

المعلمة

قيمة

أي قيمة أكبر من 0

نوع الضرب

أي نوع من

غير موقّع

الضرب هل تريد؟ وقعت

أسلوب التنفيذ

ما هو التنفيذ المضاعف الذي يجب استخدامه؟

استخدم التنفيذ الافتراضي
استخدم الدوائر المضاعفة المخصصة
استخدم العناصر المنطقية

القيمة الافتراضية

وصف

حدد القيمة الثابتة لمنفذ datab[].

غير موقّع

حدد تنسيق التمثيل لكل من مدخلات dataa[] وdatab[].

استخدم أيون التنفيذ الافتراضي

حدد الطريقة المطلوبة لتحديد عرض منفذ النتيجة[].

4.7.3. خطوط الأنابيب

الجدول 14. علامة التبويب خطوط الأنابيب

المعلمة

قيمة

هل تريد توصيل الوظيفة؟

خط الأنابيب

لا نعم

نوع الإشارة الواضحة الكمون

أي قيمة أكبر من 0.
لا يوجد ACLR SCLR

قم بإنشاء ساعة "clken".

—

تمكين الساعة

ما نوع التحسين الذي تريده؟

يكتب

منطقة السرعة الافتراضية

القيمة الافتراضية

وصف

لا 1 لا شيء
—

حدد نعم لتمكين تسجيل خط الأنابيب لمخرجات المضاعف. يؤدي تمكين سجل الأنابيب إلى إضافة زمن انتقال إضافي إلى المخرجات.
حدد زمن الوصول المطلوب للإخراج في دورة الساعة.
حدد نوع إعادة التعيين لسجل خط الأنابيب. حدد لا شيء إذا كنت لا تستخدم أي سجل لخطوط الأنابيب. حدد ACLR لاستخدام المسح غير المتزامن لسجل خط الأنابيب. سيؤدي هذا إلى إنشاء منفذ ACLR. حدد SCLR لاستخدام المسح المتزامن لتسجيل خط الأنابيب. سيؤدي هذا إلى إنشاء منفذ SCLR.
يحدد تمكين الساعة العالية النشطة لمنفذ الساعة لسجل خط الأنابيب

تقصير

حدد التحسين المطلوب لنواة IP.
حدد الافتراضي للسماح لبرنامج Intel Quartus Prime بتحديد أفضل تحسين لنواة IP.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 21

683490 | 2020.10.05 إرسال ملاحظاتك

5. LPM_ADD_SUB (المجمع/الطرح)

الشكل 4.

يتيح لك LPM_ADD_SUB IP الأساسي تنفيذ أداة الجمع أو الطرح لإضافة أو طرح مجموعات من البيانات لإنتاج مخرجات تحتوي على مجموع أو اختلاف قيم الإدخال.

يوضح الشكل التالي المنافذ الخاصة بـ LPM_ADD_SUB IP الأساسية.

منافذ LPM_ADD_SUB

LPM_ADD_SUB add_sub سين

بياناتأ[]

على مدار الساعة clken datab[] aclr

النتيجة [] قطع الفائض

انست

5.1. المميزات
يوفر LPM_ADD_SUB IP الأساسي الميزات التالية: · يقوم بإنشاء أداة الجمع والطرح والأداة القابلة للتكوين بشكل ديناميكي.
المهام. · يدعم عرض البيانات 1 بت. · يدعم تنسيق تمثيل البيانات مثل الموقعة وغير الموقعة. · يدعم الترحيل الاختياري (الاقتراض)، والمسح غير المتزامن، وتمكين الساعة
منافذ الإدخال. · يدعم الاختياري تنفيذ (الاقتراض) ومنافذ الإخراج الفائضة. · تعيين أي من ناقلات بيانات الإدخال إلى ثابت. · يدعم خطوط الأنابيب مع الكمون الناتج شكلي.

تم تسجيل ISO 9001: 2015

5. LPM_ADD_SUB (المجمع/الطارح) 683490 | 2020.10.05
5.2. نموذج فيريلوج HDL
يوجد النموذج الأولي Verilog HDL التالي في Verilog Design File (.v) lpm.v في دليل التعليم.
الوحدة النمطية lpm_add_sub ( نتيجة، cout، تجاوز السعة، add_sub، cin، dataa، datab، Clock، clken، aclr)؛ المعلمة lpm_type = "lpm_add_sub"; المعلمة lpm_width = 1؛ المعلمة lpm_direction = "UNUSED"؛ المعلمة lpm_representation = "SIGNED"؛ المعلمة lpm_pipeline = 0; المعلمة lpm_hint = "غير مستخدمة"؛ الإدخال [lpm_width-1:0] داتا، داتاب؛ إدخال add_sub، سين؛ ساعة الإدخال إدخال كلكين؛ إدخال أكلر؛ نتيجة الإخراج [lpm_width-1:0]؛ مخرج الإخراج، الفائض؛ endmodule
5.3. إعلان مكون VHDL
يوجد إعلان مكون VHDL في تصميم VHDL File (.vhd) LPM_PACK.vhd في دليل المكتباتvhdllpm.
المكون LPM_ADD_SUB عام (LPM_WIDTH: طبيعي؛
LPM_DIRECTION: السلسلة := "UNUSED"; LPM_REPRESENTATION: السلسلة := "SIGNED"; LPM_PIPELINE : طبيعي := 0; LPM_TYPE: سلسلة := L_ADD_SUB؛ LPM_HINT : سلسلة := "UNUSED"); المنفذ (DATAA: في std_logic_vector(LPM_WIDTH-1 وصولاً إلى 0)؛ DATAB: في std_logic_vector(LPM_WIDTH-1 وصولاً إلى 0)؛ ACLR: في std_logic := '0'؛ CLOCK: في std_logic := '0'؛ CLKEN : في std_logic := '1'؛ في std_logic := 'Z'؛ في std_logic := '1'؛ المكون النهائي
5.4. إعلان VHDL LIBRARY_USE
إن إعلان VHDL LIBRARY-USE غير مطلوب إذا كنت تستخدم إعلان مكون VHDL.
المكتبة lpm؛ استخدم lpm.lpm_components.all؛
5.5. المنافذ
تسرد الجداول التالية منافذ الإدخال والإخراج لـ LPM_ADD_SUB IP الأساسية.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 23

5. LPM_ADD_SUB (المجمع/الطارح) 683490 | 2020.10.05

جدول 15. LPM_ADD_SUB منافذ الإدخال الأساسية لـ IP

اسم المنفذ

مطلوب

وصف

سين

لا

حمل إلى البت ذو الترتيب المنخفض. بالنسبة لعمليات الجمع، القيمة الافتراضية هي 0. ل

عمليات الطرح، القيمة الافتراضية هي 1.

بياناتأ[]

نعم

إدخال بيانات. يعتمد حجم منفذ الإدخال على قيمة المعلمة LPM_WIDTH.

قاعدة بيانات[]

نعم

إدخال بيانات. يعتمد حجم منفذ الإدخال على قيمة المعلمة LPM_WIDTH.

add_sub

لا

منفذ إدخال اختياري لتمكين التبديل الديناميكي بين الجامع والطرح

المهام. إذا تم استخدام المعلمة LPM_DIRECTION، فلا يمكن استخدام add_sub. لو

تم حذفها، القيمة الافتراضية هي ADD. توصي شركة Intel باستخدام

معلمة LPM_DIRECTION لتحديد تشغيل وظيفة LPM_ADD_SUB،

بدلاً من تعيين ثابت لمنفذ add_sub.

ساعة

لا

مدخلات للاستخدام عبر خطوط الأنابيب. يوفر منفذ الساعة إدخال الساعة لخط الأنابيب

عملية. بالنسبة لقيم LPM_PIPELINE بخلاف 0 (افتراضي)، يجب أن يكون منفذ الساعة

مُمَكَّن.

clken

لا

تمكين الساعة للاستخدام عبر خطوط الأنابيب. عندما يتم التأكيد على منفذ clken عاليًا، فإن الأفعى/

تتم عملية الطرح. عندما تكون الإشارة منخفضة، لا تحدث أي عملية. لو

تم حذفها، القيمة الافتراضية هي 1.

com.aclr

لا

غير متزامن واضح للاستخدام عبر خطوط الأنابيب. تتم تهيئة خط الأنابيب إلى غير محدد (X)

مستوى المنطق. يمكن استخدام منفذ aclr في أي وقت لإعادة ضبط خط الأنابيب على جميع الأصفار،

بشكل غير متزامن مع إشارة الساعة.

جدول 16. LPM_ADD_SUB منافذ إخراج IP الأساسية

اسم المنفذ

مطلوب

وصف

نتيجة[]

نعم

إخراج البيانات. يعتمد حجم منفذ الإخراج على معلمة LPM_WIDTH

قيمة.

كوت

لا

تنفيذ (استعارة) البتة الأكثر أهمية (MSB). منفذ cout لديه مادي

التفسير باعتباره تنفيذ (استعارة) لـ MSB. يكتشف منفذ cout

تجاوز السعة في العمليات غير الموقعة. يعمل منفذ cout بنفس الطريقة

العمليات الموقعة وغير الموقعة.

فيضان

لا

إخراج استثناء تجاوز السعة الاختياري. منفذ الفائض له تفسير مادي مثل

XOR الخاص بالترحيل إلى MSB مع ترحيل MSB. منفذ الفائض

يؤكد عندما تتجاوز النتائج الدقة المتاحة، ويستخدم فقط عندما يكون

تم توقيع قيمة المعلمة LPM_REPRESENTATION.

5.6. المعلمات

يسرد الجدول التالي معلمات LPM_ADD_SUB IP الأساسية.

الجدول 17. معلمات LPM_ADD_SUB IP الأساسية

اسم المعلمة LPM_WIDTH

اكتب عدد صحيح

مطلوب نعم

وصف
يحدد عرض منافذ dataa[] وdatab[] وresult[].

LPM_DIRECTION

خيط

لا

القيم هي ADD وSUB وUNUSED. إذا تم حذفها، فإن القيمة الافتراضية هي DEFAULT، والتي توجه المعلمة لأخذ قيمتها من منفذ add_sub. لا يمكن استخدام المنفذ add_sub في حالة استخدام LPM_DIRECTION. توصي Intel باستخدام المعلمة LPM_DIRECTION لتحديد تشغيل وظيفة LPM_ADD_SUB، بدلاً من تعيين ثابت لمنفذ add_sub.
تابع…

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 24

إرسال التعليقات

5. LPM_ADD_SUB (المجمع/الطارح) 683490 | 2020.10.05

اسم المعلمة LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

اكتب سلسلة عدد صحيح سلسلة سلسلة سلسلة عدد صحيح
خيط

المطلوب لا لا لا لا لا
لا

وصف
يحدد نوع الإضافة التي يتم إجراؤها. القيم موقعة وغير موقعة. إذا تم حذفها، فإن القيمة الافتراضية هي SIGNED. عند تعيين هذه المعلمة على SIGNED، يفسر الجامع/الطرح مدخلات البيانات على أنها تكملة لشخصين موقعين.
يحدد عدد دورات ساعة الكمون المرتبطة بإخراج النتيجة[]. تشير القيمة صفر (0) إلى عدم وجود زمن انتقال، وأنه سيتم إنشاء دالة تجميعية بحتة. إذا تم حذفها، فإن القيمة الافتراضية هي 0 (غير متصلة).
يسمح لك بتحديد المعلمات الخاصة بشركة Intel في تصميم VHDL fileق (.VHD). القيمة الافتراضية هي غير مستخدمة.
يحدد اسم كيان مكتبة الوحدات النمطية ذات المعلمات (LPM) في تصميم VHDL files.
المعلمة الخاصة بإنتل. يجب عليك استخدام المعلمة LPM_HINT لتحديد المعلمة ONE_INPUT_IS_CONSTANT في تصميم VHDL fileس. القيم هي نعم، لا، وغير مستخدمة. يوفر تحسينًا أكبر إذا كان أحد المدخلات ثابتًا. إذا تم حذفها، فإن القيمة الافتراضية هي NO.
المعلمة الخاصة بإنتل. يجب عليك استخدام المعلمة LPM_HINT لتحديد المعلمة MAXIMIZE_SPEED في تصميم VHDL fileس. يمكنك تحديد قيمة بين 0 و10. في حالة استخدامه، يحاول برنامج Intel Quartus Prime تحسين مثيل محدد لوظيفة LPM_ADD_SUB للسرعة بدلاً من إمكانية التوجيه، ويتجاوز إعداد الخيار المنطقي لتقنية التحسين. إذا لم يتم استخدام MAXIMIZE_SPEED، فسيتم استخدام قيمة خيار تقنية التحسين بدلاً من ذلك. إذا كان إعداد MAXIMIZE_SPEED هو 6 أو أعلى، يقوم المترجم بتحسين نواة LPM_ADD_SUB IP للحصول على سرعة أعلى باستخدام سلاسل الحمل؛ إذا كان الإعداد 5 أو أقل، فإن المترجم ينفذ التصميم بدون سلاسل الحمل. يجب تحديد هذه المعلمة لأجهزة Cyclone وStratix وStratix GX فقط في حالة عدم استخدام منفذ add_sub.
يتم استخدام هذه المعلمة لأغراض النمذجة والمحاكاة السلوكية. يقوم محرر المعلمة بحساب قيمة هذه المعلمة.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 25

683490 | 2020.10.05 إرسال ملاحظاتك

6. LPM_COMPARE (المقارنة)

الشكل 5.

يقارن LPM_COMPARE IP الأساسي قيمة مجموعتين من البيانات لتحديد العلاقة بينهما. في أبسط أشكالها، يمكنك استخدام بوابة OR حصرية لتحديد ما إذا كانت وحدتي بت من البيانات متساويتين.

يوضح الشكل التالي المنافذ الخاصة بـ LPM_COMPARE IP الأساسية.

منافذ LPM_COMPARE

LPM_COMPARE

clken

ألب

اي بي اي بي

بياناتأ[]

أجب

قاعدة بيانات[]

ageb

ساعة

aneb

com.aclr

أليب

انست

6.1. المميزات
يوفر LPM_COMPARE IP الميزات التالية: · إنشاء وظيفة مقارنة لمقارنة مجموعتين من البيانات · يدعم عرض البيانات بمقدار 1 بت · يدعم تنسيق تمثيل البيانات مثل الموقعة وغير الموقعة · ينتج أنواع المخرجات التالية:
— alb (الإدخال A أقل من الإدخال B) — aeb (الإدخال A يساوي الإدخال B) — agb (الإدخال A أكبر من الإدخال B) — ageb (الإدخال A أكبر من أو يساوي الإدخال B) — aneb ( الإدخال A لا يساوي الإدخال B) - aleb (الإدخال A أقل من أو يساوي الإدخال B) · يدعم منافذ الإدخال الاختيارية غير المتزامنة الواضحة وتمكين الساعة · يعين مدخلات قاعدة البيانات [] إلى ثابت · يدعم خطوط الأنابيب مع زمن انتقال إخراج قابل للتكوين

تم تسجيل ISO 9001: 2015

6. LPM_COMPARE (المقارنة) 683490 | 2020.10.05
6.2. نموذج فيريلوج HDL
يوجد النموذج الأولي Verilog HDL التالي في Verilog Design File (.v) lpm.v في دليل التعليم.
الوحدة lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, Clock, clken, aclr); المعلمة lpm_type = "lpm_compare"; المعلمة lpm_width = 1؛ المعلمة lpm_representation = "غير موقعة"؛ المعلمة lpm_pipeline = 0; المعلمة lpm_hint = "غير مستخدمة"؛ الإدخال [lpm_width-1:0] داتا، داتاب؛ ساعة الإدخال إدخال كلكين؛ إدخال أكلر؛ إخراج ألب، aeb، agb، alb، aneb، ageb؛ endmodule
6.3. إعلان مكون VHDL
يوجد إعلان مكون VHDL في تصميم VHDL File (.vhd) LPM_PACK.vhd في دليل المكتباتvhdllpm.
المكون LPM_COMPARE عام (LPM_WIDTH: طبيعي؛
LPM_REPRESENTATION : سلسلة := "غير موقعة"؛ LPM_PIPELINE : طبيعي := 0; LPM_TYPE: سلسلة := L_COMPARE; LPM_HINT : سلسلة := "UNUSED"); المنفذ (DATAA: في std_logic_vector(LPM_WIDTH-1 وصولاً إلى 0)؛ DATAB: في std_logic_vector(LPM_WIDTH-1 وصولاً إلى 0)؛ ACLR: في std_logic := '0'؛ CLOCK: في std_logic := '0'؛ CLKEN : في std_logic := '1'; AGB : خارج std_logic; المكون النهائي
6.4. إعلان VHDL LIBRARY_USE
إن إعلان VHDL LIBRARY-USE غير مطلوب إذا كنت تستخدم إعلان مكون VHDL.
المكتبة lpm؛ استخدم lpm.lpm_components.all؛
6.5. المنافذ
تسرد الجداول التالية منافذ الإدخال والإخراج لنواة LMP_COMPARE IP.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 27

6. LPM_COMPARE (المقارنة) 683490 | 2020.10.05

جدول 18. منافذ الإدخال الأساسية LPM_COMPARE IP

اسم المنفذ

مطلوب

وصف

بياناتأ[]

نعم

إدخال بيانات. يعتمد حجم منفذ الإدخال على قيمة المعلمة LPM_WIDTH.

قاعدة بيانات[]

نعم

إدخال بيانات. يعتمد حجم منفذ الإدخال على قيمة المعلمة LPM_WIDTH.

ساعة

لا

إدخال الساعة للاستخدام عبر خطوط الأنابيب. يوفر منفذ الساعة إدخال الساعة لخط الأنابيب

عملية. بالنسبة لقيم LPM_PIPELINE بخلاف 0 (افتراضي)، يجب أن يكون منفذ الساعة

مُمَكَّن.

clken

لا

تمكين الساعة للاستخدام عبر خطوط الأنابيب. عندما يتم التأكيد على أن منفذ clken مرتفع، فإن

تتم عملية المقارنة. عندما تكون الإشارة منخفضة، لا تحدث أي عملية. لو

تم حذفها، القيمة الافتراضية هي 1.

com.aclr

لا

غير متزامن واضح للاستخدام عبر خطوط الأنابيب. تتم تهيئة خط الأنابيب إلى منطق غير محدد (X).

مستوى. يمكن استخدام منفذ aclr في أي وقت لإعادة ضبط خط الأنابيب على جميع الأصفار،

بشكل غير متزامن مع إشارة الساعة.

الجدول 19. LPM_COMPARE منافذ الإخراج الأساسية IP

اسم المنفذ

مطلوب

وصف

ألب

لا

منفذ الإخراج للمقارنة. يتم التأكيد إذا كان الإدخال A أقل من الإدخال B.

اي بي اي بي

لا

منفذ الإخراج للمقارنة. يتم التأكيد إذا كان الإدخال A يساوي الإدخال B.

أجب

لا

منفذ الإخراج للمقارنة. يتم التأكيد إذا كان الإدخال A أكبر من الإدخال B.

ageb

لا

منفذ الإخراج للمقارنة. يتم التأكيد إذا كان الإدخال A أكبر من أو يساوي الإدخال

aneb

لا

منفذ الإخراج للمقارنة. يتم التأكيد إذا كان الإدخال A لا يساوي الإدخال B.

أليب

لا

منفذ الإخراج للمقارنة. يتم التأكيد إذا كان الإدخال A أقل من أو يساوي الإدخال B.

6.6. المعلمات

يسرد الجدول التالي معلمات LPM_COMPARE IP الأساسية.

الجدول 20. معلمات LPM_COMPARE IP الأساسية

اسم المعلمة

يكتب

مطلوب

LPM_WIDTH

عدد صحيح نعم

LPM_REPRESENTATION

خيط

لا

LPM_PIPELINE

عدد صحيح

LPM_HINT

خيط

لا

وصف
يحدد عرض منفذي dataa[] وdatab[].
يحدد نوع المقارنة التي يتم إجراؤها. القيم موقعة وغير موقعة. إذا تم حذفها، فإن القيمة الافتراضية هي UNSIGNED. عندما يتم تعيين قيمة المعلمة هذه على SIGNED، يقوم جهاز المقارنة بتفسير إدخال البيانات على أنه تكملة موقعة.
يحدد عدد دورات زمن الاستجابة على مدار الساعة المرتبطة بمخرجات alb أو aeb أو agb أو ageb أو aleb أو aneb. تشير القيمة صفر (0) إلى عدم وجود زمن انتقال، وأنه سيتم إنشاء دالة تجميعية بحتة. إذا تم حذفها، فإن القيمة الافتراضية هي 0 (غير متصلة).
يسمح لك بتحديد المعلمات الخاصة بشركة Intel في تصميم VHDL fileق (.VHD). القيمة الافتراضية هي غير مستخدمة.
تابع…

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 28

إرسال التعليقات

6. LPM_COMPARE (المقارنة) 683490 | 2020.10.05
اسم المعلمة LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

اكتب سلسلة سلسلة
خيط

مطلوب لا لا
لا

وصف
يحدد اسم كيان مكتبة الوحدات النمطية ذات المعلمات (LPM) في تصميم VHDL files.
يتم استخدام هذه المعلمة لأغراض النمذجة والمحاكاة السلوكية. يقوم محرر المعلمة بحساب قيمة هذه المعلمة.
المعلمة الخاصة بإنتل. يجب عليك استخدام المعلمة LPM_HINT لتحديد المعلمة ONE_INPUT_IS_CONSTANT في تصميم VHDL fileس. القيم هي نعم أو لا أو غير مستخدمة. يوفر تحسينًا أكبر إذا كان الإدخال ثابتًا. إذا تم حذفها، فإن القيمة الافتراضية هي NO.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 29

683490 | 2020.10.05 إرسال ملاحظاتك

7. ALTECC (رمز تصحيح الخطأ: التشفير/فك التشفير) IP Core

الشكل 6.

توفر Intel نواة ALTECC IP لتنفيذ وظيفة ECC. يكتشف نظام تصحيح الأخطاء (ECC) البيانات التالفة التي تحدث على جانب جهاز الاستقبال أثناء نقل البيانات. تعتبر طريقة تصحيح الأخطاء هذه مناسبة تمامًا للمواقف التي تحدث فيها الأخطاء بشكل عشوائي وليس على شكل رشقات نارية.

تكتشف ECC الأخطاء من خلال عملية تشفير البيانات وفك تشفيرها. على سبيل المثالample، عند تطبيق ECC في تطبيق الإرسال، يتم تشفير البيانات المقروءة من المصدر قبل إرسالها إلى جهاز الاستقبال. يتكون الإخراج (كلمة الكود) من المشفر من البيانات الأولية الملحقة بعدد بتات التكافؤ. يعتمد العدد الدقيق لبتات التكافؤ الملحقة على عدد البتات في بيانات الإدخال. يتم بعد ذلك إرسال كلمة الكود التي تم إنشاؤها إلى الوجهة.

يستقبل المتلقي كلمة الكود ويقوم بفك تشفيرها. تحدد المعلومات التي يحصل عليها جهاز فك التشفير ما إذا كان قد تم اكتشاف خطأ. يكتشف جهاز فك التشفير أخطاء البتة المفردة والمزدوجة، ولكن يمكنه فقط إصلاح أخطاء البتة المفردة في البيانات التالفة. هذا النوع من تصحيح الأخطاء (ECC) هو تصحيح خطأ فردي واكتشاف الأخطاء المزدوجة (SECDED).

يمكنك تكوين وظائف التشفير ووحدة فك التشفير الخاصة بمركز ALTECC IP. يتم تشفير إدخال البيانات إلى جهاز التشفير لإنشاء كلمة رمزية عبارة عن مزيج من إدخال البيانات وبتات التكافؤ التي تم إنشاؤها. يتم إرسال كلمة الكود التي تم إنشاؤها إلى وحدة فك التشفير لفك التشفير قبل الوصول إلى كتلة وجهتها مباشرة. يقوم جهاز فك التشفير بإنشاء ناقل متلازمة لتحديد ما إذا كان هناك أي خطأ في كلمة الكود المستلمة. يقوم جهاز فك التشفير بتصحيح البيانات فقط إذا كان الخطأ في البتة الواحدة ناتجًا عن بتات البيانات. لا يتم وضع علامة على أي إشارة إذا كان خطأ البت المفرد ناتجًا عن بتات التكافؤ. يحتوي جهاز فك التشفير أيضًا على إشارات إشارة لإظهار حالة البيانات المستلمة والإجراء الذي اتخذه جهاز فك التشفير، إن وجد.

توضح الأشكال التالية منافذ ALTECC IP الأساسية.

منافذ التشفير ALTECC

ALTECC_ENCODER

بيانات[]

س[]

ساعة

كلوكين

com.aclr

انست

تم تسجيل ISO 9001: 2015

7. ALTECC (رمز تصحيح الخطأ: التشفير/فك التشفير) IP Core 683490 | 2020.10.05

الشكل 7. منافذ وحدة فك ترميز ALTECC

ALTECC_DECODER

البيانات[] الساعة

س[] err_detected err_corrected
err_fatal

com.aclr

انست

7.1. ميزات التشفير ALTECC

يوفر جوهر IP الخاص بتشفير ALTECC الميزات التالية: · تنفيذ تشفير البيانات باستخدام مخطط Hamming Coding · يدعم عرض البيانات بمقدار 2 بت · يدعم تنسيق تمثيل البيانات الموقعة وغير الموقعة · دعم خطوط الأنابيب مع زمن انتقال الإخراج إما لدورة ساعة واحدة أو دورتين على مدار الساعة · يدعم الاختياري منافذ تمكين واضحة وغير متزامنة على مدار الساعة

يستقبل نظام IP الخاص بتشفير ALTECC البيانات ويقوم بتشفيرها باستخدام نظام Hamming Coding. يستمد نظام Hamming Coding بتات التكافؤ ويلحقها بالبيانات الأصلية لإنتاج كلمة كود الإخراج. يعتمد عدد بتات التكافؤ الملحقة على عرض البيانات.

يسرد الجدول التالي عدد بتات التكافؤ الملحقة بنطاقات مختلفة من عروض البيانات. يمثل عمود إجمالي البتات إجمالي عدد بتات بيانات الإدخال وبتات التكافؤ الملحقة.

الجدول 21.

عدد بتات التكافؤ وكلمة الكود وفقًا لعرض البيانات

عرض البيانات

عدد بتات التكافؤ

إجمالي البتات (كلمة الكود)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

يستخدم اشتقاق بت التكافؤ فحص التكافؤ الزوجي. يتم إلحاق البتة 1 الإضافية (الموضحة في الجدول كـ +1) ببتات التكافؤ باعتبارها MSB للكلمة الرمزية. وهذا يضمن أن كلمة الكود تحتوي على عدد زوجي من 1. على سبيل المثالample، إذا كان عرض البيانات 4 بتات، فسيتم إلحاق 4 بتات تماثلية بالبيانات لتصبح كلمة رمز بإجمالي 8 بتات. إذا كانت 7 بتات من LSB لكلمة كود مكونة من 8 بتات تحتوي على عدد فردي من 1، فإن البتة الثامنة (MSB) من كلمة الكود هي 8 مما يجعل إجمالي عدد 1 في كلمة الكود زوجيًا.
يوضح الشكل التالي كلمة الكود التي تم إنشاؤها وترتيب بتات التكافؤ وبتات البيانات في إدخال بيانات 8 بت.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 31

7. ALTECC (رمز تصحيح الخطأ: التشفير/فك التشفير) IP Core 683490 | 2020.10.05

الشكل 8.

ترتيب بتات التكافؤ وبتات البيانات في كلمة تعليمات برمجية مكونة من 8 بتات

MSB

إل إس بي

4 بت التكافؤ

4 بتات بيانات

يقبل نواة IP الخاصة بجهاز تشفير ALTECC عروض الإدخال التي تتراوح من 2 إلى 64 بت في المرة الواحدة فقط. يبلغ عرض الإدخال 12 بت و29 بت و64 بت، وهو مناسب بشكل مثالي لأجهزة Intel، ويولد مخرجات 18 بت و36 بت و72 بت على التوالي. يمكنك التحكم في حدود اختيار البت في محرر المعلمات.

7.2. النموذج الأولي لـ Verilog HDL (ALTECC_ENCODER)
يوجد النموذج الأولي Verilog HDL التالي في Verilog Design File (.v) lpm.v في دليل التعليم.
الوحدة النمطية altecc_encoder # (المعلمة المقصودة_device_family = "غير مستخدمة"، المعلمة lpm_pipeline = 0، المعلمة width_codeword = 8، المعلمة width_dataword = 8، المعلمة lpm_type = "altecc_encoder"، المعلمة lpm_hint = "غير مستخدمة") (سلك الإدخال aclr، ساعة سلك الإدخال، الإدخال سلك الساعة، سلك الإدخال [width_dataword-1:0] البيانات، سلك الإخراج [width_codeword-1:0] ف)؛ com.endmodule

7.3. النموذج الأولي لـ Verilog HDL (ALTECC_DECODER)
يوجد النموذج الأولي Verilog HDL التالي في Verilog Design File (.v) lpm.v في دليل التعليم.
الوحدة النمطية altecc_decoder # (المعلمة المقصودة_device_family = "غير مستخدمة"، المعلمة lpm_pipeline = 0، المعلمة width_codeword = 8، المعلمة width_dataword = 8، المعلمة lpm_type = "altecc_decoder"، المعلمة lpm_hint = "غير مستخدمة") (سلك الإدخال aclr، ساعة سلك الإدخال، الإدخال ساعة السلك، سلك الإدخال [width_codeword-1:0] البيانات، سلك الإخراج خطأ_مصحح، سلك الإخراج خطأ_مكتشف، سلك الإخراج خطأ_فادح، سلك الإخراج [width_dataword-1:0] ف)؛ com.endmodule

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 32

إرسال التعليقات

7. ALTECC (رمز تصحيح الخطأ: التشفير/فك التشفير) IP Core 683490 | 2020.10.05
7.4. إعلان مكون VHDL (ALTECC_ENCODER)
يوجد إعلان مكون VHDL في تصميم VHDL File (.vhd)Altera_mf_components.vhd في دليل المكتباتvhdlaltera_mf.
المكون altecc_encoder عام (المقصود_device_family:سلسلة := "غير مستخدم"; lpm_pipeline:طبيعي := 0; width_codeword:طبيعي := 8; width_dataword:طبيعي := 8; lpm_hint:string := "UNUSED"; lpm_type:string := "altecc_encoder ") ؛ المنفذ (aclr:in std_logic := '0'؛ الساعة:in std_logic := '0'؛ Clocken:in std_logic := '1'؛ البيانات:in std_logic_vector(width_dataword-1 downto 0); q:out std_logic_vector(width_codeword -1 نزولاً إلى 0)))؛ المكون النهائي
7.5. إعلان مكون VHDL (ALTECC_DECODER)
يوجد إعلان مكون VHDL في تصميم VHDL File (.vhd)Altera_mf_components.vhd في دليل المكتباتvhdlaltera_mf.
المكون altecc_decoder عام (المقصود_device_family:سلسلة := "غير مستخدم"؛ lpm_pipeline:طبيعي := 0؛ width_codeword:طبيعي := 8؛ width_dataword:طبيعي := 8؛ lpm_hint:string := "UNUSED"؛ lpm_type:string := "altecc_decoder ") ؛ المنفذ (aclr:in std_logic := '0'؛ الساعة:in std_logic := '0'؛ Clocken:in std_logic := '1'؛ البيانات: في std_logic_vector (width_codeword-1 وصولاً إلى 0)؛ err_corrected: خارج std_logic؛ err_detected : خارج std_logic q: خارج std_logic_vector(width_dataword-1 downto 0); المكون النهائي
7.6. إعلان VHDL LIBRARY_USE
إن إعلان VHDL LIBRARY-USE غير مطلوب إذا كنت تستخدم إعلان مكون VHDL.
مكتبة تغيير_mf; استخدم Altera_mf.altera_mf_components.all؛
7.7. منافذ التشفير
تسرد الجداول التالية منافذ الإدخال والإخراج الخاصة بمركز IP لجهاز تشفير ALTECC.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 33

7. ALTECC (رمز تصحيح الخطأ: التشفير/فك التشفير) IP Core 683490 | 2020.10.05

جدول 22. منافذ إدخال جهاز تشفير ALTECC

اسم المنفذ

مطلوب

وصف

بيانات[]

نعم

منفذ إدخال البيانات. يعتمد حجم منفذ الإدخال على WIDTH_DATAWORD

قيمة المعلمة. يحتوي منفذ البيانات [] على البيانات الأولية المراد تشفيرها.

ساعة

نعم

منفذ إدخال الساعة الذي يوفر إشارة الساعة لمزامنة عملية التشفير.

يكون منفذ الساعة مطلوبًا عندما تكون قيمة LPM_PIPELINE أكبر من 0.

كلوكين

لا

تمكين الساعة. إذا تم حذفها، فإن القيمة الافتراضية هي 1.

com.aclr

لا

إدخال واضح غير متزامن يمكن استخدام إشارة ACLR النشطة العالية في أي وقت

مسح السجلات بشكل غير متزامن.

جدول 23. منافذ إخراج جهاز تشفير ALTECC

اسم المنفذ ف[]

مطلوب نعم

وصف
منفذ إخراج البيانات المشفرة. يعتمد حجم منفذ الإخراج على قيمة المعلمة WIDTH_CODEWORD.

7.8. منافذ فك التشفير

تسرد الجداول التالية منافذ الإدخال والإخراج الخاصة بوحدة IP الأساسية لوحدة فك ترميز ALTECC.

جدول 24. منافذ إدخال وحدة فك ترميز ALTECC

اسم المنفذ

مطلوب

وصف

بيانات[]

نعم

منفذ إدخال البيانات. يعتمد حجم منفذ الإدخال على قيمة المعلمة WIDTH_CODEWORD.

ساعة

نعم

منفذ إدخال الساعة الذي يوفر إشارة الساعة لمزامنة عملية التشفير. يكون منفذ الساعة مطلوبًا عندما تكون قيمة LPM_PIPELINE أكبر من 0.

كلوكين

لا

تمكين الساعة. إذا تم حذفها، فإن القيمة الافتراضية هي 1.

com.aclr

لا

إدخال واضح غير متزامن يمكن استخدام إشارة ACLR النشطة العالية في أي وقت لمسح السجلات بشكل غير متزامن.

جدول 25. منافذ إخراج جهاز فك التشفير ALTECC

اسم المنفذ ف[]

مطلوب نعم

وصف
منفذ إخراج البيانات التي تم فك تشفيرها. يعتمد حجم منفذ الإخراج على قيمة المعلمة WIDTH_DATAWORD.

err_detected نعم

إشارة إشارة لتعكس حالة البيانات المستلمة وتحدد أي أخطاء تم العثور عليها.

err_correcte نعم د

إشارة العلم لتعكس حالة البيانات الواردة. يشير إلى وجود خطأ أحادي البت وتصحيحه. يمكنك استخدام البيانات لأنه تم تصحيحها بالفعل.

err_fatal

نعم

إشارة العلم لتعكس حالة البيانات الواردة. يشير إلى وجود خطأ مزدوج البت، ولكن لم يتم تصحيحه. يجب عدم استخدام البيانات إذا تم تأكيد هذه الإشارة.

Syn_e

لا

إشارة خرج ترتفع عند اكتشاف خطأ بت واحد في التكافؤ

أجزاء.

7.9. معلمات التشفير
يسرد الجدول التالي معلمات IP الأساسية لجهاز تشفير ALTECC.

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 34

إرسال التعليقات

7. ALTECC (رمز تصحيح الخطأ: التشفير/فك التشفير) IP Core 683490 | 2020.10.05

الجدول 26. معلمات جهاز التشفير ALTECC

اسم المعلمة

يكتب

مطلوب

وصف

WIDTH_DATAWORD

عدد صحيح نعم

يحدد عرض البيانات الأولية. تتراوح القيم من 2 إلى 64. وفي حالة حذفها، تكون القيمة الافتراضية هي 8.

WIDTH_CODEWORD

عدد صحيح نعم

يحدد عرض كلمة الكود المقابلة. تتراوح القيم الصالحة من 6 إلى 72، باستثناء 9 و17 و33 و65. وفي حالة حذفها، تكون القيمة الافتراضية هي 13.

LPM_PIPELINE

عدد صحيح

يحدد خط الأنابيب للدائرة. تتراوح القيم من 0 إلى 2. إذا كانت القيمة 0، فلن يتم تسجيل المنافذ. إذا كانت القيمة 1، يتم تسجيل منافذ الإخراج. إذا كانت القيمة 2، يتم تسجيل منافذ الإدخال والإخراج. إذا تم حذفها، فإن القيمة الافتراضية هي 0.

7.10. معلمات فك التشفير

يسرد الجدول التالي معلمات IP الأساسية لجهاز فك تشفير ALTECC.

الجدول 27. معلمات وحدة فك تشفير ALTECC

اسم المعلمة WIDTH_DATAWORD

اكتب عدد صحيح

مطلوب

وصف

نعم

يحدد عرض البيانات الأولية. القيم هي من 2 إلى 64

القيمة الافتراضية هي 8.

WIDTH_CODEWORD

عدد صحيح

نعم

يحدد عرض كلمة الكود المقابلة. القيم هي 6

إلى 72، باستثناء 9 و17 و33 و65. إذا تم حذفها، فستكون القيمة الافتراضية

هو 13.

LPM_PIPELINE

عدد صحيح

لا

يحدد سجل الدائرة. القيم من 0 إلى 2. إذا كان

القيمة هي 0، لم يتم تنفيذ أي تسجيل. إذا كانت القيمة 1،

يتم تسجيل الإخراج. إذا كانت القيمة 2، فسيتم إدخال كل من الإدخال و

يتم تسجيل الإخراج. إذا كانت القيمة أكبر من 2، إضافية

يتم تنفيذ السجلات في الإخراج للإضافية

الكمون. إذا تم حذفها، فإن القيمة الافتراضية هي 0.

قم بإنشاء منفذ "syn_e".

عدد صحيح

لا

قم بتشغيل هذه المعلمة لإنشاء منفذ Syn_e.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 35

683490 | 2020.10.05 إرسال ملاحظاتك

8. Intel FPGA Multiply Adder IP Core

الشكل 9.

يتيح لك Intel FPGA Multiply Adder (أجهزة Intel Stratix 10 وIntel Arria 10 وIntel Cyclone 10 GX) أو ALTERA_MULT_ADD (أجهزة Arria V وStratix V وCyclone V) IP الأساسية تنفيذ مُضاف مضاعف.

يوضح الشكل التالي المنافذ الخاصة بـ Intel FPGA Multiply Adder أو ALTERA_MULT_ADD IP core.

Intel FPGA Multiply Adder أو منافذ ALTERA_MULT_ADD

Intel FPGA Multiply Adder أو ALTERA_MULT_ADD

dataa[] Signa datab[] Signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] Clock0 Clock1 Clock2 ena0 ena1 ena2 sload_accum
تراكم_sload chainin[]

مسح[] النتيجة[]

أكلر0 أكلر1

انست
يقبل المضاعف أزواجًا من المدخلات، ويضرب القيم معًا ثم يضيف إلى منتجات جميع الأزواج الأخرى أو يطرح منها.
إذا كانت جميع عروض بيانات الإدخال بعرض 9 بت أو أصغر، فستستخدم الوظيفة تكوين مضاعف الإدخال 9 × 9 بت في كتلة DSP للأجهزة التي تدعم تكوين 9 × 9. إذا لم يكن الأمر كذلك، فإن كتلة DSP تستخدم مضاعفات إدخال 18 × 18 بت لمعالجة البيانات بعرض يتراوح بين 10 بت و18 بت. في حالة وجود عدة مراكز Intel FPGA Multiply Adder أو ALTERA_MULT_ADD IP في التصميم، يتم توزيع الوظائف على النحو التالي:

تم تسجيل ISO 9001: 2015

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
العديد من كتل DSP المختلفة قدر الإمكان بحيث يكون التوجيه إلى هذه الكتل أكثر مرونة. يتيح عدد أقل من المضاعفات لكل كتلة DSP المزيد من خيارات التوجيه إلى الكتلة عن طريق تقليل المسارات إلى بقية الجهاز.
يتم أيضًا وضع السجلات وسجلات خطوط الأنابيب الإضافية للإشارات التالية داخل كتلة DSP: · إدخال البيانات · تحديد موقع أو غير موقع · إضافة أو طرح تحديد · منتجات المضاعفات
في حالة نتيجة الإخراج، يتم وضع السجل الأول في كتلة DSP. ومع ذلك، يتم وضع سجلات الكمون الإضافية في عناصر منطقية خارج الكتلة. الطرفية لكتلة DSP، بما في ذلك مدخلات البيانات إلى المضاعف، ومدخلات إشارة التحكم، ومخرجات المجمع، استخدم التوجيه العادي للتواصل مع بقية الجهاز. تستخدم جميع الاتصالات في الوظيفة توجيهًا مخصصًا داخل كتلة DSP. يتضمن هذا التوجيه المخصص سلاسل تسجيل التحول عندما تحدد خيار تحويل بيانات الإدخال المسجلة للمضاعف من مضاعف إلى مضاعف مجاور.
لمزيد من المعلومات حول كتل DSP في أي من سلسلة أجهزة Stratix V وArria V، راجع فصل DSP Blocks في الكتيبات المعنية في صفحة الأدبيات والوثائق الفنية.
معلومات ذات صلة AN 306: تنفيذ المضاعفات في أجهزة FPGA
يوفر المزيد من المعلومات حول تنفيذ المضاعفات باستخدام DSP وكتل الذاكرة في أجهزة Intel FPGA.
8.1. المميزات
يوفر Intel FPGA Multiply Adder أو ALTERA_MULT_ADD IP الميزات التالية: · يقوم بإنشاء مضاعف لإجراء عمليات الضرب لاثنين من العمليات المعقدة
ملاحظة: عند إنشاء مضاعفات أكبر من الحجم المدعوم أصلاً، قد يكون هناك/
سيكون هناك تأثير على الأداء ناتج عن تتالي كتل DSP. · يدعم عرض البيانات بمقدار 1 بت · يدعم تنسيق تمثيل البيانات الموقعة وغير الموقعة · يدعم خطوط الأنابيب مع زمن وصول إدخال قابل للتكوين · يوفر خيارًا للتبديل ديناميكيًا بين دعم البيانات الموقعة وغير الموقعة · يوفر خيارًا للتبديل ديناميكيًا بين عملية الإضافة والطرح · يدعم منافذ إدخال اختيارية غير متزامنة ومتزامنة واضحة وتمكين الساعة · يدعم وضع تسجيل التأخير الانقباضي · يدعم المجمع المسبق مع 256 معاملات تحميل مسبق لكل مضاعف · يدعم ثابت التحميل المسبق لاستكمال تعليقات المجمع

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. الأفعى المسبقة
مع ما قبل الجامع، تتم عمليات الإضافة أو الطرح قبل تغذية المضاعف.
هناك خمسة أوضاع للجمع المسبق: · الوضع البسيط · وضع المعامل · وضع الإدخال · الوضع المربع · الوضع الثابت

ملحوظة:

عند استخدام الجامع المسبق (معامل الإضافة المسبقة/وضع الإدخال/المربع)، يجب أن يكون لجميع مدخلات البيانات إلى المضاعف نفس إعداد الساعة.

8.1.1.1. الوضع البسيط قبل الأفعى

في هذا الوضع، يتم اشتقاق كلا المعاملين من منافذ الإدخال ولا يتم استخدام أداة الجمع المسبق أو تجاوزها. هذا هو الوضع الافتراضي.

الشكل 10. الوضع البسيط للأداة المسبقة
أ0 ب0

متعدد0

نتيجة

8.1.1.2. وضع معامل ما قبل الجمع
في هذا الوضع، يتم اشتقاق معامل مضاعف من الجامع المسبق، ويتم اشتقاق المعامل الآخر من مخزن المعامل الداخلي. يسمح تخزين المعامل بما يصل إلى 8 ثوابت محددة مسبقًا. إشارات اختيار المعامل هي coefsel[0..3].
يتم التعبير عن هذا الوضع في المعادلة التالية.

يوضح ما يلي وضع معامل ما قبل الجمع للمضاعف.

الشكل 11. وضع معامل ما قبل الأفعى

القارئ

متعدد0

+/-

نتيجة

coefsel0 coef

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 38

إرسال التعليقات

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. وضع إدخال الجامع المسبق في هذا الوضع، يتم اشتقاق معامل مضاعف واحد من الجامع المسبق، ويتم اشتقاق المعامل الآخر من منفذ إدخال البيانات [] datac. يتم التعبير عن هذا الوضع في المعادلة التالية.

يوضح ما يلي وضع الإدخال المسبق للمضاعف.

الشكل 12. وضع الإدخال المسبق
أ0 ب0

متعدد0

+/-

نتيجة

8.1.1.4. الوضع المربع المسبق يتم التعبير عن هذا الوضع في المعادلة التالية.

يوضح ما يلي وضع المربع المسبق لمضاعفين.

الشكل 13. وضع مربع ما قبل الأفعى
أ0 ب0

متعدد0

+/-

نتيجة

8.1.1.5. الوضع الثابت المسبق
في هذا الوضع، يتم اشتقاق معامل مضاعف من منفذ الإدخال، ويتم اشتقاق المعامل الآخر من مخزن المعامل الداخلي. يسمح تخزين المعامل بما يصل إلى 8 ثوابت محددة مسبقًا. إشارات اختيار المعامل هي coefsel[0..3].
يتم التعبير عن هذا الوضع في المعادلة التالية.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

يوضح الشكل التالي الوضع الثابت المسبق للمضاعف.

الشكل 14. الوضع الثابت قبل الأفعى
a0

متعدد0

نتيجة

coefsel0
معامل
8.1.2. سجل التأخير الانقباضي
في البنية الانقباضية، يتم تغذية بيانات الإدخال في سلسلة من السجلات التي تعمل كمخزن مؤقت للبيانات. يقدم كل سجل مدخلاتample إلى المضاعف حيث يتم ضربه في المعامل المعني. يقوم جامع السلسلة بتخزين النتائج المجمعة تدريجيًا من المضاعف والنتيجة المسجلة مسبقًا من منفذ إدخال chainin[] لتشكيل النتيجة النهائية. يجب تأخير كل عنصر ضرب-إضافة بدورة واحدة حتى تتزامن النتائج بشكل مناسب عند إضافتها معًا. يتم استخدام كل تأخير متتالي لمعالجة كل من معامل الذاكرة والمخزن المؤقت للبيانات لعناصر الإضافة المتعددة الخاصة بهما. على سبيل المثالample، تأخير واحد لعنصر الإضافة المضاعف الثاني، وتأخيران لعنصر الإضافة المضاعف الثالث، وهكذا.
الشكل 15. السجلات الانقباضية
السجلات الانقباضية

س(ر)ج(0)

س-1

ج(1)

س-1

ج(2)

س-1

ج(ن-1)

س-1

ق -1 ص (ر)

يمثل x(t) النتائج من التدفق المستمر للمدخلاتampليه و ذ (ر)
يمثل مجموع مجموعة من المدخلاتampليه، وفي الوقت المناسب، مضروبة بهم
المعاملات المعنية. تتدفق نتائج الإدخال والإخراج من اليسار إلى اليمين. يشير c(0) إلى c(N-1) إلى المعاملات. يُشار إلى سجلات التأخير الانقباضي بالرمز S-1، في حين يمثل الرقم 1 تأخيرًا واحدًا على مدار الساعة. تتم إضافة سجلات التأخير الانقباضي في
المدخلات والمخرجات لخطوط الأنابيب بطريقة تضمن النتائج من
المعامل المضاعف والمبالغ المتراكمة تبقى متزامنة. عنصر المعالجة هذا
يتم تكرارها لتشكيل دائرة تحسب وظيفة التصفية. هذه الوظيفة
المعبر عنها في المعادلة التالية.

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 40

إرسال التعليقات

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

يمثل N عدد دورات البيانات التي تم إدخالها في المجمع، ويمثل y(t) الإخراج في الوقت t، ويمثل A(t) المدخلات في الوقت t، وB(i) هي المعاملات. يتوافق t وi في المعادلة مع لحظة معينة من الزمن، وذلك لحساب المخرجات sampلو y(t) في الوقت t، مجموعة من المدخلات sampمطلوب عند N نقاط زمنية مختلفة، أو A(n)، A(n-1)، A(n-2)، … A(n-N+1). مجموعة المدخلات Nampيتم ضرب les بمعاملات N ويتم جمعها معًا لتكوين النتيجة النهائية y.
بنية السجل الانقباضي متاحة فقط لوضعي مجموع 2 ومجموع 4. بالنسبة لكلا وضعي بنية السجل الانقباضي، يجب ربط إشارة السلسلة الأولى بالصفر.
يوضح الشكل التالي تنفيذ سجل التأخير الانقباضي لمضاعفين.
الشكل 16. تنفيذ سجل التأخير الانقباضي لمضاعفين
chainin

متعدد0

+/-

متعدد1

+/-

نتيجة
يتم التعبير عن مجموع المضاعفين في المعادلة التالية.
يوضح الشكل التالي تنفيذ سجل التأخير الانقباضي لمضاعفين.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

الشكل 17. تنفيذ سجل التأخير الانقباضي لمضاعفين
chainin

متعدد0

+/-

متعدد1

+/-

متعدد2

+/-

متعدد3

+/-

نتيجة
يتم التعبير عن مجموع أربعة مضاعفات في المعادلة التالية. الشكل 18. مجموع 4 مضاعفات
فيما يلي قوائم advantagميزات تنفيذ السجل الانقباضي: · يقلل من استخدام موارد DSP · يتيح رسم خرائط فعال في كتلة DSP باستخدام هيكل الجامع المتسلسل

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 42

إرسال التعليقات

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. ثابت التحميل المسبق
يتحكم ثابت التحميل المسبق في معامل المركم ويكمل ردود فعل المركم. يتراوح LOADCONST_VALUE الصالح من 0. القيمة الثابتة تساوي 64N، حيث N = LOADCONST_VALUE. عند تعيين LOADCONST_VALUE على 2، تكون القيمة الثابتة تساوي 64. يمكن استخدام هذه الدالة كتقريب متحيز.
يوضح الشكل التالي التنفيذ الثابت قبل التحميل.
الشكل 19. ثابت التحميل المسبق

ردود الفعل المجمعة

ثابت

متعدد0

+/-

متعدد1

+/ب1

نتيجة

accum_sload sload_accum

راجع مراكز IP التالية للتطبيقات المضاعفة الأخرى: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. تراكم مزدوج
تضيف ميزة المجمع المزدوج سجلاً إضافيًا في مسار ملاحظات المجمع. يتبع سجل التراكم المزدوج سجل الإخراج، والذي يتضمن الساعة، وتمكين الساعة، وaclr. يقوم سجل المجمع الإضافي بإرجاع النتيجة بتأخير دورة واحدة. تمكنك هذه الميزة من الحصول على قناتين تراكميتين بنفس عدد الموارد.
ويوضح الشكل التالي تنفيذ التراكم المزدوج.

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

الشكل 20. المراكم المزدوجة

سجل مضاعفة تراكم

تراكم تغذية مولتر ck

متعدد0

+/-

متعدد1

+/ب1

نتيجة الإخراج سجل الإخراج

8.2. نموذج فيريلوج HDL
يمكنك العثور على النموذج الأولي Intel FPGA Multiply Adder أو ALTERA_MULT_ADD Verilog HDL file (altera_mult_add_rtl.v) في دليل المكتبات الضخمة.
8.3. إعلان مكون VHDL
يوجد إعلان مكون VHDL في Altera_lnsim_components.vhd في ملف دليل المكتباتvhdlAltera_lnsim.
8.4. إعلان VHDL LIBRARY_USE
إن إعلان VHDL LIBRARY-USE غير مطلوب إذا كنت تستخدم إعلان مكون VHDL.
مكتبة تغيير_mf; استخدم Altera_mf.altera_mf_components.all؛

8.5. الإشارات

تسرد الجداول التالية إشارات الإدخال والإخراج لنواة Multiply Adder Intel FPGA IP أو ALTERA_MULT_ADD IP.

جدول 28. ضرب إشارات الإدخال Intel FPGA IP أو ALTERA_MULT_ADD

إشارة

مطلوب

وصف

dataa_0[]/dataa_1[]/

نعم

dataa_2[]/dataa_3[]

إدخال البيانات إلى المضاعف. منفذ الإدخال [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] واسع
تابع…

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 44

إرسال التعليقات

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

إشارة datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] Clock[1:0] aclr[1:0] sclr[1:0] ena [1:0] إشارة
com.signb
سكانينا[] accum_sload

مطلوب نعم لا
لا لا لا لا لا
لا
لا لا

وصف
يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارات. عندما تقوم بتوفير قيمة X لهذه الإشارات، يتم نشر قيمة X على إشارات الإخراج.
إدخال البيانات إلى المضاعف. إشارة الإدخال [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] عريضة يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارات. عندما تقوم بتوفير قيمة X لهذه الإشارات، يتم نشر قيمة X على إشارات الخرج.
إدخال البيانات إلى المضاعف. إشارة الإدخال [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] عريضة حدد INPUT من أجل تحديد معلمة وضع التمهيد لتمكين هذه الإشارات. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارات. عندما تقوم بتوفير قيمة X لهذه الإشارات، يتم نشر قيمة X على إشارات الخرج.
منفذ إدخال الساعة إلى السجل المقابل. يمكن استخدام هذه الإشارة بواسطة أي سجل في قلب IP. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارات. عندما تقوم بتوفير قيمة X لهذه الإشارات، يتم نشر قيمة X على إشارات الخرج.
إدخال واضح غير متزامن إلى السجل المقابل. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارات. عندما تقوم بتوفير قيمة X لهذه الإشارات، يتم نشر قيمة X على إشارات الخرج.
إدخال واضح متزامن إلى السجل المقابل. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة X لهذه الإشارات. عندما تقوم بتوفير قيمة X لهذه الإشارات، يتم نشر قيمة X على إشارات الخرج
تمكين إدخال الإشارة إلى السجل المقابل. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارات. عندما تقوم بتوفير قيمة X لهذه الإشارات، يتم نشر قيمة X على إشارات الخرج.
يحدد التمثيل الرقمي للإدخال المضاعف A. إذا كانت إشارة الإشارة عالية، فإن المضاعف يعامل إشارة الإدخال المضاعف كرقم موقّع. إذا كانت إشارة الإشارة منخفضة، فإن المضاعف يعامل إشارة الإدخال المضاعف كرقم غير موقّع. حدد متغير لـ ما هو تنسيق التمثيل للمضاعفات؟ معلمة الإدخال لتمكين هذه الإشارة. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارة. عندما تقوم بتوفير قيمة X لهذا الإدخال، يتم نشر قيمة X على إشارات الإخراج.
يحدد التمثيل العددي لإشارة الإدخال B المضاعف. إذا كانت إشارة سينبب عالية، فإن المضاعف يعامل إشارة الإدخال B المضاعف كرقم مكمل ثنائي موقّع. إذا كانت إشارة Signb منخفضة، فإن المضاعف يعامل إشارة الإدخال B المضاعف كرقم غير موقّع. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارة. عندما تقوم بتوفير قيمة X لهذا الإدخال، يتم نشر قيمة X على إشارات الإخراج.
الإدخال لسلسلة المسح A. إشارة الإدخال [WIDTH_A – 1, … 0] عريضة. عندما تحتوي المعلمة INPUT_SOURCE_A على قيمة SCANA، تكون إشارة scanina[] مطلوبة.
يحدد ديناميكيًا ما إذا كانت قيمة التراكم ثابتة. إذا كانت إشارة تراكم التحميل منخفضة، فسيتم تحميل خرج المضاعف في المجمع. لا تستخدم accum_sload وsload_accum في وقت واحد.
تابع…

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

مطلوب لا
لا لا
لا
لا لا لا لا

وصف
يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارة. عندما تقوم بتوفير قيمة X لهذا الإدخال، يتم نشر قيمة X على إشارات الإخراج.
يحدد ديناميكيًا ما إذا كانت قيمة التراكم ثابتة. إذا كانت إشارة sload_accum عالية، فسيتم تحميل الإخراج المضاعف في المجمع. لا تستخدم accum_sload وsload_accum في وقت واحد. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارة. عندما تقوم بتوفير قيمة X لهذا الإدخال، يتم نشر قيمة X على إشارات الإخراج.
ناقل إدخال نتائج Adder من السابقtagه. إشارة الدخل [WIDTH_CHAININ – 1, … 0] عريضة.
إجراء عمليات الجمع أو الطرح للمخرجات من الزوج الأول من المضاعفات. قم بإدخال 1 إلى إشارة addnsub1 لإضافة المخرجات من الزوج الأول من المضاعفات. أدخل 0 إلى إشارة addnsub1 لطرح المخرجات من الزوج الأول من المضاعفات. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارة. عندما تقوم بتوفير قيمة X لهذا الإدخال، يتم نشر قيمة X على إشارات الإخراج.
إجراء عمليات الجمع أو الطرح للمخرجات من الزوج الأول من المضاعفات. قم بإدخال 1 إلى إشارة addnsub3 لإضافة المخرجات من الزوج الثاني من المضاعفات. أدخل 0 إلى إشارة addnsub3 لطرح المخرجات من الزوج الأول من المضاعفات. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارة. عندما تقوم بتوفير قيمة X لهذا الإدخال، يتم نشر قيمة X على إشارات الإخراج.
إشارة دخل المعامل[0:3] إلى المضاعف الأول. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارة. عندما تقوم بتوفير قيمة X لهذا الإدخال، يتم نشر قيمة X على إشارات الإخراج.
إشارة دخل المعامل[0:3] إلى المضاعف الثاني. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارة. عندما تقوم بتوفير قيمة X لهذا الإدخال، يتم نشر قيمة X على إشارات الإخراج.
إشارة دخل المعامل[0:3] إلى المضاعف الثالث. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارة. عندما تقوم بتوفير قيمة X لهذا الإدخال، يتم نشر قيمة X على إشارات الإخراج.
إشارة دخل المعامل [0:3] إلى المضاعف الرابع. يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإدخال غير المحددة (X) لهذه الإشارة. عندما تقوم بتوفير قيمة X لهذا الإدخال، يتم نشر قيمة X على إشارات الإخراج.

الجدول 29. مضاعفة إشارات إخراج IP Intel FPGA

إشارة

مطلوب

وصف

نتيجة []

نعم

إشارة الإخراج المضاعف. إشارة الخرج [WIDTH_RESULT – 1 … 0] واسعة

يدعم نموذج المحاكاة لعنوان IP هذا قيمة الإخراج غير المحددة (X). عندما تقوم بتوفير قيمة X كمدخل، يتم نشر قيمة X على هذه الإشارة.

سكانوتا []

لا

خرج سلسلة المسح A. إشارة الخرج [WIDTH_A – 1..0] واسعة.

حدد أكثر من 2 لأعداد المضاعفات واختر إدخال سلسلة المسح الضوئي لـ ما هو الإدخال A للمضاعف المتصل بالمعلمة لتمكين هذه الإشارة.

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 46

إرسال التعليقات

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. المعلمات

8.6.1. علامة التبويب العامة

الجدول 30. علامة التبويب عام

المعلمة

معلمة IP التي تم إنشاؤها

قيمة

ما هو عدد المضاعفات؟

number_of_m 1 – 4 مضاعفات

ما هو العرض الذي يجب أن تكون عليه حافلات الإدخال A width_a؟

1 – 256

ما هو العرض الذي يجب أن تكون عليه حافلات الإدخال B width_b؟

1 – 256

ما مدى اتساع ناقل الإخراج "النتيجة"؟

width_result

1 – 256

قم بإنشاء تمكين ساعة مرتبط لكل ساعة

gui_associate On d_clock_enabl Off e

8.6.2. علامة تبويب الأوضاع الإضافية

الجدول 31. علامة تبويب الأوضاع الإضافية

المعلمة

معلمة IP التي تم إنشاؤها

قيمة

تكوين المخرجات

تسجيل مخرجات وحدة الإضافة

gui_output_re قيد التشغيل

سجل

عن

ما هو مصدر إدخال الساعة؟

gui_output_re gister_clock

الساعة0 الساعة1 الساعة2

ما هو مصدر الإدخال الواضح غير المتزامن؟

gui_output_re gister_aclr

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن؟

gui_output_re gister_sclr

لا يوجد SCLR0 SCLR1

عملية الأفعى

ما العملية التي يجب إجراؤها على مخرجات الزوج الأول من المضاعفات؟

gui_multiplier 1_direction

إضافة، فرعية، متغير

القيمة الافتراضية 1
16

وصف
عدد المضاعفات المراد إضافتها معًا. القيم هي من 1 إلى 4. حدد عرض منفذ dataa[].

حدد عرض منفذ datab[].

حدد عرض منفذ النتيجة[].

عن

حدد هذا الخيار لإنشاء تمكين الساعة

لكل ساعة.

القيمة الافتراضية

وصف

خارج الساعة0
ليس ليس

حدد هذا الخيار لتمكين تسجيل الإخراج لوحدة الإضافة.
حدد Clock0 أو Clock1 أو Clock2 لتمكين وتحديد مصدر الساعة لسجلات الإخراج. يجب عليك تحديد تسجيل مخرجات وحدة الإضافة لتمكين هذه المعلمة.
يحدد المصدر الواضح غير المتزامن لسجل إخراج المُجمّع. يجب عليك تحديد تسجيل مخرجات وحدة الإضافة لتمكين هذه المعلمة.
يحدد المصدر الواضح المتزامن لسجل إخراج المُجمّع. يجب عليك تحديد تسجيل مخرجات وحدة الإضافة لتمكين هذه المعلمة.

يضيف

حدد عملية الجمع أو الطرح التي سيتم إجراؤها للمخرجات بين المضاعفين الأول والثاني.
· حدد إضافة لإجراء عملية الإضافة.
· حدد SUB لإجراء عملية الطرح.
· حدد المتغير لاستخدام منفذ addnsub1 للتحكم الديناميكي في الجمع/الطرح.
تابع…

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

المعلمة

معلمة IP التي تم إنشاؤها

قيمة

سجل إدخال "addnsub1".

gui_addnsub_ قيد التشغيل multiplier_reg معطل isster1

ما هو مصدر إدخال الساعة؟

gui_addnsub_ multiplier_reg ister1_clock

الساعة0 الساعة1 الساعة2

ما هو مصدر الإدخال الواضح غير المتزامن؟

gui_addnsub_multiplier_aclr 1

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن؟

gui_addnsub_multiplier_sclr 1

لا يوجد SCLR0 SCLR1

ما العملية التي يجب إجراؤها على مخرجات الزوج الثاني من المضاعفات؟

gui_multiplier 3_direction

إضافة، فرعية، متغير

سجل إدخال "addnsub3".

gui_addnsub_ قيد التشغيل multiplier_reg معطل isster3

ما هو مصدر إدخال الساعة؟

gui_addnsub_ multiplier_reg ister3_clock

الساعة0 الساعة1 الساعة2

القيمة الافتراضية
خارج الساعة0 لا شيء لا إضافة
خارج الساعة0

وصف
عندما يتم تحديد قيمة متغيرة: · قم بقيادة إشارة addnsub1 إلى الأعلى
عملية الإضافة. · محرك إشارة addnsub1 إلى مستوى منخفض
عملية الطرح. يجب عليك تحديد أكثر من مضاعفين لتمكين هذه المعلمة.
حدد هذا الخيار لتمكين تسجيل الإدخال لمنفذ addnsub1. يجب عليك تحديد متغير من أجل ما هي العملية التي يجب إجراؤها على مخرجات الزوج الأول من المضاعفات لتمكين هذه المعلمة.
حدد Clock0 أو Clock1 أو Clock2 لتحديد إشارة ساعة الإدخال لسجل addnsub1. يجب عليك تحديد تسجيل إدخال "addnsub1" لتمكين هذه المعلمة.
يحدد المصدر الواضح غير المتزامن لسجل addnsub1. يجب عليك تحديد تسجيل إدخال "addnsub1" لتمكين هذه المعلمة.
يحدد المصدر الواضح المتزامن لسجل addnsub1. يجب عليك تحديد تسجيل إدخال "addnsub1" لتمكين هذه المعلمة.
حدد عملية الجمع أو الطرح التي سيتم إجراؤها للمخرجات بين المضاعفين الثالث والرابع. · حدد إضافة لإجراء عملية الإضافة
عملية. · حدد SUB لإجراء الطرح
عملية. · حدد المتغير لاستخدام addnsub1
منفذ للتحكم الديناميكي في الجمع/الطرح. عندما يتم تحديد قيمة متغيرة: · قم بقيادة إشارة addnsub1 إلى الأعلى لعملية الإضافة. · محرك إشارة addnsub1 إلى مستوى منخفض لعملية الطرح. يجب عليك تحديد القيمة 4 لـ ما هو عدد المضاعفات؟ لتمكين هذه المعلمة.
حدد هذا الخيار لتمكين تسجيل الإدخال لإشارة addnsub3. يجب عليك تحديد متغير من أجل ما هي العملية التي يجب إجراؤها على مخرجات الزوج الثاني من المضاعفات لتمكين هذه المعلمة.
حدد Clock0 أو Clock1 أو Clock2 لتحديد إشارة ساعة الإدخال لسجل addnsub3. يجب عليك تحديد تسجيل إدخال "addnsub3" لتمكين هذه المعلمة.
تابع…

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 48

إرسال التعليقات

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

المعلمة
ما هو مصدر الإدخال الواضح غير المتزامن؟

معلمة IP التي تم إنشاؤها

قيمة

gui_addnsub_multiplier_aclr 3

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن؟

gui_addnsub_multiplier_sclr 3

لا يوجد SCLR0 SCLR1

تمكين القطبية `use_subadd'

gui_use_subn قيد التشغيل

يضيف

عن

8.6.3. علامة التبويب المضاعفات

الجدول 32. علامة التبويب المضاعفات

المعلمة

معلمة IP التي تم إنشاؤها

قيمة

ما هو

gui_represent

تنسيق التمثيل ation_a

لمضاعفات والمدخلات؟

موقعة، غير موقعة، متغيرة

سجل إدخال "التوقيع".

gui_register_s قيد التشغيل

إغنا

عن

ما هو مصدر إدخال الساعة؟

gui_register_s igna_clock

الساعة0 الساعة1 الساعة2

ما هو مصدر الإدخال الواضح غير المتزامن؟

gui_register_s igna_aclr

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن؟

gui_register_s igna_sclr

لا يوجد SCLR0 SCLR1

ما هو

gui_represent

تنسيق التمثيل ation_b

لمضاعفات B المدخلات؟

موقعة، غير موقعة، متغيرة

سجل إدخال "signb".

gui_register_s قيد التشغيل

ignb

عن

القيمة الافتراضية لا شيء
لا أحد

وصف
يحدد المصدر الواضح غير المتزامن لسجل addnsub3. يجب عليك تحديد تسجيل إدخال "addnsub3" لتمكين هذه المعلمة.
يحدد المصدر الواضح المتزامن لسجل addnsub3. يجب عليك تحديد تسجيل إدخال "addnsub3" لتمكين هذه المعلمة.

عن

حدد هذا الخيار لعكس الوظيفة

من منفذ الإدخال addnsub.

محرك addnsub إلى الأعلى لعملية الطرح.

قم بقيادة addnsub إلى المستوى المنخفض لعملية الإضافة.

القيمة الافتراضية

وصف

غير موقعة حدد تنسيق التمثيل لإدخال المضاعف.

عن

حدد هذا الخيار لتمكين التوقيع

يسجل.

يجب عليك تحديد قيمة متغيرة لـ ما هو تنسيق التمثيل لمدخلات المضاعفات أ؟ المعلمة لتمكين هذا الخيار.

الساعة 0

حدد Clock0 أو Clock1 أو Clock2 لتمكين وتحديد إشارة ساعة الإدخال لسجل Signa.
يجب عليك تحديد تسجيل إدخال "signa" لتمكين هذه المعلمة.

لا أحد

يحدد المصدر الواضح غير المتزامن لسجل التوقيع.
يجب عليك تحديد تسجيل إدخال "signa" لتمكين هذه المعلمة.

لا أحد

يحدد المصدر الواضح المتزامن لسجل التوقيع.
يجب عليك تحديد تسجيل إدخال "signa" لتمكين هذه المعلمة.

غير موقعة حدد تنسيق التمثيل لإدخال المضاعف B.

عن

حدد هذا الخيار لتمكين Signb

يسجل.

تابع…

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

المعلمة

معلمة IP التي تم إنشاؤها

قيمة

القيمة الافتراضية

ما هو مصدر إدخال الساعة؟

gui_register_s ignb_clock

الساعة0 الساعة1 الساعة2

الساعة 0

ما هو مصدر الإدخال الواضح غير المتزامن؟

gui_register_s ignb_aclr

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن؟

gui_register_s ignb_sclr

لا يوجد SCLR0 SCLR1

تكوين الإدخال
تسجيل المدخلات A للمضاعف
ما هو مصدر إدخال الساعة؟

gui_input_reg قيد التشغيل

isster_a

عن

gui_input_reg ister_a_clock

الساعة0 الساعة1 الساعة2

ليس ليس
خارج الساعة0

ما هو مصدر الإدخال الواضح غير المتزامن؟

gui_input_reg ister_a_aclr

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن؟

gui_input_reg ister_a_sclr

لا يوجد SCLR0 SCLR1

تسجيل المدخلات B للمضاعف
ما هو مصدر إدخال الساعة؟

gui_input_reg قيد التشغيل

isster_b

عن

gui_input_reg ister_b_clock

الساعة0 الساعة1 الساعة2

لا شيء لا شيء خارج الساعة0

ما هو مصدر الإدخال الواضح غير المتزامن؟

gui_input_reg ister_b_aclr

لا يوجد ACLR0 ACLR1

لا أحد

ما هو مصدر الإدخال الواضح المتزامن؟

gui_input_reg ister_b_sclr

لا يوجد SCLR0 SCLR1

لا أحد

ما هو المدخل A للمضاعف المتصل به؟

gui_multiplier مضاعف الإدخال المضاعف

_a_input

مسح إدخال إدخال السلسلة

وصف
يجب عليك تحديد قيمة VARIABLE لـ ما هو تنسيق التمثيل لمدخلات المضاعفات B؟ المعلمة لتمكين هذا الخيار.
حدد Clock0 أو Clock1 أو Clock2 لتمكين وتحديد إشارة ساعة الإدخال لتسجيل Signb. يجب عليك تحديد تسجيل إدخال "signb" لتمكين هذه المعلمة.
يحدد المصدر الواضح غير المتزامن لسجل Signb. يجب عليك تحديد تسجيل إدخال "signb" لتمكين هذه المعلمة.
يحدد المصدر الواضح المتزامن لسجل Signb. يجب عليك تحديد تسجيل إدخال "signb" لتمكين هذه المعلمة.
حدد هذا الخيار لتمكين تسجيل الإدخال لناقل إدخال البيانات.
حدد Clock0 أو Clock1 أو Clock2 لتمكين وتحديد إشارة ساعة إدخال التسجيل لناقل إدخال البيانات. يجب عليك تحديد تسجيل الإدخال A للمضاعف لتمكين هذه المعلمة.
يحدد مصدر التسجيل الواضح غير المتزامن لناقل إدخال البيانات. يجب عليك تحديد تسجيل الإدخال A للمضاعف لتمكين هذه المعلمة.
يحدد مصدر التسجيل الواضح المتزامن لناقل إدخال البيانات. يجب عليك تحديد تسجيل الإدخال A للمضاعف لتمكين هذه المعلمة.
حدد هذا الخيار لتمكين تسجيل الإدخال لناقل إدخال قاعدة البيانات.
حدد Clock0 أو Clock1 أو Clock2 لتمكين وتحديد إشارة ساعة إدخال السجل لناقل إدخال قاعدة البيانات. يجب عليك تحديد تسجيل الإدخال B للمضاعف لتمكين هذه المعلمة.
يحدد مصدر التسجيل الواضح غير المتزامن لناقل إدخال قاعدة البيانات. يجب عليك تحديد تسجيل الإدخال B للمضاعف لتمكين هذه المعلمة.
يحدد مصدر التسجيل الواضح المتزامن لناقل إدخال قاعدة البيانات. يجب عليك تحديد تسجيل الإدخال B للمضاعف لتمكين هذه المعلمة.
حدد مصدر الإدخال للإدخال A للمضاعف.
تابع…

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 50

إرسال التعليقات

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

المعلمة

معلمة IP التي تم إنشاؤها

قيمة

Scanout تكوين التسجيل

تسجيل مخرجات سلسلة المسح

gui_scanouta قيد التشغيل

_يسجل

عن

ما هو مصدر إدخال الساعة؟

gui_scanouta _register_cloc k

الساعة0 الساعة1 الساعة2

ما هو مصدر الإدخال الواضح غير المتزامن؟

gui_scanouta _register_aclr

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن؟

gui_scanouta _register_sclr

لا يوجد SCLR0 SCLR1

8.6.4. علامة التبويب القارئ

الجدول 33. علامة تبويب القارئ

المعلمة

معلمة IP التي تم إنشاؤها

قيمة

حدد وضع القارئ

preadder_mo دي

بسيطة، COEF، الإدخال، مربع، ثابت

القيمة الافتراضية

وصف
حدد الإدخال المضاعف لاستخدام ناقل إدخال dataa كمصدر للمضاعف. حدد إدخال سلسلة المسح الضوئي لاستخدام ناقل إدخال المسح الضوئي كمصدر للمضاعف وتمكين ناقل إخراج المسح الضوئي. تتوفر هذه المعلمة عند تحديد 2 أو 3 أو 4 لـ ما هو عدد المضاعفات؟ معامل.

خارج الساعة0 لا شيء

حدد هذا الخيار لتمكين تسجيل الإخراج لناقل إخراج scanouta.
يجب عليك تحديد إدخال سلسلة المسح الضوئي لـ ما هو الإدخال A الخاص بالمضاعف المتصل به؟ المعلمة لتمكين هذا الخيار.
حدد Clock0 أو Clock1 أو Clock2 لتمكين وتحديد إشارة ساعة إدخال التسجيل لناقل إخراج scanouta.
يجب عليك تشغيل تسجيل الإخراج لمعلمة سلسلة الفحص لتمكين هذا الخيار.
يحدد مصدر التسجيل الواضح غير المتزامن لناقل إخراج scanouta.
يجب عليك تشغيل تسجيل الإخراج لمعلمة سلسلة الفحص لتمكين هذا الخيار.
يحدد مصدر التسجيل الواضح المتزامن لناقل إخراج scanouta.
يجب عليك تحديد تسجيل مخرجات معلمة سلسلة الفحص لتمكين هذا الخيار.

القيمة الافتراضية
بسيط

وصف
يحدد وضع التشغيل لوحدة القارئ. بسيط: هذا الوضع يتجاوز القارئ. هذا هو الوضع الافتراضي. COEF: يستخدم هذا الوضع مخرجات ناقل الإدخال وناقل الإدخال كمدخلات للمضاعف. الإدخال: يستخدم هذا الوضع مخرجات ناقل الإدخال وناقل البيانات كمدخلات للمضاعف. SQUARE: يستخدم هذا الوضع مخرجات التمهيد كمدخلات للمضاعف.
تابع…

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

المعلمة

معلمة IP التي تم إنشاؤها

قيمة

حدد اتجاه القارئ

إضافة gui_preadder،

_اتجاه

فرعي

ما هو العرض الذي يجب أن تكون عليه حافلات الإدخال C width_c؟

1 – 256

تكوين سجل إدخال البيانات

تسجيل إدخال البيانات

gui_datac_inp قيد التشغيل

ut_register

عن

ما هو مصدر إدخال الساعة؟

gui_datac_inp ut_register_cl ock

الساعة0 الساعة1 الساعة2

ما هو مصدر الإدخال الواضح غير المتزامن؟

gui_datac_inp ut_register_a clr

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن؟

gui_datac_inp ut_register_sc lr

لا يوجد SCLR0 SCLR1

المعاملات
ما هو العرض الذي يجب أن يكون عليه عرض coef؟

width_coef

1 – 27

تكوين سجل Coef

قم بتسجيل إدخال coefsel

gui_coef_regi على

ستير

عن

ما هو مصدر إدخال الساعة؟

gui_coef_regi ster_clock

الساعة0 الساعة1 الساعة2

القيمة الافتراضية
يضيف
16

وصف
ثابت: يستخدم هذا الوضع ناقل إدخال البيانات مع تجاوز التمهيد وناقل الإدخال coefsel كمدخلات للمضاعف.
يحدد عملية التمهيد. لتمكين هذه المعلمة، حدد ما يلي لتحديد وضع القارئ المسبق: · COEF · INPUT · SQUARE أو · CONSTANT
يحدد عدد البتات لناقل الإدخال C. يجب عليك تحديد INPUT لتحديد وضع القارئ لتمكين هذه المعلمة.

على مدار الساعة0 لا شيء

حدد هذا الخيار لتمكين تسجيل الإدخال لناقل إدخال البيانات. يجب عليك ضبط INPUT على تحديد معلمة وضع القارئ لتمكين هذا الخيار.
حدد Clock0 أو Clock1 أو Clock2 لتحديد إشارة ساعة الإدخال لسجل إدخال البيانات. يجب عليك تحديد تسجيل إدخال البيانات لتمكين هذه المعلمة.
يحدد المصدر الواضح غير المتزامن لسجل إدخال البيانات. يجب عليك تحديد تسجيل إدخال البيانات لتمكين هذه المعلمة.
يحدد المصدر الواضح المتزامن لسجل إدخال البيانات. يجب عليك تحديد تسجيل إدخال البيانات لتمكين هذه المعلمة.

يحدد عدد البتات ل

حافلة الإدخال coefsel

يجب عليك تحديد COEF أو CONSTANT لوضع القارئ لتمكين هذه المعلمة.

على الساعة0

حدد هذا الخيار لتمكين تسجيل الإدخال لناقل إدخال coefsel. يجب عليك تحديد COEF أو CONSTANT لوضع القارئ لتمكين هذه المعلمة.
حدد Clock0 أو Clock1 أو Clock2 لتحديد إشارة ساعة الإدخال لسجل إدخال coefsel. يجب عليك تحديد تسجيل إدخال coefsel لتمكين هذه المعلمة.
تابع…

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 52

إرسال التعليقات

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

المعلمة
ما هو مصدر الإدخال الواضح غير المتزامن؟

معلمة IP التي تم إنشاؤها

قيمة

gui_coef_regi ster_aclr

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن

gui_coef_regi ster_sclr

لا يوجد SCLR0 SCLR1

معامل_0 التكوين

coef0_0 إلى coef0_7

0x00000 0xFFFFFF

معامل_1 التكوين

coef1_0 إلى coef1_7

0x00000 0xFFFFFF

معامل_2 التكوين

coef2_0 إلى coef2_7

0x00000 0xFFFFFF

معامل_3 التكوين

coef3_0 إلى coef3_7

0x00000 0xFFFFFF

8.6.5. علامة تبويب المجمع

الجدول 34. علامة التبويب المجمع

المعلمة

معلمة IP التي تم إنشاؤها

قيمة

تمكين المجمع؟

مُراكم

نعم / لا

ما هو نوع تشغيل المجمع؟

إضافة accum_directi,

فرعي

القيمة الافتراضية لا شيء
لا أحد
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

وصف
يحدد المصدر الواضح غير المتزامن لسجل إدخال coefsel. يجب عليك تحديد تسجيل إدخال coefsel لتمكين هذه المعلمة.
يحدد المصدر الواضح المتزامن لسجل إدخال coefsel. يجب عليك تحديد تسجيل إدخال coefsel لتمكين هذه المعلمة.
يحدد قيم المعامل لهذا المضاعف الأول. يجب أن يكون عدد البتات هو نفسه المحدد في ما هو العرض الذي يجب أن يكون عليه عرض cof؟ معامل. يجب عليك تحديد COEF أو CONSTANT لوضع القارئ لتمكين هذه المعلمة.
يحدد قيم المعامل لهذا المضاعف الثاني. يجب أن يكون عدد البتات هو نفسه المحدد في ما هو العرض الذي يجب أن يكون عليه عرض cof؟ معامل. يجب عليك تحديد COEF أو CONSTANT لوضع القارئ لتمكين هذه المعلمة.
يحدد قيم المعامل لهذا المضاعف الثالث. يجب أن يكون عدد البتات هو نفسه المحدد في ما هو العرض الذي يجب أن يكون عليه عرض cof؟ معامل. يجب عليك تحديد COEF أو CONSTANT لوضع القارئ لتمكين هذه المعلمة.
يحدد قيم المعامل لهذا المضاعف الرابع. يجب أن يكون عدد البتات هو نفسه المحدد في ما هو العرض الذي يجب أن يكون عليه عرض cof؟ معامل. يجب عليك تحديد COEF أو CONSTANT لوضع القارئ لتمكين هذه المعلمة.

القيمة الافتراضية لا
يضيف

وصف
حدد نعم لتمكين المركم. يجب عليك تحديد تسجيل مخرجات وحدة الإضافة عند استخدام ميزة المجمع.
يحدد تشغيل المجمع: · ADD لعملية الجمع · SUB لعملية الطرح. يجب عليك تحديد YES لتمكين المجمع؟ المعلمة لتمكين هذا الخيار.
تابع…

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

المعلمة
ثابت التحميل المسبق تمكين ثابت التحميل المسبق

معلمة IP التي تم إنشاؤها

قيمة

gui_ena_prelo على

ad_const

عن

ما هو مدخل منفذ التراكم المتصل به؟

gui_accumula ACCUM_SLOAD، te_port_select SLOAD_ACCUM

حدد قيمة التحميل المسبق Loadconst_val 0 – 64

ثابت

ما هو مصدر إدخال الساعة؟

gui_accum_sl oad_register_ Clock

الساعة0 الساعة1 الساعة2

ما هو مصدر الإدخال الواضح غير المتزامن؟

gui_accum_sl oad_register_ aclr

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن؟

gui_accum_sl oad_register_sclr

لا يوجد SCLR0 SCLR1

تمكين المجمع المزدوج

gui_double_a قيد التشغيل

نائب الرئيس

عن

القيمة الافتراضية

وصف

عن

تمكين accum_sload أو

إشارات sload_accum وتسجيل المدخلات

لتحديد الإدخال إلى ديناميكيًا

المجمع.

عندما يكون accum_sload منخفضًا أو sload_accum، يتم تغذية الإخراج المضاعف إلى المجمع.

عندما يكون تراكم التحميل مرتفعًا أو sload_accum، يتم تغذية ثابت التحميل المسبق المحدد بواسطة المستخدم في المجمع.

يجب عليك تحديد YES لتمكين المجمع؟ المعلمة لتمكين هذا الخيار.

ACCUM_SL OAD

يحدد سلوك إشارة accum_sload/ sload_accum.
ACCUM_SLOAD: قم بقيادة تراكم التحميل المنخفض لتحميل الإخراج المضاعف إلى المجمع.
SLOAD_ACCUM: قم بقيادة sload_accum عاليًا لتحميل الإخراج المضاعف إلى المجمع.
يجب عليك تحديد خيار تمكين التحميل المسبق الثابت لتمكين هذه المعلمة.

حدد القيمة الثابتة المعدة مسبقًا.

يمكن أن تكون هذه القيمة 2N حيث N هي القيمة الثابتة المحددة مسبقًا.

عندما يكون N = 64، فهو يمثل صفرًا ثابتًا.

يجب عليك تحديد خيار تمكين التحميل المسبق الثابت لتمكين هذه المعلمة.

الساعة 0

حدد Clock0 أو Clock1 أو Clock2 لتحديد إشارة ساعة الإدخال لسجل accum_sload/sload_accum.
يجب عليك تحديد خيار تمكين التحميل المسبق الثابت لتمكين هذه المعلمة.

لا أحد

يحدد المصدر الواضح غير المتزامن لسجل accum_sload/sload_accum.
يجب عليك تحديد خيار تمكين التحميل المسبق الثابت لتمكين هذه المعلمة.

لا أحد

يحدد المصدر الواضح المتزامن لسجل accum_sload/sload_accum.
يجب عليك تحديد خيار تمكين التحميل المسبق الثابت لتمكين هذه المعلمة.

عن

تمكين تسجيل التراكم المزدوج.

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 54

إرسال التعليقات

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. علامة التبويب الانقباضية/السلسلة

الجدول 35. علامة تبويب أداة الضغط الانقباضي/السلسلة

المعلمة تمكين مُضيف السلسلة

معلمة IP التي تم إنشاؤها

قيمة

chainout_add نعم،

لا

ما هو نوع عملية الإضافة chainout؟

chainout_add إضافة،

er_direction

فرعي

هل تريد تمكين الإدخال "السلبي" لأداة إضافة السلسلة؟

Port_negate

PORT_USED، PORT_UNUSED

تسجيل "نفي" المدخلات؟ Negate_regist إيه

غير مسجل، CLOCK0، CLOCK1، CLOCK2، CLOCK3

ما هو مصدر الإدخال الواضح غير المتزامن؟

Negate_aclr

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن؟

Negate_sclr

لا يوجد SCLR0 SCLR1

التأخير الانقباضي
تمكين سجلات التأخير الانقباضي

gui_systolic_d قيد التشغيل

ELAY

عن

ما هو مصدر إدخال الساعة؟

gui_systolic_d CLOCK0,

elay_clock

الساعة 1،

القيمة الافتراضية
لا

وصف
حدد نعم لتمكين وحدة الإضافة المتسلسلة.

يضيف

يحدد عملية الإضافة chainout.
بالنسبة لعملية الطرح، يجب تحديد التوقيع لـ ما هو تنسيق التمثيل لمدخلات المضاعفات أ؟ وما هو تنسيق التمثيل لمدخلات المضاعفات ب؟ في علامة التبويب المضاعفات.

بورت_UN مستعمل

حدد PORT_USED لتمكين إشارة الإدخال السلبية.
هذه المعلمة غير صالحة عند تعطيل أداة إضافة السلسلة.

قم بإلغاء تسجيل ERED

لتمكين تسجيل الإدخال لإشارة الإدخال السلبية وتحديد إشارة ساعة الإدخال للسجل السلبي.
حدد غير مسجل إذا لم تكن هناك حاجة إلى تسجيل الإدخال السلبي
هذه المعلمة غير صالحة عند تحديد:
· لا لتمكين المضاف chainout أو
· PORT_UNUSED لتمكين إدخال "الرفض" لأداة إضافة السلسلة؟ المعلمة أو

لا أحد

يحدد المصدر الواضح غير المتزامن للسجل السلبي.
هذه المعلمة غير صالحة عند تحديد:
· لا لتمكين المضاف chainout أو
· PORT_UNUSED لتمكين إدخال "الرفض" لأداة إضافة السلسلة؟ المعلمة أو

لا أحد

يحدد المصدر الواضح المتزامن للسجل السلبي.
هذه المعلمة غير صالحة عند تحديد:
· لا لتمكين المضاف chainout أو
· PORT_UNUSED لتمكين إدخال "الرفض" لأداة إضافة السلسلة؟ المعلمة أو

خارج الساعة0

حدد هذا الخيار لتمكين الوضع الانقباضي. تتوفر هذه المعلمة عند تحديد 2 أو 4 لـ ما هو عدد المضاعفات؟ معامل. يجب عليك تمكين إخراج التسجيل الخاص بوحدة الإضافة لاستخدام سجلات التأخير الانقباضي.
يحدد إشارة ساعة الإدخال لتسجيل التأخير الانقباضي.
تابع…

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

المعلمة

معلمة IP التي تم إنشاؤها

قيمة

الساعة 2،

ما هو مصدر الإدخال الواضح غير المتزامن؟

gui_systolic_d elay_aclr

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن؟

gui_systolic_d elay_sclr

لا يوجد SCLR0 SCLR1

القيمة الافتراضية
لا أحد
لا أحد

وصف
يجب عليك تحديد تمكين سجلات التأخير الانقباضي لتمكين هذا الخيار.
يحدد المصدر الواضح غير المتزامن لسجل التأخير الانقباضي. يجب عليك تحديد تمكين سجلات التأخير الانقباضي لتمكين هذا الخيار.
يحدد المصدر الواضح المتزامن لسجل التأخير الانقباضي. يجب عليك تحديد تمكين سجلات التأخير الانقباضي لتمكين هذا الخيار.

8.6.7. علامة التبويب خط الأنابيب

الجدول 36. علامة التبويب خطوط الأنابيب

تكوين خطوط الأنابيب المعلمة

معلمة IP التي تم إنشاؤها

قيمة

هل تريد إضافة سجل خط الأنابيب إلى الإدخال؟

gui_pipelining لا، نعم

القيمة الافتراضية
لا

يرجى تحديد

كمون

عدد ساعات الكمون

الدورات

أي قيمة أكبر من 0

ما هو مصدر إدخال الساعة؟

gui_input_late ncy_clock

CLOCK0، CLOCK1، CLOCK2

ما هو مصدر الإدخال الواضح غير المتزامن؟

gui_input_late ncy_aclr

لا يوجد ACLR0 ACLR1

ما هو مصدر الإدخال الواضح المتزامن؟

gui_input_late ncy_sclr

لا يوجد SCLR0 SCLR1

الساعة0 لا شيء

وصف
حدد نعم لتمكين مستوى إضافي من تسجيل خطوط الأنابيب لإشارات الإدخال. يجب عليك تحديد قيمة أكبر من 0 لـ يرجى تحديد معلمة عدد دورات ساعة الكمون.
يحدد الكمون المطلوب في دورات الساعة. مستوى واحد من تسجيل خطوط الأنابيب = زمن انتقال واحد في دورة الساعة. يجب عليك تحديد نعم لـ هل تريد إضافة سجل خط الأنابيب إلى الإدخال؟ لتمكين هذا الخيار.
حدد Clock0 أو Clock1 أو Clock2 لتمكين وتحديد إشارة ساعة إدخال سجل خط الأنابيب. يجب عليك تحديد نعم لـ هل تريد إضافة سجل خط الأنابيب إلى الإدخال؟ لتمكين هذا الخيار.
يحدد السجل المصدر الواضح غير المتزامن لسجل خط الأنابيب الإضافي. يجب عليك تحديد نعم لـ هل تريد إضافة سجل خط الأنابيب إلى الإدخال؟ لتمكين هذا الخيار.
يحدد مصدر التسجيل الواضح المتزامن لسجل خط الأنابيب الإضافي. يجب عليك تحديد نعم لـ هل تريد إضافة سجل خط الأنابيب إلى الإدخال؟ لتمكين هذا الخيار.

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 56

إرسال التعليقات

683490 | 2020.10.05 إرسال ملاحظاتك

9. ALTMEMMULT (مضاعف المعامل الثابت القائم على الذاكرة) IP Core

انتباه:

قامت Intel بإزالة دعم IP هذا في الإصدار 20.3 من Intel Quartus Prime Pro Edition. إذا كان جوهر IP في تصميمك يستهدف الأجهزة في Intel Quartus Prime Pro Edition، فيمكنك استبدال IP بـ LPM_MULT Intel FPGA IP أو إعادة إنشاء IP وتجميع التصميم الخاص بك باستخدام برنامج Intel Quartus Prime Standard Edition.

يتم استخدام نواة ALTMEMMULT IP لإنشاء مضاعفات تعتمد على الذاكرة باستخدام كتل الذاكرة الموجودة على الرقاقة الموجودة في Intel FPGAs (مع كتل الذاكرة M512 وM4K وM9K وMLAB). يعد IP الأساسي هذا مفيدًا إذا لم يكن لديك موارد كافية لتنفيذ المضاعفات في العناصر المنطقية (LEs) أو موارد مضاعفة مخصصة.
إن قلب ALTEMMULT IP عبارة عن وظيفة متزامنة تتطلب ساعة. يطبق قلب ALTMEMMULT IP مضاعفًا بأصغر إنتاجية وزمن وصول ممكن لمجموعة معينة من المعلمات والمواصفات.
يوضح الشكل التالي المنافذ الخاصة بـ ALTEMMULT IP الأساسية.

الشكل 21. منافذ ALTEMMULT

ألتممولت

data_in[] sload_data coeff_in[]

النتيجة[] نتيجة التحميل_الصالحة

sload_coeff

ساعة اسكلر
انست

ميزات المعلومات ذات الصلة في الصفحة 71

9.1. المميزات
يوفر قلب ALTMEMMULT IP الميزات التالية: · إنشاء مضاعفات تعتمد على الذاكرة فقط باستخدام كتل الذاكرة الموجودة على الرقاقة الموجودة في
Intel FPGAs · يدعم عرض البيانات بمقدار 1 بت · يدعم تنسيق تمثيل البيانات الموقعة وغير الموقعة · يدعم خطوط الأنابيب مع زمن انتقال ثابت للمخرجات

تم تسجيل ISO 9001: 2015

9. ALTMEMMULT (مضاعف المعامل الثابت القائم على الذاكرة) IP Core 683490 | 2020.10.05
· تخزين الثوابت المتعددة في ذاكرة الوصول العشوائي (RAM)
· يوفر خيارًا لتحديد نوع كتلة ذاكرة الوصول العشوائي
· يدعم منافذ الإدخال الاختيارية المتزامنة الواضحة والتحكم في الحمل
9.2. نموذج فيريلوج HDL
يوجد النموذج الأولي Verilog HDL التالي في Verilog Design File (.v)Altera_mf.v في دليل التوليف ايدا.
الوحدة النمطية altmemmult #( المعلمة coeff_representation = "SIGNED"، معامل المعلمة 0 = "UNUSED"، تمثيل المعلمة data_representation = "SIGNED"، المعلمة المقصودة_device_family = "غير مستخدمة"، المعلمة max_clock_cycles_per_result = 1، المعلمة number_of_coefficiency = 1، المعلمة ram_block_type = "AUTO"، المعلمة Total_latency = 1، المعلمة width_c = 1، المعلمة width_d = 1، المعلمة width_r = 1، المعلمة width_s = 1، المعلمة lpm_type = "altmemmult"، المعلمة lpm_hint = "غير مستخدمة") (ساعة سلك الإدخال، سلك الإدخال [width_c-1: 0] coeff_in، سلك الإدخال [width_d-1:0] data_in، تحميل سلك الإخراج، سلك الإخراج [width_r-1:0] النتيجة، نتيجة سلك الإخراج_صالحة، سلك الإدخال sclr، سلك الإدخال [width_s-1:0] sel، الإدخال سلك sload_coeff، سلك الإدخال sload_data)/* التوليف Syn_black_box=1 */; endmodule
9.3. إعلان مكون VHDL
يوجد إعلان مكون VHDL في تصميم VHDL File (.vhd)Altera_mf_components.vhd في دليل المكتباتvhdlaltera_mf.
بديل المكون العام ( coeff_representation:string := "SIGNED"؛ coefficiency0:string := "UNUSED"؛ data_representation:string := "SIGNED"؛ المقصود_device_family:string := "unused"؛ max_clock_cycles_per_result:natural := 1؛ عدد_معاملات_المعامل:طبيعي := 1; "التممولت")؛ المنفذ (الساعة: في std_logic؛ coeff_in: في std_logic_vector(width_c-1 downto 1) := (others => '0'); data_in:in std_logic_vector(width_d-0 downto 1);

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 58

إرسال التعليقات

9. ALTMEMMULT (مضاعف المعامل الثابت القائم على الذاكرة) IP Core 683490 | 2020.10.05

Load_done:out std_logic; النتيجة: خارج std_logic_vector(width_r-1 وصولا إلى 0); result_valid:out std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (others => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); المكون النهائي

9.4. المنافذ

تسرد الجداول التالية منافذ الإدخال والإخراج الخاصة بمركز ALTEMMULT IP.

جدول 37. منافذ الإدخال ALTEMMULT

اسم المنفذ

مطلوب

وصف

ساعة

نعم

إدخال الساعة إلى المضاعف.

معامل_المعامل_في[]

لا

منفذ إدخال المعامل للمضاعف. يعتمد حجم منفذ الإدخال على قيمة المعلمة WIDTH_C.

إدخال المعلومات[]

نعم

منفذ إدخال البيانات إلى المضاعف. يعتمد حجم منفذ الإدخال على قيمة المعلمة WIDTH_D.

com.sclr

لا

إدخال واضح متزامن إذا لم يتم استخدامها، تكون القيمة الافتراضية نشطة عالية.

سيل[]

لا

اختيار معامل ثابت. يعتمد حجم منفذ الإدخال على WIDTH_S

قيمة المعلمة.

sload_coeff

لا

منفذ إدخال معامل التحميل المتزامن. يستبدل قيمة المعامل المحددة الحالية بالقيمة المحددة في إدخال coeff_in.

sload_data

لا

منفذ إدخال بيانات التحميل المتزامن. الإشارة التي تحدد عملية الضرب الجديدة وتلغي أي عملية ضرب موجودة. إذا كانت المعلمة MAX_CLOCK_CYCLES_PER_RESULT لها قيمة 1، فسيتم تجاهل منفذ إدخال sload_data.

جدول 38. منافذ الإخراج ALTEMMULT

اسم المنفذ

مطلوب

وصف

نتيجة[]

نعم

منفذ الإخراج المضاعف. يعتمد حجم منفذ الإدخال على قيمة المعلمة WIDTH_R.

result_valid

نعم

يشير إلى متى يكون الإخراج هو النتيجة الصحيحة للضرب الكامل. إذا كانت المعلمة MAX_CLOCK_CYCLES_PER_RESULT لها قيمة 1، فلن يتم استخدام منفذ الإخراج result_valid.

تحميل_تم

لا

يشير إلى وقت انتهاء تحميل المعامل الجديد. تؤكد إشارةload_done عند انتهاء تحميل المعامل الجديد. ما لم تكن إشارة Load_done عالية، فلا يمكن تحميل أي قيمة معامل أخرى في الذاكرة.

9.5. المعلمات

يسرد الجدول التالي معلمات ALTMEMMULT IP الأساسية.

الجدول 39.
WIDTH_D WIDTH_C

المعلمات ألتممولت
اسم المعلمة

النوع مطلوب

وصف

عدد صحيح نعم

يحدد عرض منفذ data_in[].

عدد صحيح نعم

يحدد عرض منفذ coeff_in[]. واصلت…

إرسال التعليقات

دليل مستخدم Intel FPGA لعدد صحيح من نواة IP الحسابية 59

9. ALTMEMMULT (مضاعف المعامل الثابت القائم على الذاكرة) IP Core 683490 | 2020.10.05

اسم المعلمة WIDTH_R WIDTH

المستندات / الموارد

إنتل FPGA عدد صحيح من النوى الحسابية IP [بي دي اف] دليل المستخدم
FPGA عدد صحيح من نوى IP الحسابية، نواة IP حسابية صحيحة، نواة IP حسابية، نواة IP حسابية

مراجع

دليل المستخدم

FPGA عدد صحيح من النوى الحسابية IP

المستندات / الموارد

مراجع

اترك تعليقا

إلغاء الرد