低延遲 E-Tile 40G 以太網英特爾 FPGA IP 設計示例ample
快速入門指南
低延遲 E-Tile 40G 以太網英特爾® FPGA IP 內核提供了一個仿真測試台和一個硬件設計實例amp支持編譯和硬件測試的文件。 當您生成設計前amp文件中，英特爾 Quartus® Prime IP 參數編輯器自動創建 file在硬件中模擬、編譯和測試設計是必需的。 此外，您還可以將編譯後的硬件設計下載到英特爾特定設備開發套件中進行互操作測試。 英特爾 FPGA IP 還包括一個僅編譯的 examp您可以使用該項目來快速估算 IP 核面積和時序。 低延遲 E-Tile 40G 以太網英特爾 FPGA IP 支持設計實例amp具有各種參數的 le 代。 然而，設計前amp文件並未涵蓋低延遲 E-Tile 40G 以太網英特爾 FPGA IP 核的所有可能參數化。
Design Ex 的開發步驟ample
相關資訊
- 低延遲 E-Tile 40G 以太網英特爾 FPGA IP 用戶指南
有關低延遲 E-Tile 40G 以太網 IP 的詳細信息。 - 低延遲 E-Tile 40G 以太網英特爾 FPGA IP 發行說明
IP 版本說明列出了特定版本中的 IP 更改。
生成設計實例ample
程式
英特爾公司。 版權所有。 英特爾、英特爾標識和其他英特爾標誌是英特爾公司或其子公司的商標。 英特爾根據英特爾的標准保證保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。 除非英特爾明確書面同意，否則英特爾不承擔因應用或使用此處描述的任何信息、產品或服務而產生的任何責任或義務。 建議英特爾客戶在依賴任何已發布的信息以及為產品或服務下訂單之前獲取最新版本的設備規格。 其他名稱和品牌可能是其他人的財產。
Examp低延遲 E-Tile 40G 以太網參數編輯器中的設計選項卡
選擇 Stratix 10 TX E-Tile 收發器信號完整性開發套件生成設計實例amp用於英特爾 Stratix® 10 設備的文件。 選擇 Agilex F 系列收發器-SoC 開發套件生成設計示例amp用於 Intel Agilex™ 設備的文件。
按照以下步驟生成硬件設計示例amp樂和測試台：
- 在 Intel Quartus Prime Pro Edition 軟件中，點擊 File ➤ 新建項目嚮導
創建一個新的 Intel Quartus Prime 工程，或者 File ➤ 打開項目以打開現有的英特爾 Quartus Prime 軟件項目。 該嚮導會提示您指定設備系列和設備。
筆記: 設計前amp文件用目標板上的設備覆蓋選擇。 您從 design ex 的菜單中指定目標板ampEx 中的 le 選項ample 設計選項卡（步驟 8）。 - 在 IP 目錄中，找到並選擇 Low Latency E-Tile 40G Ethernet Intel FPGA IP。 出現“新 IP 變體”窗口。
- 為您的自定義 IP 變體指定頂級名稱。 Intel Quartus Prime IP 參數編輯器將 IP 變量設置保存在 file 命名的.ip。
- 單擊確定。 IP 參數編輯器出現。
- 在 IP 選項卡上，為您的 IP 內核變體指定參數。
筆記: 低延遲 E-Tile 40G 以太網英特爾 FPGA IP 設計實例amp如果您指定以下任何參數，文件將無法正確模擬並且無法正常運行：- 啟用前導碼直通打開
- 就緒延遲設置為值 3
- 啟用 TX CRC 插入已關閉
- 在前ample 設計選項卡，在 Ex 下amp設計 Files，啟用Simulation選項生成testbench，選擇Synthesis選項生成compilation-only和hardware design examp萊斯。
筆記: 在前ample Design 選項卡，在 Generated HDL Format 下，只有 Verilog HDL 可用。 該 IP 內核不支持 VHDL。 - 在目標開發套件下，選擇 Stratix 10 TX E-Tile 收發器信號完整性開發套件或 Agilex F 系列收發器-SoC 開發套件。
筆記：您選擇的開發包會覆蓋步驟中的設備選擇- Intel Stratix 10 E-tile 目標設備是 1SG280LU3F50E3VGS1。
- Intel Agilex E-tile 設備目標是 AGFB014R24A2E2VR0。
- 單擊生成 Example 設計按鈕。 選擇前任amp出現 le Design Directory 窗口。
- 如果你想修改設計前amp默認顯示的文件目錄路徑或名稱 (alt_e40c3_0_example_design), 瀏覽到新路徑並輸入新設計 examp文件目錄名 (ample_dir>）。
- 按一下“確定”。
相關資訊
- IP核參數
提供有關定制 IP 核的更多信息。 - 英特爾 Stratix 10 E-Tile TX 信號完整性開發套件
- 英特爾 Agilex F 系列 FPGA 開發套件
設計防爆amp文件參數
Ex 中的參數ample 設計選項卡
| 範圍 | 描述 |
| 選擇設計 | 可用前ampIP參數設置的文件設計。 當您從預設庫中選擇設計時，此字段會顯示所選設計。 |
| Examp設計 Files | 這 files 為不同的開發階段生成。
• 模擬——產生必要的 files模擬前任amp設計。 • 合成——生成合成 file秒。 使用這些 files 在英特爾 Quartus Prime 專業版軟件中編譯設計以進行硬件測試並執行靜態時序分析。 |
| 產生 File 格式 | RTL 的格式 files 用於模擬——Verilog 或 VHDL。 |
| 選擇董事會 | 支持設計實現的硬件。 當您選擇英特爾開發板時， 目標設備 是與開發套件上的設備相匹配的那個。
如果此菜單不可用，則表明您選擇的選項沒有受支持的板。 Agilex F 系列收發器-SoC 開發套件：此選項允許您測試設計前amp所選英特爾 FPGA IP 開發套件上的文件。 該選項會自動選擇 目標設備 AGFB014R24A2E2VR0 的。 如果您的電路板版本具有不同的器件等級，您可以更改目標器件。 |
| 持續… | |
| 範圍 | 描述 |
| Stratix 10 TX E-Tile 收發器信號完整性開發套件：此選項允許您測試設計前amp所選英特爾 FPGA IP 開發套件上的文件。 該選項會自動選擇 目標設備 1ST280EY2F55E2VG。 如果您的電路板版本具有不同的器件等級，您可以更改目標器件。
沒有任何：此選項不包括設計前的硬件方面amp勒。 |
目錄結構
低延遲 E-Tile 40G 以太網 IP 核設計實例ample file 目錄包含以下生成的 files 為設計前amp勒。
生成的 Design Ex 的目錄結構ample
- 模擬 files（僅用於模擬的測試平台）位於ample_dir>/example_testbench。
- 僅編譯 examp樂設計位於ample_dir>/compilation_test_design.
- 硬件配置及測試 files（硬件設計前ample) 位於ample_dir>/hardware_test_design
目錄和 File 說明
| File 名稱 | 描述 |
| eth_ex_40g.qpf | 英特爾 Quartus Prime 項目 file. |
| eth_ex_40g.qsf | 英特爾 Quartus Prime 工程設置 file. |
| 持續… | |
| File 名稱 | 描述 |
| eth_ex_40g.sdc | Synopsys* 設計約束 file. 你可以復制和修改這個 file 用於您自己的低延遲 E-Tile 40G 以太網英特爾 FPGA IP 設計。 |
| eth_ex_40g.srf | Intel Quartus Prime 工程消息抑制規則 file. |
| eth_ex_40g.v | 頂層 Verilog HDL 設計實例ample file. |
| eth_ex_40g_clock.sdc | Synopsys 設計約束 file 用於時鐘。 |
| 常見的/ | 硬件設計前amp勒支持 files. |
| 硬件測試/main.tcl | 主要的 file 用於訪問系統控制台。 |
模擬設計實例amp測試平台
您可以通過從命令提示符運行仿真腳本來編譯和仿真設計。
- 在命令提示符下，將工作目錄更改為ample_dir>/example_testbench。
- 為您選擇的支持的模擬器運行模擬腳本。 該腳本在模擬器中編譯並運行testbench
模擬測試台的說明
| 模擬器 | 指示 |
| 模型模擬* | 在命令行中，鍵入 vsim -do run_vsim.do。
如果您更喜歡在不啟動 ModelSim GUI 的情況下進行仿真，請鍵入 vsim -c -do run_vsim.do。 筆記： ModelSim-AE 和 ModelSim-ASE 模擬器無法模擬這個 IP 核。 您必須使用另一個受支持的 ModelSim 模擬器，例如 ModelSim SE。 |
| 風控系統* | 在命令行中，鍵入 sh run_vcs.sh |
| 風控系統MX | 在命令行中，鍵入 sh run_vcsmx.sh。
當設計包含 Verilog HDL 和 System Verilog with VHDL 時使用此腳本。 |
| 數控模擬 | 在命令行中，鍵入 sh run_ncsim.sh |
| Xcelium* | 在命令行中，鍵入 sh run_xcelium.sh |
成功的模擬以以下消息結束：模擬通過。 或測試台完成。 成功完成後，您可以分析結果。
編譯和配置 Design Examp硬件中的文件
Intel FPGA IP 核參數編輯器允許您編譯和配置設計實例amp在目標開發工具包上
編譯和配置設計前amp在硬件上，請按照下列步驟操作：
- 啟動 Intel Quartus Prime Pro Edition 軟件並選擇 Processing > Start Compilation 來編譯設計。
- 生成 SRAM 對像後 file .sof，按照以下步驟對硬件設計進行編程amp英特爾設備上的文件：
- 選擇工具 ➤ 程序員。
- 在編程器中，單擊硬件設置。
- 選擇一個編程設備。
- 選擇 Intel TX 板並將其添加到您的 Intel Quartus Prime Pro Edition 會話中。
- 確保模式設置為 JTAG.
- 選擇英特爾設備並單擊添加設備。 程序員顯示電路板上設備之間連接的框圖。
- 在您的 .sof 所在行中，選中 .sof 對應的複選框。
- 打開 .sof 的 Program/Configure 選項。
- 單擊開始。
相關資訊
- 分層和基於團隊的設計的增量編譯
- 編程英特爾 FPGA 設備
在 Hardware Design Ex 中更改目標設備ample
如果您選擇了 Stratix 10 TX E-Tile 收發器信號完整性開發套件作為您的目標設備，那麼低延遲 E-Tile 40G 以太網英特爾 FPGA IP 核會生成一個硬件 examp目標設備 1ST280EY2F55E2VG 的 le 設計。 如果您已選擇 Agilex F 系列收發器-SoC 開發套件作為您的目標設備，低延遲 E-Tile 40G 以太網英特爾 FPGA IP 內核會生成一個硬件 examp目標設備 AGFB014R24A2E2VR0 的設計文件。 指定的目標設備可能與您的開發套件上的設備不同。 更改硬件設計中的目標設備amp樂，請按照下列步驟操作：
- 啟動 Intel Quartus Prime Pro Edition 軟件並打開硬件測試項目 file /hardware_test_design/eth_ex_40g.qpf。
- 在“分配”菜單上，單擊“設備”。 出現設備對話框。
- 在 Device 對話框中，選擇一個基於 E-tile 的目標設備表，該表與您的開發套件上的設備部件號相匹配。 參考Intel上的開發包鏈接 web網站以獲取更多信息。
- 選擇設備時會出現提示，如下圖所示。 選擇 No 保留生成的管腳分配和 I/O 分配。
Intel Quartus Prime 器件選擇提示
- 對您的設計進行完整編譯。
您現在可以在硬件上測試設計。
相關資訊
- 英特爾 Stratix 10 E-Tile TX 信號完整性開發套件
- 英特爾 Agilex F 系列 FPGA 開發套件
在硬件中測試低延遲 E-Tile 40G 以太網英特爾 FPGA IP 設計
編譯低延遲 E-Tile 40G 以太網 Intel FPGA IP 核設計 ex 後amp文件並在您的 Intel 設備上配置它，您可以使用系統控制台對 IP 核及其嵌入式 Native PHY IP 核寄存器進行編程。 打開系統控制台並測試硬件設計amp樂，請按照下列步驟操作：
- 在 Intel Quartus Prime Pro Edition 軟件中，選擇 Tools > System Debugging Tools > System Console 以啟動系統控制台。
- 在 Tcl 控制台窗格中，鍵入 cd hwtest 以將目錄更改為 /hardware_test_design/hwtest。
- 鍵入 source main.tcl 以打開與 J 的連接TAG 掌握。
附加設計例ample 命令可用於對 IP 核進行編程：
- 檢查物理狀態：顯示時鐘頻率和 PHY 鎖定狀態。
- chkmac_統計信息：顯示 MAC 統計計數器中的值。
- clear_all_stats： 清除 IP 核統計計數器。
- 啟動包生成： 啟動數據包生成器。
- 停止_pkt_gen： 停止數據包生成器。
- sys_reset_digital_analog： 系統重置。
- 循環開啟：打開內部串行環回
- 循環關閉： 關閉內部串行環回。
- reg_read : 返回 IP 內核寄存器值.
- reg_write : 寫到地址處的 IP 核寄存器.
按照設計前的硬件測試部分中的測試程序進行操作amp文件並在系統控制台中觀察測試結果。
相關資訊
使用系統控制台分析和調試設計
設計防爆amp文件說明
基於E-tile的40G以太網設計實例ample 演示了低延遲 E-Tile 40G 以太網英特爾 FPGA IP 核的功能，具有符合 IEEE 802.3ba 標準 CAUI-4 規範的基於 E-tile 的收發器接口。 您可以從 Ex 生成設計amp低延遲 E-Tile 40G 以太網英特爾 FPGA IP 參數編輯器中的設計選項卡。
生成設計前amp文件中，您必須首先為您打算在最終產品中生成的 IP 核變體設置參數值。 生成設計前ample 創建 IP 核的副本； 測試平台和硬件設計前amp請使用此變體作為 DUT。 如果您未將 DUT 的參數值設置為與最終產品中的參數值相匹配，設計前amp您生成的 le 不會執行您想要的 IP 內核變體。
筆記：
測試台展示了 IP 內核的基本測試。 它無意替代完整的驗證環境。 您必須在仿真和硬件中對自己的低延遲 E-Tile 40G 以太網英特爾 FPGA IP 設計進行更廣泛的驗證。
特徵
- 使用 Intel Stratix 40 或 Intel Agilex 器件支持 10G 以太網 MAC/PCS IP 核，用於 E-tile 收發器。
- 支持前導碼直通和鏈路訓練。
- 生成設計前amp具有 MAC 統計計數器功能的文件。
- 提供測試平台和仿真腳本。
硬體和軟體需求
測試前任ample設計，使用以下硬件和軟件：
- 英特爾 Quartus Prime 專業版軟件
- 系統控制台
- ModelSim、VCS、VCS MX、NCSim 或 Xcelium 模擬器
- 英特爾 Stratix 10 TX E-Tile 收發器信號完整性開發套件或英特爾 Agilex F 系列收發器-SoC 開發套件
功能說明
本節介紹在基於 E-tile 的收發器中使用英特爾器件的 40G 以太網 MAC/PCS IP 核。 在傳輸方向，MAC 接受客戶端幀並在將它們傳遞給 PHY 之前插入數據包間間隙 (IPG)、前導碼、幀定界符 (SFD) 開始、填充和 CRC 位。 PHY 根據需要對 MAC 幀進行編碼，以便通過媒體可靠地傳輸到遠程端。 在接收方向，PHY 將幀傳遞給 MAC。 MAC 接受來自 PHY 的幀，執行檢查，去除 CRC、前導碼和 SFD，並將幀的其餘部分傳遞給客戶端。
模擬
測試平台通過 IP 內核發送流量，測試 IP 內核的發送端和接收端。
低延遲 E-Tile 40G 以太網設計實例amp框圖
仿真設計前amp頂層測試 file 是 basic_avl_tb_top.sv。 這個 file 為 PHY 提供 156.25 Mhz 的時鐘參考 clk_ref。 它包括發送和接收 10 個數據包的任務。
低延遲 E-Tile 40G 以太網核心測試台 File 說明
| File 名稱 | 描述 |
| 測試台和仿真 Files | |
| basic_avl_tb_top.sv | 頂層測試平台 file. 測試平台實例化 DUT 並運行 Verilog HDL 任務以生成和接受數據包。 |
| basic_avl_tb_top_nc.sv | 頂層測試平台 file 與 NCSim 模擬器兼容。 |
| basic_avl_tb_top_msim.sv | 頂層測試平台 file 與 ModelSim 模擬器兼容。 |
| 測試台腳本 | |
| 運行_vsim.do | 用於運行測試平台的 Mentor Graphics* ModelSim 腳本。 |
| 運行_vcs.sh | 用於運行測試平台的 Synopsys VCS 腳本。 |
| 持續… | |
| File 名稱 | 描述 |
| 運行_vcsmx.sh | 用於運行測試平台的 Synopsys VCS MX 腳本（結合了 Verilog HDL 和 System Verilog 與 VHDL）。 |
| 運行_ncsim.sh | 運行測試平台的 Cadence NCSim 腳本。 |
| 運行_xcelium.sh | 運行測試平台的 Cadence Xcelium 腳本。 |
成功的測試運行顯示確認以下行為的輸出：
- 等待 RX 時鐘穩定
- 打印 PHY 狀態
- 發送 10 個數據包
- 收到10個數據包
- 顯示“測試平台完成”。
以下的ample 輸出說明了一次成功的模擬測試運行：
- #等待RX對齊
- #RX 校正鎖定
- #RX 通道對齊鎖定
- #TX啟用
- #** 發送數據包 1…
- #** 發送數據包 2…
- #** 發送數據包 3…
- #** 發送數據包 4…
- #** 發送數據包 5…
- #** 發送數據包 6…
- #** 發送數據包 7…
- #** 收到數據包 1…
- #** 發送數據包 8…
- #** 收到數據包 2…
- #** 發送數據包 9…
- #** 收到數據包 3…
- #** 發送數據包 10…
- #** 收到數據包 4…
- #** 收到數據包 5…
- #** 收到數據包 6…
- #** 收到數據包 7…
- #** 收到數據包 8…
- #** 收到數據包 9…
- #** 收到數據包 10…
相關資訊
模擬設計實例amp第 7 頁的測試平台
硬體測試
在硬件設計前amp例如，您可以在內部串行環回模式下對 IP 內核進行編程，並在發送端生成通過接收端環回的流量。
低延遲 E-Tile 40G 以太網 IP 硬件設計實例amp高級框圖
低延遲 E-Tile 40G 以太網硬件設計實例amp文件包含以下組件：
- 低延遲 E-Tile 40G 以太網英特爾 FPGA IP 核。
- 協調 IP 核編程以及數據包生成和檢查的客戶端邏輯。
- IOPLL 從 100 MHz 輸入時鐘生成 50 MHz 時鐘到硬件設計前amp勒。
- JTAG 與英特爾系統控制台通信的控制器。 您通過系統控制台與客戶端邏輯通信。
按照提供的相關信息鏈接中的程序測試設計前amp所選硬件中的文件。
相關資訊
- 在硬件中測試低延遲 E-Tile 40G 以太網英特爾 FPGA IP 設計（第 9 頁）
- 使用系統控制台分析和調試設計
內部環回測試
運行以下步驟以執行內部環回測試：
- 重置系統。
系統重置數字模擬 - 顯示時鐘頻率和 PHY 狀態。
檢查物理狀態 - 打開內部環回測試。
循環開啟 - 顯示時鐘頻率和 PHY 狀態。 rx_clk 設置為 312.5 MHz，並且
rx_pcs_ready 設置為 1。
檢查物理狀態 - 啟動數據包生成器。
啟動包生成 - 停止數據包生成器。
停止包生成 - Review 發送和接收的數據包的數量。
chkmac_統計信息 - 關閉內部環回測試。
循環關閉
外部環回測試
運行以下步驟以執行外部環回測試：
- 重置系統。
系統重置數字模擬 - 顯示時鐘頻率和 PHY 狀態。 rx_clk 設置為 312.5 MHz，並且
rx_pcs_ready 設置為 1。 chkphy_status - 啟動數據包生成器。
啟動包生成 - 停止數據包生成器。
停止包生成 - Review 發送和接收的數據包的數量。
chkmac_統計信息
低延遲 E-Tile 40G 以太網設計實例amp文件寄存器
低延遲 E-Tile 40G 以太網硬件設計實例amp寄存器映射
列出硬件設計前的內存映射寄存器範圍amp樂。 您可以在系統控制台中使用 reg_read 和 reg_write 函數訪問這些寄存器。
| 字偏移 | 註冊類型 |
| 0x300-0x3FF | PHY寄存器 |
| 0x400-0x4FF | TX MAC寄存器 |
| 0x500-0x5FF | RX MAC 寄存器 |
| 0x800-0x8FF | 統計計數器寄存器 – TX 方向 |
| 0x900-0x9FF | 統計計數器寄存器 – RX 方向 |
| 0x1000-1016 | 數據包客戶端寄存器 |
數據包客戶端寄存器
您可以自定義低延遲 E-Tile 40G 以太網硬件設計，例如ample 通過編程客戶端寄存器。
| 地址 | 姓名 | 位元 | 描述 | 硬件重置值 | 使用權 |
| 0x1008 | 數據包大小配置 | [29:0] | 以字節為單位指定傳輸數據包大小。 這些位依賴於 PKT_GEN_TX_CTRL 寄存器。
• Bit [29:16]：指定數據包大小的上限（以字節為單位）。 這僅適用於增量模式。 • 位 [13:0]： — 對於固定模式，這些位以字節為單位指定傳輸數據包大小。 — 對於增量模式，這些位指定數據包的增量字節。 |
0x25800040 | RW |
| 0x1009 | 包號控制 | [31:0] | 指定要從數據包生成器傳輸的數據包數。 | 0xA | RW |
| 0x1010 | PKT_GEN_TX_C TRL | [7:0] | • 位[0]：保留。
• 位[1]：數據包生成器禁用位。 將該位設置為值 1 以關閉數據包生成器，將其重置為值 0 以打開數據包生成器。 • 位[2]：保留。 • 位[3]：如果IP 內核處於MAC 環回模式，則值為1； 如果數據包客戶端使用數據包生成器，則值為 0。 |
0x6 | RW |
| 持續… | |||||
| 地址 | 姓名 | 位元 | 描述 | 硬件重置值 | 使用權 |
| • 位 [5:4]：
— 00：隨機模式 — 01：固定模式 — 10：增量模式 • 位[6]：將此位設置為1 以使用0x1009 寄存器根據要傳輸的固定數據包數關閉數據包生成器。 否則，PKT_GEN_TX_CTRL 寄存器的位 [1] 用於關閉數據包生成器。 • 位 [7]： — 1：用於數據包之間沒有間隙的傳輸。 — 0：用於數據包之間具有隨機間隙的傳輸。 |
|||||
| 0x1011 | 目的地址低 32 位 | [31:0] | 目的地址（低 32 位） | 0x56780地址 | RW |
| 0x1012 | 目標地址高 16 位 | [15:0] | 目標地址（高 16 位） | 0x1234 | RW |
| 0x1013 | 源地址低 32 位 | [31:0] | 源地址（低 32 位） | 0x43210地址 | RW |
| 0x1014 | 源地址高 16 位 | [15:0] | 源地址（高 16 位） | 0x8765 | RW |
| 0x1016 | PKT_CL_LOOPB ACK_RESET | [0] | MAC環回復位。 設置為 1 的值來重置 design exampMAC環回。 | 1'b0 | RW |
相關資訊
低延遲 E-Tile 40G 以太網控制和狀態寄存器描述 描述低延遲 E-Tile 40G 以太網 IP 內核寄存器。
設計防爆amp接口信號
低延遲 E-Tile 40G 以太網測試台是獨立的，不需要您驅動任何輸入信號。
低延遲 E-Tile 40G 以太網硬件設計實例amp接口信號
| 訊號 | 方向 | 評論 |
|
時鐘50 |
輸入 |
該時鐘由電路板振盪器驅動。
• 在Intel Stratix 50 板上以10 MHz 驅動。 • 在Intel Agilex 板上以100 MHz 驅動。 硬件設計前amp文件將該時鐘路由到設備上 IOPLL 的輸入，並將 IOPLL 配置為在內部驅動 100 MHz 時鐘。 |
| 時鐘參考 | 輸入 | 以 156.25 MHz 驅動。 |
| 持續… | ||
| 訊號 | 方向 | 評論 |
|
cpu_resetn |
輸入 |
復位 IP 核。 低電平有效。 將全局硬復位 csr_reset_n 驅動到 IP 內核。 |
| tx_串行[3:0] | 輸出 | 收發器 PHY 輸出串行數據。 |
| rx_串行[3:0] | 輸入 | 收發器 PHY 輸入串行數據。 |
|
user_led[7:0] |
輸出 |
狀態信號。 硬件設計前ample 連接這些位以驅動目標板上的 LED。 各個位反映以下信號值和時鐘行為：
• [0]：IP核的主復位信號 • [1]：clk_ref 的分割版本 • [2]：clk50的分頻版 • [3]：100 MHz 狀態時鐘的分頻版本 • [4]：tx_lanes_stable • [5]：rx_block_lock • [6]：rx_am_lock • [7]：rx_pcs_ready |
相關資訊
接口和信號描述 提供低延遲 E-Tile 40G 以太網 IP 核信號及其所屬接口的詳細描述。
低延遲 E-Tile 40G 以太網英特爾 FPGA IP 檔案
如果未列出 IP 核版本，則適用先前 IP 核版本的用戶指南。
| 英特爾 Quartus Prime 版本 | IP核版本 | 使用者指南 |
| 20.1 | 19.1.0 | 低延遲 E-Tile 40G 以太網設計實例amp用戶指南 |
低延遲 E-tile 40G 以太網設計示例的文檔修訂歷史amp用戶指南
| 檔案版本 | 英特爾 Quartus Prime 版本 | IP版本 | 變化 |
| 2020.06.22 | 20.2 | 20.0.0 | 添加了對 Intel Agilex 設備的設備支持。 |
| 2020.04.13 | 20.1 | 19.1.0 | 初始版本。 |
英特爾公司。 版權所有。 英特爾、英特爾標識和其他英特爾標誌是英特爾公司或其子公司的商標。 英特爾根據英特爾的標准保證保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。 除非英特爾明確書面同意，否則英特爾不承擔因應用或使用此處描述的任何信息、產品或服務而產生的任何責任或義務。 建議英特爾客戶在依賴任何已發布的信息以及為產品或服務下訂單之前獲取最新版本的設備規格。 其他名稱和品牌可能是其他人的財產。
文件/資源
 |
英特爾低延遲 E-Tile 40G 以太網英特爾 FPGA IP 設計示例ample [pdf] 使用者指南 低延遲 E-Tile 40G 以太網英特爾 FPGA IP 設計示例ample，低延遲，E-Tile 40G 以太網英特爾 FPGA IP 設計示例amp文件，英特爾 FPGA IP 設計 Example，IP設計Example |
