F Tile Serial Lite IV Intel FPGA IP User Guide

אינהאַלט באַהאַלטן

1 F Tile Serial Lite IV Intel FPGA IP

2 דאָקומענטן / רעסאָורסעס

2.1 רעפערענצן

3 Related Posts

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד
דערהייַנטיקט פֿאַר Intel® Quartus® Prime Design Suite: 22.1 IP ווערסיע: 5.0.0

אָנליין ווערסיע שיקן באַמערקונגען

UG-20324

שייַן: 683074 ווערסיע: 2022.04.28

אינהאַלט
אינהאַלט
1. וועגן די F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד……………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview…………………………………………………………. 6 2.1. מעלדונג אינפֿאָרמאַציע………………………………………………………………………………………………..7 2.2. שטיצט פֿעיִקייטן ………………………………………………………………………………………….. 7 2.3. IP ווערסיע סופּפּאָרט מדרגה …………………………………………………………………………………………..8 2.4. דיווייס ספּיד גראַד שטיצן ………………………………………………………………………………..8 2.5. מיטל יוטאַלאַזיישאַן און לייטאַנסי ……………………………………………………………………… 9 2.6. באַנדווידט עפעקטיווקייַט …………………………………………………………………………………………. 9
3. געטינג סטאַרטעד………………………………………………………………………………………………………. 11 3.1. ינסטאָלינג און לייסאַנסינג Intel FPGA IP קאָרעס ………………………………………………………………… 11 3.1.1. Intel FPGA IP עוואַלואַטיאָן מאָדע …………………………………………………………………. 11 3.2. ספּעציפיצירן די IP פּאַראַמעטערס און אָפּציעס ………………………………………………………… 14 3.3. דזשענערייטאַד File סטרוקטור………………………………………………………………………………… 14 3.4. סימולאַטינג ינטעל פפּגאַ יפּ קאָרעס ………………………………………………………………………… 16 3.4.1. סימולאַטינג און וועראַפייינג די פּלאַן ………………………………………………………….. 17 3.5. סינטאַסייזינג יפּ קאָרעס אין אנדערע עדאַ מכשירים …………………………………………………………. 17 3.6. קאַמפּיילינג די גאַנץ פּלאַן …………………………………………………………………………………..18
4. פאַנגקשאַנאַל באַשרייַבונג………………………………………………………………………………………….. 19 4.1. TX Datapath………………………………………………………………………………………………..20 4.1.1. טקס מעק אַדאַפּטער……………………………………………………………………………….. 21 4.1.2. קאָנטראָל וואָרט (CW) ינסערשאַן ………………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………………………28 4.1.4. TX MII ענקאָדער ………………………………………………………………………………….29 4.1.5. TX PCS און PMA………………………………………………………………………………….. 30 4.2. RX Datapath………………………………………………………………………………………………………. 30 4.2.1. RX PCS און PMA………………………………………………………………………………….. 31 4.2.2. RX MII דעקאָדער………………………………………………………………………………… 31 4.2.3. RX CRC………………………………………………………………………………………………….. 31 4.2.4. RX Deskew……………………………………………………………………………………………….32 4.2.5. RX CW באַזייַטיקונג …………………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP זייגער אַרטשיטעקטורע ………………………………………………. 36 4.4. באַשטעטיק און לינק יניטיאַליזאַטיאָן………………………………………………………………………………..37 4.4.1. TX באַשטעטיק און יניטיאַליזאַטיאָן סיקוואַנס …………………………………………………………. 38 4.4.2. RX באַשטעטיק און יניטיאַליזאַטיאָן סיקוואַנס …………………………………………………………. 39 4.5. קאַלקולאַטיאָן פון פֿאַרבינדונג קורס און באַנדווידט עפעקטיווקייַט ………………………………………………….. 40
5. פּאַראַמעטערס………………………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP צובינד סיגנאַלז………………………………………………………….. 44 6.1. זייגער סיגנאַלז……………………………………………………………………………………………………….44 6.2. באַשטעטיק סיגנאַלז……………………………………………………………………………………………… 44 6.3. מעק סיגנאַלז……………………………………………………………………………………………….. 45 6.4. טראַנססעיווער רעקאָנפיגוראַטיאָן סיגנאַלז……………………………………………………………… 48 6.5. PMA סיגנאַלז ………………………………………………………………………………………………… 49

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 2

שיקן באַמערקונגען

אינהאַלט
7. דיזיינינג מיט F-Tile Serial Lite IV Intel FPGA IP……………………………………………………… 51 7.1. באַשטעטיק גיידליינז ………………………………………………………………………………………………….. 51 7.2. טעות האַנדלינג גיידליינז …………………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives…………………………………………. 52 9. דאָקומענט רעוויזיע געשיכטע פֿאַר די F-Tile Serial Lite IV Intel FPGA IP באַניצער גייד………53

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 3

683074 | 2022.04.28 שיקן באַמערקונגען

1. וועגן די F-Tile Serial Lite IV Intel® FPGA IP User Guide

דער דאָקומענט באשרייבט IP פֿעיִקייטן, אַרקאַטעקטשער באַשרייַבונג, סטעפּס צו דזשענערייט און גיידליינז צו פּלאַן די F-Tile Serial Lite IV Intel® FPGA IP ניצן די F-טייל טראַנססעיווערס אין Intel Agilex TM דעוויסעס.

בדעה וילעם

דער דאָקומענט איז בדעה פֿאַר די פאלגענדע ניצערס:
· פּלאַן אַרקאַטעקץ צו מאַכן IP סעלעקציע בעשאַס די פּלאַן פּלאַנירונג פאַסע פון די סיסטעם
· ייַזנוואַרג דיזיינערז ווען ינטאַגרייטינג די IP אין זייער סיסטעם-מדרגה פּלאַן
· וואַלאַדיישאַן ענדזשאַנירז בעשאַס די סיסטעם-מדרגה סימיאַליישאַן און ייַזנוואַרג וואַלאַדיישאַן פאַסעס

פֿאַרבונדענע דאָקומענטן

די פאלגענדע טיש ליסטעד אנדערע רעפֿערענץ דאָקומענטן וואָס זענען שייַכות צו די F-Tile Serial Lite IV Intel FPGA IP.

טיש 1.

פֿאַרבונדענע דאָקומענטן

רעפערענץ

F-Tile Serial Lite IV Intel FPGA IP Design Exampדער באַניצער גייד

Intel Agilex Device Data Sheet

באַשרייַבונג
דער דאָקומענט גיט דור, באַניץ גיידליינז און פאַנגקשאַנאַל באַשרייַבונג פון די F-Tile Serial Lite IV Intel FPGA IP פּלאַן עקס.ampאין Intel Agilex דעוויסעס.
דער דאָקומענט באשרייבט די עלעקטריקאַל קעראַקטעריסטיקס, סוויטשינג קעראַקטעריסטיקס, קאַנפיגיעריישאַן ספּעסאַפאַקיישאַנז און טיימינג פֿאַר Intel Agilex דעוויסעס.

טיש 2.
CW RS-FEC PMA TX RX PAM4 NRZ

אַקראָנים און גלאָסאַר אַקראָנים רשימה
אַקראַנים

יקספּאַנשאַן קאָנטראָל וואָרט ריד-שלמה פֿאָרווערטס טעות קערעקשאַן פיזיש מיטל אַטאַטשמאַנט טראַנסמיטער ופנעמער דויפעק-Ampליטוד מאָדולאַטיאָן 4-לעוועל ניט-צוריקקומען-צו-נול

פארבליבן...

Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס. * אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.

ISO 9001:2015 רעגיסטרירט

1. וועגן די F-Tile Serial Lite IV Intel® FPGA IP User Guide 683074 | 2022.04.28

PCS MII XGMII

אַקראַנים

יקספּאַנשאַן פיזיקאַל קאָודינג סובלייַער מידיאַ ינדעפּענדענט צובינד 10 גיגאַביט מידיאַ ינדעפּענדענט צובינד

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 5

683074 | 2022.04.28 שיקן באַמערקונגען

2. F-Tile Serial Lite IV Intel FPGA IP Overview

פיגורע 1.

F-Tile Serial Lite IV Intel FPGA IP איז פּאַסיק פֿאַר הויך באַנדווידט דאַטן קאָמוניקאַציע פֿאַר שפּאָן-צו-שפּאָן, ברעט-צו-ברעט און באַקפּליין אַפּלאַקיישאַנז.

די F-Tile Serial Lite IV Intel FPGA IP ינקאָרפּערייץ מעדיע אַקסעס קאָנטראָל (MAC), גשמיות קאָודינג סובלייַער (פּקס) און גשמיות מעדיע אַטאַטשמאַנט (PMA) בלאַקס. די IP שטיצט דאַטן אַריבערפירן ספּידז פון אַרויף צו 56 גבפּס פּער שטעג מיט אַ מאַקסימום פון פיר PAM4 ליינז אָדער 28 גבפּס פּער שטעג מיט אַ מאַקסימום פון 16 NRZ ליינז. דער IP אָפפערס הויך באַנדווידט, נידעריק אָוווערכעד ראָמען, נידעריק י / אָ ציילן, און שטיצט הויך סקאַלאַביליטי אין ביידע ליינז און גיכקייַט. דעם IP איז אויך לייכט רעקאָנפיגוראַבלע מיט שטיצן פון אַ ברייט קייט פון דאַטן רייץ מיט עטהערנעט פּקס מאָדע פון די F-טייל טראַנססעיווער.

דעם IP שטיצט צוויי טראַנסמיסיע מאָדעס:
· באַסיק מאָדע - דאָס איז אַ ריין סטרימינג מאָדע ווו דאַטן זענען געשיקט אָן די אָנהייב פון פּאַקאַט, ליידיק ציקל און סוף פון פּאַקאַט צו פאַרגרעסערן באַנדווידט. די IP נעמט די ערשטער גילטיק דאַטן ווי דער אָנהייב פון אַ פּלאַצן.
· גאַנץ מאָדע - דאָס איז אַ פּאַקאַט אַריבערפירן מאָדע. אין דעם מאָדע, די IP סענדז אַ פּלאַצן און אַ סינק ציקל אין די אָנהייב און סוף פון אַ פּאַקאַט ווי דעלימאַטערז.

F-Tile סיריאַל ליטע יוו הויך-לעוועל בלאַק דיאַגראַמע

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64 * ען ליינז ביטן (NRZ מאָדע) / 2 * n ליינז ביטן (PAM4 מאָדע)

TX MAC

אַדאַפּטער INSERT

MII ENCODE

מנהג פּקס

TX PCS

TX MII

EMIB ענקאָוד סקראַמבלער פעק

TX PMA

n ליינז ביטן (PAM4 מאָדע) / n ליינז ביטן (NRZ מאָדע)
טקס סיריאַל צובינד

Avalon Streaming Interface RX
64 * ען ליינז ביטן (NRZ מאָדע) / 2 * n ליינז ביטן (PAM4 מאָדע)

RX PCS

CW RMV

DESKEW

MII

& ייַנרייען דיקאָדע

RX MII

EMIB

דעקאָדע בלאָק סינק און פעק דעסקראַמבלער

RX PMA

קסר

2n ליינז ביטן (PAM4 מאָדע) / n ליינז ביטן (NRZ מאָדע) רקס סיריאַל צובינד
אַוואַלאָן זכּרון-מאַפּט צובינד רעגיסטרירן קאָנפיג

לעגענדע

ווייך לאָגיק

שווער לאָגיק

ISO 9001:2015 רעגיסטרירט

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

איר קענען דזשענערייט F-Tile Serial Lite IV Intel FPGA IP פּלאַן עקסampלייענען מער וועגן די IP פֿעיִקייטן. אָפּשיקן צו F-Tile Serial Lite IV Intel FPGA IP Design Exampדער באַניצער גייד.
פֿאַרבונדענע אינפֿאָרמאַציע · פאַנגקשאַנאַל באַשרייַבונג אויף בלאַט 19 · F-Tile Serial Lite IV Intel FPGA IP Design Exampדער באַניצער גייד

2.1. מעלדונג אינפֿאָרמאַציע

Intel FPGA IP ווערסיעס גלייַכן די Intel Quartus® Prime Design Suite ווייכווארג ווערסיעס ביז וו19.1. סטאַרטינג אין Intel Quartus Prime Design Suite ווייכווארג ווערסיע 19.2, Intel FPGA IP האט אַ נייַע ווערסיע סכעמע.

די Intel FPGA IP ווערסיע (XYZ) נומער קענען טוישן מיט יעדער Intel Quartus Prime ווייכווארג ווערסיע. א ענדערונג אין:

· X ינדיקייץ אַ הויפּט רעוויזיע פון די IP. אויב איר דערהייַנטיקן די Intel Quartus Prime ווייכווארג, איר מוזן רידזשענערייט די IP.
· י ינדיקייץ די IP ינקלודז נייַ פֿעיִקייטן. רידזשענערייט דיין IP צו אַרייַננעמען די נייַע פֿעיִקייטן.
· ז ינדיקייץ די IP כולל מינערווערטיק ענדערונגען. רידזשענערייט דיין IP צו אַרייַננעמען די ענדערונגען.

טיש 3.

F-Tile Serial Lite IV Intel FPGA IP מעלדונג אינפֿאָרמאַציע

נומער IP ווערסיע Intel Quartus Prime ווערסיע מעלדונג טאָג אָרדערינג קאָד

5.0.0 22.1 2022.04.28 IP-SLITE4F

באַשרייַבונג

2.2. שטיצט פֿעיִקייטן
די פאלגענדע טיש ליסטעד די פאַנגקשאַנז בנימצא אין F-Tile Serial Lite IV Intel FPGA IP:

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

טיש 4.

F-Tile Serial Lite IV Intel FPGA IP פֿעיִקייטן

שטריך

באַשרייַבונג

דאַטאַ אַריבערפירן

· פֿאַר PAM4 מאָדע:
- FHT שטיצט בלויז 56.1, 58 און 116 גבפּס פּער שטעג מיט אַ מאַקסימום פון 4 ליינז.
- FGT שטיצט אַרויף צו 58 גבפּס פּער שטעג מיט אַ מאַקסימום פון 12 ליינז.
אָפּשיקן צו טיש 18 אויף בלאַט 42 פֿאַר מער דעטאַילס וועגן די געשטיצט טראַנססעיווער דאַטן רייץ פֿאַר PAM4 מאָדע.
· פֿאַר NRZ מאָדע:
- FHT שטיצט בלויז 28.05 און 58 גבפּס פּער שטעג מיט אַ מאַקסימום פון 4 ליינז.
- FGT שטיצט אַרויף צו 28.05 גבפּס פּער שטעג מיט אַ מאַקסימום פון 16 ליינז.
אָפּשיקן צו טיש 18 אויף בלאַט 42 פֿאַר מער דעטאַילס וועגן די געשטיצט טראַנססעיווער דאַטן רייץ פֿאַר NRZ מאָדע.
· שטיצט קעסיידערדיק סטרימינג (באַסיק) אָדער פּאַקאַט (גאַנץ) מאָדעס.
· שטיצט נידעריק אָוווערכעד ראַם פּאַקיץ.
· סופּפּאָרץ בייט גראַנולאַריטי אַריבערפירן פֿאַר יעדער פּלאַצן גרייס.
· שטיצט באַניצער-ינישיייטיד אָדער אָטאַמאַטיק ליין אַליינמאַנט.
· סופּפּאָרץ פּראָוגראַמאַבאַל אַליינמאַנט צייַט.

פּקס

· ניצט שווער יפּ לאָגיק וואָס ינטערפייסיז מיט Intel Agilex F-טייל טראַנססעיווערס פֿאַר ווייך לאָגיק מיטל רעדוקציע.
· שטיצט PAM4 מאַדזשאַליישאַן מאָדע פֿאַר 100GBASE-KP4 באַשרייַבונג. RS-FEC איז שטענדיק ענייבאַלד אין דעם מאַדזשאַליישאַן מאָדע.
· שטיצט NRZ מיט אַפּשאַנאַל רס-פעק מאַדזשאַליישאַן מאָדע.
· שטיצט 64ב/66ב קאָדירונג דיקאָודינג.

טעות דעטעקשאַן און האַנדלינג

· שטיצט CRC טעות קאָנטראָלירונג אויף טקס און רקס דאַטן פּאַטס. · שטיצט RX לינק טעות קאָנטראָלירונג. · שטיצט רקס פּקס טעות דיטעקשאַן.

ינטערפייסיז

· שטיצט בלויז פול דופּלעקס פּאַקאַט אַריבערפירן מיט פרייַ פֿאַרבינדונגען.
· ניצט פונט-צו-פונט ינטערקאַנעקט צו קייפל FPGA דעוויסעס מיט נידעריק אַריבערפירן לייטאַנסי.
· סופּפּאָרץ באַניצער-דיפיינד קאַמאַנדז.

2.3. יפּ ווערסיע שטיצן מדרגה

די Intel Quartus Prime ווייכווארג און Intel FPGA מיטל שטיצן פֿאַר די F-Tile Serial Lite IV Intel FPGA IP איז ווי גייט:

טיש 5.

IP ווערסיע און שטיצן מדרגה

Intel Quartus Prime 22.1

מיטל Intel Agilex F-טייל טראַנססעיווערס

יפּ ווערסיע סימיאַליישאַן קאָמפּילאַטיאָן ייַזנוואַרג פּלאַן

5.0.0

2.4. מיטל ספּיד גראַדע שטיצן
די F-Tile Serial Lite IV Intel FPGA IP שטיצט די פאלגענדע גיכקייַט גראַדעס פֿאַר Intel Agilex F-טייל דעוויסעס: · טראַנססעיווער גיכקייַט מיינונג: -1, -2 און -3 · קאָר גיכקייַט מיינונג: -1, -2 און - 3

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 8

שיקן באַמערקונגען

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

פֿאַרבונדענע אינפֿאָרמאַציע
Intel Agilex Device Data Sheet מער אינפֿאָרמאַציע וועגן די שטיצט דאַטן קורס אין Intel Agilex F-tile טראַנססעיווערס.

2.5. מיטל יוטאַלאַזיישאַן און לייטאַנסי

די רעסורסן און לייטאַנסי פֿאַר די F-Tile Serial Lite IV Intel FPGA IP זענען באקומען פֿון די Intel Quartus Prime Pro Edition ווייכווארג ווערסיע 22.1.

טיש 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP ריסאָרס יוטאַלאַזיישאַן
די לייטאַנסי מעזשערמאַנט איז באזירט אויף די רייזע רייזע לייטאַנסי פון די TX האַרץ אַרייַנשרייַב צו די RX האַרץ רעזולטאַט.

טראַנססעיווער טיפּ

וואַריאַנט

נומער פון דאַטאַ ליינז מאָדע רס-פעק אַלם

לייטאַנס (TX האַרץ זייגער ציקל)

FGT

28.05 Gbps NRZ 16

יקערדיק פאַרקריפּלט 21,691 65

גאַנץ פאַרקריפּלט 22,135 65

יקערדיק ענייבאַלד 21,915 189

גאַנץ ענייבאַלד 22,452 189

58 Gbps PAM4 12

יקערדיק ענייבאַלד 28,206 146

גאַנץ ענייבאַלד 30,360 146

FHT

58 Gbps NRZ

יקערדיק ענייבאַלד 15,793 146

גאַנץ ענייבאַלד 16,624 146

58 Gbps PAM4 4

יקערדיק ענייבאַלד 15,771 154

גאַנץ ענייבאַלד 16,611 154

116 Gbps PAM4 4

יקערדיק ענייבאַלד 21,605 128

גאַנץ ענייבאַלד 23,148 128

2.6. באַנדווידט עפיקאַסי

טיש 7.

באַנדווידט עפיקאַסי

וועריאַבאַלז טראַנססעיווער מאָדע

PAM4

סטרימינג מאָדע רס-פעק

גאַנץ ענייבאַלד

יקערדיק ענאַבלעד

סיריאַל צובינד ביסל קורס אין גבפּס (RAW_RATE)
פּלאַצן גרייס פון אַ אַריבערפירן אין נומער פון וואָרט (BURST_SIZE) (1)
אַליינמאַנט צייַט אין זייגער ציקל (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

סעטטינגס

NRZ

פול

פאַרקריפּלט

ענייבאַלד

28.0

2,048

4,096

יקערדיק פאַרקריפּלט 28.0

ענייבאַלד 28.0

4,194,304

4,096

4,096 פארבליבן ...

(1) די BURST_SIZE פֿאַר באַסיק מאָדע אַפּראָוטשיז ומענדיקייַט, דעריבער אַ גרויס נומער איז געניצט.

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

וועריאַבאַלז

סעטטינגס

64/66ב קאָד

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

אָוווערכעד פון אַ פּלאַצן גרייס אין נומער פון וואָרט (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

אַליינמאַנט מאַרקער פּעריאָד 81,915 אין זייגער ציקל (ALIGN_MARKER_PERIOD)

81,915

81,916

אַליינמאַנט מאַרקער ברייט אין 5

זייגער ציקל

(ALIGN_MARKER_WIDTH)

באַנדווידט עפעקטיווקייַט (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

עפעקטיוו קורס (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

מאַקסימום באַניצער זייגער אָפטקייַט (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

פֿאַרבונדענע אינפֿאָרמאַציע פֿאַרבינדונג קורס און באַנדווידט עפיקאַסי קאַלקולאַטיאָן אויף בלאַט 40

(2) אין גאַנץ מאָדע, די BURST_SIZE_OVHD גרייס איז ינקלוסיוו פון די START/END פּערד קאָנטראָל ווערטער אין אַ דאַטן טייַך.
(3) פֿאַר באַסיק מאָדע, BURST_SIZE_OVHD איז 0 ווייַל עס איז קיין START/END בעשאַס סטרימינג.
(4) אָפּשיקן צו לינק קורס און באַנדווידט עפעקטיווקייַט קאַלקולאַטיאָן פֿאַר באַנדווידט עפעקטיווקייַט כעזשבן.
(5) אָפּשיקן צו לינק קורס און באַנדווידט עפיקאַסי קאַלקולאַטיאָן פֿאַר עפעקטיוו קורס כעזשבן.
(6) אָפּשיקן צו לינק קורס און באַנדווידט עפיקאַסי קאַלקולאַטיאָן פֿאַר מאַקסימום באַניצער זייגער אָפטקייַט כעזשבן.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 10

שיקן באַמערקונגען

683074 | 2022.04.28 שיקן באַמערקונגען

3. געטינג סטאַרטעד

3.1. ינסטאָלינג און לייסאַנסינג Intel FPGA IP קאָרעס

די Intel Quartus Prime ווייכווארג ינסטאַלירונג כולל די Intel FPGA IP ביבליאָטעק. די ביבליאָטעק גיט פילע נוציק IP קאָרעס פֿאַר דיין פּראָדוקציע נוצן אָן די נויט פֿאַר אַן נאָך דערלויבעניש. עטלעכע Intel FPGA IP קאָרעס דאַרפן קויפן אַ באַזונדער דערלויבעניש פֿאַר פּראָדוקציע נוצן. די Intel FPGA IP עוואַלואַטיאָן מאָדע אַלאַוז איר צו אָפּשאַצן די לייסאַנסט Intel FPGA IP קאָרעס אין סימיאַליישאַן און ייַזנוואַרג, איידער איר באַשלאָסן צו קויפן אַ פול פּראָדוקציע IP האַרץ דערלויבעניש. איר נאָר דאַרפֿן צו קויפן אַ פול פּראָדוקציע דערלויבעניש פֿאַר לייסאַנסט Intel IP קאָרעס נאָך איר פאַרענדיקן ייַזנוואַרג טעסטינג און זענען גרייט צו נוצן די IP אין פּראָדוקציע.

די Intel Quartus Prime ווייכווארג ינסטאָלז IP קאָרעס אין די פאלגענדע לאָוקיישאַנז דורך פעליקייַט:

פיגורע 2.

IP Core ינסטאַללאַטיאָן פּאַט
intelFPGA (_pro) quartus - כּולל די Intel Quartus Prime ווייכווארג IP - כּולל די Intel FPGA IP ביבליאָטעק און דריט-פּאַרטיי IP קאָרעס אַלטעראַ - כּולל די Intel FPGA IP ביבליאָטעק מקור קאָד - כּולל די Intel FPGA IP מקור files

טיש 8.

IP קאָר ינסטאַללאַטיאָן לאָוקיישאַנז

אָרט

ווייכווארג

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro אַדישאַן

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

פּלאַטפאָרמע Windows * לינוקס *

באַמערקונג:

די Intel Quartus Prime ווייכווארג שטיצט נישט ספּייסאַז אין די ינסטאַלירונג דרך.

3.1.1. Intel FPGA IP עוואַלואַטיאָן מאָדע
די פריי Intel FPGA IP עוואַלואַטיאָן מאָדע אַלאַוז איר צו אָפּשאַצן לייסאַנסט Intel FPGA IP קאָרעס אין סימיאַליישאַן און ייַזנוואַרג איידער קויפן. Intel FPGA IP עוואַלואַטיאָן מאָדע שטיצט די פאלגענדע יוואַליויישאַנז אָן נאָך דערלויבעניש:
· סימולירן די נאַטור פון אַ לייסאַנסט Intel FPGA IP האַרץ אין דיין סיסטעם. · באַשטעטיקן די פאַנגקשאַנאַליטי, גרייס און גיכקייַט פון די IP האַרץ געשווינד און לייכט. · דזשענערייט צייט-לימיטעד מיטל פּראָגראַממינג files פֿאַר דיזיינז וואָס אַרייַננעמען IP קאָרעס. · פּראָגראַם אַ מיטל מיט דיין IP האַרץ און באַשטעטיקן דיין פּלאַן אין ייַזנוואַרג.

ISO 9001:2015 רעגיסטרירט

3. געטינג סטאַרטעד
683074 | 2022.04.28
Intel FPGA IP עוואַלואַטיאָן מאָדע שטיצט די פאלגענדע אָפּעראַציע מאָדעס:
· טעטהערעד - אַלאַוז פליסנדיק די פּלאַן מיט די לייסאַנסט Intel FPGA IP ינדעפאַנאַטלי מיט אַ פֿאַרבינדונג צווישן דיין ברעט און דער באַלעבאָס קאָמפּיוטער. טעטהערד מאָדע ריקווייערז אַ סיריאַל שלאָס פּרובירן קאַמף גרופּע (JTAG) קאַבלע פארבונדן צווישן די JTAG פּאָרט אויף דיין ברעט און דער באַלעבאָס קאָמפּיוטער, וואָס איז פליסנדיק די Intel Quartus Prime פּראָגראַמיסט פֿאַר דער געדויער פון די ייַזנוואַרג אפשאצונג צייַט. דער פּראָגראַמיסט בלויז ריקווייערז אַ מינימום ייַנמאָנטירונג פון די Intel Quartus Prime ווייכווארג, און ריקווייערז קיין Intel Quartus Prime דערלויבעניש. דער באַלעבאָס קאָמפּיוטער קאָנטראָלס די אפשאצונג צייט דורך שיקן אַ פּעריאָדיש סיגנאַל צו די מיטל דורך די JTAG פּאָרט. אויב אַלע לייסאַנסט IP קאָרעס אין די פּלאַן שטיצן טעטהערד מאָדע, די אפשאצונג צייט לויפט ביז קיין IP האַרץ אפשאצונג יקספּייערז. אויב אַלע די IP קאָרעס שטיצן אַנלימאַטאַד אפשאצונג צייט, די מיטל איז נישט צייט-אויס.
· Untethered - אַלאַוז פליסנדיק די פּלאַן מיט די לייסאַנסט IP פֿאַר אַ לימיטעד צייט. די IP-האַרץ קערט זיך צוריק צו אַ ניט-טעהערעד מאָדע אויב די מיטל דיסקאַנעקץ פון די באַלעבאָס קאָמפּיוטער מיט Intel Quartus Prime ווייכווארג. די IP האַרץ אויך ריווערץ צו אַנטהערעד מאָדע אויב קיין אנדערע לייסאַנסט IP האַרץ אין די פּלאַן טוט נישט שטיצן טעטהערד מאָדע.
ווען די אפשאצונג צייט יקספּייערז פֿאַר קיין לייסאַנסט Intel FPGA IP אין די פּלאַן, די פּלאַן סטאַפּס פאַנגקשאַנינג. אַלע IP קאָרעס וואָס נוצן די Intel FPGA IP עוואַלואַטיאָן מאָדע צייט אויס סיימאַלטייניאַסלי ווען קיין IP האַרץ אין די פּלאַן צייט אויס. ווען די אפשאצונג צייט יקסידז, איר מוזן ריפּראָוגראַם די FPGA מיטל איידער איר פאָרזעצן ייַזנוואַרג וועראַפאַקיישאַן. צו פאַרברייטערן די נוצן פון די IP האַרץ פֿאַר פּראָדוקציע, קויפן אַ פול פּראָדוקציע דערלויבעניש פֿאַר די IP האַרץ.
איר מוזן קויפן די דערלויבעניש און דזשענערייט אַ פול פּראָדוקציע דערלויבעניש שליסל איידער איר קענען דזשענערייט אַן אַנריסטריקטיד מיטל פּראָגראַממינג file. בעשאַס Intel FPGA IP עוואַלואַטיאָן מאָדע, דער קאַמפּיילער דזשענערייץ בלויז אַ צייט-לימיטעד מיטל פּראָגראַממינג file ( _time_limited.sof) וואָס יקספּייערז אין די צייט לימיט.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 12

שיקן באַמערקונגען

3. געטינג סטאַרטעד 683074 | 2022.04.28

פיגורע 3.

ינטעל FPGA IP עוואַלואַטיאָן מאָדע לויפן
ינסטאַלירן די Intel Quartus Prime ווייכווארג מיט Intel FPGA IP ביבליאָטעק

פּאַראַמעטערייז און ינסטאַנטייט אַ ליסענסעד Intel FPGA IP קאָר

באַשטעטיקן די IP אין אַ שטיצט סימיאַלייטער

קאַמפּייל די פּלאַן אין די Intel Quartus Prime ווייכווארג

דזשענערייט אַ צייט-לימיטעד מיטל פּראָגראַממינג File

פּראָגראַם די Intel FPGA מיטל און באַשטעטיקן אָפּעראַציע אויף די באָרד
קיין IP גרייט פֿאַר פּראָדוקציע נוצן?
יאָ קויפן אַ גאַנץ פּראָדוקציע
IP ליסענסע

באַמערקונג:

אַרייַננעמען ליסענסעד IP אין געשעפט פּראָדוקטן
אָפּשיקן צו די באַניצער פירער פון יעדער IP האַרץ פֿאַר פּאַראַמעטעריזאַטיאָן סטעפּס און ימפּלאַמענטיישאַן דעטאַילס.
ינטעל לייסאַנסיז IP קאָרעס אויף אַ פּער-אַוועקזעצן, דוירעסדיק יקער. די דערלויבעניש אָפּצאָל ינקלודז דער ערשטער יאָר וישאַלט און שטיצן. איר מוזן באַנייַען די וישאַלט קאָנטראַקט צו באַקומען דערהייַנטיקונגען, זשוק פיקסיז און טעכניש שטיצן ווייַטער פון דער ערשטער יאָר. איר מוזן קויפן אַ פול פּראָדוקציע דערלויבעניש פֿאַר Intel FPGA IP קאָרעס וואָס דאַרפן אַ פּראָדוקציע דערלויבעניש, איידער איר דזשענערייט פּראָגראַממינג fileס אַז איר קענען נוצן פֿאַר אַ אַנלימאַטאַד צייט. בעשאַס Intel FPGA IP עוואַלואַטיאָן מאָדע, דער קאַמפּיילער דזשענערייץ בלויז אַ צייט-לימיטעד מיטל פּראָגראַממינג file ( _time_limited.sof) וואָס יקספּייערז אין די צייט לימיט. צו באַקומען דיין פּראָדוקציע דערלויבעניש שליסלען, באַזוכן די Intel FPGA Self-Service Licensing Center.
די Intel FPGA ווייכווארג ליסענסע אַגרעעמענץ רעגירן די ינסטאַלירונג און נוצן פון לייסאַנסט IP קאָרעס, די Intel Quartus Prime פּלאַן ווייכווארג און אַלע אַנלייסאַנסט IP קאָרעס.

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 13

3. געטינג סטאַרטעד 683074 | 2022.04.28
פֿאַרבונדענע אינפֿאָרמאַציע · Intel FPGA ליסענסינג שטיצן צענטער · הקדמה צו Intel FPGA ווייכווארג ינסטאַללאַטיאָן און ליסענסינג
3.2. ספּעציפיצירן די IP פּאַראַמעטערס און אָפּציעס
דער IP פּאַראַמעטער רעדאַקטאָר אַלאַוז איר צו געשווינד קאַנפיגיער דיין מנהג IP ווערייישאַן. ניצן די פאלגענדע סטעפּס צו ספּעציפיצירן IP אָפּציעס און פּאַראַמעטערס אין די Intel Quartus Prime Pro Edition ווייכווארג.
1. אויב איר טאָן ניט שוין האָבן אַן Intel Quartus Prime Pro אַדישאַן פּרויעקט אין וואָס צו ויסשטימען דיין F-Tile Serial Lite IV Intel FPGA IP, איר מוזן שאַפֿן איין. א. אין די Intel Quartus Prime Pro אַדישאַן, גיט File New Project Wizard צו שאַפֿן אַ נייַע Quartus Prime פּרויעקט, אָדער File עפֿן פּראָיעקט צו עפֿענען אַן יגזיסטינג Quartus Prime פּרויעקט. דער מאַזעק פּראַמפּס איר צו ספּעציפיצירן אַ מיטל. ב. ספּעציפיצירן די מיטל משפּחה Intel Agilex און סעלעקטירן אַ פּראָדוקציע F-טייל מיטל וואָס טרעפן די גיכקייַט מיינונג רעקווירעמענץ פֿאַר די IP. ג. דריקט ענדיקן.
2. אין די IP קאַטאַלאָג, געפֿינען און סעלעקטירן F-Tile Serial Lite IV Intel FPGA IP. די New IP Variation פֿענצטער איז ארויס.
3. ספּעציפיצירן אַ שפּיץ-מדרגה נאָמען פֿאַר דיין נייַע מנהג IP ווערייישאַן. דער פּאַראַמעטער רעדאַקטאָר סאַוועס די IP ווערייישאַן סעטטינגס אין אַ file געהייסן .יפּ.
4. דריקט OK. דער פּאַראַמעטער רעדאַקטאָר איז ארויס. 5. ספּעציפיצירן די פּאַראַמעטערס פֿאַר דיין IP ווערייישאַן. אָפּשיקן צו די פּאַראַמעטער אָפּטיילונג פֿאַר
אינפֿאָרמאַציע וועגן F-Tile Serial Lite IV Intel FPGA IP פּאַראַמעטערס. 6. אָפּטיאָנאַללי, צו דזשענערייט אַ סימיאַליישאַן טעסטבענטש אָדער זאַמלונג און ייַזנוואַרג פּלאַן
exampליי, נאָכגיין די ינסטראַקשאַנז אין די פּלאַן עקסampדער באַניצער גייד. 7. דריקט גענעראַטע HDL. די דור דיאַלאָג קעסטל איז ארויס. 8. ספּעציפיצירן רעזולטאַט file דור אָפּציעס, און דעמאָלט גיט דזשענערייט. די IP ווערייישאַן
fileס דזשענערייט לויט דיין ספּעסאַפאַקיישאַנז. 9. דריקט ענדיקן. דער פּאַראַמעטער רעדאַקטאָר מוסיף די שפּיץ-מדרגה .יפּ file צו די קראַנט
פּרויעקט אויטאָמאַטיש. אויב איר זענט פּראַמפּטיד צו מאַניואַלי לייגן די .יפּ file צו די פּרויעקט, גיט Project Add/Remove Files אין פּראָיעקט צו לייגן די file. 10. נאָך דזשענערייטינג און ינסטאַנטיאַטינג דיין IP ווערייישאַן, מאַכן צונעמען שטיפט אַסיינמאַנץ צו פאַרבינדן פּאָרץ און שטעלן קיין צונעמען RTL פּאַראַמעטערס פּער בייַשפּיל.
פֿאַרבונדענע אינפֿאָרמאַציע פּאַראַמעטערס אויף בלאַט 42
3.3. דזשענערייטאַד File סטרוקטור
די Intel Quartus Prime Pro Edition ווייכווארג דזשענערייץ די פאלגענדע IP רעזולטאַט file סטרוקטור.
פֿאַר אינפֿאָרמאַציע וועגן די יו file סטרוקטור פון די פּלאַן עקסampאין דעם פאַל, אָפּשיקן צו די F-Tile Serial Lite IV Intel FPGA IP Design Exampדער באַניצער גייד.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 14

שיקן באַמערקונגען

3. געטינג סטאַרטעד 683074 | 2022.04.28

פיגורע 4. F-Tile Serial Lite IV Intel FPGA IP Generated Files
.יפּ - IP ינטאַגריישאַן file

IP ווערייישאַן files

_ IP ווערייישאַן files

example_design

.קמפּ - ווהדל קאָמפּאָנענט דעקלאַראַציע file _bb.v - Verilog HDL שוואַרץ קעסטל עדאַ סינטעז file _ינסט.וו און .והד - סampדי ינסטאַנטיישאַן טעמפּלאַטעס .קסמל- קסמל באַריכט file

Exampדער אָרט פֿאַר דיין IP האַרץ פּלאַן, למשלample fileס. די פעליקייַט אָרט איז עקסample_design, אָבער איר זענט פּראַמפּטיד צו ספּעציפיצירן אַ אַנדערש דרך.

.qgsimc - רשימות סימיאַליישאַן פּאַראַמעטערס צו שטיצן ינקראַמענטאַל רידזשענעריישאַן .qgsynthc - רשימות סינטעז פּאַראַמעטערס צו שטיצן ינקראַמענטאַל רידזשענעריישאַן

.קיפּ - רשימות IP סינטעז files

_generation.rpt- IP דור באַריכט

.sopcinfo- ווייכווארג געצייַג קייט ינטאַגריישאַן file .הטמל - קאַנעקשאַן און זיקאָרן מאַפּע דאַטן

.csv - שטיפט אַסיינמאַנט file

.ספּד - קאַמביינז יחיד סימיאַליישאַן סקריפּס

סימיאַליישאַן files

סינטעז IP סינטעז files

.וו שפּיץ-מדרגה סימיאַליישאַן file

.וו שפּיץ-מדרגה IP סינטעז file

סימיאַלייטער סקריפּס

סובקאָרע לייברעריז

סינטה
סובקאָרע סינטעז files

sim
סובקאָרע סימיאַליישאַן files

טיש 9.

F-Tile Serial Lite IV Intel FPGA IP דזשענערייטאַד Files

File נאָמען

באַשרייַבונג

.יפּ

די פּלאַטפאָרמע דיזיינער סיסטעם אָדער שפּיץ-מדרגה IP ווערייישאַן file. איז דער נאָמען וואָס איר געבן דיין IP ווערייישאַן.

.קמפּ

די VHDL קאָמפּאָנענט דעקלאַראַציע (.קמפּ) file איז אַ טעקסט file וואָס כּולל היגע דזשאַנעריק און פּאָרט זוך וואָס איר קענען נוצן אין VHDL פּלאַן files.

.html

א באריכט וואס אנטהאלט פארבינדונג אינפארמאציע, א זיקאָרן מאפע ווייזן די אדרעס פון יעדן שקלאַף מיט רעספּעקט צו יעדן בעל צו וועלכע ער איז פארבונדן, און פּאַראַמעטער אַסיינמאַנץ.

_generation.rpt

IP אָדער פּלאַטפאָרם דיזיינער דור קלאָץ file. א קיצער פון די אַרטיקלען בעשאַס IP דור.

.qgsimc

רשימות סימיאַליישאַן פּאַראַמעטערס צו שטיצן ינקראַמענטאַל רידזשענעריישאַן.

.qgsynthc

רשימות סינטעז פּאַראַמעטערס צו שטיצן ינקראַמענטאַל רידזשענעריישאַן.

.קיפּ

כּולל אַלע די פארלאנגט אינפֿאָרמאַציע וועגן די IP קאָמפּאָנענט צו ויסשטימען און צונויפנעמען די IP קאָמפּאָנענט אין די Intel Quartus Prime ווייכווארג.
פארבליבן...

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 15

3. געטינג סטאַרטעד 683074 | 2022.04.28

File נאָמען .sopcinfo
.csv .ספּד _bb.v _inst.v אָדער _inst.vhd .רעגמאַפּ
.svd
.וו אָדער .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

באַשרייַבונג
באשרייבט די קאַנעקשאַנז און פּאַראַמעטערס פון IP קאָמפּאָנענט אין דיין פּלאַטפאָרמע דיזיינער סיסטעם. איר קענט פּאַרסירן די אינהאַלט צו באַקומען רעקווירעמענץ ווען איר אַנטוויקלען ווייכווארג דריווערס פֿאַר IP קאַמפּאָונאַנץ. דאַונסטרים מכשירים אַזאַ ווי די Nios® II געצייַג קייט נוצן דעם file. די .sopcinfo file און די סיסטעם.ה file דזשענערייטאַד פֿאַר די Nios II געצייַג קייט אַרייַננעמען אַדרעס מאַפּע אינפֿאָרמאַציע פֿאַר יעדער שקלאַף קאָרעוו צו יעדער בעל וואָס אַקסעס די שקלאַף. פאַרשידענע הארן קען האָבן אַ אַנדערש אַדרעס מאַפּע צו אַקסעס אַ באַזונדער שקלאַף קאָמפּאָנענט.
כּולל אינפֿאָרמאַציע וועגן די אַפּגרייד סטאַטוס פון די IP קאָמפּאָנענט.
פארלאנגט אַרייַנשרייַב file פֿאַר ip-make-simscript צו דזשענערייט סימיאַליישאַן סקריפּס פֿאַר געשטיצט סימיאַלייטערז. די .ספּד file כּולל אַ רשימה פון fileס דזשענערייטאַד פֿאַר סימיאַליישאַן, צוזאמען מיט אינפֿאָרמאַציע וועגן מעמעריז אַז איר קענען ינישאַלייז.
איר קענט נוצן די Verilog שוואַרץ קעסטל (_bb.v) file ווי אַ ליידיק מאָדולע דעקלאַראַציע פֿאַר נוצן ווי אַ שוואַרץ קעסטל.
HDL עקסampדי ינסטאַנטיישאַן מוסטער. איר קענען נאָכמאַכן און פּאַפּ די אינהאַלט פון דעם file אין דיין HDL file צו ינסטאַלירן די IP ווערייישאַן.
אויב IP כּולל רעגיסטרירן אינפֿאָרמאַציע, .רעגמאַפּ file דזשענערייץ. די .רעגמאַפּ file באשרייבט די רעגיסטרירן מאַפּע אינפֿאָרמאַציע פון בעל און שקלאַף ינטערפייסיז. דאס file קאַמפּלאַמאַנץ די .sopcinfo file דורך פּראַוויידינג מער דיטיילד רעגיסטרירן אינפֿאָרמאַציע וועגן דעם סיסטעם. דעם ינייבאַלז רעגיסטרירן אַרויסווייַזן views און באַניצער קוסטאָמיזאַבלע סטאַטיסטיק אין די סיסטעם קאַנסאָול.
אַלאַוז שווער פּראַסעסער סיסטעם (HPS) סיסטעם דעבוג מכשירים צו view די רעגיסטרירן מאַפּס פון פּעריפעראַלס קאָננעקטעד צו HPS אין אַ פּלאַטפאָרמע דיזיינער סיסטעם. בעשאַס סינטעז, די .סוווד fileס פֿאַר שקלאַף ינטערפייסיז קענטיק צו סיסטעם קאַנסאָול הארן זענען סטאָרד אין די .סאָף file אין די דיבאַג אָפּטיילונג. סיסטעם קאַנסאָול לייענט דעם אָפּטיילונג, וואָס פּלאַטפאָרמע דיזיינער קענען אָנפֿרעג פֿאַר רעגיסטרירן מאַפּע אינפֿאָרמאַציע. פֿאַר סיסטעם סלאַוועס, פּלאַטפאָרמע דיזיינער קענען אַקסעס די רעדזשיסטערז דורך נאָמען.
HDL fileס אַז ינסטאַנטייט יעדער סובמאָדול אָדער קינד IP פֿאַר סינטעז אָדער סימיאַליישאַן.
כּולל אַ ModelSim*/QuestaSim* שריפט msim_setup.tcl צו שטעלן אַרויף און לויפן אַ סימיאַליישאַן.
כּולל אַ שאָל שריפט vcs_setup.sh צו שטעלן אַרויף און לויפן אַ VCS* סימיאַליישאַן. כּולל אַ שאָל שריפט vcsmx_setup.sh און synopsys_sim.setup file צו שטעלן אַרויף און לויפן אַ VCS MX סימיאַליישאַן.
כּולל אַ שאָל שריפט xcelium_setup.sh און אנדערע סעטאַפּ fileס צו שטעלן אַרויף און לויפן Xcelium * סימיאַליישאַן.
כּולל HDL files פֿאַר די IP סובמאָדולעס.
פֿאַר יעדער דזשענערייטאַד קינד IP וועגווייַזער, פּלאַטפאָרמע דיזיינער דזשענערייץ סינטה / און סים / סאַב-דירעקטאָריעס.

3.4. סימולאַטינג Intel FPGA IP קאָרעס
די Intel Quartus Prime ווייכווארג שטיצט IP האַרץ RTL סימיאַליישאַן אין ספּעציפיש EDA סימיאַלייטערז. IP דור אָפּטיאָנאַללי קריייץ סימיאַליישאַן files, אַרייַנגערעכנט די פאַנגקשאַנאַל סימיאַליישאַן מאָדעל, קיין טעסטבענטש (אָדער עקסampדי פּלאַן), און פאַרקויפער-ספּעציפיש סימיאַלייטער סעטאַפּ סקריפּס פֿאַר יעדער IP האַרץ. איר קענען נוצן די פאַנגקשאַנאַל סימיאַליישאַן מאָדעל און קיין טעסטבענטש אָדער עקסampלאַ פּלאַן פֿאַר סימיאַליישאַן. IP דור רעזולטאַט קען אויך אַרייַננעמען סקריפּס צו זאַמלען און לויפן קיין טעסטבענטש. די סקריפּס רשימה אַלע מאָדעלס אָדער לייברעריז איר דאַרפֿן צו סימולירן דיין IP האַרץ.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 16

שיקן באַמערקונגען

3. געטינג סטאַרטעד 683074 | 2022.04.28

די Intel Quartus Prime ווייכווארג גיט ינאַגריישאַן מיט פילע סימיאַלייטערז און שטיצט קייפל סימיאַליישאַן פלאָוז, אַרייַנגערעכנט דיין אייגענע סקריפּטיד און מנהג סימיאַליישאַן פלאָוז. וועלכער לויפן איר קלייַבן, IP האַרץ סימיאַליישאַן ינוואַלווז די פאלגענדע סטעפּס:
1. דזשענערייט IP HDL, טעסטבענטש (אָדער עקסampדי פּלאַן), און סימיאַלייטער סעטאַפּ שריפט files.
2. שטעלן אַרויף דיין סימיאַלייטער סוויווע און קיין סימיאַליישאַן סקריפּס.
3. צונויפנעמען סימיאַליישאַן מאָדעל לייברעריז.
4. לויפן דיין סימיאַלייטער.

3.4.1. סימולאַטינג און וועראַפייינג די פּלאַן

דורך פעליקייַט, דער פּאַראַמעטער רעדאַקטאָר דזשענערייץ סימיאַלייטער-ספּעציפיש סקריפּס מיט קאַמאַנדז צו צונויפנעמען, פּראָטים און סימולירן Intel FPGA IP מאָדעלס און סימיאַליישאַן מאָדעל ביבליאָטעק fileס. איר קענען נאָכמאַכן די קאַמאַנדז אין דיין סימיאַליישאַן טעסטבענטש שריפט אָדער רעדאַגירן די fileס צו לייגן קאַמאַנדז פֿאַר קאַמפּיילינג, ילאַברייטינג און סימיאַלייטינג דיין פּלאַן און טעסטבענטש.

טיש 10. Intel FPGA IP Core Simulation סקריפּס

סימיאַלייטער

File Directory

ModelSim

_סים/מענטאָר

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_סים/קסעליום

שריפט msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. סינטאַסייזינג IP קאָרעס אין אנדערע עדאַ מכשירים
אָפּטיאָנאַללי, נוצן אן אנדער שטיצט EDA געצייַג צו סינטאַסייז אַ פּלאַן וואָס כולל Intel FPGA IP קאָרעס. ווען איר דזשענערייט די IP האַרץ סינטעז fileפֿאַר נוצן מיט דריט-פּאַרטיי EDA סינטעז מכשירים, איר קענען מאַכן אַ שטח און טיימינג אָפּשאַצונג נעטליסט. צו געבן דור, קער אויף שאַפֿן טיימינג און מיטל עסטאַמאַץ פֿאַר דריט-פּאַרטיי EDA סינטעז מכשירים ווען קאַסטאַמייזינג דיין IP ווערייישאַן.
די שטח און טיימינג אָפּשאַצונג נעטליסט באשרייבט די IP האַרץ קאַנעקטיוויטי און אַרקאַטעקטשער, אָבער טוט נישט אַרייַננעמען דעטאַילס וועגן די אמת פאַנגקשאַנאַליטי. די אינפֿאָרמאַציע ינייבאַלז זיכער דריט-פּאַרטיי סינטעז מכשירים צו בעסער באַריכט שטח און טיימינג עסטאַמאַץ. אין אַדישאַן, סינטעז מכשירים קענען נוצן די טיימינג אינפֿאָרמאַציע צו דערגרייכן טיימינג-געטריבן אָפּטימיזאַטיאָנס און פֿאַרבעסערן די קוואַליטעט פון רעזולטאַטן.
די Intel Quartus Prime ווייכווארג דזשענערייץ די _syn.v נעטליסט file אין Verilog HDL פֿאָרמאַט, ראַגאַרדלאַס פון די רעזולטאַט file פֿאָרמאַט איר ספּעציפיצירן. אויב איר נוצן דעם נעטליסט פֿאַר סינטעז, איר מוזן אַרייַננעמען די IP האַרץ ראַפּער file .וו אָדער .vhd אין דיין Intel Quartus Prime פּרויעקט.

(7) אויב איר האָט נישט שטעלן די EDA געצייַג אָפּציע - וואָס אַלאַוז איר צו אָנהייבן דריט-פּאַרטיי EDA סימיאַלייטערז פֿון די Intel Quartus Prime ווייכווארג - לויפן דעם שריפט אין די ModelSim אָדער QuestaSim סימיאַלייטער Tcl קאַנסאָול (נישט אין די Intel Quartus Prime ווייכווארג Tcl קאַנסאָול) צו ויסמיידן קיין ערראָרס.

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 17

3. געטינג סטאַרטעד 683074 | 2022.04.28
3.6. קאַמפּיילינג די גאַנץ פּלאַן
איר קענען נוצן די אָנהייב קאָמפּילאַטיאָן באַפֿעל אין די פּראַסעסינג מעניו אין די Intel Quartus Prime Pro Edition ווייכווארג צו צונויפנעמען דיין פּלאַן.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 18

שיקן באַמערקונגען

683074 | 2022.04.28 שיקן באַמערקונגען

4. פאַנגקשאַנאַל באַשרייַבונג

פיגורע 5.

F-Tile Serial Lite IV Intel FPGA IP באשטייט פון MAC און עטהערנעט פּקס. די MAC קאַמיונאַקייץ מיט די מנהג פּקס דורך MII ינטערפייסיז.

די IP שטיצט צוויי מאַדזשאַליישאַן מאָדעס:
· PAM4 - פּראָווידעס 1 צו 12 נומער פון ליינז פֿאַר סעלעקציע. די IP שטענדיק ינסטאַנטייץ צוויי פּקס טשאַנאַלז פֿאַר יעדער שטעג אין PAM4 מאַדזשאַליישאַן מאָדע.
· NRZ - פּראָווידעס 1 צו 16 נומער פון ליינז פֿאַר סעלעקציע.

יעדער מאַדזשאַליישאַן מאָדע שטיצט צוויי דאַטן מאָדעס:
· באַסיק מאָדע - דאָס איז אַ ריין סטרימינג מאָדע ווו דאַטן זענען געשיקט אָן די אָנהייב פון פּאַקאַט, ליידיק ציקל און סוף פון פּאַקאַט צו פאַרגרעסערן באַנדווידט. די IP נעמט די ערשטער גילטיק דאַטן ווי דער אָנהייב פון אַ פּלאַצן.

באַסיק מאָדע דאַטאַ אַריבערפירן tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

ד0 ד1 ד2 ד3 ד4 ד5 ד6 ד7 ד8 ד9

rx_avs_valid rx_avs_data

ד0 ד1 ד2 ד3 ד4 ד5 ד6 ד7 ד8 ד9

ISO 9001:2015 רעגיסטרירט

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

פיגורע 6.

· גאַנץ מאָדע - דאָס איז די פּאַקאַט מאָדע דאַטן אַריבערפירן. אין דעם מאָדע, די IP סענדז אַ פּלאַצן און אַ סינק ציקל אין די אָנהייב און די סוף פון אַ פּאַקאַט ווי דעלימאַטערז.

גאַנץ מאָדע דאַטאַ אַריבערפירן tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

ד0 ד1 ד2 ד3 ד4 ד5 ד6 ד7 ד8 ד9

rx_avs_data

ד0 ד1 ד2 ד3 ד4 ד5 ד6 ד7 ד8 ד9

פֿאַרבונדענע אינפֿאָרמאַציע · F-Tile Serial Lite IV Intel FPGA IP Overview אויף בלאַט 6 · F-Tile Serial Lite IV Intel FPGA IP Design Exampדער באַניצער גייד

4.1. TX Datapath
די TX דאַטאַפּאַט באשטייט פון די פאלגענדע קאַמפּאָונאַנץ: · MAC אַדאַפּטער · קאָנטראָל וואָרט ינסערשאַן בלאָק · CRC · MII ענקאָדער · פּקס בלאָק · PMA בלאָק

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 20

שיקן באַמערקונגען

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28
פיגורע 7. טקס דאַטאַפּאַטה

פֿון באַניצער לאָגיק

TX MAC

Avalon סטרימינג צובינד

מעק אַדאַפּטער

קאָנטראָל וואָרט ינסערשאַן

CRC

MII ענקאָדער

MII Interface Custom PCS
פּקס און פּמאַ

TX סיריאַל צובינד צו אנדערע FPGA מיטל

4.1.1. TX MAC אַדאַפּטער
די TX MAC אַדאַפּטער קאָנטראָלס די דאַטן טראַנסמיסיע צו די באַניצער לאָגיק מיט די Avalon® סטרימינג צובינד. דעם בלאָק שטיצט באַניצער-דיפיינד אינפֿאָרמאַציע טראַנסמיסיע און לויפן קאָנטראָל.

טראַנספערינג באַניצער-דיפיינד אינפֿאָרמאַציע

אין גאַנץ מאָדע, די IP גיט די tx_is_usr_cmd סיגנאַל אַז איר קענען נוצן צו אָנהייבן באַניצער-דיפיינד אינפֿאָרמאַציע ציקל אַזאַ ווי XOFF / XON טראַנסמיסיע צו די באַניצער לאָגיק. איר קענען אָנהייבן די באַניצער-דיפיינד אינפֿאָרמאַציע טראַנסמיסיע ציקל דורך באַשטעטיקן דעם סיגנאַל און אַריבערפירן די אינפֿאָרמאַציע מיט tx_avs_data צוזאַמען מיט די באַשטעטיקן פון tx_avs_startofpacket און tx_avs_valid סיגנאַלז. דער בלאָק דאַן דיאַסערץ די tx_avs_ready פֿאַר צוויי סייקאַלז.

באַמערקונג:

דער באַניצער-דיפיינד אינפֿאָרמאַציע שטריך איז בנימצא בלויז אין גאַנץ מאָדע.

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 21

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

פיגורע 8.

לויפן קאָנטראָל

עס זענען טנאָים ווו די TX MAC איז נישט גרייט צו באַקומען דאַטן פֿון די באַניצער לאָגיק, אַזאַ ווי בעשאַס די רי-אַליינמאַנט פּראָצעס פון די לינק אָדער ווען עס איז קיין דאַטן פֿאַר טראַנסמיסיע פֿון די באַניצער לאָגיק. צו ויסמיידן דאַטן אָנווער רעכט צו די באדינגונגען, די IP ניצט די tx_avs_ready סיגנאַל צו קאָנטראָלירן די דאַטן לויפן פֿון די באַניצער לאָגיק. די IP דיאַסערץ די סיגנאַל ווען די פאלגענדע טנאָים פאַלן:
· ווען tx_avs_startofpacket איז אַססיסטעד, tx_avs_ready איז דעאַסערטעד פֿאַר איין זייגער ציקל.
· ווען tx_avs_endofpacket איז אַססיסטעד, tx_avs_ready איז דיאַסערטיד פֿאַר איין זייגער ציקל.
· ווען קיין פּערד CWs איז באַשטימט tx_avs_ready איז דיאַסערטיד פֿאַר צוויי זייגער סייקאַלז.
· ווען רס-פעק אַליינמאַנט מאַרקער ינסערשאַן אַקערז אין די מנהג פּקס צובינד, טקס_אַווס_רעאַדי איז דיאַסערטיד פֿאַר פיר זייגער סייקאַלז.
· יעדער 17 עטהערנעט האַרץ זייגער סייקאַלז אין PAM4 מאַדזשאַליישאַן מאָדע און יעדער 33 עטהערנעט האַרץ זייגער סייקאַלז אין NRZ מאַדזשאַליישאַן מאָדע. די tx_avs_ready איז דעאַסערטיד פֿאַר איין זייגער ציקל.
· ווען באַניצער לאָגיק דעאַסערץ טקס_אַווס_וואַליד בעשאַס קיין דאַטן טראַנסמיסיע.

די פאלגענדע טיימינג דייאַגראַמז זענען עקסampליי פון TX MAC אַדאַפּטער ניצן tx_avs_ready פֿאַר דאַטן לויפן קאָנטראָל.

לויפן קאָנטראָל מיט tx_avs_valid דעאַססערטיאָן און START/END פּערד CWs

tx_core_clkout

tx_avs_valid tx_avs_data

ד1 ד2 ד3

גילטיק סיגנאַל דיאַסערץ

ד 5 ד 6

tx_avs_ready tx_avs_startofpacket

גרייט סיגנאַל דעאַסערץ פֿאַר צוויי סייקאַלז צו אַרייַנלייגן END-STRT CW

tx_avs_endofpacket

usrif_data

ד1 ד2 ד3

CW_data

דן סוף סטרט ד0 ד1 ד2 ד3 ליידיק ד4

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 22

שיקן באַמערקונגען

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

פיגורע 9.

לויפן קאָנטראָל מיט אַליינמאַנט מאַרקער ינסערשאַן
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

דן -1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

פיגורע 10.

לויפן קאָנטראָל מיט אָנהייב / סוף פּערד CWs צונויפפאַלן מיט אַליינמאַנט מאַרקער ינסערשאַן

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

דן -1

END STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. קאָנטראָל וואָרט (CW) ינסערשאַן
די F-Tile Serial Lite IV Intel FPGA IP קאַנסטראַקט CWs באזירט אויף די אַרייַנשרייַב סיגנאַלז פון די באַניצער לאָגיק. די CWs אָנווייַזן פּאַקאַט דעלימיטערס, טראַנסמיסיע סטאַטוס אינפֿאָרמאַציע אָדער באַניצער דאַטן צו די פּקס בלאָק און זיי זענען דערייווד פון XGMII קאָנטראָל קאָודז.
די פאלגענדע טיש ווייַזן די באַשרייַבונג פון די שטיצט CWs:

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 23

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

טיש 11.
אָנהייב END ALIGN

באַשרייַבונג פון שטיצט CWs

נומער פון ווערטער (1 וואָרט

= 64 ביץ)

יא

EMPTY_CYC

יא

ליידיק

ניין

DATA

יא

אין-באַנד

באַשרייַבונג
אָנהייב פון דאַטן דעלימיטער. סוף פון דאַטן דעלימיטער. קאָנטראָל וואָרט (CW) פֿאַר רקס אַליינמאַנט. ליידיק ציקל אין אַ דאַטן אַריבערפירן. IDLE (אויס פון באַנד). פּיילאָאַד.

טיש 12. CW פעלד באַשרייַבונג
פעלד RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

באַשרייַבונג
רעזערווירט פעלד. קען זיין געניצט פֿאַר צוקונפֿט פאַרלענגערונג. פֿאַרבונדן צו 0.
נומער פון גילטיק ביטעס אין די לעצטע וואָרט (64-ביסל). דאָס איז אַ 3 ביט ווערט. · 3'ב000: 8 ביטעס · 3'ב001: 1 בייט · 3'ב010: 2 בייט · 3'ב011: 3 בייטעס · 3'ב100: 4 בייטעס · 3'ב101: 5 בייטעס · 3'ב110: 6 בייט · 3'ב111: 7 ביטעס
נומער פון ניט-גילטיק ווערטער אין די סוף פון אַ פּלאַצן.
ינדיקייץ די RX Avalon סטרימינג צובינד צו באַשטעטיקן אַ סוף-פון-פּאַקקעט סיגנאַל.
ינדיקייץ די RX Avalon סטרימינג צובינד צו באַשטעטיקן אַ אָנהייב פון פּאַקאַט סיגנאַל.
ינדיקייץ די RX Avalon סטרימינג צובינד צו באַשטעטיקן אַ אָנהייב פון פּאַקאַט און אַ סוף פון פּאַקאַט אין דער זעלביקער ציקל.
קוק די RX אַליינמאַנט.
די וואַלועס פון קאַמפּיוטאַד CRC.
ינדיקייץ אַז די קאָנטראָל וואָרט (CW) כּולל באַניצער-דיפיינד אינפֿאָרמאַציע.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 24

שיקן באַמערקונגען

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

4.1.2.1. אָנהייב פון פּלאַצן CW

פיגורע 11. אָנהייב-פון-פּלאַצן קוו פֿאָרמאַט

אָנהייב

63:56

RSVD

55:48

RSVD

47:40

RSVD

דאַטן

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

קאַנאַל

7:0

'הפב (אָנהייב)

קאָנטראָל 7:0

טיש 13.

אין גאַנץ מאָדע, איר קענען אַרייַנלייגן די START CW דורך באַשטעטיקן די tx_avs_startofpacket סיגנאַל. ווען איר באַשטעטיקן בלויז די tx_avs_startofpacket סיגנאַל, די סאָפּ ביסל איז באַשטימט. ווען איר באַשטעטיקן ביידע די tx_avs_startofpacket און tx_avs_endofpacket סיגנאַלז, די סעאָפּ ביסל איז באַשטימט.

אָנהייב CW פעלד וואַלועס
פעלד סאָפּ / סעאָפּ
וסר (8)
align

ווערט

דעפּענדינג אויף די tx_is_usr_cmd סיגנאַל:

1: ווען tx_is_usr_cmd = 1

0: ווען tx_is_usr_cmd = 0

אין באַסיק מאָדע, די MAC סענדז אַ START CW נאָך די באַשטעטיק איז דיסערטייטיד. אויב קיין דאַטן זענען בנימצא, די MAC קאַנטיניואַסלי סענדז EMPTY_CYC פּערד מיט END און START CWs ביז איר אָנהייב שיקט דאַטן.

4.1.2.2. סוף-פון-פּלאַצן CW

פיגורע 12. סוף-פון-פּלאַצן קוו פֿאָרמאַט

END

63:56

'הפד

55:48

CRC32 [31:24]

47:40

CRC32 [23:16]

דאַטן 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 עאָפּ=1 RSVD RSVD

RSVD

15:8

RSVD

ליידיק

7:0

RSVD

num_valid_bytes_eob

קאָנטראָל

7:0

(8) דאָס איז געשטיצט בלויז אין גאַנץ מאָדע.
שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 25

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

טיש 14.

די MAC ינסערץ די END CW ווען די tx_avs_endofpacket איז באשטעטיקט. די END CW כּולל די נומער פון גילטיק ביטעס אין די לעצטע דאַטן וואָרט און די CRC אינפֿאָרמאַציע.

די CRC ווערט איז אַ 32-ביסל CRC רעזולטאַט פֿאַר די דאַטן צווישן די START CW און די דאַטן וואָרט איידער די END CW.

די פאלגענדע טיש ווייזט די וואַלועס פון די פעלדער אין END CW.

END CW פעלד וואַלועס
פעלד eop CRC32 num_valid_bytes_eob

ווערט 1
CRC32 קאַמפּיוטאַד ווערט. נומער פון גילטיק ביטעס אין די לעצטע דאַטע וואָרט.

4.1.2.3. אַליינמאַנט פּערד CW

פיגורע 13. אַליינמאַנט פּערד קוו פֿאָרמאַטירונג

ALIGN CW פּאָר מיט START / END

64 + 8 ביץ XGMII צובינד

אָנהייב

63:56

RSVD

55:48

RSVD

47:40

RSVD

דאַטן

39:32 31:24

RSVD RSVD

23:16 עאָפּ=0 סאָפּ=0 וסר=0 אַליינ=1 סעאָפּ=0

15:8

RSVD

7:0

'הפב

קאָנטראָל 7:0

64 + 8 ביץ XGMII צובינד

END

63:56

'הפד

55:48

RSVD

47:40

RSVD

דאַטן

39:32 31:24

RSVD RSVD

23:16 עאָפּ=0 RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

קאָנטראָל 7:0

די ALIGN CW איז אַ פּערד CW מיט START/END אָדער END/START CW. איר קענען אַרייַנלייגן די ALIGN פּערד CW דורך באַשטעטיקן די tx_link_reinit סיגנאַל, שטעלן די אַליינמאַנט פּעריאָד טאָמבאַנק אָדער אָנהייבן אַ באַשטעטיק. ווען די ALIGN פּערד CW איז ינסערטאַד, די אַליינמאַנט פעלד איז באַשטימט צו 1 צו אָנהייבן די ופנעמער אַליינמאַנט בלאָק צו קאָנטראָלירן די אַליינמאַנט פון אַלע ליינז.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 26

שיקן באַמערקונגען

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

טיש 15.

ALIGN CW פעלד וואַלועס
פעלד ייַנרייען
eop sop usr seop

ווערט 1 0 0 0 0

4.1.2.4. ליידיק ציקל CW

פיגורע 14. ליידיק-ציקל קוו פֿאָרמאַטירונג

EMPTY_CYC פּאָר מיט END/START

64 + 8 ביץ XGMII צובינד

END

63:56

'הפד

55:48

RSVD

47:40

RSVD

דאַטן

39:32 31:24

RSVD RSVD

23:16 עאָפּ=0 RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

קאָנטראָל 7:0

64 + 8 ביץ XGMII צובינד

אָנהייב

63:56

RSVD

55:48

RSVD

47:40

RSVD

דאַטן

39:32 31:24

RSVD RSVD

23:16

סאָפּ=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'הפב

קאָנטראָל 7:0

טיש 16.

ווען איר אָפּשאַצן tx_avs_valid פֿאַר צוויי זייגער סייקאַלז בעשאַס אַ פּלאַצן, די MAC ינסערץ אַן EMPTY_CYC CW פּערד מיט END / START CWs. איר קענט נוצן דעם CW ווען עס איז קיין דאַטן בנימצא פֿאַר טראַנסמיסיע מאָומאַנטערי.

ווען איר דעאַסערט tx_avs_valid פֿאַר איין ציקל, די IP דעאַסערט tx_avs_valid פֿאַר צוויי מאָל די צייט פון tx_avs_valid דיאַסערשאַן צו דזשענערייט אַ פּאָר פון END / START CWs.

EMPTY_CYC CW פעלד וואַלועס
פעלד ייַנרייען
eop

ווערט 0 0

פארבליבן...

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 27

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

פעלד סאָפּ וסר סאָפּ

ווערט 0 0 0

4.1.2.5. ליידיק CW

פיגורע 15. ליידיק קוו פֿאָרמאַט

IDLE CW

63:56

'ה07

55:48

'ה07

47:40

'ה07

דאַטן

39:32 31:24

'ה07 'ה07

23:16

'ה07

15:8

'ה07

7:0

'ה07

קאָנטראָל 7:0

די MAC אַרייַנלייגן די IDLE CW ווען עס איז קיין טראַנסמיסיע. בעשאַס דעם פּעריאָד, די tx_avs_valid סיגנאַל איז נידעריק.
איר קענט נוצן די IDLE CW ווען אַ פּלאַצן אַריבערפירן איז געענדיקט אָדער די טראַנסמיסיע איז אין אַ ליידיק שטאַט.

4.1.2.6. דאַטאַ וואָרט

די דאַטן וואָרט איז די פּיילאָוד פון אַ פּאַקאַט. די XGMII קאָנטראָל ביטן זענען אַלע שטעלן צו 0 אין דאַטן וואָרט פֿאָרמאַט.

פיגורע 16. דאַטאַ וואָרט פֿאָרמאַט

64+8 ביץ XGMII צובינד

דאַטן וואָרט

63:56

באַניצער דאַטן 7

55:48

באַניצער דאַטן 6

47:40

באַניצער דאַטן 5

דאַטן

39:32 31:24

באַניצער דאַטן 4 באַניצער דאַטן 3

23:16

באַניצער דאַטן 2

15:8

באַניצער דאַטן 1

7:0

באַניצער דאַטן 0

קאָנטראָל 7:0

4.1.3. TX CRC
איר קענען געבן די TX CRC בלאָק ניצן די Enable CRC פּאַראַמעטער אין די IP פּאַראַמעטער עדיטאָר. דער שטריך איז געשטיצט אין ביידע באַסיק און גאַנץ מאָדעס.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 28

שיקן באַמערקונגען

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

די MAC מוסיף די CRC ווערט צו די END CW דורך באַשטעטיקן די tx_avs_endofpacket סיגנאַל. אין די BASIC מאָדע, בלויז די ALIGN CW פּערד מיט END CW כּולל אַ גילטיק CRC פעלד.
די TX CRC בלאָק ינטערפייסיז מיט די TX קאָנטראָל וואָרט ינסערשאַן און TX MII Encode בלאָק. די TX CRC בלאָק קאַמפּיוץ די CRC ווערט פֿאַר 64-ביסל ווערט פּער-ציקל דאַטן סטאַרטינג פון די START CW ביז די END CW.
איר קענען באַשטעטיקן די crc_error_inject סיגנאַל צו בעקיוון פאַרדאָרבן דאַטן אין אַ ספּעציפיש שטעג צו שאַפֿן CRC ערראָרס.

4.1.4. TX MII ענקאָדער

די TX MII ענקאָדער כאַנדאַלז די פּאַקאַט טראַנסמיסיע פון די MAC צו די TX PCS.

די פאלגענדע פיגור ווייזט די דאַטן מוסטער אויף די 8-ביסל MII ויטאָבוס אין PAM4 מאַדזשאַליישאַן מאָדע. די START און END CW דערשייַנען אַמאָל אין יעדער צוויי MII ליינז.

פיגורע 17. PAM4 מאָדולאַטיאָן מאָדע MII דאַטאַ מוסטער

ציקל 1

ציקל 2

ציקל 3

ציקל 4

ציקל 5

SOP_CW

DATA_1

DATA_9 DATA_17

ליידיק

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

ליידיק

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

די פאלגענדע פיגור ווייזט די דאַטן מוסטער אויף די 8-ביסל MII ויטאָבוס אין NRZ מאַדזשאַליישאַן מאָדע. די START און END CW דערשייַנען אין יעדער MII ליינז.

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 29

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

פיגורע 18. NRZ Modulation Mode MII Data Pattern

ציקל 1

ציקל 2

ציקל 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

ציקל 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS און PMA
די F-Tile Serial Lite IV Intel FPGA IP קאַנפיגיער די F-טייל טראַנססעיווער צו עטהערנעט פּקס מאָדע.

4.2. RX Datapath
די רקס דאַטאַפּאַט באשטייט פון די פאלגענדע קאַמפּאָונאַנץ: · PMA בלאָק · פּקס בלאָק · MII דעקאָדער · CRC · דעסקיו בלאָק · קאָנטראָל וואָרט באַזייַטיקונג בלאָק

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 30

שיקן באַמערקונגען

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28
פיגורע 19. רקס דאַטאַפּאַטה

צו באַניצער לאָגיק אַוואַלאָן סטרימינג צובינד
RX MAC
קאָנטראָל וואָרט באַזייַטיקונג
דעסקיו

CRC

MII דעקאָדער

MII Interface Custom PCS
פּקס און פּמאַ

RX סיריאַל צובינד פֿון אנדערע FPGA מיטל
4.2.1. RX PCS און PMA
די F-Tile Serial Lite IV Intel FPGA IP קאַנפיגיער F-טייל טראַנססעיווער צו עטהערנעט פּקס מאָדע.
4.2.2. RX MII דעקאָדער
דער בלאָק יידענאַפייד אויב ינקאַמינג דאַטן כּולל קאָנטראָל וואָרט און אַליינמאַנט מאַרקערס. די RX MII דעקאָדער אַוטפּוץ דאַטן אין די פאָרעם פון 1-ביסל גילטיק, 1-ביסל מאַרקער גראדן, 1-ביסל קאָנטראָל גראדן און 64-ביסל דאַטן פּער שטעג.
4.2.3. RX CRC
איר קענען געבן די TX CRC בלאָק ניצן די Enable CRC פּאַראַמעטער אין די IP פּאַראַמעטער עדיטאָר. דער שטריך איז געשטיצט אין ביידע באַסיק און גאַנץ מאָדעס. די RX CRC בלאָק ינטערפייסיז מיט די RX Control Word Removal און RX MII דעקאָדער בלאַקס. די IP באַשטעטיקט rx_crc_error סיגנאַל ווען אַ CRC טעות אַקערז.

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 31

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28
די IP דיאַסערט די rx_crc_error ביי יעדער נייַ פּלאַצן. עס איז אַ רעזולטאַט צו דער באַניצער לאָגיק פֿאַר באַניצער לאָגיק טעות האַנדלינג.
4.2.4. RX Deskew
די RX דעסקיו בלאָק דיטעקץ די אַליינמאַנט מאַרקערס פֿאַר יעדער שטעג און שייַעך-אַליינז די דאַטן איידער זיי שיקן עס צו די RX CW באַזייַטיקונג בלאָק.
איר קענען קלייַבן צו לאָזן די IP האַרץ אויטאָמאַטיש ייַנרייען די דאַטן פֿאַר יעדער שטעג ווען אַ אַליינמאַנט טעות אַקערז דורך באַשטעטיקן די Enable Auto Alignment פּאַראַמעטער אין די IP פּאַראַמעטער עדיטאָר. אויב איר דיסייבאַל די אָטאַמאַטיק אַליינמאַנט שטריך, די IP האַרץ באַשטעטיקט די rx_error סיגנאַל צו אָנווייַזן אַליינמאַנט טעות. איר מוזן באַשטעטיקן די rx_link_reinit צו אָנהייבן דעם ליין אַליינמאַנט פּראָצעס ווען אַ ליין אַליינמאַנט טעות אַקערז.
די RX דעסקיו דיטעקץ די אַליינמאַנט מאַרקערס באזירט אויף אַ שטאַט מאַשין. די פאלגענדע דיאַגראַמע ווייזט די שטאַטן אין די רקס דעסקיו בלאָק.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 32

שיקן באַמערקונגען

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

פיגורע 20.

RX Deskew Lane Alignment State Machine מיט אַוטאָ אַליינמאַנט ענייבאַלד פלאָו טשאַרט
אָנהייב

ליידיק

באַשטעטיק = 1 יאָ ניט

אַלע פּקס

ניין

ליינז גרייט?

יאָ

WAIT

אַלע סינק מאַרקערס ניט
דיטעקטאַד?
יאָ
ALIGN

ניין
יאָ טיימאַוט?

יאָ
פאַרפאַלן פון אַליינמאַנט?
קיין סוף

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 33

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

פיגורע 21.

RX Deskew Lane Alignment State Machine מיט Auto Alignment Disabled Flow Chart
אָנהייב

ליידיק

באַשטעטיק = 1 יאָ ניט

אַלע פּקס

ניין

ליינז גרייט?

יאָ

יאָ
rx_link_reinit = 1
קיין טעות

ניין יאָ טיימאַוט?

WAIT
קיין כל סינק מאַרקערס
דיטעקטאַד?
יאָ ALIGN

יאָ
פאַרפאַלן פון אַליינמאַנט?
ניין
סוף
1. די אַליינמאַנט פּראָצעס סטאַרץ מיט די יידל שטאַט. דער בלאָק באוועגט צו WAIT שטאַט ווען אַלע פּקס ליינז זענען גרייט און rx_link_reinit איז דיאַסערטיד.
2. אין WAIT שטאַט, די בלאָק טשעקס אַלע דיטעקטאַד מאַרקערס זענען אַססיסטעד ין דער זעלביקער ציקל. אויב די צושטאַנד איז אמת, די בלאָק איז אריבערגעפארן צו די ALIGNED שטאַט.
3. ווען די בלאָק איז אין די ALIGNED שטאַט, עס ינדיקייץ אַז די ליינז זענען אַליינד. אין דעם שטאַט, די בלאָק האלט צו מאָניטאָר ליין אַליינמאַנט און קאָנטראָלירן אויב אַלע מאַרקערס זענען פאָרשטעלן אין דער זעלביקער ציקל. אויב בייַ מינדסטער איין מאַרקער איז נישט פאָרשטעלן אין דער זעלביקער ציקל און די Enable Auto Alignment פּאַראַמעטער איז באַשטימט, די בלאָק גייט צו די

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 34

שיקן באַמערקונגען

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

IDLE שטאַט צו שייַעך-יניטיאַליזירן די אַליינמאַנט פּראָצעס. אויב ינייבאַל אַוטאָ אַליינמאַנט איז נישט באַשטימט און לפּחות איין מאַרקער איז נישט פאָרשטעלן אין דער זעלביקער ציקל, דער בלאָק גייט צו ERROR שטאַט און ווארטן פֿאַר די באַניצער לאָגיק צו באַשטעטיקן rx_link_reinit סיגנאַל צו אָנהייבן ליין אַליינמאַנט פּראָצעס.

פיגורע 22. ליין ריאַליינמאַנט מיט געבן אַוטאָ אַליינמאַנט ענייבאַלד rx_core_clk

rx_link_up

rx_link_reinit

און_אַלל_מאַרקערס

דעסקיו שטאַט

ALGNED

ליידיק

WAIT

ALGNED

AUTO_ALIGN = 1

פיגורע 23. ליין ריאַליינמאַנט מיט געבן אַוטאָ אַליינמאַנט פאַרקריפּלט rx_core_clk

rx_link_up

rx_link_reinit

און_אַלל_מאַרקערס

דעסקיו שטאַט

ALGNED

טעות

ליידיק

WAIT

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW באַזייַטיקונג
דער בלאָק דעקאָדעס די CWs און סענדז דאַטן צו די באַניצער לאָגיק ניצן די Avalon סטרימינג צובינד נאָך די באַזייַטיקונג פון די CWs.
ווען עס איז קיין גילטיק דאַטן בנימצא, די RX CW באַזייַטיקונג בלאָק דעאַסערץ די rx_avs_valid סיגנאַל.
אין פול מאָדע, אויב דער באַניצער ביסל איז באַשטימט, דעם בלאָק באַשטעטיקט די rx_is_usr_cmd סיגנאַל און די דאַטן אין דער ערשטער זייגער ציקל זענען געניצט ווי באַניצער-דיפיינד אינפֿאָרמאַציע אָדער באַפֿעל.
ווען rx_avs_ready דעאַסערץ און rx_avs_valid טענהט, די RX CW באַזייַטיקונג בלאָק דזשענערייץ אַ טעות צושטאַנד צו די באַניצער לאָגיק.
די Avalon סטרימינג סיגנאַלז שייַכות צו דעם בלאָק זענען ווי גייט: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 35

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28
· רקס_אַווס_וואַליד
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (בלויז בנימצא אין גאַנץ מאָדע)
4.3. F-Tile Serial Lite IV Intel FPGA IP זייגער אַרטשיטעקטורע
די F-Tile Serial Lite IV Intel FPGA IP האט פיר זייגער ינפּוץ וואָס דזשענערייט קלאַקס צו פאַרשידענע בלאַקס: · טראַנססעיווער רעפֿערענץ זייגער (xcvr_ref_clk) - אַרייַנשרייַב זייגער פֿון פונדרויסנדיק זייגער
טשיפּס אָדער אַסאַלייטערז וואָס דזשענערייץ קלאַקס פֿאַר TX MAC, RX MAC און TX און RX מנהג פּקס בלאַקס. אָפּשיקן צו פּאַראַמעטערס פֿאַר געשטיצט אָפטקייַט קייט. · TX core clock (tx_core_clk)-דעם זייגער איז דערייווד פון טראַנססעיווער פּלל איז געניצט פֿאַר TX MAC. דער זייגער איז אויך אַ רעזולטאַט זייגער פון די F-טייל טראַנססעיווער צו פאַרבינדן צו די TX באַניצער לאָגיק. · RX האַרץ זייגער (rx_core_clk) - דער זייגער איז דערייווד פון די טראַנססעיווער פּלל איז געניצט פֿאַר רקס דעסקיו פיפאָ און רקס מעק. דער זייגער איז אויך אַ רעזולטאַט זייגער פון די F-טייל טראַנססעיווער צו פאַרבינדן צו די RX באַניצער לאָגיק. · זייגער פֿאַר טראַנססעיווער רעקאָנפיגוראַטיאָן צובינד (reconfig_clk) - אַרייַנשרייַב זייגער פון פונדרויסנדיק זייגער סערקאַץ אָדער אַסאַלייטערז וואָס דזשענערייץ קלאַקס פֿאַר F-טייל טראַנססעיווער רעקאָנפיגוראַטיאָן צובינד אין ביידע טקס און רקס דאַטאַפּאַטס. די זייגער אָפטקייַט איז 100-162 מהז.
די פאלגענדע בלאָק דיאַגראַמע ווייזט F-Tile Serial Lite IV Intel FPGA IP זייגער דאָומיינז און די קאַנעקשאַנז אין די IP.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 36

שיקן באַמערקונגען

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

פיגורע 24.

F-Tile Serial Lite IV Intel FPGA IP זייגער אַרטשיטעקטורע

אַסאַלייטער

FPGA1
F-Tile Serial Lite IV Intel FPGA IP טראַנססעיווער רעקאָנפיגוראַטיאָן צובינד זייגער
(reconfig_clk)

tx_core_clkout (פאַרבינדן צו באַניצער לאָגיק)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

טראַנססעיווער רעקאָנפיגוראַטיאָן צובינד זייגער

(reconfig_clk)

אַסאַלייטער

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (פאַרבינדן צו באַניצער לאָגיק)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

סיריאַל_לינק[n-1:0]

דעסקיו

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

דעסקיו FIFO

rx_core_clkout (פאַרבינדן צו באַניצער לאָגיק)

rx_core_clk= clk_pll_div64[mid_ch]

מנהג פּקס

סיריאַל_לינק[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (פאַרבינדן צו באַניצער לאָגיק)

טראַנססעיווער רעף זייגער (xcvr_ref_clk)
טראַנססעיווער רעף זייגער (xcvr_ref_clk)

אָסילאַטאָר*

לעגענדע

FPGA מיטל
TX האַרץ זייגער פעלד
RX האַרץ זייגער פעלד
טראַנססעיווער דערמאָנען זייגער פעלד פונדרויסנדיק מיטל דאַטאַ סיגנאַלז

4.4. באַשטעטיק און לינק יניטיאַליזאַטיאָן
די MAC, F-tile Hard IP און ריקאַנפיגיעריישאַן בלאַקס האָבן פאַרשידענע באַשטעטיק סיגנאַלז: · TX און RX MAC בלאַקס נוצן tx_core_rst_n און rx_core_rst_n באַשטעטיק סיגנאַלז. · tx_pcs_fec_phy_reset_n און rx_pcs_fec_phy_reset_n באַשטעטיק סיגנאַלז פאָר
די ווייך באַשטעטיק קאָנטראָללער צו באַשטעטיק די F-טייל האַרד IP. · רעקאָנפיגוראַטיאָן בלאָק ניצט די רעקאָנפיג_ריסעט באַשטעטיק סיגנאַל.

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 37

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

פיגורע 25. באַשטעטיק אַרטשיטעקטורע
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-טייל סיריאַל ליטע IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-טייל שווער IP

טקס סיריאַל דאַטאַ רקס סיריאַל דאַטאַ

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

באַשטעטיק לאָגיק
פֿאַרבונדענע אינפֿאָרמאַציע · באַשטעטיק גיידליינז אויף בלאַט 51 · F-Tile Serial Lite IV Intel FPGA IP Design Exampדער באַניצער גייד
4.4.1. TX באַשטעטיק און יניטיאַליזאַטיאָן סיקוואַנס
די TX באַשטעטיק סיקוואַנס פֿאַר F-Tile Serial Lite IV Intel FPGA IP איז ווי גייט: 1. באַשטעטיקן tx_pcs_fec_phy_reset_n, tx_core_rst_n, and reconfig_reset
סיימאַלטייניאַסלי צו באַשטעטיק די F-טייל שווער IP, MAC און ריקאַנפיגיעריישאַן בלאַקס. מעלדונג tx_pcs_fec_phy_reset_n און ריקאַנפיגיעריישאַן באַשטעטיק נאָך ווארטן פֿאַר tx_reset_ack צו ענשור אַז די בלאַקס זענען רעכט באַשטעטיק. 2. די IP דאַן באַשטעטיקט די phy_tx_lanes_stable, tx_pll_locked, און phy_ehip_ready סיגנאַלז נאָך tx_pcs_fec_phy_reset_n באַשטעטיק איז באפרייט, צו אָנווייַזן די TX PHY איז גרייט פֿאַר טראַנסמיסיע. 3. דער tx_core_rst_n סיגנאַל דעאַסערץ נאָך phy_ehip_ready סיגנאַל גייט הויך. 4. די IP סטאַרץ טראַנסמיטינג IDLE אותיות אויף די MII צובינד אַמאָל די MAC איז נישט באַשטעטיק. עס איז קיין פאָדערונג פֿאַר TX ליין אַליינמאַנט און סקיוינג ווייַל אַלע ליינז נוצן די זעלבע זייגער. 5. בשעת טראַנסמיטינג IDLE אותיות, די MAC טענהט די tx_link_up סיגנאַל. 6. דער MAC דעמאָלט סטאַרץ טראַנסמיטינג ALIGN פּערד מיט START/END אָדער END/START CW אין אַ פאַרפעסטיקט מעהאַלעך צו אָנהייבן די ליין אַליינמאַנט פּראָצעס פון די קאָננעקטעד ופנעמער.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 38

שיקן באַמערקונגען

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

פיגורע 26.

TX באַשטעטיק און יניטיאַליזאַטיאָן טיימינג דיאַגראַמע
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

טקס_פּלל _לאַקט

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX באַשטעטיק און יניטיאַליזאַטיאָן סיקוואַנס
די RX באַשטעטיק סיקוואַנס פֿאַר F-Tile Serial Lite IV Intel FPGA IP איז ווי גייט:
1. באַשטעטיקן rx_pcs_fec_phy_reset_n, rx_core_rst_n, און reconfig_reset סיימאַלטייניאַסלי צו באַשטעטיק די F-טייל שווער IP, MAC און ריקאַנפיגיעריישאַן בלאַקס. מעלדונג rx_pcs_fec_phy_reset_n און ריקאַנפיגיעריישאַן באַשטעטיק נאָך ווארטן פֿאַר rx_reset_ack צו ענשור אַז די בלאַקס זענען רעכט באַשטעטיק.
2. די IP באַשטעטיקט די phy_rx_pcs_ready סיגנאַל נאָך די מנהג פּקס באַשטעטיק איז רעלעאַסעד, צו אָנווייַזן RX PHY איז גרייט פֿאַר טראַנסמיסיע.
3. דער rx_core_rst_n סיגנאַל דעאַסערץ נאָך phy_rx_pcs_ready סיגנאַל גייט הויך.
4. די IP סטאַרץ די ליין אַליינמאַנט פּראָצעס נאָך די RX MAC באַשטעטיק איז רעלעאַסעד און אויף ריסיווינג ALIGN פּערד מיט START/END אָדער END/START CW.
5. די רקס דעסקיו בלאָק באַשטעטיקט די rx_link_up סיגנאַל אַמאָל אַליינמאַנט פֿאַר אַלע ליינז איז גאַנץ.
6. די IP דאַן אַססערט די rx_link_up סיגנאַל צו דער באַניצער לאָגיק צו אָנווייַזן אַז די רקס לינק איז גרייט צו אָנהייבן דאַטן אָפּטראָג.

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 39

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28

פיגורע 27. רקס באַשטעטיק און יניטיאַליזאַטיאָן טיימינג דיאַגראַמע
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. קאַלקולאַטיאָן פון לינק קורס און באַנדווידט עפיקאַסי

די F-Tile Serial Lite IV Intel FPGA IP באַנדווידט עפעקטיווקייַט כעזשבן איז ווי אונטן:

באַנדווידט עפעקטיווקייַט = ראַו_ראַטע * 64/66 * (בורסט_סייז - בורסט_סייז_אָווהד) / בורסט_סייז * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - 2) / srl4_align_period]

טיש 17. באַנדווידט עפעקטיווקייַט וועריאַבאַלז באַשרייַבונג

וואַריאַבלע

באַשרייַבונג

raw_rate burst_size

דאָס איז די ביסל קורס אַטשיווד דורך די סיריאַל צובינד. raw_rate = SERDES ברייט * טראַנססעיווער זייגער אָפטקייַט עקסampל: ראַו_ראַטע = 64 * 402.812500 Gbps = 25.78 Gbps
ווערט פון פּלאַצן גרייס. צו רעכענען דורכשניטלעך באַנדווידט עפעקטיווקייַט, נוצן פּראָסט פּלאַצן גרייס ווערט. פֿאַר מאַקסימום קורס, נוצן מאַקסימום פּלאַצן גרייס ווערט.

burst_size_ovhd

די פּלאַצן גרייס אָוווערכעד ווערט.
אין גאַנץ מאָדע, די burst_size_ovhd ווערט ריפערד צו די START און END פּערד CWs.
אין באַסיק מאָדע, עס איז קיין burst_size_ovhd ווייַל עס איז קיין START און END פּערד CWs.

align_marker_period

די ווערט פון די צייַט ווו אַ אַליינמאַנט מאַרקער איז ינסערטאַד. די ווערט איז 81920 זייגער ציקל פֿאַר זאַמלונג און 1280 פֿאַר שנעל סימיאַליישאַן. דעם ווערט איז באקומען פון די פּקס שווער לאָגיק.

align_marker_width srl4_align_period

די נומער פון זייגער סייקאַלז ווו אַ גילטיק אַליינמאַנט מאַרקער סיגנאַל איז געהאלטן הויך.
די נומער פון זייגער סייקאַלז צווישן צוויי אַליינמאַנט מאַרקערס. איר קענען שטעלן דעם ווערט ניצן די אַליינמאַנט פּעריאָד פּאַראַמעטער אין די IP פּאַראַמעטער עדיטאָר.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 40

שיקן באַמערקונגען

4. פאַנגקשאַנאַל באַשרייַבונג 683074 | 2022.04.28
די חשבונות פון די לינק קורס זענען ווי אונטן: עפעקטיוו קורס = באַנדווידט עפעקטיווקייַט * ראַו_ראַטע איר קענען באַקומען די מאַקסימום באַניצער זייגער אָפטקייַט מיט די פאלגענדע יקווייזשאַן. די מאַקסימום באַניצער זייגער אָפטקייַט כעזשבן אַסומז קעסיידערדיק דאַטן סטרימינג און קיין יידל ציקל אַקערז ביי דער באַניצער לאָגיק. דער קורס איז וויכטיק ווען דיזיינינג די באַניצער לאָגיק FIFO צו ויסמיידן FIFO לויפן. מאַקסימום באַניצער זייגער אָפטקייַט = עפעקטיוו קורס / 64

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 41

683074 | 2022.04.28 שיקן באַמערקונגען

5. פּאַראַמעטערס

טיש 18. F-Tile Serial Lite IV Intel FPGA IP פּאַראַמעטער באַשרייַבונג

פּאַראַמעטער

ווערט

פעליקייַט

באַשרייַבונג

אַלגעמיינע פּלאַן אָפּציעס

טיפּ PMA מאַדזשאַליישאַן

· PAM4 · NRZ

PAM4

אויסקלייַבן די PCS מאַדזשאַליישאַן מאָדע.

PMA טיפּ

· FHT · FGT

FGT

סאַלעקץ די טראַנססעיווער טיפּ.

PMA דאַטן קורס

· פֿאַר PAM4 מאָדע:
- FGT טראַנססעיווער טיפּ: 20 גבפּס 58 גבפּס
- FHT טראַנססעיווער טיפּ: 56.1 גבפּס, 58 גבפּס, 116 גבפּס
· פֿאַר NRZ מאָדע:
- FGT טראַנססעיווער טיפּ: 10 גבפּס 28.05 גבפּס
- FHT טראַנססעיווער טיפּ: 28.05 גבפּס, 58 גבפּס

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

ספּעציפיצירט די עפעקטיוו דאַטן קורס אין דער רעזולטאַט פון די טראַנססעיווער ינקאָרפּערייטינג טראַנסמיסיע און אנדערע אָוווערכעד. די ווערט איז קאַלקיאַלייטיד דורך די IP דורך ראַונדינג אַרויף צו 1 דעצימאַל אָרט אין גבפּס אַפּאַראַט.

PMA מאָדע

· דופּלעקס · טקס · רקס

דופּלעקס

פֿאַר FHT טראַנססעיווער טיפּ, די געשטיצט ריכטונג איז בלויז דופּלעקס. פֿאַר FGT טראַנססעיווער טיפּ, די געשטיצט ריכטונג איז דופּלעקס, טקס און רקס.

נומער פון PMA

· פֿאַר PAM4 מאָדע:

ליינז

— 1 ביז 12

· פֿאַר NRZ מאָדע:

— 1 ביז 16

אויסקלייַבן די נומער פון ליינז. פֿאַר סימפּלעקס פּלאַן, די געשטיצט נומער פון ליינז איז 1.

PLL רעפֿערענץ זייגער אָפטקייַט

· פֿאַר FHT טראַנססעיווער טיפּ: 156.25 מהז
· פֿאַר FGT טראַנססעיווער טיפּ: 27.5 מהז 379.84375 מהז, דיפּענדינג אויף די אויסגעקליבן טראַנססעיווער דאַטן קורס.

· פֿאַר FHT טראַנססעיווער טיפּ: 156.25 מהז
· פֿאַר FGT טראַנססעיווער טיפּ: 165 מהז

ספּעציפיצירט די רעפֿערענץ זייגער אָפטקייַט פון די טראַנססעיווער.

סיסטעם PLL

—

דערמאָנען זייגער

אָפטקייַט

170 מהז

בלויז בנימצא פֿאַר FHT טראַנססעיווער טיפּ. ספּעציפיצירט די סיסטעם PLL רעפֿערענץ זייגער און וועט זיין געוויינט ווי אַרייַנשרייַב פון F-Tile רעפערענץ און סיסטעם PLL קלאַקס Intel FPGA IP צו דזשענערייט די סיסטעם PLL זייגער.

סיסטעם פּלל אָפטקייַט
אַליינמאַנט צייַט

— 128 65536

געבן RS-FEC

געבן

876.5625 מהז 128 געבן

ספּעציפיצירט די סיסטעם פּלל זייגער אָפטקייַט.
ספּעציפיצירט די צייט פון אַליינמאַנט מאַרקער. די ווערט מוזן זיין x2. קער אויף צו געבן די RS-FEC שטריך.
פארבליבן...

ISO 9001:2015 רעגיסטרירט

5. פּאַראַמעטערס 683074 | 2022.04.28

פּאַראַמעטער

ווערט

פעליקייַט

באַשרייַבונג

דיסייבאַל

פֿאַר PAM4 PCS מאַדזשאַליישאַן מאָדע, RS-FEC איז שטענדיק ענייבאַלד.

באַניצער צובינד

סטרימינג מאָדע

· פול · יקערדיק

פול

אויסקלייַבן די דאַטן סטרימינג פֿאַר די IP.

גאַנץ: דעם מאָדע סענדז אַ אָנהייב פון פּאַקאַט און סוף פון פּאַקאַט ציקל אין אַ ראַם.

באַסיק: דאָס איז אַ ריין סטרימינג מאָדע ווו דאַטן זענען געשיקט אָן אַ אָנהייב פון פּאַקאַט, ליידיק און סוף פון פּאַקאַט צו פאַרגרעסערן באַנדווידט.

געבן CRC

געבן דיסייבאַל

דיסייבאַל

קער אויף צו געבן CRC טעות דיטעקשאַן און קערעקשאַן.

געבן אַוטאָ אַליינמאַנט

געבן דיסייבאַל

דיסייבאַל

קער אויף צו געבן אָטאַמאַטיק ליין אַליינמאַנט שטריך.

געבן דיבאַג ענדפּוינט

געבן דיסייבאַל

דיסייבאַל

ווען אויף, די F-Tile Serial Lite IV Intel FPGA IP ינקלודז אַן עמבעדיד דעבוג ענדפּוינט וואָס ינערלעך קאַנעקץ צו די Avalon זכּרון-מאַפּט צובינד. די IP קענען דורכפירן זיכער טעסץ און דיבאַג פאַנגקשאַנז דורך JTAG ניצן די סיסטעם קאַנסאָול. פעליקייַט ווערט איז אויסגעלאשן.

סימפּלעקס מערדזשינג (די פּאַראַמעטער באַשטעטיקן איז בלויז בארעכטיגט ווען איר סעלעקטירן FGT צווייענדיק סימפּלעקס פּלאַן.)

RSFEC ענייבאַלד אויף די אנדערע סיריאַל ליטע יוו סימפּלעקס IP געשטעלט אין דער זעלביקער FGT קאַנאַל (s)

געבן דיסייבאַל

דיסייבאַל

קער אויף דעם אָפּציע אויב איר דאַרפן אַ געמיש פון קאַנפיגיעריישאַן מיט RS-FEC ענייבאַלד און פאַרקריפּלט פֿאַר די F-Tile Serial Lite IV Intel FPGA IP אין אַ צווייענדיק סימפּלעקס פּלאַן פֿאַר NRZ טראַנססעיווער מאָדע, ווו ביידע TX און RX זענען געשטעלט אויף דער זעלביקער FGT קאַנאַל (s).

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 43

683074 | 2022.04.28 שיקן באַמערקונגען

6. F-Tile Serial Lite IV Intel FPGA IP צובינד סיגנאַלז

6.1. זייגער סיגנאַלז

טיש 19. זייגער סיגנאַלז

נאָמען

ברייט ריכטונג

באַשרייַבונג

tx_core_clkout

רעזולטאַט TX האַרץ זייגער פֿאַר די TX מנהג פּקס צובינד, TX MAC און באַניצער לאָגיקס

די TX דאַטאַפּאַט.

דער זייגער איז דזשענערייטאַד פֿון די מנהג פּקס בלאָק.

rx_core_clkout

רעזולטאַט RX האַרץ זייגער פֿאַר די RX מנהג פּקס צובינד, RX deskew FIFO, RX MAC

און באַניצער לאָגיקס אין די רקס דאַטאַפּאַט.

דער זייגער איז דזשענערייטאַד פֿון די מנהג פּקס בלאָק.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

אַרייַנשרייַב טראַנססעיווער דערמאָנען זייגער.

ווען די טראַנססעיווער טיפּ איז באַשטימט צו FGT, פאַרבינדן דעם זייגער צו די רעזולטאַט סיגנאַל (out_refclk_fgt_0) פון די F-Tile רעפערענץ און סיסטעם פּלל קלאַקס Intel FPGA IP. ווען די טראַנססעיווער טיפּ איז באַשטימט צו FHT, פאַרבינדן

דעם זייגער צו דער רעזולטאַט סיגנאַל (out_fht_cmmpll_clk_0) פון די F-Tile רעפערענץ און סיסטעם פּלל קלאַקס Intel FPGA IP.

אָפּשיקן צו פּאַראַמעטערס פֿאַר געשטיצט אָפטקייַט קייט.

אַרייַנשרייַב אַרייַנשרייַב זייגער פֿאַר טראַנססעיווער ריקאַנפיגיעריישאַן צובינד.

די זייגער אָפטקייַט איז 100-162 מהז.

פאַרבינדן דעם אַרייַנשרייַב זייגער סיגנאַל צו פונדרויסנדיק זייגער סערקאַץ אָדער אַסאַלייטערז.

אַרייַנשרייַב אַרייַנשרייַב זייגער פֿאַר טראַנססעיווער ריקאַנפיגיעריישאַן צובינד.

די זייגער אָפטקייַט איז 100-162 מהז.

פאַרבינדן דעם אַרייַנשרייַב זייגער סיגנאַל צו פונדרויסנדיק זייגער סערקאַץ אָדער אַסאַלייטערז.

out_systempll_clk_ 1

אַרייַנשרייַב

סיסטעם פּלל זייגער.
פאַרבינדן דעם זייגער צו די רעזולטאַט סיגנאַל (out_systempll_clk_0) פון די F-Tile רעפערענץ און סיסטעם פּלל קלאַקס Intel FPGA IP.

פֿאַרבונדענע אינפֿאָרמאַציע פּאַראַמעטערס אויף בלאַט 42

6.2. באַשטעטיק סיגנאַלז

טיש 20. באַשטעטיק סיגנאַלז

נאָמען

ברייט ריכטונג

tx_core_rst_n

אַרייַנשרייַב

זייגער פעלד אַסינטשראָנאָוס

rx_core_rst_n

אַרייַנשרייַב

אַסינטשראָנאָוס

tx_pcs_fec_phy_reset_n 1

אַרייַנשרייַב

אַסינטשראָנאָוס

באַשרייַבונג

אַקטיוו-נידעריק באַשטעטיק סיגנאַל. ריסעץ די F-Tile Serial Lite IV TX MAC.

אַקטיוו-נידעריק באַשטעטיק סיגנאַל. באַשטעטיק די F-Tile Serial Lite IV RX MAC.

אַקטיוו-נידעריק באַשטעטיק סיגנאַל.

פארבליבן...

ISO 9001:2015 רעגיסטרירט

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

נאָמען

ברייט ריכטונג זייגער פעלד

באַשרייַבונג

ריסטאַרט די F-Tile Serial Lite IV TX מנהג פּקס.

rx_pcs_fec_phy_reset_n 1

אַרייַנשרייַב

אַסינטשראָנאָוס

אַקטיוו-נידעריק באַשטעטיק סיגנאַל. באַשטעטיק די F-Tile Serial Lite IV RX מנהג פּקס.

reconfig_reset

אַרייַנשרייַב

reconfig_clk אַקטיוו-הויך באַשטעטיק סיגנאַל.

ריסעץ די Avalon זכּרון-מאַפּט צובינד ריקאַנפיגיעריישאַן בלאָק.

reconfig_sl_reset

אַרייַנשרייַב reconfig_sl_clk אַקטיוו-הויך באַשטעטיק סיגנאַל.

ריסעץ די Avalon זכּרון-מאַפּט צובינד ריקאַנפיגיעריישאַן בלאָק.

6.3. MAC סיגנאַלז

טיש 21.

TX MAC סיגנאַלז
אין דעם טיש, N רעפּראַזענץ די נומער פון ליינז שטעלן אין די IP פּאַראַמעטער רעדאַקטאָר.

נאָמען

ברייט

ריכטונג זייגער פעלד

באַשרייַבונג

tx_avs_ready

רעזולטאַט tx_core_clkout אַוואַלאָן סטרימינג סיגנאַל.

ווען אַססיסטעד, ינדיקייץ אַז די TX MAC איז גרייט צו אָננעמען דאַטן.

tx_avs_data

· (64*N)*2 (PAM4 מאָדע)
· 64*N (NRZ מאָדע)

אַרייַנשרייַב

tx_core_clkout אַוואַלאָן סטרימינג סיגנאַל. TX דאַטן.

tx_avs_channel

אַרייַנשרייַב tx_core_clkout אַוואַלאָן סטרימינג סיגנאַל.

דער קאַנאַל נומער פֿאַר דאַטן טראַנספערד אויף דעם קראַנט ציקל.

דער סיגנאַל איז ניט בנימצא אין באַסיק מאָדע.

tx_avs_valid

אַרייַנשרייַב tx_core_clkout אַוואַלאָן סטרימינג סיגנאַל.

ווען עס איז באשטעטיקט, ינדיקייץ די TX דאַטן סיגנאַל איז גילטיק.

tx_avs_startofpacket

אַרייַנשרייַב tx_core_clkout אַוואַלאָן סטרימינג סיגנאַל.

ווען אַססיסטעד, ינדיקייץ די אָנהייב פון אַ TX דאַטן פּאַקאַט.

באַשטעטיקן פֿאַר בלויז אַ איין זייגער ציקל פֿאַר יעדער פּאַקאַט.

דער סיגנאַל איז ניט בנימצא אין באַסיק מאָדע.

tx_avs_endofpacket

אַרייַנשרייַב tx_core_clkout אַוואַלאָן סטרימינג סיגנאַל.

ווען עס איז באשטעטיקט, ינדיקייץ די סוף פון אַ TX דאַטן פּאַקאַט.

באַשטעטיקן פֿאַר בלויז אַ איין זייגער ציקל פֿאַר יעדער פּאַקאַט.

דער סיגנאַל איז ניט בנימצא אין באַסיק מאָדע.

tx_avs_empty

אַרייַנשרייַב tx_core_clkout אַוואַלאָן סטרימינג סיגנאַל.

ינדיקייץ די נומער פון ניט-גילטיק ווערטער אין די לעצט פּלאַצן פון די TX דאַטן.

דער סיגנאַל איז ניט בנימצא אין באַסיק מאָדע.

tx_num_valid_bytes_eob

אַרייַנשרייַב

tx_core_clkout

ינדיקייץ די נומער פון גילטיק ביטעס אין די לעצטע וואָרט פון די לעצט פּלאַצן. דער סיגנאַל איז ניט בנימצא אין באַסיק מאָדע.
פארבליבן...

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

נאָמען tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

ברייט 1
1 1
N 5

ריכטונג זייגער פעלד

באַשרייַבונג

אַרייַנשרייַב

tx_core_clkout

ווען באַשטעטיקן, דעם סיגנאַל אָנהייבן אַ באַניצער-דיפיינד אינפֿאָרמאַציע ציקל.
באַשטעטיקן דעם סיגנאַל אין דער זעלביקער זייגער ציקל ווי tx_startofpacket באַשטעטיקן.
דער סיגנאַל איז ניט בנימצא אין באַסיק מאָדע.

רעזולטאַט tx_core_clkout ווען עס איז באשטעטיקט, ינדיקייץ די TX דאַטן לינק איז גרייט פֿאַר דאַטן טראַנסמיסיע.

רעזולטאַט

tx_core_clkout

ווען אַססיסטעד, דעם סיגנאַל ינישיאַץ ליינז שייַעך-אַליינמאַנט.
באַשטעטיקן דעם סיגנאַל פֿאַר איין זייגער ציקל צו צינגל די MAC צו שיקן ALIGN CW.

אַרייַנשרייַב

tx_core_clkout ווען אַססיסטעד, די MAC ינדזשעקץ אַ CRC32 טעות צו אויסגעקליבן ליינז.

רעזולטאַט tx_core_clkout ניט געוויינט.

די פאלגענדע טיימינג דיאַגראַמע ווייזט אַן עקסampפון טקס דאַטן טראַנסמיסיע פון 10 ווערטער פֿון באַניצער לאָגיק אַריבער 10 טקס סיריאַל ליינז.

פיגורע 28.

טקס דאַטאַ טראַנסמיסיע טיימינג דיאַגראַמע
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

ליין 0

…………

STRT 0 10

N-10 END STRT 0

ליין 1

…………

STRT 1 11

N-9 END STRT 1

N-10 סוף ליידיק ליידיק N-9 סוף ליידיק ליידיק

ליין 9

…………

STRT 9 19

N-1 END STRT 9

N-1 סוף ליידיק ליידיק

טיש 22.

RX MAC סיגנאַלז
אין דעם טיש, N רעפּראַזענץ די נומער פון ליינז שטעלן אין די IP פּאַראַמעטער רעדאַקטאָר.

נאָמען

ברייט

ריכטונג זייגער פעלד

באַשרייַבונג

rx_avs_ready

אַרייַנשרייַב rx_core_clkout אַוואַלאָן סטרימינג סיגנאַל.

ווען אַססיסטעד, ינדיקייץ אַז דער באַניצער לאָגיק איז גרייט צו אָננעמען דאַטן.

rx_avs_data

(64*N)*2 (PAM4 מאָדע)
64*N (NRZ מאָדע)

רעזולטאַט

rx_core_clkout אַוואַלאָן סטרימינג סיגנאַל. RX דאַטן.

rx_avs_channel

רעזולטאַט rx_core_clkout אַוואַלאָן סטרימינג סיגנאַל.

דער קאַנאַל נומער פֿאַר דאַטן זייַענדיק

באקומען אויף דעם קראַנט ציקל.

דער סיגנאַל איז ניט בנימצא אין באַסיק מאָדע.

rx_avs_valid

רעזולטאַט rx_core_clkout אַוואַלאָן סטרימינג סיגנאַל.

פארבליבן...

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 46

שיקן באַמערקונגען

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

נאָמען

ברייט

ריכטונג זייגער פעלד

באַשרייַבונג

ווען עס איז באשטעטיקט, ינדיקייץ די RX דאַטן סיגנאַל איז גילטיק.

rx_avs_startofpacket

רעזולטאַט rx_core_clkout אַוואַלאָן סטרימינג סיגנאַל.

ווען אַססיסטעד, ינדיקייץ די אָנהייב פון אַ RX דאַטן פּאַקאַט.

באַשטעטיקן פֿאַר בלויז אַ איין זייגער ציקל פֿאַר יעדער פּאַקאַט.

דער סיגנאַל איז ניט בנימצא אין באַסיק מאָדע.

rx_avs_endofpacket

רעזולטאַט rx_core_clkout אַוואַלאָן סטרימינג סיגנאַל.

ווען אַססיסטעד, ינדיקייץ די סוף פון אַ RX דאַטן פּאַקאַט.

באַשטעטיקן פֿאַר בלויז אַ איין זייגער ציקל פֿאַר יעדער פּאַקאַט.

דער סיגנאַל איז ניט בנימצא אין באַסיק מאָדע.

rx_avs_empty

רעזולטאַט rx_core_clkout אַוואַלאָן סטרימינג סיגנאַל.

ינדיקייץ די נומער פון ניט-גילטיק ווערטער אין די לעצט פּלאַצן פון די רקס דאַטן.

דער סיגנאַל איז ניט בנימצא אין באַסיק מאָדע.

rx_num_valid_bytes_eob

רעזולטאַט

rx_core_clkout ינדיקייץ די נומער פון גילטיק ביטעס אין די לעצטע וואָרט פון די לעצט פּלאַצן.
דער סיגנאַל איז ניט בנימצא אין באַסיק מאָדע.

rx_is_usr_cmd

רעזולטאַט rx_core_clkout ווען אַססיסטעד, דעם סיגנאַל אָנהייבן אַ באַניצער-

דיפיינד אינפֿאָרמאַציע ציקל.

באַשטעטיקן דעם סיגנאַל אין דער זעלביקער זייגער ציקל ווי tx_startofpacket באַשטעטיקן.

דער סיגנאַל איז ניט בנימצא אין באַסיק מאָדע.

rx_link_up

רעזולטאַט rx_core_clkout ווען אַססיסטעד, ינדיקייץ די RX דאַטן לינק

איז גרייט פֿאַר דאַטן אָפּטראָג.

rx_link_reinit

אַרייַנשרייַב rx_core_clkout ווען באַשטעטיקן, דעם סיגנאַל ינישיאַץ ליינז

שייַעך-אַליינמאַנט.

אויב איר דיסייבאַל געבן אַוטאָ אַליינמאַנט, באַשטעטיקן דעם סיגנאַל פֿאַר איין זייגער ציקל צו צינגל די MAC צו שייַעך-ייַנרייען די ליינז. אויב די Enable Auto Alignment איז באַשטימט, די MAC ייַנרייען די ליינז אויטאָמאַטיש.

צי ניט באַשטעטיקן דעם סיגנאַל ווען געבן אַוטאָ אַליינמאַנט איז באַשטימט.

rx_error

(N*2*2)+3 (PAM4 מאָדע)
(N*2)*3 (NRZ מאָדע)

רעזולטאַט

rx_core_clkout

ווען אַססיסטעד, ינדיקייץ טעות טנאָים פאַלן אין די רקס דאַטאַפּאַט.
· [(N*2+2):N+3] = ינדיקייץ פּקס טעות פֿאַר ספּעציפיש שטעג.
· [N+2] = ינדיקייץ אַליינמאַנט טעות. רעיניטיאַליזירן ליין אַליינמאַנט אויב דעם ביסל איז באשטעטיקט.
· [N+1]= ינדיקייץ אַז דאַטן זענען פאָרווערדיד צו די באַניצער לאָגיק ווען באַניצער לאָגיק איז נישט גרייט.
· [ען] = ינדיקייץ אָנווער פון אַליינמאַנט.
· [(N-1):0] = ינדיקייץ די דאַטן כּולל CRC טעות.

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

6.4. טראַנססעיווער רעקאָנפיגוראַטיאָן סיגנאַלז

טיש 23.

פּקס רעקאָנפיגוראַטיאָן סיגנאַלז
אין דעם טיש, N רעפּראַזענץ די נומער פון ליינז שטעלן אין די IP פּאַראַמעטער רעדאַקטאָר.

נאָמען

ברייט

ריכטונג זייגער פעלד

באַשרייַבונג

reconfig_sl_read

אַרייַנשרייַב reconfig_sl_ פּקס רעקאָנפיגוראַטיאָן לייענען באַפֿעל

קלק

סיגנאַלז.

reconfig_sl_write

אַרייַנשרייַב reconfig_sl_ PCS רעקאָנפיגוראַטיאָן שרייַבן

קלק

באַפֿעל סיגנאַלז.

reconfig_sl_address

14 ביץ + קלאָגב2ן

אַרייַנשרייַב

reconfig_sl_ clk

ספּעסיפיעס פּקס ריקאַנפיגיעריישאַן אַוואַלאָן זכּרון-מאַפּט צובינד אַדרעס אין אַ אויסגעקליבן שטעג.
יעדער שטעג האט 14 ביטן און דער אויבערשטער ביטן רעפערס צו די שטעג פאָטאָ.
Example, פֿאַר אַ 4-שטעג NRZ/PAM4 פּלאַן, מיט reconfig_sl_address[13:0] ריפערינג צו די אַדרעס ווערט:
· reconfig_sl_address[15:1 4] שטעלן צו 00 = אַדרעס פֿאַר ליין 0.
· reconfig_sl_address[15:1 4] שטעלן צו 01 = אַדרעס פֿאַר ליין 1.
· reconfig_sl_address[15:1 4] שטעלן צו 10 = אַדרעס פֿאַר ליין 2.
· reconfig_sl_address[15:1 4] שטעלן צו 11 = אַדרעס פֿאַר ליין 3.

reconfig_sl_readdata

רעזולטאַט reconfig_sl_ ספּעסיפיעס פּקס ריקאַנפיגיעריישאַן דאַטן

קלק

צו זיין לייענען דורך אַ גרייט ציקל אין אַ

אויסגעקליבן שטעג.

reconfig_sl_waitrequest

רעזולטאַט reconfig_sl_ רעפּראַזענץ פּקס ריקאַנפיגיעריישאַן

קלק

Avalon זכּרון-מאַפּט צובינד

סטאָלינג סיגנאַל אין אַ אויסגעקליבן שטעג.

reconfig_sl_writedata

אַרייַנשרייַב reconfig_sl_ ספּעסיפיעס פּקס ריקאַנפיגיעריישאַן דאַטן

קלק

צו זיין געשריבן אויף אַ שרייַבן ציקל אין אַ

אויסגעקליבן שטעג.

reconfig_sl_readdata_vali

רעזולטאַט

reconfig_sl_ ספּעסיפיעס פּקס ריקאַנפיגיעריישאַן

קלק

באקומען דאַטן איז גילטיק אין אַ אויסגעקליבן

ליין.

טיש 24.

F-Tile Hard IP רעקאָנפיגוראַטיאָן סיגנאַלז
אין דעם טיש, N רעפּראַזענץ די נומער פון ליינז שטעלן אין די IP פּאַראַמעטער רעדאַקטאָר.

נאָמען

ברייט

ריכטונג זייגער פעלד

באַשרייַבונג

reconfig_read

אַרייַנשרייַב reconfig_clk PMA ריקאַנפיגיעריישאַן לייענען

באַפֿעל סיגנאַלז.

reconfig_write

אַרייַנשרייַב רעקאָנפיג_קלק פּמאַ ריקאַנפיגיעריישאַן שרייַבן

באַפֿעל סיגנאַלז.

reconfig_address

18 ביץ + קלאָג2בן

אַרייַנשרייַב

reconfig_clk

ספּעסיפיעס PMA Avalon מעמאָרי מאַפּט צובינד אַדרעס אין אַ אויסגעקליבן שטעג.
פארבליבן...

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 48

שיקן באַמערקונגען

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

נאָמען
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

ברייט
32 1 32 1

ריכטונג זייגער פעלד

באַשרייַבונג

אין ביידע PAM4 אַד NRZ מאָדעס, יעדער שטעג האט 18 ביץ און די רוען אויבערשטער ביטן רעפערס צו די שטעג פאָטאָ.
Example, פֿאַר אַ 4-ליין פּלאַן:
· רעקאָנפיג_אַדרעסס[19:18] שטעלן צו 00 = אַדרעס פֿאַר ליין 0.
· רעקאָנפיג_אַדרעסס[19:18] שטעלן צו 01 = אַדרעס פֿאַר ליין 1.
· רעקאָנפיג_אַדרעסס[19:18] שטעלן צו 10 = אַדרעס פֿאַר ליין 2.
· רעקאָנפיג_אַדרעסס[19:18] שטעלן צו 11 = אַדרעס פֿאַר ליין 3.

רעזולטאַט

reconfig_clk ספּעסיפיעס PMA דאַטן צו זיין לייענען דורך אַ גרייט ציקל אין אַ אויסגעקליבן שטעג.

רעזולטאַט

reconfig_clk רעפּראַזענץ PMA Avalon מעמאָרי מאַפּט צובינד סטאָלינג סיגנאַל אין אַ אויסגעקליבן שטעג.

אַרייַנשרייַב

reconfig_clk ספּעסיפיעס PMA דאַטן צו זיין געשריבן אויף אַ שרייַבן ציקל אין אַ אויסגעקליבן שטעג.

רעזולטאַט

reconfig_clk ספּעציפיצירט די PMA רעקאָנפיגוראַטיאָן באקומען דאַטן איז גילטיק אין אַ אויסגעקליבן שטעג.

6.5. PMA סיגנאַלז

טיש 25.

PMA סיגנאַלז
אין דעם טיש, N רעפּראַזענץ די נומער פון ליינז שטעלן אין די IP פּאַראַמעטער רעדאַקטאָר.

נאָמען

ברייט

ריכטונג זייגער פעלד

באַשרייַבונג

phy_tx_lanes_stable

N*2 (PAM4 מאָדע)
N (NRZ מאָדע)

רעזולטאַט

אַסינטשראָנאָוס ווען אַססיסטעד, ינדיקייץ טקס דאַטאַפּאַט איז גרייט צו שיקן דאַטן.

tx_pll_locked

N*2 (PAM4 מאָדע)
N (NRZ מאָדע)

רעזולטאַט

אַסינטשראָנאָוס ווען אַססיסטעד, ינדיקייץ די TX PLL האט אַטשיווד שלאָס סטאַטוס.

phy_ehip_ready

N*2 (PAM4 מאָדע)
N (NRZ מאָדע)

רעזולטאַט

אַסינטשראָנאָוס

ווען אַססיסטעד, ינדיקייץ אַז די מנהג פּקס האט געענדיקט ינערלעך יניטיאַליזאַטיאָן און גרייט פֿאַר טראַנסמיסיע.
דער סיגנאַל טענהט נאָך tx_pcs_fec_phy_reset_n און tx_pcs_fec_phy_reset_nare דיאַסערטיד.

tx_serial_data

רעזולטאַט טקס סיריאַל זייגער טקס סיריאַל פּינס.

rx_serial_data

אַרייַנשרייַב רקס סיריאַל זייגער רקס סיריאַל פּינס.

phy_rx_block_lock

N*2 (PAM4 מאָדע)
N (NRZ מאָדע)

רעזולטאַט

אַסינטשראָנאָוס ווען עס איז באשטעטיקט, ינדיקייץ אַז די 66 ב בלאָק אַליינמאַנט איז געענדיקט פֿאַר די ליינז.

rx_cdr_lock

N*2 (PAM4 מאָדע)

רעזולטאַט

אַסינטשראָנאָוס

ווען אַססיסטעד, ינדיקייץ אַז די ריקאַווערד קלאַקס זענען פארשפארט צו דאַטן.
פארבליבן...

שיקן באַמערקונגען

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

נאָמען phy_rx_pcs_ready phy_rx_hi_ber

ברייט

ריכטונג זייגער פעלד

באַשרייַבונג

N (NRZ מאָדע)

N*2 (PAM4 מאָדע)
N (NRZ מאָדע)

רעזולטאַט

אַסינטשראָנאָוס

ווען עס איז באשטעטיקט, ינדיקייץ אַז די רקס ליינז פון די קאָראַספּאַנדינג עטהערנעט קאַנאַל זענען גאָר אַליינד און גרייט צו באַקומען דאַטן.

N*2 (PAM4 מאָדע)
N (NRZ מאָדע)

רעזולטאַט

אַסינטשראָנאָוס

אויב עס איז באשטעטיקט, ינדיקייץ אַז די RX PCS פון די קאָראַספּאַנדינג עטהערנעט קאַנאַל איז אין אַ HI BER שטאַט.

F-Tile Serial Lite IV Intel® FPGA IP באַניצער גייד 50

שיקן באַמערקונגען

683074 | 2022.04.28 שיקן באַמערקונגען

7. דיזיינינג מיט F-Tile Serial Lite IV Intel FPGA IP

7.1. באַשטעטיק גיידליינז
גיי די באַשטעטיק גיידליינז צו ינסטרומענט דיין סיסטעם-מדרגה באַשטעטיק.
· בונד tx_pcs_fec_phy_reset_n און rx_pcs_fec_phy_reset_n סיגנאַלז צוזאַמען אויף די סיסטעם מדרגה אין סדר צו באַשטעטיק די TX און RX פּקס סיימאַלטייניאַסלי.
· באַשטעטיקן tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, און reconfig_reset סיגנאַלז אין דער זעלביקער צייט. אָפּשיקן צו באַשטעטיק און לינק יניטיאַליזאַטיאָן פֿאַר מער אינפֿאָרמאַציע וועגן די סיקוואַנסיז פון IP באַשטעטיק און יניטיאַליזאַטיאָן.
· האַלטן tx_pcs_fec_phy_reset_n, און rx_pcs_fec_phy_reset_n סיגנאַלז נידעריק, און רעקאָנפיג_רעסעט סיגנאַל הויך און וואַרטן פֿאַר tx_reset_ack און rx_reset_ack צו רעכט באַשטעטיק די F-טייל שווער IP און די ריקאַנפיגיעריישאַן בלאַקס.
· צו דערגרייכן שנעל פֿאַרבינדונג צווישן FPGA דעוויסעס, באַשטעטיק די קאָננעקטעד F-Tile Serial Lite IV Intel FPGA IPs אין דער זעלביקער צייט. אָפּשיקן צו F-Tile Serial Lite IV Intel FPGA IP Design Exampדער באַניצער גייד פֿאַר אינפֿאָרמאַציע וועגן מאָניטאָרינג די IP TX און RX פֿאַרבינדונג ניצן די מכשירים.
פֿאַרבונדענע אינפֿאָרמאַציע
· באַשטעטיק און לינק יניטיאַליזאַטיאָן אויף בלאַט 37
· F-Tile Serial Lite IV Intel FPGA IP Design Exampדער באַניצער גייד

7.2. טעות האַנדלינג גיידליינז

די פאלגענדע טיש ליסטעד די טעות האַנדלינג גיידליינז פֿאַר טעות טנאָים וואָס קען פּאַסירן מיט די F-Tile Serial Lite IV Intel FPGA IP פּלאַן.

טיש 26. טעות צושטאַנד און האַנדלינג גיידליינז

טעות צושטאַנד
איינער אָדער מער ליינז קענען נישט פאַרלייגן קאָמוניקאַציע נאָך אַ געגעבן צייט ראַם.

גיידליינז
ינסטרומענט אַ צייט-אויס סיסטעם צו באַשטעטיק די לינק אויף די אַפּלאַקיישאַן מדרגה.

א שטעג פארלירט קאָמוניקאַציע נאָך קאָמוניקאַציע איז געגרינדעט.
א שטעג פארלירט קאָמוניקאַציע בעשאַס די דעסקיו פּראָצעס.

דאָס קען פּאַסירן נאָך אָדער בעשאַס די דאַטן אַריבערפירן פייזאַז. ינסטרומענט אַ לינק אָנווער דיטעקשאַן אויף די אַפּלאַקיישאַן מדרגה און באַשטעטיק די לינק.
ינסטרומענט לינק רייניטיאַליזאַטיאָן פּראָצעס פֿאַר די עראָוניאַס שטעג. איר מוזן ענשור אַז די ברעט רוטינג טוט נישט יקסיד 320 וי.

לאָס ליין אַליינמאַנט נאָך אַלע ליינז זענען אַליינד.

דאָס קען פּאַסירן נאָך אָדער בעשאַס דאַטן אַריבערפירן פייזאַז. ינסטרומענט אַ ליין אַליינמאַנט אָנווער דיטעקשאַן אויף די אַפּלאַקיישאַן מדרגה צו ריסטאַרט די ליין אַליינמאַנט פּראָצעס.

ISO 9001:2015 רעגיסטרירט

683074 | 2022.04.28 שיקן באַמערקונגען

8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives

IP ווערסיעס זענען די זעלבע ווי די Intel Quartus Prime Design Suite ווייכווארג ווערסיעס אַרויף צו וו19.1. פֿון Intel Quartus Prime Design Suite ווייכווארג ווערסיע 19.2 אָדער שפּעטער, IP קאָרעס האָבן אַ נייַע IP ווערסיע סכעמע.

אויב אַן IP האַרץ ווערסיע איז נישט ליסטעד, דער באַניצער פירער פֿאַר די פריערדיקע IP האַרץ ווערסיע אַפּלייז.

Intel Quartus Prime ווערסיע
21.3

IP קאָר ווערסיע 3.0.0

User Guide F-Tile Serial Lite IV Intel® FPGA IP User Guide

ISO 9001:2015 רעגיסטרירט

683074 | 2022.04.28 שיקן באַמערקונגען

9. דאָקומענט רעוויזיע געשיכטע פֿאַר די F-Tile Serial Lite IV Intel FPGA IP User Guide

דאָקומענט ווערסיע 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime ווערסיע
22.1
21.3 21.3 21.2

IP ווערסיע 5.0.0
3.0.0 3.0.0 2.0.0

ענדערונגען
· דערהייַנטיקט טיש: F-Tile Serial Lite IV Intel FPGA IP פֿעיִקייטן - דערהייַנטיקט דאַטן אַריבערפירן באַשרייַבונג מיט נאָך FHT טראַנססעיווער קורס שטיצן: 58G NRZ, 58G PAM4 און 116G PAM4
· דערהייַנטיקט טיש: F-Tile Serial Lite IV Intel FPGA IP פּאַראַמעטער באַשרייַבונג - צוגעגעבן נייַ פּאַראַמעטער · סיסטעם PLL רעפֿערענץ זייגער אָפטקייַט · געבן דיבאַג ענדפּוינט - דערהייַנטיקט די וואַלועס פֿאַר PMA דאַטן קורס - דערהייַנטיקט פּאַראַמעטער נאַמינג צו גלייַכן GUI
· דערהייַנטיקט די באַשרייַבונג פֿאַר דאַטן אַריבערפירן אין טיש: F-Tile Serial Lite IV Intel FPGA IP פֿעיִקייטן.
· ריניימד טיש נאָמען IP צו F-Tile Serial Lite IV Intel FPGA IP פּאַראַמעטער באַשרייַבונג אין די פּאַראַמעטערס אָפּטיילונג פֿאַר קלעריטי.
· דערהייַנטיקט טיש: IP פּאַראַמעטערס: - צוגעגעבן אַ נייַע פּאַראַמעטער-RSFEC ענייבאַלד אויף די אנדערע סיריאַל ליטע יוו סימפּלעקס IP געשטעלט אין דער זעלביקער FGT קאַנאַל (s). - דערהייַנטיקט די פעליקייַט וואַלועס פֿאַר טראַנססעיווער רעפֿערענץ זייגער אָפטקייַט.
ערשט מעלדונג.

ISO 9001:2015 רעגיסטרירט

דאָקומענטן / רעסאָורסעס

	Intel F Tile Serial Lite IV Intel FPGA IP [pdfבאַניצער גייד F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdfבאַניצער גייד F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP