intel Thông báo lỗi Đăng ký Unloader FPGA IP

Thông báo lỗi Register Unloader Hướng dẫn sử dụng Intel® FPGA IP Core

Thông báo lỗi Register Unloader Lõi IP Intel® FPGA (altera_emr_unloader) đọc và lưu trữ dữ liệu từ mạch phát hiện lỗi cứng trong các thiết bị Intel FPGA được hỗ trợ. Bạn có thể sử dụng giao diện logic Avalon® Streaming (Avalon-ST) của lõi IP thông báo lỗi Register Unloader để đọc EMR của thiết bị.

Hình 1. Sơ đồ khối Thanh ghi Thông báo Lỗi

Khi phần cứng cập nhật nội dung EMR, lõi IP sẽ đọc (hoặc hủy tải) và giải tuần tự hóa nội dung EMR, đồng thời cho phép logic khác (chẳng hạn như lõi IP Phát hiện SEU nâng cao của Intel FPGA, lõi IP Intel FPGA Fault Injection hoặc logic người dùng) truy cập nội dung EMR đồng thời.

Đặc trưng

• Truy xuất và lưu trữ nội dung thông báo đăng ký lỗi cho các thiết bị Intel FPGA
• Cho phép tiêm giá trị nội dung thanh ghi EMR mà không thay đổi bit CRAM
• Giao diện Avalon (-ST)
• Dễ dàng khởi tạo với GUI trình chỉnh sửa tham số
• Tạo tổng hợp VHDL hoặc Verilog HDL files

Hỗ trợ thiết bị lõi IP

Các thiết bị sau đây hỗ trợ lõi IP Trình tải thanh ghi thông báo lỗi:

Bảng 1. Hỗ trợ thiết bị lõi IP

Phần mềm thiết kế	Hỗ trợ thiết bị lõi IP
Phiên bản Intel Quartus® Prime Pro	Thiết bị Intel Arria® 10 và Intel Cyclone® 10 GX
Phiên bản tiêu chuẩn Intel Quartus Prime	Các thiết bị Arria V, Arria II GX/GZ, Intel Arria 10, Cyclone V, Stratix® IV và Stratix V

Sử dụng tài nguyên và hiệu suất

Phần mềm Intel Quartus Prime tạo ước tính tài nguyên sau cho thiết bị FPGA Cyclone V (5CGXFC7C7F23C8). Kết quả cho các thiết bị được hỗ trợ khác cũng tương tự.

Bảng 2. Thông báo lỗi Đăng ký Unloader Sử dụng tài nguyên thiết bị lõi IP

Thiết bị	ALM	Thanh ghi logic		M20K
		Sơ đẳng	Sơ trung
5CGXFC7C7F23C8	37	128	33	0

Mô tả chức năng

Các thiết bị Intel FPGA được hỗ trợ có thanh ghi thông báo lỗi cho biết sự xuất hiện của lỗi CRC trong cấu hình RAM (CRAM). Lỗi CRAM có thể xảy ra do một sự kiện khó chịu (SEU). Bạn có thể sử dụng giao diện logic Avalon-ST của lõi IP Thông báo lỗi Đăng ký Unloader để truy cập EMR của thiết bị FPGA. Đối với người yêu cũample, bạn có thể sử dụng lõi IP Trình dỡ đăng ký thông báo lỗi với lõi IP Intel FPGA Fault Injection và lõi IP Intel FPGA Advanced SEU Detection để truy cập thông tin EMR của thiết bị. Thông báo Lỗi Đăng ký Unloader Lõi IP giám sát EMR của thiết bị. Khi phần cứng cập nhật nội dung EMR, lõi IP sẽ đọc (hoặc dỡ tải) và hủy tuần tự hóa nội dung EMR. Lõi IP cho phép logic khác (chẳng hạn như lõi IP Intel FPGA Advanced SEU Detection, lõi IP Intel FPGA Fault Injection hoặc logic người dùng) truy cập đồng thời vào nội dung EMR. Như được hiển thị trong #unique_1/unique_1_Connect_42_image_fbb_3mm_gs trên trang 3, lõi IP của Trình đăng ký thông báo lỗi khởi tạo lõi IP Xác minh lỗi CRC cho một số thiết bị.
Lưu ý: Để biết thêm thông tin về hỗ trợ SEU cho thiết bị FPGA của bạn, hãy tham khảo chương giảm thiểu SEU của sổ tay thiết bị.

Thông báo lỗi Đăng ký
Một số thiết bị FPGA sự kiện đơn lẻ (SEU) chứa mạch phát hiện lỗi tích hợp để phát hiện sự thay đổi trong bất kỳ bit CRAM nào của thiết bị do lỗi phần mềm. Việc gán bit cho EMR của thiết bị khác nhau tùy theo họ thiết bị. Để biết chi tiết về các bit EMR cho dòng thiết bị FPGA của bạn, hãy tham khảo chương giảm thiểu SEU của sổ tay thiết bị.

Tín hiệu

Bảng 3. Thông báo lỗi Thanh ghi tín hiệu Unloader

Tín hiệu	Chiều rộng	Phương hướng	Sự miêu tả
cái đồng hồ	1	Đầu vào	Tín hiệu đồng hồ đầu vào.
cài lại	1	Đầu vào	Tín hiệu đặt lại logic cao hoạt động.
emr_read	1	Đầu vào	Không bắt buộc. Tín hiệu hoạt động cao này bắt đầu đọc lại nội dung EMR hiện tại. Nội dung EMR cập nhật khi thiết bị phát hiện lỗi mới. EMR chứa lỗi cho đến khi phát hiện ra lỗi mới, ngay cả khi quá trình kiểm tra nội bộ hoặc bên ngoài sửa lỗi.
lỗi lầm	1	Đầu ra	Cho biết phát hiện lỗi CRC. Tín hiệu này đồng bộ hóa với cổng đồng hồ của lõi IP Trình tải thanh ghi thông báo lỗi.
crcerror_pin	1	Đầu ra	Kết nối tín hiệu này với chân CRC_Error. Tín hiệu này đồng bộ với bộ tạo dao động bên trong của thiết bị.
crcerror_clk	1	Đầu vào	Lỗi CRC Xác minh tín hiệu đồng hồ đầu vào lõi IP.
crcerror_reset	1	Đầu vào	Lỗi CRC Xác minh tín hiệu đặt lại logic cao đang hoạt động của lõi IP.
emr[N-1:0]	46, 67 hoặc 78	Đầu ra	Cổng dữ liệu này chứa nội dung thanh ghi thông báo lỗi của thiết bị, như được định nghĩa trong chương giảm thiểu SEU của sổ tay thiết bị: • Các thiết bị Intel Arria 10 và Intel Cyclone 10 GX có EMR 78-bit • Các thiết bị Stratix V, Arria V và Cyclone V có EMR 67-bit • Các thiết bị cũ hơn có EMR 46 bit Tín hiệu đầu ra EMR tuân theo định nghĩa giao diện Avalon-ST. N là 46, 67 hoặc 78.
emr_valid	1	Đầu ra	Hoạt động ở mức cao khi nội dung tín hiệu emr hợp lệ. Tín hiệu này tuân theo định nghĩa giao diện Avalon.
emr_error	1	Đầu ra	Tín hiệu này hoạt động ở mức cao khi quá trình truyền đầu ra EMR hiện tại có lỗi và cần được bỏ qua. Thông thường, tín hiệu này cho biết đồng hồ đầu vào EMR quá chậm. Tín hiệu này tuân theo định nghĩa giao diện Avalon.
endoffullchip	1	Đầu ra	Tín hiệu đầu ra tùy chọn cho biết kết thúc mỗi chu kỳ phát hiện lỗi toàn chip cho toàn bộ thiết bị. Chỉ các thiết bị Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V và Cyclone V.

Thời gian

Lõi IP của Trình hủy đăng ký thông báo lỗi yêu cầu hai chu kỳ xung nhịp cho mạch thông báo lỗi của thiết bị, cộng với các chu kỳ xung nhịp đầu vào Trình hủy tải đăng ký thông báo lỗi bổ sung sau đây để hủy tải nội dung EMR: N + 3 trong đó N là độ rộng tín hiệu emr.

• 122 chu kỳ xung nhịp cho các thiết bị Intel Arria 10 và Intel Cyclone 10 GX
• 70 chu kỳ đồng hồ cho các thiết bị Stratix V, Arria V và Cyclone V
• 49 chu kỳ đồng hồ cho các thiết bị Stratix IV và Arria II GZ/GX

Hành vi thời gian IP (Thiết bị Intel Arria 10 và Intel Cyclone 10 GX)
Các dạng sóng sau hiển thị hành vi định thời gian lõi IP của Trình đăng ký bộ dỡ tải thông báo lỗi cho các thiết bị Intel Arria 10 và Intel Cyclone 10 GX.

Hình 2. Tín hiệu emr_valid cho các lỗi có thể sửa (0 < Loại dựa trên cột < 3'b111) Sơ đồ thời gian

Hình 3. Tín hiệu emr_valid cho các lỗi có thể sửa chỉ sau khi bật nguồn (Loại dựa trên cột == 3'b0)
Lưu ý: Khi được tải lần đầu với dòng bit, FPGA thực thi EDCRC dựa trên khung một lần, tính toán bit kiểm tra dựa trên cột và biến nó thành EDCRC dựa trên cột. Biểu đồ thời gian này đề cập đến lỗi được phát hiện trong EDCRC dựa trên khung.

Hình 4. Tín hiệu emr_valid cho các lỗi không thể sửa được

Hình 5. Sơ đồ thời gian emr_error

Tất cả thời gian thiết bị khác
Các dạng sóng sau hiển thị hành vi định thời gian lõi IP của Trình đăng ký thông báo lỗi đối với các thiết bị Stratix V, Stratix IV, Arria V, Arria II GZ/GX và Cyclone V.

Hình 6. Biểu đồ thời gian emr_read

Hình 7. Sơ đồ thời gian emr_valid

Hình 8. Ví dụample Sơ đồ thời gian lỗi EMR

• Trong trường hợp có 2 lỗi SEU liên tiếp, lõi IP xác nhận emr_error cho nội dung EMR bị mất.
• Lõi IP xác nhận emr_error nếu nó phát hiện cạnh giảm của xung crcerror cho lỗi tiếp theo, trước khi lõi IP tải nội dung trước đó của thanh ghi cập nhật người dùng EMR vào thanh ghi thay đổi người dùng.
• Cạnh tăng của crcerror xác nhận lại emr_error.
• emr_error là một trạng thái quan trọng của hệ thống và có thể chỉ ra rằng đồng hồ đầu vào của Trình tải thanh ghi thông báo lỗi quá chậm.

Cài đặt tham số

Bảng 4. Thông báo lỗi Thông số đăng ký bộ dỡ tải

Tham số	Giá trị	Mặc định	Sự miêu tả
Kiểm tra lỗi CRC bộ chia đồng hồ	1, 2, 4, 8, 16, 32, 64, 128, 256	2	Cho biết giá trị bộ chia đồng hồ phát hiện lỗi để áp dụng cho bộ tạo dao động bên trong. Đồng hồ được phân chia điều khiển chức năng CRC bên trong. Cài đặt này phải khớp với ERROR_CHECK_FREQUENCY_DIVISOR Cài đặt Intel Quartus Prime File (.qsf) cài đặt, nếu không thì phần mềm đưa ra cảnh báo. Các thiết bị Stratix IV và Arria II không hỗ trợ giá trị 1.
Kích hoạt ảo JTAG tiêm lỗi CRC	Bật, tắt	Tắt	Cho phép chức năng thăm dò và nguồn trong hệ thống (ISSP) đưa nội dung thanh ghi EMR qua JTAG giao diện mà không thay đổi giá trị CRAM. Sử dụng giao diện này để khắc phục sự cố logic người dùng được kết nối với lõi.
Tần số đồng hồ đầu vào	Bất kì	50MHz	Chỉ định tần suất của đồng hồ đầu vào lõi IP của Trình đăng ký bộ dỡ tải thông báo lỗi. Tùy chọn này được áp dụng khi Đồng hồ đầu vào được điều khiển từ Bộ tạo dao động nội bộ thông số đã tắt.
Đồng hồ đầu vào được điều khiển từ Bộ tạo dao động nội bộ	Bật, tắt	Tắt	Chỉ ra rằng bộ tạo dao động bên trong cung cấp xung nhịp đầu vào lõi. Bật tham số này nếu bộ tạo dao động bên trong điều khiển đồng hồ đầu vào lõi của thiết kế người dùng. Ghi chú: Tần số của bộ tạo dao động bên trong không bị ảnh hưởng bởi bộ chia đồng hồ kiểm tra lỗi CRC.
Lỗi CRC Xác minh tần số đồng hồ đầu vào	10 – 50MHz	50MHz	Chỉ định Lỗi CRC Xác minh tần số xung nhịp đầu vào lõi IP (ALTERA_CRCERROR_VERIFY). Chỉ các thiết bị Stratix IV và Arria II.
Hoàn thành toàn bộ chu trình Phát hiện lỗi chip	Bật, tắt	Tắt	Không bắt buộc. Bật để xác nhận tín hiệu này ở cuối mỗi chu kỳ phát hiện lỗi chip đầy đủ. Chỉ các thiết bị Stratix V, Intel Arria 10, Arria V, Cyclone V và Intel Cyclone 10 GX.

Cài đặt và cấp phép Intel FPGA IP Cores

Cài đặt phần mềm Intel Quartus Prime bao gồm thư viện Intel FPGA IP. Thư viện này cung cấp nhiều lõi IP hữu ích cho mục đích sử dụng sản xuất của bạn mà không cần giấy phép bổ sung. Một số lõi Intel FPGA IP yêu cầu mua giấy phép riêng để sử dụng sản xuất. Chế độ đánh giá IP Intel FPGA cho phép bạn đánh giá các lõi IP Intel FPGA được cấp phép này trong mô phỏng và phần cứng, trước khi quyết định mua giấy phép lõi IP sản xuất đầy đủ. Bạn chỉ cần mua giấy phép sản xuất đầy đủ cho lõi IP Intel được cấp phép sau khi bạn hoàn thành kiểm tra phần cứng và sẵn sàng sử dụng IP trong sản xuất. Theo mặc định, phần mềm Intel Quartus Prime cài đặt lõi IP ở các vị trí sau:

Hình 9. Đường dẫn cài đặt lõi IP

Bảng 5. Vị trí lắp đặt lõi IP

Vị trí	Phần mềm	Nền tảng
: \ intelFPGA_pro \ quartus \ ip \ altera	Phiên bản Intel Quartus Prime Pro	Các cửa sổ*
: \ intelFPGA \ quartus \ ip \ altera	Phiên bản tiêu chuẩn Intel Quartus Prime	Cửa sổ
: / intelFPGA_pro / quartus / ip / altera	Phiên bản Intel Quartus Prime Pro	Linux *
: / intelFPGA / quartus / ip / altera	Phiên bản tiêu chuẩn Intel Quartus Prime	Linux

Tùy chỉnh và tạo lõi IP
Bạn có thể tùy chỉnh các lõi IP để hỗ trợ nhiều ứng dụng khác nhau. Danh mục IP Intel Quartus Prime và trình chỉnh sửa tham số cho phép bạn nhanh chóng chọn và định cấu hình các cổng, tính năng và đầu ra lõi IP files.

Danh mục IP và Trình chỉnh sửa tham số
Danh mục IP hiển thị các lõi IP có sẵn cho dự án của bạn, bao gồm IP Intel FPGA và IP khác mà bạn thêm vào đường dẫn tìm kiếm Danh mục IP.. Sử dụng các tính năng sau của Danh mục IP để định vị và tùy chỉnh lõi IP:

• Lọc Danh mục IP để Hiển thị IP cho họ thiết bị đang hoạt động hoặc Hiển thị IP cho tất cả họ thiết bị. Nếu bạn không có dự án nào đang mở, hãy chọn Họ thiết bị trong Danh mục IP.
• Nhập vào trường Tìm kiếm để tìm bất kỳ tên lõi IP đầy đủ hoặc một phần nào trong Danh mục IP.
• Nhấp chuột phải vào tên lõi IP trong Danh mục IP để hiển thị chi tiết về các thiết bị được hỗ trợ, để mở thư mục cài đặt lõi IP và các liên kết đến tài liệu IP.
• Nhấp chuột Tìm kiếm IP đối tác để truy cập thông tin IP đối tác trên web.

Trình chỉnh sửa tham số nhắc bạn chỉ định tên biến thể IP, các cổng tùy chọn và đầu ra file tùy chọn thế hệ. Trình chỉnh sửa tham số tạo IP Intel Quartus Prime cấp cao nhất file (.ip) cho một biến thể IP trong các dự án Intel Quartus Prime Pro Edition. Trình chỉnh sửa tham số tạo Quartus IP cấp cao nhất file (.qip) cho một biến thể IP trong các dự án Intel Quartus Prime Standard Edition. Này files đại diện cho biến thể IP trong dự án và lưu trữ thông tin tham số hóa.

Hình 10. Trình chỉnh sửa tham số IP (Phiên bản Intel Quartus Prime Pro)

Hình 11. Trình chỉnh sửa tham số IP (Intel Quartus Prime Standard Edition)

Trình chỉnh sửa tham số
Trình chỉnh sửa tham số giúp bạn định cấu hình các cổng, tham số và đầu ra của lõi IP file tùy chọn thế hệ. Các điều khiển trình chỉnh sửa tham số cơ bản bao gồm:

• Sử dụng cửa sổ Cài đặt sẵn để áp dụng các giá trị tham số đặt trước cho các ứng dụng cụ thể (đối với các lõi được chọn).
• Sử dụng cửa sổ Chi tiết để view mô tả cổng và tham số, đồng thời nhấp vào liên kết đến tài liệu.
• Nhấp vào Tạo ➤ Tạo Hệ thống testbench để tạo hệ thống testbench (đối với các lõi được chọn).
• Nhấp vào Tạo ➤ Tạo Example Thiết kế để tạo một example design (đối với các lõi được chọn).
• Nhấp vào Xác thực tính toàn vẹn của hệ thống để xác thực các thành phần chung của hệ thống đối với đồng hành fileS. (Chỉ hệ thống Trình thiết kế nền tảng)
• Nhấp vào Đồng bộ hóa tất cả thông tin hệ thống để xác thực các thành phần chung của hệ thống đối với đồng hành fileS. (Chỉ hệ thống Trình thiết kế nền tảng)

Danh mục IP cũng có sẵn trong Trình thiết kế nền tảng (View ➤ Danh mục IP). Danh mục IP của Nhà thiết kế nền tảng bao gồm kết nối hệ thống độc quyền, xử lý video và hình ảnh cũng như IP cấp hệ thống khác không có trong Danh mục IP của Intel Quartus Prime. Tham khảo Tạo hệ thống bằng Trình thiết kế nền tảng hoặc Tạo hệ thống bằng Trình thiết kế nền tảng (Tiêu chuẩn) để biết thông tin về việc sử dụng IP trong Trình thiết kế nền tảng (Tiêu chuẩn) và Trình thiết kế nền tảng, tương ứng

Thông tin liên quan

• Tạo một hệ thống với Trình thiết kế nền tảng
• Tạo một hệ thống với Trình thiết kế nền tảng (Tiêu chuẩn) (Tiêu chuẩn)

Chỉ định các tham số và tùy chọn lõi IP
Thực hiện theo các bước sau để chỉ định các tham số và tùy chọn lõi IP.

1. Trong Danh mục IP của Trình thiết kế nền tảng (Công cụ ➤ Danh mục IP), định vị và nhấp đúp vào tên của lõi IP để tùy chỉnh. Trình chỉnh sửa tham số xuất hiện.
2. Chỉ định tên cấp cao nhất cho biến thể IP tùy chỉnh của bạn. Tên này xác định biến thể lõi IP files trong dự án của bạn. Nếu được nhắc, hãy chỉ định họ thiết bị FPGA mục tiêu và đầu ra file ưu tiên HDL. Nhấp vào OK.
3. Chỉ định các tham số và tùy chọn cho biến thể IP của bạn:
   • Tùy ý chọn các giá trị tham số đặt trước. Các cài đặt trước chỉ định tất cả các giá trị tham số ban đầu cho các ứng dụng cụ thể (nếu được cung cấp).
   • Chỉ định các thông số xác định chức năng lõi IP, cấu hình cổng và các tính năng dành riêng cho thiết bị.
   • Chỉ định các tùy chọn để tạo danh sách mạng thời gian, mô hình mô phỏng, testbench hoặc exampthiết kế le (nếu có).
   • Chỉ định các tùy chọn để xử lý lõi IP files trong các công cụ EDA khác.
4. Nhấp vào Kết thúc để tạo tổng hợp và tùy chọn khác files phù hợp với thông số kỹ thuật biến thể IP của bạn. Trình chỉnh sửa tham số tạo biến thể IP .qsys cấp cao nhất file và HDL files để tổng hợp và mô phỏng. Một số lõi IP cũng đồng thời tạo testbench hoặc exampthiết kế le để thử nghiệm phần cứng.
5. Để tạo testbench mô phỏng, nhấp vào Generate ➤ Generate Testbench System. Tạo hệ thống Testbench không khả dụng đối với một số lõi IP không cung cấp testbench mô phỏng.
6. Để tạo HDL cấp cao nhất cũamptập tin xác minh phần cứng, nhấp vào Tạo ➤ HDL Example. Tạo ➤ HDL cũamptập tin không có sẵn cho một số lõi IP.

Biến thể IP cấp cao nhất được thêm vào dự án Intel Quartus Prime hiện tại. Nhấp vào Dự án ➤ Thêm/Xóa Files trong Project để thêm thủ công .qsys (Intel Quartus Prime Standard Edition) hoặc .ip (Intel Quartus Prime Pro Edition) file đến một dự án. Thực hiện gán chân phù hợp để kết nối các cổng.

Đầu ra thế hệ lõi (Phiên bản Intel Quartus Prime Pro)
Phần mềm Intel Quartus Prime tạo ra kết quả sau file cấu trúc cho các lõi IP riêng lẻ không phải là một phần của hệ thống Trình thiết kế nền tảng.

Hình 12. Đầu ra thế hệ lõi IP riêng lẻ (Phiên bản Intel Quartus Prime Pro)

Bảng 6. Đầu ra Filethế hệ Intel FPGA IP

File Tên	Sự miêu tả
<IP của bạn> .ip	Biến thể IP cấp cao nhất file chứa thông số hóa của lõi IP trong dự án của bạn. Nếu biến thể IP là một phần của hệ thống Trình thiết kế nền tảng, thì trình chỉnh sửa tham số cũng tạo ra một .qsys file.
<IP của bạn> .cmp	Khai báo thành phần VHDL (.cmp) file là một văn bản file chứa các định nghĩa chung cục bộ và cổng mà bạn sử dụng trong thiết kế VHDL files.
<IP của bạn> _generation.rpt	Nhật ký tạo IP hoặc Trình thiết kế nền tảng file. Hiển thị tóm tắt các thông báo trong quá trình tạo IP.
tiếp tục…

File Tên	Sự miêu tả
<IP của bạn>.qgsimc (chỉ dành cho hệ thống Trình thiết kế nền tảng)	Bộ nhớ đệm mô phỏng file so sánh .qsys và .ip files với tham số hóa hiện tại của hệ thống Trình thiết kế nền tảng và lõi IP. So sánh này xác định xem Trình thiết kế nền tảng có thể bỏ qua quá trình tái tạo HDL hay không.
<IP của bạn>.qgsynth (Chỉ hệ thống Trình thiết kế nền tảng)	Tổng hợp bộ nhớ đệm file so sánh .qsys và .ip files với tham số hóa hiện tại của hệ thống Trình thiết kế nền tảng và lõi IP. So sánh này xác định xem Trình thiết kế nền tảng có thể bỏ qua quá trình tái tạo HDL hay không.
<IP của bạn> .qip	Chứa tất cả thông tin để tích hợp và biên dịch thành phần IP.
<IP của bạn> .csv	Chứa thông tin về trạng thái nâng cấp của thành phần IP.
.bsf	Biểu diễn ký hiệu của biến thể IP để sử dụng trong Sơ đồ khối Files (.bdf).
<IP của bạn> .spd	Đầu vào file mà ip-make-simscript yêu cầu để tạo tập lệnh mô phỏng. .spd file chứa một danh sách files bạn tạo ra để mô phỏng, cùng với thông tin về những ký ức mà bạn khởi tạo.
<IP của bạn> .ppf	Công cụ lập kế hoạch ghim File (.ppf) lưu trữ các chỉ định cổng và nút cho các thành phần IP mà bạn tạo để sử dụng với Công cụ lập kế hoạch Pin.
<IP của bạn> _bb.v	Sử dụng hộp đen Verilog (_bb.v) file như một khai báo mô-đun trống để sử dụng như một hộp đen.
<IP của bạn> _inst.v hoặc _inst.vhd	HDL cũampmẫu lập trình le. Sao chép và dán nội dung của cái này file vào HDL của bạn file để khởi tạo biến thể IP.
<IP của bạn> .regmap	Nếu IP chứa thông tin đăng ký, phần mềm Intel Quartus Prime sẽ tạo .regmap file. .Regmap file mô tả thông tin bản đồ thanh ghi của giao diện chủ và giao diện phụ. Đây file bổ sung .sopcinfo file bằng cách cung cấp thông tin đăng ký chi tiết hơn về hệ thống. Đây file cho phép hiển thị đăng ký views và số liệu thống kê có thể tùy chỉnh của người dùng trong Bảng điều khiển Hệ thống.
<IP của bạn> .svd	Cho phép các công cụ Gỡ lỗi hệ thống HPS view bản đồ đăng ký của các thiết bị ngoại vi kết nối với HPS trong hệ thống Trình thiết kế nền tảng. Trong quá trình tổng hợp, phần mềm Intel Quartus Prime lưu trữ .svd files cho giao diện tớ hiển thị cho các trình điều khiển hệ thống chính trong tệp .sof file trong phiên gỡ lỗi. Bảng điều khiển hệ thống đọc phần này, phần mà Trình thiết kế nền tảng truy vấn để đăng ký thông tin bản đồ. Đối với nô lệ hệ thống, Trình thiết kế nền tảng truy cập các thanh ghi theo tên.
<IP của bạn> .vIP của bạn> .vhd	HDL files khởi tạo từng mô-đun con hoặc lõi IP con để tổng hợp hoặc mô phỏng.
người hướng dẫn/	Chứa tập lệnh msim_setup.tcl để thiết lập và chạy mô phỏng.
aldec /	Chứa tập lệnh rivierapro_setup.tcl để thiết lập và chạy mô phỏng.
/ tóm tắt / vcs / tóm tắt / vcsmx	Chứa tập lệnh shell vcs_setup.sh để thiết lập và chạy mô phỏng. Chứa tập lệnh shell vcsmx_setup.sh và Symys_sim.setup file để thiết lập và chạy mô phỏng.
/ cadence	Chứa tập lệnh shell ncsim_setup.sh và các thiết lập khác files để thiết lập và chạy mô phỏng.
/xcelium	Chứa tập lệnh Shell mô phỏng song song xcelium_setup.sh và thiết lập khác files để thiết lập và chạy mô phỏng.
/ submodules	Chứa HDL files cho mô-đun con lõi IP.
<Mô-đun con IP>/	Trình thiết kế nền tảng tạo các thư mục con /synth và /sim cho mỗi thư mục mô hình con IP mà Trình thiết kế nền tảng tạo ra.

Chỉ định các tùy chọn và tham số lõi IP (Trình chỉnh sửa tham số kế thừa)

Một số lõi IP sử dụng phiên bản kế thừa của trình chỉnh sửa tham số để cấu hình và tạo. Sử dụng các bước sau để định cấu hình và tạo biến thể IP bằng trình chỉnh sửa tham số cũ.
Ghi chú: Trình chỉnh sửa tham số kế thừa tạo ra một đầu ra khác file cấu trúc hơn trình chỉnh sửa tham số mới nhất. Tham khảo Chỉ định tham số và tùy chọn lõi IP để biết cấu hình lõi IP sử dụng trình chỉnh sửa tham số mới nhất

Hình 13. Trình chỉnh sửa thông số kế thừa

1. Trong Danh mục IP (Công cụ ➤ Danh mục IP), định vị và nhấp đúp vào tên của lõi IP để tùy chỉnh. Trình chỉnh sửa tham số xuất hiện.
2. Chỉ định tên cấp cao nhất và đầu ra HDL file nhập cho biến thể IP của bạn. Tên này xác định biến thể lõi IP files trong dự án của bạn. Nhấp vào OK.
3. Chỉ định các tham số và tùy chọn cho biến thể IP của bạn trong trình chỉnh sửa tham số. Tham khảo hướng dẫn sử dụng lõi IP của bạn để biết thông tin về các thông số lõi IP cụ thể.
4. Nhấp vào Kết thúc hoặc Tạo (tùy thuộc vào phiên bản trình chỉnh sửa tham số). Trình chỉnh sửa tham số tạo ra files cho biến thể IP của bạn theo thông số kỹ thuật của bạn. Nhấp vào Thoát nếu được nhắc khi quá trình tạo hoàn tất. Trình chỉnh sửa tham số thêm .qip cấp cao nhất file đến dự án hiện tại một cách tự động.

Ghi chú: Để thêm thủ công một biến thể IP được tạo bằng trình chỉnh sửa tham số cũ vào một dự án, hãy nhấp vào Dự án ➤ Thêm/Xóa Files trong Project và thêm biến thể IP .qip file.

Đầu ra thế hệ lõi IP (Intel Quartus Prime Standard Edition)
Phần mềm Intel Quartus Prime Standard Edition tạo ra một trong các đầu ra sau file cấu trúc cho các lõi IP riêng lẻ sử dụng một trong các trình chỉnh sửa tham số kế thừa.

Hình 14. Lõi IP được tạo Files (Trình chỉnh sửa tham số kế thừa)

IP đã tạo File Đầu ra A

IP đã tạo File Đầu ra B

IP đã tạo File Đầu ra C

IP đã tạo File Đầu ra D

Ghi chú:

1. Nếu được hỗ trợ và kích hoạt cho biến thể IP của bạn
2. Nếu các mô hình mô phỏng chức năng được tạo ra
3. Bỏ qua thư mục này

Lịch sử sửa đổi tài liệu cho thông báo lỗi Register Unloader Intel FPGA IP IP Core Hướng dẫn sử dụng

Phiên bản tài liệu	Phiên bản Intel Quartus Prime	Thay đổi
2018.05.23	18.0	• Đã đổi tên IP từ Intel FPGA Error Message Register Unloader Lõi IP ĐẾN Thông báo lỗi Đăng ký Unloader Intel FPGA IP core. • Số liệu cập nhật emr_valid Tín hiệu cho các lỗi có thể sửa được chỉ sau khi bật nguồn (Loại dựa trên cột == 3'b0) Và emr_valid Tín hiệu cho các lỗi không thể sửa được.

Ngày	Phiên bản	Thay đổi
Tháng 2017 năm XNUMX	2017.12.18	• Đổi tên tài liệu thành Thông báo lỗi Intel FPGA Đăng ký Unloader Hướng dẫn sử dụng lõi IP. • Đã cập nhật bảng “Hỗ trợ thiết bị lõi IP”. • Cập nhật các tiêu chuẩn xây dựng thương hiệu mới nhất. • Thực hiện cập nhật biên tập trong suốt tài liệu.
Tháng 2017 năm XNUMX	2017.07.15	• Đã thêm hỗ trợ thiết bị Intel Cyclone 10 GX. • Đã thay đổi Loại V thành Loại dựa trên cột trong sơ đồ thời gian IP. • Cung cấp hướng dẫn tham số hóa riêng cho Intel Quartus Prime Pro Edition và Intel Quartus Prime Standard Edition. • Cập nhật các tiêu chuẩn xây dựng thương hiệu mới nhất.
Tháng 2016 năm XNUMX	2016.05.02	• Đã xóa dấu đầu dòng về tính năng hỗ trợ Verilog HDL RTL. • Thay đổi tham chiếu Quartus II thành Quartus Prime.
Tháng 2015 năm XNUMX	2015.06.12	Cập nhật chi tiết hỗ trợ Arria 10.
Tháng 2014 năm XNUMX	2014.12.15	Phiên bản phát hành đầu tiên.

Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là các nhãn hiệu của Intel Corporation hoặc các công ty con của Intel. Intel đảm bảo hiệu suất của FPGA và các sản phẩm bán dẫn của mình theo các thông số kỹ thuật hiện tại phù hợp với bảo hành tiêu chuẩn của Intel, nhưng có quyền thực hiện các thay đổi đối với bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc nghĩa vụ pháp lý phát sinh từ việc áp dụng hoặc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật của thiết bị trước khi dựa vào bất kỳ thông tin nào được công bố và trước khi đặt hàng sản phẩm hoặc dịch vụ. * Các tên và thương hiệu khác có thể được coi là tài sản của người khác.

Tài liệu / Tài nguyên

intel Thông báo lỗi Đăng ký Unloader FPGA IP Core [tập tin pdf] Hướng dẫn sử dụng Thông báo lỗi Đăng ký Unloader FPGA IP Core, Lỗi, Thông báo Đăng ký Unloader FPGA IP Core, Đăng ký Unloader FPGA IP Core, Unloader FPGA IP Core

Tài liệu tham khảo

• Hướng dẫn sử dụng