F టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్
Intel® Quartus® Prime డిజైన్ సూట్ కోసం నవీకరించబడింది: 22.1 IP వెర్షన్: 5.0.0

ఆన్‌లైన్ వెర్షన్ అభిప్రాయాన్ని పంపండి

UG-20324

ID: 683074 వెర్షన్: 2022.04.28

కంటెంట్‌లు
కంటెంట్‌లు
1. F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ గురించి ………………………………………… 4
2. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఓవర్view………………………………………………………………. 6 2.1. విడుదల సమాచారం ………………………………………………………………………………………… 7 2.2. మద్దతు ఉన్న ఫీచర్లు ……………………………………………………………………………… 7 2.3. IP సంస్కరణ మద్దతు స్థాయి ………………………………………………………………………… .8 2.4. పరికర స్పీడ్ గ్రేడ్ మద్దతు ………………………………………………………………………… .8 2.5. వనరుల వినియోగం మరియు జాప్యం ……………………………………………………………… 9 2.6. బ్యాండ్‌విడ్త్ సామర్థ్యం …………………………………………………………………. 9
3. ప్రారంభించడం…………………………………………………………………………. 11 3.1. Intel FPGA IP కోర్‌లను ఇన్‌స్టాల్ చేయడం మరియు లైసెన్సింగ్ చేయడం …………………………………………… 11 3.1.1. ఇంటెల్ FPGA IP మూల్యాంకన మోడ్ ……………………………………………………. 11 3.2. IP పారామితులు మరియు ఎంపికలను పేర్కొనడం…………………………………………………… 14 3.3. ఉత్పత్తి చేయబడింది File నిర్మాణం……………………………………………………………………………… 14 3.4. Intel FPGA IP కోర్లను అనుకరించడం ……………………………………………………………… 16 3.4.1. డిజైన్‌ను అనుకరించడం మరియు ధృవీకరించడం……………………………………………… 17 3.5. ఇతర EDA టూల్స్‌లో IP కోర్‌లను సింథసైజింగ్ చేయడం ………………………………………………………. 17 3.6. పూర్తి డిజైన్‌ను కంపైల్ చేయడం …………………………………………………………………………..18
4. ఫంక్షనల్ వివరణ ………………………………………………………………………………………… 19 4.1. TX డేటాపాత్ ……………………………………………………………………………………………………… 20 4.1.1. TX MAC అడాప్టర్ ………………………………………………………………… .. 21 4.1.2. కంట్రోల్ వర్డ్ (CW) చొప్పించడం………………………………………………………… 23 4.1.3. TX CRC…………………………………………………………………………………………………… 28 4.1.4. TX MII ఎన్‌కోడర్ …………………………………………………………………… 29 4.1.5. TX PCS మరియు PMA ……………………………………………………………… .. 30 4.2. RX డేటాపాత్ …………………………………………………………………………. 30 4.2.1. RX PCS మరియు PMA …………………………………………………………………… 31 4.2.2. RX MII డీకోడర్ …………………………………………………………………………………… 31 4.2.3. RX CRC ………………………………………………………………………………………… 31 4.2.4. RX Deskew……………………………………………………………………………… 32 4.2.5. RX CW తొలగింపు……………………………………………………………………………………… 35 4.3. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP క్లాక్ ఆర్కిటెక్చర్ …………………………………………. 36 4.4. రీసెట్ మరియు లింక్ ఇనిషియలైజేషన్ ……………………………………………………………………………… 37 4.4.1. TX రీసెట్ మరియు ఇనిషియలైజేషన్ సీక్వెన్స్……………………………………………… 38 4.4.2. RX రీసెట్ మరియు ఇనిషియలైజేషన్ సీక్వెన్స్……………………………………………… 39 4.5. లింక్ రేట్ మరియు బ్యాండ్‌విడ్త్ సమర్థత గణన …………………………………………………… 40
5. పారామితులు ……………………………………………………………………………………. 42
6. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఇంటర్‌ఫేస్ సిగ్నల్స్ ……………………………………………… 44 6.1. గడియార సంకేతాలు…………………………………………………………………………………….44 6.2. సంకేతాలను రీసెట్ చేయండి………………………………………………………………………………………… 44 6.3. MAC సిగ్నల్స్ ………………………………………………………………………………………………………………………………………………………… 45 6.4. ట్రాన్స్‌సీవర్ రీకాన్ఫిగరేషన్ సిగ్నల్స్……………………………………………………………… 48 6.5. PMA సంకేతాలు …………………………………………………………………………………………………………………………………… 49

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 2

అభిప్రాయాన్ని పంపండి

కంటెంట్‌లు
7. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IPతో రూపకల్పన చేయడం …………………………………………………… 51 7.1. మార్గదర్శకాలను రీసెట్ చేయండి………………………………………………………………………………………… 51 7.2. మార్గదర్శకాలను నిర్వహించడంలో లోపం ………………………………………………………………..51
8. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP యూజర్ గైడ్ ఆర్కైవ్‌లు............................................ 52 9. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP యూజర్ గైడ్ కోసం డాక్యుమెంట్ రివిజన్ హిస్టరీ......53

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 3

683074 | 2022.04.28 అభిప్రాయాన్ని పంపండి

1. F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ గురించి

Intel Agilex TM పరికరాలలో F-టైల్ ట్రాన్స్‌సీవర్‌లను ఉపయోగించి F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IPని రూపొందించడానికి IP ఫీచర్లు, ఆర్కిటెక్చర్ వివరణ, రూపొందించడానికి దశలు మరియు మార్గదర్శకాలను ఈ పత్రం వివరిస్తుంది.

ఉద్దేశించిన ప్రేక్షకులు

ఈ పత్రం క్రింది వినియోగదారుల కోసం ఉద్దేశించబడింది:
· సిస్టమ్-స్థాయి డిజైన్ ప్రణాళిక దశలో IP ఎంపిక చేయడానికి డిజైన్ ఆర్కిటెక్ట్‌లు
· హార్డ్‌వేర్ డిజైనర్లు తమ సిస్టమ్-స్థాయి డిజైన్‌లో IPని ఏకీకృతం చేస్తున్నప్పుడు
· సిస్టమ్-స్థాయి అనుకరణ మరియు హార్డ్‌వేర్ ధ్రువీకరణ దశల్లో ధ్రువీకరణ ఇంజనీర్లు

సంబంధిత పత్రాలు

క్రింది పట్టిక F-Tile Serial Lite IV Intel FPGA IPకి సంబంధించిన ఇతర సూచన పత్రాలను జాబితా చేస్తుంది.

పట్టిక 1.

సంబంధిత పత్రాలు

సూచన

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP డిజైన్ Example యూజర్ గైడ్

Intel Agilex పరికర డేటా షీట్

వివరణ
ఈ పత్రం F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP డిజైన్ యొక్క తరం, వినియోగ మార్గదర్శకాలు మరియు క్రియాత్మక వివరణను అందిస్తుందిampIntel Agilex పరికరాలలో les.
ఈ పత్రం ఇంటెల్ అజిలెక్స్ పరికరాల కోసం ఎలక్ట్రికల్ లక్షణాలు, స్విచింగ్ లక్షణాలు, కాన్ఫిగరేషన్ స్పెసిఫికేషన్‌లు మరియు సమయాన్ని వివరిస్తుంది.

పట్టిక 2.
CW RS-FEC PMA TX RX PAM4 NRZ

ఎక్రోనింస్ మరియు గ్లోసరీ ఎక్రోనిం జాబితా
ఎక్రోనిం

విస్తరణ నియంత్రణ వర్డ్ రీడ్-సోలమన్ ఫార్వర్డ్ ఎర్రర్ కరెక్షన్ ఫిజికల్ మీడియం అటాచ్‌మెంట్ ట్రాన్స్‌మిటర్ రిసీవర్ పల్స్-Ampలిట్యూడ్ మాడ్యులేషన్ 4-స్థాయి నాన్-రిటర్న్-టు-జీరో

కొనసాగింది…

ఇంటెల్ కార్పొరేషన్. అన్ని హక్కులు ప్రత్యేకించబడ్డాయి. ఇంటెల్, ఇంటెల్ లోగో మరియు ఇతర ఇంటెల్ గుర్తులు ఇంటెల్ కార్పొరేషన్ లేదా దాని అనుబంధ సంస్థల ట్రేడ్‌మార్క్‌లు. Intel దాని FPGA మరియు సెమీకండక్టర్ ఉత్పత్తుల పనితీరును ఇంటెల్ యొక్క ప్రామాణిక వారంటీకి అనుగుణంగా ప్రస్తుత స్పెసిఫికేషన్‌లకు హామీ ఇస్తుంది, అయితే నోటీసు లేకుండా ఏ సమయంలోనైనా ఏదైనా ఉత్పత్తులు మరియు సేవలకు మార్పులు చేసే హక్కును కలిగి ఉంది. ఇంటెల్ వ్రాతపూర్వకంగా అంగీకరించినట్లు మినహా ఇక్కడ వివరించిన ఏదైనా సమాచారం, ఉత్పత్తి లేదా సేవ యొక్క అప్లికేషన్ లేదా ఉపయోగం నుండి ఉత్పన్నమయ్యే బాధ్యత లేదా బాధ్యతను Intel తీసుకోదు. ఇంటెల్ కస్టమర్‌లు ఏదైనా ప్రచురించబడిన సమాచారంపై ఆధారపడే ముందు మరియు ఉత్పత్తులు లేదా సేవల కోసం ఆర్డర్‌లు చేసే ముందు పరికర నిర్దేశాల యొక్క తాజా వెర్షన్‌ను పొందాలని సూచించారు. *ఇతర పేర్లు మరియు బ్రాండ్‌లను ఇతరుల ఆస్తిగా క్లెయిమ్ చేయవచ్చు.

ISO 9001:2015 నమోదు చేయబడింది

1. F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 683074 గురించి | 2022.04.28

PCS MII XGMII

ఎక్రోనిం

విస్తరణ ఫిజికల్ కోడింగ్ సబ్‌లేయర్ మీడియా ఇండిపెండెంట్ ఇంటర్‌ఫేస్ 10 గిగాబిట్ మీడియా ఇండిపెండెంట్ ఇంటర్‌ఫేస్

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 5

683074 | 2022.04.28 అభిప్రాయాన్ని పంపండి

2. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఓవర్view

చిత్రం 1.

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP అనేది చిప్-టు-చిప్, బోర్డ్-టు-బోర్డ్ మరియు బ్యాక్‌ప్లేన్ అప్లికేషన్‌ల కోసం అధిక బ్యాండ్‌విడ్త్ డేటా కమ్యూనికేషన్‌కు అనుకూలంగా ఉంటుంది.

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP మీడియా యాక్సెస్ కంట్రోల్ (MAC), ఫిజికల్ కోడింగ్ సబ్‌లేయర్ (PCS) మరియు ఫిజికల్ మీడియా అటాచ్‌మెంట్ (PMA) బ్లాక్‌లను కలిగి ఉంటుంది. IP గరిష్టంగా నాలుగు PAM56 లేన్‌లతో ఒక లేన్‌కు 4 Gbps వరకు డేటా బదిలీ వేగాన్ని లేదా గరిష్టంగా 28 NRZ లేన్‌లతో ప్రతి లేన్‌కు 16 Gbps వరకు మద్దతు ఇస్తుంది. ఈ IP అధిక బ్యాండ్‌విడ్త్, తక్కువ ఓవర్‌హెడ్ ఫ్రేమ్‌లు, తక్కువ I/O కౌంట్‌ను అందిస్తుంది మరియు లేన్‌లు మరియు వేగం రెండింటిలో అధిక స్కేలబిలిటీకి మద్దతు ఇస్తుంది. F-టైల్ ట్రాన్స్‌సీవర్ యొక్క ఈథర్‌నెట్ PCS మోడ్‌తో విస్తృత శ్రేణి డేటా రేట్ల మద్దతుతో ఈ IP సులభంగా పునర్నిర్మించబడుతుంది.

ఈ IP రెండు ప్రసార మోడ్‌లకు మద్దతు ఇస్తుంది:
· ప్రాథమిక మోడ్–ఇది బ్యాండ్‌విడ్త్‌ను పెంచడానికి స్టార్టఫ్-ప్యాకెట్, ఖాళీ సైకిల్ మరియు ఎండ్-ఆఫ్-ప్యాకెట్ లేకుండా డేటా పంపబడే స్వచ్ఛమైన స్ట్రీమింగ్ మోడ్. IP మొదటి చెల్లుబాటు అయ్యే డేటాను బరస్ట్ ప్రారంభంలో తీసుకుంటుంది.
· పూర్తి మోడ్–ఇది ప్యాకెట్ బదిలీ మోడ్. ఈ మోడ్‌లో, IP ఒక ప్యాకెట్ ప్రారంభంలో మరియు చివరిలో డీలిమిటర్‌లుగా ఒక బరస్ట్ మరియు సింక్ సైకిల్‌ను పంపుతుంది.

F-టైల్ సీరియల్ లైట్ IV హై లెవెల్ బ్లాక్ రేఖాచిత్రం

అవలోన్ స్ట్రీమింగ్ ఇంటర్‌ఫేస్ TX

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP
MAC TX
TX USRIF_CTRL

64*n లేన్స్ బిట్స్ (NRZ మోడ్)/ 2*n లేన్స్ బిట్స్ (PAM4 మోడ్)

TX MAC

CW

అడాప్టర్ ఇన్సర్ట్

MII ఎన్కోడ్

అనుకూల PCS

TX PCS

TX MII

EMIB ఎన్‌కోడ్ స్క్రాంబ్లర్ FEC

TX PMA

n లేన్స్ బిట్స్ (PAM4 మోడ్)/ n లేన్స్ బిట్స్ (NRZ మోడ్)
TX సీరియల్ ఇంటర్‌ఫేస్

అవలోన్ స్ట్రీమింగ్ ఇంటర్‌ఫేస్ RX
64*n లేన్స్ బిట్స్ (NRZ మోడ్)/ 2*n లేన్స్ బిట్స్ (PAM4 మోడ్)

RX

RX PCS

CW RMV

డెస్క్

MII

& డీకోడ్‌ను సమలేఖనం చేయండి

RX MII

EMIB

డీకోడ్ బ్లాక్ సింక్ & FEC డెస్క్రాంబ్లర్

RX PMA

CSR

2n లేన్స్ బిట్స్ (PAM4 మోడ్)/ n లేన్స్ బిట్స్ (NRZ మోడ్) RX సీరియల్ ఇంటర్‌ఫేస్
అవలోన్ మెమరీ-మ్యాప్డ్ ఇంటర్‌ఫేస్ రిజిస్టర్ కాన్ఫిగర్

లెజెండ్

సాఫ్ట్ లాజిక్

కఠినమైన తర్కం

ఇంటెల్ కార్పొరేషన్. అన్ని హక్కులు ప్రత్యేకించబడ్డాయి. ఇంటెల్, ఇంటెల్ లోగో మరియు ఇతర ఇంటెల్ గుర్తులు ఇంటెల్ కార్పొరేషన్ లేదా దాని అనుబంధ సంస్థల ట్రేడ్‌మార్క్‌లు. Intel దాని FPGA మరియు సెమీకండక్టర్ ఉత్పత్తుల పనితీరును ఇంటెల్ యొక్క ప్రామాణిక వారంటీకి అనుగుణంగా ప్రస్తుత స్పెసిఫికేషన్‌లకు హామీ ఇస్తుంది, అయితే నోటీసు లేకుండా ఏ సమయంలోనైనా ఏదైనా ఉత్పత్తులు మరియు సేవలకు మార్పులు చేసే హక్కును కలిగి ఉంది. ఇంటెల్ వ్రాతపూర్వకంగా అంగీకరించినట్లు మినహా ఇక్కడ వివరించిన ఏదైనా సమాచారం, ఉత్పత్తి లేదా సేవ యొక్క అప్లికేషన్ లేదా ఉపయోగం నుండి ఉత్పన్నమయ్యే బాధ్యత లేదా బాధ్యతను Intel తీసుకోదు. ఇంటెల్ కస్టమర్‌లు ఏదైనా ప్రచురించబడిన సమాచారంపై ఆధారపడే ముందు మరియు ఉత్పత్తులు లేదా సేవల కోసం ఆర్డర్‌లు చేసే ముందు పరికర నిర్దేశాల యొక్క తాజా వెర్షన్‌ను పొందాలని సూచించారు. *ఇతర పేర్లు మరియు బ్రాండ్‌లను ఇతరుల ఆస్తిగా క్లెయిమ్ చేయవచ్చు.

ISO 9001:2015 నమోదు చేయబడింది

2. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఓవర్view 683074 | 2022.04.28

మీరు F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP డిజైన్‌ను రూపొందించవచ్చుampIP లక్షణాల గురించి మరింత తెలుసుకోవడానికి les. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP డిజైన్ ఎక్స్‌ని చూడండిample యూజర్ గైడ్.
సంబంధిత సమాచారం · 19వ పేజీలో ఫంక్షనల్ వివరణ · F-టైల్ సీరియల్ లైట్ IV Intel FPGA IP డిజైన్ Example యూజర్ గైడ్

2.1 విడుదల సమాచారం

Intel FPGA IP సంస్కరణలు v19.1 వరకు Intel Quartus® Prime Design Suite సాఫ్ట్‌వేర్ వెర్షన్‌లతో సరిపోలాయి. ఇంటెల్ క్వార్టస్ ప్రైమ్ డిజైన్ సూట్ సాఫ్ట్‌వేర్ వెర్షన్ 19.2లో ప్రారంభించి, ఇంటెల్ FPGA IP కొత్త వెర్షన్ స్కీమ్‌ను కలిగి ఉంది.

Intel FPGA IP వెర్షన్ (XYZ) సంఖ్య ప్రతి ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్ వెర్షన్‌తో మారవచ్చు. దీనిలో మార్పు:

· X అనేది IP యొక్క ప్రధాన పునర్విమర్శను సూచిస్తుంది. మీరు ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్‌ను అప్‌డేట్ చేస్తే, మీరు తప్పనిసరిగా IPని పునరుత్పత్తి చేయాలి.
· Y IP కొత్త ఫీచర్లను కలిగి ఉందని సూచిస్తుంది. ఈ కొత్త ఫీచర్‌లను చేర్చడానికి మీ IPని రీజెనరేట్ చేయండి.
IPలో చిన్న మార్పులు ఉన్నాయని Z సూచిస్తుంది. ఈ మార్పులను చేర్చడానికి మీ IPని మళ్లీ రూపొందించండి.

పట్టిక 3.

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP విడుదల సమాచారం

అంశం IP వెర్షన్ ఇంటెల్ క్వార్టస్ ప్రైమ్ వెర్షన్ విడుదల తేదీ ఆర్డర్ కోడ్

5.0.0 22.1 2022.04.28 IP-SLITE4F

వివరణ

2.2 మద్దతు ఫీచర్లు
కింది పట్టిక F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IPలో అందుబాటులో ఉన్న లక్షణాలను జాబితా చేస్తుంది:

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 7

2. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఓవర్view 683074 | 2022.04.28

పట్టిక 4.

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఫీచర్లు

ఫీచర్

వివరణ

డేటా బదిలీ

· PAM4 మోడ్ కోసం:
- FHT గరిష్టంగా 56.1 లేన్‌లతో ప్రతి లేన్‌కు 58, 116 మరియు 4 Gbps మాత్రమే మద్దతు ఇస్తుంది.
- FGT గరిష్టంగా 58 లేన్‌లతో ఒక్కో లేన్‌కు 12 Gbps వరకు మద్దతు ఇస్తుంది.
PAM18 మోడ్‌కు మద్దతు ఉన్న ట్రాన్స్‌సీవర్ డేటా రేట్లపై మరిన్ని వివరాల కోసం పేజీ 42లోని టేబుల్ 4ని చూడండి.
· NRZ మోడ్ కోసం:
- FHT గరిష్టంగా 28.05 లేన్‌లతో ప్రతి లేన్‌కు 58 మరియు 4 Gbps మాత్రమే మద్దతు ఇస్తుంది.
- FGT గరిష్టంగా 28.05 లేన్‌లతో ఒక్కో లేన్‌కు 16 Gbps వరకు సపోర్ట్ చేస్తోంది.
NRZ మోడ్ కోసం సపోర్ట్ చేయబడిన ట్రాన్స్‌సీవర్ డేటా రేట్లపై మరిన్ని వివరాల కోసం పేజీ 18లోని టేబుల్ 42ని చూడండి.
· నిరంతర స్ట్రీమింగ్ (ప్రాథమిక) లేదా ప్యాకెట్ (పూర్తి) మోడ్‌లకు మద్దతు ఇస్తుంది.
· తక్కువ ఓవర్ హెడ్ ఫ్రేమ్ ప్యాకెట్లకు మద్దతు ఇస్తుంది.
· ప్రతి బర్స్ట్ పరిమాణం కోసం బైట్ గ్రాన్యులారిటీ బదిలీకి మద్దతు ఇస్తుంది.
· వినియోగదారు ప్రారంభించిన లేదా ఆటోమేటిక్ లేన్ అమరికకు మద్దతు ఇస్తుంది.
· ప్రోగ్రామబుల్ అమరిక వ్యవధికి మద్దతు ఇస్తుంది.

PCS

· సాఫ్ట్ లాజిక్ రిసోర్స్ తగ్గింపు కోసం Intel Agilex F-టైల్ ట్రాన్స్‌సీవర్‌లతో ఇంటర్‌ఫేస్ చేసే హార్డ్ IP లాజిక్‌ని ఉపయోగిస్తుంది.
· 4GBASE-KP100 స్పెసిఫికేషన్ కోసం PAM4 మాడ్యులేషన్ మోడ్‌కు మద్దతు ఇస్తుంది. ఈ మాడ్యులేషన్ మోడ్‌లో RS-FEC ఎల్లప్పుడూ ప్రారంభించబడుతుంది.
· ఐచ్ఛిక RS-FEC మాడ్యులేషన్ మోడ్‌తో NRZకి మద్దతు ఇస్తుంది.
· 64b/66b ఎన్‌కోడింగ్ డీకోడింగ్‌కు మద్దతు ఇస్తుంది.

ఎర్రర్ డిటెక్షన్ మరియు హ్యాండ్లింగ్

· TX మరియు RX డేటా పాత్‌లలో CRC దోష తనిఖీకి మద్దతు ఇస్తుంది. · RX లింక్ ఎర్రర్ తనిఖీకి మద్దతు ఇస్తుంది. · RX PCS దోష గుర్తింపుకు మద్దతు ఇస్తుంది.

ఇంటర్‌ఫేస్‌లు

· స్వతంత్ర లింక్‌లతో పూర్తి డ్యూప్లెక్స్ ప్యాకెట్ బదిలీకి మాత్రమే మద్దతు ఇస్తుంది.
· తక్కువ బదిలీ జాప్యంతో బహుళ FPGA పరికరాలకు పాయింట్-టు-పాయింట్ ఇంటర్‌కనెక్ట్‌ను ఉపయోగిస్తుంది.
· వినియోగదారు నిర్వచించిన ఆదేశాలకు మద్దతు ఇస్తుంది.

2.3 IP వెర్షన్ మద్దతు స్థాయి

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP కోసం ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్ మరియు ఇంటెల్ FPGA పరికర మద్దతు క్రింది విధంగా ఉంది:

పట్టిక 5.

IP వెర్షన్ మరియు మద్దతు స్థాయి

ఇంటెల్ క్వార్టస్ ప్రైమ్ 22.1

పరికరం ఇంటెల్ అజిలెక్స్ ఎఫ్-టైల్ ట్రాన్స్‌సీవర్లు

IP వెర్షన్ సిమ్యులేషన్ కంపైలేషన్ హార్డ్‌వేర్ డిజైన్

5.0.0

­

2.4 పరికర స్పీడ్ గ్రేడ్ మద్దతు
F-Tile Serial Lite IV Intel FPGA IP Intel Agilex F-టైల్ పరికరాల కోసం క్రింది స్పీడ్ గ్రేడ్‌లకు మద్దతు ఇస్తుంది: · ట్రాన్స్‌సీవర్ స్పీడ్ గ్రేడ్: -1, -2, మరియు -3 · కోర్ స్పీడ్ గ్రేడ్: -1, -2, మరియు - 3

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 8

అభిప్రాయాన్ని పంపండి

2. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఓవర్view 683074 | 2022.04.28

సంబంధిత సమాచారం
Intel Agilex పరికర డేటా షీట్ Intel Agilex F-టైల్ ట్రాన్స్‌సీవర్‌లలో మద్దతు ఉన్న డేటా రేట్ గురించి మరింత సమాచారం.

2.5 వనరుల వినియోగం మరియు జాప్యం

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP కోసం వనరులు మరియు జాప్యం ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్ సాఫ్ట్‌వేర్ వెర్షన్ 22.1 నుండి పొందబడ్డాయి.

పట్టిక 6.

ఇంటెల్ అజిలెక్స్ F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP రిసోర్స్ యుటిలైజేషన్
జాప్యం కొలత TX కోర్ ఇన్‌పుట్ నుండి RX కోర్ అవుట్‌పుట్ వరకు రౌండ్ ట్రిప్ లేటెన్సీపై ఆధారపడి ఉంటుంది.

ట్రాన్స్‌సీవర్ రకం

వేరియంట్

డేటా లేన్స్ మోడ్ RS-FEC ALM సంఖ్య

జాప్యం (TX కోర్ క్లాక్ సైకిల్)

ఎఫ్‌జిటి

28.05 Gbps NRZ 16

ప్రాథమిక వికలాంగులు 21,691 65

16

పూర్తి వికలాంగులు 22,135 65

16

ప్రాథమిక ప్రారంభించబడింది 21,915 189

16

పూర్తి ప్రారంభించబడింది 22,452 189

58 Gbps PAM4 12

ప్రాథమిక ప్రారంభించబడింది 28,206 146

12

పూర్తి ప్రారంభించబడింది 30,360 146

ఎఫ్‌హెచ్‌టి

58 Gbps NRZ

4

ప్రాథమిక ప్రారంభించబడింది 15,793 146

4

పూర్తి ప్రారంభించబడింది 16,624 146

58 Gbps PAM4 4

ప్రాథమిక ప్రారంభించబడింది 15,771 154

4

పూర్తి ప్రారంభించబడింది 16,611 154

116 Gbps PAM4 4

ప్రాథమిక ప్రారంభించబడింది 21,605 128

4

పూర్తి ప్రారంభించబడింది 23,148 128

2.6 బ్యాండ్‌విడ్త్ సామర్థ్యం

పట్టిక 7.

బ్యాండ్‌విడ్త్ సామర్థ్యం

వేరియబుల్స్ ట్రాన్స్‌సీవర్ మోడ్

PAM4

స్ట్రీమింగ్ మోడ్ RS-FEC

పూర్తి ప్రారంభించబడింది

ప్రాథమిక ప్రారంభించబడింది

Gbps (RAW_RATE)లో సీరియల్ ఇంటర్‌ఫేస్ బిట్ రేట్
పదం సంఖ్య (BURST_SIZE) (1)లో బదిలీ యొక్క బర్స్ట్ పరిమాణం
గడియార చక్రంలో అమరిక వ్యవధి (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

సెట్టింగ్‌లు

NRZ

పూర్తి

వికలాంగుడు

ప్రారంభించబడింది

28.0

28.0

2,048

2,048

4,096

4,096

ప్రాథమిక డిసేబుల్ 28.0

28.0 ప్రారంభించబడింది

4,194,304

4,194,304

4,096

4,096 కొనసాగింది…

(1) ప్రాథమిక మోడ్ కోసం BURST_SIZE అనంతాన్ని చేరుకుంటుంది, అందువల్ల పెద్ద సంఖ్య ఉపయోగించబడుతుంది.

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 9

2. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఓవర్view 683074 | 2022.04.28

వేరియబుల్స్

సెట్టింగ్‌లు

64/66b ఎన్కోడ్

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

పదం సంఖ్య (BURST_SIZE_OVHD)లో బర్స్ట్ పరిమాణం యొక్క ఓవర్‌హెడ్

2 (2)

0 (3)

2 (2)

2 (2)

0 (3)

0 (3)

గడియార చక్రంలో అమరిక మార్కర్ వ్యవధి 81,915 (ALIGN_MARKER_PERIOD)

81,915

81,916

81,916

81,916

81,916

5లో అమరిక మార్కర్ వెడల్పు

5

0

4

0

4

గడియార చక్రం

(ALIGN_MARKER_WIDTH)

బ్యాండ్‌విడ్త్ సామర్థ్యం (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

ప్రభావవంతమైన రేటు (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

గరిష్ట వినియోగదారు క్లాక్ ఫ్రీక్వెన్సీ (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

పేజీ 40లో సంబంధిత సమాచారం లింక్ రేటు మరియు బ్యాండ్‌విడ్త్ సమర్థత గణన

(2) పూర్తి మోడ్‌లో, BURST_SIZE_OVHD పరిమాణం డేటా స్ట్రీమ్‌లో START/END జత చేసిన నియంత్రణ పదాలను కలిగి ఉంటుంది.
(3) ప్రాథమిక మోడ్ కోసం, స్ట్రీమింగ్ సమయంలో START/END లేనందున BURST_SIZE_OVHD 0.
(4) బ్యాండ్‌విడ్త్ ఎఫిషియన్సీ లెక్కింపు కోసం లింక్ రేట్ మరియు బ్యాండ్‌విడ్త్ ఎఫిషియెన్సీ కాలిక్యులేషన్‌ని చూడండి.
(5) సమర్థవంతమైన రేటు గణన కోసం లింక్ రేట్ మరియు బ్యాండ్‌విడ్త్ సమర్థత గణనను చూడండి.
(6) గరిష్ట వినియోగదారు క్లాక్ ఫ్రీక్వెన్సీ లెక్కింపు కోసం లింక్ రేట్ మరియు బ్యాండ్‌విడ్త్ సమర్థత గణనను చూడండి.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 10

అభిప్రాయాన్ని పంపండి

683074 | 2022.04.28 అభిప్రాయాన్ని పంపండి

3. ప్రారంభించడం

3.1 Intel FPGA IP కోర్‌లను ఇన్‌స్టాల్ చేయడం మరియు లైసెన్స్ ఇవ్వడం

Intel Quartus Prime సాఫ్ట్‌వేర్ ఇన్‌స్టాలేషన్‌లో Intel FPGA IP లైబ్రరీ ఉంటుంది. ఈ లైబ్రరీ అదనపు లైసెన్స్ అవసరం లేకుండా మీ ఉత్పత్తి ఉపయోగం కోసం అనేక ఉపయోగకరమైన IP కోర్లను అందిస్తుంది. కొన్ని ఇంటెల్ FPGA IP కోర్లకు ఉత్పత్తి ఉపయోగం కోసం ప్రత్యేక లైసెన్స్ కొనుగోలు అవసరం. Intel FPGA IP మూల్యాంకనం మోడ్ పూర్తి ఉత్పత్తి IP కోర్ లైసెన్స్‌ను కొనుగోలు చేయడానికి ముందు, అనుకరణ మరియు హార్డ్‌వేర్‌లో ఈ లైసెన్స్ పొందిన Intel FPGA IP కోర్లను మూల్యాంకనం చేయడానికి మిమ్మల్ని అనుమతిస్తుంది. మీరు హార్డ్‌వేర్ పరీక్షను పూర్తి చేసి, ఉత్పత్తిలో IPని ఉపయోగించడానికి సిద్ధంగా ఉన్న తర్వాత మాత్రమే లైసెన్స్ పొందిన Intel IP కోర్ల కోసం పూర్తి ఉత్పత్తి లైసెన్స్‌ను కొనుగోలు చేయాలి.

ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్ డిఫాల్ట్‌గా కింది స్థానాల్లో IP కోర్లను ఇన్‌స్టాల్ చేస్తుంది:

చిత్రం 2.

IP కోర్ ఇన్‌స్టాలేషన్ పాత్
intelFPGA(_pro) క్వార్టస్ – Intel Quartus Prime సాఫ్ట్‌వేర్ ipని కలిగి ఉంది – Intel FPGA IP లైబ్రరీ మరియు థర్డ్-పార్టీ IP కోర్ల ఆల్టెరాను కలిగి ఉంటుంది – Intel FPGA IP లైబ్రరీ సోర్స్ కోడ్‌ను కలిగి ఉంటుంది – Intel FPGA IP మూలాన్ని కలిగి ఉంటుంది files

పట్టిక 8.

IP కోర్ ఇన్‌స్టాలేషన్ స్థానాలు

స్థానం

సాఫ్ట్‌వేర్

:intelFPGA_proquartusipaltera

ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్

:/intelFPGA_pro/quartus/ip/altera ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్

ప్లాట్‌ఫారమ్ Windows* Linux*

గమనిక:

Intel Quartus Prime సాఫ్ట్‌వేర్ ఇన్‌స్టాలేషన్ పాత్‌లోని ఖాళీలకు మద్దతు ఇవ్వదు.

3.1.1 ఇంటెల్ FPGA IP మూల్యాంకన మోడ్
ఉచిత Intel FPGA IP మూల్యాంకన మోడ్ కొనుగోలుకు ముందు అనుకరణ మరియు హార్డ్‌వేర్‌లో లైసెన్స్ పొందిన Intel FPGA IP కోర్లను అంచనా వేయడానికి మిమ్మల్ని అనుమతిస్తుంది. Intel FPGA IP మూల్యాంకన మోడ్ అదనపు లైసెన్స్ లేకుండా కింది మూల్యాంకనాలకు మద్దతు ఇస్తుంది:
· మీ సిస్టమ్‌లో లైసెన్స్ పొందిన Intel FPGA IP కోర్ ప్రవర్తనను అనుకరించండి. · IP కోర్ యొక్క కార్యాచరణ, పరిమాణం మరియు వేగాన్ని త్వరగా మరియు సులభంగా ధృవీకరించండి. · సమయ-పరిమిత పరికర ప్రోగ్రామింగ్‌ని రూపొందించండి fileIP కోర్లను కలిగి ఉన్న డిజైన్ల కోసం s. · మీ IP కోర్‌తో పరికరాన్ని ప్రోగ్రామ్ చేయండి మరియు హార్డ్‌వేర్‌లో మీ డిజైన్‌ను ధృవీకరించండి.

ఇంటెల్ కార్పొరేషన్. అన్ని హక్కులు ప్రత్యేకించబడ్డాయి. ఇంటెల్, ఇంటెల్ లోగో మరియు ఇతర ఇంటెల్ గుర్తులు ఇంటెల్ కార్పొరేషన్ లేదా దాని అనుబంధ సంస్థల ట్రేడ్‌మార్క్‌లు. Intel దాని FPGA మరియు సెమీకండక్టర్ ఉత్పత్తుల పనితీరును ఇంటెల్ యొక్క ప్రామాణిక వారంటీకి అనుగుణంగా ప్రస్తుత స్పెసిఫికేషన్‌లకు హామీ ఇస్తుంది, అయితే నోటీసు లేకుండా ఏ సమయంలోనైనా ఏదైనా ఉత్పత్తులు మరియు సేవలకు మార్పులు చేసే హక్కును కలిగి ఉంది. ఇంటెల్ వ్రాతపూర్వకంగా అంగీకరించినట్లు మినహా ఇక్కడ వివరించిన ఏదైనా సమాచారం, ఉత్పత్తి లేదా సేవ యొక్క అప్లికేషన్ లేదా ఉపయోగం నుండి ఉత్పన్నమయ్యే బాధ్యత లేదా బాధ్యతను Intel తీసుకోదు. ఇంటెల్ కస్టమర్‌లు ఏదైనా ప్రచురించబడిన సమాచారంపై ఆధారపడే ముందు మరియు ఉత్పత్తులు లేదా సేవల కోసం ఆర్డర్‌లు చేసే ముందు పరికర నిర్దేశాల యొక్క తాజా వెర్షన్‌ను పొందాలని సూచించారు. *ఇతర పేర్లు మరియు బ్రాండ్‌లను ఇతరుల ఆస్తిగా క్లెయిమ్ చేయవచ్చు.

ISO 9001:2015 నమోదు చేయబడింది

3. ప్రారంభించడం
683074 | 2022.04.28
Intel FPGA IP మూల్యాంకన మోడ్ క్రింది ఆపరేషన్ మోడ్‌లకు మద్దతు ఇస్తుంది:
· టెథర్డ్–మీ బోర్డ్ మరియు హోస్ట్ కంప్యూటర్ మధ్య కనెక్షన్‌తో లైసెన్స్ పొందిన Intel FPGA IPని కలిగి ఉన్న డిజైన్‌ను నిరవధికంగా అమలు చేయడానికి అనుమతిస్తుంది. టెథర్డ్ మోడ్‌కి సీరియల్ జాయింట్ టెస్ట్ యాక్షన్ గ్రూప్ అవసరం (JTAG) J మధ్య కనెక్ట్ చేయబడిన కేబుల్TAG హార్డ్‌వేర్ మూల్యాంకన వ్యవధి వ్యవధి కోసం ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రోగ్రామర్‌ని రన్ చేస్తున్న మీ బోర్డు మరియు హోస్ట్ కంప్యూటర్‌లోని పోర్ట్. ప్రోగ్రామర్‌కు ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్ యొక్క కనీస ఇన్‌స్టాలేషన్ మాత్రమే అవసరం మరియు ఇంటెల్ క్వార్టస్ ప్రైమ్ లైసెన్స్ అవసరం లేదు. J ద్వారా పరికరానికి ఆవర్తన సంకేతాన్ని పంపడం ద్వారా హోస్ట్ కంప్యూటర్ మూల్యాంకన సమయాన్ని నియంత్రిస్తుందిTAG ఓడరేవు డిజైన్‌లోని అన్ని లైసెన్స్ పొందిన IP కోర్‌లు టెథర్డ్ మోడ్‌కు మద్దతు ఇస్తే, ఏదైనా IP కోర్ మూల్యాంకనం గడువు ముగిసే వరకు మూల్యాంకన సమయం నడుస్తుంది. అన్ని IP కోర్లు అపరిమిత మూల్యాంకన సమయాన్ని సపోర్ట్ చేస్తే, పరికరం సమయం ముగియదు.
· అన్‌టెథర్డ్-పరిమిత సమయం వరకు లైసెన్స్ పొందిన IPని కలిగి ఉన్న డిజైన్‌ను అమలు చేయడానికి అనుమతిస్తుంది. Intel Quartus Prime సాఫ్ట్‌వేర్‌ని అమలు చేస్తున్న హోస్ట్ కంప్యూటర్ నుండి పరికరం డిస్‌కనెక్ట్ అయినట్లయితే IP కోర్ అన్‌టెథర్డ్ మోడ్‌కి తిరిగి వస్తుంది. డిజైన్‌లోని ఏదైనా ఇతర లైసెన్స్ పొందిన IP కోర్ టెథర్డ్ మోడ్‌కు మద్దతు ఇవ్వకపోతే IP కోర్ కూడా అన్‌టెథర్డ్ మోడ్‌కి తిరిగి వస్తుంది.
డిజైన్‌లో ఏదైనా లైసెన్స్ పొందిన Intel FPGA IP కోసం మూల్యాంకన సమయం ముగిసినప్పుడు, డిజైన్ పని చేయడం ఆగిపోతుంది. Intel FPGA IP మూల్యాంకన మోడ్‌ని ఉపయోగించే అన్ని IP కోర్‌లు డిజైన్‌లో ఏదైనా IP కోర్ సమయం ముగిసినప్పుడు ఏకకాలంలో ముగుస్తుంది. మూల్యాంకన సమయం ముగిసినప్పుడు, హార్డ్‌వేర్ ధృవీకరణను కొనసాగించే ముందు మీరు తప్పనిసరిగా FPGA పరికరాన్ని రీప్రోగ్రామ్ చేయాలి. ఉత్పత్తి కోసం IP కోర్ వినియోగాన్ని విస్తరించడానికి, IP కోర్ కోసం పూర్తి ఉత్పత్తి లైసెన్స్‌ను కొనుగోలు చేయండి.
మీరు అనియంత్రిత పరికర ప్రోగ్రామింగ్‌ను రూపొందించడానికి ముందు మీరు తప్పనిసరిగా లైసెన్స్‌ను కొనుగోలు చేయాలి మరియు పూర్తి ఉత్పత్తి లైసెన్స్ కీని రూపొందించాలి file. Intel FPGA IP మూల్యాంకన విధానంలో, కంపైలర్ సమయ-పరిమిత పరికర ప్రోగ్రామింగ్‌ను మాత్రమే ఉత్పత్తి చేస్తుంది file ( _time_limited.sof) సమయ పరిమితిలో గడువు ముగుస్తుంది.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 12

అభిప్రాయాన్ని పంపండి

3. ప్రారంభించడం 683074 | 2022.04.28

చిత్రం 3.

ఇంటెల్ FPGA IP మూల్యాంకన మోడ్ ఫ్లో
Intel FPGA IP లైబ్రరీతో Intel Quartus Prime సాఫ్ట్‌వేర్‌ను ఇన్‌స్టాల్ చేయండి

లైసెన్స్ పొందిన ఇంటెల్ FPGA IP కోర్‌ను పారామీటర్‌గా మార్చండి మరియు ఇన్‌స్టాంటియేట్ చేయండి

మద్దతు ఉన్న సిమ్యులేటర్‌లో IPని ధృవీకరించండి

ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్‌లో డిజైన్‌ను కంపైల్ చేయండి

సమయ-పరిమిత పరికర ప్రోగ్రామింగ్‌ను రూపొందించండి File

Intel FPGA పరికరాన్ని ప్రోగ్రామ్ చేయండి మరియు బోర్డ్‌లో ఆపరేషన్‌ని ధృవీకరించండి
ఉత్పత్తి వినియోగానికి IP సిద్ధంగా లేదా?
అవును పూర్తి ఉత్పత్తిని కొనుగోలు చేయండి
IP లైసెన్స్

గమనిక:

వాణిజ్య ఉత్పత్తులలో లైసెన్స్ పొందిన IPని చేర్చండి
పారామిటరైజేషన్ దశలు మరియు అమలు వివరాల కోసం ప్రతి IP కోర్ యూజర్ గైడ్‌ని చూడండి.
ఇంటెల్ IP కోర్లను ప్రతి సీటుకు, శాశ్వత ప్రాతిపదికన లైసెన్స్ చేస్తుంది. లైసెన్స్ ఫీజులో మొదటి సంవత్సరం నిర్వహణ మరియు మద్దతు ఉంటుంది. మొదటి సంవత్సరానికి మించి అప్‌డేట్‌లు, బగ్ పరిష్కారాలు మరియు సాంకేతిక మద్దతును పొందడానికి మీరు తప్పనిసరిగా నిర్వహణ ఒప్పందాన్ని పునరుద్ధరించాలి. ప్రోగ్రామింగ్‌ను రూపొందించే ముందు, ఉత్పత్తి లైసెన్స్ అవసరమయ్యే Intel FPGA IP కోర్ల కోసం మీరు పూర్తి ఉత్పత్తి లైసెన్స్‌ని తప్పనిసరిగా కొనుగోలు చేయాలి fileమీరు అపరిమిత సమయం వరకు ఉపయోగించవచ్చు. Intel FPGA IP మూల్యాంకన విధానంలో, కంపైలర్ సమయ-పరిమిత పరికర ప్రోగ్రామింగ్‌ను మాత్రమే ఉత్పత్తి చేస్తుంది file ( _time_limited.sof) సమయ పరిమితిలో గడువు ముగుస్తుంది. మీ ఉత్పత్తి లైసెన్స్ కీలను పొందడానికి, Intel FPGA స్వీయ-సేవా లైసెన్సింగ్ కేంద్రాన్ని సందర్శించండి.
Intel FPGA సాఫ్ట్‌వేర్ లైసెన్స్ ఒప్పందాలు లైసెన్స్ పొందిన IP కోర్లు, ఇంటెల్ క్వార్టస్ ప్రైమ్ డిజైన్ సాఫ్ట్‌వేర్ మరియు అన్ని లైసెన్స్ లేని IP కోర్ల ఇన్‌స్టాలేషన్ మరియు వినియోగాన్ని నియంత్రిస్తాయి.

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 13

3. ప్రారంభించడం 683074 | 2022.04.28
సంబంధిత సమాచారం · Intel FPGA లైసెన్సింగ్ సపోర్ట్ సెంటర్ · Intel FPGA సాఫ్ట్‌వేర్ ఇన్‌స్టాలేషన్ మరియు లైసెన్సింగ్ పరిచయం
3.2 IP పారామితులు మరియు ఎంపికలను పేర్కొనడం
IP పారామీటర్ ఎడిటర్ మీ అనుకూల IP వైవిధ్యాన్ని త్వరగా కాన్ఫిగర్ చేయడానికి మిమ్మల్ని అనుమతిస్తుంది. ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్ సాఫ్ట్‌వేర్‌లో IP ఎంపికలు మరియు పారామితులను పేర్కొనడానికి క్రింది దశలను ఉపయోగించండి.
1. మీ F-Tile Serial Lite IV Intel FPGA IPని ఏకీకృతం చేయడానికి మీకు ఇప్పటికే Intel Quartus Prime Pro ఎడిషన్ ప్రాజెక్ట్ లేకపోతే, మీరు తప్పనిసరిగా ఒకదాన్ని సృష్టించాలి. a. ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్‌లో, క్లిక్ చేయండి File కొత్త క్వార్టస్ ప్రైమ్ ప్రాజెక్ట్‌ని సృష్టించడానికి కొత్త ప్రాజెక్ట్ విజార్డ్, లేదా File ఇప్పటికే ఉన్న క్వార్టస్ ప్రైమ్ ప్రాజెక్ట్‌ను తెరవడానికి ప్రాజెక్ట్‌ను తెరవండి. పరికరాన్ని పేర్కొనమని విజర్డ్ మిమ్మల్ని అడుగుతుంది. బి. పరికర కుటుంబం Intel Agilexని పేర్కొనండి మరియు IP కోసం స్పీడ్ గ్రేడ్ అవసరాలకు అనుగుణంగా ఉత్పత్తి F-టైల్ పరికరాన్ని ఎంచుకోండి. సి. ముగించు క్లిక్ చేయండి.
2. IP కేటలాగ్‌లో, F-Tile Serial Lite IV Intel FPGA IPని గుర్తించి, ఎంచుకోండి. కొత్త IP వేరియేషన్ విండో కనిపిస్తుంది.
3. మీ కొత్త కస్టమ్ IP వైవిధ్యం కోసం ఉన్నత-స్థాయి పేరును పేర్కొనండి. పారామీటర్ ఎడిటర్ IP వేరియేషన్ సెట్టింగ్‌లను aలో సేవ్ చేస్తుంది file అనే .ip.
4. సరే క్లిక్ చేయండి. పారామీటర్ ఎడిటర్ కనిపిస్తుంది. 5. మీ IP వైవిధ్యం కోసం పారామితులను పేర్కొనండి. కోసం పారామీటర్ విభాగాన్ని చూడండి
F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP పారామితుల గురించి సమాచారం. 6. ఐచ్ఛికంగా, సిమ్యులేషన్ టెస్ట్‌బెంచ్ లేదా కంపైలేషన్ మరియు హార్డ్‌వేర్ డిజైన్‌ను రూపొందించడానికి
example, డిజైన్ ఎక్స్‌లోని సూచనలను అనుసరించండిample యూజర్ గైడ్. 7. HDLని రూపొందించు క్లిక్ చేయండి. జనరేషన్ డైలాగ్ బాక్స్ కనిపిస్తుంది. 8. అవుట్‌పుట్‌ని పేర్కొనండి file జనరేషన్ ఎంపికలు, ఆపై రూపొందించు క్లిక్ చేయండి. IP వైవిధ్యం
fileమీ స్పెసిఫికేషన్ల ప్రకారం లు ఉత్పత్తి చేస్తాయి. 9. ముగించు క్లిక్ చేయండి. పరామితి ఎడిటర్ ఉన్నత-స్థాయి .ipని జోడిస్తుంది file ప్రస్తుతానికి
స్వయంచాలకంగా ప్రాజెక్ట్ చేయండి. మీరు .ipని మాన్యువల్‌గా జోడించమని ప్రాంప్ట్ చేయబడితే file ప్రాజెక్ట్‌కి, ప్రాజెక్ట్ జోడించు/తీసివేయి క్లిక్ చేయండి Fileజోడించడానికి ప్రాజెక్ట్‌లో లు file. 10. మీ IP వేరియేషన్‌ను రూపొందించి మరియు ఇన్‌స్టాంటియేట్ చేసిన తర్వాత, పోర్ట్‌లను కనెక్ట్ చేయడానికి తగిన పిన్ అసైన్‌మెంట్‌లను చేయండి మరియు ఏదైనా తగిన ప్రతి-ఇన్‌స్టాన్స్ RTL పారామితులను సెట్ చేయండి.
పేజీ 42లో సంబంధిత సమాచార పరామితులు
3.3 ఉత్పత్తి చేయబడింది File నిర్మాణం
ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్ సాఫ్ట్‌వేర్ కింది IP అవుట్‌పుట్‌ను ఉత్పత్తి చేస్తుంది file నిర్మాణం.
గురించి సమాచారం కోసం file డిజైన్ యొక్క నిర్మాణం example, F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP డిజైన్ ఎక్స్‌ని చూడండిample యూజర్ గైడ్.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 14

అభిప్రాయాన్ని పంపండి

3. ప్రారంభించడం 683074 | 2022.04.28

మూర్తి 4. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP రూపొందించబడింది Files
.ip – IP ఇంటిగ్రేషన్ file

IP వైవిధ్యం files

_ IP వైవిధ్యం files

example_design

.cmp – VHDL కాంపోనెంట్ డిక్లరేషన్ file _bb.v – వెరిలాగ్ HDL బ్లాక్ బాక్స్ EDA సంశ్లేషణ file _inst.v మరియు .vhd – Sample తక్షణ టెంప్లేట్లు .xml- XML ​​నివేదిక file

Exampమీ IP కోర్ డిజైన్ కోసం le లొకేషన్ మాజీample fileలు. డిఫాల్ట్ స్థానం ఉదాample_design, కానీ మీరు వేరొక మార్గాన్ని పేర్కొనమని ప్రాంప్ట్ చేయబడతారు.

.qgsimc – పెరుగుతున్న పునరుత్పత్తికి మద్దతు ఇవ్వడానికి అనుకరణ పారామితులను జాబితా చేస్తుంది .qgsynthc – పెరుగుతున్న పునరుత్పత్తికి మద్దతు ఇవ్వడానికి సంశ్లేషణ పారామితులను జాబితా చేస్తుంది

.qip – IP సంశ్లేషణను జాబితా చేస్తుంది files

_generation.rpt- IP జనరేషన్ నివేదిక

.sopcinfo- సాఫ్ట్‌వేర్ టూల్-చైన్ ఇంటిగ్రేషన్ file .html- కనెక్షన్ మరియు మెమరీ మ్యాప్ డేటా

.csv – పిన్ అసైన్‌మెంట్ file

.spd – వ్యక్తిగత అనుకరణ స్క్రిప్ట్‌లను కలుపుతుంది

సిమ్ అనుకరణ files

సింథ్ IP సంశ్లేషణ files

.v ఉన్నత-స్థాయి అనుకరణ file

.v ఉన్నత-స్థాయి IP సంశ్లేషణ file

సిమ్యులేటర్ స్క్రిప్ట్‌లు

సబ్‌కోర్ లైబ్రరీలు

సింథ్
సబ్‌కోర్ సంశ్లేషణ files

సిమ్
సబ్‌కోర్ సిమ్యులేషన్ files

<HDL files>

<HDL files>

పట్టిక 9.

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP రూపొందించబడింది Files

File పేరు

వివరణ

.ip

ప్లాట్‌ఫారమ్ డిజైనర్ సిస్టమ్ లేదా అగ్ర-స్థాయి IP వైవిధ్యం file. మీరు మీ IP వైవిధ్యానికి ఇచ్చే పేరు.

.సెంపి

VHDL కాంపోనెంట్ డిక్లరేషన్ (.cmp) file అనేది వచనం file మీరు VHDL డిజైన్‌లో ఉపయోగించగల స్థానిక సాధారణ మరియు పోర్ట్ నిర్వచనాలను కలిగి ఉంటుంది files.

.html

కనెక్షన్ సమాచారాన్ని కలిగి ఉన్న నివేదిక, అది కనెక్ట్ చేయబడిన ప్రతి యజమానికి సంబంధించి ప్రతి బానిస చిరునామాను చూపే మెమరీ మ్యాప్ మరియు పారామీటర్ అసైన్‌మెంట్‌లు.

_generation.rpt

IP లేదా ప్లాట్‌ఫారమ్ డిజైనర్ జనరేషన్ లాగ్ file. IP ఉత్పత్తి సమయంలో సందేశాల సారాంశం.

.qgsimc

పెరుగుతున్న పునరుత్పత్తికి మద్దతు ఇవ్వడానికి అనుకరణ పారామితులను జాబితా చేస్తుంది.

.qgsynthc

పెరుగుతున్న పునరుత్పత్తికి మద్దతు ఇవ్వడానికి సంశ్లేషణ పారామితులను జాబితా చేస్తుంది.

.qip

ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్‌లో IP కాంపోనెంట్‌ను ఇంటిగ్రేట్ చేయడానికి మరియు కంపైల్ చేయడానికి IP భాగం గురించి అవసరమైన మొత్తం సమాచారాన్ని కలిగి ఉంటుంది.
కొనసాగింది…

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 15

3. ప్రారంభించడం 683074 | 2022.04.28

File పేరు .sopcinfo
.csv .spd _bb.v _inst.v లేదా _inst.vhd .regmap
.svd
.v లేదా .vhd గురువు/ సారాంశం/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

వివరణ
మీ ప్లాట్‌ఫారమ్ డిజైనర్ సిస్టమ్‌లోని కనెక్షన్‌లు మరియు IP కాంపోనెంట్ పారామిటరైజేషన్‌లను వివరిస్తుంది. మీరు IP భాగాల కోసం సాఫ్ట్‌వేర్ డ్రైవర్‌లను అభివృద్ధి చేసినప్పుడు అవసరాలను పొందడానికి మీరు దాని కంటెంట్‌లను అన్వయించవచ్చు. Nios® II టూల్ చైన్ వంటి దిగువ సాధనాలు దీనిని ఉపయోగిస్తాయి file. ది .sopcinfo file మరియు system.h file Nios II టూల్ చైన్ కోసం రూపొందించబడినది స్లేవ్‌ను యాక్సెస్ చేసే ప్రతి యజమానికి సంబంధించి ప్రతి స్లేవ్ చిరునామా మ్యాప్ సమాచారాన్ని కలిగి ఉంటుంది. నిర్దిష్ట స్లేవ్ కాంపోనెంట్‌ని యాక్సెస్ చేయడానికి వేర్వేరు మాస్టర్‌లు వేరే అడ్రస్ మ్యాప్‌ని కలిగి ఉండవచ్చు.
IP భాగం యొక్క అప్‌గ్రేడ్ స్థితి గురించి సమాచారాన్ని కలిగి ఉంటుంది.
అవసరమైన ఇన్పుట్ file మద్దతు ఉన్న సిమ్యులేటర్‌ల కోసం అనుకరణ స్క్రిప్ట్‌లను రూపొందించడానికి ip-make-simscript కోసం. .spd file యొక్క జాబితాను కలిగి ఉంది fileమీరు ప్రారంభించగల జ్ఞాపకాల గురించిన సమాచారంతో పాటు అనుకరణ కోసం రూపొందించబడిన లు.
మీరు వెరిలాగ్ బ్లాక్-బాక్స్ (_bb.v)ని ఉపయోగించవచ్చు. file బ్లాక్ బాక్స్‌గా ఉపయోగించడానికి ఖాళీ మాడ్యూల్ డిక్లరేషన్‌గా.
HDL మాజీample తక్షణ టెంప్లేట్. మీరు ఇందులోని విషయాలను కాపీ చేసి పేస్ట్ చేయవచ్చు file మీ HDL లోకి file IP వైవిధ్యాన్ని తక్షణం చేయడానికి.
IP రిజిస్టర్ సమాచారాన్ని కలిగి ఉంటే, .regmap file ఉత్పత్తి చేస్తుంది. .regmap file మాస్టర్ మరియు స్లేవ్ ఇంటర్‌ఫేస్‌ల రిజిస్టర్ మ్యాప్ సమాచారాన్ని వివరిస్తుంది. ఈ file .sopcinfoని పూర్తి చేస్తుంది file సిస్టమ్ గురించి మరింత వివరణాత్మక రిజిస్టర్ సమాచారాన్ని అందించడం ద్వారా. ఇది రిజిస్టర్ ప్రదర్శనను ప్రారంభిస్తుంది viewసిస్టమ్ కన్సోల్‌లో లు మరియు వినియోగదారు అనుకూలీకరించదగిన గణాంకాలు.
హార్డ్ ప్రాసెసర్ సిస్టమ్ (HPS) సిస్టమ్ డీబగ్ సాధనాలను అనుమతిస్తుంది view ప్లాట్‌ఫారమ్ డిజైనర్ సిస్టమ్‌లో HPSకి కనెక్ట్ చేయబడిన పెరిఫెరల్స్ రిజిస్టర్ మ్యాప్‌లు. సంశ్లేషణ సమయంలో, .svd fileసిస్టమ్ కన్సోల్ మాస్టర్‌లకు కనిపించే స్లేవ్ ఇంటర్‌ఫేస్‌ల కోసం s .sofలో నిల్వ చేయబడతాయి file డీబగ్ విభాగంలో. సిస్టమ్ కన్సోల్ ఈ విభాగాన్ని చదువుతుంది, ఇది ప్లాట్‌ఫారమ్ డిజైనర్ రిజిస్టర్ మ్యాప్ సమాచారం కోసం ప్రశ్నించవచ్చు. సిస్టమ్ స్లేవ్‌ల కోసం, ప్లాట్‌ఫారమ్ డిజైనర్ రిజిస్టర్‌లను పేరుతో యాక్సెస్ చేయవచ్చు.
HDL fileసంశ్లేషణ లేదా అనుకరణ కోసం ప్రతి సబ్‌మాడ్యూల్ లేదా చైల్డ్ IPని ఇన్‌స్టాంటియేట్ చేసేవి.
అనుకరణను సెటప్ చేయడానికి మరియు అమలు చేయడానికి ModelSim*/QuestaSim* స్క్రిప్ట్ msim_setup.tclని కలిగి ఉంటుంది.
VCS* అనుకరణను సెటప్ చేయడానికి మరియు అమలు చేయడానికి షెల్ స్క్రిప్ట్ vcs_setup.shని కలిగి ఉంది. షెల్ స్క్రిప్ట్ vcsmx_setup.sh మరియు synopsys_sim.setupని కలిగి ఉంది file VCS MX అనుకరణను సెటప్ చేయడానికి మరియు అమలు చేయడానికి.
షెల్ స్క్రిప్ట్ xcelium_setup.sh మరియు ఇతర సెటప్‌ను కలిగి ఉంది fileXcelium* అనుకరణను సెటప్ చేయడానికి మరియు అమలు చేయడానికి s.
HDLని కలిగి ఉంటుంది fileIP సబ్‌మాడ్యూల్స్ కోసం s.
రూపొందించబడిన ప్రతి చైల్డ్ IP డైరెక్టరీకి, ప్లాట్‌ఫారమ్ డిజైనర్ సింథ్/ మరియు సిమ్/ సబ్-డైరెక్టరీలను ఉత్పత్తి చేస్తుంది.

3.4 Intel FPGA IP కోర్లను అనుకరించడం
ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్ నిర్దిష్ట EDA సిమ్యులేటర్‌లలో IP కోర్ RTL అనుకరణకు మద్దతు ఇస్తుంది. IP జనరేషన్ ఐచ్ఛికంగా అనుకరణను సృష్టిస్తుంది fileఫంక్షనల్ సిమ్యులేషన్ మోడల్‌తో సహా, ఏదైనా టెస్ట్‌బెంచ్ (లేదా ఉదాample డిజైన్), మరియు ప్రతి IP కోర్ కోసం విక్రేత-నిర్దిష్ట సిమ్యులేటర్ సెటప్ స్క్రిప్ట్‌లు. మీరు ఫంక్షనల్ సిమ్యులేషన్ మోడల్ మరియు ఏదైనా టెస్ట్‌బెంచ్ లేదా మాజీని ఉపయోగించవచ్చుampఅనుకరణ కోసం le డిజైన్. IP జనరేషన్ అవుట్‌పుట్‌లో ఏదైనా టెస్ట్‌బెంచ్‌ను కంపైల్ చేయడానికి మరియు అమలు చేయడానికి స్క్రిప్ట్‌లు కూడా ఉండవచ్చు. స్క్రిప్ట్‌లు మీ IP కోర్‌ని అనుకరించడానికి మీకు అవసరమైన అన్ని మోడల్‌లు లేదా లైబ్రరీలను జాబితా చేస్తాయి.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 16

అభిప్రాయాన్ని పంపండి

3. ప్రారంభించడం 683074 | 2022.04.28

ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్ అనేక సిమ్యులేటర్‌లతో ఏకీకరణను అందిస్తుంది మరియు మీ స్వంత స్క్రిప్ట్ మరియు కస్టమ్ సిమ్యులేషన్ ఫ్లోలతో సహా బహుళ అనుకరణ ప్రవాహాలకు మద్దతు ఇస్తుంది. మీరు ఏ ప్రవాహాన్ని ఎంచుకున్నా, IP కోర్ అనుకరణ క్రింది దశలను కలిగి ఉంటుంది:
1. IP HDL, టెస్ట్‌బెంచ్ (లేదా ఉదాample డిజైన్), మరియు సిమ్యులేటర్ సెటప్ స్క్రిప్ట్ files.
2. మీ సిమ్యులేటర్ వాతావరణాన్ని మరియు ఏదైనా అనుకరణ స్క్రిప్ట్‌లను సెటప్ చేయండి.
3. సిమ్యులేషన్ మోడల్ లైబ్రరీలను కంపైల్ చేయండి.
4. మీ సిమ్యులేటర్‌ని అమలు చేయండి.

3.4.1 డిజైన్‌ను అనుకరించడం మరియు ధృవీకరించడం

డిఫాల్ట్‌గా, ఇంటెల్ FPGA IP మోడల్స్ మరియు సిమ్యులేషన్ మోడల్ లైబ్రరీని కంపైల్ చేయడానికి, విశదీకరించడానికి మరియు అనుకరించడానికి కమాండ్‌లను కలిగి ఉన్న సిమ్యులేటర్-నిర్దిష్ట స్క్రిప్ట్‌లను పారామీటర్ ఎడిటర్ ఉత్పత్తి చేస్తుంది. fileలు. మీరు కమాండ్‌లను మీ సిమ్యులేషన్ టెస్ట్‌బెంచ్ స్క్రిప్ట్‌లోకి కాపీ చేయవచ్చు లేదా వీటిని సవరించవచ్చు fileమీ డిజైన్ మరియు టెస్ట్‌బెంచ్‌ను కంపైల్ చేయడం, వివరించడం మరియు అనుకరించడం కోసం ఆదేశాలను జోడించడానికి s.

టేబుల్ 10. ఇంటెల్ FPGA IP కోర్ సిమ్యులేషన్ స్క్రిప్ట్‌లు

సిమ్యులేటర్

File డైరెక్టరీ

మోడల్‌సిమ్

_సిమ్/మెంటర్

క్వెస్టాసిమ్

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

స్క్రిప్ట్ msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5 ఇతర EDA టూల్స్‌లో IP కోర్‌లను సింథసైజింగ్ చేయడం
ఐచ్ఛికంగా, Intel FPGA IP కోర్‌లను కలిగి ఉన్న డిజైన్‌ను సింథసైజ్ చేయడానికి మరొక మద్దతు ఉన్న EDA సాధనాన్ని ఉపయోగించండి. మీరు IP కోర్ సంశ్లేషణను రూపొందించినప్పుడు fileమూడవ పక్షం EDA సంశ్లేషణ సాధనాలతో ఉపయోగం కోసం, మీరు ప్రాంతం మరియు సమయ అంచనా నెట్‌లిస్ట్‌ను సృష్టించవచ్చు. ఉత్పత్తిని ప్రారంభించడానికి, మీ IP వైవిధ్యాన్ని అనుకూలీకరించేటప్పుడు మూడవ పక్షం EDA సంశ్లేషణ సాధనాల కోసం క్రియేట్ టైమింగ్ మరియు వనరుల అంచనాలను ఆన్ చేయండి.
ప్రాంతం మరియు సమయ అంచనా నెట్‌లిస్ట్ IP కోర్ కనెక్టివిటీ మరియు ఆర్కిటెక్చర్‌ను వివరిస్తుంది, కానీ నిజమైన కార్యాచరణకు సంబంధించిన వివరాలను కలిగి ఉండదు. ప్రాంతం మరియు సమయ అంచనాలను మెరుగ్గా నివేదించడానికి ఈ సమాచారం నిర్దిష్ట థర్డ్-పార్టీ సింథసిస్ సాధనాలను అనుమతిస్తుంది. అదనంగా, సంశ్లేషణ సాధనాలు టైమింగ్-ఆధారిత ఆప్టిమైజేషన్‌లను సాధించడానికి మరియు ఫలితాల నాణ్యతను మెరుగుపరచడానికి సమయ సమాచారాన్ని ఉపయోగించవచ్చు.
ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్ ఉత్పత్తి చేస్తుంది _syn.v నెట్‌లిస్ట్ file వెరిలాగ్ HDL ఫార్మాట్‌లో, అవుట్‌పుట్‌తో సంబంధం లేకుండా file మీరు పేర్కొన్న ఫార్మాట్. మీరు సంశ్లేషణ కోసం ఈ నెట్‌లిస్ట్‌ని ఉపయోగిస్తే, మీరు తప్పనిసరిగా IP కోర్ రేపర్‌ని చేర్చాలి file .v లేదా మీ ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రాజెక్ట్‌లో .vhd.

(7) మీరు EDA టూల్ ఎంపికను సెటప్ చేయకుంటే– ఇది ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్ నుండి థర్డ్-పార్టీ EDA సిమ్యులేటర్‌లను ప్రారంభించడానికి మిమ్మల్ని అనుమతిస్తుంది–ఈ స్క్రిప్ట్‌ను ModelSim లేదా QuestaSim సిమ్యులేటర్ Tcl కన్సోల్‌లో అమలు చేయండి (Intel Quartus Prime సాఫ్ట్‌వేర్‌లో కాదు. Tcl కన్సోల్) లోపాలను నివారించడానికి.

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 17

3. ప్రారంభించడం 683074 | 2022.04.28
3.6 పూర్తి డిజైన్‌ను కంపైల్ చేస్తోంది
మీరు మీ డిజైన్‌ను కంపైల్ చేయడానికి ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్ సాఫ్ట్‌వేర్‌లోని ప్రాసెసింగ్ మెనులో స్టార్ట్ కంపైలేషన్ ఆదేశాన్ని ఉపయోగించవచ్చు.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 18

అభిప్రాయాన్ని పంపండి

683074 | 2022.04.28 అభిప్రాయాన్ని పంపండి

4. ఫంక్షనల్ వివరణ

చిత్రం 5.

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP MAC మరియు ఈథర్నెట్ PCSలను కలిగి ఉంటుంది. MAC MII ఇంటర్‌ఫేస్‌ల ద్వారా అనుకూల PCSతో కమ్యూనికేట్ చేస్తుంది.

IP రెండు మాడ్యులేషన్ మోడ్‌లకు మద్దతు ఇస్తుంది:
· PAM4–ఎంపిక కోసం 1 నుండి 12 లేన్‌ల సంఖ్యను అందిస్తుంది. IP ఎల్లప్పుడూ PAM4 మాడ్యులేషన్ మోడ్‌లో ప్రతి లేన్‌కు రెండు PCS ఛానెల్‌లను ప్రారంభిస్తుంది.
· NRZ–ఎంపిక కోసం 1 నుండి 16 లేన్‌ల సంఖ్యను అందిస్తుంది.

ప్రతి మాడ్యులేషన్ మోడ్ రెండు డేటా మోడ్‌లకు మద్దతు ఇస్తుంది:
· ప్రాథమిక మోడ్–ఇది బ్యాండ్‌విడ్త్‌ను పెంచడానికి స్టార్టఫ్-ప్యాకెట్, ఖాళీ సైకిల్ మరియు ఎండ్-ఆఫ్-ప్యాకెట్ లేకుండా డేటా పంపబడే స్వచ్ఛమైన స్ట్రీమింగ్ మోడ్. IP మొదటి చెల్లుబాటు అయ్యే డేటాను బరస్ట్ ప్రారంభంలో తీసుకుంటుంది.

ప్రాథమిక మోడ్ డేటా బదిలీ tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ఇంటెల్ కార్పొరేషన్. అన్ని హక్కులు ప్రత్యేకించబడ్డాయి. ఇంటెల్, ఇంటెల్ లోగో మరియు ఇతర ఇంటెల్ గుర్తులు ఇంటెల్ కార్పొరేషన్ లేదా దాని అనుబంధ సంస్థల ట్రేడ్‌మార్క్‌లు. Intel దాని FPGA మరియు సెమీకండక్టర్ ఉత్పత్తుల పనితీరును ఇంటెల్ యొక్క ప్రామాణిక వారంటీకి అనుగుణంగా ప్రస్తుత స్పెసిఫికేషన్‌లకు హామీ ఇస్తుంది, అయితే నోటీసు లేకుండా ఏ సమయంలోనైనా ఏదైనా ఉత్పత్తులు మరియు సేవలకు మార్పులు చేసే హక్కును కలిగి ఉంది. ఇంటెల్ వ్రాతపూర్వకంగా అంగీకరించినట్లు మినహా ఇక్కడ వివరించిన ఏదైనా సమాచారం, ఉత్పత్తి లేదా సేవ యొక్క అప్లికేషన్ లేదా ఉపయోగం నుండి ఉత్పన్నమయ్యే బాధ్యత లేదా బాధ్యతను Intel తీసుకోదు. ఇంటెల్ కస్టమర్‌లు ఏదైనా ప్రచురించబడిన సమాచారంపై ఆధారపడే ముందు మరియు ఉత్పత్తులు లేదా సేవల కోసం ఆర్డర్‌లు చేసే ముందు పరికర నిర్దేశాల యొక్క తాజా వెర్షన్‌ను పొందాలని సూచించారు. *ఇతర పేర్లు మరియు బ్రాండ్‌లను ఇతరుల ఆస్తిగా క్లెయిమ్ చేయవచ్చు.

ISO 9001:2015 నమోదు చేయబడింది

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

చిత్రం 6.

· పూర్తి మోడ్–ఇది ప్యాకెట్ మోడ్ డేటా బదిలీ. ఈ మోడ్‌లో, IP ఒక ప్యాకెట్ ప్రారంభంలో మరియు ముగింపులో డీలిమిటర్‌లుగా పేలుడు మరియు సమకాలీకరణ చక్రాన్ని పంపుతుంది.

పూర్తి మోడ్ డేటా బదిలీ tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

సంబంధిత సమాచారం · F-Tile Serial Lite IV Intel FPGA IP ఓవర్view 6వ పేజీలో · F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP డిజైన్ Example యూజర్ గైడ్

4.1 TX డేటాపాత్
TX డేటాపాత్ కింది భాగాలను కలిగి ఉంటుంది: · MAC అడాప్టర్ · కంట్రోల్ వర్డ్ ఇన్సర్షన్ బ్లాక్ · CRC · MII ఎన్‌కోడర్ · PCS బ్లాక్ · PMA బ్లాక్

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 20

అభిప్రాయాన్ని పంపండి

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28
మూర్తి 7. TX డేటాపాత్

వినియోగదారు తర్కం నుండి

TX MAC

అవలోన్ స్ట్రీమింగ్ ఇంటర్‌ఫేస్

MAC అడాప్టర్

పద చొప్పింపును నియంత్రించండి

CRC

MII ఎన్‌కోడర్

MII ఇంటర్‌ఫేస్ కస్టమ్ PCS
PCS మరియు PMA

ఇతర FPGA పరికరానికి TX సీరియల్ ఇంటర్‌ఫేస్

4.1.1 TX MAC అడాప్టర్
TX MAC అడాప్టర్ Avalon® స్ట్రీమింగ్ ఇంటర్‌ఫేస్‌ని ఉపయోగించి యూజర్ లాజిక్‌కి డేటా ట్రాన్స్‌మిషన్‌ను నియంత్రిస్తుంది. ఈ బ్లాక్ వినియోగదారు నిర్వచించిన సమాచార ప్రసారం మరియు ప్రవాహ నియంత్రణకు మద్దతు ఇస్తుంది.

వినియోగదారు నిర్వచించిన సమాచారాన్ని బదిలీ చేస్తోంది

పూర్తి మోడ్‌లో, IP tx_is_usr_cmd సిగ్నల్‌ను అందిస్తుంది, ఇది వినియోగదారు లాజిక్‌కు XOFF/XON ట్రాన్స్‌మిషన్ వంటి వినియోగదారు నిర్వచించిన సమాచార చక్రాన్ని ప్రారంభించడానికి మీరు ఉపయోగించవచ్చు. మీరు ఈ సంకేతాన్ని నొక్కి చెప్పడం ద్వారా వినియోగదారు-నిర్వచించిన సమాచార ప్రసార చక్రాన్ని ప్రారంభించవచ్చు మరియు tx_avs_startofpacket మరియు tx_avs_valid సిగ్నల్‌ల నిర్ధారణతో పాటు tx_avs_dataని ఉపయోగించి సమాచారాన్ని బదిలీ చేయవచ్చు. బ్లాక్ రెండు చక్రాల కోసం tx_avs_readyని నిర్వీర్యం చేస్తుంది.

గమనిక:

వినియోగదారు నిర్వచించిన సమాచార లక్షణం పూర్తి మోడ్‌లో మాత్రమే అందుబాటులో ఉంటుంది.

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 21

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

చిత్రం 8.

ప్రవాహ నియంత్రణ

లింక్ రీ-అలైన్‌మెంట్ ప్రక్రియ సమయంలో లేదా వినియోగదారు లాజిక్ నుండి ప్రసారం చేయడానికి డేటా అందుబాటులో లేనప్పుడు వినియోగదారు లాజిక్ నుండి డేటాను స్వీకరించడానికి TX MAC సిద్ధంగా లేని పరిస్థితులు ఉన్నాయి. ఈ పరిస్థితుల కారణంగా డేటా నష్టాన్ని నివారించడానికి, వినియోగదారు లాజిక్ నుండి డేటా ప్రవాహాన్ని నియంత్రించడానికి IP tx_avs_ready సిగ్నల్‌ని ఉపయోగిస్తుంది. కింది పరిస్థితులు సంభవించినప్పుడు IP సిగ్నల్‌ను నిర్వీర్యం చేస్తుంది:
· tx_avs_startofpacket నొక్కిచెప్పబడినప్పుడు, tx_avs_ready ఒక గడియార చక్రానికి డీసర్ట్ చేయబడుతుంది.
· tx_avs_endofpacket నొక్కిచెప్పబడినప్పుడు, tx_avs_ready ఒక గడియార చక్రానికి డీసర్ట్ చేయబడుతుంది.
· ఏవైనా జత చేయబడిన CWలు నిర్థారించబడినప్పుడు tx_avs_ready రెండు గడియార చక్రాల కోసం డీసర్ట్ చేయబడుతుంది.
కస్టమ్ PCS ఇంటర్‌ఫేస్‌లో RS-FEC అలైన్‌మెంట్ మార్కర్ చొప్పించడం జరిగినప్పుడు, tx_avs_ready నాలుగు క్లాక్ సైకిళ్లకు డీసర్ట్ చేయబడింది.
· PAM17 మాడ్యులేషన్ మోడ్‌లో ప్రతి 4 ఈథర్నెట్ కోర్ క్లాక్ సైకిల్స్ మరియు NRZ మాడ్యులేషన్ మోడ్‌లో ప్రతి 33 ఈథర్నెట్ కోర్ క్లాక్ సైకిల్స్. tx_avs_ready ఒక క్లాక్ సైకిల్ కోసం డీసర్ట్ చేయబడింది.
· డేటా ట్రాన్స్‌మిషన్ లేనప్పుడు వినియోగదారు లాజిక్ tx_avs_validని డీసర్ట్ చేసినప్పుడు.

కింది సమయ రేఖాచిత్రాలు ఉదాampడేటా ఫ్లో నియంత్రణ కోసం tx_avs_readyని ఉపయోగించి TX MAC అడాప్టర్ యొక్క les.

tx_avs_valid Deassertion మరియు START/END జత చేసిన CWలతో ఫ్లో నియంత్రణ

tx_core_clkout

tx_avs_valid tx_avs_data

DN

D0

D1 D2 D3

చెల్లుబాటు అయ్యే సిగ్నల్ డీసర్ట్‌లు

D4

D5 D6

tx_avs_ready tx_avs_startofpacket

END-STRT CWని చొప్పించడానికి రెండు చక్రాల కోసం సిద్ధంగా ఉన్న సిగ్నల్ డీసర్ట్‌లు

tx_avs_endofpacket

usrif_data

DN

D0

D1 D2 D3

D4

D5

CW_data

DN ముగింపు STRT D0 D1 D2 D3 ఖాళీ D4

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 22

అభిప్రాయాన్ని పంపండి

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

చిత్రం 9.

అమరిక మార్కర్ చొప్పించడంతో ఫ్లో నియంత్రణ
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_రెడీ

DN-5 DN-4 DN-3 DN-2 DN-1

D0

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN -1

DN

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

చిత్రం 10.

START/END జత చేసిన CWలతో ఫ్లో నియంత్రణ సమలేఖనం మార్కర్ చొప్పించడంతో సమానంగా ఉంటుంది

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

D0

tx_avs_రెడీ

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_డేటా

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_డేటా

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN -1

ముగింపు STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

01234

4.1.2 కంట్రోల్ వర్డ్ (CW) చొప్పించడం
F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP వినియోగదారు లాజిక్ నుండి ఇన్‌పుట్ సిగ్నల్స్ ఆధారంగా CWలను నిర్మిస్తుంది. CWలు ప్యాకెట్ డీలిమిటర్‌లు, ప్రసార స్థితి సమాచారం లేదా వినియోగదారు డేటాను PCS బ్లాక్‌కు సూచిస్తాయి మరియు అవి XGMII నియంత్రణ కోడ్‌ల నుండి తీసుకోబడ్డాయి.
కింది పట్టిక మద్దతు ఉన్న CWల వివరణను చూపుతుంది:

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 23

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

పట్టిక 11.
ప్రారంభ ముగింపు సమలేఖనం

మద్దతు ఉన్న CWల వివరణ

CW

పదాల సంఖ్య (1 పదం

= 64 బిట్స్)

1

అవును

1

అవును

2

అవును

EMPTY_CYC

2

అవును

నిష్క్రియ

1

నం

డేటా

1

అవును

ఇన్-బ్యాండ్

వివరణ
డేటా డీలిమిటర్ ప్రారంభం. డేటా డీలిమిటర్ ముగింపు. RX అమరిక కోసం నియంత్రణ పదం (CW). డేటా బదిలీలో ఖాళీ చక్రం. IDLE (బ్యాండ్ వెలుపల). పేలోడ్.

టేబుల్ 12. CW ఫీల్డ్ వివరణ
ఫీల్డ్ RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

వివరణ
రిజర్వు చేయబడిన ఫీల్డ్. భవిష్యత్ పొడిగింపు కోసం ఉపయోగించవచ్చు. 0తో ముడిపడి ఉంది.
చివరి పదం (64-బిట్)లో చెల్లుబాటు అయ్యే బైట్‌ల సంఖ్య. ఇది 3బిట్ విలువ. · 3'b000: 8 బైట్లు · 3'b001: 1 బైట్ · 3'b010: 2 బైట్లు · 3'b011: 3 బైట్లు · 3'b100: 4 బైట్లు · 3'b101: 5 బైట్లు · 3'b110: 6 బైట్లు · 3'b111: 7 బైట్లు
బర్స్ట్ చివరిలో చెల్లుబాటు కాని పదాల సంఖ్య.
ఎండ్-ఆఫ్-ప్యాకెట్ సిగ్నల్‌ను నొక్కి చెప్పడానికి RX Avalon స్ట్రీమింగ్ ఇంటర్‌ఫేస్‌ను సూచిస్తుంది.
స్టార్ట్-ఆఫ్-ప్యాకెట్ సిగ్నల్‌ను నొక్కి చెప్పడానికి RX Avalon స్ట్రీమింగ్ ఇంటర్‌ఫేస్‌ను సూచిస్తుంది.
అదే సైకిల్‌లో స్టార్ట్-ఆఫ్-ప్యాకెట్ మరియు ఎండ్-ఆఫ్-ప్యాకెట్‌ను నొక్కిచెప్పడానికి RX Avalon స్ట్రీమింగ్ ఇంటర్‌ఫేస్‌ను సూచిస్తుంది.
RX అమరికను తనిఖీ చేయండి.
కంప్యూటెడ్ CRC విలువలు.
నియంత్రణ పదం (CW) వినియోగదారు నిర్వచించిన సమాచారాన్ని కలిగి ఉందని సూచిస్తుంది.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 24

అభిప్రాయాన్ని పంపండి

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

4.1.2.1. స్టార్ట్-ఆఫ్-బర్స్ట్ CW

మూర్తి 11. స్టార్ట్-ఆఫ్-బర్స్ట్ CW ఫార్మాట్

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

డేటా

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

ఛానెల్

7:0

'hFB(START)

నియంత్రణ 7:0

0

0

0

0

0

0

0

1

పట్టిక 13.

పూర్తి మోడ్‌లో, మీరు tx_avs_startofpacket సిగ్నల్‌ని నొక్కి చెప్పడం ద్వారా START CWని చొప్పించవచ్చు. మీరు tx_avs_startofpacket సిగ్నల్‌ను మాత్రమే నొక్కి చెప్పినప్పుడు, సోప్ బిట్ సెట్ చేయబడుతుంది. మీరు tx_avs_startofpacket మరియు tx_avs_endofpacket సిగ్నల్స్ రెండింటినీ నొక్కిచెప్పినప్పుడు, seop బిట్ సెట్ చేయబడుతుంది.

CW ఫీల్డ్ విలువలను ప్రారంభించండి
ఫీల్డ్ సోప్/సీప్
USR (8)
సమలేఖనం

విలువ

1

tx_is_usr_cmd సిగ్నల్‌పై ఆధారపడి:

·

1: ఎప్పుడు tx_is_usr_cmd = 1

·

0: ఎప్పుడు tx_is_usr_cmd = 0

0

ప్రాథమిక మోడ్‌లో, రీసెట్ డీసర్ట్ అయిన తర్వాత MAC START CWని పంపుతుంది. డేటా అందుబాటులో లేనట్లయితే, మీరు డేటాను పంపడం ప్రారంభించే వరకు MAC నిరంతరం END మరియు START CWలతో జత చేసిన EMPTY_CYCని పంపుతుంది.

4.1.2.2. ఎండ్-ఆఫ్-బర్స్ట్ CW

మూర్తి 12. ఎండ్-ఆఫ్-బర్స్ట్ CW ఫార్మాట్

ముగింపు

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

డేటా 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

ఖాళీ

7:0

RSVD

num_valid_bytes_eob

నియంత్రణ

7:0

1

0

0

0

0

0

0

0

(8) ఇది పూర్తి మోడ్‌లో మాత్రమే మద్దతు ఇస్తుంది.
అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 25

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

పట్టిక 14.

tx_avs_endofpacket నొక్కిచెప్పబడినప్పుడు MAC END CWని చొప్పిస్తుంది. END CW చివరి డేటా వర్డ్ వద్ద చెల్లుబాటు అయ్యే బైట్‌ల సంఖ్య మరియు CRC సమాచారాన్ని కలిగి ఉంటుంది.

CRC విలువ అనేది START CW మరియు END CWకి ముందు ఉన్న డేటా వర్డ్ మధ్య ఉన్న డేటా కోసం 32-బిట్ CRC ఫలితం.

కింది పట్టిక END CWలోని ఫీల్డ్‌ల విలువలను చూపుతుంది.

END CW ఫీల్డ్ విలువలు
ఫీల్డ్ eop CRC32 num_valid_bytes_eob

విలువ 1
CRC32 కంప్యూటెడ్ విలువ. చివరి డేటా పదం వద్ద చెల్లుబాటు అయ్యే బైట్‌ల సంఖ్య.

4.1.2.3. అమరిక జత CW

మూర్తి 13. అమరిక జత చేయబడిన CW ఫార్మాట్

START/ENDతో CW జతను సమలేఖనం చేయండి

64+8బిట్స్ XGMII ఇంటర్‌ఫేస్

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

డేటా

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

నియంత్రణ 7:0

0

0

0

0

0

0

0

1

64+8బిట్స్ XGMII ఇంటర్‌ఫేస్

ముగింపు

63:56

'hFD

55:48

RSVD

47:40

RSVD

డేటా

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

నియంత్రణ 7:0

1

0

0

0

0

0

0

0

ALIGN CW అనేది START/END లేదా END/START CWలతో జత చేయబడిన CW. మీరు tx_link_reinit సిగ్నల్‌ను నొక్కి చెప్పడం, సమలేఖన వ్యవధి కౌంటర్‌ను సెట్ చేయడం లేదా రీసెట్‌ను ప్రారంభించడం ద్వారా ALIGN జత చేసిన CWని చొప్పించవచ్చు. ALIGN జత చేయబడిన CW చొప్పించబడినప్పుడు, అన్ని లేన్‌లలో డేటా సమలేఖనాన్ని తనిఖీ చేయడానికి రిసీవర్ అమరిక బ్లాక్‌ను ప్రారంభించడానికి సమలేఖనం ఫీల్డ్ 1కి సెట్ చేయబడుతుంది.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 26

అభిప్రాయాన్ని పంపండి

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

పట్టిక 15.

CW ఫీల్డ్ విలువలను సమలేఖనం చేయండి
ఫీల్డ్ సమలేఖనం
eop sop usr seop

విలువ 1 0 0 0 0

4.1.2.4. ఖాళీ-చక్ర CW

మూర్తి 14. ఖాళీ-చక్ర CW ఫార్మాట్

END/STARTతో EMPTY_CYC జత చేయండి

64+8బిట్స్ XGMII ఇంటర్‌ఫేస్

ముగింపు

63:56

'hFD

55:48

RSVD

47:40

RSVD

డేటా

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

RSVD

7:0

RSVD

RSVD

నియంత్రణ 7:0

1

0

0

0

0

0

0

0

64+8బిట్స్ XGMII ఇంటర్‌ఫేస్

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

డేటా

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

నియంత్రణ 7:0

0

0

0

0

0

0

0

1

పట్టిక 16.

మీరు బర్స్ట్ సమయంలో రెండు క్లాక్ సైకిళ్లకు tx_avs_validని డీసర్ట్ చేసినప్పుడు, MAC END/START CWలతో జత చేసిన EMPTY_CYC CWని ఇన్‌సర్ట్ చేస్తుంది. ప్రసారం కోసం డేటా అందుబాటులో లేనప్పుడు మీరు ఈ CWని ఉపయోగించవచ్చు.

మీరు ఒక సైకిల్‌కి tx_avs_validని డీసర్ట్ చేసినప్పుడు, IP ఒక జత END/START CWలను రూపొందించడానికి tx_avs_valid డీసర్షన్ కంటే రెండుసార్లు tx_avs_validని డీసర్ట్ చేస్తుంది.

EMPTY_CYC CW ఫీల్డ్ విలువలు
ఫీల్డ్ సమలేఖనం
eop

విలువ 0 0

కొనసాగింది…

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 27

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

ఫీల్డ్ సోప్ USR SEOP

విలువ 0 0 0

4.1.2.5. నిష్క్రియ CW

మూర్తి 15. నిష్క్రియ CW ఫార్మాట్

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

డేటా

39:32 31:24

'h07'h07

23:16

'h07

15:8

'h07

7:0

'h07

నియంత్రణ 7:0

1

1

1

1

1

1

1

1

ప్రసారం లేనప్పుడు MAC IDLE CWని చొప్పిస్తుంది. ఈ కాలంలో, tx_avs_valid సిగ్నల్ తక్కువగా ఉంటుంది.
బరస్ట్ బదిలీ పూర్తయినప్పుడు లేదా ట్రాన్స్‌మిషన్ నిష్క్రియ స్థితిలో ఉన్నప్పుడు మీరు IDLE CWని ఉపయోగించవచ్చు.

4.1.2.6. డేటా వర్డ్

డేటా వర్డ్ అనేది ప్యాకెట్ యొక్క పేలోడ్. XGMII నియంత్రణ బిట్‌లు అన్నీ డేటా వర్డ్ ఫార్మాట్‌లో 0కి సెట్ చేయబడ్డాయి.

మూర్తి 16. డేటా వర్డ్ ఫార్మాట్

64+8 బిట్స్ XGMII ఇంటర్‌ఫేస్

డేటా వర్డ్

63:56

వినియోగదారు డేటా 7

55:48

వినియోగదారు డేటా 6

47:40

వినియోగదారు డేటా 5

డేటా

39:32 31:24

వినియోగదారు డేటా 4 వినియోగదారు డేటా 3

23:16

వినియోగదారు డేటా 2

15:8

వినియోగదారు డేటా 1

7:0

వినియోగదారు డేటా 0

నియంత్రణ 7:0

0

0

0

0

0

0

0

0

4.1.3 TX CRC
మీరు IP పారామీటర్ ఎడిటర్‌లోని ఎనేబుల్ CRC పరామితిని ఉపయోగించి TX CRC బ్లాక్‌ని ప్రారంభించవచ్చు. ఈ ఫీచర్‌కు ప్రాథమిక మరియు పూర్తి మోడ్‌లు రెండింటిలోనూ మద్దతు ఉంది.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 28

అభిప్రాయాన్ని పంపండి

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

MAC tx_avs_endofpacket సిగ్నల్‌ను నొక్కి చెప్పడం ద్వారా END CWకి CRC విలువను జోడిస్తుంది. BASIC మోడ్‌లో, END CWతో జత చేసిన ALIGN CW మాత్రమే చెల్లుబాటు అయ్యే CRC ఫీల్డ్‌ను కలిగి ఉంటుంది.
TX CRC బ్లాక్ TX కంట్రోల్ వర్డ్ ఇన్సర్షన్ మరియు TX MII ఎన్‌కోడ్ బ్లాక్‌తో ఇంటర్‌ఫేస్ చేస్తుంది. TX CRC బ్లాక్ START CW నుండి END CW వరకు పర్-సైకిల్ డేటాకు 64-బిట్ విలువ కోసం CRC విలువను గణిస్తుంది.
CRC ఎర్రర్‌లను సృష్టించడానికి నిర్దిష్ట లేన్‌లోని డేటాను ఉద్దేశపూర్వకంగా పాడు చేయడానికి మీరు crc_error_inject సిగ్నల్‌ను నొక్కి చెప్పవచ్చు.

4.1.4 TX MII ఎన్‌కోడర్

TX MII ఎన్‌కోడర్ MAC నుండి TX PCSకి ప్యాకెట్ ప్రసారాన్ని నిర్వహిస్తుంది.

కింది బొమ్మ PAM8 మాడ్యులేషన్ మోడ్‌లో 4-బిట్ MII బస్‌లోని డేటా నమూనాను చూపుతుంది. START మరియు END CW ప్రతి రెండు MII లేన్‌లలో ఒకసారి కనిపిస్తుంది.

మూర్తి 17. PAM4 మాడ్యులేషన్ మోడ్ MII డేటా సరళి

సైకిల్ 1

సైకిల్ 2

సైకిల్ 3

సైకిల్ 4

సైకిల్ 5

SOP_CW

DATA_1

DATA_9 DATA_17

నిష్క్రియ

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

నిష్క్రియ

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

కింది బొమ్మ NRZ మాడ్యులేషన్ మోడ్‌లో 8-బిట్ MII బస్‌లోని డేటా నమూనాను చూపుతుంది. ప్రతి MII లేన్‌లలో START మరియు END CW కనిపిస్తుంది.

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 29

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

మూర్తి 18. NRZ మాడ్యులేషన్ మోడ్ MII డేటా సరళి

సైకిల్ 1

సైకిల్ 2

సైకిల్ 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

సైకిల్ 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5 TX PCS మరియు PMA
F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP F-టైల్ ట్రాన్స్‌సీవర్‌ని ఈథర్‌నెట్ PCS మోడ్‌కి కాన్ఫిగర్ చేస్తుంది.

4.2 RX డేటాపాత్
RX డేటాపాత్ కింది భాగాలను కలిగి ఉంటుంది: · PMA బ్లాక్ · PCS బ్లాక్ · MII డీకోడర్ · CRC · Deskew బ్లాక్ · నియంత్రణ వర్డ్ రిమూవల్ బ్లాక్

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 30

అభిప్రాయాన్ని పంపండి

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28
మూర్తి 19. RX డేటాపాత్

యూజర్ లాజిక్ Avalon స్ట్రీమింగ్ ఇంటర్ఫేస్
RX MAC
పద తొలగింపును నియంత్రించండి
డెస్క్యూ

CRC

MII డీకోడర్

MII ఇంటర్‌ఫేస్ కస్టమ్ PCS
PCS మరియు PMA

ఇతర FPGA పరికరం నుండి RX సీరియల్ ఇంటర్‌ఫేస్
4.2.1 RX PCS మరియు PMA
F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP F-టైల్ ట్రాన్స్‌సీవర్‌ని ఈథర్‌నెట్ PCS మోడ్‌కి కాన్ఫిగర్ చేస్తుంది.
4.2.2 RX MII డీకోడర్
ఇన్‌కమింగ్ డేటా కంట్రోల్ వర్డ్ మరియు అలైన్‌మెంట్ మార్కర్‌లను కలిగి ఉంటే ఈ బ్లాక్ గుర్తిస్తుంది. RX MII డీకోడర్ 1-బిట్ చెల్లుబాటు అయ్యే, 1-బిట్ మార్కర్ ఇండికేటర్, 1బిట్ కంట్రోల్ ఇండికేటర్ మరియు ఒక్కో లేన్‌కి 64-బిట్ డేటా రూపంలో డేటాను అవుట్‌పుట్ చేస్తుంది.
4.2.3 RX CRC
మీరు IP పారామీటర్ ఎడిటర్‌లోని ఎనేబుల్ CRC పరామితిని ఉపయోగించి TX CRC బ్లాక్‌ని ప్రారంభించవచ్చు. ఈ ఫీచర్‌కు ప్రాథమిక మరియు పూర్తి మోడ్‌లు రెండింటిలోనూ మద్దతు ఉంది. RX CRC బ్లాక్ RX కంట్రోల్ వర్డ్ రిమూవల్ మరియు RX MII డీకోడర్ బ్లాక్‌లతో ఇంటర్‌ఫేస్ చేస్తుంది. CRC లోపం సంభవించినప్పుడు IP rx_crc_error సిగ్నల్‌ను నిర్ధారిస్తుంది.

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 31

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28
ప్రతి కొత్త బర్స్ట్‌లో IP rx_crc_errorని నిర్వీర్యం చేస్తుంది. ఇది యూజర్ లాజిక్ ఎర్రర్ హ్యాండ్లింగ్ కోసం యూజర్ లాజిక్‌కి అవుట్‌పుట్.
4.2.4 RX డెస్క్యూ
RX deskew బ్లాక్ ప్రతి లేన్ కోసం అమరిక గుర్తులను గుర్తిస్తుంది మరియు RX CW రిమూవల్ బ్లాక్‌కు పంపే ముందు డేటాను మళ్లీ సమలేఖనం చేస్తుంది.
IP పారామీటర్ ఎడిటర్‌లో ఎనేబుల్ ఆటో అలైన్‌మెంట్ పారామీటర్‌ను సెట్ చేయడం ద్వారా అమరిక లోపం సంభవించినప్పుడు ప్రతి లేన్‌కు డేటాను స్వయంచాలకంగా సమలేఖనం చేయడానికి IP కోర్ని అనుమతించడాన్ని మీరు ఎంచుకోవచ్చు. మీరు స్వయంచాలక అమరిక లక్షణాన్ని నిలిపివేస్తే, సమలేఖన లోపాన్ని సూచించడానికి IP కోర్ rx_error సిగ్నల్‌ను నొక్కి చెబుతుంది. లేన్ అలైన్‌మెంట్ లోపం సంభవించినప్పుడు లేన్ అమరిక ప్రక్రియను ప్రారంభించడానికి మీరు తప్పనిసరిగా rx_link_reinitని నొక్కి చెప్పాలి.
RX deskew ఒక స్టేట్ మెషీన్ ఆధారంగా అమరిక గుర్తులను గుర్తిస్తుంది. కింది రేఖాచిత్రం RX డెస్క్యూ బ్లాక్‌లోని స్థితులను చూపుతుంది.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 32

అభిప్రాయాన్ని పంపండి

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

చిత్రం 20.

ఆటో అలైన్‌మెంట్ ఎనేబుల్డ్ ఫ్లో చార్ట్‌తో RX డెస్కీ లేన్ అలైన్‌మెంట్ స్టేట్ మెషిన్
ప్రారంభించండి

నిష్క్రియ

రీసెట్ = 1 అవును కాదు

అన్ని PCS

లేదు

దారులు సిద్ధంగా ఉన్నారా?

అవును

వేచి ఉండండి

అన్ని సమకాలీకరణ గుర్తులు నం
గుర్తించారా?
అవును
సమలేఖనం చేయండి

లేదు
అవును సమయం ముగిసింది?

అవును
సమలేఖనం కోల్పోయారా?
ముగింపు లేదు

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 33

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

చిత్రం 21.

ఆటో అలైన్‌మెంట్ డిసేబుల్డ్ ఫ్లో చార్ట్‌తో RX డెస్క్‌యూ లేన్ అలైన్‌మెంట్ స్టేట్ మెషిన్
ప్రారంభించండి

నిష్క్రియ

రీసెట్ = 1 అవును కాదు

అన్ని PCS

లేదు

దారులు సిద్ధంగా ఉన్నారా?

అవును

అవును
rx_link_reinit =1
లోపం లేదు

లేదు అవును సమయం ముగిసింది?

వేచి ఉండండి
అన్ని సమకాలీకరణ గుర్తులు లేవు
గుర్తించారా?
అవును ALIGN

అవును
సమలేఖనం కోల్పోయారా?
లేదు
ముగింపు
1. అమరిక ప్రక్రియ IDLE స్థితితో ప్రారంభమవుతుంది. అన్ని PCS లేన్‌లు సిద్ధంగా ఉన్నప్పుడు మరియు rx_link_reinit డీసర్ట్ అయినప్పుడు బ్లాక్ WAIT స్థితికి మారుతుంది.
2. WAIT స్థితిలో, బ్లాక్ అన్ని గుర్తించబడిన మార్కర్‌లను ఒకే సైకిల్‌లో నిర్ధారిస్తుంది. ఈ షరతు నిజమైతే, బ్లాక్ సమలేఖన స్థితికి తరలించబడుతుంది.
3. బ్లాక్ సమలేఖనం చేయబడిన స్థితిలో ఉన్నప్పుడు, అది లేన్‌లు సమలేఖనం చేయబడిందని సూచిస్తుంది. ఈ స్థితిలో, బ్లాక్ లేన్ అమరికను పర్యవేక్షిస్తుంది మరియు అన్ని మార్కర్‌లు ఒకే చక్రంలో ఉన్నాయో లేదో తనిఖీ చేస్తుంది. అదే సైకిల్‌లో కనీసం ఒక మార్కర్ లేకుంటే మరియు ఎనేబుల్ ఆటో అలైన్‌మెంట్ పరామితి సెట్ చేయబడితే, బ్లాక్

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 34

అభిప్రాయాన్ని పంపండి

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

అమరిక ప్రక్రియను మళ్లీ ప్రారంభించడానికి IDLE స్థితి. స్వయం సమలేఖనాన్ని ప్రారంభించు సెట్ చేయకపోతే మరియు అదే చక్రంలో కనీసం ఒక మార్కర్ లేనట్లయితే, బ్లాక్ ERROR స్థితికి వెళ్లి లేన్ సమలేఖన ప్రక్రియను ప్రారంభించడానికి rx_link_reinit సిగ్నల్‌ని నొక్కిచెప్పడానికి వినియోగదారు లాజిక్ కోసం వేచి ఉంటుంది.

మూర్తి 22. స్వయం సమలేఖనాన్ని ప్రారంభించి rx_core_clk ప్రారంభించబడిన లేన్ పునఃసృష్టి

rx_link_up

rx_link_reinit

మరియు_అన్ని_మార్కర్లు

డెస్కేవ్ రాష్ట్రం

ALGNED

నిష్క్రియ

వేచి ఉండండి

ALGNED

AUTO_ALIGN = 1

మూర్తి 23. స్వయంచాలక అమరికను ప్రారంభించుతో లేన్ రీఅలైన్‌మెంట్ నిలిపివేయబడింది rx_core_clk

rx_link_up

rx_link_reinit

మరియు_అన్ని_మార్కర్లు

డెస్కేవ్ రాష్ట్రం

ALGNED

లోపం

నిష్క్రియ

వేచి ఉండండి

ALGNED

AUTO_ALIGN = 0
4.2.5 RX CW తొలగింపు
ఈ బ్లాక్ CWలను డీకోడ్ చేస్తుంది మరియు CWలను తీసివేసిన తర్వాత Avalon స్ట్రీమింగ్ ఇంటర్‌ఫేస్‌ని ఉపయోగించి వినియోగదారు లాజిక్‌కు డేటాను పంపుతుంది.
చెల్లుబాటు అయ్యే డేటా అందుబాటులో లేనప్పుడు, RX CW రిమూవల్ బ్లాక్ rx_avs_valid సిగ్నల్‌ను నిర్వీర్యం చేస్తుంది.
పూర్తి మోడ్‌లో, వినియోగదారు బిట్ సెట్ చేయబడితే, ఈ బ్లాక్ rx_is_usr_cmd సిగ్నల్‌ను నిర్ధారిస్తుంది మరియు మొదటి క్లాక్ సైకిల్‌లోని డేటా వినియోగదారు నిర్వచించిన సమాచారం లేదా ఆదేశం వలె ఉపయోగించబడుతుంది.
rx_avs_ready deasserts మరియు rx_avs_valid అసెర్ట్స్ చేసినప్పుడు, RX CW రిమూవల్ బ్లాక్ వినియోగదారు లాజిక్‌కు ఎర్రర్ కండిషన్‌ను ఉత్పత్తి చేస్తుంది.
ఈ బ్లాక్‌కి సంబంధించిన Avalon స్ట్రీమింగ్ సిగ్నల్‌లు క్రింది విధంగా ఉన్నాయి: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 35

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (పూర్తి మోడ్‌లో మాత్రమే అందుబాటులో ఉంది)
4.3 F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP క్లాక్ ఆర్కిటెక్చర్
F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP నాలుగు క్లాక్ ఇన్‌పుట్‌లను కలిగి ఉంది, ఇవి వివిధ బ్లాక్‌లకు గడియారాలను ఉత్పత్తి చేస్తాయి: · ట్రాన్స్‌సీవర్ రిఫరెన్స్ క్లాక్ (xcvr_ref_clk)–బాహ్య గడియారం నుండి ఇన్‌పుట్ క్లాక్
TX MAC, RX MAC మరియు TX మరియు RX కస్టమ్ PCS బ్లాక్‌ల కోసం గడియారాలను రూపొందించే చిప్స్ లేదా ఓసిలేటర్‌లు. మద్దతు ఉన్న ఫ్రీక్వెన్సీ పరిధి కోసం పారామితులను చూడండి. · TX కోర్ క్లాక్ (tx_core_clk)–ఈ గడియారం ట్రాన్స్‌సీవర్ PLL నుండి తీసుకోబడింది TX MAC కోసం ఉపయోగించబడుతుంది. ఈ గడియారం TX యూజర్ లాజిక్‌కి కనెక్ట్ చేయడానికి F-టైల్ ట్రాన్స్‌సీవర్ నుండి అవుట్‌పుట్ క్లాక్ కూడా. · RX కోర్ క్లాక్ (rx_core_clk)–ఈ గడియారం ట్రాన్స్‌సీవర్ PLL నుండి తీసుకోబడింది RX deskew FIFO మరియు RX MAC కోసం ఉపయోగించబడుతుంది. ఈ గడియారం RX యూజర్ లాజిక్‌కి కనెక్ట్ చేయడానికి F-టైల్ ట్రాన్స్‌సీవర్ నుండి అవుట్‌పుట్ క్లాక్ కూడా. · ట్రాన్స్‌సీవర్ రీకాన్ఫిగరేషన్ ఇంటర్‌ఫేస్ (reconfig_clk) కోసం క్లాక్ – TX మరియు RX డేటాపాత్‌లలో F-టైల్ ట్రాన్స్‌సీవర్ రీకాన్ఫిగరేషన్ ఇంటర్‌ఫేస్ కోసం గడియారాలను రూపొందించే బాహ్య క్లాక్ సర్క్యూట్‌లు లేదా ఓసిలేటర్‌ల నుండి ఇన్‌పుట్ క్లాక్. క్లాక్ ఫ్రీక్వెన్సీ 100 నుండి 162 MHz.
కింది బ్లాక్ రేఖాచిత్రం F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP క్లాక్ డొమైన్‌లను మరియు IPలోని కనెక్షన్‌లను చూపుతుంది.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 36

అభిప్రాయాన్ని పంపండి

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

చిత్రం 24.

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP క్లాక్ ఆర్కిటెక్చర్

ఓసిలేటర్

FPGA1
F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ట్రాన్స్‌సీవర్ రీకాన్ఫిగరేషన్ ఇంటర్‌ఫేస్ క్లాక్
(reconfig_clk)

tx_core_clkout (యూజర్ లాజిక్‌కి కనెక్ట్ చేయండి)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP

ట్రాన్స్‌సీవర్ రీకాన్ఫిగరేషన్ ఇంటర్‌ఫేస్ క్లాక్

(reconfig_clk)

ఓసిలేటర్

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (యూజర్ లాజిక్‌కి కనెక్ట్ చేయండి)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

అవలోన్ స్ట్రీమింగ్ ఇంటర్‌ఫేస్ TX డేటా
TX MAC

సీరియల్_లింక్[n-1:0]

డెస్క్యూ

TX

RX

FIFO

అవలోన్ స్ట్రీమింగ్ ఇంటర్‌ఫేస్ RX డేటా RX MAC

అవలోన్ స్ట్రీమింగ్ ఇంటర్‌ఫేస్ RX డేటా
RX MAC

డెస్క్యూ FIFO

rx_core_clkout (యూజర్ లాజిక్‌కి కనెక్ట్ చేయండి)

rx_core_clk= clk_pll_div64[mid_ch]

అనుకూల PCS

అనుకూల PCS

సీరియల్_లింక్[n-1:0]

RX

TX

TX MAC

అవలోన్ స్ట్రీమింగ్ ఇంటర్‌ఫేస్ TX డేటా

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (యూజర్ లాజిక్‌కి కనెక్ట్ చేయండి)

ట్రాన్స్‌సీవర్ రెఫ్ క్లాక్ (xcvr_ref_clk)
ట్రాన్స్‌సీవర్ రెఫ్ క్లాక్ (xcvr_ref_clk)

ఓసిలేటర్*

ఓసిలేటర్*

లెజెండ్

FPGA పరికరం
TX కోర్ క్లాక్ డొమైన్
RX కోర్ క్లాక్ డొమైన్
ట్రాన్స్‌సీవర్ రిఫరెన్స్ క్లాక్ డొమైన్ బాహ్య పరికరం డేటా సంకేతాలు

4.4 రీసెట్ మరియు లింక్ ప్రారంభించడం
MAC, F-టైల్ హార్డ్ IP మరియు రీకాన్ఫిగరేషన్ బ్లాక్‌లు వేర్వేరు రీసెట్ సిగ్నల్‌లను కలిగి ఉన్నాయి: · TX మరియు RX MAC బ్లాక్‌లు tx_core_rst_n మరియు rx_core_rst_n రీసెట్ సిగ్నల్‌లను ఉపయోగిస్తాయి. · tx_pcs_fec_phy_reset_n మరియు rx_pcs_fec_phy_reset_n రీసెట్ సిగ్నల్స్ డ్రైవ్
F-టైల్ హార్డ్ IPని రీసెట్ చేయడానికి సాఫ్ట్ రీసెట్ కంట్రోలర్. · రీకాన్ఫిగరేషన్ బ్లాక్ reconfig_reset రీసెట్ సిగ్నల్‌ని ఉపయోగిస్తుంది.

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 37

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

మూర్తి 25. ఆర్కిటెక్చర్ రీసెట్ చేయండి
అవలోన్ స్ట్రీమింగ్ ఇంటర్‌ఫేస్ TX డేటా
MAC
Avalon స్ట్రీమింగ్ SYNC ఇంటర్‌ఫేస్ RX డేటా

FPGA F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-టైల్ హార్డ్ IP

TX సీరియల్ డేటా RX సీరియల్ డేటా

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

లాజిక్‌ని రీసెట్ చేయండి
సంబంధిత సమాచారం · పేజీ 51లో మార్గదర్శకాలను రీసెట్ చేయండి · F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP డిజైన్ Example యూజర్ గైడ్
4.4.1 TX రీసెట్ మరియు ఇనిషియలైజేషన్ సీక్వెన్స్
F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP కోసం TX రీసెట్ సీక్వెన్స్ క్రింది విధంగా ఉంది: 1. tx_pcs_fec_phy_reset_n, tx_core_rst_n మరియు reconfig_resetని నిర్ధారించండి
F-టైల్ హార్డ్ IP, MAC మరియు రీకాన్ఫిగరేషన్ బ్లాక్‌లను రీసెట్ చేయడానికి ఏకకాలంలో. tx_pcs_fec_phy_reset_nని విడుదల చేయండి మరియు బ్లాక్‌లు సరిగ్గా రీసెట్ చేయబడిందని నిర్ధారించుకోవడానికి tx_reset_ack కోసం వేచి ఉన్న తర్వాత రీకాన్ఫిగరేషన్ రీసెట్ చేయండి. 2. TX PHY ప్రసారానికి సిద్ధంగా ఉందని సూచించడానికి, tx_pcs_fec_phy_reset_n రీసెట్ విడుదలైన తర్వాత IP phy_tx_lanes_stable, tx_pll_locked మరియు phy_ehip_ready సిగ్నల్‌లను నిర్ధారిస్తుంది. 3. phy_ehip_ready సిగ్నల్ ఎక్కువైన తర్వాత tx_core_rst_n సిగ్నల్ డీసర్ట్ అవుతుంది. 4. MAC రీసెట్ అయిపోయిన తర్వాత IP MII ఇంటర్‌ఫేస్‌లో IDLE అక్షరాలను ప్రసారం చేయడం ప్రారంభిస్తుంది. అన్ని లేన్‌లు ఒకే గడియారాన్ని ఉపయోగిస్తాయి కాబట్టి TX లేన్ అలైన్‌మెంట్ మరియు స్కేవింగ్ అవసరం లేదు. 5. IDLE అక్షరాలను ప్రసారం చేస్తున్నప్పుడు, MAC tx_link_up సిగ్నల్‌ని నిర్ధారిస్తుంది. 6. MAC అప్పుడు కనెక్ట్ చేయబడిన రిసీవర్ యొక్క లేన్ అమరిక ప్రక్రియను ప్రారంభించడానికి ఒక నిర్ణీత వ్యవధిలో START/END లేదా END/START CWతో జత చేసిన ALIGNని ప్రసారం చేయడం ప్రారంభిస్తుంది.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 38

అభిప్రాయాన్ని పంపండి

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

చిత్రం 26.

TX రీసెట్ మరియు ఇనిషియలైజేషన్ టైమింగ్ రేఖాచిత్రం
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

1

tx_pcs_fec_phy_reset_n 1

3

reconfig_reset

1

3

reconfig_sl_reset

1

3

tx_reset_ack

2

tx_pll _లాక్ చేయబడింది

4

phy_tx_lanes_stable

phy_ehip_రెడీ

tx_li nk_up

7
5 6 8

4.4.2 RX రీసెట్ మరియు ఇనిషియలైజేషన్ సీక్వెన్స్
F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP కోసం RX రీసెట్ క్రమం క్రింది విధంగా ఉంది:
1. F-టైల్ హార్డ్ IP, MAC, మరియు రీకాన్ఫిగరేషన్ బ్లాక్‌లను రీసెట్ చేయడానికి ఏకకాలంలో rx_pcs_fec_phy_reset_n, rx_core_rst_n మరియు reconfig_resetని నిర్దేశించండి. rx_pcs_fec_phy_reset_nని విడుదల చేయండి మరియు బ్లాక్‌లు సరిగ్గా రీసెట్ చేయబడిందని నిర్ధారించుకోవడానికి rx_reset_ack కోసం వేచి ఉన్న తర్వాత రీకాన్ఫిగరేషన్ రీసెట్ చేయండి.
2. RX PHY ప్రసారానికి సిద్ధంగా ఉందని సూచించడానికి అనుకూల PCS రీసెట్ విడుదలైన తర్వాత IP phy_rx_pcs_ready సిగ్నల్‌ను నిర్ధారిస్తుంది.
3. phy_rx_pcs_ready సిగ్నల్ ఎక్కువైన తర్వాత rx_core_rst_n సిగ్నల్ డీసర్ట్ అవుతుంది.
4. RX MAC రీసెట్ విడుదలైన తర్వాత మరియు START/END లేదా END/START CWతో జత చేయబడిన ALIGNని స్వీకరించిన తర్వాత IP లేన్ అమరిక ప్రక్రియను ప్రారంభిస్తుంది.
5. RX deskew బ్లాక్ అన్ని లేన్‌ల కోసం అమరిక పూర్తయిన తర్వాత rx_link_up సిగ్నల్‌ను నిర్ధారిస్తుంది.
6. RX లింక్ డేటా రిసెప్షన్‌ను ప్రారంభించడానికి సిద్ధంగా ఉందని సూచించడానికి IP వినియోగదారు లాజిక్‌కు rx_link_up సిగ్నల్‌ను నొక్కి చెబుతుంది.

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 39

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28

మూర్తి 27. RX రీసెట్ మరియు ఇనిషియలైజేషన్ టైమింగ్ రేఖాచిత్రం
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

1

rx_pcs_fec_phy_reset_n 1

reconfig_reset

1

reconfig_sl_reset

1

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_రెడీ

rx_link_up

3 3 3 2

4 5 5

6 7

4.5 లింక్ రేటు మరియు బ్యాండ్‌విడ్త్ సమర్థత గణన

F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP బ్యాండ్‌విడ్త్ సామర్థ్యం గణన క్రింది విధంగా ఉంది:

బ్యాండ్‌విడ్త్ సామర్థ్యం = రా_రేట్ * 64/66 * (బర్స్ట్_సైజ్ – బర్స్ట్_సైజ్_ఓవిహెచ్‌డి)/బర్స్ట్_సైజ్ * [అలైన్_మార్కర్_పీరియడ్ / (అలైన్_మార్కర్_పీరియడ్ + అలైన్_మార్కర్_వెడల్పు)] * [(srl4_align_period – 2) /

టేబుల్ 17. బ్యాండ్‌విడ్త్ ఎఫిషియెన్సీ వేరియబుల్స్ వివరణ

వేరియబుల్

వివరణ

ముడి_రేటు బర్స్ట్_సైజ్

ఇది సీరియల్ ఇంటర్‌ఫేస్ ద్వారా సాధించిన బిట్ రేట్. raw_rate = SERDES వెడల్పు * ట్రాన్స్‌సీవర్ క్లాక్ ఫ్రీక్వెన్సీ Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
పేలుడు పరిమాణం యొక్క విలువ. సగటు బ్యాండ్‌విడ్త్ సామర్థ్యాన్ని లెక్కించడానికి, సాధారణ బర్స్ట్ సైజు విలువను ఉపయోగించండి. గరిష్ట రేటు కోసం, గరిష్ట బర్స్ట్ సైజు విలువను ఉపయోగించండి.

బర్స్ట్_సైజ్_ovhd

బర్స్ట్ సైజ్ ఓవర్ హెడ్ విలువ.
పూర్తి మోడ్‌లో, burst_size_ovhd విలువ START మరియు END జత చేసిన CWలను సూచిస్తుంది.
ప్రాథమిక మోడ్‌లో, START మరియు END జత చేసిన CWలు లేనందున burst_size_ovhd లేదు.

align_marker_period

అమరిక మార్కర్ చొప్పించిన కాలం విలువ. సంకలనం కోసం విలువ 81920 గడియార చక్రం మరియు వేగవంతమైన అనుకరణ కోసం 1280. ఈ విలువ PCS హార్డ్ లాజిక్ నుండి పొందబడింది.

align_marker_width srl4_align_period

చెల్లుబాటు అయ్యే అమరిక మార్కర్ సిగ్నల్ ఎక్కువగా ఉంచబడిన గడియార చక్రాల సంఖ్య.
రెండు అమరిక గుర్తుల మధ్య గడియార చక్రాల సంఖ్య. మీరు IP పారామీటర్ ఎడిటర్‌లో అమరిక వ్యవధి పరామితిని ఉపయోగించి ఈ విలువను సెట్ చేయవచ్చు.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 40

అభిప్రాయాన్ని పంపండి

4. ఫంక్షనల్ వివరణ 683074 | 2022.04.28
లింక్ రేటు లెక్కలు క్రింది విధంగా ఉన్నాయి: ప్రభావవంతమైన రేటు = బ్యాండ్‌విడ్త్ సామర్థ్యం * raw_rate మీరు క్రింది సమీకరణంతో గరిష్ట వినియోగదారు క్లాక్ ఫ్రీక్వెన్సీని పొందవచ్చు. గరిష్ట వినియోగదారు క్లాక్ ఫ్రీక్వెన్సీ లెక్కింపు నిరంతర డేటా స్ట్రీమింగ్‌ను ఊహిస్తుంది మరియు వినియోగదారు లాజిక్ వద్ద IDLE చక్రం ఏర్పడదు. FIFO ఓవర్‌ఫ్లోను నివారించడానికి వినియోగదారు లాజిక్ FIFO రూపకల్పన చేసేటప్పుడు ఈ రేటు ముఖ్యమైనది. గరిష్ట వినియోగదారు క్లాక్ ఫ్రీక్వెన్సీ = ప్రభావవంతమైన రేటు / 64

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 41

683074 | 2022.04.28 అభిప్రాయాన్ని పంపండి

5. పారామితులు

టేబుల్ 18. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP పారామీటర్ వివరణ

పరామితి

విలువ

డిఫాల్ట్

వివరణ

సాధారణ డిజైన్ ఎంపికలు

PMA మాడ్యులేషన్ రకం

PAM4 · NRZ

PAM4

PCS మాడ్యులేషన్ మోడ్‌ను ఎంచుకోండి.

PMA రకం

· FHT · FGT

ఎఫ్‌జిటి

ట్రాన్స్‌సీవర్ రకాన్ని ఎంచుకుంటుంది.

PMA డేటా రేటు

· PAM4 మోడ్ కోసం:
— FGT ట్రాన్స్‌సీవర్ రకం: 20 Gbps 58 Gbps
— FHT ట్రాన్స్‌సీవర్ రకం: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ మోడ్ కోసం:
— FGT ట్రాన్స్‌సీవర్ రకం: 10 Gbps 28.05 Gbps
— FHT ట్రాన్స్‌సీవర్ రకం: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

ట్రాన్స్‌మిషన్ మరియు ఇతర ఓవర్‌హెడ్‌లను కలుపుకొని ట్రాన్స్‌సీవర్ అవుట్‌పుట్ వద్ద ప్రభావవంతమైన డేటా రేటును నిర్దేశిస్తుంది. Gbps యూనిట్‌లో 1 దశాంశ స్థానానికి చేరుకోవడం ద్వారా విలువ IP ద్వారా గణించబడుతుంది.

PMA మోడ్

· డ్యూప్లెక్స్ · Tx · Rx

డ్యూప్లెక్స్

FHT ట్రాన్స్‌సీవర్ రకం కోసం, మద్దతు ఉన్న దిశ డ్యూప్లెక్స్ మాత్రమే. FGT ట్రాన్స్‌సీవర్ రకం కోసం, డ్యూప్లెక్స్, Tx మరియు Rx మద్దతు ఉన్న దిశ.

PMA సంఖ్య

· PAM4 మోడ్ కోసం:

2

లేన్లు

- 1 నుండి 12 వరకు

· NRZ మోడ్ కోసం:

- 1 నుండి 16 వరకు

లేన్ల సంఖ్యను ఎంచుకోండి. సింప్లెక్స్ డిజైన్ కోసం, మద్దతు ఉన్న లేన్‌ల సంఖ్య 1.

PLL రిఫరెన్స్ క్లాక్ ఫ్రీక్వెన్సీ

· FHT ట్రాన్స్‌సీవర్ రకం కోసం: 156.25 MHz
· FGT ట్రాన్స్‌సీవర్ రకం కోసం: 27.5 MHz 379.84375 MHz, ఎంచుకున్న ట్రాన్స్‌సీవర్ డేటా రేటుపై ఆధారపడి ఉంటుంది.

· FHT ట్రాన్స్‌సీవర్ రకం కోసం: 156.25 MHz
FGT ట్రాన్స్‌సీవర్ రకం కోసం: 165 MHz

ట్రాన్స్‌సీవర్ యొక్క రిఫరెన్స్ క్లాక్ ఫ్రీక్వెన్సీని పేర్కొంటుంది.

సిస్టమ్ PLL

—

సూచన గడియారం

ఫ్రీక్వెన్సీ

170 MHz

FHT ట్రాన్స్‌సీవర్ రకానికి మాత్రమే అందుబాటులో ఉంది. సిస్టమ్ PLL రిఫరెన్స్ గడియారాన్ని పేర్కొంటుంది మరియు సిస్టమ్ PLL గడియారాన్ని రూపొందించడానికి F-టైల్ రిఫరెన్స్ మరియు సిస్టమ్ PLL క్లాక్స్ Intel FPGA IP యొక్క ఇన్‌పుట్‌గా ఉపయోగించబడుతుంది.

సిస్టమ్ PLL ఫ్రీక్వెన్సీ
అమరిక కాలం

- 128 65536

RS-FECని ప్రారంభించండి

ప్రారంభించు

876.5625 MHz 128 ప్రారంభించు

సిస్టమ్ PLL క్లాక్ ఫ్రీక్వెన్సీని పేర్కొంటుంది.
అమరిక మార్కర్ వ్యవధిని పేర్కొంటుంది. విలువ తప్పనిసరిగా x2 అయి ఉండాలి. RS-FEC ఫీచర్‌ని ప్రారంభించడానికి ఆన్ చేయండి.
కొనసాగింది…

ఇంటెల్ కార్పొరేషన్. అన్ని హక్కులు ప్రత్యేకించబడ్డాయి. ఇంటెల్, ఇంటెల్ లోగో మరియు ఇతర ఇంటెల్ గుర్తులు ఇంటెల్ కార్పొరేషన్ లేదా దాని అనుబంధ సంస్థల ట్రేడ్‌మార్క్‌లు. Intel దాని FPGA మరియు సెమీకండక్టర్ ఉత్పత్తుల పనితీరును ఇంటెల్ యొక్క ప్రామాణిక వారంటీకి అనుగుణంగా ప్రస్తుత స్పెసిఫికేషన్‌లకు హామీ ఇస్తుంది, అయితే నోటీసు లేకుండా ఏ సమయంలోనైనా ఏదైనా ఉత్పత్తులు మరియు సేవలకు మార్పులు చేసే హక్కును కలిగి ఉంది. ఇంటెల్ వ్రాతపూర్వకంగా అంగీకరించినట్లు మినహా ఇక్కడ వివరించిన ఏదైనా సమాచారం, ఉత్పత్తి లేదా సేవ యొక్క అప్లికేషన్ లేదా ఉపయోగం నుండి ఉత్పన్నమయ్యే బాధ్యత లేదా బాధ్యతను Intel తీసుకోదు. ఇంటెల్ కస్టమర్‌లు ఏదైనా ప్రచురించబడిన సమాచారంపై ఆధారపడే ముందు మరియు ఉత్పత్తులు లేదా సేవల కోసం ఆర్డర్‌లు చేసే ముందు పరికర నిర్దేశాల యొక్క తాజా వెర్షన్‌ను పొందాలని సూచించారు. *ఇతర పేర్లు మరియు బ్రాండ్‌లను ఇతరుల ఆస్తిగా క్లెయిమ్ చేయవచ్చు.

ISO 9001:2015 నమోదు చేయబడింది

5. పారామితులు 683074 | 2022.04.28

పరామితి

విలువ

డిఫాల్ట్

వివరణ

ఆపివేయి

PAM4 PCS మాడ్యులేషన్ మోడ్ కోసం, RS-FEC ఎల్లప్పుడూ ప్రారంభించబడుతుంది.

వినియోగదారు ఇంటర్‌ఫేస్

స్ట్రీమింగ్ మోడ్

· పూర్తి · ప్రాథమిక

పూర్తి

IP కోసం డేటా స్ట్రీమింగ్‌ను ఎంచుకోండి.

పూర్తి: ఈ మోడ్ ఒక ఫ్రేమ్‌లో స్టార్ట్-ఆఫ్-ప్యాకెట్ మరియు ఎండ్-ఆఫ్-ప్యాకెట్ సైకిల్‌ను పంపుతుంది.

ప్రాథమికం: ఇది బ్యాండ్‌విడ్త్‌ను పెంచడానికి స్టార్ట్ ఆఫ్ ప్యాకెట్, ఖాళీ మరియు ప్యాకెట్ ముగింపు లేకుండా డేటా పంపబడే స్వచ్ఛమైన స్ట్రీమింగ్ మోడ్.

CRCని ప్రారంభించండి

ఆపివేయిని ప్రారంభించండి

ఆపివేయి

CRC ఎర్రర్ డిటెక్షన్ మరియు దిద్దుబాటును ప్రారంభించడానికి ఆన్ చేయండి.

స్వీయ అమరికను ప్రారంభించండి

ఆపివేయిని ప్రారంభించండి

ఆపివేయి

ఆటోమేటిక్ లేన్ అలైన్‌మెంట్ ఫీచర్‌ని ఎనేబుల్ చేయడానికి ఆన్ చేయండి.

డీబగ్ ముగింపు బిందువును ప్రారంభించండి

ఆపివేయిని ప్రారంభించండి

ఆపివేయి

ఆన్‌లో ఉన్నప్పుడు, F-Tile Serial Lite IV Intel FPGA IP అంతర్గతంగా Avalon మెమరీ-మ్యాప్డ్ ఇంటర్‌ఫేస్‌కు కనెక్ట్ చేసే ఒక పొందుపరిచిన డీబగ్ ఎండ్‌పాయింట్‌ను కలిగి ఉంటుంది. IP కొన్ని పరీక్షలు మరియు డీబగ్ ఫంక్షన్‌లను J ద్వారా నిర్వహించగలదుTAG సిస్టమ్ కన్సోల్ ఉపయోగించి. డిఫాల్ట్ విలువ ఆఫ్‌లో ఉంది.

సింప్లెక్స్ మెర్జింగ్ (మీరు FGT డ్యూయల్ సింప్లెక్స్ డిజైన్‌ని ఎంచుకున్నప్పుడు మాత్రమే ఈ పరామితి సెట్టింగ్ అందుబాటులో ఉంటుంది.)

అదే FGT ఛానెల్(ల)లో ఉంచబడిన ఇతర సీరియల్ లైట్ IV సింప్లెక్స్ IPలో RSFEC ప్రారంభించబడింది

ఆపివేయిని ప్రారంభించండి

ఆపివేయి

NRZ ట్రాన్స్‌సీవర్ మోడ్ కోసం డ్యూయల్ సింప్లెక్స్ డిజైన్‌లో F-Tile Serial Lite IV Intel FPGA IP కోసం RS-FEC ప్రారంభించబడి, నిలిపివేయబడిన కాన్ఫిగరేషన్ మిశ్రమం మీకు అవసరమైతే ఈ ఎంపికను ఆన్ చేయండి, ఇక్కడ TX మరియు RX రెండూ ఒకే FGTలో ఉంచబడతాయి. ఛానెల్(లు).

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 43

683074 | 2022.04.28 అభిప్రాయాన్ని పంపండి

6. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఇంటర్ఫేస్ సిగ్నల్స్

6.1 క్లాక్ సిగ్నల్స్

టేబుల్ 19. క్లాక్ సిగ్నల్స్

పేరు

వెడల్పు దిశ

వివరణ

tx_core_clkout

1

TX కస్టమ్ PCS ఇంటర్‌ఫేస్, TX MAC మరియు యూజర్ లాజిక్స్ కోసం అవుట్‌పుట్ TX కోర్ క్లాక్

TX డేటాపాత్.

ఈ గడియారం కస్టమ్ PCS బ్లాక్ నుండి రూపొందించబడింది.

rx_core_clkout

1

RX కస్టమ్ PCS ఇంటర్‌ఫేస్, RX deskew FIFO, RX MAC కోసం అవుట్‌పుట్ RX కోర్ క్లాక్

మరియు RX డేటాపాత్‌లో వినియోగదారు లాజిక్‌లు.

ఈ గడియారం కస్టమ్ PCS బ్లాక్ నుండి రూపొందించబడింది.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

1

ఇన్‌పుట్ ట్రాన్స్‌సీవర్ సూచన గడియారం.

ట్రాన్స్‌సీవర్ రకాన్ని FGTకి సెట్ చేసినప్పుడు, ఈ గడియారాన్ని F-టైల్ రిఫరెన్స్ మరియు సిస్టమ్ PLL క్లాక్స్ Intel FPGA IP యొక్క అవుట్‌పుట్ సిగ్నల్ (out_refclk_fgt_0)కి కనెక్ట్ చేయండి. ట్రాన్స్‌సీవర్ రకాన్ని FHTకి సెట్ చేసినప్పుడు, కనెక్ట్ చేయండి

ఈ గడియారం F-టైల్ రిఫరెన్స్ మరియు సిస్టమ్ PLL క్లాక్స్ Intel FPGA IP యొక్క అవుట్‌పుట్ సిగ్నల్ (out_fht_cmmpll_clk_0)కి పంపబడుతుంది.

మద్దతు ఉన్న ఫ్రీక్వెన్సీ పరిధి కోసం పారామితులను చూడండి.

1

ట్రాన్స్‌సీవర్ రీకాన్ఫిగరేషన్ ఇంటర్‌ఫేస్ కోసం ఇన్‌పుట్ ఇన్‌పుట్ క్లాక్.

క్లాక్ ఫ్రీక్వెన్సీ 100 నుండి 162 MHz.

ఈ ఇన్‌పుట్ క్లాక్ సిగ్నల్‌ను బాహ్య క్లాక్ సర్క్యూట్‌లు లేదా ఓసిలేటర్‌లకు కనెక్ట్ చేయండి.

1

ట్రాన్స్‌సీవర్ రీకాన్ఫిగరేషన్ ఇంటర్‌ఫేస్ కోసం ఇన్‌పుట్ ఇన్‌పుట్ క్లాక్.

క్లాక్ ఫ్రీక్వెన్సీ 100 నుండి 162 MHz.

ఈ ఇన్‌పుట్ క్లాక్ సిగ్నల్‌ను బాహ్య క్లాక్ సర్క్యూట్‌లు లేదా ఓసిలేటర్‌లకు కనెక్ట్ చేయండి.

out_systemll_clk_ 1

ఇన్పుట్

సిస్టమ్ PLL గడియారం.
ఈ గడియారాన్ని F-టైల్ రిఫరెన్స్ మరియు సిస్టమ్ PLL క్లాక్స్ Intel FPGA IP యొక్క అవుట్‌పుట్ సిగ్నల్ (out_systemll_clk_0)కి కనెక్ట్ చేయండి.

పేజీ 42లో సంబంధిత సమాచార పరామితులు

6.2 సిగ్నల్స్ రీసెట్ చేయండి

టేబుల్ 20. సిగ్నల్స్ రీసెట్ చేయండి

పేరు

వెడల్పు దిశ

tx_core_rst_n

1

ఇన్పుట్

క్లాక్ డొమైన్ అసమకాలిక

rx_core_rst_n

1

ఇన్పుట్

అసమకాలిక

tx_pcs_fec_phy_reset_n 1

ఇన్పుట్

అసమకాలిక

వివరణ

యాక్టివ్-తక్కువ రీసెట్ సిగ్నల్. F-టైల్ సీరియల్ లైట్ IV TX MACని రీసెట్ చేస్తుంది.

యాక్టివ్-తక్కువ రీసెట్ సిగ్నల్. F-టైల్ సీరియల్ లైట్ IV RX MACని రీసెట్ చేస్తుంది.

యాక్టివ్-తక్కువ రీసెట్ సిగ్నల్.

కొనసాగింది…

ఇంటెల్ కార్పొరేషన్. అన్ని హక్కులు ప్రత్యేకించబడ్డాయి. ఇంటెల్, ఇంటెల్ లోగో మరియు ఇతర ఇంటెల్ గుర్తులు ఇంటెల్ కార్పొరేషన్ లేదా దాని అనుబంధ సంస్థల ట్రేడ్‌మార్క్‌లు. Intel దాని FPGA మరియు సెమీకండక్టర్ ఉత్పత్తుల పనితీరును ఇంటెల్ యొక్క ప్రామాణిక వారంటీకి అనుగుణంగా ప్రస్తుత స్పెసిఫికేషన్‌లకు హామీ ఇస్తుంది, అయితే నోటీసు లేకుండా ఏ సమయంలోనైనా ఏదైనా ఉత్పత్తులు మరియు సేవలకు మార్పులు చేసే హక్కును కలిగి ఉంది. ఇంటెల్ వ్రాతపూర్వకంగా అంగీకరించినట్లు మినహా ఇక్కడ వివరించిన ఏదైనా సమాచారం, ఉత్పత్తి లేదా సేవ యొక్క అప్లికేషన్ లేదా ఉపయోగం నుండి ఉత్పన్నమయ్యే బాధ్యత లేదా బాధ్యతను Intel తీసుకోదు. ఇంటెల్ కస్టమర్‌లు ఏదైనా ప్రచురించబడిన సమాచారంపై ఆధారపడే ముందు మరియు ఉత్పత్తులు లేదా సేవల కోసం ఆర్డర్‌లు చేసే ముందు పరికర నిర్దేశాల యొక్క తాజా వెర్షన్‌ను పొందాలని సూచించారు. *ఇతర పేర్లు మరియు బ్రాండ్‌లను ఇతరుల ఆస్తిగా క్లెయిమ్ చేయవచ్చు.

ISO 9001:2015 నమోదు చేయబడింది

6. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఇంటర్ఫేస్ సిగ్నల్స్ 683074 | 2022.04.28

పేరు

వెడల్పు దిశ గడియారం డొమైన్

వివరణ

F-టైల్ సీరియల్ లైట్ IV TX కస్టమ్ PCSని రీసెట్ చేస్తుంది.

rx_pcs_fec_phy_reset_n 1

ఇన్పుట్

అసమకాలిక

యాక్టివ్-తక్కువ రీసెట్ సిగ్నల్. F-టైల్ సీరియల్ లైట్ IV RX కస్టమ్ PCSని రీసెట్ చేస్తుంది.

reconfig_reset

1

ఇన్పుట్

reconfig_clk యాక్టివ్-హై రీసెట్ సిగ్నల్.

Avalon మెమరీ-మ్యాప్డ్ ఇంటర్‌ఫేస్ రీకాన్ఫిగరేషన్ బ్లాక్‌ని రీసెట్ చేస్తుంది.

reconfig_sl_reset

1

ఇన్‌పుట్ reconfig_sl_clk యాక్టివ్-హై రీసెట్ సిగ్నల్.

Avalon మెమరీ-మ్యాప్డ్ ఇంటర్‌ఫేస్ రీకాన్ఫిగరేషన్ బ్లాక్‌ని రీసెట్ చేస్తుంది.

6.3 MAC సిగ్నల్స్

పట్టిక 21.

TX MAC సిగ్నల్స్
ఈ పట్టికలో, IP పారామీటర్ ఎడిటర్‌లో సెట్ చేయబడిన లేన్‌ల సంఖ్యను N సూచిస్తుంది.

పేరు

వెడల్పు

దిశ గడియారం డొమైన్

వివరణ

tx_avs_రెడీ

1

అవుట్‌పుట్ tx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్.

నొక్కి చెప్పినప్పుడు, TX MAC డేటాను ఆమోదించడానికి సిద్ధంగా ఉందని సూచిస్తుంది.

tx_avs_data

· (64*N)*2 (PAM4 మోడ్)
· 64*N (NRZ మోడ్)

ఇన్పుట్

tx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్. TX డేటా.

tx_avs_channel

8

ఇన్‌పుట్ tx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్.

ప్రస్తుత చక్రంలో బదిలీ చేయబడే డేటా కోసం ఛానెల్ నంబర్.

ఈ సిగ్నల్ బేసిక్ మోడ్‌లో అందుబాటులో లేదు.

tx_avs_valid

1

ఇన్‌పుట్ tx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్.

నొక్కి చెప్పినప్పుడు, TX డేటా సిగ్నల్ చెల్లుబాటు అవుతుందని సూచిస్తుంది.

tx_avs_startofpacket

1

ఇన్‌పుట్ tx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్.

నొక్కి చెప్పినప్పుడు, TX డేటా ప్యాకెట్ ప్రారంభాన్ని సూచిస్తుంది.

ప్రతి ప్యాకెట్‌కు ఒకే క్లాక్ సైకిల్‌ను మాత్రమే నిర్దేశించండి.

ఈ సిగ్నల్ బేసిక్ మోడ్‌లో అందుబాటులో లేదు.

tx_avs_endofpacket

1

ఇన్‌పుట్ tx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్.

నొక్కిచెప్పినప్పుడు, TX డేటా ప్యాకెట్ ముగింపును సూచిస్తుంది.

ప్రతి ప్యాకెట్‌కు ఒకే క్లాక్ సైకిల్‌ను మాత్రమే నిర్దేశించండి.

ఈ సిగ్నల్ బేసిక్ మోడ్‌లో అందుబాటులో లేదు.

tx_avs_ఖాళీ

5

ఇన్‌పుట్ tx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్.

TX డేటా యొక్క చివరి బర్స్ట్‌లో చెల్లుబాటు కాని పదాల సంఖ్యను సూచిస్తుంది.

ఈ సిగ్నల్ బేసిక్ మోడ్‌లో అందుబాటులో లేదు.

tx_num_valid_bytes_eob

4

ఇన్పుట్

tx_core_clkout

చివరి బర్స్ట్ యొక్క చివరి పదంలో చెల్లుబాటు అయ్యే బైట్‌ల సంఖ్యను సూచిస్తుంది. ఈ సిగ్నల్ బేసిక్ మోడ్‌లో అందుబాటులో లేదు.
కొనసాగింది…

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 45

6. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఇంటర్ఫేస్ సిగ్నల్స్ 683074 | 2022.04.28

పేరు tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

వెడల్పు 1
1 1
N 5

దిశ గడియారం డొమైన్

వివరణ

ఇన్పుట్

tx_core_clkout

నొక్కిచెప్పినప్పుడు, ఈ సిగ్నల్ వినియోగదారు నిర్వచించిన సమాచార చక్రాన్ని ప్రారంభిస్తుంది.
ఈ సంకేతాన్ని tx_startofpacket ప్రకటన వలె అదే క్లాక్ సైకిల్‌లో నొక్కి చెప్పండి.
ఈ సిగ్నల్ బేసిక్ మోడ్‌లో అందుబాటులో లేదు.

అవుట్‌పుట్ tx_core_clkout ధృవీకరించబడినప్పుడు, TX డేటా లింక్ డేటా ట్రాన్స్‌మిషన్ కోసం సిద్ధంగా ఉందని సూచిస్తుంది.

అవుట్‌పుట్

tx_core_clkout

నొక్కిచెప్పినప్పుడు, ఈ సంకేతం లేన్‌ల రీ-అలైన్‌మెంట్‌ను ప్రారంభిస్తుంది.
ALIGN CWని పంపడానికి MACని ట్రిగ్గర్ చేయడానికి ఒక గడియార చక్రం కోసం ఈ సంకేతాన్ని నొక్కి చెప్పండి.

ఇన్పుట్

tx_core_clkout నొక్కిచెప్పినప్పుడు, MAC ఎంచుకున్న లేన్‌లకు CRC32 లోపాన్ని ఇంజెక్ట్ చేస్తుంది.

అవుట్‌పుట్ tx_core_clkout ఉపయోగించబడలేదు.

కింది సమయ రేఖాచిత్రం మాజీని చూపుతుందిamp10 TX సీరియల్ లేన్‌లలో వినియోగదారు లాజిక్ నుండి 10 పదాల TX డేటా ప్రసారాల le.

చిత్రం 28.

TX డేటా ట్రాన్స్‌మిషన్ టైమింగ్ రేఖాచిత్రం
tx_core_clkout

tx_avs_valid

tx_avs_రెడీ

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,...,9

… N-10..

లేన్ 0

…………

STRT 0 10

N-10 ముగింపు STRT 0

లేన్ 1

…………

STRT 1 11

N-9 ముగింపు STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

లేన్ 9

…………

STRT 9 19

N-1 ముగింపు STRT 9

N-1 ముగింపు IDLE IDLE

పట్టిక 22.

RX MAC సిగ్నల్స్
ఈ పట్టికలో, IP పారామీటర్ ఎడిటర్‌లో సెట్ చేయబడిన లేన్‌ల సంఖ్యను N సూచిస్తుంది.

పేరు

వెడల్పు

దిశ గడియారం డొమైన్

వివరణ

rx_avs_సిద్ధంగా ఉంది

1

ఇన్‌పుట్ rx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్.

నొక్కిచెప్పినప్పుడు, వినియోగదారు లాజిక్ డేటాను ఆమోదించడానికి సిద్ధంగా ఉందని సూచిస్తుంది.

rx_avs_data

(64*N)*2 (PAM4 మోడ్)
64*N (NRZ మోడ్)

అవుట్‌పుట్

rx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్. RX డేటా.

rx_avs_channel

8

అవుట్‌పుట్ rx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్.

డేటా కోసం ఛానెల్ నంబర్

ప్రస్తుత చక్రంలో స్వీకరించబడింది.

ఈ సిగ్నల్ బేసిక్ మోడ్‌లో అందుబాటులో లేదు.

rx_avs_valid

1

అవుట్‌పుట్ rx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్.

కొనసాగింది…

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 46

అభిప్రాయాన్ని పంపండి

6. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఇంటర్ఫేస్ సిగ్నల్స్ 683074 | 2022.04.28

పేరు

వెడల్పు

దిశ గడియారం డొమైన్

వివరణ

నొక్కిచెప్పినప్పుడు, RX డేటా సిగ్నల్ చెల్లుబాటు అవుతుందని సూచిస్తుంది.

rx_avs_startofpacket

1

అవుట్‌పుట్ rx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్.

నొక్కిచెప్పినప్పుడు, RX డేటా ప్యాకెట్ ప్రారంభాన్ని సూచిస్తుంది.

ప్రతి ప్యాకెట్‌కు ఒకే క్లాక్ సైకిల్‌ను మాత్రమే నిర్దేశించండి.

ఈ సిగ్నల్ బేసిక్ మోడ్‌లో అందుబాటులో లేదు.

rx_avs_endofpacket

1

అవుట్‌పుట్ rx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్.

నొక్కిచెప్పినప్పుడు, RX డేటా ప్యాకెట్ ముగింపును సూచిస్తుంది.

ప్రతి ప్యాకెట్‌కు ఒకే క్లాక్ సైకిల్‌ను మాత్రమే నిర్దేశించండి.

ఈ సిగ్నల్ బేసిక్ మోడ్‌లో అందుబాటులో లేదు.

rx_avs_ఖాళీ

5

అవుట్‌పుట్ rx_core_clkout Avalon స్ట్రీమింగ్ సిగ్నల్.

RX డేటా యొక్క చివరి బర్స్ట్‌లో చెల్లుబాటు కాని పదాల సంఖ్యను సూచిస్తుంది.

ఈ సిగ్నల్ బేసిక్ మోడ్‌లో అందుబాటులో లేదు.

rx_num_valid_bytes_eob

4

అవుట్‌పుట్

rx_core_clkout చివరి బర్స్ట్ యొక్క చివరి పదంలో చెల్లుబాటు అయ్యే బైట్‌ల సంఖ్యను సూచిస్తుంది.
ఈ సిగ్నల్ బేసిక్ మోడ్‌లో అందుబాటులో లేదు.

rx_is_usr_cmd

1

అవుట్‌పుట్ rx_core_clkout నొక్కి చెప్పినప్పుడు, ఈ సిగ్నల్ వినియోగదారుని ప్రారంభిస్తుంది-

నిర్వచించిన సమాచార చక్రం.

ఈ సంకేతాన్ని tx_startofpacket ప్రకటన వలె అదే క్లాక్ సైకిల్‌లో నొక్కి చెప్పండి.

ఈ సిగ్నల్ బేసిక్ మోడ్‌లో అందుబాటులో లేదు.

rx_link_up

1

అవుట్‌పుట్ rx_core_clkout నొక్కిచెప్పినప్పుడు, RX డేటా లింక్‌ని సూచిస్తుంది

డేటా స్వీకరణకు సిద్ధంగా ఉంది.

rx_link_reinit

1

ఇన్‌పుట్ rx_core_clkout నొక్కి చెప్పినప్పుడు, ఈ సిగ్నల్ లేన్‌లను ప్రారంభిస్తుంది

తిరిగి అమరిక.

మీరు స్వయం సమలేఖనాన్ని ప్రారంభించడాన్ని నిలిపివేస్తే, లేన్‌లను మళ్లీ సమలేఖనం చేయడానికి MACని ట్రిగ్గర్ చేయడానికి ఒక గడియార చక్రం కోసం ఈ సంకేతాన్ని నొక్కి చెప్పండి. ఎనేబుల్ ఆటో అలైన్‌మెంట్ సెట్ చేయబడితే, MAC స్వయంచాలకంగా లేన్‌లను మళ్లీ సమలేఖనం చేస్తుంది.

స్వయంచాలక సమలేఖనాన్ని ప్రారంభించు సెట్ చేయబడినప్పుడు ఈ సంకేతాన్ని నొక్కిచెప్పవద్దు.

rx_error

(N*2*2)+3 (PAM4 మోడ్)
(N*2)*3 (NRZ మోడ్)

అవుట్‌పుట్

rx_core_clkout

నొక్కిచెప్పినప్పుడు, RX డేటాపాత్‌లో దోష పరిస్థితులు ఏర్పడినట్లు సూచిస్తుంది.
· [(N*2+2):N+3] = నిర్దిష్ట లేన్ కోసం PCS లోపాన్ని సూచిస్తుంది.
· [N+2] = అమరిక లోపాన్ని సూచిస్తుంది. ఈ బిట్ నొక్కిచెప్పబడితే లేన్ సమలేఖనాన్ని పునఃప్రారంభించండి.
· [N+1]= వినియోగదారు లాజిక్ సిద్ధంగా లేనప్పుడు డేటా వినియోగదారు లాజిక్‌కు ఫార్వార్డ్ చేయబడిందని సూచిస్తుంది.
· [N] = సమలేఖనం యొక్క నష్టాన్ని సూచిస్తుంది.
· [(N-1):0] = డేటాలో CRC లోపం ఉందని సూచిస్తుంది.

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 47

6. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఇంటర్ఫేస్ సిగ్నల్స్ 683074 | 2022.04.28

6.4 ట్రాన్స్‌సీవర్ రీకాన్ఫిగరేషన్ సిగ్నల్స్

పట్టిక 23.

PCS రీకాన్ఫిగరేషన్ సిగ్నల్స్
ఈ పట్టికలో, IP పారామీటర్ ఎడిటర్‌లో సెట్ చేయబడిన లేన్‌ల సంఖ్యను N సూచిస్తుంది.

పేరు

వెడల్పు

దిశ గడియారం డొమైన్

వివరణ

reconfig_sl_read

1

ఇన్‌పుట్ reconfig_sl_ PCS రీకాన్ఫిగరేషన్ రీడ్ కమాండ్

clk

సంకేతాలు.

reconfig_sl_write

1

ఇన్‌పుట్ reconfig_sl_ PCS రీకాన్ఫిగరేషన్ రైట్

clk

కమాండ్ సిగ్నల్స్.

reconfig_sl_address

14 బిట్స్ + clogb2N

ఇన్పుట్

reconfig_sl_ clk

ఎంచుకున్న లేన్‌లో PCS రీకాన్ఫిగరేషన్ Avalon మెమరీ-మ్యాప్డ్ ఇంటర్‌ఫేస్ చిరునామాను పేర్కొంటుంది.
ప్రతి లేన్ 14 బిట్‌లను కలిగి ఉంటుంది మరియు ఎగువ బిట్‌లు లేన్ ఆఫ్‌సెట్‌ను సూచిస్తాయి.
Example, 4-లేన్ NRZ/PAM4 డిజైన్ కోసం, reconfig_sl_address[13:0] చిరునామా విలువను సూచిస్తుంది:
· reconfig_sl_address[15:1 4] 00కి సెట్ చేయబడింది = లేన్ 0 కోసం చిరునామా.
· reconfig_sl_address[15:1 4] 01కి సెట్ చేయబడింది = లేన్ 1 కోసం చిరునామా.
· reconfig_sl_address[15:1 4] 10కి సెట్ చేయబడింది = లేన్ 2 కోసం చిరునామా.
· reconfig_sl_address[15:1 4] 11కి సెట్ చేయబడింది = లేన్ 3 కోసం చిరునామా.

reconfig_sl_readdata

32

అవుట్‌పుట్ reconfig_sl_ PCS రీకాన్ఫిగరేషన్ డేటాను పేర్కొంటుంది

clk

a లో సిద్ధంగా ఉన్న చక్రం ద్వారా చదవాలి

ఎంచుకున్న లేన్.

reconfig_sl_waitrequest

1

అవుట్‌పుట్ reconfig_sl_ PCS రీకాన్ఫిగరేషన్‌ను సూచిస్తుంది

clk

Avalon మెమరీ మ్యాప్డ్ ఇంటర్‌ఫేస్

ఎంచుకున్న లేన్‌లో స్టాలింగ్ సిగ్నల్.

reconfig_sl_writedata

32

ఇన్‌పుట్ reconfig_sl_ PCS రీకాన్ఫిగరేషన్ డేటాను పేర్కొంటుంది

clk

a లో వ్రాసే చక్రంలో వ్రాయాలి

ఎంచుకున్న లేన్.

reconfig_sl_readdata_vali

1

d

అవుట్‌పుట్

reconfig_sl_ PCS రీకాన్ఫిగరేషన్‌ని పేర్కొంటుంది

clk

అందుకున్న డేటా ఎంచుకున్న వాటిలో చెల్లుబాటు అవుతుంది

లేన్.

పట్టిక 24.

F-టైల్ హార్డ్ IP రీకాన్ఫిగరేషన్ సిగ్నల్స్
ఈ పట్టికలో, IP పారామీటర్ ఎడిటర్‌లో సెట్ చేయబడిన లేన్‌ల సంఖ్యను N సూచిస్తుంది.

పేరు

వెడల్పు

దిశ గడియారం డొమైన్

వివరణ

reconfig_read

1

ఇన్‌పుట్ reconfig_clk PMA రీకాన్ఫిగరేషన్ చదవబడింది

కమాండ్ సిగ్నల్స్.

reconfig_write

1

ఇన్‌పుట్ reconfig_clk PMA రీకాన్ఫిగరేషన్ రైట్

కమాండ్ సిగ్నల్స్.

reconfig_address

18 బిట్స్ + clog2bN

ఇన్పుట్

reconfig_clk

ఎంచుకున్న లేన్‌లో PMA Avalon మెమరీమ్యాప్డ్ ఇంటర్‌ఫేస్ చిరునామాను పేర్కొంటుంది.
కొనసాగింది…

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 48

అభిప్రాయాన్ని పంపండి

6. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఇంటర్ఫేస్ సిగ్నల్స్ 683074 | 2022.04.28

పేరు
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

వెడల్పు
32 1 32 1

దిశ గడియారం డొమైన్

వివరణ

రెండు PAM4 ప్రకటన NRZ మోడ్‌లలో, ప్రతి లేన్ 18 బిట్‌లను కలిగి ఉంటుంది మరియు మిగిలిన ఎగువ బిట్‌లు లేన్ ఆఫ్‌సెట్‌ను సూచిస్తాయి.
Example, 4-లేన్ డిజైన్ కోసం:
· reconfig_address[19:18] 00కి సెట్ చేయబడింది = లేన్ 0 కోసం చిరునామా.
· reconfig_address[19:18] 01కి సెట్ చేయబడింది = లేన్ 1 కోసం చిరునామా.
· reconfig_address[19:18] 10కి సెట్ చేయబడింది = లేన్ 2 కోసం చిరునామా.
· reconfig_address[19:18] 11కి సెట్ చేయబడింది = లేన్ 3 కోసం చిరునామా.

అవుట్‌పుట్

reconfig_clk ఎంచుకున్న లేన్‌లో సిద్ధంగా ఉన్న సైకిల్ ద్వారా చదవాల్సిన PMA డేటాను నిర్దేశిస్తుంది.

అవుట్‌పుట్

reconfig_clk ఎంచుకున్న లేన్‌లో PMA Avalon మెమరీమ్యాప్డ్ ఇంటర్‌ఫేస్ స్టాలింగ్ సిగ్నల్‌ను సూచిస్తుంది.

ఇన్పుట్

reconfig_clk ఎంచుకున్న లేన్‌లో రైట్ సైకిల్‌పై వ్రాయవలసిన PMA డేటాను నిర్దేశిస్తుంది.

అవుట్‌పుట్

reconfig_clk ఎంచుకున్న లేన్‌లో PMA రీకాన్ఫిగరేషన్ స్వీకరించిన డేటా చెల్లుబాటు అవుతుందని పేర్కొంటుంది.

6.5 PMA సంకేతాలు

పట్టిక 25.

PMA సిగ్నల్స్
ఈ పట్టికలో, IP పారామీటర్ ఎడిటర్‌లో సెట్ చేయబడిన లేన్‌ల సంఖ్యను N సూచిస్తుంది.

పేరు

వెడల్పు

దిశ గడియారం డొమైన్

వివరణ

phy_tx_lanes_stable

N*2 (PAM4 మోడ్)
N (NRZ మోడ్)

అవుట్‌పుట్

అసమకాలికం నొక్కి చెప్పినప్పుడు, TX డేటాపాత్ డేటాను పంపడానికి సిద్ధంగా ఉందని సూచిస్తుంది.

tx_pll_locked

N*2 (PAM4 మోడ్)
N (NRZ మోడ్)

అవుట్‌పుట్

అసమకాలికం నొక్కి చెప్పినప్పుడు, TX PLL లాక్ స్థితిని సాధించిందని సూచిస్తుంది.

phy_ehip_రెడీ

N*2 (PAM4 మోడ్)
N (NRZ మోడ్)

అవుట్‌పుట్

అసమకాలిక

నొక్కి చెప్పినప్పుడు, కస్టమ్ PCS అంతర్గత ప్రారంభాన్ని పూర్తి చేసి ప్రసారానికి సిద్ధంగా ఉందని సూచిస్తుంది.
ఈ సిగ్నల్ tx_pcs_fec_phy_reset_n మరియు tx_pcs_fec_phy_reset_nare డీసర్ట్ అయిన తర్వాత నిర్ధారిస్తుంది.

tx_serial_data

N

అవుట్‌పుట్ TX సీరియల్ క్లాక్ TX సీరియల్ పిన్స్.

rx_serial_data

N

RX సీరియల్ క్లాక్ RX సీరియల్ పిన్‌లను ఇన్‌పుట్ చేయండి.

phy_rx_block_lock

N*2 (PAM4 మోడ్)
N (NRZ మోడ్)

అవుట్‌పుట్

అసమకాలికం నొక్కి చెప్పినప్పుడు, లేన్‌ల కోసం 66b బ్లాక్ అలైన్‌మెంట్ పూర్తయిందని సూచిస్తుంది.

rx_cdr_lock

N*2 (PAM4 మోడ్)

అవుట్‌పుట్

అసమకాలిక

నొక్కి చెప్పినప్పుడు, పునరుద్ధరించబడిన గడియారాలు డేటాకు లాక్ చేయబడిందని సూచిస్తుంది.
కొనసాగింది…

అభిప్రాయాన్ని పంపండి

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 49

6. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఇంటర్ఫేస్ సిగ్నల్స్ 683074 | 2022.04.28

పేరు phy_rx_pcs_ready phy_rx_hi_ber

వెడల్పు

దిశ గడియారం డొమైన్

వివరణ

N (NRZ మోడ్)

N*2 (PAM4 మోడ్)
N (NRZ మోడ్)

అవుట్‌పుట్

అసమకాలిక

నొక్కి చెప్పినప్పుడు, సంబంధిత ఈథర్నెట్ ఛానెల్ యొక్క RX లేన్‌లు పూర్తిగా సమలేఖనం చేయబడి, డేటాను స్వీకరించడానికి సిద్ధంగా ఉన్నాయని సూచిస్తుంది.

N*2 (PAM4 మోడ్)
N (NRZ మోడ్)

అవుట్‌పుట్

అసమకాలిక

నొక్కి చెప్పినప్పుడు, సంబంధిత ఈథర్నెట్ ఛానెల్ యొక్క RX PCS HI BER స్థితిలో ఉందని సూచిస్తుంది.

F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్ 50

అభిప్రాయాన్ని పంపండి

683074 | 2022.04.28 అభిప్రాయాన్ని పంపండి

7. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IPతో రూపకల్పన

7.1 మార్గదర్శకాలను రీసెట్ చేయండి
మీ సిస్టమ్-స్థాయి రీసెట్‌ని అమలు చేయడానికి ఈ రీసెట్ మార్గదర్శకాలను అనుసరించండి.
· TX మరియు RX PCSలను ఏకకాలంలో రీసెట్ చేయడానికి సిస్టమ్ స్థాయిలో tx_pcs_fec_phy_reset_n మరియు rx_pcs_fec_phy_reset_n సిగ్నల్‌లను కలపండి.
· అదే సమయంలో tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n మరియు reconfig_reset సిగ్నల్‌లను నిర్థారించండి. IP రీసెట్ మరియు ఇనిషియలైజేషన్ సీక్వెన్స్‌ల గురించి మరింత సమాచారం కోసం రీసెట్ మరియు లింక్ ఇనిషియలైజేషన్‌ని చూడండి.
· tx_pcs_fec_phy_reset_n, మరియు rx_pcs_fec_phy_reset_n సిగ్నల్‌లను తక్కువగా ఉంచి, మరియు reconfig_reset సిగ్నల్ ఎక్కువగా ఉంచండి మరియు F-టైల్ హార్డ్ IP మరియు రీకాన్ఫిగరేషన్ బ్లాక్‌లను సరిగ్గా రీసెట్ చేయడానికి tx_reset_ack మరియు rx_reset_ack కోసం వేచి ఉండండి.
· FPGA పరికరాల మధ్య వేగవంతమైన లింక్-అప్ సాధించడానికి, కనెక్ట్ చేయబడిన F-Tile Serial Lite IV Intel FPGA IPలను అదే సమయంలో రీసెట్ చేయండి. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP డిజైన్ ఎక్స్‌ని చూడండిampటూల్‌కిట్‌ని ఉపయోగించి IP TX మరియు RX లింక్‌లను పర్యవేక్షించడం గురించి సమాచారం కోసం le యూజర్ గైడ్.
సంబంధిత సమాచారం
· 37వ పేజీలో రీసెట్ మరియు లింక్ ఇనిషియలైజేషన్
· F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP డిజైన్ Example యూజర్ గైడ్

7.2 మార్గదర్శకాలను నిర్వహించడంలో లోపం

F-Tile Serial Lite IV Intel FPGA IP డిజైన్‌తో సంభవించే లోప పరిస్థితుల కోసం ఎర్రర్ హ్యాండ్లింగ్ మార్గదర్శకాలను క్రింది పట్టిక జాబితా చేస్తుంది.

టేబుల్ 26. ఎర్రర్ కండిషన్ మరియు హ్యాండ్లింగ్ మార్గదర్శకాలు

లోపం పరిస్థితి
ఇచ్చిన సమయ ఫ్రేమ్ తర్వాత ఒకటి లేదా అంతకంటే ఎక్కువ లేన్‌లు కమ్యూనికేషన్‌ను ఏర్పాటు చేయలేవు.

మార్గదర్శకాలు
అప్లికేషన్ స్థాయిలో లింక్‌ని రీసెట్ చేయడానికి టైమ్-అవుట్ సిస్టమ్‌ను అమలు చేయండి.

కమ్యూనికేషన్ స్థాపించబడిన తర్వాత ఒక లేన్ కమ్యూనికేషన్‌ను కోల్పోతుంది.
డెస్క్యూ ప్రక్రియలో ఒక లేన్ కమ్యూనికేషన్‌ను కోల్పోతుంది.

ఇది డేటా బదిలీ దశల తర్వాత లేదా సమయంలో జరగవచ్చు. అప్లికేషన్ స్థాయిలో లింక్ లాస్ డిటెక్షన్‌ని అమలు చేయండి మరియు లింక్‌ని రీసెట్ చేయండి.
తప్పుగా ఉన్న లేన్ కోసం లింక్ పునఃప్రారంభ ప్రక్రియను అమలు చేయండి. మీరు బోర్డ్ రూటింగ్ 320 UIని మించకుండా చూసుకోవాలి.

అన్ని లేన్‌లను సమలేఖనం చేసిన తర్వాత లాస్ లేన్ అలైన్‌మెంట్.

ఇది డేటా బదిలీ దశల తర్వాత లేదా సమయంలో జరగవచ్చు. లేన్ అమరిక ప్రక్రియను పునఃప్రారంభించడానికి అప్లికేషన్ స్థాయిలో లేన్ అలైన్‌మెంట్ నష్ట గుర్తింపును అమలు చేయండి.

ఇంటెల్ కార్పొరేషన్. అన్ని హక్కులు ప్రత్యేకించబడ్డాయి. ఇంటెల్, ఇంటెల్ లోగో మరియు ఇతర ఇంటెల్ గుర్తులు ఇంటెల్ కార్పొరేషన్ లేదా దాని అనుబంధ సంస్థల ట్రేడ్‌మార్క్‌లు. Intel దాని FPGA మరియు సెమీకండక్టర్ ఉత్పత్తుల పనితీరును ఇంటెల్ యొక్క ప్రామాణిక వారంటీకి అనుగుణంగా ప్రస్తుత స్పెసిఫికేషన్‌లకు హామీ ఇస్తుంది, అయితే నోటీసు లేకుండా ఏ సమయంలోనైనా ఏదైనా ఉత్పత్తులు మరియు సేవలకు మార్పులు చేసే హక్కును కలిగి ఉంది. ఇంటెల్ వ్రాతపూర్వకంగా అంగీకరించినట్లు మినహా ఇక్కడ వివరించిన ఏదైనా సమాచారం, ఉత్పత్తి లేదా సేవ యొక్క అప్లికేషన్ లేదా ఉపయోగం నుండి ఉత్పన్నమయ్యే బాధ్యత లేదా బాధ్యతను Intel తీసుకోదు. ఇంటెల్ కస్టమర్‌లు ఏదైనా ప్రచురించబడిన సమాచారంపై ఆధారపడే ముందు మరియు ఉత్పత్తులు లేదా సేవల కోసం ఆర్డర్‌లు చేసే ముందు పరికర నిర్దేశాల యొక్క తాజా వెర్షన్‌ను పొందాలని సూచించారు. *ఇతర పేర్లు మరియు బ్రాండ్‌లను ఇతరుల ఆస్తిగా క్లెయిమ్ చేయవచ్చు.

ISO 9001:2015 నమోదు చేయబడింది

683074 | 2022.04.28 అభిప్రాయాన్ని పంపండి

8. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP యూజర్ గైడ్ ఆర్కైవ్స్

IP సంస్కరణలు v19.1 వరకు ఇంటెల్ క్వార్టస్ ప్రైమ్ డిజైన్ సూట్ సాఫ్ట్‌వేర్ వెర్షన్‌ల వలెనే ఉంటాయి. ఇంటెల్ క్వార్టస్ ప్రైమ్ డిజైన్ సూట్ సాఫ్ట్‌వేర్ వెర్షన్ 19.2 లేదా తర్వాత, IP కోర్లు కొత్త IP వెర్షన్ స్కీమ్‌ను కలిగి ఉన్నాయి.

IP కోర్ వెర్షన్ జాబితా చేయబడకపోతే, మునుపటి IP కోర్ వెర్షన్ కోసం యూజర్ గైడ్ వర్తిస్తుంది.

ఇంటెల్ క్వార్టస్ ప్రైమ్ వెర్షన్
21.3

IP కోర్ వెర్షన్ 3.0.0

యూజర్ గైడ్ F-టైల్ సీరియల్ లైట్ IV Intel® FPGA IP యూజర్ గైడ్

ఇంటెల్ కార్పొరేషన్. అన్ని హక్కులు ప్రత్యేకించబడ్డాయి. ఇంటెల్, ఇంటెల్ లోగో మరియు ఇతర ఇంటెల్ గుర్తులు ఇంటెల్ కార్పొరేషన్ లేదా దాని అనుబంధ సంస్థల ట్రేడ్‌మార్క్‌లు. Intel దాని FPGA మరియు సెమీకండక్టర్ ఉత్పత్తుల పనితీరును ఇంటెల్ యొక్క ప్రామాణిక వారంటీకి అనుగుణంగా ప్రస్తుత స్పెసిఫికేషన్‌లకు హామీ ఇస్తుంది, అయితే నోటీసు లేకుండా ఏ సమయంలోనైనా ఏదైనా ఉత్పత్తులు మరియు సేవలకు మార్పులు చేసే హక్కును కలిగి ఉంది. ఇంటెల్ వ్రాతపూర్వకంగా అంగీకరించినట్లు మినహా ఇక్కడ వివరించిన ఏదైనా సమాచారం, ఉత్పత్తి లేదా సేవ యొక్క అప్లికేషన్ లేదా ఉపయోగం నుండి ఉత్పన్నమయ్యే బాధ్యత లేదా బాధ్యతను Intel తీసుకోదు. ఇంటెల్ కస్టమర్‌లు ఏదైనా ప్రచురించబడిన సమాచారంపై ఆధారపడే ముందు మరియు ఉత్పత్తులు లేదా సేవల కోసం ఆర్డర్‌లు చేసే ముందు పరికర నిర్దేశాల యొక్క తాజా వెర్షన్‌ను పొందాలని సూచించారు. *ఇతర పేర్లు మరియు బ్రాండ్‌లను ఇతరుల ఆస్తిగా క్లెయిమ్ చేయవచ్చు.

ISO 9001:2015 నమోదు చేయబడింది

683074 | 2022.04.28 అభిప్రాయాన్ని పంపండి

9. F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP యూజర్ గైడ్ కోసం డాక్యుమెంట్ రివిజన్ హిస్టరీ

డాక్యుమెంట్ వెర్షన్ 2022.04.28
2021.11.16 2021.10.22 2021.08.18

ఇంటెల్ క్వార్టస్ ప్రైమ్ వెర్షన్
22.1
21.3 21.3 21.2

IP వెర్షన్ 5.0.0
3.0.0 3.0.0 2.0.0

మార్పులు
· నవీకరించబడిన పట్టిక: F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఫీచర్లు — అదనపు FHT ట్రాన్స్‌సీవర్ రేటు మద్దతుతో నవీకరించబడిన డేటా బదిలీ వివరణ: 58G NRZ, 58G PAM4 మరియు 116G PAM4
· అప్‌డేట్ చేయబడిన పట్టిక: F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP పారామీటర్ వివరణ — కొత్త పారామీటర్ జోడించబడింది · సిస్టమ్ PLL రిఫరెన్స్ క్లాక్ ఫ్రీక్వెన్సీ · డీబగ్ ఎండ్‌పాయింట్‌ని ప్రారంభించండి — PMA డేటా రేట్ కోసం విలువలు నవీకరించబడింది — GUIకి సరిపోయేలా పారామీటర్ నేమింగ్ అప్‌డేట్ చేయబడింది
· పట్టికలో డేటా బదిలీ కోసం వివరణ నవీకరించబడింది: F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP ఫీచర్లు.
· స్పష్టత కోసం పారామితుల విభాగంలో పట్టిక పేరు IP పేరు F-టైల్ సీరియల్ లైట్ IV Intel FPGA IP పారామీటర్ వివరణగా మార్చబడింది.
· నవీకరించబడిన పట్టిక: IP పారామితులు: — అదే FGT ఛానెల్(లు) వద్ద ఉంచబడిన ఇతర సీరియల్ లైట్ IV సింప్లెక్స్ IPలో కొత్త పరామితి-RSFEC ప్రారంభించబడింది. — ట్రాన్స్‌సీవర్ రిఫరెన్స్ క్లాక్ ఫ్రీక్వెన్సీ కోసం డిఫాల్ట్ విలువలు నవీకరించబడ్డాయి.
ప్రారంభ విడుదల.

ఇంటెల్ కార్పొరేషన్. అన్ని హక్కులు ప్రత్యేకించబడ్డాయి. ఇంటెల్, ఇంటెల్ లోగో మరియు ఇతర ఇంటెల్ గుర్తులు ఇంటెల్ కార్పొరేషన్ లేదా దాని అనుబంధ సంస్థల ట్రేడ్‌మార్క్‌లు. Intel దాని FPGA మరియు సెమీకండక్టర్ ఉత్పత్తుల పనితీరును ఇంటెల్ యొక్క ప్రామాణిక వారంటీకి అనుగుణంగా ప్రస్తుత స్పెసిఫికేషన్‌లకు హామీ ఇస్తుంది, అయితే నోటీసు లేకుండా ఏ సమయంలోనైనా ఏదైనా ఉత్పత్తులు మరియు సేవలకు మార్పులు చేసే హక్కును కలిగి ఉంది. ఇంటెల్ వ్రాతపూర్వకంగా అంగీకరించినట్లు మినహా ఇక్కడ వివరించిన ఏదైనా సమాచారం, ఉత్పత్తి లేదా సేవ యొక్క అప్లికేషన్ లేదా ఉపయోగం నుండి ఉత్పన్నమయ్యే బాధ్యత లేదా బాధ్యతను Intel తీసుకోదు. ఇంటెల్ కస్టమర్‌లు ఏదైనా ప్రచురించబడిన సమాచారంపై ఆధారపడే ముందు మరియు ఉత్పత్తులు లేదా సేవల కోసం ఆర్డర్‌లు చేసే ముందు పరికర నిర్దేశాల యొక్క తాజా వెర్షన్‌ను పొందాలని సూచించారు. *ఇతర పేర్లు మరియు బ్రాండ్‌లను ఇతరుల ఆస్తిగా క్లెయిమ్ చేయవచ్చు.

ISO 9001:2015 నమోదు చేయబడింది

పత్రాలు / వనరులు

	intel F టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP [pdf] యూజర్ గైడ్ F టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP, F టైల్ సీరియల్ లైట్ IV, ఇంటెల్ FPGA IP
	intel F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP [pdf] యూజర్ గైడ్ F-టైల్ సీరియల్ లైట్ IV ఇంటెల్ FPGA IP, సీరియల్ లైట్ IV ఇంటెల్ FPGA IP, లైట్ IV ఇంటెల్ FPGA IP, IV ఇంటెల్ FPGA IP, FPGA IP, IP

సూచనలు

• వినియోగదారు మాన్యువల్