Kizazi Kinachostahimili Mionzi ya MICROCHIP RTG44

UTANGULIZI

Dokezo hili la Programu inafafanua vyanzo mbalimbali vya saa za Vectron na sakiti za kiolesura ambazo zinaweza kutumika kuendesha Mipangilio ya Saa ya Marejeleo (REFCLK) ya Vitalu vya SerDes ya FPGA RTG4 inayostahimili mionzi.

Microchip RTG4 (Radiation-Tolerant Generation4) FPGA (Field Programmable Gate Array) inaweza kupokea ishara za saa katika aina mbili za pembejeo za saa:

1. Ishara za saa katika madhumuni ya jumla ya RTG4 na pini za kuingiza saa maalum, kwa ajili ya matumizi kama saa ya mantiki katika Kitambaa cha Dijitali.
2. Ishara za saa kwenye pini za ingizo za Saa ya Marejeleo ya SerDes Blocks, ambayo huingiza saa ya marejeleo kwa ajili ya matumizi ya Vitalu maalum vya kasi ya juu vya SerDes kwenye chip.

Kati ya aina mbili za ingizo za saa, Ingizo za RTG4 REFCLK zitachunguzwa kwa Dokezo hili la Programu. Ingizo za RTG4 REFCLK zinaweza kuratibiwa na mbunifu wa FPGA kwa mojawapo ya aina mbalimbali za vipokezi (mawimbi tofauti au yenye mwisho mmoja), na kila moja ina mahitaji ya kiwango cha mantiki ambayo itahitaji miunganisho ya kiolesura cha moja kwa moja au miunganisho ya mzunguko wa kiolesura cha tafsiri ili kufanya kazi ipasavyo inapotumiwa na kiendesha saa ya kawaida (Angalia Jedwali la 4). Maelezo ya kutoa ingizo la saa kwa Kitambaa Dijitali cha RTG4 (aina '1' hapo juu) haijawasilishwa hapa, lakini inaweza kuunganishwa na saa ya kawaida ya kiendeshi sawa na kutoa ingizo la saa kwa vipokezi vya RTG4 REFCLK.

Kando na kuorodhesha na kujadili vifaa hivi, Dokezo hili la Programu pia linatoa muhtasari wa viwango vya mantiki ya vipimo vya RTG4 REFCLK vinavyohitajika kwa viendeshaji vya vyanzo vya saa vilivyo na viwango vya mantiki ya kutoa vilivyowasilishwa katika Jedwali la 4. Dokezo la Maombi pia linaonyesha mipangilio na vipimo vilivyo na aina fulani za mawimbi zilizojaribiwa katika RTG4 DevKit, ili kutoa imani kuwa suluhu hizo zinafanya kazi katika maunzi.

SAA ZA KUENDESHA PEMBEJEO ZA RTG4 FPGA REFCLK

Dokezo hili la programu linaangazia matumizi ya mfululizo wa oscillator nyingi, sakiti inayohitajika, na mipangilio inayolingana ya RTG4 REFCLK. Jedwali la 1 linatoa marejeleo ya haraka kwa wateja kwa nambari za sehemu za oscillator zinazoweza kupangwa katika masafa ya kawaida. Vipumuaji vilivyoorodheshwa ni 2.5V au 3.3V ya CMOS ya mwisho mmoja au pato la ziada la LVDS la 3.3V, kipimo cha chini cha ioni cha krad 100 (TID), na kinaweza kuunganishwa moja kwa moja na RTG4 na mpangilio wa LVCMOS25, LVCMOS33, au LVDS25_ODT. Chaguo za gharama ya chini zaidi zinazofikia utiifu kamili kwa viwango vya uchunguzi wa RTG4 zimeorodheshwa. Taarifa baada ya Jedwali 1 hutolewa ikiwa usanidi mwingine, viwango vya mionzi (hadi krad 300), au viunga vya oscillator vinahitajika. Taarifa baada ya Jedwali 1 pia imetolewa kwa madhumuni ya kufuata.

JEDWALI LA 1: MIFANO YA OSCILLATOR YA VECTRON INAYOPENDEKEZWA JUU YA MFUMO WA SAA TATU ZA MSINGI.

Kiwango cha Uchunguzi wa FPGA	Mzunguko wa Saa kuu	Mantiki ya Pato	Nambari ya Mfano wa Oscillator	Rejea ya Kawaida ya Kidhibiti cha Kuegemea cha Vectron
ES, MS, Proto	100 MHz	CMOS	1157D100M0000BX	OS-68338
B			1157B100M0000BE
EV, V			1157R100M0000BS
ES, MS, Proto	100 MHz	LVDS	1203D100M0000BX	DOC203679
B			1203B100M0000BE
EV, V			1203R100M0000BS
ES, MS, Proto	125 MHz	CMOS	1403D125M0000BX	DOC204900
			1403D125M0000CX
B	125 MHz	CMOS	1403B125M0000BE	DOC204900
			1403B125M0000CE
EV	125 MHz	CMOS	1403R125M0000BS	DOC204900
			1403R125M0000CS
ES, MS, Proto	125 MHz	LVDS	1203D125M0000BX	DOC203679
B			1203B125M0000BE
EV, V			1203R125M0000BS
ES, MS, Proto	156.25 MHz	LVDS	1203D156M2500BX	DOC203679
B			1203B156M2500BE
EV, V			1203R156M2500BS

Ikiwa programu inahitaji masafa mbadala, matokeo ya mantiki, ujazo wa usambazajitage, kiwango cha TID, au sehemu ya ndani ya oscillator, Viwango vifuatavyo vya Vidhibiti vya Kuegemea vya Juu vya Vectron vinapendekezwa kutumika kama REFCLK.

• LVDS (Angalia Mchoro wa 2 na Mchoro 4):
  • DOC203679, Vipimo vya Kisisitizo, Saa Mseto ya Kiwango cha Hi-Rel, Pato la LVDS
  • DOC206903, Vipimo vya Oscillator, Saa Mseto ya Kiwango cha Hi-Rel, Kinachostahimili krad 300, Pato la LVDS
• LVPECL (Angalia Mchoro wa Kuweka 7, Kielelezo 9, na Kielelezo 11):
  • DOC203810, Vipimo vya Kinasa, Saa Mseto ya Kiwango cha Hi-Rel, Pato la LVPECL
• CMOS (Ona Mchoro 13):
  • OS-68338, Vipimo vya Kisisitizo, Saa Mseto, Kiwango cha Hi-Rel, Pato la CMOS (Ugavi wa 3.3V, krad 100)
  • DOC206379, Vipimo vya Oscillata, Saa Mseto ya Kiwango cha Hi-Rel, CMOS Inayostahimili krad 300 (Ugavi wa 3.3V, krad 300)
  • DOC204900, Vipimo vya Kisisitizo, Saa Mseto ya Kiwango cha Hi-Rel, CMOS ya Masafa ya Juu (Ugavi wa 2.5V/3.3V, krad 100)

RTG4 FPGA REFCLK pembejeo

Ingizo za RTG4 REFCLK zinaweza kusanidiwa, na mbunifu wa FPGA, kwa mojawapo ya Viwango vya IO vilivyoorodheshwa hapa chini (Rejea: Jedwali la 5 la Mwongozo wa Mtumiaji wa UG0567, RTG4 FPGA Violesura vya Siri ya Kasi ya Juu).

JEDWALI LA 2: CHAGUO ZA UWEKEZAJI WA PEMBEZI

Ugavi wa SERDES_VDDI	3.3V	2.5V	1.8V
Viwango Vinavyotumika	LVTTL/LVCMOS33	LVCMOS25	LVCMOS18
	LVDS33	LVDS25 (Kumbuka 1)	SSTL18-Darasa la 1
	LVPECL	RSDS	SSTL18-Darasa la 2
	RSDS	Mini-LVDS	HSLT18-Darasa la 1
	Mini-LVDS	SSTL25-Darasa la 1	-
	-	SSTL25-Darasa la 2	-

Kumbuka

1. Kwa LVDS33 na LVDS25, wabunifu wanapaswa kurejelea Mwongozo wa Watumiaji wa RGT4 I/O na laha ya data ya DS0131 RTG4 FPGA kwa uondoaji sahihi na mapendekezo ya hali ya kawaida ili kufikia utendakazi bora zaidi.
2. Ingizo za HCSL zinaauniwa moja kwa moja na pembejeo za LVDS I/O STD kutoka Libero. Hakuna HCSL I/O STD mahususi inayopatikana katika Libero na miundo inayohitaji HCSL inaauniwa kwa kutumia kiwango cha LVDS25 I/O.

Kupanga Kiwango cha I/O pia kutaweka aina inayolingana ya Ingizo za REFCLK. Ingizo zifuatazo maarufu za REFCLK zimewasilishwa katika Dokezo hili la Maombi pamoja na mapendekezo:

• LVDS25_ODT: ODT inaboresha mazingira ya kuashiria kwa kupunguza usitishaji umeme unaoletwa na kusitishwa kwa hali ya kutokufa; kwa hivyo, huwezesha utendakazi unaotegemewa kwa viwango vya juu vya kuashiria (Microchip_RTG4_FPGA_IO_user_Guide_UG0741_V4). Hii pia hutoa kukataliwa kwa kelele ya hali ya kawaida kwenye njia za upokezaji hadi kwa kipokezi kilicho na ODT iliyojengewa ndani ili kupunguza utoaji wa kelele na viingilia kati vya kelele. Saa ya LVDS au LVPECL (saketi ya kiolesura inahitajika) inaweza kutumika kuendesha LVDS25_ODT.
• LVDS25: Inapendekezwa kutumia LVDS25_ODT kwa muundo bora wa wimbi na utendakazi wa jitter. Wakati LVDS25 inatumiwa, kukomesha tofauti kwa nje kunahitajika. Kipinga kikomesha tofauti cha nje cha 200Ω (kawaida) kinaweza kutekelezwa ili kuboresha ukingo wa mahitaji ya VID unapotumia kiendeshi cha kawaida cha LVDS.
  Mzigo wa 200Ω lazima uwekwe karibu iwezekanavyo na pini za pembejeo za kipokeaji RTG4 kwa utendakazi bora wa mawimbi na msisimko.
• LVDS33: Hii haipendekezwi kwa matumizi kwa sababu ya mahitaji ya chini ya VID ya 0.50V, ambayo ni ya juu kuliko tofauti ya kawaida ya pato la LVDS.tage ya 0.34V na pia ni ya juu zaidi ya kima cha chini cha tofauti cha pato la LVPECLtage ya 0.470V kulingana na Jedwali 4.
• LVPECL33: Hii haipendekezwi kwa matumizi kwa sababu ya mahitaji ya VICM ya 1.8V ya juu, ambayo ni ya chini kuliko kiwango cha kawaida cha pato la LVPECL la modi ya kawaida.tage ya 2.0V, na kutokana na mahitaji ya VID ya 0.600V ya chini, ambayo ni ya juu zaidi ya kima cha chini cha tofauti cha pato la LVPECLtage ya 0.470V kulingana na Jedwali 4.
• LVCMOS33/LVCMOS25: Hii inapendekezwa kwa matumizi. Hizi ni Pembejeo za REFCLK zenye kikomo kimoja, hazihitaji mzunguko wa kiolesura cha kutafsiri kwa miunganisho rahisi ya moja kwa moja ili kupunguza hesabu ya vijenzi. Saa ya OS-68338 3.3V hadi 100 MHz inaweza kutumika kuendesha LVCMOS33. Saa ya 300 krad DOC206379 3.3V hadi 80 MHz inaweza kutumika kuendesha LVCMOS33. Kwa kasi ya juu, saa ya juu ya 2.5V/3.3V CMOS ya DOC204900 hadi 125 MHz inaweza kutumika kuendesha LVCMOS25 (inayotumiwa na saa ya 2.5V) au LVCMOS33 (inayotumiwa na saa ya 3.3V). Mzunguko wa juu wa uendeshaji wa mzunguko wa juu wa CMOS DOC204900 ni 160 MHz, lakini maombi ni mdogo kwa 125 MHz kutokana na uwezo wa juu wa pembejeo 20 pF max ya mpokeaji wa RTG4. Kikomo hiki cha programu kinatokana na sinki/uwezo wa sasa wa chanzo wa saa za oscillator na mzigo wa uwezo (pF 20 katika hali hii), kwa kutumia fomula ya kuondosha nishati.

Matumizi ya Nguvu ya Mzigo-Capacitive huhesabiwa kupitia mlinganyo ufuatao.

EQUATION 1:

Wapi:
C = Uwezo wa mzigo.
f = Mzunguko wa ishara.
IC = Nguvu ya matumizi ya sasa.

P=C x V CC₂ xf=V CC x IC
IC =C x V CC xf

Kwa mfanoample, katika usambazaji wa 125 MHz na 3.0V, matumizi ya sasa yanahesabiwa kuwa 20 pF x 3.0V x 125 MHz = 7.5 mA, inavyotarajiwa kuwa ya chini kuliko sinki/chanzo cha sasa kilichopendekezwa cha mA 12 (Rejelea: TI 54AC00-SP, bafa ya pato inayotumika katika DOC204900 oscillator).

RTG4 REFCLK INPUT VOLTAGE MAELEZO NA DATA YA MATOKEO YA DEREVA

Vol. Pembejeotage mahitaji ya Ingizo za RTG4 REFCLK yameorodheshwa katika Jedwali la 3 ili kutoa vikomo vya ubainifu kwa data ya matokeo ya kiendeshi iliyowasilishwa katika Jedwali la 4.

JEDWALI LA 3: RTG4 SEDES REFCLK INPUT VOLTAGE Specifications (Kumbuka 1)

REFCLK Ingizo	Ugavi Voltage (VDDI)	VID (Kumbuka 2)			VICM (Kumbuka 2)
		Dak.	Chapa.	Max.	Dak.	Chapa.	Max.
LVDS25_ODT	2.5V ±5%	0.20V	0.35V	2.40V	0.05V	1.25V	1.50V
LVDS25	2.5V ±5%	0.20V	0.35V	2.40V	0.05V	1.25V	2.20V
LVDS33 (Kumbuka 3)	3.3V ±5%	0.50V	-	2.40V	0.60V	1.25V	1.80V
LVPECL33 (Kumbuka 3)	3.3V ±5%	0.60V	-	2.40V	0.60V	-	1.80V
-		VIL			VIH
LVCMOS25	2.5V ±5%	-0.30V	-	0.70V	1.7V	-	2.625V
LVCMOS33	3.3V ±5%	-0.30V	-	0.80V	2.0V	-	3.450V

Kumbuka

1. Tazama laha ya data ya Microchip RTG4_FPGA kwa maelezo zaidi kuhusu SerDes REFCLK Input Voltage Specifications.
2. Mchoro wa 1 unaonyesha VID na VICM kwa pembejeo tofauti. Kumbuka kuwa VID ni nusu ya VDiff, na ni sawa na mawimbi yenye ncha moja inayorejelewa kutoka pembejeo moja hadi ardhini.
3. Usitumie LVDS33 na LVPECL33 kama ilivyoelezwa katika sehemu ya RTG4 FPGA REFCLK INPUTS kwa LVDS33 na LVPECL33. Vikomo hivi vya vipimo ikilinganishwa na safu za data za matokeo katika Jedwali la 4 vinatumika kuunga mkono hitimisho hili.
   

KIELELEZO CHA 1: VID na VICM kwa Ingizo Tofauti.

Pia, VICM na VID zinapaswa kukidhi masharti ya fomula hapa chini:

EQUATION 2:

VICM + (V ID/2)< VDDI + 0.4V
na
VICM- (VID/2)>–0.3V

JEDWALI LA 4: UWEKEZAJI WA KIINGILIO CHA DEREVA SAA NA DATA YA KUTOA (Kumbuka 1)

Weka Kielelezo	Usanidi wa Kiolesura	VID (Kumbuka 2)			VICM (Kumbuka 2)
		Dak.	Chapa.	Max.	Dak.	Chapa.	Max.
Kielelezo cha 2 (Kumbuka 3)	LVDS hadi LVDS25_ODT Kiolesura cha Moja kwa Moja	0.250V	0.340V	0.450V	1.125V	1.250V	1.450V
Kielelezo cha 4 (Kumbuka 4)	Kukomesha LVDS hadi LVDS25 200Ω	0.520V	0.610V	0.720V	1.125V	1.350V	1.500V
Kielelezo cha 7 (Kumbuka 5)	LVPECL hadi LVDS25_ODT VICM 3.3V-Bias	0.470V	0.800V	0.950V	Kumbuka 5	1.240V	Kumbuka 5
Kielelezo cha 9 (Kumbuka 6)	LVPECL hadi LVDS25_ODT VICM Kujipendelea	0.470V	0.800V	0.950V	1.030V	1.233V	1.437V
Kielelezo cha 11 (Kumbuka 7)	LVPECL hadi LVDS25_ODT VICM Kujitegemea2	0.289V	0.493V	0.586V	1.030V	1.233V	1.437V
-		VIL			VIH
Kielelezo cha 13 (Kumbuka 8)	CMOS hadi LVCMOS33	0.297V	0.330V	0.363V	2.673V	2.970V	3.267V
(Kumbuka 8)	CMOS hadi LVCMOS25	0.237V	0.250V	0.263V	2.138V	2.250V	2.363V

Kumbuka

1. Data ya Pato imerekodiwa kama VID na VICM ili kuendana na Volumu ya Kuingiza ya RTG4 REFCLKtage marejeleo. Tazama Vielelezo vya Kuweka na maumbo ya wimbi yaliyotokana kwa maelezo juu ya matumizi ya chanzo cha saa na saketi za kiolesura. Pia tazama sehemu ya Vipimo vya Jitter kwa maelezo ya ziada.
2. VID na VICM zimerejelewa kwenye Ground. VID ni mawimbi yenye ncha moja inayopimwa kwa uingizaji wa kipokezi cha RTG4 ili kuendana na vipimo vya VID vya Ingizo za RTG4 REFCLK (ona Dokezo 2 la Jedwali la 3). Viwango vyote vya mantiki pia vinakidhi masharti ya fomula zinazohitajika kwa Ingizo za RTG4 REFCLK: VICM + (VID/2) < VDDI + 0.4V na VICM – (VID/2) > –0.3V.
3. Weka Kielelezo 2: Vikomo vya VID na VICM vinafafanuliwa na ujazo wa patotage ngazi kutoka Jedwali 2 la Vectron
   DOC203679 kwa LVDS ya kawaida.
4. Weka Kielelezo 4: Maadili ya kawaida ya VID na VICM yanatambuliwa na vipimo.
5. Weka Kielelezo 7: Masafa ya VID hubainishwa kwa kutumia ujazo wa kutoatage ngazi kutoka Jedwali 2 la Vectron DOC203810, “Pato Voltage: VOH = VCC - 1.085 hadi VCC - 0.880, VOL = VCC - 1.830 hadi VCC - 1.555".
   Vipinga mtandao vinavyopendelea (R3 hadi R6) na ujazo wake wa usambazajitage itabainisha masafa ya VICM kwa mpango huu.
6. Weka Kielelezo 9: Masafa ya VID hubainishwa kwa kutumia ujazo wa kutoatage ngazi kutoka Jedwali 2 la Vectron DOC203810, “Pato Voltage: VOH = VCC - 1.085 hadi VCC - 0.880, VOL = VCC - 1.830 hadi VCC - 1.555".
   Modi ya kawaida ya pato la LVPECL juzuu yatage imehesabiwa kama VCC - 1.3V. Na VCC ya 3.3V ±10%, VICM ni kati ya 1.030V hadi 1.437V kwa mpango huu wa kiolesura chenye viwango vya kawaida vya kupinga.
7. Weka Kielelezo 11: Masafa ya VID hubainishwa kwa kutumia ujazo wa kutoatage ngazi kutoka Jedwali 2 la Vectron
   DOC203810, "Pato Voltage: VOH = VCC – 1.085 hadi VCC – 0.880, VOL = VCC – 1.830 hadi VCC – 1.555”, na kupitia voltagkigawanyiko cha e, mtandao wa kipinga 51Ω na 82Ω. Modi ya kawaida ya pato la LVPECL juzuu yatage imehesabiwa kama VCC - 1.3V. Na VCC ya 3.3V ±10%, VICM ni kati ya 1.030V hadi 1.437V kwa mpango huu wa kiolesura chenye viwango vya kawaida vya kupinga.
8. Weka Kielelezo 13: Masafa ya VIL na VIH hubainishwa na viwango vya kawaida vya mantiki ya CMOS kama VIL = VCC x 0.1 na VIH = VCC x 0.9, ambapo VCC ni ujazo wa usambazaji.tage 3.3V ±10% au 2.5V ±5%.

KULINGANISHA NGAZI ZA RTG4 ZA UTAFITI VS. UCHUNGUZI WA OSCILLATOR NA NAZO

Kwa sababu ya tofauti katika mahitaji yaliyoorodheshwa katika MIL-PRF-38535 (kwa vifaa vya kielektroniki vilivyoimarishwa kwa mionzi) na MIL-PRF55310 (kwa viosilata vya fuwele), uwiano kamili katika viwango vya uchunguzi na asili za vipengele hazipatikani. Jedwali la 5 linatoa muhtasari wa viwango vya uchunguzi kwa RTG4, na viwango vinavyolingana vya uchunguzi na ukoo vinavyopendekezwa kwa Vidhibiti vya Vectron. Wateja wanahimizwa kurudiaview vipimo vinavyotumika kwa ajili ya maombi muhimu ya misheni ili kuhakikisha utiifu kamili.

JEDWALI LA 5: VIWANGO VYA RTG4 VS. UCHUNGUZI WA OSCILLATOR NA NAZO

RTG4 Uchunguzi Kiwango	Uchunguzi wa Oscillator	Asili ya Sehemu ya Oscillator	Maelezo
ES, MS, Proto	X	D	Maunzi ya Muundo wa Uhandisi yanayotumia muundo unaotegemeka sana na vijenzi vya daraja la com- metrical na quartz isiyofagiliwa.
B	E	B	Vifaa vya Daraja la Kijeshi vinavyotumia muundo wa kutegemewa sana na vijenzi vya daraja la kijeshi na quartz iliyofagiliwa.
EV, V	S	R	Maunzi ya Daraja la Nafasi yenye krad 100, vijenzi vya daraja la anga, na quartz iliyofagiwa.

MAPENDEKEZO NA MUHTASARI WA JUMLA

1. Wakati kipingamizi cha nje kama vile kusitisha 200Ω kwa uendeshaji tofauti kinapotumika, lazima kiwekwe karibu iwezekanavyo na pini za pembejeo za kipokezi tofauti. Vinginevyo, waveform na jitter itaharibika sana.
2. Kipokezi tofauti cha RTG4 lazima kikomeshwe kwa pembejeo ama kwa kipingamizi cha nje (100Ω au 200Ω) au kwa ODT (RTG4 On-Die Termination) kwa aina zote za viendesha saa kwa utendakazi bora wa mawimbi na mshtuko.
3. Kiendesha kiosilata cha saa kinapaswa kuwekwa karibu iwezekanavyo na pini za ingizo za kipokezi cha RTG4 ili kusaidia kupunguza mwingiliano na kupunguza uakisi kwenye laini ya upokezaji kutokana na uwezekano wa kutolingana kwa kizuizi.
4. Inapendekezwa kutumia viendeshi na nyaya za kiolesura zilizoorodheshwa kwenye Jedwali 4. Usitumie RTG4 REFCLK Inputs LVDS33 na LVPECL33.

JEDWALI LA 6: PEMBEJEO ZA RTG4 REFCLK NA MATRIX YA DEREVA YA SAA

Aina ya Mawimbi	RTG4	Dereva wa Saa ya Vectron
	Ingizo la REFCLK	Aina ya Saa	Mchoro Maalum	Uvumilivu wa Mionzi	Ugavi Voltage	Max. Mzunguko	Mzunguko wa Kukomesha
Tofauti	LVDS25_ODT	LVDS	DOC203679	100 krad	3.3V	200 MHz	Kiolesura cha moja kwa moja Kielelezo cha 2
			DOC206903	300 krad	3.3V	200 MHz
	LVDS25_ODT	LVPECL	DOC203810	krad 50 (ELDRS)	3.3V	700 MHz	Kielelezo cha 7, Kielelezo cha 9, Kielelezo cha 11
	LVDS25	LVDS	DOC203679	100 krad	3.3V	200 MHz	200Ω, Kielelezo cha 4
			DOC206903	300 krad	3.3V	200 MHz
	LVDS33	Usitumie
	LVPECL33	Usitumie
Single- Imeisha	LVCMOS33	CMOS	OS-68338	100 krad	3.3V	100 MHz	Kiolesura cha moja kwa moja Kielelezo cha 13
			DOC204900	100 krad	3.3V	125 MHz
			DOC206379	300 krad	3.3V	80 MHz
	LVCMOS25	CMOS	DOC204900	100 krad	2.5V	125 MHz	Kiolesura cha moja kwa moja Kielelezo cha 13

Kwa utumizi wa mawimbi tofauti, chaguo pekee la RTG4 kuweka ni LVDS25_ODT (inayotumiwa na kiendesha saa cha LVDS au LVPECL) au LVDS25 (inayotumiwa na kiendesha saa ya LVDS na kusitishwa kwa 200Ω ya nje). Suluhisho la mawimbi moja la CMOS hutoa utendaji bora zaidi wa Jumla ya Jitter na Deterministic Jitter (Angalia Jedwali la 7 la Vipimo vya Jitter, Jedwali la 8 na Jedwali 9), kiolesura rahisi cha moja kwa moja na chaguzi za kutumia usambazaji wa 2.5V au 3.3V, lakini kasi ni 100 MHz (OS-68338), 80 60 MHz3DOC3 MHz (79MHz) (DOC204900) kwa saa tatu za Vectron CMOS.

INTERFACE YA MZUNGUKO NA DATA

KIELELEZO CHA 2: LVDS hadi RTG4 LVDS25_ODT, Kiolesura cha Moja kwa moja.

KIELELEZO CHA 3: Vipimo vya Mawimbi, LVDS hadi LVDS25_ODT, Kiolesura cha Moja kwa Moja (Maumbo ya Mawimbi Yanapimwa kwenye RTG4 DevKit).

Kumbuka

1. Uchunguzi amilifu wa LeCroy ZS1500 1.5 GHz ulitumika kwa vipimo. VID1 na VID2 zilipimwa kwa kurejelea Ardhi kwenye halijoto ya kawaida.
2. Tazama Mchoro 2 kwa mchoro wa usanidi. Dereva wa saa ya oscillator (iliyotumiwa 1204R156M25000BF) iliwekwa kwenye RTG4 DevKit badala ya REFCLK 125 MHz (iliyozimwa na kutengwa) na ubao wote ulijaribiwa juu ya halijoto kutoka -40°C hadi +85°C kwa kutumia Microchip EPCS Demo loonce GUI- iliyotumika kukagua programu ya utumaji wa hitilafu ya GUI.

KIELELEZO CHA 4: LVDS hadi RTG4 LVDS25 Kukomesha 200Ω ya Nje.

KIELELEZO CHA 5: Weka Mchoro wa Kukomesha LVDS 200Ω.

Kumbuka

1. Usanidi huu wa jaribio ulitumiwa kupima muundo wa mawimbi wa mchoro wa 4 ili kuwasilisha hapa badala ya muundo wa mawimbi uliopimwa kwenye RTG4 DevKit. Miundo ya mawimbi iliyopimwa kwenye DevKit kwa kutumia usanidi wa Kielelezo 4 haikuwa wakilishi sana kwa sababu kipinga mzigo cha 200Ω kinachotumiwa na RTG4 LVDS25 hakikuweza kuwekwa karibu na vipokea sauti kama inavyopendekezwa ili kupata muundo mzuri wa mawimbi.
2. Mzigo uliwekwa kwenye pembejeo ya oscilloscope kwa vipimo vyema vya mawimbi. Nusu tu ya mawimbi ilipimwa kwa kutumia usanidi huu. Vipimo vya mfululizo wa 50Ω vilivyounganishwa kupitia ardhi ya oscilloscope huunda mzigo wa 200Ω kati ya matokeo mawili ya oscillator ya LVDS. Chanzo cha saa kilichotumika ni 1204R156M25000BF.

MAHALI 6: Vipimo vya Mawimbi, LVDS hadi LVDS25, Kukomesha 200Ω za Nje (Mawimbi Yanayopimwa kwa Urekebishaji wa Benchi na Kebo za Coax 50Ω).

Kumbuka

1. Ishara halisi ni mara mbili ya thamani iliyopimwa, kama ilivyoelezwa katika Mchoro 5. Umbo la wimbi lilipimwa kwa joto la kawaida.

KIELELEZO CHA 7: LVPECL hadi LVDS25_ODT, VICM 3.3V-Bias.

Kumbuka

1. Tumia kΩ 1 kwa R4 na R6 ikiwa ni ujazo wa usambazajitage ya 2.5V inatumika kwa mtandao wa kupendelea.
2. C1 na C2 ya 0.1 µF haitumiki tu kama kizuizi cha DC, lakini pia hutoa swing kamili ya mawimbi tofauti ya LVPECL ili kukiendesha kipokeaji kwa kupunguza kidogo. Vipashio vya kuunganisha AC vinapaswa kuwa na ESR ya chini na inductance ya chini katika mzunguko wa saa unaolengwa.

KIELELEZO CHA 8: Vipimo vya Mawimbi, LVPECL hadi LVDS25_ODT, VICM 3.3V-Bias (Maumbo ya Mawimbi Yanapimwa kwenye RTG4 DevKit).

Kumbuka

1. Uchunguzi amilifu wa LeCroy ZS1500 1.5 GHz ulitumika kwa vipimo. VID1 na VID2 zilipimwa kwa kurejelea Ardhi kwenye halijoto ya kawaida.
2. Tazama Mchoro 7 kwa mchoro wa usanidi. Dereva wa saa ya oscillator (1304R156M25000BF imetumika) iliwekwa kwenye RTG4 DevKit badala ya REFCLK 125 MHz (imezimwa na kutengwa) kwa ajili ya majaribio.

KIELELEZO CHA 9: LVPECL hadi LVDS25_ODT, V ICM Kujipendelea.

Kumbuka

1. Uondoaji huu wa Upendeleo wa VICM ni mbadala wa ule wa Mchoro 7. Mpango huu hauhitaji ugavi wa nje.tage kwa upendeleo na huokoa vipinga viwili zaidi ya ile ya Mchoro 7.
2. C1 na C2 ya 0.1 µF hutoa utepetevu kamili wa mawimbi ya LVPECL ili kukiendesha kipokeaji bila kulegea kidogo. Vipashio vya kuunganisha AC vinapaswa kuwa na ESR ya chini na inductance ya chini katika mzunguko wa saa unaolengwa.

KIELELEZO CHA 10: Vipimo vya Mawimbi, LVPECL hadi LVDS25_ODT, VICM Kujipendelea (Maumbo ya Mawimbi Yanapimwa kwenye RTG4 DevKit).

Kumbuka

1. Uchunguzi amilifu wa LeCroy ZS1500 1.5 GHz ulitumika kwa vipimo. VID1 na VID2 zilipimwa kwa kurejelea Ardhi kwenye halijoto ya kawaida.
2. Tazama Mchoro 9 kwa mchoro wa usanidi. Dereva wa saa ya oscillator (1304R156M25000BF imetumika) iliwekwa kwenye RTG4 DevKit badala ya REFCLK 125 MHz (imezimwa na kutengwa) kwa ajili ya majaribio.

KIELELEZO CHA 11: LVPECL hadi LVDS_ODT, VICM Self-Bias2.

Kumbuka

1. Uondoaji huu wa VICM Self-Bias ni sawa na usanidi wa Kielelezo 9 bila capacitors ya kuunganisha C1 na C2. Ishara ya pato la dereva imegawanywa chini na mtandao wa kupinga lakini bado ni kubwa ya kutosha kuendesha RTG4 LVDS25_ODT. Rad-hard oscillator 1304R156M25000BF inaweza kutumika kwa chanzo cha saa.

KIELELEZO CHA 12: Uigaji wa Mawimbi, LVPECL hadi LVDS25_ODT, VICM Self-Bias2 (Programu ya Keysight ADS 2017 imetumika).

IGURE 13: CMOS hadi RTG4 LVCMOS33.

Kumbuka

1. Saa ya CMOS ya Vectron OS-68338 1103R100M00000BF 3.3V CMOS ilitumiwa katika usanidi kuendesha RTG4 LVCMOS33 na muundo wa wimbi katika Q ulipimwa na kuwasilishwa katika Mchoro 14.

KIELELEZO CHA 14: Vipimo vya Mawimbi, CMOS CLOCK (OS-68338 100 MHz) hadi LVCMOS33.

Kumbuka

1. Uchunguzi amilifu wa LeCroy ZS1500 1.5 GHz ulitumika kwa kipimo hicho. Umbo la wimbi lilipimwa kwa pato la kiendesha saa kwenye joto la kawaida.
2. Tazama Mchoro 13 kwa mchoro wa usanidi. Dereva wa saa ya oscillator (1103R100M00000BF imetumika) iliwekwa kwenye RTG4 DevKit badala ya REFCLK 125 MHz (imezimwa na kutengwa) kwa ajili ya majaribio.

VIPIMO VYA JITTER

Ndani ya kila kisambazaji cha SerDes, msingi wa saa unaotolewa na saa ya marejeleo kwa TXPLL huathiri moja kwa moja ubora wa data ya matokeo ya mfululizo ya SerDes. Tofauti za jita na awamu zilizopo kwenye saa ya marejeleo ambayo TXPLL inapokea pia itaonekana kwenye mtiririko wa data ya mfululizo wa kasi inayotoa. Data ifuatayo inawakilisha maudhui ya jitter ya data ya mfululizo wa kasi ya juu kutoka kwa SerDes kwa kutumia mipangilio mbalimbali ya saa ya marejeleo. Data iliyo hapa chini inaonyesha ubora wa mtiririko wa data wa 3.125 Gbps PRBS7 unaosambazwa kwa suluhu za saa za marejeleo zilizojadiliwa.

KIELELEZO CHA 15: Data ya Jitter, LVDS hadi LVDS25_ODT, Kiolesura cha Moja kwa moja (Mipangilio ya Kielelezo 2).

KIELELEZO CHA 16: Mchoro wa Jicho, LVDS hadi LVDS25_ODT, Kiolesura cha Moja kwa moja (Mchoro wa Kuweka 2).

KIELELEZO CHA 17: Data ya Jitter, LVDS hadi LVDS25 200Ω Usitishaji wa Nje (Weka Kielelezo 4).

KIELELEZO CHA 18: Mchoro wa Jicho, LVDS hadi LVDS25 200Ω Usitishaji wa Nje (Mchoro wa Mipangilio 4).

KIELELEZO CHA 19: Data ya Jitter, LVPECL hadi LVDS25_ODT (Weka Kielelezo 9).

KIELELEZO CHA 20: Mchoro wa Jicho, LVPECL hadi LVDS25_ODT (Weka Kielelezo 9).

Majedwali yafuatayo yanawasilisha utafiti uliofanywa na timu ya wahusika wa Microsemi, ikilinganisha SerDes kusambaza jitter kwa aina tofauti za RefClk.

JEDWALI LA 7: JITTER DATA, RTG4 SEDES OUTPUT KWA GBPS 3.125 KWA VIWANGO VYOTE VYA REFCLK.

Nambari ya Kifaa	Kiwango.	Voltage Hali	Kigezo	LVDS 2.5V	LVCMOS 2.5V	LVCMOS 3.3V	SSTL 1.8V	SSTL 2.5V	HSTL 1.8V
902	125°C	Dak.	Jumla ya Jitter (mUI)	318	309	306	481	371	445
			Jitter ya Kuamua (mUI)	257	266	265	438	328	403
	25°C	Chapa.	Jumla ya Jitter (mUI)	343	289	287	355	406	358
			Jitter ya Kuamua (mUI)	291	246	247	315	366	318
	-55 ° C	Max.	Jumla ya Jitter (mUI)	257	263	273	340	458	316
			Jitter ya Kuamua (mUI)	221	222	232	304	414	275
905	125°C	Dak.	Jumla ya Jitter (mUI)	309	304	301	429	362	453
			Jitter ya Kuamua (mUI)	250	263	259	386	317	409
	25°C	Chapa.	Jumla ya Jitter (mUI)	325	287	286	371	458	364
			Jitter ya Kuamua (mUI)	275	251	246	334	422	326
	-55 ° C	Max.	Jumla ya Jitter (mUI)	336	265	277	307	423	320
			Jitter ya Kuamua (mUI)	297	226	237	270	381	278
911	125°C	Dak.	Jumla ya Jitter (mUI)	350	320	294	402	435	435
			Jitter ya Kuamua (mUI)	286	276	250	357	391	390
	25°C	Chapa.	Jumla ya Jitter (mUI)	332	303	301	427	451	333
			Jitter ya Kuamua (mUI)	273	257	253	384	407	291
	-55 ° C	Max.	Jumla ya Jitter (mUI)	320	277	264	312	385	331
			Jitter ya Kuamua (mUI)	278	239	223	271	342	293

JEDWALI LA 8: JITTER DATA, RTG4 SEDES OUTPUT KWA GBPS 2.5 KWA VIWANGO VYOTE VYA REFCLK.

Nambari ya Kifaa	Kiwango.	Voltage Hali	Kigezo	LVDS 2.5V	LVCMOS 2.5V	LVCMOS 3.3V	SSTL 1.8V	SSTL 2.5V	HSTL 1.8V
902	125°C	Dak.	Jumla ya Jitter (mUI)	202	164	168	188	188	224
			Jitter ya Kuamua (mUI)	164	135	129	157	159	216
	25°C	Chapa.	Jumla ya Jitter (mUI)	200	143	146	181	214	241
			Jitter ya Kuamua (mUI)	170	117	120	151	185	213
	-55 ° C	Max.	Jumla ya Jitter (mUI)	169	161	148	186	186	231
			Jitter ya Kuamua (mUI)	136	135	122	159	159	168
905	125°C	Dak.	Jumla ya Jitter (mUI)	174	165	167	187	194	217
			Jitter ya Kuamua (mUI)	146	131	136	153	166	190
	25°C	Chapa.	Jumla ya Jitter (mUI)	189	144	147	173	190	242
			Jitter ya Kuamua (mUI)	163	118	118	147	161	196
	-55 ° C	Max.	Jumla ya Jitter (mUI)	157	152	146	190	187	229
			Jitter ya Kuamua (mUI)	130	127	120	161	158	156
911	125°C	Dak.	Jumla ya Jitter (mUI)	193	185	184	200	223	252
			Jitter ya Kuamua (mUI)	166	151	147	169	177	190
	25°C	Chapa.	Jumla ya Jitter (mUI)	182	163	175	197	196	215
			Jitter ya Kuamua (mUI)	151	131	143	164	163	159
	-55 ° C	Max.	Jumla ya Jitter (mUI)	159	145	150	208	199	182
			Jitter ya Kuamua (mUI)	134	119	118	166	169	155

JEDWALI LA 9: JITTER DATA, RTG4 SEDES OUTPUT KWA GBPS 1.25 KWA VIWANGO VYOTE VYA REFCLK.

Nambari ya Kifaa	Kiwango.	Voltage Hali	Kigezo	LVDS 2.5V	LVCMOS 2.5V	LVCMOS 3.3V	SSTL 1.8V	SSTL 2.5V	HSTL 1.8V
902	125°C	Dak.	Jumla ya Jitter (mUI)	92	106	99	134	95	114
			Jitter ya Kuamua (mUI)	73	85	80	114	66	91
	25°C	Chapa.	Jumla ya Jitter (mUI)	100	99	99	88	99	108
			Jitter ya Kuamua (mUI)	16	77	76	68	76	79
	-55 ° C	Max.	Jumla ya Jitter (mUI)	97	93	94	114	91	106
			Jitter ya Kuamua (mUI)	78	73	72	90	65	84
905	125°C	Dak.	Jumla ya Jitter (mUI)	100	100	106	97	122	130
			Jitter ya Kuamua (mUI)	76	74	87	69	90	101
	25°C	Chapa.	Jumla ya Jitter (mUI)	90	97	104	103	103	99
			Jitter ya Kuamua (mUI)	66	70	83	79	80	77
	-55 ° C	Max.	Jumla ya Jitter (mUI)	98	87	91	115	98	100
			Jitter ya Kuamua (mUI)	79	67	70	93	71	74
911	125°C	Dak.	Jumla ya Jitter (mUI)	82	108	117	137	730	155
			Jitter ya Kuamua (mUI)	65	79	97	105	101	107
	25°C	Chapa.	Jumla ya Jitter (mUI)	115	115	776	108	110	146
			Jitter ya Kuamua (mUI)	90	83	85	72	82	116
	-55 ° C	Max.	Jumla ya Jitter (mUI)	99	96	104	111	117	91
			Jitter ya Kuamua (mUI)	75	78	81	78	90	62

Zana za maunzi na Programu Zinazotumika

RTG4 Development Kit ilitumika kwa ajili ya kupima saa za marejeleo na vipimo vya mawimbi. Vifaa vya Kuendeleza vya RTG4 vilivyo kwenye ubao REFCLK CCLD-033-50-125.000 visisitizi vilizimwa, kutengwa, na kubadilishwa na kiendesha saa ya Vectron LVPECL au LVDS pamoja na saketi ya kiolesura kwa kila jaribio la aina za saa. Pia, mipangilio ya majaribio ya ndani ilitengenezwa kwa ajili ya majaribio maalum ya LVDS yenye mzigo wa 200Ω.

Programu ya Microchip Libero SoC V11.9 ilitumiwa kupanga Zana za Maendeleo za RTG4, kupakia miundo ya mradi na kuweka aina ya kipokezi cha Ingizo cha SerDes REFCLK kwa majaribio kwa kutumia saa inayolingana. GUI ya Onyesho la Microchip EPCS ilitumiwa kuangalia ubora wa mawimbi kwa kujaribu kitanzi cha data kisicho na hitilafu kati ya kisambaza data cha RTG4 na kipokezi cha kizuizi cha SerDes, na pia kuthibitisha miunganisho ya saketi ya saa katika ubao wa ukuzaji wa RTG4.

Keysight ADS 2017 ilitumika kutoa michoro ya mzunguko na kwa masimulizi inapohitajika; Miundo ya IBIS iliyotumika katika uigaji ilikuwa Microsemi RTG4 REFCLK Receiver rt4g_msio.ibs, Michel Semiconductor ibisTop_100el16 katika sc07p07el0160a, Aero flex/Chobham ut54lvds031lvucc.igs33101m ACT3 ACT311m 3_3V.ibs.

MAREJEO, YANAYOHUSIANA WEBTOVUTI, NA KARATASI ZA DATA

• Ukurasa wa Kutua wa Oscillator ya Saa ya Microchip Hi-Rel: Oscillators za nafasi
• Microchip RTG4 FPGA zinazostahimili Mionzi: https://www.microsemi.com/product-directory/rad-tolerant-fpgas/
  3576-rtg4#hati
• Karatasi ya data ya Microchip DS0131 RTG4 FPGA: https://www.microsemi.com/document-portal/doc_view/135193-
  Karatasi ya data ya ds0131-rtg4-fpga-data
• Vifaa vya Maendeleo vya Microchip RTG4: https://www.microsemi.com/product-directory/dev-kits-solutions/3865-rtg4-kits
• Mwongozo wa Onyesho wa Microchip DG0624 RTG4 FPGA Muundo wa Itifaki ya EPCS Serdes: https://www.microsemi.com/document-portal/doc_download/135196-dg0624-rtg4-fpga-serdes-epcs-protocol-design-libero-soc-v11-9-sp1-demoguide
• Microchip UG0567, RTG4 FPGA Mwongozo wa Mtumiaji wa Violesura vya Kasi ya Juu: https://www.microsemi.com/document-portal/doc_download/134409-ug0567-rtg4-fpga-high-speed-serial-interfaces-user-guide
• Microchip SY100EL16V: https://www.microchip.com/wwwproducts/en/SY100EL16V
• Teknolojia za daraja la mbele, UT54LVDS031LV/E Quad Driver: https://www.frontgrade.com/sites/default/files/documents/Datasheet-UT54LVDS031LVE.pdf
• Teknolojia za Keysight, Mifumo ya Usanifu wa Kina (ADS): https://www.keysight.com/en/pc-1297113/advanced-design-system-adscc=US&lc=eng
• Lango la NAND la Mionzi ya TI SN54AC00-SP Migumu ya Quad 2: http://www.ti.com/lit/ds/symlink/sn54ac00-sp.pdf

MAELEZO YA MICROCHIP

Alama za biashara

Jina na nembo ya “Microchip”, nembo ya “M” na majina mengine, nembo na chapa ni alama za biashara zilizosajiliwa na ambazo hazijasajiliwa za Microchip Technology Incorporated au washirika wake na/au kampuni tanzu nchini Marekani na/au nchi nyinginezo (“Microchip). Alama za biashara"). Taarifa kuhusu Alama za Biashara za Microchip zinaweza kupatikana kwa https://www.microchip.com/en-us/about/legalinformation/microchiptrademarks.

ISBN: 979-8-3371-1916-8

Notisi ya Kisheria

Chapisho hili na maelezo yaliyo hapa yanaweza kutumika tu na bidhaa za Microchip, ikijumuisha kubuni, kujaribu na kuunganisha bidhaa za Microchip na programu yako. Matumizi ya habari hii kwa njia nyingine yoyote inakiuka masharti haya. Taarifa kuhusu programu za kifaa hutolewa kwa urahisi wako tu na inaweza kubadilishwa na masasisho. Ni jukumu lako kuhakikisha kuwa programu yako inakidhi masharti yako. Wasiliana na ofisi ya mauzo ya Microchip iliyo karibu nawe kwa usaidizi zaidi au, pata usaidizi zaidi kwa www.microchip.com/en-us/support/design-help/client-support-services.

HABARI HII IMETOLEWA NA MICROCHIP "KAMA ILIVYO". MICROCHIP HAITOI UWAKILISHI AU DHAMANA YOYOTE IKIWA YA WAZI AU INAYODHANISHWA, ILIYOANDIKWA AU KWA MDOMO, KISHERIA AU VINGINEVYO, INAYOHUSIANA NA HABARI IKIWEMO LAKINI HAINA KIKOMO KWA UDHAMINI WOWOTE ULIOHUSIKA, UTEKELEZAJI WOWOTE ULIOHUSIKA. KWA KUSUDI FULANI, AU DHAMANA INAYOHUSIANA NA HALI, UBORA, AU UTENDAJI WAKE.

HAKUNA TUKIO HILO MICROCHIP ITAWAJIBIKA KWA HASARA YOYOTE, MAALUM, ADHABU, TUKIO, AU MATOKEO YA HASARA, UHARIBIFU, GHARAMA, AU MATUMIZI YA AINA YOYOTE ILE YOYOTE INAYOHUSIANA NA HABARI AU MATUMIZI YAKE, HATA HIVYO IMETOKEA. UWEZEKANO AU MADHARA YANAONEKANA. KWA KIWANGO KAMILI KINACHORUHUSIWA NA SHERIA, UWAJIBIKAJI WA JUMLA WA MICROCHIP KUHUSU MADAI YOTE KWA NJIA YOYOTE INAYOHUSIANA NA HABARI AU MATUMIZI YAKE HAYATAZIDI KIASI CHA ADA, IKIWA NDIYO, AMBACHO UMELIPA MOJA KWA MOJA KWA UTAJIRI WA HABARI.

Matumizi ya vifaa vya Microchip katika usaidizi wa maisha na/au maombi ya usalama yako katika hatari ya mnunuzi, na mnunuzi anakubali kutetea, kufidia na kushikilia Microchip isiyo na madhara kutokana na uharibifu wowote na wote, madai, suti au gharama zinazotokana na matumizi hayo. Hakuna leseni zinazowasilishwa, kwa njia isiyo wazi au vinginevyo, chini ya haki zozote za uvumbuzi za Microchip isipokuwa kama ilivyoelezwa vinginevyo.

Kipengele cha Ulinzi wa Msimbo wa Vifaa vya Microchip

Kumbuka maelezo yafuatayo ya kipengele cha ulinzi wa msimbo kwenye bidhaa za Microchip:

• Bidhaa za Microchip hutimiza masharti yaliyomo katika Laha zao za Data za Microchip.
• Microchip inaamini kwamba familia yake ya bidhaa ni salama inapotumiwa kwa njia iliyokusudiwa, ndani ya vipimo vya uendeshaji, na chini ya hali ya kawaida.
• Thamani za microchip na kulinda kwa ukali haki zake za uvumbuzi. Majaribio ya kukiuka vipengele vya ulinzi wa msimbo wa bidhaa ya Microchip yamepigwa marufuku kabisa na yanaweza kukiuka Sheria ya Milenia ya Hakimiliki Dijiti.
• Wala Microchip au mtengenezaji mwingine yeyote wa semiconductor anaweza kuhakikisha usalama wa msimbo wake.
  Ulinzi wa msimbo haimaanishi kuwa tunahakikisha kuwa bidhaa "haiwezi kuvunjika". Ulinzi wa kanuni unaendelea kubadilika. Microchip imejitolea kuendelea kuboresha vipengele vya ulinzi wa kanuni za bidhaa zetu.

© 2019-2025 Microchip Technology Inc. na matawi yake

Nyaraka / Rasilimali

Kizazi Kinachostahimili Mionzi ya MICROCHIP RTG44 [pdf] Mwongozo wa Maelekezo RTG4, RTG4 Kizazi Kinachostahimili Mionzi4, RTG4, Kizazi Kinachostahimili Mionzi4, Kizazi Kinachostahimili4, Kizazi4.

Marejeleo

• Mwongozo wa Mtumiaji