интел ФПГА Интегер Аритметиц ИП Цорес Упутство за употребу

Садржај сакрити

1 ФПГА интегер аритметичка ИП језгра

2 Документи / Ресурси

2.1 Референце

3 Релатед Постс

ФПГА интегер аритметичка ИП језгра

View Fullscreen

Интел ФПГА Интегер Аритметиц ИП Цорес Упутство за употребу
Ажурирано за Интел® Куартус® Приме Десигн Суите: 20.3

Онлине верзија Пошаљи повратне информације

УГ-01063

ИД: 683490 Верзија: 2020.10.05

Садржај
Садржај
1. Интел ФПГА интегер аритметичка ИП језгра…………………………………………………………………………….. 5
2. ЛПМ_ЦОУНТЕР (Цоунтер) ИП Цоре……………………………………………………………………….. 7 2.1. Карактеристике…………………………………………………………………………………………………………………7 2.2. Верилог ХДЛ прототип……………………………………………………………………………….. 8 2.3. Декларација ВХДЛ компоненте…………………………………………………………………………………….8 2.4. ВХДЛ ЛИБРАРИ_УСЕ Декларација……………………………………………………………………… 9 2.5. Портови…………………………………………………………………………………………………………………………..9 2.6. Параметри………………………………………………………………………………………………………… 10
3. ЛПМ_ДИВИДЕ (Дивидер) Интел ФПГА ИП језгро………………………………………………………….. 12 3.1. Карактеристике………………………………………………………………………………………………. 12 3.2. Верилог ХДЛ прототип………………………………………………………………………………… 12 3.3. Декларација ВХДЛ компоненте……………………………………………………………………….. 13 3.4. ВХДЛ ЛИБРАРИ_УСЕ декларација…………………………………………………………………. 13 3.5. Прикључци………………………………………………………………………………………………………………………… 13 3.6. Параметри………………………………………………………………………………………………………… 14
4. ЛПМ_МУЛТ (мултипликатор) ИП језгро………………………………………………………………………………………. 16 4.1. Карактеристике………………………………………………………………………………………………. 16 4.2. Верилог ХДЛ прототип………………………………………………………………………………… 17 4.3. Декларација ВХДЛ компоненте……………………………………………………………………….. 17 4.4. ВХДЛ ЛИБРАРИ_УСЕ декларација…………………………………………………………………. 17 4.5. Сигнали……………………………………………………………………………………………………………… 18 4.6. Параметри за Стратик В, Арриа В, Цицлоне В и Интел Цицлоне 10 ЛП уређаје…………… 18 4.6.1. Картица Опште……………………………………………………………………………………18 4.6.2. Картица Опште 2………………………………………………………………………………… 19 4.6.3. Картица цевовода………………………………………………………………………………… 19 4.7. Параметри за Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС уређаје……….. 20 4.7.1. Картица Опште……………………………………………………………………………………20 4.7.2. Картица Опште 2………………………………………………………………………………… 20 4.7.3. Цевоводи…………………………………………………………………………………………………21
5. ЛПМ_АДД_СУБ (Сабирач/Одузимање)…………………………………………………………………… 22 5.1. Карактеристике………………………………………………………………………………………………. 22 5.2. Верилог ХДЛ прототип………………………………………………………………………………… 23 5.3. Декларација ВХДЛ компоненте……………………………………………………………………….. 23 5.4. ВХДЛ ЛИБРАРИ_УСЕ декларација…………………………………………………………………. 23 5.5. Прикључци………………………………………………………………………………………………………………………… 23 5.6. Параметри………………………………………………………………………………………………………… 24
6. ЛПМ_ЦОМПАРЕ (компаратор)………………………………………………………………………………………… 26 6.1. Карактеристике………………………………………………………………………………………………. 26 6.2. Верилог ХДЛ прототип………………………………………………………………………………… 27 6.3. Декларација ВХДЛ компоненте……………………………………………………………………….. 27 6.4. ВХДЛ ЛИБРАРИ_УСЕ декларација…………………………………………………………………. 27 6.5. Прикључци………………………………………………………………………………………………………………………… 27 6.6. Параметри………………………………………………………………………………………………………… 28

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 2

Пошаљите повратне информације

Садржај

7. АЛТЕЦЦ (код за исправљање грешака: кодер/декодер) ИП језгро…………………………………… 30
7.1. Карактеристике АЛТЕЦЦ енкодера………………………………………………………………………………………..31 7.2. Верилог ХДЛ прототип (АЛТЕЦЦ_ЕНЦОДЕР)……………………………………………………. 32 7.3. Верилог ХДЛ прототип (АЛТЕЦЦ_ДЕЦОДЕР)……………………………………………………. 32 7.4. Декларација ВХДЛ компоненте (АЛТЕЦЦ_ЕНЦОДЕР)……………………………………………33 7.5. Декларација ВХДЛ компоненте (АЛТЕЦЦ_ДЕЦОДЕР)……………………………………………33 7.6. ВХДЛ ЛИБРАРИ_УСЕ декларација…………………………………………………………………. 33 7.7. Портови кодера………………………………………………………………………………………………………………… 33 7.8. Портови декодера………………………………………………………………………………………………………34 7.9. Параметри енкодера………………………………………………………………………………… 34 7.10. Параметри декодера ……………………………………………………………………………… 35
8. ИП језгро Интел ФПГА вишеструког сабирача………………………………………………………………………………. 36
8.1. Карактеристике………………………………………………………………………………………………. 37 8.1.1. Предсабирач……………………………………………………………………………………………….. 38 8.1.2. Регистар систолног кашњења………………………………………………………………….. 40 8.1.3. Константа предоптерећења………………………………………………………………………… 43 8.1.4. Двоструки акумулатор…………………………………………………………………………………… 43
8.2. Верилог ХДЛ прототип………………………………………………………………………………… 44 8.3. Декларација ВХДЛ компоненте……………………………………………………………………….. 44 8.4. ВХДЛ ЛИБРАРИ_УСЕ декларација…………………………………………………………………. 44 8.5. Сигнали……………………………………………………………………………………………………………… 44 8.6. Параметри………………………………………………………………………………………………………… 47
8.6.1. Картица Опште……………………………………………………………………………………47 8.6.2. Картица Додатни режими……………………………………………………………………………………….. 47 8.6.3. Таблица множитеља…………………………………………………………………………………………………….. 49 8.6.4. Картица за читање……………………………………………………………………………………………. 51 8.6.5. Картица Акумулатор………………………………………………………………………………………………….. 53 8.6.6. Картица Систолиц/Цхаиноут………………………………………………………………………………. 55 8.6.7. Картица цевовода…………………………………………………………………………………………… 56
9. АЛТМЕММУЛТ (Множитељ константног коефицијента заснован на меморији) ИП језгро…………………………… 57
9.1. Карактеристике………………………………………………………………………………………………. 57 9.2. Верилог ХДЛ прототип………………………………………………………………………………… 58 9.3. Декларација ВХДЛ компоненте……………………………………………………………………….. 58 9.4. Прикључци………………………………………………………………………………………………………………………… 59 9.5. Параметри………………………………………………………………………………………………………… 59
10. АЛТМУЛТ_АЦЦУМ (Множење-акумулирај) ИП језгро…………………………………………………………………… 61
10.1. Карактеристике………………………………………………………………………………………………………….. 62 10.2. Верилог ХДЛ прототип……………………………………………………………………………………………………..62 10.3. Декларација ВХДЛ компоненте……………………………………………………………………… 63 10.4. ВХДЛ ЛИБРАРИ_УСЕ Декларација……………………………………………………………………63 10.5. Луке………………………………………………………………………………………………………………. 63 10.6. Параметри…………………………………………………………………………………………………………………. 64
11. АЛТМУЛТ_АДД (Мулти-Аддер) ИП језгро………………………………………………………………………..69
11.1. Карактеристике………………………………………………………………………………………………………….. 71 11.2. Верилог ХДЛ прототип………………………………………………………………………………………..72 11.3. Декларација ВХДЛ компоненте……………………………………………………………………… 72 11.4. ВХДЛ ЛИБРАРИ_УСЕ Декларација……………………………………………………………………72

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 3

Садржај
11.5. Луке………………………………………………………………………………………………………………. 72 11.6. Параметри…………………………………………………………………………………………………………………. 73
12. АЛТМУЛТ_ЦОМПЛЕКС (комплексни множилац) ИП језгро……………………………………………… 86 12.1. Комплексно множење…………………………………………………………………………………………. 86 12.2. Канонско представљање…………………………………………………………………………………… 87 12.3. Конвенционално представљање………………………………………………………………………………. 87 12.4. Карактеристике………………………………………………………………………………………………………….. 88 12.5. Верилог ХДЛ прототип………………………………………………………………………………………..88 12.6. Декларација ВХДЛ компоненте…………………………………………………………………… 89 12.7. ВХДЛ ЛИБРАРИ_УСЕ Декларација……………………………………………………………………89 12.8. Сигнали…………………………………………………………………………………………………. 89 12.9. Параметри…………………………………………………………………………………………………………………. 90
13. АЛТСКРТ (целобројни квадратни корен) ИП језгро……………………………………………………………92 13.1. Карактеристике………………………………………………………………………………………………………….. 92 13.2. Верилог ХДЛ прототип………………………………………………………………………………………..92 13.3. Декларација ВХДЛ компоненте…………………………………………………………………… 93 13.4. ВХДЛ ЛИБРАРИ_УСЕ декларација……………………………………………………………………93 13.5. Луке………………………………………………………………………………………………………………. 93 13.6. Параметри…………………………………………………………………………………………………………………. 94
14. ПАРАЛЛЕЛ_АДД (Паралелни сабирач) ИП језгро………………………………………………………….. 95 14.1. Карактеристика…………………………………………………………………………………………………………….95 14.2. Верилог ХДЛ прототип………………………………………………………………………………………..95 14.3. Декларација ВХДЛ компоненте…………………………………………………………………… 96 14.4. ВХДЛ ЛИБРАРИ_УСЕ декларација……………………………………………………………………96 14.5. Луке………………………………………………………………………………………………………………. 96 14.6. Параметри…………………………………………………………………………………………………………………. 97
15. Кориснички водич за целобројна аритметичка ИП језгра Архива докумената…………………………………………… 98
16. Историја ревизија документа за Интел ФПГА Интегер Аритметичка ИП језгра Упутство за употребу…. 99

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 4

Пошаљите повратне информације

683490 | 2020.10.05 Пошаљи повратну информацију

1. Интел ФПГА целобројна аритметичка ИП језгра

Можете да користите Интел® ФПГА целобројна ИП језгра за обављање математичких операција у свом дизајну.

Ове функције нуде ефикаснију синтезу логике и имплементацију уређаја него кодирање сопствених функција. Можете да прилагодите ИП језгра како би се прилагодили вашим захтевима дизајна.

Интелова целобројна аритметичка ИП језгра су подељена у следеће две категорије: · Библиотека параметаризованих модула (ЛПМ) ИП језгра · ИП језгра специфична за Интел (АЛТ)

Следећа табела наводи целобројна аритметичка ИП језгра.

Табела 1.

Листа ИП језгара

ИП Цорес

ЛПМ ИП језгра

ЛПМ_ЦОУНТЕР

ЛПМ_ДИВИДЕ

ЛПМ_МУЛТ

ЛПМ_АДД_СУБ
ЛПМ_ЦОМПАРЕ
Интел-специфична (АЛТ) ИП језгра АЛТЕЦЦ

Функција је завршенаview Цоунтер Дивидер Мултиплиер
Сабирач или одузимач Компаратор
ЕЦЦ енкодер/декодер

Подржани уређај
Арриа® ИИ ГКС, Арриа ИИ ГЗ, Арриа В, Интел Арриа 10, Цицлоне® ИВ Е, Цицлоне ИВ ГКС, Цицлоне В, Интел Цицлоне 10 ЛП,
Интел Цицлоне 10 ГКС, МАКС® ИИ, МАКС В, МАКС 10, Стратик® ИВ, Стратик В
Арриа ИИ ГКС, Арриа ИИ ГЗ, Арриа В, Интел Арриа 10, Цицлоне ИВ Е, Цицлоне ИВ ГКС,
Цицлоне В, Интел Цицлоне 10 ЛП, Интел Цицлоне 10 ГКС, МАКС ИИ, МАКС В, МАКС 10, Стратик ИВ, Стратик В, Интел Стратик 10
Арриа ИИ ГКС, Арриа ИИ ГЗ, Арриа В, Интел Арриа 10, Цицлоне ИВ Е, Цицлоне ИВ ГКС,
Цицлоне В, Интел Цицлоне 10 ЛП, Интел Цицлоне 10 ГКС, МАКС ИИ, МАКС В, МАКС 10, Стратик ИВ, Стратик В, Интел Стратик 10
Арриа ИИ ГКС, Арриа ИИ ГЗ, Арриа В, Цицлоне ИВ Е, Цицлоне ИВ ГКС, Цицлоне В, Интел Цицлоне 10 ЛП, МАКС 10, МАКС
ИИ, МАКС В, Стратик ИВ, Стратик В
Арриа ИИ ГКС, Арриа ИИ ГЗ, Арриа В, Цицлоне ИВ Е, Цицлоне ИВ ГКС, Цицлоне В, Интел Цицлоне 10 ЛП, МАКС 10, МАКС
ИИ, МАКС В, Стратик ИВ, Стратик В
Арриа ИИ ГКС, Арриа ИИ ГЗ, Арриа В, Интел Арриа 10, Цицлоне ИВ Е, Цицлоне ИВ ГКС,
Цицлоне В, Интел Цицлоне 10 ЛП, Интел Цицлоне 10 ГКС, МАКС ИИ, МАКС В, МАКС
10, Стратик ИВ, Стратик В наставак…

Интел Цорпоратион. Сва права задржана. Интел, Интел лого и друге Интел ознаке су заштитни знаци Интел Цорпоратион или њених подружница. Интел гарантује перформансе својих ФПГА и полупроводничких производа у складу са тренутним спецификацијама у складу са Интеловом стандардном гаранцијом, али задржава право да изврши измене било којег производа и услуге у било које време без обавештења. Интел не преузима никакву одговорност или одговорност која произилази из примене или коришћења било које информације, производа или услуге описане овде осим ако је Интел изричито пристао у писаној форми. Интеловим клијентима се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било коју објављену информацију и пре него што наруче производе или услуге. *Друга имена и брендови могу се сматрати власништвом других.

ИСО 9001:2015 Регистрован

1. Интел ФПГА Интегер Аритхметиц ИП Цорес 683490 | 2020.10.05

ИП језгра Интел ФПГА вишеструки сабирач или АЛТЕРА_МУЛТ_АДД АЛТМЕММУЛТ
АЛТМУЛТ_АЦЦУМ АЛТМУЛТ_АДД АЛТМУЛТ_ЦОМПЛЕКС
АЛТСКРТ
ПАРАЛЛЕЛ_АДД

Функција је завршенаview Мултиплиер-Аддер
Множитељ константног коефицијента заснован на меморији
Мултиплиер-Акумулатор Мултиплиер-Аддер
Комплексни множилац
Интегер Скуаре-Роот
Параллел Аддер

Подржани уређај
Арриа В, Стратик В, Цицлоне В, Интел Стратик 10, Интел Арриа 10, Интел Цицлоне
10 ГКС
Арриа ИИ ГКС, Арриа ИИ ГЗ, Арриа В, Интел Арриа 10 (Интел Куартус® Приме Стандард Едитион), Цицлоне ИВ Е, Цицлоне ИВ ГКС, Цицлоне В, Интел
Цицлоне 10 ЛП, МАКС ИИ, МАКС В, МАКС 10, Стратик ИВ, Стратик В
Арриа ИИ ГКС, Арриа ИИ ГЗ, Цицлоне ИВ Е, Цицлоне ИВ ГКС, Интел Цицлоне 10 ЛП, МАКС 10, МАКС ИИ, МАКС В, Стратик ИВ
Арриа ИИ ГКС, Арриа ИИ ГЗ, Цицлоне ИВ Е, Цицлоне ИВ ГКС, Интел Цицлоне 10 ЛП, МАКС 10, МАКС ИИ, МАКС В, Стратик ИВ
Арриа ИИ ГКС, Арриа ИИ ГЗ, Интел Арриа 10, Арриа В, Арриа В ГЗ, Цицлоне ИВ Е, Цицлоне ИВ ГКС, Цицлоне В, Интел
Цицлоне 10 ГКС, Интел Цицлоне 10 ЛП, МАКС 10, Стратик В, Интел Стратик 10
Арриа ИИ ГКС, Арриа ИИ ГЗ, Арриа В, Интел Арриа 10, Цицлоне ИВ Е, Цицлоне ИВ ГКС,
Цицлоне В, Интел Цицлоне 10 ЛП, Интел Цицлоне 10 ГКС, МАКС ИИ, МАКС В, МАКС
10, Стратикс ИВ, Стратикс В
Арриа ИИ ГКС, Арриа ИИ ГЗ, Арриа В, Интел Арриа 10, Цицлоне ИВ Е, Цицлоне ИВ ГКС,
Цицлоне В, Интел Цицлоне 10 ЛП, Интел Цицлоне 10 ГКС, МАКС ИИ, МАКС В, МАКС
10, Стратикс ИВ, Стратикс В

Повезане информације
· Белешке о издању Интел ФПГА и програмабилних уређаја
· Увод у Интел ФПГА ИП језгра Пружа више информација о Интел ФПГА ИП језгрима.
· Упутство за употребу за ИП језгра са помичним зарезом Пружа више информација о Интел ФПГА ИП језгрима са помичним зарезом.
· Увод у Интел ФПГА ИП језгра Пружа опште информације о свим Интел ФПГА ИП језграма, укључујући параметрирање, генерисање, надоградњу и симулацију ИП језгара.
· Креирање ИП и Ксис симулационих скрипти независних од верзије Креирајте скрипте за симулацију које не захтевају ручно ажурирање за софтвер или надоградњу верзије ИП-а.
· Смернице најбоље праксе за управљање пројектима за ефикасно управљање и преносивост вашег пројекта и ИП files.
· Кориснички водич за Интегер Аритхметиц ИП Цорес Архиве докумената на страници 98 Садржи листу корисничких водича за претходне верзије целобројних аритметичких ИП језгара.

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 6

Пошаљите повратне информације

683490 | 2020.10.05 Пошаљи повратну информацију

2. ЛПМ_ЦОУНТЕР (Цоунтер) ИП Цоре

Слика 1.

ИП језгро ЛПМ_ЦОУНТЕР је бинарни бројач који креира бројаче нагоре, бројаче надоле и бројаче навише или наниже са излазом ширине до 256 бита.

Следећа слика приказује портове за ЛПМ_ЦОУНТЕР ИП језгро.

ЛПМ_ЦОУНТЕР портова

ЛПМ_ЦОУНТЕР

ссцлр слоад ссет подаци[]

к[]

Горе доле

цоут

ацлр алоад асет

цлк_ен цнт_ен цин
инст

2.1. Карактеристике
ИП језгро ЛПМ_ЦОУНТЕР нуди следеће карактеристике: · Генерише бројаче за горе, доле и горе/доле · Генерише следеће типове бројача:
— Обичан бинарни – бројач се повећава почевши од нуле или смањује почевши од 255
— Модул – бројач повећава или смањује вредност модула коју је одредио корисник и понавља се
· Подржава опционе синхроне улазне портове за брисање, учитавање и подешавање · Подржава опционе асинхроне улазне портове за брисање, учитавање и подешавање · Подржава опционе улазне портове за омогућавање бројања и омогућавање сата · Подржава опционе портове за унос и изношење

ИСО 9001:2015 Регистрован

2. ЛПМ_ЦОУНТЕР (Цоунтер) ИП Цоре
683490 | 2020.10.05
2.2. Верилог ХДЛ прототип
Следећи Верилог ХДЛ прототип се налази у Верилог Десигн-у File (.в) лпм.в у едасинтхесис дирецтори.
модул лпм_цоунтер ( к, дата, цлоцк, цин, цоут, цлк_ен, цнт_ен, упдовн, асет, ацлр, алоад, ссет, сцлр, слоад, ек); параметар лпм_типе = “лпм_цоунтер”; параметар лпм_видтх = 1; параметар лпм_модулус = 0; параметар лпм_дирецтион = “НЕКОРИШЋЕН”; параметар лпм_валуе = “НЕКОРИШЋЕН”; параметар лпм_свалуе = “НЕКОРИШЋЕН”; параметар лпм_пвалуе = “НЕКОРИШЋЕН”; параметар лпм_порт_упдовн = “ПОРТ_ЦОННЕЦТИВИТИ”; параметар лпм_хинт = “НЕКОРИШЋЕН”; излаз [лпм_видтх-1:0] к; оутпут цоут; излаз [15:0] екв; инпут цин; улазни [лпм_видтх-1:0] подаци; улазни сат, цлк_ен, цнт_ен, горе надоле; улаз асет, ацлр, алоад; улаз ссет, сцлр, слоад; ендмодуле
2.3. Декларација ВХДЛ компоненте
Декларација ВХДЛ компоненте се налази у ВХДЛ дизајну File (.вхд) ЛПМ_ПАЦК.вхд у директоријум либрариесвхдллпм.
компонента ЛПМ_ЦОУНТЕР генеричка ( ЛПМ_ВИДТХ : природно; ЛПМ_МОДУЛУС : природно := 0; ЛПМ_ДИРЕЦТИОН : стринг := „НЕКОРИШЋЕНО“; ЛПМ_АВАЛУЕ : стринг := „НЕКОРИШЋЕНО“; ЛПМ_СВАЛУЕ : стринг := „НЕКОРИШЋЕНО“; „НЕКОРИШЋЕНО“; „ЛПМ_ПОРТ: ЦОНОР_УПД“ ЛПМ_ПВАЛУЕ : стринг := “УНУСЕД” : стринг := Л_ЦОУНТЕР : стринг := “УНУСЕД”); порт (Подаци: у стд_логиц_вецтор(ЛПМ_ВИДТХ-1 до 0):= (ОСТАЛИ =>
'0'); ЦЛОЦК: ин стд_логиц; ЦЛК_ЕН: у стд_логиц:= '1'; ЦНТ_ЕН : у стд_логиц := '1'; ГОРЕ : у стд_логиц := '1'; СЛОАД : у стд_логиц := '0'; ССЕТ : у стд_логиц := '0'; СЦЛР: у стд_логиц:= '0'; АЛОАД : у стд_логиц := '0'; АСЕТ: у стд_логиц:= '0'; АЦЛР: у стд_логиц:= '0'; ЦИН : у стд_логиц := '1'; ЦОУТ: оут стд_логиц:= '0'; П: оут стд_логиц_вецтор(ЛПМ_ВИДТХ-1 довнто 0); ЕК: оут стд_логиц_вецтор(15 довнто 0));
крајња компонента;

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 8

Пошаљите повратне информације

2. ЛПМ_ЦОУНТЕР (Цоунтер) ИП Цоре 683490 | 2020.10.05

2.4. ВХДЛ ЛИБРАРИ_УСЕ декларација
ВХДЛ ЛИБРАРИ-УСЕ декларација није потребна ако користите декларацију компоненте ВХДЛ.
БИБЛИОТЕКА лпм; УСЕ лпм.лпм_цомпонентс.алл;

2.5. Портс

Следеће табеле наводе улазне и излазне портове за ЛПМ_ЦОУНТЕР ИП језгро.

Табела 2.

ЛПМ_ЦОУНТЕР улазних портова

Порт Наме

Обавезно

Опис

подаци[]

бр

Паралелни унос података у бројач. Величина улазног порта зависи од вредности параметра ЛПМ_ВИДТХ.

сат

Да

Улаз сата са окидањем позитивне ивице.

цлк_ен

бр

Сат омогућава улаз да омогући све синхроне активности. Ако се изостави, подразумевана вредност је 1.

цнт_ен

бр

Цоунт омогућава унос за онемогућавање бројања када се тврди да је низак без утицаја на слоад, ссет или сцлр. Ако се изостави, подразумевана вредност је 1.

Горе доле

бр

Контролише смер бројања. Када је потврђено високо (1), смер бројања је горе, а када је потврђено ниско (0), смер бројања је доле. Ако се користи параметар ЛПМ_ДИРЕЦТИОН, порт нагоре не може да се повеже. Ако се ЛПМ_ДИРЕЦТИОН не користи, порт надоле није обавезан. Ако се изостави, подразумевана вредност је горе (1).

цин

бр

Преношење на бит нижег реда. За бројаче навише, понашање цин улаза је

идентично понашању улаза цнт_ен. Ако се изостави, подразумевана вредност је 1

(ВЦЦ).

ацлр

бр

Асинхрони чисти унос. Ако се и асет и ацлр користе и потврђују, ацлр замењује асет. Ако се изостави, подразумевана вредност је 0 (онемогућено).

асет

бр

Асинхрони сет улаз. Одређује к[] излазе као све 1с, или на вредност специфицирану параметром ЛПМ_АВАЛУЕ. Ако се користе и потврђују и асет и ацлр портови, вредност порта ацлр надјачава вредност порта асета. Ако се изостави, подразумевана вредност је 0, онемогућено.

терет

бр

Асинхрони улаз за учитавање који асинхроно учитава бројач са вредношћу на улазу података. Када се користи порт за учитавање, порт података[] мора бити повезан. Ако се изостави, подразумевана вредност је 0, онемогућено.

сцлр

бр

Синхрони чисти улаз који брише бројач на следећој ивици активног сата. Ако се користе и потврђују и ссет и сцлр порт, вредност сцлр порта надјачава вредност ссет порта. Ако се изостави, подразумевана вредност је 0, онемогућено.

ссет

бр

Синхрони сет улаз који поставља бројач на следећу активну ивицу сата. Одређује вредност излаза к као све 1, или на вредност специфицирану параметром ЛПМ_СВАЛУЕ. Ако се и ссет и сцлр портови користе и потврђују,
вредност сцлр порта замењује вредност порта ссет. Ако се изостави, подразумевана вредност је 0 (онемогућено).

слоад

бр

Синхрони улаз за учитавање који учитава бројач са подацима [] на следећој ивици активног сата. Када се користи слоад порт, порт података[] мора бити повезан. Ако се изостави, подразумевана вредност је 0 (онемогућено).

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 9

2. ЛПМ_ЦОУНТЕР (Цоунтер) ИП Цоре 683490 | 2020.10.05

Табела 3.

ЛПМ_ЦОУНТЕР излазних портова

Порт Наме

Обавезно

Опис

к[]

бр

Излаз података са бројача. Величина излазног порта зависи од

Вредност параметра ЛПМ_ВИДТХ. Или к[] или бар један од ек[15..0] портова

мора бити повезан.

ек[15..0]

бр

Излаз за декодирање бројача. Порт ек[15..0] није доступан у уређивачу параметара јер параметар подржава само АХДЛ.
Морају бити повезани или к[] порт или ек[] порт. Може се користити највише ц ек портова (0 <= ц <= 15). Само 16 најнижих вредности се декодира. Када је вредност бројања ц, екц излаз се сматра високим (1). Фор екampле, када је број 0, ек0 = 1, када је број 1, ек1 = 1, и када је број 15, ек 15 = 1. Декодирани излаз за вредности бројања од 16 или веће захтева екстерно декодирање. Излази ек[15..0] су асинхрони са к[] излазом.

цоут

бр

Порт за извођење МСБ бита бројача. Може се користити за повезивање са другим бројачем да би се направио већи бројач.

2.6. Параметри

Следећа табела наводи параметре за ЛПМ_ЦОУНТЕР ИП језгро.

Табела 4.

ЛПМ_ЦОУНТЕР Параметри

Назив параметра

Тип

ЛПМ_ВИДТХ

Интегер

ЛПМ_ДИРЕЦТИОН

Стринг

ЛПМ_МОДУЛУС ЛПМ_АВАЛУЕ

Интегер
Интегер/Стринг

ЛПМ_СВАЛУЕ ЛПМ_ХИНТ

Интегер/Стринг
Стринг

ЛПМ_ТИПЕ

Стринг

Обавезно Да Не Не Не
Не Не
бр

Опис
Одређује ширину портова података[] и к[], ако се користе.
Вредности су ГОРЕ, ДОЛЕ и НЕИСПОРУЧЕНО. Ако се користи параметар ЛПМ_ДИРЕЦТИОН, порт нагоре не може да се повеже. Када горњи порт није повезан, подразумевана вредност параметра ЛПМ_ДИРЕЦТИОН је УП.
Максимални број плус један. Број јединствених стања у циклусу бројача. Ако је вредност оптерећења већа од параметра ЛПМ_МОДУЛУС, понашање бројача није наведено.
Константна вредност која се учитава када је средство потврђено високо. Ако је наведена вредност већа или једнака , понашање бројача је недефинисани (Кс) логички ниво, где је ЛПМ_МОДУЛУС, ако постоји, или 2 ^ ЛПМ_ВИДТХ. Интел препоручује да наведете ову вредност као децимални број за АХДЛ дизајн.
Константна вредност која се учитава на растућој ивици порта такта када је порт ссет постављен на високом нивоу. Интел препоручује да наведете ову вредност као децимални број за АХДЛ дизајн.
Када инстанцирате функцију библиотеке параметризованих модула (ЛПМ) у ВХДЛ дизајну File (.вхд), морате користити параметар ЛПМ_ХИНТ да бисте навели параметар специфичан за Интел. Фор екampле: ЛПМ_ХИНТ = „ЦХАИН_СИЗЕ = 8, ОНЕ_ИНПУТ_ИС_ЦОНСТАНТ = ДА“
Подразумевана вредност је НЕКОРИШЋЕН.
Идентификује назив ентитета библиотеке параметризованих модула (ЛПМ) у ВХДЛ дизајну files.
наставио…

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 10

Пошаљите повратне информације

2. ЛПМ_ЦОУНТЕР (Цоунтер) ИП Цоре 683490 | 2020.10.05

Назив параметра ИНТЕНДЕД_ДЕВИЦЕ_ФАМИЛИ ЦАРРИ_ЦНТ_ЕН
ЛАБВИДЕ_СЦЛР
ЛПМ_ПОРТ_УПДОВН

Тип Стринг Стринг
Стринг
Стринг

Обавезно Не бр
бр
бр

Опис
Овај параметар се користи за потребе моделирања и симулације понашања. Овај параметар се користи за потребе моделирања и симулације понашања. Едитор параметара израчунава вредност за овај параметар.
Параметар специфичан за Интел. Морате да користите параметар ЛПМ_ХИНТ да бисте навели параметар ЦАРРИ_ЦНТ_ЕН у ВХДЛ дизајну fileс. Вредности су СМАРТ, ОН, ОФФ и УНУСЕД. Омогућава функцију ЛПМ_ЦОУНТЕР за пропагирање цнт_ен сигнала кроз ланац за ношење. У неким случајевима, подешавање параметра ЦАРРИ_ЦНТ_ЕН може имати благи утицај на брзину, па ћете можда желети да га искључите. Подразумевана вредност је СМАРТ, што обезбеђује најбољи компромис између величине и брзине.
Параметар специфичан за Интел. Морате да користите параметар ЛПМ_ХИНТ да бисте навели параметар ЛАБВИДЕ_СЦЛР у ВХДЛ дизајну fileс. Вредности су ОН, ОФФ или УНУСЕД. Подразумевана вредност је УКЉУЧЕНО. Омогућава вам да онемогућите коришћење функције ЛАБвиде сцлр која се налази у породицама застарелих уређаја. Искључивање ове опције повећава шансе за потпуно коришћење делимично попуњених ЛАБ-ова и стога може дозволити већу логичку густину када се СЦЛР не примењује на комплетан ЛАБ. Овај параметар је доступан за компатибилност уназад и Интел вам препоручује да не користите овај параметар.
Одређује употребу улазног порта нагоре. Ако се изостави, подразумевана вредност је ПОРТ_ЦОННЕЦТИВИТИ. Када је вредност порта постављена на ПОРТ_УСЕД, порт се третира као коришћен. Када је вредност порта постављена на ПОРТ_УНУСЕД, порт се третира као неискоришћен. Када је вредност порта постављена на ПОРТ_ЦОННЕЦТИВИТИ, употреба порта се утврђује провером повезаности порта.

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 11

683490 | 2020.10.05 Пошаљи повратну информацију

3. ЛПМ_ДИВИДЕ (Дивидер) Интел ФПГА ИП Цоре

Слика 2.

Интел ФПГА ИП језгро ЛПМ_ДИВИДЕ имплементира делилац за дељење улазне вредности бројила са улазном вредношћу имениоца да би се произвео количник и остатак.

Следећа слика приказује портове за ЛПМ_ДИВИДЕ ИП језгро.

ЛПМ_ДИВИДЕ Портови

ЛПМ_ДИВИДЕ

број[] деном[] сат

количник[] остаје[]

цлкен ацлр

инст

3.1. Карактеристике
ИП језгро ЛПМ_ДИВИДЕ нуди следеће карактеристике: · Генерише делилац који дели улазну вредност бројила са уносом имениоца
вредност за производњу количника и остатка. · Подржава ширину података од 1 бита. · Подржава потписани и непотписани формат представљања података за бројилац
и вредности имениоца. · Подржава оптимизацију подручја или брзине. · Пружа опцију за навођење позитивног излаза остатка. · Подржава конфигурисање излазног кашњења. · Подржава опционе асинхроне портове за брисање и омогућавање такта.

3.2. Верилог ХДЛ прототип
Следећи Верилог ХДЛ прототип се налази у Верилог Десигн-у File (.в) лпм.в у едасинтхесис дирецтори.
модул лпм_дивиде ( количник, остатак, број, деном, сат, цлкен, ацлр); параметар лпм_типе = “лпм_дивиде”; параметар лпм_видтхн = 1; параметар лпм_видтхд = 1; параметар лпм_нрепресентатион = “НЕПОТПИСАН”; параметар лпм_дрепресентатион = “НЕПОТПИСАН”; параметар лпм_ремаиндерпоситиве = “ТРУЕ”; параметар лпм_пипелине = 0;

ИСО 9001:2015 Регистрован

3. ЛПМ_ДИВИДЕ (Дивидер) Интел ФПГА ИП Цоре 683490 | 2020.10.05

параметар лпм_хинт = “НЕКОРИШЋЕН”; улазни сат; инпут цлкен; инпут ацлр; инпут [лпм_видтхн-1:0] број; инпут [лпм_видтхд-1:0] деном; излаз [лпм_видтхн-1:0] количник; излаз [лпм_видтхд-1:0] остаје; ендмодуле

3.3. Декларација ВХДЛ компоненте
Декларација ВХДЛ компоненте се налази у ВХДЛ дизајну File (.вхд) ЛПМ_ПАЦК.вхд у директоријум либрариесвхдллпм.
компонента ЛПМ_ДИВИДЕ генеричка (ЛПМ_ВИДТХН : природно; ЛПМ_ВИДТХД : природно;
ЛПМ_НРЕПРЕСЕНТАТИОН : стринг := “УНСИГНЕД”; ЛПМ_ДРЕПРЕСЕНТАТИОН : стринг := “УНСИГНЕД”; ЛПМ_ПИПЕЛИНЕ : натурал := 0; ЛПМ_ТИПЕ : стринг := Л_ДИВИДЕ; ЛПМ_ХИНТ : стринг := “НЕКОРИШЋЕНО”); порт (НУМЕР: у стд_логиц_вецтор(ЛПМ_ВИДТХН-1 до 0); ДЕНОМ: у стд_логиц_вецтор(ЛПМ_ВИДТХД-1 до 0); АЦЛР: у стд_логиц := '0'; ЦЛОЦК: у стд_0логиц': ин ЦЛСТ' := инцлст' := '1': оут стд_логиц_вецтор(ЛПМ_ВИДТХН-1 довнто 0)); крајња компонента;

3.4. ВХДЛ ЛИБРАРИ_УСЕ декларација
ВХДЛ ЛИБРАРИ-УСЕ декларација није потребна ако користите декларацију компоненте ВХДЛ.
БИБЛИОТЕКА лпм; УСЕ лпм.лпм_цомпонентс.алл;

3.5. Портс

Следеће табеле наводе улазне и излазне портове за ЛПМ_ДИВИДЕ ИП језгро.

Табела 5.

ЛПМ_ДИВИДЕ улазни портови

Порт Наме

Обавезно

број[]

Да

деном[]

Да

Опис
Унос података нумератора. Величина улазног порта зависи од вредности параметра ЛПМ_ВИДТХН.
Унос података имениоца. Величина улазног порта зависи од вредности параметра ЛПМ_ВИДТХД.
наставио…

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 13

3. ЛПМ_ДИВИДЕ (Дивидер) Интел ФПГА ИП Цоре 683490 | 2020.10.05

Порт Наме цлоцк цлкен
ацлр

Обавезно Не бр
бр

Опис
Улаз сата за цевоводну употребу. За вредности ЛПМ_ПИПЕЛИНЕ различите од 0 (подразумевано), порт сата мора бити омогућен.
Сат омогућава цевоводно коришћење. Када је порт цлкен висок, одвија се операција дељења. Када је сигнал низак, нема операције. Ако се изостави, подразумевана вредност је 1.
Асинхрони чисти порт који се користи у било ком тренутку за ресетовање цевовода на све '0' асинхроно на улаз сата.

Табела 6.

ЛПМ_ДИВИДЕ Излазни портови

Порт Наме

Обавезно

Опис

количник[]

Да

Излаз података. Величина излазног порта зависи од ЛПМ_ВИДТХН

вредност параметра.

остати[]

Да

Излаз података. Величина излазног порта зависи од ЛПМ_ВИДТХД

вредност параметра.

3.6. Параметри

У следећој табели наведени су параметри за ЛПМ_ДИВИДЕ Интел ФПГА ИП језгро.

Назив параметра

Тип

Обавезно

Опис

ЛПМ_ВИДТХН

Интегер

Да

Одређује ширину броја [] и

квоцијент[] портови. Вредности су од 1 до 64.

ЛПМ_ВИДТХД

Интегер

Да

Одређује ширину денома[] и

остају[] портови. Вредности су од 1 до 64.

ЛПМ_НРЕПРЕСЕНТАТИОН ЛПМ_ДРЕПРЕСЕНТАТИОН

Стринг Стринг

бр

Предзнак бројача улаза.

Вредности су ПОТПИСАНА и НЕПОТПИСАНА. Када ово

параметар је постављен на СИГНЕД, разделник

тумачи унос број[] као двојке са предзнаком

допуњују.

бр

Предзнак уноса имениоца.

Вредности су ПОТПИСАНА и НЕПОТПИСАНА. Када ово

параметар је постављен на СИГНЕД, разделник

тумачи унос деном[] као двојке са знаком

допуњују.

ЛПМ_ТИПЕ

Стринг

бр

Идентификује библиотеку параметризованих

модуле (ЛПМ) назив ентитета у ВХДЛ дизајну

fileс (.вхд).

ЛПМ_ХИНТ

Стринг

бр

Када инстанцирате библиотеку од

функција параметризованих модула (ЛПМ) у а

ВХДЛ Десигн File (.вхд), морате користити

ЛПМ_ХИНТ параметар за одређивање Интел-

специфичан параметар. Фор екampле: ЛПМ_ХИНТ

= „ЦХАИН_СИЗЕ = 8,

ОНЕ_ИНПУТ_ИС_ЦОНСТАНТ = ДА” Тхе

подразумевана вредност је НЕКОРИШЋЕНО.

ЛПМ_РЕМАИНДЕРПОСИТИВЕ

Стринг

бр

Параметар специфичан за Интел. Морате користити

ЛПМ_ХИНТ параметар за навођење

ЛПМ_РЕМАИНДЕРПОСИТИВЕ параметар у

ВХДЛ дизајн fileс. Вредности су ТРУЕ или ФАЛСЕ.

Ако је овај параметар постављен на ТРУЕ, онда

вредност порта рест[] мора бити већа

наставио…

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 14

Пошаљите повратне информације

3. ЛПМ_ДИВИДЕ (Дивидер) Интел ФПГА ИП Цоре 683490 | 2020.10.05

Назив параметра

Тип

МАКСИМИЗЕ_СПЕЕД

Интегер

ЛПМ_ПИПЕЛИНЕ

Интегер

ИНТЕНДЕД_ДЕВИЦЕ_ФАМИЛИ СКИП_БИТС

Стринг Интегер

Обавезно бр
Не Не Не

Опис
већи или једнак нули. Ако је овај параметар постављен на ТРУЕ, онда је вредност порта рест[] или нула, или је вредност истог знака, било позитивног или негативног, као и вредност порта нумера. Да би се смањила површина и побољшала брзина, Интел препоручује постављање овог параметра на ТРУЕ у операцијама где остатак мора бити позитиван или где је остатак небитан.
Параметар специфичан за Интел. Морате да користите параметар ЛПМ_ХИНТ да бисте навели параметар МАКСИМИЗЕ_СПЕЕД у ВХДЛ дизајну fileс. Вредности су [0..9]. Ако се користи, софтвер Интел Куартус Приме покушава да оптимизује одређену инстанцу функције ЛПМ_ДИВИДЕ ради брзине, а не рутабилности, и замењује поставку логичке опције Оптимизатион Тецхникуе. Ако се МАКСИМИЗЕ_СПЕЕД не користи, уместо тога се користи вредност опције Техника оптимизације. Ако је вредност МАКСИМИЗЕ_СПЕЕД 6 или већа, компајлер оптимизује ЛПМ_ДИВИДЕ ИП језгро за већу брзину коришћењем ланаца за ношење; ако је вредност 5 или мања, компајлер имплементира дизајн без носећих ланаца.
Одређује број циклуса такта латенције повезаних са квоцијентом[] и преосталим[] излазима. Вредност нула (0) указује да не постоји кашњење и да је инстанцирана чисто комбинациона функција. Ако се изостави, подразумевана вредност је 0 (без цевовода). Не можете навести вредност за параметар ЛПМ_ПИПЕЛИНЕ која је виша од ЛПМ_ВИДТХН.
Овај параметар се користи за потребе моделирања и симулације понашања. Едитор параметара израчунава вредност за овај параметар.
Омогућава ефикаснију дељење битова у разломцима ради оптимизације логике на водећим битовима обезбеђивањем броја водећих ГНД за ЛПМ_ДИВИДЕ ИП језгро. Одредите број водећих ГНД на излазу квоцијента за овај параметар.

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 15

683490 | 2020.10.05 Пошаљи повратну информацију

4. ЛПМ_МУЛТ (мултипликатор) ИП језгро

Слика 3.

ЛПМ_МУЛТ ИП језгро имплементира множилац за множење две вредности улазних података да би се произвео производ као излаз.

Следећа слика приказује портове за ЛПМ_МУЛТ ИП језгро.

ЛПМ_Мулт Портс

ЛПМ_МУЛТ сат подациа[] резултат[] датаб[] ацлр/сцлр цлкен
инст

Повезане информације Функције на страници 71

4.1. Карактеристике
ЛПМ_МУЛТ ИП језгро нуди следеће карактеристике: · Генерише множилац који множи две вредности улазних података · Подржава ширину података од 1 бита · Подржава формат представљања потписаних и непотписаних података · Подржава оптимизацију подручја или брзине · Подржава цевовод са конфигурабилним излазним кашњењем · Пружа опција за имплементацију у наменској дигиталној обради сигнала (ДСП)
блок кола или логички елементи (ЛЕ) Напомена: Када правите множитеље веће од изворно подржане величине може/
ће бити утицај на перформансе који је резултат каскадног слагања ДСП блокова. · Подржава опционалне улазне портове за асинхроно брисање и омогућавање такта · Подржава опционално синхроно брисање за Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС уређаје

ИСО 9001:2015 Регистрован

4. ЛПМ_МУЛТ (Мултиплиер) ИП Цоре 683490 | 2020.10.05
4.2. Верилог ХДЛ прототип
Следећи Верилог ХДЛ прототип се налази у Верилог Десигн-у File (.в) лпм.в у едасинтхесис дирецтори.
модул лпм_мулт ( резултат, датаа, датаб, збир, сат, цлкен, ацлр) параметар лпм_типе = “лпм_мулт”; параметар лпм_видтха = 1; параметар лпм_видтхб = 1; параметар лпм_видтхс = 1; параметар лпм_видтхп = 1; параметар лпм_репресентатион = “НЕПОТПИСАН”; параметар лпм_пипелине = 0; параметар лпм_хинт = “НЕКОРИШЋЕН”; улазни сат; инпут цлкен; инпут ацлр; инпут [лпм_видтха-1:0] датаа; инпут [лпм_видтхб-1:0] датаб; улаз [лпм_видтхс-1:0] сума; излаз [лпм_видтхп-1:0] резултат; ендмодуле
4.3. Декларација ВХДЛ компоненте
Декларација ВХДЛ компоненте се налази у ВХДЛ дизајну File (.вхд) ЛПМ_ПАЦК.вхд у директоријум либрариесвхдллпм.
компонента ЛПМ_МУЛТ генеричка ( ЛПМ_ВИДТХА : природно; ЛПМ_ВИДТХБ : природно; ЛПМ_ВИДТХС : природно := 1; ЛПМ_ВИДТХП : природно;
ЛПМ_РЕПРЕСЕНТАТИОН : стринг := “УНСИГНЕД”; ЛПМ_ПИПЕЛИНЕ : натурал := 0; ЛПМ_ТИПЕ: стринг := Л_МУЛТ; ЛПМ_ХИНТ : стринг := “НЕКОРИШЋЕНО”); порт ( ДАТАА: у стд_логиц_вецтор(ЛПМ_ВИДТХА-1 до 0); ДАТАБ: у стд_логиц_вецтор(ЛПМ_ВИДТХБ-1 до 0); АЦЛР: у стд_логиц := '0'; ЦЛОЦК: у стд'0логиц' := ЦЛКст_логиц := := '1' : у стд_логиц_вецтор (ЛПМ_ВИДТХС-1 довнто 0) := (ОСТАЛИ => '0' : оут стд_логиц_вецтор(ЛПМ_ВИДТХП-1 довнто 0)); крајња компонента;
4.4. ВХДЛ ЛИБРАРИ_УСЕ декларација
ВХДЛ ЛИБРАРИ-УСЕ декларација није потребна ако користите декларацију компоненте ВХДЛ.
БИБЛИОТЕКА лпм; УСЕ лпм.лпм_цомпонентс.алл;

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 17

4. ЛПМ_МУЛТ (Мултиплиер) ИП Цоре 683490 | 2020.10.05

4.5. Сигналс

Табела 7.

ЛПМ_МУЛТ Улазни сигнали

Назив сигнала

Обавезно

Опис

датаа[]

Да

Унос података.

За уређаје Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС, величина улазног сигнала зависи од вредности параметра ширине података.

За старије и Интел Цицлоне 10 ЛП уређаје, величина улазног сигнала зависи од вредности параметра ЛПМ_ВИДТХА.

датаб[]

Да

Унос података.

За уређаје Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС, величина улазног сигнала зависи од вредности параметра Датаб ширине.

За старије и Интел Цицлоне 10 ЛП уређаје, величина улазног сигнала зависи

на вредности параметра ЛПМ_ВИДТХБ.

сат

бр

Улаз сата за цевоводну употребу.

За старије и Интел Цицлоне 10 ЛП уређаје, сигнал такта мора бити омогућен за вредности ЛПМ_ПИПЕЛИНЕ које нису 0 (подразумевано).

За уређаје Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС, сигнал такта мора бити омогућен ако је вредност кашњења другачија од 1 (подразумевано).

цлкен

бр

Омогућавање сата за цевоводну употребу. Када је цлкен сигнал висок,

одвија се операција сабирача/одузимања. Када је сигнал слаб, нема операције

јавља. Ако се изостави, подразумевана вредност је 1.

ацлр сцлр

бр

Асинхрони чисти сигнал који се користи у било ком тренутку за ресетовање цевовода на све 0,

асинхроно на сигнал сата. Цевовод се иницијализује на недефинисан (Кс)

логички ниво. Излази су конзистентне, али различите од нуле вредности.

бр

Синхрони чисти сигнал који се користи у било ком тренутку за ресетовање цевовода на све 0,

синхроно са сигналом сата. Цевовод се иницијализује на недефинисан (Кс)

логички ниво. Излази су конзистентне, али различите од нуле вредности.

Табела 8.

ЛПМ_МУЛТ Излазни сигнали

сигнал Име

Обавезно

Опис

резултат[]

Да

Излаз података.

За старије и Интел Цицлоне 10 ЛП уређаје, величина излазног сигнала зависи од вредности параметра ЛПМ_ВИДТХП. Ако ЛПМ_ВИДТХП < мак (ЛПМ_ВИДТХА + ЛПМ_ВИДТХБ, ЛПМ_ВИДТХС) или (ЛПМ_ВИДТХА + ЛПМ_ВИДТХС), присутни су само ЛПМ_ВИДТХП МСБ-ови.

За Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС, величина излазних сигнала зависи од параметра ширине резултата.

4.6. Параметри за Стратик В, Арриа В, Цицлоне В и Интел Цицлоне 10 ЛП уређаје

4.6.1. Генерал Таб

Табела 9.

Генерал Таб

Параметар

Валуе

Конфигурација множитеља

Помножите 'датаа' унос са 'датаб' уносом

Подразумевана вредност

Опис

Помножите 'датаа' унос са 'датаб' уносом

Изаберите жељену конфигурацију за множилац.
наставио…

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 18

Пошаљите повратне информације

4. ЛПМ_МУЛТ (Мултиплиер) ИП Цоре 683490 | 2020.10.05

Параметар
Колико широк треба да буде 'датаа' улаз? Колико широк треба да буде улаз 'датаб'? Како треба одредити ширину 'резултата'? Ограничите ширину

Валуе
Помножи унос 'података' сам (операција квадрирања)
1 – 256 бита

Подразумевана вредност

Опис

8 бита

Одредите ширину порта датаа[].

1 – 256 бита

8 бита

Наведите ширину порта датаб[].

Аутоматски израчунајте ширину Ограничите ширину
1 – 512 бита

Аутоматски и израчунајте ширину

Изаберите жељени метод да бисте одредили ширину порта ресулт[].

16 бита

Одредите ширину порта резултата [].
Ова вредност ће бити ефикасна само ако изаберете Ограничи ширину у параметру Тип.

4.6.2. Опште 2 Таб

Табела 10. Опште 2 Таб

Параметар

Валуе

Датаб Инпут

Да ли улазна магистрала 'датаб' има константну вредност?

Не Да

Тип множења

Која врста

Унсигнед

множење хоћеш? Потписан

Имплементација

Коју имплементацију множитеља треба користити?

Користите подразумевану имплементацију
Користите наменско коло за множење (није доступно за све породице)
Користите логичке елементе

Подразумевана вредност

Опис

бр

Изаберите Да да бисте одредили константну вредност

`датаб' улазна магистрала, ако постоји.

Унсигнед

Одредите формат представљања и за датаа[] и за датаб[] улазе.

Користите подразумевану имплементацију

Изаберите жељени метод да бисте одредили ширину порта ресулт[].

4.6.3. Таб

Табела 11. Таб

Параметар

Да ли желите да доведете бр

функцију?

Да

Валуе

Направите 'ацлр'

—

асинхрони чисти порт

Подразумевана вредност

Опис

бр

Изаберите Да да бисте омогућили регистар цевовода за

излаз множитеља и наведите жељени

излазно кашњење у такту. Омогућавање

цевоводни регистар додаје додатно кашњење у

излаз.

Неозначено

Изаберите ову опцију да бисте омогућили ацлр порт да користи асинхроно брисање за регистар цевовода.
наставио…

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 19

4. ЛПМ_МУЛТ (Мултиплиер) ИП Цоре 683490 | 2020.10.05

Параметар
Направите сат који омогућава 'цлкен' сат
Оптимизација
Коју врсту оптимизације желите?

Вредност —
Подразумевана област брзине

Подразумевана вредност

Опис

Неозначено

Одређује активно омогућавање високог такта за порт такта регистра цевовода

Подразумевано

Одредите жељену оптимизацију за ИП језгро.
Изаберите Подразумевано да бисте дозволили софтверу Интел Куартус Приме да одреди најбољу оптимизацију за ИП језгро.

4.7. Параметри за Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС уређаје

4.7.1. Генерал Таб

Табела 12. Опште Таб

Параметар

Валуе

Подразумевана вредност

Опис

Тип конфигурације множитеља
Ширина порта података

Помножите 'датаа' унос са 'датаб' уносом
Помножи унос 'података' сам (операција квадрирања)

Помножите 'датаа' унос са 'датаб' уносом

Изаберите жељену конфигурацију за множилац.

Ширина података

1 – 256 бита

8 бита

Одредите ширину порта датаа[].

Ширина базе података

1 – 256 бита

8 бита

Наведите ширину порта датаб[].

Како треба одредити ширину 'резултата'?

Тип

Аутоматски израчунајте ширину
Ограничите ширину

Аутоматски и израчунајте ширину

Изаберите жељени метод да бисте одредили ширину порта ресулт[].

Валуе

1 – 512 бита

16 бита

Ширина резултата

1 – 512 бита

—

Приказује ефективну ширину порта резултата[].

4.7.2. Опште 2 Таб

Табела 13. Опште 2 Таб

Параметар

Датаб Инпут

Да ли улазна магистрала 'датаб' има константну вредност?

Не Да

Валуе

Подразумевана вредност

Опис

бр

Изаберите Да да бисте одредили константну вредност

`датаб' улазна магистрала, ако постоји.

наставио…

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 20

Пошаљите повратне информације

4. ЛПМ_МУЛТ (Мултиплиер) ИП Цоре 683490 | 2020.10.05

Параметар

Валуе

Било која вредност већа од 0

Тип множења

Која врста

Унсигнед

множење хоћеш? Потписан

Стил имплементације

Коју имплементацију множитеља треба користити?

Користите подразумевану имплементацију
Користите наменско коло за множење
Користите логичке елементе

Подразумевана вредност

Опис

Наведите константну вредност порта датаб[].

Унсигнед

Одредите формат представљања и за датаа[] и за датаб[] улазе.

Користите подразумевану имплементацију

Изаберите жељени метод да бисте одредили ширину порта ресулт[].

4.7.3. Пипелининг

Табела 14. Таб

Параметар

Валуе

Да ли желите да конфигуришете функцију?

Цевовод

Не Да

Латенци Цлеар Сигнал Типе

Било која вредност већа од 0.
НОНЕ АЦЛР СЦЛР

Направите 'цлкен' сат

—

омогућити сат

Коју врсту оптимизације желите?

Тип

Подразумевана област брзине

Подразумевана вредност

Опис

Не 1 НОНЕ
—

Изаберите Да да бисте омогућили регистар цевовода на излазу множитеља. Омогућавање регистра цевовода додаје додатно кашњење излазу.
Одредите жељено кашњење излаза у циклусу такта.
Одредите тип ресетовања за регистар цевовода. Изаберите НОНЕ ако не користите ниједан регистар цевовода. Изаберите АЦЛР да бисте користили асинхроно брисање за регистар цевовода. Ово ће генерисати АЦЛР порт. Изаберите СЦЛР да бисте користили синхроно брисање за регистар цевовода. Ово ће генерисати СЦЛР порт.
Одређује активно омогућавање високог такта за порт такта регистра цевовода

Подразумевано

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 21

683490 | 2020.10.05 Пошаљи повратну информацију

5. ЛПМ_АДД_СУБ (сабирач/одузимање)

Слика 4.

ЛПМ_АДД_СУБ ИП језгро вам омогућава да имплементирате сабирач или одузимање за додавање или одузимање скупова података да бисте произвели излаз који садржи збир или разлику улазних вредности.

Следећа слика приказује портове за ЛПМ_АДД_СУБ ИП језгро.

ЛПМ_АДД_СУБ Портови

ЛПМ_АДД_СУБ адд_суб цин

датаа[]

сат цлкен датаб[] ацлр

резултат[] оверфлов цоут

инст

5.1. Карактеристике
ЛПМ_АДД_СУБ ИП језгро нуди следеће карактеристике: · Генерише сабирач, одузимање и динамички конфигурабилни сабирач/одузимање
функције. · Подржава ширину података од 1 бита. · Подржава формат представљања података као што су потписани и непотписани. · Подржава опционо преузимање (позајмљивање), асинхроно брисање и омогућавање сата
улазни портови. · Подржава опционе излазне портове за изношење (позајмљивање) и преливање. · Додељује било коју од улазних магистрала података константи. · Подржава цевовод са конфигурабилним излазним кашњењем.

ИСО 9001:2015 Регистрован

5. ЛПМ_АДД_СУБ (Аддер/Субтрацтор) 683490 | 2020.10.05
5.2. Верилог ХДЛ прототип
Следећи Верилог ХДЛ прототип се налази у Верилог Десигн-у File (.в) лпм.в у едасинтхесис дирецтори.
модул лпм_адд_суб (резултат, цоут, оверфлов,адд_суб, цин, датаа, датаб, цлоцк, цлкен, ацлр); параметар лпм_типе = “лпм_адд_суб”; параметар лпм_видтх = 1; параметар лпм_дирецтион = “НЕКОРИШЋЕН”; параметар лпм_репресентатион = “ПОТПИСАН”; параметар лпм_пипелине = 0; параметар лпм_хинт = “НЕКОРИШЋЕН”; улаз [лпм_видтх-1:0] датаа, датаб; унос адд_суб, цин; улазни сат; инпут цлкен; инпут ацлр; излаз [лпм_видтх-1:0] резултат; излазни излаз, преливање; ендмодуле
5.3. Декларација ВХДЛ компоненте
Декларација ВХДЛ компоненте се налази у ВХДЛ дизајну File (.вхд) ЛПМ_ПАЦК.вхд у директоријум либрариесвхдллпм.
компонента ЛПМ_АДД_СУБ генеричка (ЛПМ_ВИДТХ : природна;
ЛПМ_ДИРЕЦТИОН : стринг := “НЕКОРИШЋЕНО”; ЛПМ_РЕПРЕСЕНТАТИОН: стринг := “ПОТПИСАН”; ЛПМ_ПИПЕЛИНЕ : натурал := 0; ЛПМ_ТИПЕ : стринг := Л_АДД_СУБ; ЛПМ_ХИНТ : стринг := “НЕКОРИШЋЕНО”); порт (ДАТАА: у стд_логиц_вецтор(ЛПМ_ВИДТХ-1 до 0); ДАТАБ: у стд_логиц_вецтор(ЛПМ_ВИДТХ-1 до 0); АЦЛР: у стд_логиц := '0'; ЦЛОЦК: у стд_логиц' := ин ЦЛКЕН_ := '0': у стд_логиц := 'З': у стд_логиц := '1' : оут стд_логиц (ЛПМ_ВИДТХ-1); крајња компонента;
5.4. ВХДЛ ЛИБРАРИ_УСЕ декларација
ВХДЛ ЛИБРАРИ-УСЕ декларација није потребна ако користите декларацију компоненте ВХДЛ.
БИБЛИОТЕКА лпм; УСЕ лпм.лпм_цомпонентс.алл;
5.5. Портс
Следеће табеле наводе улазне и излазне портове за ЛПМ_АДД_СУБ ИП језгро.

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 23

5. ЛПМ_АДД_СУБ (Аддер/Субтрацтор) 683490 | 2020.10.05

Табела 15. ЛПМ_АДД_СУБ ИП улазни портови језгра

Порт Наме

Обавезно

Опис

цин

бр

Преношење на бит нижег реда. За операције сабирања, подразумевана вредност је 0. За

операције одузимања, подразумевана вредност је 1.

датаа[]

Да

Унос података. Величина улазног порта зависи од вредности параметра ЛПМ_ВИДТХ.

датаб[]

Да

Унос података. Величина улазног порта зависи од вредности параметра ЛПМ_ВИДТХ.

адд_суб

бр

Опциони улазни порт за омогућавање динамичког пребацивања између сабирача и одузимача

функције. Ако се користи параметар ЛПМ_ДИРЕЦТИОН, адд_суб се не може користити. Ако

изостављено, подразумевана вредност је АДД. Интел препоручује да користите

ЛПМ_ДИРЕЦТИОН параметар за спецификацију рада функције ЛПМ_АДД_СУБ,

уместо да додељује константу порту адд_суб.

сат

бр

Улаз за цевоводну употребу. Порт за сат обезбеђује улаз такта за цевовод

операција. За вредности ЛПМ_ПИПЕЛИНЕ различите од 0 (подразумевано), порт сата мора да буде

омогућено.

цлкен

бр

Омогућавање сата за цевоводну употребу. Када је порт цлкен висок, сабирач/

одвија се рад одузимача. Када је сигнал низак, нема операције. Ако

изостављено, подразумевана вредност је 1.

ацлр

бр

Асинхрони чист за цевоводну употребу. Цевовод се иницијализује на недефинисан (Кс)

логички ниво. Ацлр порт се може користити у било ком тренутку за ресетовање цевовода на све 0,

асинхроно на сигнал сата.

Табела 16. ЛПМ_АДД_СУБ Излазни портови ИП језгра

Порт Наме

Обавезно

Опис

резултат[]

Да

Излаз података. Величина излазног порта зависи од параметра ЛПМ_ВИДТХ

вредност.

цоут

бр

Извођење (позајмљивање) најзначајнијег бита (МСБ). Излазни порт има физичку

тумачење као извођење (позајмљивање) МСБ. Излазни порт детектује

преливање у УНСИГНЕД операцијама. Цоут порт ради на исти начин за

ПОТПИСАНИ и НЕПОТПИСАНИ операције.

преливати

бр

Опциони излаз изузетка преливања. Преливни порт има физичку интерпретацију као

КСОР преноса у МСБ са изношењем МСБ-а. Преливни порт

тврди када резултати премашују доступну прецизност и користи се само када је

Вредност параметра ЛПМ_РЕПРЕСЕНТАТИОН је СИГНЕД.

5.6. Параметри

У следећој табели су наведени параметри ЛПМ_АДД_СУБ ИП језгра.

Табела 17. ЛПМ_АДД_СУБ ИП језгро параметри

Назив параметра ЛПМ_ВИДТХ

Унесите цео број

Обавезно Да

Опис
Одређује ширину портова датаа[], датаб[] и ресулт[].

ЛПМ_ДИРЕЦТИОН

Стринг

бр

Вредности су АДД, СУБ и УНУСЕД. Ако се изостави, подразумевана вредност је ДЕФАУЛТ, што усмерава параметар да преузме своју вредност са порта адд_суб. адд_суб порт се не може користити ако се користи ЛПМ_ДИРЕЦТИОН. Интел препоручује да користите параметар ЛПМ_ДИРЕЦТИОН да бисте одредили рад функције ЛПМ_АДД_СУБ, уместо да додељујете константу адд_суб порту.
наставио…

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 24

Пошаљите повратне информације

5. ЛПМ_АДД_СУБ (Аддер/Субтрацтор) 683490 | 2020.10.05

Назив параметра ЛПМ_РЕПРЕСЕНТАТИОН ЛПМ_ПИПЕЛИНЕ ЛПМ_ХИНТ ЛПМ_ТИПЕ ОНЕ_ИНПУТ_ИС_ЦОНСТАНТ МАКСИМИЗЕ_СПЕЕД
ИНТЕНДЕД_ДЕВИЦЕ_ФАМИЛИ

Тип Стринг Интегер Стринг Стринг Интегер
Стринг

Обавезно Не Не Не Не Не Не Не
бр

Опис
Одређује тип извршеног додавања. Вредности су ПОТПИСАНА и НЕПОТПИСАНА. Ако се изостави, подразумевана вредност је ПОТПИСАН. Када је овај параметар постављен на СИГНЕД, сабирач/одузимање тумачи улазне податке као комплементар са два знака.
Одређује број циклуса латенције који су повезани са резултатом[] излазом. Вредност нула (0) указује да не постоји кашњење и да ће се инстанцирати чисто комбинациона функција. Ако се изостави, подразумевана вредност је 0 (без цевовода).
Омогућава вам да одредите параметре специфичне за Интел у ВХДЛ дизајну fileс (.вхд). Подразумевана вредност је НЕКОРИШЋЕН.
Идентификује назив ентитета библиотеке параметризованих модула (ЛПМ) у ВХДЛ дизајну files.
Параметар специфичан за Интел. Морате да користите параметар ЛПМ_ХИНТ да бисте навели параметар ОНЕ_ИНПУТ_ИС_ЦОНСТАНТ у ВХДЛ дизајну fileс. Вредности су ДА, НЕ и НЕУПОТРЕБА. Пружа већу оптимизацију ако је један улаз константан. Ако се изостави, подразумевана вредност је НЕ.
Параметар специфичан за Интел. Морате да користите параметар ЛПМ_ХИНТ да бисте навели параметар МАКСИМИЗЕ_СПЕЕД у ВХДЛ дизајну fileс. Можете да наведете вредност између 0 и 10. Ако се користи, софтвер Интел Куартус Приме покушава да оптимизује одређену инстанцу функције ЛПМ_АДД_СУБ ради брзине, а не рутабилности, и замењује подешавање логичке опције Оптимизатион Тецхникуе. Ако се МАКСИМИЗЕ_СПЕЕД не користи, уместо тога се користи вредност опције Техника оптимизације. Ако је поставка за МАКСИМИЗЕ_СПЕЕД 6 или више, компајлер оптимизује ЛПМ_АДД_СУБ ИП језгро за већу брзину користећи ланце за ношење; ако је поставка 5 или мање, компајлер имплементира дизајн без ланаца за ношење. Овај параметар мора бити специфициран за Цицлоне, Стратик и Стратик ГКС уређаје само када се адд_суб порт не користи.
Овај параметар се користи за потребе моделирања и симулације понашања. Едитор параметара израчунава вредност за овај параметар.

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 25

683490 | 2020.10.05 Пошаљи повратну информацију

6. ЛПМ_ЦОМПАРЕ (компаратор)

Слика 5.

ИП језгро ЛПМ_ЦОМПАРЕ упоређује вредност два скупа података да би одредила однос између њих. У свом најједноставнијем облику, можете користити искључиву ИЛИ капију да одредите да ли су два бита података једнака.

Следећа слика приказује портове за ЛПМ_ЦОМПАРЕ ИП језгро.

ЛПМ_ЦОМПАРЕ Портови

ЛПМ_ЦОМПАРЕ

цлкен

алб

аеб

датаа[]

агб

датаб[]

агеб

сат

или

ацлр

алеб

инст

6.1. Карактеристике
ИП језгро ЛПМ_ЦОМПАРЕ нуди следеће карактеристике: · Генерише функцију поређења за упоређивање два скупа података · Подржава ширину података од 1 бита · Подржава формат представљања података као што су потписани и непотписани · Производи следеће типове излаза:
— алб (улаз А је мањи од улаза Б) — аеб (улаз А је једнак улазу Б) — агб (улаз А је већи од улаза Б) — агеб (улаз А је већи или једнак улазу Б) — анеб ( улаз А није једнак улазу Б) — алеб (улаз А је мањи или једнак улазу Б) · Подржава опционе асинхроне улазне портове за брисање и омогућавање такта · Додељује датаб[] улаз константи · Подржава цевовод са конфигурабилним излазним кашњењем

ИСО 9001:2015 Регистрован

6. ЛПМ_ЦОМПАРЕ (Цомпаратор) 683490 | 2020.10.05
6.2. Верилог ХДЛ прототип
Следећи Верилог ХДЛ прототип се налази у Верилог Десигн-у File (.в) лпм.в у едасинтхесис дирецтори.
модул лпм_цомпаре (алб, аеб, агб, алеб, анеб, агеб, датаа, датаб, цлоцк, цлкен, ацлр); параметар лпм_типе = “лпм_цомпаре”; параметар лпм_видтх = 1; параметар лпм_репресентатион = “НЕПОТПИСАН”; параметар лпм_пипелине = 0; параметар лпм_хинт = “НЕКОРИШЋЕН”; улаз [лпм_видтх-1:0] датаа, датаб; улазни сат; инпут цлкен; инпут ацлр; излаз алб, аеб, агб, алеб, анеб, агеб; ендмодуле
6.3. Декларација ВХДЛ компоненте
Декларација ВХДЛ компоненте се налази у ВХДЛ дизајну File (.вхд) ЛПМ_ПАЦК.вхд у директоријум либрариесвхдллпм.
компонента ЛПМ_ЦОМПАРЕ генеричка (ЛПМ_ВИДТХ : природна;
ЛПМ_РЕПРЕСЕНТАТИОН : стринг := “УНСИГНЕД”; ЛПМ_ПИПЕЛИНЕ : натурал := 0; ЛПМ_ТИПЕ: стринг := Л_ЦОМПАРЕ; ЛПМ_ХИНТ : стринг := “НЕКОРИШЋЕНО”); порт (ДАТАА: у стд_логиц_вецтор(ЛПМ_ВИДТХ-1 до 0); ДАТАБ: у стд_логиц_вецтор(ЛПМ_ВИДТХ-1 до 0); АЦЛР: у стд_логиц := '0'; ЦЛОЦК: у стд_логиц' := ин ЦЛКЕН_ := '0' : оут стд_логиц : оут стд_логиц : оут стд_логиц; крајња компонента;
6.4. ВХДЛ ЛИБРАРИ_УСЕ декларација
ВХДЛ ЛИБРАРИ-УСЕ декларација није потребна ако користите декларацију компоненте ВХДЛ.
БИБЛИОТЕКА лпм; УСЕ лпм.лпм_цомпонентс.алл;
6.5. Портс
Следеће табеле наводе улазне и излазне портове за ЛМП_ЦОМПАРЕ ИП језгро.

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 27

6. ЛПМ_ЦОМПАРЕ (Цомпаратор) 683490 | 2020.10.05

Табела 18. ЛПМ_ЦОМПАРЕ ИП језгро улазних портова

Порт Наме

Обавезно

Опис

датаа[]

Да

Унос података. Величина улазног порта зависи од вредности параметра ЛПМ_ВИДТХ.

датаб[]

Да

Унос података. Величина улазног порта зависи од вредности параметра ЛПМ_ВИДТХ.

сат

бр

Улаз сата за цевоводну употребу. Порт за сат обезбеђује улаз такта за цевовод

операција. За вредности ЛПМ_ПИПЕЛИНЕ различите од 0 (подразумевано), порт сата мора да буде

омогућено.

цлкен

бр

Омогућавање сата за цевоводну употребу. Када је порт цлкен висок,

одвија се операција поређења. Када је сигнал низак, нема операције. Ако

изостављено, подразумевана вредност је 1.

ацлр

бр

Асинхрони чист за цевоводну употребу. Цевовод се иницијализује на недефинисану (Кс) логику

ниво. Ацлр порт се може користити у било ком тренутку за ресетовање цевовода на све 0,

асинхроно на сигнал сата.

Табела 19. ЛПМ_ЦОМПАРЕ Излазни портови ИП језгра

Порт Наме

Обавезно

Опис

алб

бр

Излазни порт за компаратор. Потврђено ако је улаз А мањи од улаза Б.

аеб

бр

Излазни порт за компаратор. Тврди се ако је улаз А једнак улазу Б.

агб

бр

Излазни порт за компаратор. Потврђено ако је улаз А већи од улаза Б.

агеб

бр

Излазни порт за компаратор. Потврђено ако је улаз А већи или једнак улазу

или

бр

Излазни порт за компаратор. Потврђено ако улаз А није једнак улазу Б.

алеб

бр

Излазни порт за компаратор. Потврђено ако је улаз А мањи или једнак улазу Б.

6.6. Параметри

Следећа табела наводи параметре за ЛПМ_ЦОМПАРЕ ИП језгро.

Табела 20. Параметри ЛПМ_ЦОМПАРЕ ИП језгра

Назив параметра

Тип

Обавезно

ЛПМ_ВИДТХ

Интегер Иес

ЛПМ_РЕПРЕСЕНТАТИОН

Стринг

бр

ЛПМ_ПИПЕЛИНЕ

Цео број

ЛПМ_ХИНТ

Стринг

бр

Опис
Одређује ширину портова датаа[] и датаб[].
Одређује тип извршеног поређења. Вредности су ПОТПИСАНА и НЕПОТПИСАНА. Ако се изостави, подразумевана вредност је УНСИГНЕД. Када је ова вредност параметра постављена на СИГНЕД, компаратор тумачи унос података као комплементар са два знака.
Одређује број циклуса такта латенције повезаних са излазом алб, аеб, агб, агеб, алеб или анеб. Вредност нула (0) указује да не постоји кашњење и да ће се инстанцирати чисто комбинациона функција. Ако се изостави, подразумевана вредност је 0 (без цевовода).
Омогућава вам да одредите параметре специфичне за Интел у ВХДЛ дизајну fileс (.вхд). Подразумевана вредност је НЕКОРИШЋЕН.
наставио…

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 28

Пошаљите повратне информације

6. ЛПМ_ЦОМПАРЕ (Цомпаратор) 683490 | 2020.10.05
Назив параметра ЛПМ_ТИПЕ ИНТЕНДЕД_ДЕВИЦЕ_ФАМИЛИ
ОНЕ_ИНПУТ_ИС_ЦОНСТАНТ

Тип Стринг Стринг
Стринг

Обавезно Не бр
бр

Опис
Идентификује назив ентитета библиотеке параметризованих модула (ЛПМ) у ВХДЛ дизајну files.
Овај параметар се користи за потребе моделирања и симулације понашања. Едитор параметара израчунава вредност за овај параметар.
Параметар специфичан за Интел. Морате да користите параметар ЛПМ_ХИНТ да бисте навели параметар ОНЕ_ИНПУТ_ИС_ЦОНСТАНТ у ВХДЛ дизајну fileс. Вредности су ДА, НЕ или НЕИСПОРУЧЕНО. Пружа већу оптимизацију ако је унос константан. Ако се изостави, подразумевана вредност је НЕ.

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 29

683490 | 2020.10.05 Пошаљи повратну информацију

7. АЛТЕЦЦ (код за исправљање грешака: кодер/декодер) ИП језгро

Слика 6.

Интел обезбеђује АЛТЕЦЦ ИП језгро за имплементацију ЕЦЦ функционалности. ЕЦЦ открива оштећене податке који се јављају на страни пријемника током преноса података. Овај метод исправљања грешака је најпогоднији за ситуације у којима се грешке јављају насумично, а не у низу.

ЕЦЦ открива грешке кроз процес кодирања и декодирања података. Фор екampДакле, када се ЕЦЦ примењује у апликацији за пренос, подаци прочитани из извора се кодирају пре него што се пошаљу пријемнику. Излаз (кодна реч) из енкодера се састоји од необрађених података придодатих броју битова парности. Тачан број придодатих битова парности зависи од броја битова у улазним подацима. Генерисана кодна реч се затим преноси до одредишта.

Пријемник прима кодну реч и декодира је. Информације које добије декодер одређују да ли је грешка откривена. Декодер детектује једнобитне и двобитне грешке, али може да исправи само једнобитне грешке у оштећеним подацима. Овај тип ЕЦЦ-а је једнострука исправка грешке, откривање двоструке грешке (СЕЦДЕД).

Можете да конфигуришете функције енкодера и декодера АЛТЕЦЦ ИП језгра. Унос података у кодер је кодиран да генерише кодну реч која је комбинација уноса података и генерисаних битова парности. Генерисана кодна реч се преноси модулу декодера за декодирање непосредно пре него што стигне до свог одредишног блока. Декодер генерише вектор синдрома да би утврдио да ли постоји грешка у примљеној кодној речи. Декодер исправља податке само ако је једнобитна грешка из битова података. Нема сигнала ако је једнобитна грешка из битова парности. Декодер такође има сигнале заставице за приказ статуса примљених података и акције коју је декодер предузео, ако их има.

На следећим сликама су приказани портови за АЛТЕЦЦ ИП језгро.

Портови АЛТЕЦЦ енкодера

АЛТЕЦЦ_ЕНЦОДЕР

подаци[]

к[]

сат

цлоцкен

ацлр

инст

ИСО 9001:2015 Регистрован

7. АЛТЕЦЦ (код за исправку грешака: кодер/декодер) ИП Цоре 683490 | 2020.10.05

Слика 7. Портови АЛТЕЦЦ декодера

АЛТЕЦЦ_ДЕЦОДЕР

дата[] цлоцк цлоцкен

к[] ерр_детецтед ерр_цоррецтед
ерр_фатал

ацлр

инст

7.1. Карактеристике АЛТЕЦЦ енкодера

ИП језгро АЛТЕЦЦ енкодера нуди следеће карактеристике: · Изводи кодирање података користећи шему Хаминговог кодирања · Подржава ширину података од 2 бита · Подржава формат представљања потписаних и непотписаних података · Подржава цевовод са излазним кашњењем од једног или два циклуса такта · Подржава опционо асинхрони портови за брисање и омогућавање такта

ИП језгро АЛТЕЦЦ кодера преузима и кодира податке користећи шему Хаминговог кодирања. Шема Хаминговог кодирања изводи паритетне битове и додаје их оригиналним подацима да би произвела излазну кодну реч. Број придодатих битова парности зависи од ширине података.

Следећа табела наводи број битова паритета који су додати за различите опсеге ширина података. Колона Тотал Битс представља укупан број битова улазних података и придодатих битова парности.

Табела 21.

Број битова парности и кодна реч према ширини података

Ширина података

Број битова парности

Укупан број битова (кодна реч)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Извођење битова парности користи проверу парности. Додатни 1 бит (приказано у табели као +1) се додаје паритетним битовима као МСБ кодне речи. Ово осигурава да кодна реч има паран број 1. Фор екampАко је ширина података 4 бита, 4 бита парности се додају подацима да би постали кодна реч са укупно 8 бита. Ако 7 битова из ЛСБ-а 8-битне кодне речи имају непаран број 1, 8. бит (МСБ) кодне речи је 1, чиме је укупан број 1 у кодној речи паран.
Следећа слика приказује генерисану кодну реч и распоред битова парности и битова података у 8-битном улазу података.

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 31

7. АЛТЕЦЦ (код за исправку грешака: кодер/декодер) ИП Цоре 683490 | 2020.10.05

Слика 8.

Паритетни битови и распоред битова података у 8-битној генерисаној кодној речи

МСБ

ЛСБ

4 паритетна бита

4 битова података

ИП језгро АЛТЕЦЦ енкодера прихвата само улазне ширине од 2 до 64 бита одједном. Улазне ширине од 12 бита, 29 бита и 64 бита, које су идеално прилагођене Интел уређајима, генеришу излазе од 18 бита, 36 бита, односно 72 бита. Можете контролисати ограничење избора битова у уређивачу параметара.

7.2. Верилог ХДЛ прототип (АЛТЕЦЦ_ЕНЦОДЕР)
Следећи Верилог ХДЛ прототип се налази у Верилог Десигн-у File (.в) лпм.в у едасинтхесис дирецтори.
модул алтецц_енцодер #( параметар намењен_девице_фамили = „некоришћен“, параметар лпм_пипелине = 0, параметар видтх_цодеворд = 8, параметар видтх_датаворд = 8, параметар лпм_типе = „алтецц_енцодер“, параметар лпм_хинт = „инпут а вире, цлоцк инпут, цлр“) проводни такт, улазна жица [видтх_датаворд-1:0] подаци, излазна жица [видтх_цодеворд-1:0] к); ендмодуле

7.3. Верилог ХДЛ прототип (АЛТЕЦЦ_ДЕЦОДЕР)
Следећи Верилог ХДЛ прототип се налази у Верилог Десигн-у File (.в) лпм.в у едасинтхесис дирецтори.
модул алтецц_децодер #( параметар намењен_девице_фамили = „неискоришћен“, параметар лпм_пипелине = 0, параметар видтх_цодеворд = 8, параметар видтх_датаворд = 8, параметар лпм_типе = „алтецц_децодер“, параметар лпм_хинт = „инпут вире, цлоцк инпут, цлоцк инпут“) такт жице, улазна жица [видтх_цодеворд-1:0] подаци, излазна жица ерр_цоррецтед, излазна жица ерр_детецтед, излазна жица ерр_фатал, излазна жица [видтх_датаворд-1:0] к); ендмодуле

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 32

Пошаљите повратне информације

7. АЛТЕЦЦ (код за исправку грешака: кодер/декодер) ИП Цоре 683490 | 2020.10.05
7.4. Декларација ВХДЛ компоненте (АЛТЕЦЦ_ЕНЦОДЕР)
Декларација ВХДЛ компоненте се налази у ВХДЛ дизајну File (.вхд) алтера_мф_цомпонентс.вхд у директоријум либрариесвхдлалтера_мф.
компонента алтецц_енцодер генеричка ( наменски_девице_фамили:стринг := „некоришћено“; лпм_пипелине:натурал := 0; видтх_цодеворд:натурал := 8; видтх_датаворд:натурал := 8; лпм_хинт:стринг := „УНУСЕД“; лпм_типе_нцодер: лпм_типе нцо ”); порт( ацлр:у стд_логиц := '0'; сат:у стд_логиц := '0'; цлоцкен:у стд_логиц := '1'; подаци:у стд_логиц_вецтор(видтх_датаворд-1 до 0); к:оут стд_видтхцоде_ве -1 до 0)); крајња компонента;
7.5. Декларација ВХДЛ компоненте (АЛТЕЦЦ_ДЕЦОДЕР)
Декларација ВХДЛ компоненте се налази у ВХДЛ дизајну File (.вхд) алтера_мф_цомпонентс.вхд у директоријум либрариесвхдлалтера_мф.
компонента алтецц_децодер генеричка ( намењена_фамили_девице:стринг := „некоришћена“; лпм_пипелине:натурал := 0; видтх_цодеворд:натурал := 8; видтх_датаворд:натурал := 8; лпм_хинт:стринг := „УНУСЕД“; лпм_типе:остринг дец_ ”); порт( ацлр:ин стд_логиц := '0'; цлоцк:ин стд_логиц := '0'; цлоцкен:ин стд_логиц := '1'; дата:ин стд_логиц_вецтор(видтх_цодеворд-1 до 0); ерр_цоррецтед_логиц: оутц стдер : оут стд_логиц к:оут стд_логиц_вецтор(видтх_датаворд-1 довнто 0); крајња компонента;
7.6. ВХДЛ ЛИБРАРИ_УСЕ декларација
ВХДЛ ЛИБРАРИ-УСЕ декларација није потребна ако користите декларацију компоненте ВХДЛ.
ЛИБРАРИ алтера_мф; УСЕ алтера_мф.алтера_мф_цомпонентс.алл;
7.7. Портови кодера
Следеће табеле наводе улазне и излазне портове за ИП језгро АЛТЕЦЦ енкодера.

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 33

7. АЛТЕЦЦ (код за исправку грешака: кодер/декодер) ИП Цоре 683490 | 2020.10.05

Табела 22. Улазни портови АЛТЕЦЦ енкодера

Порт Наме

Обавезно

Опис

подаци[]

Да

Порт за унос података. Величина улазног порта зависи од ВИДТХ_ДАТАВОРД

вредност параметра. Порт података[] садржи необрађене податке које треба кодирати.

сат

Да

Улазни порт за сат који обезбеђује сигнал сата за синхронизацију операције кодирања.

Порт сата је потребан када је вредност ЛПМ_ПИПЕЛИНЕ већа од 0.

цлоцкен

бр

Омогућавање сата. Ако се изостави, подразумевана вредност је 1.

ацлр

бр

Асинхрони чисти унос. Активни високи ацлр сигнал се може користити у било ком тренутку за

асинхроно брисати регистре.

Табела 23. Излазни портови АЛТЕЦЦ енкодера

Име порта к[]

Обавезно Да

Опис
Порт за излаз кодираних података. Величина излазног порта зависи од вредности параметра ВИДТХ_ЦОДЕВОРД.

7.8. Портови декодера

Следеће табеле наводе улазне и излазне портове за ИП језгро АЛТЕЦЦ декодера.

Табела 24. Улазни портови АЛТЕЦЦ декодера

Порт Наме

Обавезно

Опис

подаци[]

Да

Порт за унос података. Величина улазног порта зависи од вредности параметра ВИДТХ_ЦОДЕВОРД.

сат

Да

Улазни порт за сат који обезбеђује сигнал сата за синхронизацију операције кодирања. Порт сата је потребан када је вредност ЛПМ_ПИПЕЛИНЕ већа од 0.

цлоцкен

бр

Омогућавање сата. Ако се изостави, подразумевана вредност је 1.

ацлр

бр

Асинхрони чисти унос. Активни високи ацлр сигнал се може користити у било ком тренутку за асинхроно брисање регистара.

Табела 25. Излазни портови АЛТЕЦЦ декодера

Име порта к[]

Обавезно Да

Опис
Порт за излаз декодираних података. Величина излазног порта зависи од вредности параметра ВИДТХ_ДАТАВОРД.

ерр_детецтед Да

Сигнал заставице да би се приказао статус примљених података и специфицира све пронађене грешке.

ерр_цоррецте Да д

Сигнал заставице који одражава статус примљених података. Означава једнобитну грешку која је пронађена и исправљена. Можете користити податке јер су већ исправљени.

ерр_фатал

Да

Сигнал заставице који одражава статус примљених података. Означава двобитну грешку која је пронађена, али није исправљена. Не смете користити податке ако је овај сигнал потврђен.

син_е

бр

Излазни сигнал који ће бити висок кад год се детектује једнобитна грешка на паритету

битс.

7.9. Енцодер Параметерс
Следећа табела наводи параметре за ИП језгро АЛТЕЦЦ енкодера.

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 34

Пошаљите повратне информације

7. АЛТЕЦЦ (код за исправку грешака: кодер/декодер) ИП Цоре 683490 | 2020.10.05

Табела 26. Параметри АЛТЕЦЦ енкодера

Назив параметра

Тип

Обавезно

Опис

ВИДТХ_ДАТАВОРД

Интегер Иес

Одређује ширину необрађених података. Вредности су од 2 до 64. Ако се изостави, подразумевана вредност је 8.

ВИДТХ_ЦОДЕВОРД

Интегер Иес

Одређује ширину одговарајуће кодне речи. Важеће вредности су од 6 до 72, искључујући 9, 17, 33 и 65. Ако се изостави, подразумевана вредност је 13.

ЛПМ_ПИПЕЛИНЕ

Цео број

Одређује цевовод за коло. Вредности су од 0 до 2. Ако је вредност 0, портови нису регистровани. Ако је вредност 1, излазни портови су регистровани. Ако је вредност 2, улазни и излазни портови су регистровани. Ако се изостави, подразумевана вредност је 0.

7.10. Параметри декодера

Следећа табела наводи параметре језгра АЛТЕЦЦ декодера.

Табела 27. Параметри АЛТЕЦЦ декодера

Назив параметра ВИДТХ_ДАТАВОРД

Унесите цео број

Обавезно

Опис

Да

Одређује ширину необрађених података. Вредности су од 2 до 64. Тхе

подразумевана вредност је 8.

ВИДТХ_ЦОДЕВОРД

Интегер

Да

Одређује ширину одговарајуће кодне речи. Вредности су 6

до 72, искључујући 9, 17, 33 и 65. Ако се изостави, подразумевана вредност

је 13.

ЛПМ_ПИПЕЛИНЕ

Интегер

бр

Одређује регистар кола. Вредности су од 0 до 2. Ако је

вредност је 0, ниједан регистар није имплементиран. Ако је вредност 1,

излаз је регистрован. Ако је вредност 2, и улаз и

излаз се региструје. Ако је вредност већа од 2, додатно

регистри се имплементирају на излазу за доп

латенције. Ако се изостави, подразумевана вредност је 0.

Креирајте 'син_е' порт

Интегер

бр

Укључите овај параметар да бисте креирали син_е порт.

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 35

683490 | 2020.10.05 Пошаљи повратну информацију

8. Интел ФПГА Мултипли Аддер ИП Цоре

Слика 9.

Интел ФПГА Мултипли Аддер (Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС уређаји) или АЛТЕРА_МУЛТ_АДД (Арриа В, Стратик В и Цицлоне В уређаји) ИП језгро вам омогућава да имплементирате сабирач множитеља.

Следећа слика приказује портове за Интел ФПГА Мултипли Аддер или АЛТЕРА_МУЛТ_АДД ИП језгро.

Интел ФПГА вишеструки сабирач или АЛТЕРА_МУЛТ_АДД портови

Интел ФПГА вишеструки сабирач или АЛТЕРА_МУЛТ_АДД

датаа[] сигна датаб[] сигнб датац[] цоефсел0[] цоефсел1[] цоефсел2[] цоефсел3[] адднсуб1 адднсуб3 ацлр/сцлр[] сцанина[] цлоцк0 цлоцк1 цлоцк2 ена0 ена1 ена2 слоад_аццум
аццум_слоад цхаинин[]

сцаноута[] резултат[]

ацлр0 ацлр1

инст
Мултипликатор-сабирач прихвата парове улаза, множи вредности заједно и затим додаје или одузима од производа свих осталих парова.
Ако су све ширине улазних података ширине 9 бита или мање, функција користи конфигурацију улазног множитеља 9 к 9 бита у ДСП блоку за уређаје који подржавају конфигурацију 9 к 9. Ако не, ДСП блок користи 18 × 18-битне улазне множитеље за обраду података ширине између 10 и 18 бита. Ако се у дизајну појављује више Интел ФПГА Мултипли Аддер или АЛТЕРА_МУЛТ_АДД ИП језгара, функције се дистрибуирају као

ИСО 9001:2015 Регистрован

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05
много различитих ДСП блокова што је могуће тако да је рутирање до ових блокова флексибилније. Мање множитеља по ДСП блоку омогућава више избора рутирања у блок минимизирањем путања до остатка уређаја.
Регистри и додатни регистри цевовода за следеће сигнале су такође смештени унутар ДСП блока: · Унос података · Потписано или непотписано изаберите · Сабирајте или одузмите изаберите · Производе множитеља
У случају излазног резултата, први регистар се поставља у ДСП блок. Међутим, додатни регистри кашњења су смештени у логичке елементе изван блока. Периферне јединице за ДСП блок, укључујући улазе података у множитељ, улазе контролних сигнала и излазе сабирача, користе редовно рутирање за комуникацију са остатком уређаја. Све везе у функцији користе наменско рутирање унутар ДСП блока. Ово наменско рутирање укључује ланце померања регистара када изаберете опцију да померите регистроване улазне податке множитеља са једног множитеља на суседни множилац.
За више информација о ДСП блоковима у било којој од серија уређаја Стратик В и Арриа В, погледајте поглавље ДСП блокови одговарајућих приручника на страници Литература и техничка документација.
Повезане информације АН 306: Имплементација множитеља у ФПГА уређајима
Пружа више информација о примени множитеља помоћу ДСП-а и меморијских блокова у Интел ФПГА уређајима.
8.1. Карактеристике
Интел ФПГА Мултипли Аддер или АЛТЕРА_МУЛТ_АДД ИП језгро нуди следеће карактеристике: · Генерише множилац за обављање операција множења два комплекса
бројеви Напомена: Када правите множитеље веће од изворно подржане величине може/
ће бити утицај на перформансе који је резултат каскадног слагања ДСП блокова. · Подржава ширине података од 1 256 бита · Подржава формат представљања потписаних и непотписаних података · Подржава цевовод са конфигурабилним кашњењем уноса · Пружа опцију за динамичко пребацивање између подршке потписаних и непотписаних података · Пружа опцију за динамичко пребацивање између операције сабирања и одузимања · Подржава опциони асинхрони и синхрони чист и такт омогућавају улазне портове · Подржава режим регистра систоличког кашњења · Подржава пре-сабирач са 8 коефицијената пред-оптерећења по множитељу · Подржава константу пред-оптерећења да допуни повратне информације акумулатора

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 37

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

8.1.1. Пре-сабирач
Са предсабирачем, сабирања или одузимања се врше пре уноса множитеља.
Постоји пет режима пре-сабирача: · Једноставан режим · Режим коефицијената · Режим уноса · Квадратни режим · Константни режим

Напомена:

Када се користи пред-сабирач (коефицијент пред-сабирача/улаз/квадрат режим), сви улази података у множилац морају имати исту поставку сата.

8.1.1.1. Једноставни режим пре-сабирача

У овом режиму, оба операнда потичу из улазних портова и пред-сабирач се не користи нити заобилази. Ово је подразумевани режим.

Слика 10. Једноставни режим пред-сабирача
а0 б0

Мулт0

резултат

8.1.1.2. Режим коефицијента пред-сабирача
У овом режиму, један операнд множења произилази из пред-сабирача, а други операнд из интерног складишта коефицијената. Чување коефицијента омогућава до 8 унапред подешених константи. Сигнали за избор коефицијената су цоефсел[0..3].
Овај режим је изражен у следећој једначини.

У наставку је приказан режим коефицијента пред-сабирача множитеља.

Слика 11. Режим коефицијента пред-сабирача

Предадер

Мулт0

+/-

резултат

цоефсел0 цоеф

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 38

Пошаљите повратне информације

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05
8.1.1.3. Режим уноса пред-сабирача У овом режиму, један операнд множења се изводи из пред-сабирача, а други операнд се изводи из улазног порта датац[]. Овај режим је изражен у следећој једначини.

Следеће приказује начин уноса пред-сабирача множитеља.

Слика 12. Режим уноса пред-сабирача
а0 б0

Мулт0

+/-

резултат

8.1.1.4. Режим квадрата пред-сабирача Овај режим је изражен у следећој једначини.

У наставку је приказан квадратни мод пред-сабирача два множитеља.

Слика 13. Квадратни режим пред-сабирача
а0 б0

Мулт0

+/-

резултат

8.1.1.5. Константни режим пре-сабирача
У овом режиму, један операнд множења потиче из улазног порта, а други операнд потиче из интерне меморије коефицијената. Чување коефицијента омогућава до 8 унапред подешених константи. Сигнали за избор коефицијената су цоефсел[0..3].
Овај режим је изражен у следећој једначини.

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 39

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Следећа слика приказује константни мод пред-сабирача множитеља.

Слика 14. Константни режим пред-сабирача
a0

Мулт0

резултат

цоефсел0
коеф
8.1.2. Регистар систолног кашњења
У систолној архитектури, улазни подаци се уносе у каскаду регистара који делују као бафер података. Сваки регистар даје улаз сampле у множилац где се множи са одговарајућим коефицијентом. Ланац сабирача складишти постепено комбиноване резултате из множитеља и претходно регистровани резултат са улазног порта цхаинин[] да би формирао коначни резултат. Сваки елемент помножи-додај мора бити одложен за један циклус, тако да се резултати синхронизују на одговарајући начин када се саберу. Свако узастопно кашњење се користи за адресирање и меморије коефицијената и бафера података њихових одговарајућих елемената множења и сабирања. Фор екampле, једно кашњење за други елемент сабирања множења, два одлагања за трећи елемент умножавање и тако даље.
Слика 15. Систолни регистри
Систолни регистри

к(т) ц(0)

С -1

ц(1)

С -1

ц(2)

С -1

ц(Н-1)

С -1

С -1 и(т)

к(т) представља резултате из континуираног тока улаза сampлес и и(т)
представља збир скупа улаза сampлес, а временом, помножено њиховим
одговарајући коефицијенти. И улазни и излазни резултати теку с лева на десно. Ц(0) до ц(Н-1) означава коефицијенте. Регистри систолног кашњења су означени са С-1, док 1 представља једно кашњење такта. Регистри систолног кашњења се додају на
улазе и излазе за цевоводе на начин који обезбеђује резултате из
операнд множитеља и акумулирани суми остају синхронизовани. Овај елемент обраде
се реплицира да би се формирало коло које израчунава функцију филтрирања. Ова функција је
изражено следећом једначином.

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 40

Пошаљите повратне информације

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Н представља број циклуса података који су ушли у акумулатор, и(т) представља излаз у тренутку т, А(т) представља улаз у тренутку т, а Б(и) су коефицијенти. Т и и у једначини одговарају одређеном тренутку времена, тако да се израчуна излаз сampле и(т) у тренутку т, група улаза сampлес у Н различитих тачака у времену, или је потребно А(н), А(н-1), А(н-2), … А(н-Н+1). Група од Н улаза сampлес се множе са Н коефицијената и сабирају да би се формирао коначни резултат и.
Архитектура систолног регистра доступна је само за режиме збир-2 и збир-4. За оба мода архитектуре систолног регистра, први сигнал ланчаника треба да буде везан за 0.
Следећа слика приказује имплементацију регистра систолног кашњења од 2 множитеља.
Слика 16. Имплементација регистра систолног кашњења од 2 множитеља
цхаинин

Мулт0

+/-

Мулт1

+/-

резултат
Збир два множитеља је изражен у следећој једначини.
Следећа слика приказује имплементацију регистра систолног кашњења од 4 множитеља.

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 41

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Слика 17. Имплементација регистра систолног кашњења од 4 множитеља
цхаинин

Мулт0

+/-

Мулт1

+/-

Мулт2

+/-

Мулт3

+/-

резултат
Збир четири множитеља је изражен у следећој једначини. Слика 18. Збир 4 множитеља
У наставку се наводи адванtagес имплементације систоличког регистра: · Смањује употребу ДСП ресурса · Омогућава ефикасно мапирање у ДСП блоку користећи структуру ланчаног сабирача

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 42

Пошаљите повратне информације

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

8.1.3. Пре-лоад Цонстант
Константа предучитавања контролише операнд акумулатора и допуњује повратну информацију акумулатора. Важећа вредност ЛОАДЦОНСТ_ВАЛУЕ се креће од 0. Константна вредност је једнака 64Н, где је Н = ЛОАДЦОНСТ_ВАЛУЕ. Када је ЛОАДЦОНСТ_ВАЛУЕ постављена на 2, константна вредност је једнака 64. Ова функција се може користити као пристрасно заокруживање.
Следећа слика приказује имплементацију константе пре учитавања.
Слика 19. Константа предоптерећења

Повратне информације акумулатора

константан

Мулт0

+/-

Мулт1

+/б1

резултат

аццум_слоад слоад_аццум

Погледајте следећа ИП језгра за друге имплементације множитеља: · АЛТМУЛТ_АЦЦУМ · АЛТМЕММУЛТ · ЛПМ_МУЛТ
8.1.4. Доубле Аццумулатор
Функција двоструког акумулатора додаје додатни регистар у путању повратне информације акумулатора. Регистар двоструког акумулатора прати излазни регистар, који укључује сат, омогућавање такта и ацлр. Додатни регистар акумулатора враћа резултат са кашњењем од једног циклуса. Ова функција вам омогућава да имате два акумулаторска канала са истим бројем ресурса.
Следећа слика приказује имплементацију двоструког акумулатора.

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 43

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Слика 20. Двоструки акумулатор

Двоструки регистар акумулатора

Повратна информација о акумулатору

Мулт0

+/-

Мулт1

+/б1

Излазни резултат Регистар излаза

8.2. Верилог ХДЛ прототип
Можете пронаћи Интел ФПГА Мултипли Аддер или АЛТЕРА_МУЛТ_АДД Верилог ХДЛ прототип file (алтера_мулт_адд_ртл.в) у директоријум либрариесмегафунцтионс.
8.3. Декларација ВХДЛ компоненте
Декларација ВХДЛ компоненте налази се у алтера_лнсим_цомпонентс.вхд у либрариесвхдл алтера_лнсим директоријум.
8.4. ВХДЛ ЛИБРАРИ_УСЕ декларација
ВХДЛ ЛИБРАРИ-УСЕ декларација није потребна ако користите декларацију компоненте ВХДЛ.
ЛИБРАРИ алтера_мф; УСЕ алтера_мф.алтера_мф_цомпонентс.алл;

8.5. Сигналс

Следеће табеле наводе улазне и излазне сигнале Интел ФПГА ИП или АЛТЕРА_МУЛТ_АДД ИП језгра Мултипли Аддер Интел.

Табела 28. Интел ФПГА ИП или АЛТЕРА_МУЛТ_АДД улазни сигнали сабирача

Сигнал

Обавезно

Опис

датаа_0[]/датаа_1[]/

Да

датаа_2[]/датаа_3[]

Унос података у множилац. Улазни порт [НУМБЕР_ОФ_МУЛТИПЛИЕРС * ВИДТХ_А – 1 … 0] широк
наставио…

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 44

Пошаљите повратне информације

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Сигнал датаб_0[]/датаб_1[]/ датаб_2[]/датаб_3[] датац_0[] /датац_1[]/ датац_2[]/датац_3[] сат[1:0] ацлр[1:0] сцлр[1:0] ена [1:0] сигна
сигнб
сцанина[] аццум_слоад

Обавезно Да Не
Не не не не не
бр
Не Не

Опис
Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за ове сигнале. Када дате Кс вредност овим сигналима, Кс вредност се шири на излазним сигналима.
Унос података у множилац. Улазни сигнал [НУМБЕР_ОФ_МУЛТИПЛИЕРС * ВИДТХ_Б – 1 … 0] широк Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за ове сигнале. Када дате вредност Кс овим сигналима, вредност Кс се шири на излазним сигналима.
Унос података у множилац. Улазни сигнал [НУМБЕР_ОФ_МУЛТИПЛИЕРС * ВИДТХ_Ц – 1, … 0] широк Изаберите ИНПУТ за Изаберите параметар режима предаддера да бисте омогућили ове сигнале. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за ове сигнале. Када дате вредност Кс овим сигналима, вредност Кс се шири на излазним сигналима.
Улазни порт за сат у одговарајући регистар. Овај сигнал може да користи било који регистар у ИП језгру. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за ове сигнале. Када дате вредност Кс овим сигналима, вредност Кс се шири на излазним сигналима.
Асинхрони чисти улаз у одговарајући регистар. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за ове сигнале. Када дате вредност Кс овим сигналима, вредност Кс се шири на излазним сигналима.
Синхрони чисти улаз у одговарајући регистар. Симулациони модел за овај ИП подржава неодређену улазну вредност Кс за ове сигнале. Када дате вредност Кс овим сигналима, вредност Кс се шири на излазним сигналима
Омогућите улаз сигнала у одговарајући регистар. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за ове сигнале. Када дате вредност Кс овим сигналима, вредност Кс се шири на излазним сигналима.
Одређује нумерички приказ улаза множитеља А. Ако је сигнал сигнала висок, множилац третира улазни сигнал множења А као предзначени број. Ако је сигнал сигнала низак, множилац третира улазни сигнал множитеља А као неозначени број. Изаберите ВАРИАБЛЕ за Који је формат представљања за параметар улаза множитеља А да бисте омогућили овај сигнал. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за овај сигнал. Када дате Кс вредност овом улазу, Кс вредност се шири на излазне сигнале.
Одређује нумерички приказ улазног Б сигнала множитеља. Ако је сигнал сигнб висок, множилац третира улазни Б сигнал множитеља као комплементарни број са предзнаком. Ако је сигнал сигнб низак, множилац третира улазни Б сигнал множитеља као неозначени број. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за овај сигнал. Када дате Кс вредност овом улазу, Кс вредност се шири на излазне сигнале.
Улаз за ланац скенирања А. Улазни сигнал [ВИДТХ_А – 1, … 0] широк. Када параметар ИНПУТ_СОУРЦЕ_А има вредност СЦАНА, потребан је сигнал сцанина[].
Динамички одређује да ли је вредност акумулатора константна. Ако је сигнал аццум_слоад низак, онда се излаз множитеља учитава у акумулатор. Немојте користити аццум_слоад и слоад_аццум истовремено.
наставио…

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 45

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Сигнал слоад_аццум
цхаинин[] адднсуб1
адднсуб3
цоефсел0[] цоефсел1[] цоефсел2[] цоефсел3[]

Обавезно бр
Не Не
бр
Не не не не

Опис
Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за овај сигнал. Када дате Кс вредност овом улазу, Кс вредност се шири на излазне сигнале.
Динамички одређује да ли је вредност акумулатора константна. Ако је сигнал слоад_аццум висок, онда се излаз множитеља учитава у акумулатор. Немојте користити аццум_слоад и слоад_аццум истовремено. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за овај сигнал. Када дате вредност Кс овом улазу, вредност Кс се шири на излазним сигналима.
Улазна магистрала резултата сабирача из претходних сtagе. Улазни сигнал [ВИДТХ_ЦХАИНИН – 1, … 0] широк.
Извршите сабирање или одузимање излаза из првог пара множитеља. Улаз 1 у адднсуб1 сигнал да бисте додали излазе из првог пара множитеља. Унесите 0 у адднсуб1 сигнал да бисте одузели излазе из првог пара множитеља. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за овај сигнал. Када дате Кс вредност овом улазу, Кс вредност се шири на излазне сигнале.
Извршите сабирање или одузимање излаза из првог пара множитеља. Улаз 1 у адднсуб3 сигнал да бисте додали излазе из другог пара множитеља. Унесите 0 у адднсуб3 сигнал да бисте одузели излазе из првог пара множитеља. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за овај сигнал. Када дате Кс вредност овом улазу, Кс вредност се шири на излазне сигнале.
Коефицијент улазног сигнала [0:3] до првог множитеља. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за овај сигнал. Када дате вредност Кс овом улазу, вредност Кс се шири на излазним сигналима.
Коефицијент улазног сигнала [0:3] у други множилац. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за овај сигнал. Када дате Кс вредност овом улазу, Кс вредност се шири на излазне сигнале.
Коефицијент улазног сигнала [0:3] до трећег множитеља. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за овај сигнал. Када дате Кс вредност овом улазу, Кс вредност се шири на излазне сигнале.
Коефицијент улазног сигнала [0:3] до четвртог множитеља. Симулациони модел за овај ИП подржава неодређену улазну вредност (Кс) за овај сигнал. Када дате Кс вредност овом улазу, Кс вредност се шири на излазне сигнале.

Табела 29. Интел ФПГА ИП излазни сигнали за множење сабирача

Сигнал

Обавезно

Опис

резултат []

Да

Излазни сигнал множитеља. Излазни сигнал [ВИДТХ_РЕСУЛТ – 1 … 0] широк

Симулациони модел за овај ИП подржава неодређену излазну вредност (Кс). Када дате вредност Кс као улаз, вредност Кс се шири на овај сигнал.

сцанута []

бр

Излаз ланца скенирања А. Излазни сигнал [ВИДТХ_А – 1..0] широк.

Изаберите више од 2 за бројеве множитеља и изаберите Скенирај улаз ланца за Који је улаз А множитеља повезан са параметром да бисте омогућили овај сигнал.

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 46

Пошаљите повратне информације

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

8.6. Параметри

8.6.1. Генерал Таб

Табела 30. Опште Таб

Параметар

ИП генерисани параметар

Валуе

Колики је број множитеља?

број_м 1 – 4 умноживача

Колико широке треба да буду А видтх_а улазне магистрале?

1 – 256

Колико широке треба да буду Б видтх_б улазне магистрале?

1 – 256

Колико широка треба да буде излазна магистрала 'резултата'?

видтх_ресулт

1 – 256

Направите придружени сат за сваки сат

гуи_ассоциате Укључено д_цлоцк_енабл Искључено е

8.6.2. Додатни режими Таб

Табела 31. Додатни режими Таб

Параметар

ИП генерисани параметар

Валуе

Конфигурација излаза

Регистарски излаз јединице за сабирање

гуи_оутпут_ре Он

гистер

Офф

Шта је извор за улаз сата?

гуи_оутпут_ре гистер_цлоцк

Сат0 Сат1 Сат2

Шта је извор за асинхрони чисти унос?

гуи_оутпут_ре гистер_ацлр

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони чисти улаз?

гуи_оутпут_ре гистер_сцлр

НОНЕ СЦЛР0 СЦЛР1

Операција сабирача

Коју операцију треба извршити на излазима првог пара множитеља?

гуи_мултиплиер 1_дирецтион

ДОДАЈТЕ, СУБ, ВАРИЈАБЛЕ

Подразумевана вредност 1
16

Опис
Број множитеља који се сабирају. Вредности су од 1 до 4. Наведите ширину порта датаа[].

Наведите ширину порта датаб[].

Одредите ширину порта резултата [].

Офф

Изаберите ову опцију да бисте омогућили креирање сата

за сваки сат.

Подразумевана вредност

Опис

Офф Цлоцк0
НОНЕ НОНЕ

Изаберите ову опцију да бисте омогућили излазни регистар модула за сабирање.
Изаберите Цлоцк0 , Цлоцк1 или Цлоцк2 да бисте омогућили и одредили извор такта за излазне регистре. Морате да изаберете Регистер оутпут јединице сабирача да бисте омогућили овај параметар.
Одређује асинхрони чисти извор за излазни регистар сабирача. Морате да изаберете Регистер оутпут јединице сабирача да бисте омогућили овај параметар.
Одређује синхрони чисти извор за излазни регистар сабирача. Морате да изаберете Регистер оутпут јединице сабирача да бисте омогућили овај параметар.

АДД

Изаберите операцију сабирања или одузимања коју ћете извести за излазе између првог и другог множитеља.
· Изаберите ДОДАЈ да бисте извршили операцију сабирања.
· Изаберите СУБ да извршите операцију одузимања.
· Изаберите ВАРИАБЛЕ да бисте користили адднсуб1 порт за контролу динамичког сабирања/одузимања.
наставио…

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 47

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Параметар

ИП генерисани параметар

Валуе

Региструјте 'адднсуб1' улаз

гуи_адднсуб_ Он мултиплиер_рег Офф истер1

Шта је извор за улаз сата?

гуи_адднсуб_ мултиплиер_рег истер1_цлоцк

Сат0 Сат1 Сат2

Шта је извор за асинхрони чисти унос?

гуи_адднсуб_ мултиплиер_ацлр 1

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони чисти улаз?

гуи_адднсуб_ мултиплиер_сцлр 1

НОНЕ СЦЛР0 СЦЛР1

Коју операцију треба извршити на излазима другог пара множитеља?

гуи_мултиплиер 3_дирецтион

ДОДАЈТЕ, СУБ, ВАРИЈАБЛЕ

Региструјте 'адднсуб3' улаз

гуи_адднсуб_ Он мултиплиер_рег Офф истер3

Шта је извор за улаз сата?

гуи_адднсуб_ мултиплиер_рег истер3_цлоцк

Сат0 Сат1 Сат2

Подразумевана вредност
Офф Цлоцк0 НОНЕ НОНЕ ДОД
Офф Цлоцк0

Опис
Када је изабрана вредност ВАРИАБЛЕ: · Поставите додатни сигнал на висок ниво за
операција сабирања. · Поставите адднсуб1 сигнал на низак ниво за
операција одузимања. Морате изабрати више од два множитеља да бисте омогућили овај параметар.
Изаберите ову опцију да бисте омогућили улазни регистар за адднсуб1 порт. Морате да изаберете ВАРИАБЛЕ за Коју операцију треба извршити на излазима првог пара множитеља да бисте омогућили овај параметар.
Изаберите Цлоцк0 , Цлоцк1 или Цлоцк2 да одредите улазни сигнал такта за адднсуб1 регистар. Морате да изаберете Регистер 'адднсуб1' улаз да бисте омогућили овај параметар.
Одређује асинхрони чисти извор за адднсуб1 регистар. Морате да изаберете Регистер 'адднсуб1' улаз да бисте омогућили овај параметар.
Одређује синхрони чисти извор за адднсуб1 регистар. Морате да изаберете Регистер 'адднсуб1' улаз да бисте омогућили овај параметар.
Изаберите операцију сабирања или одузимања коју ћете извести за излазе између трећег и четвртог множитеља. · Изаберите ДОДАЈ да извршите сабирање
операција. · Изаберите СУБ да извршите одузимање
операција. · Изаберите ВАРИАБЛЕ да бисте користили адднсуб1
порт за контролу динамичког сабирања/одузимања. Када је изабрана вредност ВАРИАБЛЕ: · Поставите адднсуб1 сигнал на висок ниво за операцију сабирања. · Доведите адднсуб1 сигнал на ниско за операцију одузимања. Морате да изаберете вредност 4 за Колики је број множитеља? да бисте омогућили овај параметар.
Изаберите ову опцију да бисте омогућили улазни регистар за адднсуб3 сигнал. Морате да изаберете ВАРИАБЛЕ за Коју операцију треба извршити на излазима другог пара множитеља да бисте омогућили овај параметар.
Изаберите Цлоцк0 , Цлоцк1 или Цлоцк2 да одредите улазни сигнал такта за адднсуб3 регистар. Морате да изаберете Регистер 'адднсуб3' улаз да бисте омогућили овај параметар.
наставио…

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 48

Пошаљите повратне информације

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Параметар
Шта је извор за асинхрони чисти унос?

ИП генерисани параметар

Валуе

гуи_адднсуб_ мултиплиер_ацлр 3

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони чисти улаз?

гуи_адднсуб_ мултиплиер_сцлр 3

НОНЕ СЦЛР0 СЦЛР1

Поларитет Омогући `усе_субадд'

гуи_усе_субн Он

додати

Офф

8.6.3. Мултиплиерс Таб

Табела 32. Таб

Параметар

ИП генерисани параметар

Валуе

Шта је

гуи_репресент

формат репрезентације атион_а

за улазе множитеља А?

ПОТПИСАН, НЕПОТПИСАН, ПРОМЕНЉИВ

Региструјте `сигна' улаз

гуи_регистер_с Он

игна

Офф

Шта је извор за улаз сата?

гуи_регистер_с игна_цлоцк

Сат0 Сат1 Сат2

Шта је извор за асинхрони чисти унос?

гуи_регистер_с игна_ацлр

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони чисти улаз?

гуи_регистер_с игна_сцлр

НОНЕ СЦЛР0 СЦЛР1

Шта је

гуи_репресент

формат репрезентације атион_б

за улазе множитеља Б?

ПОТПИСАН, НЕПОТПИСАН, ПРОМЕНЉИВ

Региструјте унос `сигнб'

гуи_регистер_с Он

игнб

Офф

Подразумевана вредност НОНЕ
НОНЕ

Опис
Одређује асинхрони чисти извор за адднсуб3 регистар. Морате да изаберете Регистер 'адднсуб3' улаз да бисте омогућили овај параметар.
Одређује синхрони чисти извор за адднсуб3 регистар. Морате да изаберете Регистер 'адднсуб3' улаз да бисте омогућили овај параметар.

Офф

Изаберите ову опцију да бисте обрнули функцију

адднсуб улазног порта.

Повежите адднсуб на високу вредност за операцију одузимања.

Поставите адднсуб на ниско за рад са додавањем.

Подразумевана вредност

Опис

УНСИГНЕД Одредите формат представљања за улаз множитеља А.

Офф

Изаберите ову опцију да бисте омогућили сигнал

регистар.

Морате да изаберете вредност ВАРИАБЛЕ за Који је формат представљања за улазе множитеља А? параметар да бисте омогућили ову опцију.

Цлоцк0

Изаберите Цлоцк0 , Цлоцк1 или Цлоцк2 да бисте омогућили и одредили улазни сигнал такта за регистар сигнала.
Морате да изаберете Регистер `сигна' улаз да бисте омогућили овај параметар.

НОНЕ

Одређује асинхрони чисти извор за регистар знакова.
Морате да изаберете Регистер `сигна' улаз да бисте омогућили овај параметар.

НОНЕ

Одређује синхрони чисти извор за регистар знакова.
Морате да изаберете Регистер `сигна' улаз да бисте омогућили овај параметар.

УНСИГНЕД Одредите формат представљања за улаз множитеља Б.

Офф

Изаберите ову опцију да бисте омогућили сигнб

регистар.

наставио…

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 49

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Параметар

ИП генерисани параметар

Валуе

Подразумевана вредност

Шта је извор за улаз сата?

гуи_регистер_с игнб_цлоцк

Сат0 Сат1 Сат2

Цлоцк0

Шта је извор за асинхрони чисти унос?

гуи_регистер_с игнб_ацлр

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони чисти улаз?

гуи_регистер_с игнб_сцлр

НОНЕ СЦЛР0 СЦЛР1

Инпут Цонфигуратион
Регистровати улаз А множитеља
Шта је извор за улаз сата?

гуи_инпут_рег Он

истер_а

Офф

гуи_инпут_рег истер_а_цлоцк

Сат0 Сат1 Сат2

НОНЕ НОНЕ
Офф Цлоцк0

Шта је извор за асинхрони чисти унос?

гуи_инпут_рег истер_а_ацлр

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони чисти улаз?

гуи_инпут_рег истер_а_сцлр

НОНЕ СЦЛР0 СЦЛР1

Регистровати улаз Б множитеља
Шта је извор за улаз сата?

гуи_инпут_рег Он

истер_б

Офф

гуи_инпут_рег истер_б_цлоцк

Сат0 Сат1 Сат2

НОНЕ НОНЕ Офф Цлоцк0

Шта је извор за асинхрони чисти унос?

гуи_инпут_рег истер_б_ацлр

НИШТА АЦЛР0 АЦЛР1

НОНЕ

Шта је извор за синхрони чисти улаз?

гуи_инпут_рег истер_б_сцлр

НОНЕ СЦЛР0 СЦЛР1

НОНЕ

На шта је прикључен улаз А множитеља?

гуи_мултиплиер Множилац улаза Множилац

_а_инпут

Улаз за скенирање ланца

Опис
Морате да изаберете вредност ВАРИАБЛЕ за Који је формат представљања за улазе множитеља Б? параметар да бисте омогућили ову опцију.
Изаберите Цлоцк0 , Цлоцк1 или Цлоцк2 да бисте омогућили и одредили улазни сигнал такта за сигнб регистар. Морате да изаберете Регистер `сигнб' улаз да бисте омогућили овај параметар.
Одређује асинхрони чисти извор за сигнб регистар. Морате да изаберете Регистер `сигнб' улаз да бисте омогућили овај параметар.
Одређује синхрони чисти извор за сигнб регистар. Морате да изаберете Регистер `сигнб' улаз да бисте омогућили овај параметар.
Изаберите ову опцију да бисте омогућили улазни регистар за улазну магистралу података.
Изаберите Цлоцк0 , Цлоцк1 или Цлоцк2 да бисте омогућили и одредили улазни сат регистра за улазну магистралу података. Морате да изаберете Улаз регистра А множитеља да бисте омогућили овај параметар.
Одређује асинхрони чисти извор регистра за улазну магистралу података. Морате да изаберете Улаз регистра А множитеља да бисте омогућили овај параметар.
Одређује синхрони чисти извор регистра за улазну магистралу података. Морате да изаберете Улаз регистра А множитеља да бисте омогућили овај параметар.
Изаберите ову опцију да бисте омогућили улазни регистар за улазну магистралу података.
Изаберите Цлоцк0 , Цлоцк1 или Цлоцк2 да бисте омогућили и одредили улазни сат регистра за улазну магистралу података. Морате да изаберете Регистер инпут Б множитеља да бисте омогућили овај параметар.
Одређује асинхрони чисти извор регистра за улазну магистралу података. Морате да изаберете Регистер инпут Б множитеља да бисте омогућили овај параметар.
Одређује синхрони чисти извор регистра за улазну магистралу података. Морате да изаберете Регистер инпут Б множитеља да бисте омогућили овај параметар.
Изаберите улазни извор за улаз А множитеља.
наставио…

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 50

Пошаљите повратне информације

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Параметар

ИП генерисани параметар

Валуе

Сцаноут А Регистер Цонфигуратион

Регистрирајте излаз ланца скенирања

гуи_сцаноута Он

_регистар

Офф

Шта је извор за улаз сата?

гуи_сцаноута _регистер_цлоц к

Сат0 Сат1 Сат2

Шта је извор за асинхрони чисти унос?

гуи_сцаноута _регистер_ацлр

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони чисти улаз?

гуи_сцаноута _регистер_сцлр

НОНЕ СЦЛР0 СЦЛР1

8.6.4. Преаддер Таб

Табела 33. Преаддер Таб

Параметар

ИП генерисани параметар

Валуе

Изаберите режим читача

преаддер_мо де

СИМПЛЕ, ЦОЕФ, ИНПУТ, СКУАРЕ, ЦОНСТАНТ

Подразумевана вредност

Опис
Изаберите Улаз за множење да бисте користили улазну сабирницу података као извор множитеља. Изаберите Скенирај ланац улаза да бисте користили улазну магистралу за скенирање као извор за множење и омогућили излазну магистралу скенирања. Овај параметар је доступан када одаберете 2, 3 или 4 за Колики је број множитеља? параметар.

Офф Цлоцк0 НОНЕ НОНЕ

Изаберите ову опцију да бисте омогућили излазни регистар за сцаноута излазну магистралу.
Морате да изаберете улаз скенирања ланца за на шта је повезан улаз А множитеља? параметар да бисте омогућили ову опцију.
Изаберите Цлоцк0 , Цлоцк1 или Цлоцк2 да бисте омогућили и одредили улазни сат регистра за излазну магистралу сцаноута.
Морате да укључите излаз регистра параметра ланца скенирања да бисте омогућили ову опцију.
Одређује асинхрони чисти извор регистра за излазну магистралу сцаноута.
Морате да укључите излаз регистра параметра ланца скенирања да бисте омогућили ову опцију.
Одређује синхрони чисти извор регистра за излазну магистралу сцаноута.
Морате да изаберете Регистер оутпут параметра ланца скенирања да бисте омогућили ову опцију.

Подразумевана вредност
СИМПЛЕ

Опис
Одређује начин рада за модул за читање. ЈЕДНОСТАВНО: Овај режим заобилази читач. Ово је подразумевани режим. ЦОЕФ: Овај режим користи излаз сабирнице за предаддер и цоефсел улазну магистралу као улазе за множилац. ИНПУТ: Овај режим користи излаз сабирнице и улазне магистрале података као улазе за множилац. КВАДРАТ: Овај режим користи излаз пребирања као оба улаза за множилац.
наставио…

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 51

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Параметар

ИП генерисани параметар

Валуе

Изаберите правац читача

гуи_преаддер АДД,

_дирецтион

СУБ

Колико широке треба да буду Ц видтх_ц улазне магистрале?

1 – 256

Конфигурација регистра уноса података Ц

Региструјте унос података

гуи_датац_инп Он

ут_регистер

Офф

Шта је извор за улаз сата?

гуи_датац_инп ут_регистер_цл оцк

Сат0 Сат1 Сат2

Шта је извор за асинхрони чисти унос?

гуи_датац_инп ут_регистер_а цлр

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони чисти улаз?

гуи_датац_инп ут_регистер_сц лр

НОНЕ СЦЛР0 СЦЛР1

Коефицијенти
Колико широка треба да буде ширина коефа?

видтх_цоеф

1 – 27

Конфигурација регистра коеф

Региструјте унос коеф

гуи_цоеф_реги Он

стер

Офф

Шта је извор за улаз сата?

гуи_цоеф_реги стер_цлоцк

Сат0 Сат1 Сат2

Подразумевана вредност
АДД
16

Опис
ЦОНСТАНТ: Овај режим користи улазну сабирницу података са заобилазним преаддером и коеф. улазну магистралу као улазе за множилац.
Одређује рад читача. Да бисте омогућили овај параметар, изаберите следеће за Селецт преаддер мод: · ЦОЕФ · ИНПУТ · СКУАРЕ или · ЦОНСТАНТ
Одређује број битова за Ц улазну магистралу. Морате да изаберете ИНПУТ за Селецт преаддер режим да бисте омогућили овај параметар.

На Сату 0 НОНЕ НОНЕ

Изаберите ову опцију да бисте омогућили улазни регистар за улазну магистралу података. Морате да подесите ИНПУТ на Селецт преаддер моде параметар да бисте омогућили ову опцију.
Изаберите Цлоцк0 , Цлоцк1 или Цлоцк2 да одредите улазни сигнал такта за улазни регистар података. Морате да изаберете Регистер датац инпут да бисте омогућили овај параметар.
Одређује асинхрони чисти извор за улазни регистар података. Морате да изаберете Регистер датац инпут да бисте омогућили овај параметар.
Одређује синхрони чисти извор за улазни регистар података. Морате да изаберете Регистер датац инпут да бисте омогућили овај параметар.

Одређује број битова за

цоефсел улазна магистрала.

Морате да изаберете ЦОЕФ или ЦОНСТАНТ за режим предаддера да бисте омогућили овај параметар.

На Сату 0

Изаберите ову опцију да бисте омогућили улазни регистар за коефсел улазну магистралу. Морате да изаберете ЦОЕФ или ЦОНСТАНТ за режим предаддера да бисте омогућили овај параметар.
Изаберите Цлоцк0 , Цлоцк1 или Цлоцк2 да одредите улазни такт сигнал за коеф. Морате да изаберете Регистер тхе цоефсел инпут да бисте омогућили овај параметар.
наставио…

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 52

Пошаљите повратне информације

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Параметар
Шта је извор за асинхрони чисти унос?

ИП генерисани параметар

Валуе

гуи_цоеф_реги стер_ацлр

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони јасан унос

гуи_цоеф_реги стер_сцлр

НОНЕ СЦЛР0 СЦЛР1

Коефицијент_0 Конфигурација

цоеф0_0 до цоеф0_7

0к00000 0кФФФФФФФ

Коефицијент_1 Конфигурација

цоеф1_0 до цоеф1_7

0к00000 0кФФФФФФФ

Коефицијент_2 Конфигурација

цоеф2_0 до цоеф2_7

0к00000 0кФФФФФФФ

Коефицијент_3 Конфигурација

цоеф3_0 до цоеф3_7

0к00000 0кФФФФФФФ

8.6.5. Акумулатор Таб

Табела 34. Таб. Акумулатор

Параметар

ИП генерисани параметар

Валуе

Омогућити акумулатор?

акумулатор

ДА НЕ

Који је тип рада акумулатора?

аццум_дирецти АДД,

СУБ

Подразумевана вредност НОНЕ
НОНЕ
0к0000000 0
0к0000000 0
0к0000000 0
0к0000000 0

Опис
Одређује асинхрони чисти извор за коефсел улазни регистар. Морате да изаберете Регистер тхе цоефсел инпут да бисте омогућили овај параметар.
Одређује синхрони чисти извор за коефсел улазни регистар. Морате да изаберете Регистер тхе цоефсел инпут да бисте омогућили овај параметар.
Одређује вредности коефицијента за овај први множилац. Број битова мора бити исти као што је наведено у Колико широка треба да буде ширина коефа? параметар. Морате да изаберете ЦОЕФ или ЦОНСТАНТ за режим предаддера да бисте омогућили овај параметар.
Одређује вредности коефицијента за овај други множилац. Број битова мора бити исти као што је наведено у Колико широка треба да буде ширина коефа? параметар. Морате да изаберете ЦОЕФ или ЦОНСТАНТ за режим предаддера да бисте омогућили овај параметар.
Одређује вредности коефицијента за овај трећи множилац. Број битова мора бити исти као што је наведено у Колико широка треба да буде ширина коефа? параметар. Морате да изаберете ЦОЕФ или ЦОНСТАНТ за режим предаддера да бисте омогућили овај параметар.
Одређује вредности коефицијента за овај четврти множилац. Број битова мора бити исти као што је наведено у Колико широка треба да буде ширина коефа? параметар. Морате да изаберете ЦОЕФ или ЦОНСТАНТ за режим предаддера да бисте омогућили овај параметар.

Подразумевана вредност БР
АДД

Опис
Изаберите ДА да бисте омогућили акумулатор. Морате изабрати Регистрирај излаз јединице сабирача када користите функцију акумулатора.
Одређује рад акумулатора: · АДД за операцију сабирања · СУБ за операцију одузимања. Морате да изаберете ДА за Омогући акумулатор? параметар да бисте омогућили ову опцију.
наставио…

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 53

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Параметар
Константа предучитавања Омогући константу предучитавања

ИП генерисани параметар

Валуе

гуи_ена_прело Он

ад_цонст

Офф

На шта је повезан улаз акумулационог порта?

гуи_аццумула АЦЦУМ_СЛОАД, те_порт_селецт СЛОАД_АЦЦУМ

Изаберите вредност за прелоад лоадцонст_вал 0 – 64

константан

Шта је извор за улаз сата?

гуи_аццум_сл оад_регистер_ сат

Сат0 Сат1 Сат2

Шта је извор за асинхрони чисти унос?

гуи_аццум_сл оад_регистер_ ацлр

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони чисти улаз?

гуи_аццум_сл оад_регистер_ сцлр

НОНЕ СЦЛР0 СЦЛР1

Омогућите двоструки акумулатор

гуи_доубле_а Он

ццум

Офф

Подразумевана вредност

Опис

Офф

Омогућите аццум_слоад или

слоад_аццум сигнали и регистарски улаз

да бисте динамички изабрали улаз за

акумулатор.

Када је аццум_слоад ниска или слоад_аццум, излаз множитеља се доводи у акумулатор.

Када је аццум_слоад висока или слоад_аццум, кориснички специфицирана константа предучитавања се уноси у акумулатор.

Морате да изаберете ДА за Омогући акумулатор? параметар да бисте омогућили ову опцију.

АЦЦУМ_СЛ ОАД

Одређује понашање аццум_слоад/слоад_аццум сигнала.
АЦЦУМ_СЛОАД: Покрени аццум_слоад ниско да учита излаз множења у акумулатор.
СЛОАД_АЦЦУМ: Покрени слоад_аццум високо да учита излаз множења у акумулатор.
Морате да изаберете опцију Омогући константу унапред учитавања да бисте омогућили овај параметар.

Одредите унапред подешену константну вредност.

Ова вредност може бити 2Н где је Н унапред подешена константна вредност.

Када је Н=64, то представља константну нулу.

Морате да изаберете опцију Омогући константу унапред учитавања да бисте омогућили овај параметар.

Цлоцк0

Изаберите Цлоцк0 , Цлоцк1 или Цлоцк2 да одредите улазни сигнал такта за регистар аццум_слоад/слоад_аццум.
Морате да изаберете опцију Омогући константу унапред учитавања да бисте омогућили овај параметар.

НОНЕ

Одређује асинхрони чисти извор за регистар аццум_слоад/слоад_аццум.
Морате да изаберете опцију Омогући константу унапред учитавања да бисте омогућили овај параметар.

НОНЕ

Одређује синхрони чисти извор за регистар аццум_слоад/слоад_аццум.
Морате да изаберете опцију Омогући константу унапред учитавања да бисте омогућили овај параметар.

Офф

Омогућава регистар двоструког акумулатора.

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 54

Пошаљите повратне информације

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

8.6.6. Таблица Систолиц/Цхаиноут

Табела 35. Таб. Систолни/ланчани сабирач

Параметар Омогући ланчани сабирач

ИП генерисани параметар

Валуе

цхаиноут_адд ДА,

НО

Који је тип операције ланчаног сабирача?

цхаиноут_адд АДД,

ер_дирецтион

СУБ

Омогућити `негате' унос за сабирач ланчаника?

Порт_негате

ПОРТ_УСЕД, ПОРТ_УНУСЕД

Региструјте `негате' унос? негате_регист ер

НЕРЕГИСТРОВАН, САТ0, САТ1, САТ2, САТ3

Шта је извор за асинхрони чисти унос?

негате_ацлр

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони чисти улаз?

негате_сцлр

НОНЕ СЦЛР0 СЦЛР1

Систолиц Делаи
Омогућите регистре систолног кашњења

гуи_систолиц_д Он

елаи

Офф

Шта је извор за улаз сата?

гуи_систолиц_д ЦЛОЦК0,

елаи_цлоцк

САТ 1,

Подразумевана вредност
НО

Опис
Изаберите ДА да бисте омогућили модул за сабирање ланчаника.

АДД

Одређује операцију ланчаног сабирача.
За операцију одузимања, ПОТПИСНО мора бити изабрано за Који је формат репрезентације за улазе множитеља А? и Који је формат представљања за улазе множитеља Б? на картици Множиоци.

ПОРТ_УН УСЕД

Изаберите ПОРТ_УСЕД да бисте омогућили негирајући улазни сигнал.
Овај параметар је неважећи када је ланчани сабирач онемогућен.

УНРЕГИСТ ЕРЕД

Омогућавање улазног регистра за негативни улазни сигнал и задаје улазни такт сигнал за негативни регистар.
Изаберите УНРЕГИСТЕРЕД ако није потребан регистар за унос није потребан
Овај параметар је неважећи када изаберете:
· НЕ за Енабле цхаиноут аддер или
· ПОРТ_УНУСЕД за Омогућавање 'негате' уноса за сабирач ланчаника? параметар или

НОНЕ

Одређује асинхрони чисти извор за негативни регистар.
Овај параметар је неважећи када изаберете:
· НЕ за Енабле цхаиноут аддер или
· ПОРТ_УНУСЕД за Омогућавање 'негате' уноса за сабирач ланчаника? параметар или

НОНЕ

Одређује синхрони чисти извор за негативни регистар.
Овај параметар је неважећи када изаберете:
· НЕ за Енабле цхаиноут аддер или
· ПОРТ_УНУСЕД за Омогућавање 'негате' уноса за сабирач ланчаника? параметар или

Офф ЦЛОЦК0

Изаберите ову опцију да бисте омогућили систолни режим. Овај параметар је доступан када одаберете 2 или 4 за Колики је број множитеља? параметар. Морате омогућити излаз регистра јединице за сабирање да бисте користили регистре систоличког кашњења.
Одређује улазни тактни сигнал за регистар систолног кашњења.
наставио…

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 55

8. Интел ФПГА Мултипли Аддер ИП Цоре 683490 | 2020.10.05

Параметар

ИП генерисани параметар

Валуе

САТ 2,

Шта је извор за асинхрони чисти унос?

гуи_систолиц_д елаи_ацлр

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони чисти улаз?

гуи_систолиц_д елаи_сцлр

НОНЕ СЦЛР0 СЦЛР1

Подразумевана вредност
НОНЕ
НОНЕ

Опис
Морате да изаберете омогући регистре систоличког кашњења да бисте омогућили ову опцију.
Одређује асинхрони чисти извор за регистар систолног кашњења. Морате да изаберете Омогући регистре систоличког кашњења да бисте омогућили ову опцију.
Одређује синхрони чисти извор за регистар систолног кашњења. Морате да изаберете омогући регистре систоличког кашњења да бисте омогућили ову опцију.

8.6.7. Таб

Табела 36. Таб

Конфигурација цевовода параметара

ИП генерисани параметар

Валуе

Да ли желите да додате регистар цевовода на улаз?

гуи_пипелининг Не, Да

Подразумевана вредност
бр

Молимо наведите

латенција

број латенције сата

циклуса

Било која вредност већа од 0

Шта је извор за улаз сата?

гуи_инпут_лате нци_цлоцк

САТ0, САТ1, САТ2

Шта је извор за асинхрони чисти унос?

гуи_инпут_лате нци_ацлр

НИШТА АЦЛР0 АЦЛР1

Шта је извор за синхрони чисти улаз?

гуи_инпут_лате нци_сцлр

НОНЕ СЦЛР0 СЦЛР1

ЦЛОЦК0 НОНЕ НОНЕ

Опис
Изаберите Да да бисте омогућили додатни ниво регистра цевовода за улазне сигнале. Морате да наведете вредност већу од 0 за параметар Наведите број циклуса латенције.
Одређује жељено кашњење у тактовима. Један ниво регистра цевовода = 1 латенција у такту. Морате да изаберете ДА за Да ли желите да додате регистар цевовода на улаз? да бисте омогућили ову опцију.
Изаберите Цлоцк0 , Цлоцк1 или Цлоцк2 да бисте омогућили и одредили улазни сатни сигнал регистра цевовода. Морате да изаберете ДА за Да ли желите да додате регистар цевовода на улаз? да бисте омогућили ову опцију.
Одређује асинхрони чисти извор регистра за додатни регистар цевовода. Морате да изаберете ДА за Да ли желите да додате регистар цевовода на улаз? да бисте омогућили ову опцију.
Одређује синхрони чисти извор регистра за додатни регистар цевовода. Морате да изаберете ДА за Да ли желите да додате регистар цевовода на улаз? да бисте омогућили ову опцију.

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 56

Пошаљите повратне информације

683490 | 2020.10.05 Пошаљи повратну информацију

9. АЛТМЕММУЛТ (Множитељ константног коефицијента заснован на меморији) ИП језгро

пажња:

Интел је уклонио подршку за ову ИП адресу у верзији 20.3 Интел Куартус Приме Про Едитион. Ако ИП језгро у вашем дизајну циља на уређаје у Интел Куартус Приме Про издању, можете заменити ИП са ЛПМ_МУЛТ Интел ФПГА ИП или поново генерисати ИП и компајлирати свој дизајн помоћу софтвера Интел Куартус Приме Стандард Едитион.

ИП језгро АЛТМЕММУЛТ се користи за креирање множитеља заснованих на меморији користећи онцхип меморијске блокове који се налазе у Интел ФПГА (са М512, М4К, М9К и МЛАБ меморијским блоковима). Ово ИП језгро је корисно ако немате довољно ресурса за имплементацију множитеља у логичке елементе (ЛЕ) или наменске ресурсе множитеља.
АЛТМЕММУЛТ ИП језгро је синхрона функција за коју је потребан сат. АЛТМЕММУЛТ ИП језгро имплементира множилац са најмањом могућом пропусношћу и кашњењем за дати скуп параметара и спецификација.
Следећа слика приказује портове за АЛТМЕММУЛТ ИП језгро.

Слика 21. АЛТМЕММУЛТ портови

АЛТМЕММУЛТ

дата_ин[] слоад_дата цоефф_ин[]

ресулт[] валид_ресулт лоад_доне

слоад_цоефф

сцлр цлоцк
инст

Повезане информације Функције на страници 71

9.1. Карактеристике
АЛТМЕММУЛТ ИП језгро нуди следеће карактеристике: · Креира само меморијске множитеље користећи меморијске блокове на чипу који се налазе у
Интел ФПГА · Подржава ширину података од 1 бита · Подржава формат представљања потписаних и непотписаних података · Подржава цевовод са фиксним излазним кашњењем

ИСО 9001:2015 Регистрован

9. АЛТМЕММУЛТ (Множитељ константног коефицијента заснован на меморији) ИП Цоре 683490 | 2020.10.05
· Чува вишеструке константе у меморији са случајним приступом (РАМ)
· Пружа опцију за избор типа РАМ блока
· Подржава опционе синхроне чисте и улазне портове за контролу оптерећења
9.2. Верилог ХДЛ прототип
Следећи Верилог ХДЛ прототип се налази у Верилог Десигн-у File (.в) алтера_мф.в у еда синтхесис дирецтори.
модул алтмеммулт #( параметар цоефф_репресентатион = „ПОТПИСАН“, параметар коефицијент 0 = „НЕКОРИШЋЕН“, параметар дата_репресентатион = „ПОТПИСАН“, параметар намењен_девице_фамили = „неискоришћен“, параметар мак_цлоцк_цицлес_пер_ресулт = 1, параметар број_коефицијената_коефицијената_АУб = „закључавање_коефицијената_коефицијената 1_“, тотал_латенци = 1, параметар видтх_ц = 1, параметар видтх_д = 1, параметар видтх_р = 1, параметар видтх_с = 1, параметар лпм_типе = "алтмеммулт", параметар лпм_хинт = "унусед") (такт улазне жице, улазна жица [видтх_ц-1: 0]цоефф_ин, улазна жица [видтх_д-1:0] дата_ин, излазна жица лоад_доне, излазна жица [видтх_р-1:0] резултат, излазна жица резултат_важећи, улазна жица сцлр, улазна жица [видтх_с-1:0] сел, улаз жица слоад_цоефф, улазна жица слоад_дата)/* синтеза син_блацк_бок=1 */; ендмодуле
9.3. Декларација ВХДЛ компоненте
Декларација ВХДЛ компоненте се налази у ВХДЛ дизајну File (.вхд) алтера_мф_цомпонентс.вхд у директоријум либрариесвхдлалтера_мф.
компонента алтмеммулт генеричка ( цоефф_репресентатион:стринг := “ПОТПИСАН”; цоеффициент0:стринг := “НЕКОРИШЋЕН”; дата_репресентатион:стринг := “ПОТПИСАН”; намењен_девице_фамили:стринг := “неискоришћен”; мак_цлоцк_цицлес_пер_ресулт:1. := 1; рам_блоцк: = "АУТО"; „алтмеммулт“); порт(цлоцк:ин стд_логиц; цоефф_ин:ин стд_логиц_вецтор(видтх_ц-1 до 1) := (други => '0'); дата_ин:ин стд_логиц_вецтор(видтх_д-0 до 1);

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 58

Пошаљите повратне информације

9. АЛТМЕММУЛТ (Множитељ константног коефицијента заснован на меморији) ИП Цоре 683490 | 2020.10.05

лоад_доне:оут стд_логиц; ресулт:оут стд_логиц_вецтор(видтх_р-1 довнто 0); ресулт_валид:оут стд_логиц; сцлр:ин стд_логиц := '0'; сел:ин стд_логиц_вецтор(видтх_с-1 до 0) := (остали => '0'); слоад_цоефф:ин стд_логиц:= '0'; слоад_дата:ин стд_логиц := '0'); крајња компонента;

9.4. Портс

Следеће табеле наводе улазне и излазне портове за АЛТМЕММУЛТ ИП језгро.

Табела 37. АЛТМЕММУЛТ улазни портови

Порт Наме

Обавезно

Опис

сат

Да

Улаз сата за множилац.

цоефф_ин[]

бр

Коефицијент улазног порта за множилац. Величина улазног порта зависи од вредности параметра ВИДТХ_Ц.

дата_ин[]

Да

Порт за унос података у множилац. Величина улазног порта зависи од вредности параметра ВИДТХ_Д.

сцлр

бр

Синхрони чисти унос. Ако се не користи, подразумевана вредност је активна висока.

сел[]

бр

Избор фиксног коефицијента. Величина улазног порта зависи од ВИДТХ_С

вредност параметра.

слоад_цоефф

бр

Улазни порт за синхрони коефицијент оптерећења. Замењује тренутну изабрану вредност коефицијента вредношћу наведеном у уносу цоефф_ин.

слоад_дата

бр

Синхрони улазни порт за учитавање података. Сигнал који специфицира нову операцију множења и поништава све постојеће операције множења. Ако параметар МАКС_ЦЛОЦК_ЦИЦЛЕС_ПЕР_РЕСУЛТ има вредност 1, улазни порт слоад_дата се занемарује.

Табела 38. АЛТМЕММУЛТ излазни портови

Порт Наме

Обавезно

Опис

резултат[]

Да

Излазни порт множитеља. Величина улазног порта зависи од вредности параметра ВИДТХ_Р.

ресулт_валид

Да

Означава када је излаз валидан резултат потпуног множења. Ако параметар МАКС_ЦЛОЦК_ЦИЦЛЕС_ПЕР_РЕСУЛТ има вредност 1, излазни порт ресулт_валид се не користи.

лоад_доне

бр

Означава када је нови коефицијент завршио учитавање. Сигнал лоад_доне потврђује када је нови коефицијент завршио учитавање. Осим ако је сигнал лоад_доне висок, ниједна друга вредност коефицијента се не може учитати у меморију.

9.5. Параметри

У следећој табели су наведени параметри за АЛТМЕММУЛТ ИП језгро.

Табела 39.
ВИДТХ_Д ВИДТХ_Ц

АЛТМЕММУЛТ Параметерс
Назив параметра

Типе Рекуиред

Опис

Интегер Иес

Одређује ширину порта дата_ин[].

Интегер Иес

Одређује ширину порта цоефф_ин[]. наставио…

Пошаљите повратне информације

Упутство за коришћење Интел ФПГА целобројних аритметичких ИП језгара 59

9. АЛТМЕММУЛТ (Множитељ константног коефицијента заснован на меморији) ИП Цоре 683490 | 2020.10.05

Назив параметра ВИДТХ_Р ВИДТХ

Документи / Ресурси

Интел ФПГА Интегер Аритхметиц ИП Цорес [пдф] Упутство за кориснике
ФПГА интегер аритметичка ИП језгра, целобројна аритметичка ИП језгра, аритметичка ИП језгра, ИП језгра