MICROCHIP Synopsys Synplify Pro ME

Specifikacije

• Ime izdelka: Synopsys Synplify
• Vrsta izdelka: Orodje za logično sintezo
• Podprte naprave: FPGA in CPLD
• Podprti jeziki: Verilog in VHDL
• Dodatne funkcije: FSM raziskovalec, FSM viewhm, ponovno merjenje časa v registru, pretvorba ure z zaprtimi vrati

Navodila za uporabo izdelka

konecview
Synopsys Synplify je orodje za logično sintezo, zasnovano za naprave FPGA in CPLD. Sprejema vnos na visoki ravni v jezikih Verilog in VHDL ter pretvori načrte v majhne in visoko zmogljive sezname omrežij.

Oblikovalski vnos
Napišite svojo zasnovo v Verilog ali VHDL z uporabo standardne sintakse.

Sintezni proces
Uporabite Synplify ali Synplify Pro, da zaženete proces sinteze na vašem dizajnu. Orodje bo optimiziralo zasnovo za ciljno napravo FPGA ali CPLD.

Preverjanje izhoda
Po sintezi orodje ustvari VHDL in Verilog netlists.
Te sezname mrež lahko simulirate, da preverite funkcionalnost vaše zasnove.

pogosta vprašanja

Kaj počne Synplify?
Synplify in Synplify Pro sta orodji za logično sintezo za naprave FPGA in CPLD. Synplify Pro ponuja napredne funkcije za upravljanje in optimizacijo kompleksnih FPGA.

Uvod v Synopsys Synplify (postavite vprašanje)

Ta dokument ponuja odgovore na pogosto zastavljena vprašanja (FAQ) v zvezi z orodjem Synopsys® Synplify® in njegovo integracijo z Microchipovo zbirko Libero® SoC Design Suite. Ta dokument pokriva teme, kot so licenciranje, sporočila o napakah in optimizacija sinteze. Ta dokument je namenjen pomoči uporabnikom pri učinkoviti uporabi Synplify za zasnove FPGA. Pojasnjuje podprte jezike HDL, licenčne zahteve in kako odpraviti pogoste težave. Poleg tega dokument obravnava posebne poizvedbe glede sklepanja o RAM-u, atributov, direktiv in tehnik za izboljšanje področja načrtovanja in kakovosti rezultatov.

• Kaj počne Synplify? (Postavite vprašanje)
  Izdelka Synplify in Synplify Pro sta orodji za logično sintezo za Field Programmable Gate Array (FPGA) in Complex Programmable Logic Device (CPLD). Orodje Synplify Pro je napredna različica orodja Synplify s številnimi dodatnimi funkcijami za upravljanje in optimizacijo kompleksnih FPGA. Nekatere dodatne funkcije, ki so na voljo v Synplify Pro, so raziskovalec končnega stroja stanja (FSM), FSM vieweee, registrirajte ponovno merjenje časa in pretvorbo zaporne ure.
  Ta orodja sprejemajo vnos na visoki ravni, napisan v industrijskih standardnih jezikih za opisovanje strojne opreme (Verilog in VHDL) in z uporabo algoritmov Synplicity Behavior Extracting Synthesis Technology (BEST). Zasnove pretvorijo v majhne in visoko zmogljive sezname mrež za priljubljene prodajalce tehnologije. Orodja po sintezi napišejo sezname mrež VHDL in Verilog, ki jih je mogoče simulirati za preverjanje funkcionalnosti.
• Kateri jezik HDL podpira Synplify? (Postavite vprašanje)
  Verilog 95, Verilog 2001, standard System Verilog IEEE® (P1800), VHDL 2008 in VHDL 93 so podprti v Synplify. Za informacije o različnih jezikovnih konstruktih glejte Referenčni priročnik za jezikovno podporo Synplify Pro for Microchip.
• Ali bo Synplify sprejel ročne instancije Microchipovih makrov? (Postavite vprašanje)
  Da, Synplify vsebuje vgrajene knjižnice makrov za vse Microchipove trde makre, vključno z logičnimi vrati, števci, flip-flopi in I/O. Te makre lahko ročno ustvarite v svojih načrtih Verilog in VHDL, Synplify pa jih posreduje v izhodni seznam omrežij.
• Kako Synplify deluje z orodji Microchip? (Postavite vprašanje)
  Orodje za sintezo Synopsys Synplify Pro® Microchip Edition (ME) je integrirano v Libero, kar vam omogoča ciljanje in popolno optimizacijo zasnove HDL za katero koli napravo Microchip. Kot pri vseh drugih orodjih Libero lahko tudi Synplify Pro ME zaženete neposredno iz upravitelja projektov Libero.
  Synplify Pro ME je standardna ponudba v izdajah Libero. Synplify Pro ME se zažene s priklicem posebne izvršljive datoteke v orodju Libero tool profile.

Namestitev prenosa licenc (zastavite vprašanje)

Ta razdelek odgovarja na vprašanja v zvezi s postopkom namestitve licence in prenosa Synplify v Libero.

1. Kje lahko prenesem najnovejšo izdajo Synplify? (Postavite vprašanje)
   Synplify je del prenosa Libero, povezava za samostojno namestitev pa je Microchip Direct.
2. Katera različica Synplify je izdana z najnovejšim Liberom? (Postavite vprašanje)
   Za seznam različic Synplify, izdanih z Liberom, glejte Synplify Pro® ME.
3. Kako nadgradim na najnovejšo različico Synplify in jo uporabim v Libero
   Vodja projekta? (Postavite vprašanje)
   Prenesite in namestite najnovejšo različico Synplify iz podjetja Microchip ali Synopsys webmestu in spremenite nastavitve sinteze v orodju Libero Project Manager profile iz projekta Libero > Profiles meni.
4. Ali potrebujem ločeno licenco za zagon Synplify v Liberu? (Postavite vprašanje)
   Ne, vse licence Libero razen licence Libero-Standalone vključujejo licenco za programsko opremo Synplify.
5. Kje in kako dobim licenco za Synplify? (Postavite vprašanje)
   Če želite zaprositi za brezplačno licenco, si oglejte stran za licenciranje in kliknite povezavo Licence programske opreme in sistem registracije. Vnesite zahtevane podatke, vključno z ID-jem nosilca vašega pogona C. Ne pozabite uporabiti s pogonom C, tudi če to ni pogon, na katerega nameravate namestiti programsko opremo. Za plačljive licence se obrnite na lokalno prodajno pisarno Microchip.
6. Zakaj ne morem zagnati Synplify v paketnem načinu? Kakšno licenco potrebuje? (Postavite vprašanje)
   Iz ukaznega poziva pojdite v imenik, v katerem je projekt filein vnesite naslednje.
   • Za Libero IDE: synplify_pro -batch -licensetype synplifypro_actel -log synpl.log TopCoreEDAC_syn.prj
   • Za Libero SoC: synplify_pro -batch -licensetype synplifypro_actel -log synpl.log asdasd_syn.tcl
     Opomba: Za zagon Synplify v paketnem načinu morate imeti srebrno licenco. Ustvarite svojo brezplačno srebrno licenco na portalu Microchip.

Zakaj moja licenca Synplify ne deluje? (Postavite vprašanje)

Koraki za preverjanje delovanja licence so naslednji:

1. Preverite, ali je licenca potekla.
2. Preverite, ali je LM_LICENSE_FILE je pravilno nastavljen kot spremenljivka uporabniškega okolja Windows, ki kaže na lokacijo Libero License.dat file.
3. Preverite, ali je orodje Libero IDE profile je nastavljen na Synplify Pro in licenčna funkcija Synplify je omogočena v vaši licenci file.
4. Poiščite funkcijsko vrstico »synplifypro_actel« v licenci.dat file:
   INCREMENT synplifypro_actel snpslmd 2016.09 21-nov-2017 nešteto \ 4E4905A56595B143FFF4 VENDOR_STRING=^1+S \
   HOSTID=DISK_SERIAL_NUM=ec4e7c14 ISSUED=21-nov-2016 ck=232 \ SN=TK:4878-0:1009744:181759 START=21-nov-2016
5. 5. Ko najdete vrstico funkcij, se prepričajte, da je HostID pravilen za računalnik, ki ga uporabljate.

Ali lahko uporabim licenco Synplify, pridobljeno pri Microchipu (zastavite vprašanje)
Ne, če ste prejeli licenco Synplify od Microchipa, boste lahko zagnali le Synplify ME.

• Ali je orodje Synplify Pro Synthesis podprto v vseh licencah Libero? (Postavite vprašanje)
  Orodje Synplify Pro Synthesis ni podprto v vseh vrstah licenc. Za več informacij o licenciranju si oglejte stran za licenciranje.

Opozorila/sporočila o napakah (postavite vprašanje)

V tem razdelku so informacije o različnih sporočilih o napakah, ki se prikažejo med postopkom namestitve.

1. Opozorilo: vrhnja entiteta še ni nastavljena! (Postavite vprašanje)
   To opozorilno sporočilo pomeni, da Synplify zaradi zapletenosti načrta ni mogel prepoznati zgornje entitete v vašem dizajnu. V možnostih implementacije Synplify morate ročno določiti ime zgornje entitete. Naslednja slika prikazuje example. Slika 2-1. nprample Če želite določiti ime zgornje entitete
   
2. Opozorila o obrezovanju registrov (zastavite vprašanje) Synplify optimizira zasnovo z odrezovanjem neuporabljenih, podvojenih registrov, mrež ali blokov. Količino samodejne optimizacije lahko nadzirate ročno z uporabo naslednjih navodil:
   • *syn_keep—zagotavlja, da če se žica ohrani med sintezo in klobuk, ni nobenih optimizacij po žici. Ta direktiva se običajno uporablja za prekinitev neželenih optimizacij in za zagotovitev ročno ustvarjenih replikacij. Deluje samo na mrežah in kombinacijski logiki.
   • *syn_preserve—zagotavlja, da registri niso optimizirani stran.
   • *syn_noprune—zagotavlja, da črna skrinjica ni optimizirana, ko njeni izhodi niso uporabljeni (to je, ko njeni izhodi ne poganjajo nobene logike).
   Za več informacij o nadzoru optimizacije in dokumentih Synplify glejte Uporabniški priročnik Synplify Pro for Microchip.
3. @W: FP101 |Zasnova ima osem instanciranih globalnih vmesnih pomnilnikov, dovoljenih pa je le šest (zastavite vprašanje) @W: FP103— Uporabnik lahko uporabi syn_global_buffers za povečanje dovoljenih globalnih medpomnilnikov na največ 18.
   Opozorila so ustvarjena, ker je Synplify identificiral več kot šest globalnih makrov, instanciranih v zasnovi. Privzeto največje dovoljeno število globalnih omrežij v Synplify je trenutno nastavljeno na šest.
   Torej, ko orodje poskuša uporabiti več kot šest za ta dizajn, ustvari napako. Privzeto omejitev lahko ročno povečate na osem (do 18 v IGLOO/e, ProASIC3/E in Fusion ter do osem in 16, odvisno od naprave SmartFusion 2 in IGLOO 2), tako da dodate atribut sinteze, imenovan syn_global_buffers.
   Na primerample:
   vrh modula (clk1, clk2, d1, d2, q1, q2, ponastavitev) /* sinteza syn_global_buffers = 8 */; …… ali se arhitektura obnaša na vrhu je atribut syn_global_buffers : integer; atribut syn_global_buffers obnašanja: arhitektura je 8; ……
   Za več informacij glejte uporabniški priročnik Synplify Pro for Microchip.
4. Napaka: Profile za orodje Synplify je interaktivno in delujete v paketnem načinu: tega orodja ni mogoče priklicati (zastavite vprašanje)
   Za zagon Synplify v paketnem načinu morate imeti srebrno licenco. Za nakup srebrne licence se obrnite na lokalnega prodajnega predstavnika družbe Microchip. Zagotoviti morate, da orodje Libero Synthesis profile je konfiguriran za zagon Synplify v paketnem načinu, če kličete Synplify znotraj Libera namesto neposredno iz ukaznega poziva. Naslednja slika prikazuje, kako priklicati Synplify znotraj Libera.
   Slika 2-2. nprample za priklic Synplify iz znotraj Libera
   
5. @E: CG103: “C:\PATH\code.vhd”:12:13:12:13|Pričakujem izraz (zastavi vprašanje)
   @E: CD488: “C:\PATH\code.vhd”:14:11:14:11—EOF v dobesednem nizu
   Komentar, ki sledi čemur koli drugemu kot podpičju ali novi vrstici, v VHDL ni dovoljen. Dva vezaja označujeta začetek komentarja, ki ga prevajalnik VHDL ignorira. Komentar je lahko v ločeni vrstici ali na koncu vrstice. Napaka je posledica komentarjev v nekem drugem delu kode VHDL.
6. @E: notranja napaka v m_proasic.exe (zastavite vprašanje)
   To ni pričakovano vedenje orodja. Za več informacij se obrnite na skupino za podporo Synopsys Synplify ali skupino za tehnično podporo Microchip, če nimate računa za podporo Synopsys.
7. Zakaj je moj logični blok po sintezi izginil? (Postavite vprašanje) Synplify optimizira vse logične bloke, ki nimajo zunanjih izhodnih vrat.

Atributi/Direktive (zastavite vprašanje)

Ta razdelek odgovarja na vprašanja v zvezi z atributi in direktivami.

1. Kako izklopim samodejno uporabo medpomnilnika ure v Synplify? (Postavite vprašanje)
   Če želite izklopiti samodejno medpomnjenje ure za omrežja ali določena vhodna vrata, uporabite atribut syn_noclockbuf. Nastavite logično vrednost na ena ali res, da izklopite samodejno medpomnjenje ure.
   Ta atribut lahko pripnete trdi arhitekturi ali modulu, katerega hierarhija ne bo razpadla med optimizacijo vrat ali mreže.
   Za več informacij o uporabi atributa glejte uporabniški priročnik Synplify Pro for Microchip.
2. Kateri atribut se uporablja za shranjevanje registrov? (Postavite vprašanje)
   direktiva syn_preserve se uporablja za ohranjanje registrov. Za več informacij o tem atributu glejte uporabniški priročnik Synplify Pro for Microchip.
3. Ali atribut syn_radhardlevel podpira družini IGLOO in Fusion? (Postavite vprašanje)
   Ne, atribut syn_radhardlevel ni podprt v družinah IGLOO® in Fusion.
4. Kako onemogočim serijsko optimizacijo v Synplify? (Postavite vprašanje)
   Uporabite direktivo syn_preserve, da onemogočite serijsko optimizacijo v Synplify.
5. Kako lahko dodam atribut v Synplify? (Postavite vprašanje)

Izvedite naslednje korake, da dodate atribut v Synplify:

1. Zaženite Synplify iz Libero Project Managerja.
2. Kliknite na File > Novo > Omejitve načrtovanja FPGA.
3. Kliknite zavihek Atributi na dnu preglednice.
4. Dvokliknite katero koli celico atributa v preglednici. Morali bi videti spustni meni s številnimi navedenimi atributi. Izberite katerega koli od njih in ustrezno izpolnite zahtevana polja, kot je prikazano na naslednji sliki.
5. Shranite files in po končani nalogi zaprite urejevalnik obsega.

• Kako v svoj načrt vstavim medpomnilnik ure? (Postavite vprašanje)
  Uporabite atribut syn_insert_buffer, da vstavite medpomnilnik ure. Orodje za sintezo vstavi medpomnilnik ure v skladu z vrednostmi, specifičnimi za prodajalca, ki jih določite. Atribut je mogoče uporabiti na primerkih.
  Za več informacij o uporabi atributa glejte uporabniški priročnik Synplify Pro for Microchip.
• Kako povečam število medpomnilnikov globalne ure, uporabljenih v svojem načrtu? (Postavite vprašanje)
  Uporabite atribut syn_global_buffers v SCOPE, da določite število globalnih medpomnilnikov, ki bodo uporabljeni v načrtu. Je celo število med 0 in 18. Za več informacij o tem atributu glejte Uporabniški priročnik Synplify Pro for Microchip.
• Ali obstaja način, da ohranim svojo logiko, če izhodna vrata niso uporabljena v mojem dizajnu? (Postavite vprašanje)
  Uporabite atribut syn_noprune, da ohranite logiko, če izhodna vrata niso uporabljena v načrtu. Na primerample: modul syn_noprune (a,b,c,d,x,y); /* sinteza syn_noprune=1 */;
  Za več informacij o tem atributu glejte uporabniški priročnik Synplify Pro for Microchip.
• Zakaj sinteza optimizira mojo visoko razpršeno mrežo na medpomnilnik? (Postavite vprašanje)
  Uporabite syn_maxfan za preglasitev privzetega (globalnega) vodnika za odvod za posamezna vhodna vrata, mrežo ali izhod registra. Nastavite privzeti vodnik ventilatorja za načrt prek plošče naprave v pogovornem oknu Možnosti izvedbe ali z ukazom set_option -fanout_limit v
  projekt file. Z atributom syn_maxfan določite drugačno (lokalno) vrednost za posamezne V/I.
  Za več informacij o tem atributu glejte uporabniški priročnik Synplify Pro for Microchip.
• Kako uporabim atribut syn_encoding za načrt FSM? (Postavite vprašanje)
  Atribut syn_encoding preglasi privzeto kodiranje prevajalnika FSM za avtomat stanja.
  Ta atribut začne veljati samo, ko je prevajalnik FSM omogočen. Uporabite syn_encoding, ko želite globalno onemogočiti prevajalnik FSM, vendar je v vaši zasnovi izbrano število registrov stanja, ki jih želite ekstrahirati. V tem primeru uporabite ta atribut z vklopljeno direktivo syn_state_machine samo za tiste specifične registre.
  Za več informacij o tem atributu glejte uporabniški priročnik Synplify Pro for Microchip.
• Zakaj Synplify ustvari seznam omrežij, ki presega največji razpon naprave, zaradi česar se seznam omrežij ne uspe sestaviti? (Postavite vprašanje)
  Makro CC, ki je na voljo za družine Antifuse, je flip-flop element, zgrajen iz dveh C-celic. Mreža, ki poganja vrata CLK ali CLR makra CC, poganja dve celici. Omejitev trdega razprševanja na nekaterih mrežah ne doseže želenih rezultatov, ker ne upošteva tega neto podvojitvenega učinka.
  V kodo RTL vključite atribut syn_maxfan, da prisilite Synplify, da ustvari veljaven seznam povezav.
  Zmanjšajte največjo mejno vrednost razpršitve za eno za vsak makro CC, ki ga poganja omrežje. Na primerample, nastavite mejo syn_maxfan na 12 za mrežo, ki poganja CC makre, da ohranite fanout na 24 ali manj.

Sklep o RAM-u (zastavite vprašanje)

Ta razdelek odgovarja na vprašanja v zvezi s podporo Synplify za sklepanje RAM-a za družine izdelkov Microchip.

1. Katere družine Microchip podpira Synplify za sklepanje o RAM-u? (Zastavite vprašanje) Synplify podpira Microchip ProASIC®, ProASIC PLUS®, ProASIC3®, SmartFusion® 2, IGLOO® 2 in
   Družine RTG4™ pri ustvarjanju enojnih in dvovratnih RAM-ov.
2. Ali je sklepanje o RAM-u privzeto VKLOPLJENO? (Postavite vprašanje)
   Da, orodje za sintezo samodejno ugotovi RAM.
3. Kako lahko izklopim sklepanje o RAM-u v Synplify? (Postavite vprašanje)
   Uporabite atribut syn_ramstyle in nastavite njegovo vrednost na register.
   Za več informacij glejte Referenčni priročnik Synopsys Synplify Pro for Microchip.
4. Kako naj Synplify ugotovi, da je vdelan RAM/ROM? (Postavite vprašanje)
   Uporabite atribut syn_ramstyle in nastavite njegovo vrednost na block_ram ali LSRAM in USRAM za naprave SmartFusion 2 in IGLOO 2.
   Za več informacij glejte Referenčni priročnik Synopsys Synplify Pro for Microchip.
5. Ne morem prevesti obstoječega dizajna v novejšo različico Designerja. (Postavite vprašanje)
   Lahko pride do spremembe konfiguracije RAM/PLL. Znova ustvarite svoj RAM/PLL tako, da odprete osnovne konfiguracijske možnosti iz kataloga v Libero Project Managerju in ponovno sintetizirate, prevedete ali postavite.

Območje ali kakovost rezultatov (zastavite vprašanje)

Ta razdelek odgovarja na vprašanja v zvezi z uporabo področja ali kakovosti za Synplify.

1. Zakaj se uporaba območja v novi različici Synplify poveča? (Postavite vprašanje)
   Synplify je zasnovan za doseganje boljših časovnih rezultatov v vsaki novi različici. Na žalost je kompromis pogosto povečanje površine.

Če je časovna zahteva za zasnovo dosežena in je preostala naloga prilagoditi zasnovo v določeno matrico, so naslednje metode:

1. Povečajte omejitev Fanout, da zmanjšate podvajanje medpomnilnika.
2. Spremenite globalne nastavitve frekvence, da zmanjšate časovne zahteve.
3. Vklopite skupno rabo virov (specifično za oblikovanje), da optimizirate zasnovo.

Kakšna tehnika izboljšanja območja je na voljo v Synplify?  (Zastavite vprašanje) Izvedite naslednje tehnike za izboljšanje območja v Synplify:

1. Povečajte omejitev razpršitve, ko nastavite možnosti izvedbe. Višja meja pomeni manj replicirane logike in manj medpomnilnikov, vstavljenih med sintezo, ter posledično manjše območje. Poleg tega, ker orodja za kraj in pot običajno medpomnijo mreže z visokimi razcepi, med sintezo ni potrebe po pretiranem medpomnjenju.
2. Označite možnost Skupna raba virov, ko nastavite možnosti implementacije. Ko je ta možnost označena, programska oprema deli vire strojne opreme, kot so seštevalniki, množitelji in števci, kjer je to mogoče, in minimizira območje.
3. Za načrte z velikimi FSM uporabite sive ali zaporedne sloge kodiranja, ker običajno uporabljajo najmanjše območje.
4. Če preslikavate v CPLD in ne izpolnjujete območnih zahtev, nastavite privzeti slog kodiranja za FSM na zaporedno namesto enega vročega.

Kako onemogočim optimizacijo področja? (Postavite vprašanje)
Optimizacija časovnega razporeda je pogosto manjša od površine. Ni posebnega načina za onemogočanje optimizacije območja. Izvedite naslednje, da izboljšate časovni razpored in s tem povečate izkoriščenost površine:

1. Omogoči možnost ponovnega merjenja časa.
2. Omogoči možnost cevovoda.
3. Uporabite realistične omejitve oblikovanja, približno 10 do 15 odstotkov dejanskega cilja.
4. Izberite uravnoteženo omejitev razpršitve.
   Za več informacij o optimizaciji za merjenje časa glejte Uporabniški priročnik Synplify Pro for Microchip.

Kako onemogočim zaporedno optimizacijo? (Postavite vprašanje)
Ni izrecnega gumba ali potrditvenega polja za onemogočanje zaporedne optimizacije. To je zato, ker obstajajo različne vrste zaporednih optimizacij, ki jih izvaja Synplify.
Za več informacij o možnostih za onemogočanje optimizacije glejte Referenčni priročnik Synplify Pro for Microchip.
Na primerample, spodaj je nekaj možnosti za onemogočanje optimizacije.

• Onemogoči prevajalnik FSM.
• Za vodenje registrov v določenih primerih uporabite direktivo syn_preserve.

Pomembno: Vodja projekta prepiše Synthesis PRJ file vsakič, ko pokličete sintezo, ko izberete to možnost.

• Katero družino TMR podpira Synplify? (Postavite vprašanje)
  • Podprt je na napravah Microchip ProASIC3/E, SmartFusion 2 in IGLOO 2 ter na napravah Microchip
  • Naprave, odporne na sevanje (RT) in odporne na sevanje (RH). Dobite lahko tudi trojni modul
  • Nastavitev redundance (TMR) deluje za starejše družine naprav Microchip Antifuse. Vendar ni podprt v komercialni družini naprav AX.
  • Opomba: V Microchipovi družini naprav RTAX je boljša podpora za TMR na voljo prek same strojne opreme.
  • Za naprave Axcelerator RT je TMR vgrajen v silicij, zaradi česar je mehki TMR prek orodja Synthesis nepotreben za zaporedno logiko.
• Zakaj makro TMR deluje v SX, v družini AX pa ne? (Postavite vprašanje)
  • V sintezi Synplify za komercialno družino Axcelerator ni programske podpore TMR, vendar je na voljo za družino SX. Če uporabljate naprave RTAXS, je TMR vgrajen v strojno opremo/napravo za sekvenčne flip-flops.
• Kako lahko omogočim TMR za napravo SX-A? (Postavite vprašanje)
  • Za družino naprav SX-A morate v programski opremi Synplify ročno uvoziti file najdete v namestitveni mapi Libero IDE, na primer:
  • C:\Microsemi\Libero_v9.2\Synopsys\synplify_G201209ASP4\lib\actel\tmr.vhd.
  • Opomba: Vrstni red files v projektu Synplify je pomemben in na najvišji ravni file mora biti na dnu.
  • Lahko kliknete in pridržite najvišjo raven file v projektu Synplify in ga povlecite pod tmr.vhd file.
• Katera različica Synplify podpira nano izdelke? (Postavite vprašanje)
  • Vse različice Synplify po Synplify v9.6 A podpirajo nano izdelke.
• Katera različica Synplify nudi podporo za RTAX-DSP? (Postavite vprašanje)
  • Vse različice, vključene v Libero IDE v8.6 in novejše, nudijo podporo za RTAX-DSP.
• Kako ustvarim jedro IP s HDL fileimam? (Postavite vprašanje)
  • Ustvarite omrežni seznam EDIF brez vstavljanja V/I medpomnilnika. Ta omrežni seznam EDIF se pošlje uporabniku kot IP. Uporabnik mora to obravnavati kot črno skrinjico in jo vključiti v načrt.
  • Nano naprave imajo le štiri globalna omrežja ur. Kako nastavim to omejitev? (Postavite vprašanje)
  • Za nastavitev omejitve uporabite atribut /* synthesis syn_global_buffers = 4*/.
• Zakaj ne vidim svojega novega seznama vrat, tudi ko sem posodobil netlist?
  (Zastavite vprašanje) Čeprav so bila nova vrata dodana v zasnovo, seznam omrežij ni dodal vmesnega pomnilnika v vrata, ker v zasnovi ni bilo nobene logike, ki vključuje vrata. Vrata, ki niso povezana z nobeno logiko v načrtu, niso prikazana.
• Zakaj Synplify ne uporablja Global za signale Set/Reset? (Postavite vprašanje)
  • Synplify signale za nastavitev/ponastavitev obravnava drugače kot ure. Globalna promocija Synplify vedno daje prednost taktnim signalom, tudi če imajo nekateri signali za nastavitev/ponastavitev večji razvod kot taktne mreže.
  • Ročno ustvarite primerek clkbuf, da zagotovite, da je signal za nastavitev/ponastavitev globalen, če želite za te signale uporabiti globalno omrežje.
• Zakaj Synplify zapiše omejitve ure SDC tudi za samodejne omejitve? (Postavite vprašanje)
  To je privzeto vedenje v Synplify in ga ni mogoče spremeniti. Vendar pa lahko nadzirate samodejne omejitve SDC tako, da ročno spremenite ali odstranite neželene omejitve.
• Zakaj moja notranja tristazna logika ni sintetizirana pravilno? (Postavite vprašanje)
  Naprave Microchip ne podpirajo notranjih tristate medpomnilnikov. Če Synplify ne preslika pravilno notranjih signalov v tristanjih, je treba vsa notranja tristanja ročno preslikati v MUX.

Zgodovina revizij (zastavite vprašanje)

Zgodovina revizij opisuje spremembe, ki so bile izvedene v dokumentu. Spremembe so navedene po reviziji, začenši z najnovejšo objavo.

Revizija	Datum	Opis
A	12/2024	Sledi povzetek sprememb v reviziji A tega dokumenta. Dokument je bil preseljen na predlogo Microchip. Posodobljena številka dokumenta na DS60001871A iz 55800015. Vsi primerki Microsemi so bili posodobljeni na Microchip. Posodobljeni razdelki Zakaj ne morem zagnati Synplify v paketnem načinu? Kakšno licenco potrebuje? in Napaka: Profile za orodje Synplify je interaktivno in izvajate se v paketnem načinu: tega orodja ni mogoče priklicati, da bi označilo, da je za zagon Synplifyja v paketnem načinu potrebna srebrna licenca. Platinasta licenca je bila spremenjena v srebrno.
2.0		Sledi povzetek sprememb v reviziji 2.0 tega dokumenta. Vse povezave Actel so bile posodobljene s povezavami Microsemi. Vse    primerki IDE so odstranjeni iz razdelka za licenciranje. Za več informacij glejte Namestitev prenosa licenciranja. Dodan je bil FAQ 3.9. Za več informacij glejte Ali je orodje Synplify Pro Synthesis podprto v vseh licencah Libero? Pogosta vprašanja 4.1 so bila posodobljena. Za več informacij glejte Opozorilo: zgornja entiteta še ni nastavljena. Pogosta vprašanja 4.4 so bila posodobljena. Za več informacij glejte Napaka: The profile za orodje Synplify je interaktivno in delujete v paketnem načinu: tega orodja ni mogoče priklicati. Pogosta vprašanja 5.5 so bila posodobljena. Za več informacij glejte Kako lahko dodam atribut v Synplify?
1.0		To je bila prva objava dokumenta.

Podpora za Microchip FPGA

Skupina izdelkov Microchip FPGA podpira svoje izdelke z različnimi podpornimi storitvami, vključno s storitvami za stranke, centrom za tehnično podporo strankam, webspletno mesto in prodajne pisarne po vsem svetu. Strankam priporočamo, da obiščejo Microchipove spletne vire, preden stopijo v stik s podporo, saj je zelo verjetno, da so na njihova vprašanja že odgovorili.
Obrnite se na center za tehnično podporo prek webspletno mesto na www.microchip.com/support  Navedite številko dela naprave FPGA, izberite ustrezno kategorijo ohišja in naložite načrt files med ustvarjanjem primera tehnične podpore.
Obrnite se na službo za stranke za netehnično podporo za izdelke, kot so cene izdelkov, nadgradnje izdelkov, informacije o posodobitvah, status naročila in avtorizacija.

• Iz Severne Amerike pokličite 800.262.1060
• Iz preostalega sveta pokličite 650.318.4460
• Faks, od koder koli na svetu, 650.318.8044

Informacije o mikročipu

Blagovne znamke
Ime in logotip »Microchip«, logotip »M« ter druga imena, logotipi in blagovne znamke so registrirane in neregistrirane blagovne znamke družbe Microchip Technology Incorporated ali njenih podružnic in/ali podružnic v Združenih državah in/ali drugih državah (»Microchip Blagovne znamke«). Informacije o blagovnih znamkah Microchip najdete na https://www.microchip.com/en-us/about/legal-information/microchip-trademarks
ISBN: 979-8-3371-0303-7

Pravno obvestilo

• To publikacijo in informacije v njej lahko uporabljate samo z izdelki Microchip, vključno z načrtovanjem, testiranjem in integracijo izdelkov Microchip z vašo aplikacijo. Uporaba teh informacij
  na kakršen koli drug način krši te pogoje. Informacije o aplikacijah naprave so na voljo samo za vaše udobje in jih lahko nadomestijo posodobitve. Vaša odgovornost je zagotoviti, da vaša aplikacija ustreza vašim specifikacijam. Za dodatno podporo se obrnite na lokalno prodajno pisarno družbe Microchip ali pridobite dodatno podporo na www.microchip.com/en-us/support/design-help/client-support-services
• TE INFORMACIJE ZAGOTAVLJA MICROCHIP "TAKŠNE, KOT SO". MICROCHIP NE DAJE NOBENIH IZJAV ALI JAMSTEV KAKRŠNE KOLI VRSTE, BODISI IZRECNIH ALI POSREDNIH, PISNIH ALI USTNIH, ZAKONSKIH ALI DRUGAČEH, POVEZANIH Z INFORMACIJAMI, VKLJUČNO, VENDAR NE OMEJENO NA KAKRŠNE KOLI POSREDNE JAMSTVA O NEKRŠITVI, PRIMERNOST ZA PRODAJO IN PRIMERNOST ZA DOLOČEN NAMEN ALI GARANCIJE, POVEZANE Z NJEGOVIM STANJEM, KAKOVOSTJO ALI ZMOGLJIVOSTJO.
• MICROCHIP V NOBENEM PRIMERU NE BO ODGOVOREN ZA KAKRŠNO KOLI POSREDNO, POSEBNO, KAZNOVALNO, NAKLJUČNO ALI POSLEDIČNO IZGUBO, ŠKODO, STROŠKE ALI IZDATKE KAKRŠNEKOLI VRSTE, POVEZANE Z INFORMACIJAMI ALI NJIHOVO UPORABO, NE glede na to, KI SO POVZROČENI, TUDI ČE MICROCHIP JE BIL OBVEŠČEN O MOŽNOSTI ALI JE ŠKODA PREDVIDLJIVA. V NAJBOLJŠEM MERU, KI GA DOVOLJUJE ZAKON, SKUPNA ODGOVORNOST MICROCHIPA ZA VSE ZAHTEVKE, KAKRŠNOLI POVEZANE Z INFORMACIJO ALI NJENO UPORABO, NE BO PRESEGALA ZNESKA PRISTOJBIN, ČE OBSTAJAJO, KI STE GA PLAČALI NEPOSREDNO MICROCHIPU ZA INFORMACIJO.
  Uporaba naprav Microchip v aplikacijah za vzdrževanje življenja in/ali varnost je v celoti na kupčevo tveganje in kupec se strinja, da bo branil, odškodoval in zaščitil Microchip pred kakršno koli škodo, zahtevki, tožbami ali stroški, ki so posledica takšne uporabe. Nobene licence se ne posredujejo, implicitno ali kako drugače, v okviru pravic intelektualne lastnine družbe Microchip, razen če je navedeno drugače.

Funkcija zaščite kode Microchip Devices
Upoštevajte naslednje podrobnosti funkcije zaščite kode na izdelkih Microchip:

• Izdelki Microchip izpolnjujejo specifikacije v njihovem posebnem podatkovnem listu Microchip.
• Microchip verjame, da je njegova družina izdelkov varna, če se uporablja na predviden način, v okviru operativnih specifikacij in v normalnih pogojih.
• Microchip ceni in agresivno ščiti svoje pravice intelektualne lastnine. Poskusi kršitve funkcij zaščite kode izdelkov Microchip so strogo prepovedani in lahko kršijo Zakon o avtorskih pravicah v digitalnem tisočletju.
• Niti Microchip niti kateri koli drug proizvajalec polprevodnikov ne more jamčiti za varnost svoje kode. Zaščita kode ne pomeni, da jamčimo, da je izdelek "nezlomljiv". Zaščita kode se nenehno razvija. Microchip je zavezan nenehnemu izboljševanju funkcij zaščite kode naših izdelkov.

Dokumenti / Viri

MICROCHIP Synopsys Synplify Pro ME [pdfUporabniški priročnik Synopsys Synplify Pro ME, Synplify Pro ME, Pro ME

Reference

• Uporabniški priročnik