25G Ethernet Intel® FPGA IP Opombe ob izdaji
Uporabniški priročnik
Opombe ob izdaji 25G Ethernet Intel FPGA IP (naprave Intel Agilex)
Različice Intel® FPGA IP se ujemajo z različicami programske opreme Intel Quartus® Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ima Intel FPGA IP novo shemo za urejanje različic.
Številka različice Intel FPGA IP (XYZ) se lahko spremeni z vsako različico programske opreme Intel Quartus Prime. Sprememba v:
- X označuje večjo revizijo IP-ja. Če posodobite programsko opremo Intel Quartus Prime, morate ponovno ustvariti IP.
- Y označuje, da IP vključuje nove funkcije. Znova ustvarite svoj IP, da vključite te nove funkcije.
- Z označuje, da IP vključuje manjše spremembe. Ponovno ustvarite svoj IP, da vključite te spremembe.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
Tabela 1. v1.0.0 2022.09.26
| Različica Intel Quartus Prime | Opis | Vpliv |
| 22.3 | Dodana podpora za družino naprav Intel Agilex™ F-tile. • Podprta je samo hitrost 25G. • 1588 Precision Time Protocol ni podprt. |
— |
Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.
ISO
9001:2015
Registriran
25G Ethernet Intel FPGA IP Opombe ob izdaji (naprave Intel Stratix 10)
Če opomba ob izdaji ni na voljo za določeno različico IP, IP v tej različici nima sprememb. Za informacije o izdajah posodobitve IP do v18.1 glejte Opombe ob izdaji posodobitve Intel Quartus Prime Design Suite.
Različice Intel FPGA IP se ujemajo z različicami programske opreme Intel Quartus Prime Design Suite do v19.1. Začenši s programsko opremo Intel Quartus Prime Design Suite različice 19.2, Intel
FPGA IP ima novo shemo različic.
Številka različice Intel FPGA IP (XYZ) se lahko spremeni z vsako različico programske opreme Intel Quartus Prime. Sprememba v:
- X označuje večjo revizijo IP-ja. Če posodobite programsko opremo Intel Quartus Prime, morate ponovno ustvariti IP.
- Y označuje, da IP vključuje nove funkcije. Znova ustvarite svoj IP, da vključite te nove funkcije.
- Z označuje, da IP vključuje manjše spremembe. Ponovno ustvarite svoj IP, da vključite te spremembe.
Povezane informacije
- Opombe ob izdaji posodobitve Intel Quartus Prime Design Suite
- 25G Ethernet Intel Stratix®10 FPGA IP Arhiv uporabniškega priročnika
- 25G Ethernet Intel Stratix® 10 FPGA IP Design Example Arhiv uporabniškega priročnika
- Napake za 25G Ethernet Intel FPGA IP v zbirki znanja
2.1. 25G Ethernet Intel FPGA IP v19.4.1
Tabela 2. v19.4.1 2020.12.14
| Različica Intel Quartus Prime | Opis | Vpliv |
| 20.4 | Posodobitev preverjanja dolžine okvirjev VLAN: • V prejšnjih različicah 25G Ethernet Intel FPGA IP je napaka prevelikega okvirja uveljavljena, ko so izpolnjeni naslednji pogoji: 1. VLAN a. Zaznavanje VLAN je omogočeno. b. IP oddaja/sprejema okvirje z dolžino, ki znaša največjo dolžino okvirja TX/RX plus 1 do 4 oktete. 2. SVLAN a. Zaznavanje SVLAN je omogočeno. b. IP oddaja/sprejema okvirje z dolžino, ki znaša največjo dolžino okvirja TX/RX plus 1 do 8 oktete. • V tej različici je IP posodobljen, da popravi to vedenje. |
— |
| Posodobljen dostop vmesnika s preslikavo pomnilnika Avalon® do vmesnika status_*, da se prepreči časovna omejitev preslikave pomnilnika Avalon med branjem na neobstoječe naslove: • V prejšnjih različicah 25G Ethernet Intel FPGA IP vmesnik Avalon s pomnilniško preslikavo bere neobstoječe naslove na vmesniku status_* in bi zahteval status_waitrequest, dokler ne poteče časovna omejitev zahteve glavnega pomnilnika Avalon. Težava je bila zdaj odpravljena, da ne zadrži čakajoče zahteve, ko se dostopa do neobstoječega naslova. |
— | |
| Različice, ki podpirajo RS-FEC, zdaj podpirajo 100-odstotno prepustnost. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
Tabela 3. v19.4.0 2019.12.16
| Različica Intel Quartus Prime | Opis | Vpliv |
| 19.4 | sprememba obnašanja rx_am_lock: • V prejšnjih različicah 25G Ethernet Intel FPGA IP se signal rx_am_lock v vseh različicah obnaša enako kot rx_block_lock. • V tej različici za različice IP-ja, ki podpirajo RSFEC, rx_am_lock zdaj potrdi, ko je doseženo zaklepanje poravnave. Za različice, ki niso omogočene z RSFEC, se rx_am_lock še vedno obnaša enako kot rx_block_lock. |
Signal vmesnika, rx_am_lock, se obnaša drugače kot prejšnje različice za različice, ki podpirajo RSFEC. |
| Posodobljen začetek paketa RX MAC: • V prejšnjih različicah RX MAC preverja le znak START, da določi začetek paketa. • V tej različici RX MAC zdaj poleg privzetega znaka START preverja za dohodne pakete ločilo začetka okvirja (SFD). • Če je omogočen prehodni način preambule, MAC preveri samo znak START, da omogoči preambulo po meri. |
— | |
| Dodan nov register za omogočanje preverjanja preambule: • V registrih RX MAC lahko register pri odmiku 0x50A [4] zapišete na 1, da omogočite preverjanje preambule. Ta register je »ne zanima«, ko je omogočen prehod preambule. |
— |
2.3. 25G Ethernet Intel FPGA IP v19.3.0
Tabela 4. v19.3.0 2019.09.30
| Različica Intel Quartus Prime | Opis | Vpliv |
| 19.3 | Za različico MAC+PCS+PMA je ime ovojnega modula oddajnika-sprejemnika zdaj ustvarjeno dinamično. To prepreči neželene kolizije modulov, če se v sistemu uporablja več primerkov IP-ja. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
Tabela 5. v19.2.0 2019.07.01
| Različica Intel Quartus Prime | Opis | Vpliv |
| 19.2 | Oblikovanje Exampdatoteka za 25G Ethernet Intel FPGA IP: • Posodobljena možnost ciljnega razvojnega kompleta za naprave Intel Stratix® 10 iz razvojnega kompleta Intel Stratix 10 L-Tile GX Transceiver Signal Integrity na Intel Stratix 10 10 GX Signal Integrity L-Tile (proizvodnja) Razvojni komplet. |
— |
2.5. 25G Ethernet Intel FPGA IP v19.1
Tabela 6. v19.1 april 2019
| Opis | Vpliv |
| Dodana nova funkcija—prilagodljiv način za prilagoditev RX PMA: • Dodan nov parameter—Omogoči proženje samodejnega prilagajanja za način RX PMA CTLE/DFE. |
Te spremembe niso obvezne. Če ne nadgradite jedra IP, nima te nove funkcije. |
| Parameter Enable Altera Debug Master Endpoint (ADME) je bil preimenovan v Enable Native PHY Debug Master Endpoint (NPDME) v skladu z Intelovo prenovo blagovne znamke v programski opremi Intel Quartus Prime Pro Edition. Programska oprema Intel Quartus Prime Standard Edition še vedno uporablja Enable Altera Debug Master Endpoint (ADME). | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
Tabela 7. Različica 18.1, september 2018
| Opis | Vpliv |
| Dodana nova funkcija—Izbirni PMA: • Dodan je nov parameter — osnovne različice. |
Te spremembe niso obvezne. Če ne nadgradite jedra IP, nima teh novih funkcij. |
| • Dodan nov signal za vmesnik 1588 Precision Time Protocol Interface—latency_sclk. | |
| Oblikovanje Exampdatoteka za 25G Ethernet Intel FPGA IP: Možnost ciljnega razvojnega kompleta za naprave Intel Stratix 10 je bila preimenovana iz Stratix 10 GX FPGA Development Kit v Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit. |
— |
Povezane informacije
- 25G Ethernet Intel Stratix 10 FPGA IP Uporabniški priročnik
- 25G Ethernet Intel Stratix 10 FPGA IP Design Example Uporabniški priročnik
- Napake za jedro 25G Ethernet IP v zbirki znanja
2.7. 25G Ethernet Intel FPGA IP v18.0
Tabela 8. Različica 18.0 maj 2018
| Opis | Vpliv |
| Začetna izdaja za naprave Intel Stratix 10. | — |
2.8. 25G Ethernet Intel Stratix 10 FPGA IP Arhiv uporabniškega priročnika
Različice IP so enake različicam programske opreme Intel Quartus Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ali novejše imajo jedra IP novo shemo različic IP.
Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.
| Različica Intel Quartus Prime | Različica IP Core | Uporabniški priročnik |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Uporabniški priročnik |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Uporabniški priročnik |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Uporabniški priročnik |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 FPGA IP Uporabniški priročnik |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 FPGA IP Uporabniški priročnik |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Uporabniški priročnik |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Uporabniški priročnik |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Uporabniški priročnik |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP Design Example Arhiv uporabniškega priročnika
Različice IP so enake različicam programske opreme Intel Quartus Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ali novejše imajo jedra IP novo shemo različic IP.
Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.
| Različica Intel Quartus Prime | Različica IP Core | Uporabniški priročnik |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Uporabniški priročnik |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Uporabniški priročnik |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Uporabniški priročnik |
Opombe ob izdaji 25G Ethernet Intel FPGA IP (naprave Intel Arria 10)
Če opomba ob izdaji ni na voljo za določeno različico IP, IP v tej različici nima sprememb. Za informacije o izdajah posodobitve IP do v18.1 glejte Opombe ob izdaji posodobitve Intel Quartus Prime Design Suite.
Različice Intel FPGA IP se ujemajo z različicami programske opreme Intel Quartus Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ima Intel FPGA IP novo shemo za urejanje različic.
Številka različice Intel FPGA IP (XYZ) se lahko spremeni z vsako različico programske opreme Intel Quartus Prime. Sprememba v:
- X označuje večjo revizijo IP-ja. Če posodobite programsko opremo Intel Quartus Prime, morate ponovno ustvariti IP.
- Y označuje, da IP vključuje nove funkcije. Znova ustvarite svoj IP, da vključite te nove funkcije.
- Z označuje, da IP vključuje manjše spremembe. Ponovno ustvarite svoj IP, da vključite te spremembe.
Povezane informacije
- Opombe ob izdaji posodobitve Intel Quartus Prime Design Suite
- 25G Ethernet Intel Arria® 10 FPGA IP Uporabniški priročnik
- 25G Ethernet Intel Arria® 10 FPGA IP Design Example Uporabniški priročnik
- Napake za 25G Ethernet Intel FPGA IP v zbirki znanja
3.1. 25G Ethernet Intel FPGA IP v19.4.1
Tabela 9. v19.4.1 2020.12.14
| Intel Quartus Osnovna različica | Opis | Vpliv |
| 20.4 | Posodobitev preverjanja dolžine okvirjev VLAN: • V prejšnjih različicah 25G Ethernet Intel FPGA IP je napaka prevelikega okvirja uveljavljena, ko so izpolnjeni naslednji pogoji: 1. VLAN a. Zaznavanje VLAN je omogočeno. b. IP oddaja/sprejema okvirje z dolžino, ki znaša največjo dolžino okvirja TX/RX plus 1 do 4 oktete. 2. SVLAN a. Zaznavanje SVLAN je omogočeno. b. IP oddaja/sprejema okvirje z dolžino, ki znaša največjo dolžino okvirja TX/RX plus 1 do 8 oktete. • V tej različici je IP posodobljen, da popravi to vedenje. |
— |
| Posodobljen dostop do vmesnika s preslikavo pomnilnika Avalon do vmesnika status_*, da se prepreči časovna omejitev preslikave pomnilnika Avalon med branjem na neobstoječe naslove: • IP je posodobljen tako, da razveljavi čakajočo zahtevo, ko se na vmesniku status_* dostopa do neobstoječega naslova. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
Tabela 10. v19.4.0 2019.12.16
| Različica Intel Quartus Prime | Opis | Vpliv |
| 19.4 | sprememba obnašanja rx_am_lock: • V prejšnjih različicah 25G Ethernet Intel FPGA IP se signal rx_am_lock v vseh različicah obnaša enako kot rx_block_lock. • V tej različici za različice IP-ja, ki podpirajo RSFEC, rx_am_lock zdaj potrdi, ko je doseženo zaklepanje poravnave. Za različice, ki niso omogočene z RSFEC, se rx_am_lock še vedno obnaša enako kot rx_block_lock. |
Signal vmesnika, rx_am_lock, se obnaša drugače kot prejšnje različice za različice, ki podpirajo RSFEC. |
| Posodobljen začetek paketa RX MAC: • V prejšnjih različicah RX MAC preverja le znak START, da določi začetek paketa. • V tej različici RX MAC zdaj poleg privzetega znaka START preverja za dohodne pakete ločilo začetka okvirja (SFD). • Če je omogočen prehodni način preambule, MAC preveri samo znak START, da omogoči preambulo po meri. |
— | |
| Dodan nov register za omogočanje preverjanja preambule: • V registrih RX MAC lahko register pri odmiku 0x50A [4] zapišete na 1, da omogočite preverjanje preambule. Ta register je »ne zanima«, ko je omogočen prehod preambule. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
Tabela 11. v19.1 april 2019
| Opis | Vpliv |
| Parameter Enable Altera Debug Master Endpoint (ADME) je bil preimenovan v Enable Native PHY Debug Master Endpoint (NPDME) v skladu z Intelovo prenovo blagovne znamke v programski opremi Intel Quartus Prime Pro Edition. Programska oprema Intel Quartus Prime Standard Edition še vedno uporablja Enable Altera Debug Master Endpoint (ADME). | — |
3.4. 25G Ethernet IP Core v17.0
Tabela 12. Različica 17.0 maj 2017
| Opis | Vpliv |
| Dodana funkcija sence za branje statističnih registrov. • V statističnih registrih TX zamenjan register CLEAR_TX_STATS pri odmiku 0x845 z novim registrom CNTR_TX_CONFIG. Novi register dodaja senčno zahtevo in čisti bit napake paritete k bitu, ki izbriše vse statistične registre TX. Dodan nov register CNTR_RX_STATUS pri odmiku 0x846, ki vključuje bit napake paritete in statusni bit za senčno zahtevo. • V statističnih registrih RX zamenjan register CLEAR_RX_STATS pri odmiku 0x945 z novim registrom CNTR_RX_CONFIG. Novi register doda senčno zahtevo in čisti bit napake paritete k bitu ki počisti vse statistične registre TX. Dodan nov register CNTR_TX_STATUS pri odmiku 0x946, kar vključuje bit paritetne napake in statusni bit za senčno zahtevo. |
Nova funkcija podpira izboljšano zanesljivost branja števca statistike. Če želite prebrati statistični števec, najprej nastavite bit zahteve za senco za ta niz registrov (RX ali TX) in nato preberite iz posnetka registra. Prebrane vrednosti se prenehajo povečevati, medtem ko je funkcija sence v veljavi, vendar osnovni števci še naprej naraščajo. Ko ponastavite zahtevo, števci obnovijo svoje akumulirane vrednosti. Poleg tega nova registrska polja vključujejo status napake paritete in brisanje bitov. |
| Spremenjen format označevalnika za poravnavo RS-FEC za skladnost z zdaj dokončno dopolnjeno klavzulo 108 IEEE 802.3by specifikacija. Prej je bila funkcija RS-FEC skladna s seznamom 25 konzorcija 50G/3G, pred IEEE finalizacija specifikacije. |
RX RS-FEC zdaj zazna in se zaklene na stare in nove označevalce poravnave, vendar TX RS-FEC ustvari samo novo obliko označevalcev poravnave IEEE. |
Povezane informacije
- 25G Ethernet IP Core Uporabniški priročnik
- Napake za jedro 25G Ethernet IP v zbirki znanja
3.5. 25G Ethernet IP Core v16.1
Tabela 13. Različica 16.1 oktober 2016
| Opis | Vpliv |
| Začetna izdaja v knjižnici Intel FPGA IP. | — |
Povezane informacije
- 25G Ethernet IP Core Uporabniški priročnik
- Napake za jedro 25G Ethernet IP v zbirki znanja
3.6. 25G Ethernet Intel Arria® 10 FPGA IP Arhiv uporabniških navodil
Različice IP so enake različicam programske opreme Intel Quartus Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ali novejše imajo jedra IP novo shemo različic IP.
Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.
| Različica Intel Quartus Prime | Različica IP | Uporabniški priročnik |
| 20.3 | 19.4.0 | 25G Ethernet Intel Arria® 10 FPGA IP Uporabniški priročnik |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 FPGA IP Uporabniški priročnik |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 FPGA IP Uporabniški priročnik |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Design Example Uporabnik Arhiv vodnikov
Različice IP so enake različicam programske opreme Intel Quartus Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ali novejše imajo jedra IP novo shemo različic IP.
Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.
| Različica Intel Quartus Prime | Različica IP Core | Uporabniški priročnik |
| 16.1 | 16.1 | 25G Ethernet Design Example Uporabniški priročnik |
25G Ethernet Intel® FPGA IP Opombe ob izdaji
Spletna različica
Pošlji povratne informacije
ID: 683067
Različica: 2022.09.26
Dokumenti / Viri
 |
intel 25G Ethernet Intel FPGA IP [pdf] Uporabniški priročnik 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |