Mikrokontrolerji Cortex-M0 Plus
Pozdravljeni in dobrodošli na tej predstavitvi jedra ARM® Cortex®-M0+, ki je vgrajeno v vse izdelke družine mikrokrmilnikov STM32U0.
Konec procesorja Cortex-M0+view
- Arhitektura ARMv6-M
- Von Neumanova arhitektura, 2-stage cevovod
- Arhitektura z eno težavo
- Pomnožite v 1-ciklu
- Enota za zaščito pomnilnika (MPU)
- Enociklična V/I vrata
| Zasnova z izjemno nizko porabo energije Zelo kompaktna koda | |
| Nizka poraba energije in visoka energetska učinkovitost | Razen krmilnih navodil ter razvejanja in povezave so vsa navodila dolga 16 bitov |
Jedro Cortex®-M0+ je del skupine ARM Cortex-M 32-bitnih jeder RISC. Izvaja arhitekturo ARMv6-M in ima 2-stage cevovod.
Cortex®-M0+ ima edinstvena glavna vrata AHB-Lite, vendar podpira sočasno pridobivanje navodil in dostop do podatkov, ko je dostop do podatkov usmerjen v obseg naslovov vrat Fast I/O.
Združljivost procesorjev Cortex-M
Brezšivna arhitektura v vseh aplikacijah
Mikrokrmilniki STM32U0 integrirajo jedro ARM® Cortex®-M0+, da izkoristijo neprimerljivo razmerje zmogljivosti na milivat.
Vsi procesorji Cortex®-M imajo 32-bitno arhitekturo.
Cortex®-M3 je bil prvi Cortex®-M CPE, ki ga je izdal ARM.
Potem se je ARM odločil razlikovati med dvema proizvodnima linijama: visoko zmogljivo in nizko porabo, pri čemer je ohranil združljivost med njima.
Cortex®-M0+ spada v linijo izdelkov z nizko porabo energije. Zasnovan je za baterije, ki so zelo občutljive na porabo energije.
Osnovna arhitektura je končanaview
Jedro Cortex®-M0+ zagotavlja večjo zmogljivost kot jedro Cortex®-M0 zahvaljujoč 2-stage cevovod navodil.
Začnimo naš opis procesorja s procesorskim jedrom, ki je zadolženo za pridobivanje in izvajanje navodil.
ARM Cortex-M0+ → 2-stage cevovod
Večina ukazov V6-M je dolgih 16 bitov. Obstaja le šest 32-bitnih navodil in večina jih je kontrolnih navodil, ki se redko uporabljajo. Vendar je navodilo za razvejanje in povezavo, ki se uporablja za klic podprograma, prav tako dolgo 32 bitov, da podpira velik odmik med tem navodilom in oznako, ki kaže na naslednji ukaz, ki ga je treba izvesti.
V idealnem primeru en 32-bitni dostop naloži dva 16-bitna ukaza, kar povzroči manj pridobivanja na ukaz.
Med uro številka 2 ne pride do pridobivanja navodil. Vrata AHB Lite so na voljo za izvedbo dostopa do podatkov, ko je navodilo N navodilo za nalaganje/shranjevanje.
Delovanje podružnice
Jedro Cortex®-M0+
• Največ dva 16-bitna navodila za senčenje veje
Na določeni veji se zapravi manj vnaprej pridobljenih navodil (zahvaljujoč 2-stage cevovod).
V taktu številka 1 procesor pridobi Inst0 in brezpogojno navodilo za razvejanje.
V taktu številka 2 izvede Instr0.
V taktu številka 3 izvede ukaz razvejanja, medtem ko pridobi dva naslednja zaporedna ukaza Inst1 in Inst2, imenovana ukaz sence razvejanja.
V taktu številka 4 procesor zavrže Inst1 in Inst2 ter pridobi InstrN in InstN+1.
Cortex-M0, M3 in M4 izvajajo 3-stagCevovod: pridobivanje, dekodiranje in izvedba. Število navodil za senčenje veje je večje: do štiri 16-bitna navodila.
Osnovna arhitektura je končanaview
Cortex®-M0+ nima niti vgrajenega predpomnilnika niti notranjega RAM-a. Posledično se vsaka transakcija pridobivanja navodil usmerja na vmesnik AHB-Lite in vsak dostop do podatkov se usmerja bodisi na vmesnik AHB-Lite bodisi na enociklična V/I vrata.
Upoštevajte, da STM32U0 izvaja predpomnilnik ukazov na ravni SoC, zunaj CPE, ki se nahaja v vgrajenem krmilniku flash.
Glavna vrata AHB-Lite so povezana z matriko vodila, kar CPU omogoča dostop do pomnilnikov in zunanjih naprav. Ker so transakcije cevovodne na AHB-Lite, je najboljša prepustnost 32 bitov podatkov ali navodil na uro z najmanj 2-urno zakasnitvijo.
Cortex®-M0+ ima tudi enociklična V/I vrata, ki CPE-ju omogočajo dostop do podatkov z 1-urno zakasnitvijo. Zunanja logika dekodiranja določa obseg naslovov, v katerem so dostopi do podatkov usmerjeni na ta vrata.
V STM32U0 se enociklična V/I vrata ne uporabljajo za dostop do registrov vrat GPIO. Vrata GPIO so namesto tega preslikana v AHB, kar omogoča dostop prek DMA.
Enota za zaščito pomnilnika
- Nastavitve atributa MPU določajo dovoljenja za dostop
- 8 neodvisnih pomnilniških regij
- Ali lahko izvede kodo?
- Lahko zapiše podatke?
- Dostop do neprivilegiranega načina?
MPU v mikrokrmilniku STM32U0 nudi podporo za osem neodvisnih pomnilniških regij z neodvisnimi nastavljivimi atributi za:
- dovoljenje za dostop: dovoljeno ali ne branje/pisanje v privilegiranem/neprivilegiranem načinu,
- dovoljenje za izvajanje: izvršljivo območje ali območje, ki je prepovedano za pridobivanje navodil.
Reference
- Za več podrobnosti si oglejte naslednjo dokumentacijo:
- Priročnik za programiranje procesorjev serije STM32G0 Cortex®-M0+ (PM0223)
- Enota za zaščito pomnilnika (MPU) v STM32 MCU (AN4838)
- ARM webspletnem mestu na naslednji povezavi:
- http://www.arm.com/products/processors/cortex-m/cortex-m0+-processor.php
Za več podrobnosti si oglejte te opombe o uporabi in priročnik za programiranje Cortex®-M0+, ki je na voljo na www.st.com webmesto.
Obiščite tudi ARM webspletno mesto, kjer boste našli več informacij o jedru Cortex®-M0+.
Hvala
© STMicroelectronics – Vse pravice pridržane.
Logotip ST je blagovna znamka ali registrirana blagovna znamka STMicroelectronics International NV ali njenih podružnic v EU in/ali drugih državah.
Za dodatne informacije o blagovnih znamkah ST si oglejte www.st.com/trademarks
Vsa druga imena izdelkov ali storitev so last njihovih lastnikov.
Dokumenti / Viri
 |
Mikrokontrolerji ST Cortex-M0 Plus [pdf] Navodila za uporabo Cortex-M0, Cortex-M23, Cortex-M33-M35P, Cortex-M55, Cortex-M85, Cortex-M0 Plus mikrokontrolerji, Cortex-M0 Plus, mikrokrmilniki |