Používateľská príručka k jadrám intel FPGA Integer Arithmetic IP Cores

Obsah skryť

FPGA celočíselné aritmetické IP jadrá

Používateľská príručka k jadrám Intel FPGA Integer Arithmetic IP Cores
Aktualizované pre Intel® Quartus® Prime Design Suite: 20.3

Online verzia Odoslať spätnú väzbu

UG-01063

ID: 683490 Verzia: 2020.10.05

Obsah
Obsah
1. Celočíselné aritmetické IP jadrá Intel FPGA……………………………………………………………….. 5
2. LPM_COUNTER (Counter) IP Core……………………………………………………………………………….. 7 2.1. Vlastnosti………………………………………………………………………………………………………………………7 2.2. Prototyp Verilog HDL……………………………………………………………………………….. 8 2.3. Vyhlásenie o komponente VHDL……………………………………………………………………………….8 2.4. Vyhlásenie VHDL LIBRARY_USE……………………………………………………………………………………… 9 2.5. Prístavy………………………………………………………………………………………………………………………..9 2.6. Parametre ……………………………………………………………………………………………… 10
3. LPM_DIVIDE (Divider) Intel FPGA IP Core……………………………………………………………….. 12 3.1. Vlastnosti………………………………………………………………………………………………. 12 3.2. Prototyp Verilog HDL……………………………………………………………………………………… 12 3.3. Vyhlásenie o komponente VHDL……………………………………………………………………………….. 13 3.4. Vyhlásenie VHDL LIBRARY_USE………………………………………………………………………………. 13 3.5. Prístavy……………………………………………………………………………………………………………………… 13 3.6. Parametre ……………………………………………………………………………………………… 14
4. LPM_MULT (Multiplikátor) IP Core…………………………………………………………………………………. 16 4.1. Vlastnosti………………………………………………………………………………………………. 16 4.2. Prototyp Verilog HDL……………………………………………………………………………………… 17 4.3. Vyhlásenie o komponente VHDL……………………………………………………………………………….. 17 4.4. Vyhlásenie VHDL LIBRARY_USE………………………………………………………………………………. 17 4.5. Signály……………………………………………………………………………………………………………… 18 4.6. Parametre pre zariadenia Stratix V, Arria V, Cyclone V a Intel Cyclone 10 LP………………… 18 4.6.1. Záložka Všeobecné………………………………………………………………………………………………………18 4.6.2. Všeobecné 2 Tab……………………………………………………………………………………… 19 4.6.3. Potrubie Tab……………………………………………………………………………………… 19 4.7. Parametre pre zariadenia Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX……….. 20 4.7.1. Karta Všeobecné……………………………………………………………………………………………………… 20 4.7.2. Všeobecné 2 Tab……………………………………………………………………………………… 20 4.7.3. Potrubie……………………………………………………………………………………………… 21
5. LPM_ADD_SUB (Sčítač/Odčítač)……………………………………………………………………………… 22 5.1. Vlastnosti………………………………………………………………………………………………. 22 5.2. Prototyp Verilog HDL……………………………………………………………………………………… 23 5.3. Vyhlásenie o komponente VHDL……………………………………………………………………………….. 23 5.4. Vyhlásenie VHDL LIBRARY_USE………………………………………………………………………………. 23 5.5. Prístavy……………………………………………………………………………………………………………………… 23 5.6. Parametre……………………………………………………………………………………………………… 24
6. LPM_COMPARE (Porovnávač)……………………………………………………………………………………… 26 6.1. Vlastnosti………………………………………………………………………………………………. 26 6.2. Prototyp Verilog HDL……………………………………………………………………………… 27 6.3. Vyhlásenie o komponente VHDL……………………………………………………………………………….. 27 6.4. Vyhlásenie VHDL LIBRARY_USE………………………………………………………………………………. 27 6.5. Prístavy……………………………………………………………………………………………………………………… 27 6.6. Parametre ……………………………………………………………………………………………… 28

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 2

Odoslať spätnú väzbu

Obsah

7. ALTECC (kód opravy chýb: kódovač/dekodér) IP Core………………………………………… 30
7.1. Funkcie kódovača ALTECC………………………………………………………………………………..31 7.2. Prototyp Verilog HDL (ALTECC_ENCODER)…………………………………………………………. 32 7.3. Prototyp Verilog HDL (ALTECC_DECODER)………………………………………………………………. 32 7.4. Vyhlásenie o komponente VHDL (ALTECC_ENCODER)…………………………………………………33 7.5. Vyhlásenie komponentu VHDL (ALTECC_DECODER)…………………………………………………………33 7.6. Vyhlásenie VHDL LIBRARY_USE………………………………………………………………………………. 33 7.7. Porty kódovača……………………………………………………………………………………………… 33 7.8. Porty dekodéra……………………………………………………………………………………………………… 34 7.9. Parametre kódovača……………………………………………………………………………………… 34 7.10. Parametre dekodéra ……………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core………………………………………………………………………………. 36
8.1. Vlastnosti………………………………………………………………………………………………. 37 8.1.1. Predprídavok……………………………………………………………………………………………….. 38 8.1.2. Register systolického oneskorenia……………………………………………………………………….. 40 8.1.3. Konštantné predpätie……………………………………………………………………………………… 43 8.1.4. Dvojitý akumulátor ……………………………………………………………………… 43
8.2. Prototyp Verilog HDL……………………………………………………………………………………… 44 8.3. Vyhlásenie o komponente VHDL……………………………………………………………………………….. 44 8.4. Vyhlásenie VHDL LIBRARY_USE………………………………………………………………………………. 44 8.5. Signály……………………………………………………………………………………………………………… 44 8.6. Parametre……………………………………………………………………………………………………… 47
8.6.1. Záložka Všeobecné……………………………………………………………………………………………………… 47 8.6.2. Karta Extra režimy………………………………………………………………………………….. 47 8.6.3. Záložka Multiplikátory……………………………………………………………………………………….. 49 8.6.4. Záložka Predader………………………………………………………………………………………. 51 8.6.5. Záložka akumulátora……………………………………………………………………………….. 53 8.6.6. Systolická/reťazová karta………………………………………………………………………………. 55 8.6.7. Karta Pipelining……………………………………………………………………………………… 56
9. ALTMEMMULT (pamäťový násobiteľ konštantného koeficientu) IP Core………………………… 57
9.1. Vlastnosti………………………………………………………………………………………………. 57 9.2. Prototyp Verilog HDL……………………………………………………………………………………… 58 9.3. Vyhlásenie o komponente VHDL……………………………………………………………………………….. 58 9.4. Prístavy……………………………………………………………………………………………………………………… 59 9.5. Parametre……………………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Multiply-Accumulate) IP Core……………………………………………………… 61
10.1. Vlastnosti……………………………………………………………………………………………………….. 62 10.2. Prototyp Verilog HDL………………………………………………………………………………………..62 10.3. Vyhlásenie o komponente VHDL……………………………………………………………………………… 63 10.4. Vyhlásenie VHDL LIBRARY_USE………………………………………………………………………………………63 10.5. Prístavy………………………………………………………………………………………………………. 63 10.6. Parametre………………………………………………………………………………………………. 64
11. ALTMULT_ADD (Multiply-Adder) IP Core…………………………………………………………………..69
11.1. Vlastnosti……………………………………………………………………………………………………….. 71 11.2. Prototyp Verilog HDL………………………………………………………………………………………..72 11.3. Vyhlásenie o komponente VHDL……………………………………………………………………………… 72 11.4. Vyhlásenie VHDL LIBRARY_USE……………………………………………………………………………… 72

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 3

Obsah
11.5. Prístavy………………………………………………………………………………………………………. 72 11.6. Parametre………………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (komplexný multiplikátor) IP jadro……………………………………………… 86 12.1. Komplexné násobenie ………………………………………………………………………………. 86 12.2. Kanonické zastúpenie……………………………………………………………………………… 87 12.3. Konvenčné zastúpenie ………………………………………………………………………. 87 12.4. Vlastnosti………………………………………………………………………………………………………….. 88 12.5. Prototyp Verilog HDL………………………………………………………………………………………..88 12.6. Vyhlásenie o komponente VHDL……………………………………………………………………………… 89 12.7. Vyhlásenie VHDL LIBRARY_USE………………………………………………………………………………89 12.8. Signály………………………………………………………………………………………………………. 89 12.9. Parametre………………………………………………………………………………………………. 90
13. ALTSQRT (celá druhá odmocnina) IP jadro…………………………………………………………………… 92 13.1. Vlastnosti………………………………………………………………………………………………………….. 92 13.2. Prototyp Verilog HDL………………………………………………………………………………………..92 13.3. Vyhlásenie o komponente VHDL……………………………………………………………………………… 93 13.4. Vyhlásenie VHDL LIBRARY_USE……………………………………………………………………………… 93 13.5. Prístavy………………………………………………………………………………………………………. 93 13.6. Parametre………………………………………………………………………………………………. 94
14. PARALLEL_ADD (paralelná sčítačka) IP Core……………………………………………………………….. 95 14.1. Funkcia……………………………………………………………………………………………………………….95 14.2. Prototyp Verilog HDL………………………………………………………………………………………..95 14.3. Vyhlásenie o komponente VHDL……………………………………………………………………………… 96 14.4. Vyhlásenie VHDL LIBRARY_USE……………………………………………………………………………… 96 14.5. Prístavy………………………………………………………………………………………………………. 96 14.6. Parametre………………………………………………………………………………………………. 97
15. Integer Aritmetic IP Cores User Guide Archív dokumentov………………………………… 98
16. História revízií dokumentu pre Intel FPGA Integer Arithmetic IP Cores Užívateľská príručka…. 99

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 4

Odoslať spätnú väzbu

683490 | 2020.10.05 Odoslať spätnú väzbu

1. Celočíselné aritmetické IP jadrá Intel FPGA

Na vykonávanie matematických operácií vo svojom návrhu môžete použiť celočíselné IP jadrá Intel® FPGA.

Tieto funkcie ponúkajú efektívnejšiu logickú syntézu a implementáciu zariadení ako kódovanie vlastných funkcií. Jadrá IP môžete prispôsobiť vašim požiadavkám na dizajn.

Intel celočíselné aritmetické IP jadrá sú rozdelené do nasledujúcich dvoch kategórií: · Knižnica parametrizovaných modulov (LPM) IP jadrá · Intel špecifické (ALT) IP jadrá

V nasledujúcej tabuľke sú uvedené celočíselné aritmetické jadrá IP.

Tabuľka 1.

Zoznam jadier IP

IP jadrá

LPM IP jadrá

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel špecifické (ALT) IP jadrá ALTECC

Funkcia skončilaview Násobiteľ počítadla
Sčítačka alebo odčítačka Porovnávač
Kodér/dekodér ECC

Podporované zariadenie
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V pokračovanie…

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, s výnimkou prípadov, keď to spoločnosť Intel výslovne písomne odsúhlasí. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadení skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb. *Iné názvy a značky môžu byť majetkom iných.

Registrované podľa ISO 9001:2015

1. Intel FPGA Integer Arithmetic IP Cores 683490 | 2020.10.05

IP jadrá Intel FPGA Multiply Adder alebo ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

Funkcia skončilaview Multiplikátor-sčítačka
Násobiteľ konštantného koeficientu založený na pamäti
Multiplikátor-Akumulátor Multiplikátor-Sčítačka
Komplexný multiplikátor
Celá druhá odmocnina
Paralelná sčítačka

Podporované zariadenie
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Súvisiace informácie
· Poznámky k vydaniu FPGA a programovateľných zariadení Intel
· Úvod do Intel FPGA IP Cores Poskytuje viac informácií o Intel FPGA IP Cores.
· Používateľská príručka k jadrám IP s plávajúcou desatinnou čiarkou Poskytuje viac informácií o jadrách IP s plávajúcou desatinnou čiarkou Intel FPGA.
· Úvod do Intel FPGA IP Cores Poskytuje všeobecné informácie o všetkých Intel FPGA IP jadrách, vrátane parametrizácie, generovania, upgradovania a simulácie IP jadier.
· Vytváranie od verzie nezávislých simulačných skriptov IP a Qsys Vytvárajte simulačné skripty, ktoré nevyžadujú manuálne aktualizácie softvéru alebo aktualizácie verzie IP.
· Pokyny pre najlepšie postupy projektového manažmentu pre efektívnu správu a prenosnosť vášho projektu a IP files.
· Integer Aritmetic IP Cores Používateľská príručka Archívy dokumentov na strane 98 Poskytuje zoznam používateľských príručiek pre predchádzajúce verzie jadier Integer Aritmetic IP.

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 6

Odoslať spätnú väzbu

683490 | 2020.10.05 Odoslať spätnú väzbu

2. LPM_COUNTER (Counter) IP Core

Obrázok 1.

Jadro IP LPM_COUNTER je binárne počítadlo, ktoré vytvára počítadlá vzostupné, zostupné a vzostupné alebo zostupné počítadlá s výstupmi až do šírky 256 bitov.

Nasledujúci obrázok zobrazuje porty pre jadro IP LPM_COUNTER.

Porty LPM_COUNTER

LPM_COUNTER

ssclr načítať údaje sady[]

q[]

hore dole

cout

aclr aload aktívum

clk_sk cnt_sk cin
inšt

2.1. Vlastnosti
Jadro IP LPM_COUNTER ponúka nasledujúce funkcie: · Generuje počítadlá hore, dole a hore/dole · Generuje nasledujúce typy počítadiel:
— Plain binary – počítadlo sa zvyšuje od nuly alebo znižuje od 255
— Modul – počítadlo sa zvyšuje alebo znižuje od hodnoty modulu špecifikovanej používateľom a opakuje sa
· Podporuje voliteľné vstupné porty na synchrónne vymazanie, načítanie a nastavenie · Podporuje voliteľné asynchrónne vstupné porty na vymazanie, načítanie a nastavenie · Podporuje voliteľné vstupné porty umožňujúce počítanie a aktiváciu hodín · Podporuje voliteľné porty na prenos a prenos

Registrované podľa ISO 9001:2015

2. LPM_COUNTER (Counter) IP Core
683490 | 2020.10.05
2.2. Prototyp Verilog HDL
Nasledujúci prototyp Verilog HDL sa nachádza v dizajne Verilog File (.v) lpm.v v adresár edasynthesis.
modul lpm_counter ( q, data, clock, cin, cout, clk_en, cnt_en, updown, asset, aclr, aload, sset, sclr, sload, eq ); parameter lpm_type = “lpm_counter”; parameter lpm_width = 1; parameter lpm_modulus = 0; parameter lpm_direction = „NEPOUŽITÝ“; parameter lpm_avalue = „NEPOUŽITÝ“; parameter lpm_svalue = „NEPOUŽITÝ“; parameter lpm_pvalue = „NEPOUŽITÝ“; parameter lpm_port_updown = “PORT_CONNECTIVITY”; parameter lpm_hint = „NEPOUŽITÝ“; výstup [lpm_width-1:0] q; výstupný cout; výstup [15:0] ekv.; vstup cin; vstup údajov [lpm_width-1:0]; vstupné hodiny, clk_en, cnt_en, updown; vstupné aktívum, aclr, aload; vstup sset, sclr, zaťaženie; koncový modul
2.3. Vyhlásenie komponentu VHDL
Deklarácia komponentu VHDL sa nachádza v návrhu VHDL File (.vhd) LPM_PACK.vhd v súbore librariesvhdllpm adresár.
komponent LPM_COUNTER generický ( LPM_WIDTH : prirodzený; LPM_MODULUS : prirodzený := 0; LPM_DIRECTION : reťazec := „NEPOUŽITÝ“; LPM_AVALUE : reťazec := „NEPOUŽITÝ“; LPM_SVALUE : reťazec := „NEPOUŽITÝ“; LPM_PORT_UPDOWN: reťazec „POV. ; LPM_PVALUE : string := “NEPOUŽITÉ”; LPM_TYPE : string := L_COUNTER; LPM_HINT : string := “NEPOUŽITÉ”); port (DATA : in std_logic_vector(LPM_WIDTH-1 až 0):= (OTHERS =>
'0'); HODINY: v std_logic; CLK_EN : v std_logic := '1'; CNT_EN : v std_logic := '1'; HORE : v std_logic := '1'; SLOAD : v std_logic := '0'; SSET : v std_logic := '0'; SCLR : v std_logic := '0'; ALOAD : v std_logic := '0'; ASET : v std_logic := '0'; ACLR : v std_logic := '0'; CIN : v std_logic := '1'; COUT : out std_logic := '0'; Q: out std_logic_vector(LPM_WIDTH-1 nadol na 0); EQ: out std_logic_vector(15 až 0));
koncový komponent;

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 8

Odoslať spätnú väzbu

2. LPM_COUNTER (počítadlo) IP Core 683490 | 2020.10.05

2.4. Vyhlásenie VHDL LIBRARY_USE
Deklarácia VHDL LIBRARY-USE sa nevyžaduje, ak používate deklaráciu komponentu VHDL.
KNIŽNICA lpm; USE lpm.lpm_components.all;

2.5. Prístavy

Nasledujúce tabuľky uvádzajú vstupné a výstupné porty pre jadro IP LPM_COUNTER.

Tabuľka 2.

Vstupné porty LPM_COUNTER

Názov portu

Povinné

Popis

údaje[]

Nie

Paralelný vstup dát do počítadla. Veľkosť vstupného portu závisí od hodnoty parametra LPM_WIDTH.

hodiny

áno

Hodinový vstup spúšťaný kladnou hranou.

clk_sk

Nie

Hodiny umožňujú vstup na povolenie všetkých synchrónnych aktivít. Ak sa vynechá, predvolená hodnota je 1.

cnt_sk

Nie

Count enable vstup na deaktiváciu počtu, keď je potvrdený nízky bez ovplyvnenia zaťaženia, sset alebo sclr. Ak sa vynechá, predvolená hodnota je 1.

hore dole

Nie

Ovláda smer počítania. Keď sa potvrdí vysoká (1), smer počítania je nahor, a keď sa potvrdí nízka (0), smer počítania je nadol. Ak je použitý parameter LPM_DIRECTION, updown port nie je možné pripojiť. Ak sa nepoužije LPM_DIRECTION, updown port je voliteľný. Ak sa vynechá, predvolená hodnota je hore (1).

cin

Nie

Zavedenie do bitu nízkeho rádu. Pre počítadlá hore je správanie vstupu cin

identické so správaním vstupu cnt_en. Ak sa vynechá, predvolená hodnota je 1

(VCC).

aclr

Nie

Asynchrónny čistý vstup. Ak sa používa a uplatňuje aktívum aj aclr, aclr má prednosť pred aktívom. Ak sa vynechá, predvolená hodnota je 0 (zakázané).

aktíva

Nie

Vstup asynchrónnej sady. Určuje výstupy q[] ako všetky 1 alebo na hodnotu určenú parametrom LPM_AVALUE. Ak sa použijú a aktivujú porty aset aj aclr, hodnota portu aclr prepíše hodnotu portu aset. Ak sa vynechá, predvolená hodnota je 0, vypnutá.

náklad

Nie

Vstup asynchrónneho zaťaženia, ktorý asynchrónne načíta počítadlo s hodnotou na vstupe údajov. Keď sa používa port aload, musí byť pripojený port data[]. Ak sa vynechá, predvolená hodnota je 0, vypnutá.

sclr

Nie

Synchrónny čistý vstup, ktorý vymaže počítadlo na ďalšej aktívnej hrane hodín. Ak sú použité a uplatnené oba porty sset aj sclr, hodnota portu sclr prepíše hodnotu portu sset. Ak sa vynechá, predvolená hodnota je 0, vypnutá.

sset

Nie

Synchrónny vstup, ktorý nastaví počítadlo na ďalšiu aktívnu hranu hodín. Určuje hodnotu q výstupov ako všetky 1 alebo na hodnotu určenú parametrom LPM_SVALUE. Ak sa použijú a uplatnia oba porty sset aj sclr,
hodnota portu sclr prepíše hodnotu portu sset. Ak sa vynechá, predvolená hodnota je 0 (zakázané).

zaťažiť

Nie

Vstup synchrónneho zaťaženia, ktorý načíta počítadlo údajmi[] na ďalšej aktívnej hrane hodín. Keď sa používa zásuvný port, musí byť pripojený dátový[] port. Ak sa vynechá, predvolená hodnota je 0 (zakázané).

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 9

2. LPM_COUNTER (počítadlo) IP Core 683490 | 2020.10.05

Tabuľka 3.

LPM_COUNTER Výstupné porty

Názov portu

Povinné

Popis

q[]

Nie

Výstup údajov z počítadla. Veľkosť výstupného portu závisí od

Hodnota parametra LPM_WIDTH. Buď q[] alebo aspoň jeden z portov eq[15..0]

musí byť pripojený.

ekv[15..0]

Nie

Výstup dekódovania počítadla. Port eq[15..0] nie je dostupný v editore parametrov, pretože parameter podporuje iba AHDL.
Musí byť pripojený port q[] alebo eq[]. Je možné použiť až c eq portov (0 <= c <= 15). Dekóduje sa iba 16 najnižších hodnôt počtu. Keď je načítaná hodnota c, výstup eqc sa považuje za vysoký (1). Napríkladample, keď je počet 0, eq0 = 1, keď je počet 1, eq1 = 1, a keď je počet 15, eq 15 = 1. Dekódovaný výstup pre hodnoty počtu 16 alebo vyššie vyžaduje externé dekódovanie. Výstupy eq[15..0] sú asynchrónne s výstupom q[].

cout

Nie

Realizačný port bitu MSB počítadla. Dá sa použiť na pripojenie k inému pultu na vytvorenie väčšieho pultu.

2.6. parametre

V nasledujúcej tabuľke sú uvedené parametre pre jadro IP LPM_COUNTER.

Tabuľka 4.

Parametre LPM_COUNTER

Názov parametra

Typ

LPM_WIDTH

Celé číslo

LPM_DIRECTION

Reťazec

LPM_MODULUS LPM_AVALUE

Celé číslo
Celé číslo/reťazec

LPM_SVALUE LPM_HINT

Celé číslo/reťazec
Reťazec

LPM_TYPE

Reťazec

Vyžaduje sa Áno Nie Nie Nie
Nie Nie
Nie

Popis
Určuje šírky portov data[] a q[], ak sa používajú.
Hodnoty sú UP, DOWN a UNUSED. Ak je použitý parameter LPM_DIRECTION, updown port nie je možné pripojiť. Keď nie je pripojený updown port, predvolená hodnota parametra LPM_DIRECTION je UP.
Maximálny počet plus jeden. Počet jedinečných stavov v cykle počítadla. Ak je hodnota zaťaženia väčšia ako parameter LPM_MODULUS, správanie počítadla nie je špecifikované.
Konštantná hodnota, ktorá sa načíta, keď je aktívum označené ako vysoké. Ak je zadaná hodnota väčšia alebo rovná , správanie počítadla je nedefinovaná (X) logická úroveň, kde je LPM_MODULUS, ak existuje, alebo 2 ^ LPM_WIDTH. Spoločnosť Intel odporúča zadať túto hodnotu ako desatinné číslo pre návrhy AHDL.
Konštantná hodnota, ktorá je načítaná na stúpajúcej hrane hodinového portu, keď je port sset označený ako vysoký. Spoločnosť Intel odporúča zadať túto hodnotu ako desatinné číslo pre návrhy AHDL.
Keď vytvoríte inštanciu funkcie knižnice parametrizovaných modulov (LPM) vo VHDL Design File (.vhd), musíte použiť parameter LPM_HINT na zadanie parametra špecifického pre Intel. Naprample: LPM_HINT = “VEĽKOSŤ REŤAZCA = 8, ONE_INPUT_IS_CONSTANT = ÁNO”
Predvolená hodnota je NEPOUŽITÁ.
Identifikuje názov entity knižnice parametrizovaných modulov (LPM) v návrhu VHDL files.
pokračovanie…

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 10

Odoslať spätnú väzbu

2. LPM_COUNTER (počítadlo) IP Core 683490 | 2020.10.05

Názov parametra INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Typ String String
Reťazec
Reťazec

Požadované Nie Nie
Nie
Nie

Popis
Tento parameter sa používa na účely modelovania a simulácie správania. Tento parameter sa používa na účely modelovania a simulácie správania. Editor parametrov vypočíta hodnotu tohto parametra.
Parametre špecifické pre Intel. Na zadanie parametra CARRY_CNT_EN v návrhu VHDL musíte použiť parameter LPM_HINT files. Hodnoty sú SMART, ON, OFF a UNUSED. Umožňuje funkcii LPM_COUNTER šíriť signál cnt_en cez prenosový reťazec. V niektorých prípadoch môže mať nastavenie parametra CARRY_CNT_EN mierny vplyv na rýchlosť, takže ho možno budete chcieť vypnúť. Predvolená hodnota je SMART, ktorá poskytuje najlepší kompromis medzi veľkosťou a rýchlosťou.
Parametre špecifické pre Intel. Na zadanie parametra LABWIDE_SCLR v návrhu VHDL musíte použiť parameter LPM_HINT files. Hodnoty sú ON, OFF alebo UNUSED. Predvolená hodnota je ON. Umožňuje zakázať používanie funkcie LABwide sclr, ktorá sa nachádza v zastaraných rodinách zariadení. Vypnutie tejto možnosti zvyšuje šance na úplné využitie čiastočne vyplnených laboratórií, a preto môže umožniť vyššiu logickú hustotu, keď sa SCLR nevzťahuje na kompletnú laboratóriu. Tento parameter je k dispozícii pre spätnú kompatibilitu a spoločnosť Intel odporúča nepoužívať tento parameter.
Určuje použitie portu vstupu nahor. Ak sa vynechá, predvolená hodnota je PORT_CONNECTIVITY. Keď je hodnota portu nastavená na PORT_USED, port sa považuje za použitý. Keď je hodnota portu nastavená na PORT_UNUSED, port sa považuje za nepoužitý. Keď je hodnota portu nastavená na PORT_CONNECTIVITY, využitie portu sa určí kontrolou pripojenia portu.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 11

683490 | 2020.10.05 Odoslať spätnú väzbu

3. LPM_DIVIDE (Divider) Intel FPGA IP Core

Obrázok 2.

Jadro LPM_DIVIDE Intel FPGA IP implementuje delič na rozdelenie vstupnej hodnoty čitateľa vstupnou hodnotou menovateľa, čím sa vytvorí podiel a zvyšok.

Nasledujúci obrázok zobrazuje porty pre jadro IP LPM_DIVIDE.

Porty LPM_DIVIDE

LPM_DIVIDE

numer[] denom[] hodiny

kvocient[] zostáva[]

clken aclr

inšt

3.1. Vlastnosti
IP jadro LPM_DIVIDE ponúka nasledujúce funkcie: · Generuje delič, ktorý delí vstupnú hodnotu čitateľa vstupom menovateľa
hodnotu na vytvorenie kvocientu a zvyšku. · Podporuje šírku dát 1 bitov. · Podporuje podpísaný a nepodpísaný formát reprezentácie údajov pre čitateľa
a hodnoty menovateľa. · Podporuje optimalizáciu oblasti alebo rýchlosti. · Poskytuje možnosť určiť kladný zvyšok výstupu. · Podporuje pipelining konfigurovateľnú výstupnú latenciu. · Podporuje voliteľné asynchrónne jasné a taktované porty.

3.2. Prototyp Verilog HDL
Nasledujúci prototyp Verilog HDL sa nachádza v dizajne Verilog File (.v) lpm.v v adresár edasynthesis.
modul lpm_divide ( kvocient, zvyšok, číslo, denom, hodiny, clken, aclr); parameter lpm_type = “lpm_divide”; parameter lpm_widthn = 1; parameter lpm_widthd = 1; parameter lpm_nrepresentation = “UNSIGNED”; parameter lpm_drepresentation = “UNSIGNED”; parameter lpm_remainderpositive = “TRUE”; parameter lpm_pipeline = 0;

Registrované podľa ISO 9001:2015

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

parameter lpm_hint = „NEPOUŽITÝ“; vstupné hodiny; vstup clken; vstup aclr; vstup [lpm_widthn-1:0] číslo; vstup [lpm_widthd-1:0] denom; výstupný kvocient [lpm_widthn-1:0]; výstup [lpm_widthd-1:0] zostáva; koncový modul

3.3. Vyhlásenie komponentu VHDL
Deklarácia komponentu VHDL sa nachádza v návrhu VHDL File (.vhd) LPM_PACK.vhd v súbore librariesvhdllpm adresár.
komponent LPM_DIVIDE generic (LPM_WIDTHN : natural; LPM_WIDTHD : natural;
LPM_NREPRESENTATION : string := “UNSIGNED”; LPM_DREPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : natural := 0; LPM_TYPE : string := L_DIVIDE; LPM_HINT : string := “NEPOUŽITÉ”); port (NUMER: v std_logic_vector(LPM_WIDTHN-1 nadol na 0); DENOM: v std_logic_vector(LPM_WIDTHD-1 nadol na 0); ACLR: v std_logic:= '0'; CLOCK: v std_logic := '0: in; CLKENlogic := '1'; QUOTIENT: out std_logic_vector(LPM_WIDTHN-1 nadol na 0); REMAIN: out std_logic_vector(LPM_WIDTHD-1 nadol na 0)); koncový komponent;

3.4. Vyhlásenie VHDL LIBRARY_USE
Deklarácia VHDL LIBRARY-USE sa nevyžaduje, ak používate deklaráciu komponentu VHDL.
KNIŽNICA lpm; USE lpm.lpm_components.all;

3.5. Prístavy

Nasledujúce tabuľky uvádzajú vstupné a výstupné porty pre jadro IP LPM_DIVIDE.

Tabuľka 5.

Vstupné porty LPM_DIVIDE

Názov portu

Povinné

číslo[]

áno

denom[]

áno

Popis
Zadávanie údajov čitateľa. Veľkosť vstupného portu závisí od hodnoty parametra LPM_WIDTHN.
Zadávanie údajov menovateľa. Veľkosť vstupného portu závisí od hodnoty parametra LPM_WIDTHD.
pokračovanie…

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 13

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

Názov portu hodiny clken
aclr

Požadované Nie Nie
Nie

Popis
Vstup hodín pre zreťazené použitie. Pre hodnoty LPM_PIPELINE iné ako 0 (predvolené) musí byť povolený port hodín.
Hodiny umožňujú zreťazené použitie. Keď je port clken označený ako vysoký, uskutoční sa operácia delenia. Keď je signál slabý, nevykoná sa žiadna operácia. Ak sa vynechá, predvolená hodnota je 1.
Asynchrónny čistý port používaný kedykoľvek na resetovanie potrubia na všetky '0' asynchrónne na hodinový vstup.

Tabuľka 6.

Výstupné porty LPM_DIVIDE

Názov portu

Povinné

Popis

kvocient[]

áno

Dátový výstup. Veľkosť výstupného portu závisí od LPM_WIDTHN

hodnota parametra.

zostať[]

áno

Dátový výstup. Veľkosť výstupného portu závisí od LPM_WIDTHD

hodnota parametra.

3.6. parametre

V nasledujúcej tabuľke sú uvedené parametre pre jadro LPM_DIVIDE Intel FPGA IP.

Názov parametra

Typ

Povinné

Popis

LPM_WIDTHN

Celé číslo

áno

Určuje šírky čísel[] a

kvocient[] portov. Hodnoty sú 1 až 64.

LPM_WIDTHD

Celé číslo

áno

Určuje šírky denom[] a

zostávajú[] porty. Hodnoty sú 1 až 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

Nie

Znamenková reprezentácia vstupu čitateľa.

Hodnoty sú SIGNED a UNSIGNED. Keď toto

parameter je nastavený na SIGNED, oddeľovač

interpretuje vstup numer[] ako dvojku so znamienkom

dopĺňať.

Nie

Znamenková reprezentácia vstupu menovateľa.

Hodnoty sú SIGNED a UNSIGNED. Keď toto

parameter je nastavený na SIGNED, oddeľovač

interpretuje vstup denom[] ako dvojku so znamienkom

dopĺňať.

LPM_TYPE

Reťazec

Nie

Identifikuje knižnicu parametrizovaných

názov entity modulov (LPM) v dizajne VHDL

files (.vhd).

LPM_HINT

Reťazec

Nie

Keď vytvoríte inštanciu knižnice

parametrizované moduly (LPM) fungujú v a

Dizajn VHDL File (.vhd), musíte použiť

Parameter LPM_HINT na zadanie parametra Intel-

špecifický parameter. Napríkladampsúbor: LPM_HINT

= “CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = ÁNO” The

predvolená hodnota je NEPOUŽITÁ.

LPM_REMAINDERPOSITIVE

Reťazec

Nie

Parametre špecifické pre Intel. Musíte použiť

Parameter LPM_HINT na zadanie

Parameter LPM_REMAINDERPOSITIVE v

Dizajn VHDL files. Hodnoty sú TRUE alebo FALSE.

Ak je tento parameter nastavený na hodnotu TRUE, potom

hodnota zostávajúceho[] portu musí byť väčšia

pokračovanie…

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 14

Odoslať spätnú väzbu

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

Názov parametra

Typ

MAXIMIZE_SPEED

Celé číslo

LPM_PIPELINE

Celé číslo

INTENDED_DEVICE_FAMILY SKIP_BITS

String Integer

Požadované č
Nie Nie Nie

Popis
ako alebo rovné nule. Ak je tento parameter nastavený na TRUE, potom je hodnota zostávajúceho[] portu buď nula, alebo má rovnaké znamienko, buď kladné alebo záporné, ako hodnota portu s číslom. Aby sa zmenšila oblasť a zlepšila rýchlosť, spoločnosť Intel odporúča nastaviť tento parameter na hodnotu TRUE pri operáciách, kde zvyšok musí byť kladný alebo kde zvyšok nie je dôležitý.
Parametre špecifické pre Intel. Na zadanie parametra MAXIMIZE_SPEED v dizajne VHDL musíte použiť parameter LPM_HINT files. Hodnoty sú [0..9]. Ak sa použije softvér Intel Quartus Prime, pokúsi sa optimalizovať konkrétnu inštanciu funkcie LPM_DIVIDE z hľadiska rýchlosti a nie smerovania a prepíše nastavenie možnosti logiky optimalizačnej techniky. Ak sa MAXIMIZE_SPEED nepoužíva, namiesto toho sa použije hodnota možnosti Technika optimalizácie. Ak je hodnota MAXIMIZE_SPEED 6 alebo vyššia, kompilátor optimalizuje jadro IP LPM_DIVIDE na vyššiu rýchlosť pomocou prenosových reťazcov; ak je hodnota 5 alebo menej, kompilátor implementuje návrh bez prenosných reťazí.
Určuje počet hodinových cyklov latencie spojených s kvocientom[] a zotrvaním[] výstupov. Hodnota nula (0) znamená, že neexistuje žiadna latencia a že sa vytvorí inštancia čisto kombinačnej funkcie. Ak sa vynechá, predvolená hodnota je 0 (nezreťazené). Nemôžete zadať hodnotu pre parameter LPM_PIPELINE, ktorá je vyššia ako LPM_WIDTHN.
Tento parameter sa používa na účely modelovania a simulácie správania. Editor parametrov vypočíta hodnotu tohto parametra.
Umožňuje efektívnejšie delenie zlomkov bitov na optimalizáciu logiky na vedúcich bitoch poskytnutím počtu vedúcich GND k jadru IP LPM_DIVIDE. Zadajte počet vodiacich GND na výstupe podielu tohto parametra.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 15

683490 | 2020.10.05 Odoslať spätnú väzbu

4. LPM_MULT (Multiplikátor) IP Core

Obrázok 3.

Jadro IP LPM_MULT implementuje multiplikátor na násobenie dvoch hodnôt vstupných údajov, aby sa vytvoril produkt ako výstup.

Nasledujúci obrázok zobrazuje porty pre jadro IP LPM_MULT.

LPM_Mult Ports

LPM_MULT clock dataa[] result[] datab[] aclr/sclr clken
inšt

Súvisiace informácie Funkcie na strane 71

4.1. Vlastnosti
Jadro IP LPM_MULT ponúka nasledujúce funkcie: · Generuje multiplikátor, ktorý násobí dve hodnoty vstupných údajov · Podporuje šírku údajov 1 bitov · Podporuje formát reprezentácie podpísaných a nepodpísaných údajov · Podporuje optimalizáciu oblasti alebo rýchlosti · Podporuje prepojenie s konfigurovateľnou výstupnou latenciou · Poskytuje možnosť implementácie v špecializovanom digitálnom spracovaní signálu (DSP)
blokové obvody alebo logické prvky (LE) Poznámka: Pri vytváraní multiplikátorov väčších ako je natívne podporovaná veľkosť môže
bude vplyv na výkon vyplývajúci z kaskádovania blokov DSP. · Podporuje voliteľné asynchrónne vymazanie a vstupné porty umožňujúce taktovanie · Podporuje voliteľné synchrónne vymazanie pre zariadenia Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX

Registrované podľa ISO 9001:2015

4. LPM_MULT (Multiplikátor) IP Core 683490 | 2020.10.05
4.2. Prototyp Verilog HDL
Nasledujúci prototyp Verilog HDL sa nachádza v dizajne Verilog File (.v) lpm.v v adresár edasynthesis.
modul lpm_mult ( result, dataa, datab, sum, clock, clken, aclr ) parameter lpm_type = “lpm_mult”; parameter lpm_widtha = 1; parameter lpm_widthb = 1; parameter lpm_widths = 1; parameter lpm_widthp = 1; parameter lpm_representation = “UNSIGNED”; parameter lpm_pipeline = 0; parameter lpm_hint = „NEPOUŽITÝ“; vstupné hodiny; vstup clken; vstup aclr; vstup [lpm_widtha-1:0] dataa; vstup [lpm_widthb-1:0] datab; vstup [lpm_widths-1:0] súčet; výstup [lpm_widthp-1:0] výsledok; koncový modul
4.3. Vyhlásenie komponentu VHDL
Deklarácia komponentu VHDL sa nachádza v návrhu VHDL File (.vhd) LPM_PACK.vhd v súbore librariesvhdllpm adresár.
komponent LPM_MULT generický ( LPM_WIDTHA : prírodný; LPM_WIDTHB : prírodný; LPM_WIDTHS : prírodný := 1; LPM_WIDTHP : prírodný;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : natural := 0; LPM_TYPE: string := L_MULT; LPM_HINT : string := “NEPOUŽITÉ”); port ( DATAA : v std_logic_vector (LPM_WIDTHA-1 až na 0); DATAB : v std_logic_vector (LPM_WIDTHB-1 až na 0); ACLR : v std_logic := '0'; CLOCK : v std_logic := '0: v std_logic := '1'; SUM : v std_logic_vector(LPM_WIDTHS-1 nadol na 0) := (INÉ => '0'); VÝSLEDOK: mimo std_logic_vector(LPM_WIDTHP-1 nadol na 0)); koncový komponent;
4.4. Vyhlásenie VHDL LIBRARY_USE
Deklarácia VHDL LIBRARY-USE sa nevyžaduje, ak používate deklaráciu komponentu VHDL.
KNIŽNICA lpm; USE lpm.lpm_components.all;

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 17

4. LPM_MULT (Multiplikátor) IP Core 683490 | 2020.10.05

4.5. Signály

Tabuľka 7.

Vstupné signály LPM_MULT

Názov signálu

Povinné

Popis

dataa[]

áno

Zadávanie údajov.

Pre zariadenia Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX závisí veľkosť vstupného signálu od hodnoty parametra Dataa width.

Pri starších zariadeniach a zariadeniach Intel Cyclone 10 LP závisí veľkosť vstupného signálu od hodnoty parametra LPM_WIDTHA.

datab[]

áno

Zadávanie údajov.

Pre zariadenia Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX závisí veľkosť vstupného signálu od hodnoty parametra Datab width.

Pri starších zariadeniach a zariadeniach Intel Cyclone 10 LP závisí veľkosť vstupného signálu

na hodnotu parametra LPM_WIDTHB.

hodiny

Nie

Vstup hodín pre zreťazené použitie.

Pre staršie zariadenia a zariadenia Intel Cyclone 10 LP musí byť hodinový signál povolený pre hodnoty LPM_PIPELINE iné ako 0 (predvolené).

Pre zariadenia Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX musí byť hodinový signál povolený, ak je hodnota latencie iná ako 1 (predvolené).

clken

Nie

Povoliť hodiny pre zreťazené použitie. Keď je signál clken presadzovaný vysoký,

prebieha operácia sčítania/odčítania. Keď je signál slabý, žiadna operácia

vyskytuje. Ak sa vynechá, predvolená hodnota je 1.

aclr sclr

Nie

Asynchrónny jasný signál používaný kedykoľvek na resetovanie potrubia na všetky 0,

asynchrónne s hodinovým signálom. Potrubie sa inicializuje na nedefinované (X)

logická úroveň. Výstupy sú konzistentné, ale nenulové hodnoty.

Nie

Synchrónny čistý signál používaný kedykoľvek na resetovanie potrubia na všetky 0,

synchrónne s hodinovým signálom. Potrubie sa inicializuje na nedefinované (X)

logická úroveň. Výstupy sú konzistentné, ale nenulové hodnoty.

Tabuľka 8.

LPM_MULT Výstupné signály

signál Názov

Povinné

Popis

výsledok[]

áno

Dátový výstup.

Pri starších zariadeniach a zariadeniach Intel Cyclone 10 LP závisí veľkosť výstupného signálu od hodnoty parametra LPM_WIDTHP. Ak LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) alebo (LPM_WIDTHA + LPM_WIDTHS), sú prítomné iba LPM_WIDTHP MSB.

Pre Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX závisí veľkosť výstupných signálov od parametra Result width.

4.6. Parametre pre zariadenia Stratix V, Arria V, Cyclone V a Intel Cyclone 10 LP

4.6.1. Všeobecné Tab

Tabuľka 9.

Všeobecné Tab

Parameter

Hodnota

Konfigurácia multiplikátora

Vynásobte vstup „dataa“ vstupom „datab“.

Predvolená hodnota

Popis

Vynásobte vstup „dataa“ vstupom „datab“.

Vyberte požadovanú konfiguráciu pre multiplikátor.
pokračovanie…

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 18

Odoslať spätnú väzbu

4. LPM_MULT (Multiplikátor) IP Core 683490 | 2020.10.05

Parameter
Aký široký by mal byť vstup „dataa“? Aký široký by mal byť vstup „datab“? Ako by sa mala určiť šírka „výsledného“ výstupu? Obmedzte šírku

Hodnota
Vynásobte vstup „dataa“ sám o sebe (operácia kvadratúry)
1 – 256 bitov

Predvolená hodnota

Popis

8 bitov

Zadajte šírku portu dataa[].

1 – 256 bitov

8 bitov

Zadajte šírku portu datab[].

Automaticky vypočítať šírku Obmedzte šírku
1 – 512 bitov

Automaticky vypočítate šírku

Vyberte požadovanú metódu na určenie šírky portu result[].

16 bitov

Zadajte šírku portu result[].
Táto hodnota bude účinná iba vtedy, ak v parametri Typ vyberiete možnosť Obmedziť šírku.

4.6.2. Všeobecné 2 Tab

Tabuľka 10. Všeobecne 2 Tab

Parameter

Hodnota

Vstup dát

Má vstupná zbernica „datab“ konštantnú hodnotu?

Nie Áno

Typ násobenia

Ktorý typ

Nepodpísané

násobenie chceš? Podpísané

Implementácia

Ktorá implementácia multiplikátora by sa mala použiť?

Použite predvolenú implementáciu
Použite vyhradený multiplikačný obvod (nie je k dispozícii pre všetky rodiny)
Používajte logické prvky

Predvolená hodnota

Popis

Nie

Ak chcete zadať konštantnú hodnotu, vyberte možnosť Áno

vstupná zbernica `datab', ak existuje.

Nepodpísané

Zadajte formát zobrazenia pre vstupy dataa[] a datab[].

Použite predvolený implementačný ión

Vyberte požadovanú metódu na určenie šírky portu result[].

4.6.3. Potrubie Tab

Tabuľka 11. Potrubie Tab

Parameter

Chcete zaviesť potrubie č

fungovať?

áno

Hodnota

Vytvorte „aclr“

—

asynchrónny čistý port

Predvolená hodnota

Popis

Nie

Výberom možnosti Áno povolíte registráciu potrubia do

výstup multiplikátora a zadajte požadovaný

výstupná latencia v hodinovom cykle. Povolenie

pipeline register pridáva extra latenciu k

výstup.

Nezačiarknuté

Túto možnosť vyberte, ak chcete, aby port aclr používal asynchrónne vymazanie pre register potrubia.
pokračovanie…

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 19

4. LPM_MULT (Multiplikátor) IP Core 683490 | 2020.10.05

Parameter
Vytvorte 'clken' hodiny umožňujúce hodiny
Optimalizácia
Aký typ optimalizácie chcete?

Hodnota —
Predvolená oblasť rýchlosti

Predvolená hodnota

Popis

Nezačiarknuté

Určuje aktívne povolenie vysokých hodín pre hodinový port registra potrubia

Predvolené

Zadajte požadovanú optimalizáciu pre jadro IP.
Ak chcete, aby softvér Intel Quartus Prime určil najlepšiu optimalizáciu pre jadro IP, vyberte možnosť Predvolené.

4.7. Parametre pre zariadenia Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX

4.7.1. Všeobecné Tab

Tabuľka 12. Všeobecné Tab

Parameter

Hodnota

Predvolená hodnota

Popis

Typ konfigurácie multiplikátora
Šírky dátových portov

Vynásobte vstup „dataa“ vstupom „datab“.
Vynásobte vstup „dataa“ sám o sebe (operácia kvadratúry)

Vynásobte vstup „dataa“ vstupom „datab“.

Vyberte požadovanú konfiguráciu pre multiplikátor.

Šírka údajov

1 – 256 bitov

8 bitov

Zadajte šírku portu dataa[].

Šírka dát

1 – 256 bitov

8 bitov

Zadajte šírku portu datab[].

Ako by sa mala určiť šírka „výsledného“ výstupu?

Typ

Automaticky vypočítajte šírku
Obmedzte šírku

Automaticky vypočítate šírku

Vyberte požadovanú metódu na určenie šírky portu result[].

Hodnota

1 – 512 bitov

16 bitov

Zadajte šírku portu result[].
Táto hodnota bude účinná iba vtedy, ak v parametri Typ vyberiete možnosť Obmedziť šírku.

Šírka výsledku

1 – 512 bitov

—

Zobrazuje efektívnu šírku portu result[].

4.7.2. Všeobecné 2 Tab

Tabuľka 13. Všeobecne 2 Tab

Parameter

Vstup dát

Má vstupná zbernica „datab“ konštantnú hodnotu?

Nie Áno

Hodnota

Predvolená hodnota

Popis

Nie

Ak chcete zadať konštantnú hodnotu, vyberte možnosť Áno

vstupná zbernica `datab', ak existuje.

pokračovanie…

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 20

Odoslať spätnú väzbu

4. LPM_MULT (Multiplikátor) IP Core 683490 | 2020.10.05

Parameter

Hodnota

Akákoľvek hodnota väčšia ako 0

Typ násobenia

Ktorý typ

Nepodpísané

násobenie chceš? Podpísané

Štýl implementácie

Ktorá implementácia multiplikátora by sa mala použiť?

Použite predvolenú implementáciu
Použite vyhradený multiplikačný obvod
Používajte logické prvky

Predvolená hodnota

Popis

Zadajte konštantnú hodnotu portu datab[].

Nepodpísané

Zadajte formát zobrazenia pre vstupy dataa[] a datab[].

Použite predvolený implementačný ión

Vyberte požadovanú metódu na určenie šírky portu result[].

4.7.3. Potrubie

Tabuľka 14. Potrubie Tab

Parameter

Hodnota

Chcete funkciu zregenerovať?

Potrubie

Nie Áno

Typ signálu vymazania latencie

Akákoľvek hodnota väčšia ako 0.
ŽIADNA ACLR SCLR

Vytvorte „clken“ hodiny

—

povoliť hodiny

Aký typ optimalizácie chcete?

Typ

Predvolená oblasť rýchlosti

Predvolená hodnota

Popis

Nie 1 ŽIADNE
—

Ak chcete povoliť registráciu potrubia na výstup násobiteľa, vyberte možnosť Áno. Povolenie registra potrubia pridáva do výstupu dodatočnú latenciu.
Zadajte požadovanú výstupnú latenciu v hodinovom cykle.
Zadajte typ resetovania pre register potrubia. Ak nepoužívate žiadny potrubný register, vyberte NONE. Vyberte ACLR, ak chcete použiť asynchrónne vymazanie pre register potrubia. Tým sa vygeneruje port ACLR. Vyberte SCLR, ak chcete použiť synchrónne vymazanie pre register potrubia. Tým sa vygeneruje port SCLR.
Určuje aktívne povolenie vysokých hodín pre hodinový port registra potrubia

Predvolené

Zadajte požadovanú optimalizáciu pre jadro IP.
Ak chcete, aby softvér Intel Quartus Prime určil najlepšiu optimalizáciu pre jadro IP, vyberte možnosť Predvolené.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 21

683490 | 2020.10.05 Odoslať spätnú väzbu

5. LPM_ADD_SUB (sčítač/odčítač)

Obrázok 4.

Jadro IP LPM_ADD_SUB vám umožňuje implementovať sčítačku alebo odčítačku na sčítanie alebo odčítanie množín údajov na vytvorenie výstupu obsahujúceho súčet alebo rozdiel vstupných hodnôt.

Nasledujúci obrázok zobrazuje porty pre jadro IP LPM_ADD_SUB.

Porty LPM_ADD_SUB

LPM_ADD_SUB add_sub cin

dataa[]

hodiny clken datab[] aclr

výsledok[] pretečenie cout

inšt

5.1. Vlastnosti
IP jadro LPM_ADD_SUB ponúka nasledujúce funkcie: · Generuje sčítačku, odčítačku a dynamicky konfigurovateľnú sčítačku/odčítačku
funkcie. · Podporuje šírku dát 1 bitov. · Podporuje formát reprezentácie údajov, ako sú podpísané a nepodpísané. · Podporuje voliteľný prenos (výpožička), asynchrónne vymazanie a aktiváciu hodín
vstupné porty. · Podporuje voliteľné výstupné porty (zapožičanie) a pretečenie. · Priradí niektorú zo vstupných dátových zberníc ku konštante. · Podporuje pipelining s konfigurovateľnou výstupnou latenciou.

Registrované podľa ISO 9001:2015

5. LPM_ADD_SUB (Sčítačka/Odčítač) 683490 | 2020.10.05
5.2. Prototyp Verilog HDL
Nasledujúci prototyp Verilog HDL sa nachádza v dizajne Verilog File (.v) lpm.v v adresár edasynthesis.
modul lpm_add_sub ( result, cout, overflow, add_sub, cin, dataa, datab, clock, clken, aclr ); parameter lpm_type = “lpm_add_sub”; parameter lpm_width = 1; parameter lpm_direction = „NEPOUŽITÝ“; parameter lpm_representation = “SIGNED”; parameter lpm_pipeline = 0; parameter lpm_hint = „NEPOUŽITÝ“; vstup [lpm_width-1:0] dataa, datab; vstup add_sub, cin; vstupné hodiny; vstup clken; vstup aclr; výstup [lpm_width-1:0] výsledok; výstupný vývod, prepad; koncový modul
5.3. Vyhlásenie komponentu VHDL
Deklarácia komponentu VHDL sa nachádza v návrhu VHDL File (.vhd) LPM_PACK.vhd v súbore librariesvhdllpm adresár.
komponent LPM_ADD_SUB generický (LPM_WIDTH : prirodzený;
LPM_DIRECTION : string := “NEPOUŽITÉ”; LPM_REPRESENTATION: string := “SIGNED”; LPM_PIPELINE : natural := 0; LPM_TYPE : string := L_ADD_SUB; LPM_HINT : string := “NEPOUŽITÉ”); port (DATAA: v std_logic_vector(LPM_WIDTH-1 nadol na 0); DATAB: v std_logic_vector(LPM_WIDTH-1 nadol na 0); ACLR: v std_logic:= '0'; CLOCK: v std_logic := '0: in; CLKENlogic := '1'; CIN : v std_logic := 'Z'; ADD_SUB : v std_logic := '1'; VÝSLEDOK: out std_logic_vector(LPM_WIDTH-1 downto 0); COUT : out std_logic; OVERFLOW: out std_logic); koncový komponent;
5.4. Vyhlásenie VHDL LIBRARY_USE
Deklarácia VHDL LIBRARY-USE sa nevyžaduje, ak používate deklaráciu komponentu VHDL.
KNIŽNICA lpm; USE lpm.lpm_components.all;
5.5. Prístavy
Nasledujúce tabuľky uvádzajú vstupné a výstupné porty pre jadro IP LPM_ADD_SUB.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 23

5. LPM_ADD_SUB (Sčítačka/Odčítač) 683490 | 2020.10.05

Tabuľka 15. Vstupné porty jadra IP LPM_ADD_SUB

Názov portu

Povinné

Popis

cin

Nie

Zavedenie do bitu nízkeho rádu. Pre operácie sčítania je predvolená hodnota 0. Pre

operácie odčítania, predvolená hodnota je 1.

dataa[]

áno

Zadávanie údajov. Veľkosť vstupného portu závisí od hodnoty parametra LPM_WIDTH.

datab[]

áno

Zadávanie údajov. Veľkosť vstupného portu závisí od hodnoty parametra LPM_WIDTH.

add_sub

Nie

Voliteľný vstupný port umožňujúci dynamické prepínanie medzi sčítačkou a odčítačkou

funkcie. Ak je použitý parameter LPM_DIRECTION, add_sub nemožno použiť. Ak

vynechaný, predvolená hodnota je ADD. Spoločnosť Intel odporúča použiť

parameter LPM_DIRECTION na špecifikovanie operácie funkcie LPM_ADD_SUB,

namiesto priradenia konštanty k portu add_sub.

hodiny

Nie

Vstup pre zreťazené použitie. Hodinový port poskytuje hodinový vstup pre pipeline

prevádzka. Pre hodnoty LPM_PIPELINE iné ako 0 (predvolené) musí byť port hodín

povolené.

clken

Nie

Povoliť hodiny pre zreťazené použitie. Keď je port clken označený ako vysoký, sčítačka/

prebieha operácia odčítača. Keď je signál slabý, nevykoná sa žiadna operácia. Ak

vynechaný, predvolená hodnota je 1.

aclr

Nie

Asynchrónne čisté pre zreťazené použitie. Potrubie sa inicializuje na nedefinované (X)

logická úroveň. Port aclr možno kedykoľvek použiť na resetovanie potrubia na všetky 0,

asynchrónne s hodinovým signálom.

Tabuľka 16. Výstupné porty jadra IP LPM_ADD_SUB

Názov portu

Povinné

Popis

výsledok[]

áno

Dátový výstup. Veľkosť výstupného portu závisí od parametra LPM_WIDTH

hodnotu.

cout

Nie

Vykonanie (vypožičanie) najvýznamnejšieho bitu (MSB). Cout port má fyzickú

výklad ako vykonanie (vypožičanie) MSB. Cout port detekuje

pretečeniu v NESIGNOVANÝCH prevádzkach. Port cout funguje rovnakým spôsobom pre

PODPÍSANÉ a NESIGNOVANÉ operácie.

pretečeniu

Nie

Voliteľný výstup výnimky pretečenia. Prepadový port má fyzickú interpretáciu ako

XOR prenosu do MSB s prenosom MSB. Prepadový port

tvrdí, keď výsledky presahujú dostupnú presnosť, a používa sa iba vtedy, keď

Hodnota parametra LPM_REPRESENTATION je SIGNED.

5.6. parametre

Nasledujúca tabuľka uvádza základné parametre IP LPM_ADD_SUB.

Tabuľka 17. Základné parametre IP LPM_ADD_SUB

Názov parametra LPM_WIDTH

Zadajte celé číslo

Vyžaduje sa Áno

Popis
Určuje šírky portov dataa[], datab[] a result[].

LPM_DIRECTION

Reťazec

Nie

Hodnoty sú ADD, SUB a UNUSED. Ak sa vynechá, predvolená hodnota je DEFAULT, ktorá nasmeruje parameter, aby prevzal svoju hodnotu z portu add_sub. Port add_sub nemožno použiť, ak sa používa LPM_DIRECTION. Spoločnosť Intel odporúča použiť parameter LPM_DIRECTION na špecifikovanie činnosti funkcie LPM_ADD_SUB namiesto priradenia konštanty portu add_sub.
pokračovanie…

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 24

Odoslať spätnú väzbu

5. LPM_ADD_SUB (Sčítačka/Odčítač) 683490 | 2020.10.05

Názov parametra LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Typ String Integer Reťazec Reťazec Reťazec Celé číslo
Reťazec

Povinné Nie Nie Nie Nie Nie Nie
Nie

Popis
Určuje typ vykonaného pridávania. Hodnoty sú SIGNED a UNSIGNED. Ak sa vynechá, predvolená hodnota je PODPÍSANÉ. Keď je tento parameter nastavený na SIGNED, sčítačka/odčítač interpretuje vstup údajov ako doplnok dvojky so znamienkom.
Určuje počet cyklov latentných hodín spojených s výstupom result[]. Hodnota nula (0) znamená, že neexistuje žiadna latencia a že sa vytvorí inštancia čisto kombinačnej funkcie. Ak sa vynechá, predvolená hodnota je 0 (neprepojená).
Umožňuje špecifikovať parametre špecifické pre Intel v dizajne VHDL files (.vhd). Predvolená hodnota je NEPOUŽITÁ.
Identifikuje názov entity knižnice parametrizovaných modulov (LPM) v návrhu VHDL files.
Parametre špecifické pre Intel. Na zadanie parametra ONE_INPUT_IS_CONSTANT v návrhu VHDL musíte použiť parameter LPM_HINT files. Hodnoty sú ÁNO, NIE a NEPOUŽITÉ. Poskytuje väčšiu optimalizáciu, ak je jeden vstup konštantný. Ak sa vynechá, predvolená hodnota je NIE.
Parametre špecifické pre Intel. Na zadanie parametra MAXIMIZE_SPEED v dizajne VHDL musíte použiť parameter LPM_HINT files. Môžete zadať hodnotu medzi 0 a 10. Ak sa použije softvér Intel Quartus Prime, pokúsi sa optimalizovať konkrétnu inštanciu funkcie LPM_ADD_SUB pre rýchlosť a nie pre smerovateľnosť a prepíše nastavenie možnosti Optimization Technique logic. Ak sa MAXIMIZE_SPEED nepoužíva, namiesto toho sa použije hodnota možnosti Technika optimalizácie. Ak je nastavenie pre MAXIMIZE_SPEED 6 alebo vyššie, kompilátor optimalizuje jadro IP LPM_ADD_SUB pre vyššiu rýchlosť pomocou prenosových reťazcov; ak je nastavenie 5 alebo menej, kompilátor implementuje dizajn bez nosných reťazí. Tento parameter musí byť špecifikovaný pre zariadenia Cyclone, Stratix a Stratix GX len vtedy, keď sa port add_sub nepoužíva.
Tento parameter sa používa na účely modelovania a simulácie správania. Editor parametrov vypočíta hodnotu tohto parametra.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 25

683490 | 2020.10.05 Odoslať spätnú väzbu

6. LPM_COMPARE (porovnávač)

Obrázok 5.

Jadro IP LPM_COMPARE porovnáva hodnotu dvoch súborov údajov, aby určil vzťah medzi nimi. Vo svojej najjednoduchšej forme môžete použiť bránu exkluzívneho OR na určenie, či sú dva bity údajov rovnaké.

Nasledujúci obrázok zobrazuje porty pre jadro IP LPM_COMPARE.

Porty LPM_COMPARE

LPM_COMPARE

clken

alb

aeb

dataa[]

agb

datab[]

vek

hodiny

MAAE

aclr

aleb

inšt

6.1. Vlastnosti
Jadro IP LPM_COMPARE ponúka nasledujúce funkcie: · Generuje funkciu komparátora na porovnanie dvoch sád údajov · Podporuje šírku údajov 1 bitov · Podporuje formát reprezentácie údajov, ako je podpísaný a nepodpísaný · Vytvára nasledujúce typy výstupov:
— alb (vstup A je menší ako vstup B) — aeb (vstup A sa rovná vstupu B) — agb (vstup A je väčší ako vstup B) — ageb (vstup A je väčší alebo rovný vstupu B) — aneb ( vstup A sa nerovná vstupu B) — aleb (vstup A je menší alebo rovný vstupu B) · Podporuje voliteľné asynchrónne vymazanie a vstupné porty umožňujúce taktovanie · Priraďuje vstup datab[] konštante · Podporuje prepojenie s konfigurovateľnou výstupnou latenciou

Registrované podľa ISO 9001:2015

6. LPM_COMPARE (Porovnávač) 683490 | 2020.10.05
6.2. Prototyp Verilog HDL
Nasledujúci prototyp Verilog HDL sa nachádza v dizajne Verilog File (.v) lpm.v v adresár edasynthesis.
modul lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, hodiny, clken, aclr ); parameter lpm_type = „lpm_compare“; parameter lpm_width = 1; parameter lpm_representation = “UNSIGNED”; parameter lpm_pipeline = 0; parameter lpm_hint = „NEPOUŽITÝ“; vstup [lpm_width-1:0] dataa, datab; vstupné hodiny; vstup clken; vstup aclr; výstup alb, aeb, agb, aleb, aneb, ageb; koncový modul
6.3. Vyhlásenie komponentu VHDL
Deklarácia komponentu VHDL sa nachádza v návrhu VHDL File (.vhd) LPM_PACK.vhd v súbore librariesvhdllpm adresár.
komponent LPM_COMPARE generický (LPM_WIDTH : prírodný;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : natural := 0; LPM_TYPE: string := L_COMPARE; LPM_HINT : string := “NEPOUŽITÉ”); port (DATAA: v std_logic_vector(LPM_WIDTH-1 nadol na 0); DATAB: v std_logic_vector(LPM_WIDTH-1 nadol na 0); ACLR: v std_logic:= '0'; CLOCK: v std_logic := '0: in; CLKENlogic := '1'; AGB : out std_logic; AGEB : out std_logic; AEB : out std_logic; ANEB : out std_logic; ALB : out std_logic; ALEB : out std_logic); koncový komponent;
6.4. Vyhlásenie VHDL LIBRARY_USE
Deklarácia VHDL LIBRARY-USE sa nevyžaduje, ak používate deklaráciu komponentu VHDL.
KNIŽNICA lpm; USE lpm.lpm_components.all;
6.5. Prístavy
Nasledujúce tabuľky uvádzajú vstupné a výstupné porty pre jadro IP LMP_COMPARE.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 27

6. LPM_COMPARE (Porovnávač) 683490 | 2020.10.05

Tabuľka 18. Vstupné porty jadra IP LPM_COMPARE

Názov portu

Povinné

Popis

dataa[]

áno

Zadávanie údajov. Veľkosť vstupného portu závisí od hodnoty parametra LPM_WIDTH.

datab[]

áno

Zadávanie údajov. Veľkosť vstupného portu závisí od hodnoty parametra LPM_WIDTH.

hodiny

Nie

Vstup hodín pre zreťazené použitie. Hodinový port poskytuje hodinový vstup pre pipeline

prevádzka. Pre hodnoty LPM_PIPELINE iné ako 0 (predvolené) musí byť port hodín

povolené.

clken

Nie

Povoliť hodiny pre zreťazené použitie. Keď je port clken deklarovaný ako vysoký,

prebieha porovnávacia operácia. Keď je signál slabý, nevykoná sa žiadna operácia. Ak

vynechaný, predvolená hodnota je 1.

aclr

Nie

Asynchrónne čisté pre zreťazené použitie. Potrubie sa inicializuje na nedefinovanú (X) logiku

úrovni. Port aclr možno kedykoľvek použiť na resetovanie potrubia na všetky 0,

asynchrónne s hodinovým signálom.

Tabuľka 19. Výstupné porty jadra IP LPM_COMPARE

Názov portu

Povinné

Popis

alb

Nie

Výstupný port pre komparátor. Tvrdí sa, ak je vstup A menší ako vstup B.

aeb

Nie

Výstupný port pre komparátor. Tvrdí sa, ak sa vstup A rovná vstupu B.

agb

Nie

Výstupný port pre komparátor. Tvrdí sa, ak je vstup A väčší ako vstup B.

vek

Nie

Výstupný port pre komparátor. Tvrdí sa, ak je vstup A väčší alebo rovný vstupu

MAAE

Nie

Výstupný port pre komparátor. Tvrdí sa, ak sa vstup A nerovná vstupu B.

aleb

Nie

Výstupný port pre komparátor. Tvrdí sa, ak je vstup A menší alebo rovný vstupu B.

6.6. parametre

V nasledujúcej tabuľke sú uvedené parametre pre jadro IP LPM_COMPARE.

Tabuľka 20. Parametre jadra IP LPM_COMPARE

Názov parametra

Typ

Povinné

LPM_WIDTH

Celé číslo Áno

LPM_REPRESENTATION

Reťazec

Nie

LPM_PIPELINE

Celé číslo

LPM_HINT

Reťazec

Nie

Popis
Určuje šírky portov dataa[] a datab[].
Určuje typ vykonaného porovnania. Hodnoty sú SIGNED a UNSIGNED. Ak sa vynechá, predvolená hodnota je UNSIGNED. Keď je hodnota tohto parametra nastavená na SIGNED, komparátor interpretuje vstup údajov ako doplnok dvojky so znamienkom.
Určuje počet hodinových cyklov latencie spojených s výstupom alb, aeb, agb, ageb, aleb alebo aneb. Hodnota nula (0) znamená, že neexistuje žiadna latencia a že sa vytvorí inštancia čisto kombinačnej funkcie. Ak sa vynechá, predvolená hodnota je 0 (nezreťazené).
Umožňuje špecifikovať parametre špecifické pre Intel v dizajne VHDL files (.vhd). Predvolená hodnota je NEPOUŽITÁ.
pokračovanie…

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 28

Odoslať spätnú väzbu

6. LPM_COMPARE (Porovnávač) 683490 | 2020.10.05
Názov parametra LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Typ String String
Reťazec

Požadované Nie Nie
Nie

Popis
Identifikuje názov entity knižnice parametrizovaných modulov (LPM) v návrhu VHDL files.
Tento parameter sa používa na účely modelovania a simulácie správania. Editor parametrov vypočíta hodnotu tohto parametra.
Parametre špecifické pre Intel. Na zadanie parametra ONE_INPUT_IS_CONSTANT v návrhu VHDL musíte použiť parameter LPM_HINT files. Hodnoty sú ÁNO, NIE alebo NEPOUŽITÉ. Poskytuje väčšiu optimalizáciu, ak je vstup konštantný. Ak sa vynechá, predvolená hodnota je NIE.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 29

683490 | 2020.10.05 Odoslať spätnú väzbu

7. ALTECC (kód opravy chýb: kódovač/dekodér) IP Core

Obrázok 6.

Intel poskytuje jadro ALTECC IP na implementáciu funkcie ECC. ECC deteguje poškodené dáta, ktoré sa vyskytujú na strane prijímača počas prenosu dát. Táto metóda korekcie chýb je najvhodnejšia v situáciách, keď sa chyby vyskytujú náhodne a nie nárazovo.

ECC zisťuje chyby prostredníctvom procesu kódovania a dekódovania údajov. Napríkladample, keď sa v prenosovej aplikácii použije ECC, dáta načítané zo zdroja sa pred odoslaním do prijímača zakódujú. Výstup (kódové slovo) z kódovača pozostáva z nespracovaných dát, do ktorých je pripojený počet paritných bitov. Presný počet pripojených paritných bitov závisí od počtu bitov vo vstupných dátach. Vygenerované kódové slovo sa potom prenesie do cieľa.

Prijímač prijme kódové slovo a dekóduje ho. Informácie získané dekodérom určujú, či bola zistená chyba. Dekodér deteguje jednobitové a dvojbitové chyby, ale môže opraviť iba jednobitové chyby v poškodených údajoch. Tento typ ECC je detekcia dvojitej chyby s jednou korekciou chýb (SECDED).

Môžete nakonfigurovať funkcie kodéra a dekodéra jadra IP ALTECC. Dátový vstup do kódovača je zakódovaný, aby sa vygenerovalo kódové slovo, ktoré je kombináciou dátového vstupu a vygenerovaných paritných bitov. Vygenerované kódové slovo sa prenáša do dekódovacieho modulu na dekódovanie tesne pred dosiahnutím jeho cieľového bloku. Dekodér generuje syndrómový vektor, aby určil, či je v prijatom kódovom slove nejaká chyba. Dekodér opravuje dáta iba vtedy, ak je jednobitová chyba z dátových bitov. Žiadny signál nie je označený, ak jednobitová chyba pochádza z paritných bitov. Dekodér má tiež návestné signály na zobrazenie stavu prijatých údajov a prípadnej akcie vykonanej dekodérom.

Nasledujúce obrázky zobrazujú porty pre jadro ALTECC IP.

Porty kódovača ALTECC

ALTECC_ENCODER

údaje[]

q[]

hodiny

clocken

aclr

inšt

Registrované podľa ISO 9001:2015

7. ALTECC (kód opravy chýb: kódovač/dekodér) IP Core 683490 | 2020.10.05

Obrázok 7. Porty dekodéra ALTECC

ALTECC_DECODER

data[] hodiny clocken

q[] err_detected err_corrected
err_fatal

aclr

inšt

7.1. Funkcie kódovača ALTECC

IP jadro kodéra ALTECC ponúka nasledujúce funkcie: · Vykonáva kódovanie údajov pomocou schémy Hammingovho kódovania · Podporuje šírku údajov 2 bitov · Podporuje formát reprezentácie podpísaných a nepodpísaných údajov · Podporuje zreťazenie s výstupnou latenciou buď jedného alebo dvoch hodinových cyklov · Podporuje voliteľné asynchrónne jasné a taktované porty

IP jadro kodéra ALTECC prijíma a kóduje údaje pomocou schémy Hammingovho kódovania. Schéma Hammingovho kódovania odvodzuje paritné bity a pripája ich k pôvodným dátam, aby sa vytvorilo výstupné kódové slovo. Počet pripojených paritných bitov závisí od šírky údajov.

Nasledujúca tabuľka uvádza počet pripojených paritných bitov pre rôzne rozsahy šírky údajov. Stĺpec Total Bits predstavuje celkový počet bitov vstupných dát a pripojených paritných bitov.

Tabuľka 21.

Počet paritných bitov a kódové slovo podľa šírky dát

Šírka údajov

Počet paritných bitov

Celkový počet bitov (kódové slovo)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Odvodzovanie paritného bitu využíva kontrolu párnou paritou. Ďalší 1 bit (uvedený v tabuľke ako +1) sa pripojí k paritným bitom ako MSB kódového slova. To zaisťuje, že kódové slovo má párny počet 1. Naprample, ak je šírka dát 4 bity, k dátam sa pridajú 4 paritné bity, aby sa stali kódovým slovom s celkom 8 bitmi. Ak má 7 bitov z LSB 8-bitového kódového slova nepárny počet 1, 8. bit (MSB) kódového slova je 1, čím je celkový počet 1 v kódovom slove párny.
Nasledujúci obrázok znázorňuje vygenerované kódové slovo a usporiadanie paritných bitov a dátových bitov v 8-bitovom dátovom vstupe.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 31

7. ALTECC (kód opravy chýb: kódovač/dekodér) IP Core 683490 | 2020.10.05

Obrázok 8.

Paritné bity a usporiadanie dátových bitov v 8-bitovom generovanom kódovom slove

MSB

LSB

4 paritné bity

4 dátových bitov

IP jadro kodéra ALTECC akceptuje naraz iba vstupné šírky 2 až 64 bitov. Vstupné šírky 12 bitov, 29 bitov a 64 bitov, ktoré sú ideálne pre zariadenia Intel, generujú výstupy 18 bitov, 36 bitov a 72 bitov. Obmedzenie výberu bitov môžete ovládať v editore parametrov.

7.2. Prototyp Verilog HDL (ALTECC_ENCODER)
Nasledujúci prototyp Verilog HDL sa nachádza v dizajne Verilog File (.v) lpm.v v adresár edasynthesis.
modul altecc_encoder #( parameter created_device_family = „nepoužité“, parameter lpm_pipeline = 0, parameter width_codeword = 8, parameter width_dataword = 8, parameter lpm_type = „altecc_encoder“, parameter lpm_hint = „unused“) ( vstupný vodič aclr, vstupné hodiny vodiča drôt clocken, vstupný drôt [šírka_údajového slova-1:0] údaje, výstupný drôt [šírka_kódového slova-1:0] q); koncový modul

7.3. Prototyp Verilog HDL (ALTECC_DECODER)
Nasledujúci prototyp Verilog HDL sa nachádza v dizajne Verilog File (.v) lpm.v v adresár edasynthesis.
modul altecc_decoder #( parameter created_device_family = „nepoužité“, parameter lpm_pipeline = 0, parameter width_codeword = 8, parameter width_dataword = 8, parameter lpm_type = „altecc_decoder“, parameter lpm_hint = „unused“) ( vstupný vodič aclr, vstupný kábel takt vodiča, vstupný vodič [šírka_kódového slova-1:0] dáta, výstupný vodič chybne_opravený, výstupný vodič chybne_detegovaný, výstupný vodič chybný_fatal, výstupný vodič [šírka_údajové slovo-1:0] q); koncový modul

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 32

Odoslať spätnú väzbu

7. ALTECC (kód opravy chýb: kódovač/dekodér) IP Core 683490 | 2020.10.05
7.4. Vyhlásenie komponentu VHDL (ALTECC_ENCODER)
Deklarácia komponentu VHDL sa nachádza v návrhu VHDL File (.vhd) altera_mf_components.vhd v librariesvhdlaltera_mf adresár.
komponent altecc_encoder generic ( initial_device_family:string := “unused”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED”; “string lpm_co_type: “string lpm_co_type: “); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(šírka_údajového_slova-1 až 0); q:out std_logic_code_word(šírka -1 až 0)); koncový komponent;
7.5. Deklarácia komponentu VHDL (ALTECC_DECODER)
Deklarácia komponentu VHDL sa nachádza v návrhu VHDL File (.vhd) altera_mf_components.vhd v librariesvhdlaltera_mf adresár.
komponent altecc_decoder generic ( initial_device_family:string := “unused”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED”; “string lpm_co_type: “string lpm_co_type: “); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector (šírka_kódového slova-1 nadol po 0); err_corrected: out std_logic; : out std_logic; q: out std_logic_vector (šírka_datového slova-1 až po 0); syn_e : out std_logic); koncový komponent;
7.6. Vyhlásenie VHDL LIBRARY_USE
Deklarácia VHDL LIBRARY-USE sa nevyžaduje, ak používate deklaráciu komponentu VHDL.
KNIŽNICA altera_mf; USE altera_mf.altera_mf_components.all;
7.7. Porty kódovača
Nasledujúce tabuľky uvádzajú vstupné a výstupné porty pre jadro IP kódovača ALTECC.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 33

7. ALTECC (kód opravy chýb: kódovač/dekodér) IP Core 683490 | 2020.10.05

Tabuľka 22. Vstupné porty kódovača ALTECC

Názov portu

Povinné

Popis

údaje[]

áno

Vstupný dátový port. Veľkosť vstupného portu závisí od WIDTH_DATAWORD

hodnota parametra. Port data[] obsahuje nespracované údaje, ktoré sa majú zakódovať.

hodiny

áno

Vstupný port hodín, ktorý poskytuje hodinový signál na synchronizáciu operácie kódovania.

Hodinový port sa vyžaduje, keď je hodnota LPM_PIPELINE väčšia ako 0.

clocken

Nie

Aktivácia hodín. Ak sa vynechá, predvolená hodnota je 1.

aclr

Nie

Asynchrónny čistý vstup. Aktívny signál vysokej aclr možno kedykoľvek použiť na

asynchrónne vymazať registre.

Tabuľka 23. Výstupné porty kódovača ALTECC

Názov portu q[]

Vyžaduje sa Áno

Popis
Kódovaný výstupný dátový port. Veľkosť výstupného portu závisí od hodnoty parametra WIDTH_CODEWORD.

7.8. Porty dekodéra

Nasledujúce tabuľky uvádzajú vstupné a výstupné porty pre jadro IP dekodéra ALTECC.

Tabuľka 24. Vstupné porty dekodéra ALTECC

Názov portu

Povinné

Popis

údaje[]

áno

Vstupný dátový port. Veľkosť vstupného portu závisí od hodnoty parametra WIDTH_CODEWORD.

hodiny

áno

Vstupný port hodín, ktorý poskytuje hodinový signál na synchronizáciu operácie kódovania. Hodinový port sa vyžaduje, keď je hodnota LPM_PIPELINE väčšia ako 0.

clocken

Nie

Aktivácia hodín. Ak sa vynechá, predvolená hodnota je 1.

aclr

Nie

Asynchrónny čistý vstup. Aktívny signál high aclr možno kedykoľvek použiť na asynchrónne vymazanie registrov.

Tabuľka 25. Výstupné porty dekodéra ALTECC

Názov portu q[]

Vyžaduje sa Áno

Popis
Port dekódovaného výstupu údajov. Veľkosť výstupného portu závisí od hodnoty parametra WIDTH_DATAWORD.

err_detected Áno

Signál príznaku, ktorý odráža stav prijatých údajov a určuje všetky nájdené chyby.

err_correcte Áno d

Príznakový signál na vyjadrenie stavu prijatých údajov. Označuje nájdenú a opravenú jednobitovú chybu. Údaje môžete použiť, pretože už boli opravené.

err_fatal

áno

Príznakový signál na vyjadrenie stavu prijatých údajov. Označuje nájdenú, ale neopravenú dvojbitovú chybu. Ak je tento signál aktivovaný, údaje nesmiete použiť.

syn_e

Nie

Výstupný signál, ktorý bude vysoký vždy, keď sa na parite zistí jednobitová chyba

bitov.

7.9. Parametre kódovača
V nasledujúcej tabuľke sú uvedené parametre pre jadro IP kódovača ALTECC.

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 34

Odoslať spätnú väzbu

7. ALTECC (kód opravy chýb: kódovač/dekodér) IP Core 683490 | 2020.10.05

Tabuľka 26. Parametre kódovača ALTECC

Názov parametra

Typ

Povinné

Popis

WIDTH_DATAWORD

Celé číslo Áno

Určuje šírku nespracovaných údajov. Hodnoty sú od 2 do 64. Ak sa vynechá, predvolená hodnota je 8.

WIDTH_CODEWORD

Celé číslo Áno

Určuje šírku zodpovedajúceho kódového slova. Platné hodnoty sú od 6 do 72, s výnimkou 9, 17, 33 a 65. Ak sa vynechá, predvolená hodnota je 13.

LPM_PIPELINE

Celé číslo

Určuje potrubie pre okruh. Hodnoty sú od 0 do 2. Ak je hodnota 0, porty nie sú registrované. Ak je hodnota 1, výstupné porty sú zaregistrované. Ak je hodnota 2, zaregistrujú sa vstupné a výstupné porty. Ak sa vynechá, predvolená hodnota je 0.

7.10. Parametre dekodéra

Nasledujúca tabuľka uvádza základné parametre IP dekodéra ALTECC.

Tabuľka 27. Parametre dekodéra ALTECC

Názov parametra WIDTH_DATAWORD

Zadajte celé číslo

Povinné

Popis

áno

Určuje šírku nespracovaných údajov. Hodnoty sú 2 až 64

predvolená hodnota je 8.

WIDTH_CODEWORD

Celé číslo

áno

Určuje šírku zodpovedajúceho kódového slova. Hodnoty sú 6

na 72, okrem 9, 17, 33 a 65. Ak sa vynechá, predvolená hodnota

je 13.

LPM_PIPELINE

Celé číslo

Nie

Určuje register obvodu. Hodnoty sú od 0 do 2. Ak

hodnota je 0, nie je implementovaný žiadny register. Ak je hodnota 1,

výstup je zaregistrovaný. Ak je hodnota 2, vstup aj

výstupy sú registrované. Ak je hodnota väčšia ako 2, ďalšie

registre sú implementované na výstupe pre prídavné

latencie. Ak sa vynechá, predvolená hodnota je 0.

Vytvorte port „syn_e“.

Celé číslo

Nie

Zapnutím tohto parametra vytvoríte port syn_e.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 35

683490 | 2020.10.05 Odoslať spätnú väzbu

8. Intel FPGA Multiply Adder IP Core

Obrázok 9.

IP jadro Intel FPGA Multiply Adder (zariadenia Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX) alebo ALTERA_MULT_ADD (zariadenia Arria V, Stratix V a Cyclone V) vám umožňuje implementovať sčítačku multiplikátora.

Nasledujúci obrázok zobrazuje porty pre jadro Intel FPGA Multiply Adder alebo ALTERA_MULT_ADD IP.

Intel FPGA Multiply Adder alebo porty ALTERA_MULT_ADD

Intel FPGA Multiply Adder alebo ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] výsledok[]

aclr0 aclr1

inšt
Multiplikátor-sčítačka akceptuje páry vstupov, násobí hodnoty dohromady a potom pripočítava alebo odčítava súčiny všetkých ostatných párov.
Ak sú všetky šírky vstupných údajov 9-bitové alebo menšie, funkcia používa konfiguráciu vstupného multiplikátora 9 x 9 bitov v bloku DSP pre zariadenia, ktoré podporujú konfiguráciu 9 x 9. Ak nie, blok DSP používa 18 × 18-bitové vstupné multiplikátory na spracovanie údajov so šírkami medzi 10 bitmi a 18 bitmi. Ak sa v dizajne vyskytuje viacero jadier Intel FPGA Multiply Adder alebo ALTERA_MULT_ADD IP, funkcie sú distribuované ako

Registrované podľa ISO 9001:2015

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
čo najviac rôznych blokov DSP, takže smerovanie do týchto blokov je flexibilnejšie. Menej násobiteľov na blok DSP umožňuje viac možností smerovania do bloku minimalizovaním ciest k zvyšku zariadenia.
Registre a extra pipeline registre pre nasledujúce signály sú tiež umiestnené vo vnútri bloku DSP: · Vstup údajov · Výber so znamienkom alebo bez znamienka · Výber sčítania alebo odčítania · Produkty multiplikátorov
V prípade výstupného výsledku je prvý register umiestnený v bloku DSP. Avšak dodatočné registre latencie sú umiestnené v logických prvkoch mimo bloku. Periférne časti bloku DSP, vrátane dátových vstupov do multiplikátora, vstupov riadiacich signálov a výstupov sčítačky, používajú na komunikáciu so zvyškom zariadenia bežné smerovanie. Všetky pripojenia vo funkcii používajú vyhradené smerovanie vo vnútri bloku DSP. Toto vyhradené smerovanie zahŕňa reťazce posuvných registrov, keď vyberiete možnosť posunúť registrované vstupné dáta multiplikátora z jedného multiplikátora na susedný multiplikátor.
Ďalšie informácie o blokoch DSP v ktoromkoľvek zo série zariadení Stratix V a Arria V nájdete v kapitole Bloky DSP v príslušných príručkách na stránke Literatúra a technická dokumentácia.
Súvisiace informácie AN 306: Implementácia multiplikátorov v zariadeniach FPGA
Poskytuje viac informácií o implementácii multiplikátorov pomocou DSP a pamäťových blokov v zariadeniach Intel FPGA.
8.1. Vlastnosti
Intel FPGA Multiply Adder alebo jadro ALTERA_MULT_ADD IP ponúka nasledujúce funkcie: · Generuje multiplikátor na vykonávanie operácií násobenia dvoch komplexných
čísla Poznámka: Pri vytváraní multiplikátorov väčších ako je natívne podporovaná veľkosť môže
bude vplyv na výkon vyplývajúci z kaskádovania blokov DSP. · Podporuje šírku údajov 1 256 bitov · Podporuje formát reprezentácie podpísaných a nepodpísaných údajov · Podporuje prepojenie s konfigurovateľnou vstupnou latenciou · Poskytuje možnosť dynamického prepínania medzi podporou podpísaných a nepodpísaných údajov · Poskytuje možnosť dynamického prepínania medzi operáciou sčítania a odčítania · Podporuje voliteľné asynchrónne a synchrónne vstupné porty umožňujúce jasné a taktovanie · Podporuje režim systolického oneskorenia · Podporuje predsčítačku s 8 koeficientmi predbežného zaťaženia na multiplikátor · Podporuje konštantu predbežného zaťaženia na doplnenie spätnej väzby akumulátora

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Predprídavok
S predbežným sčítaním sa sčítanie alebo odčítanie vykonáva pred naplnením násobiteľa.
K dispozícii je päť predprídavných režimov: · Jednoduchý režim · Koeficient · Režim zadávania · Štvorcový režim · Konštantný režim

Poznámka:

Keď sa použije predsčítačka (koeficient predsčítania/vstup/štvorcový režim), všetky vstupy údajov do násobičky musia mať rovnaké nastavenie hodín.

8.1.1.1. Jednoduchý režim pred pridaním

V tomto režime sa oba operandy odvodzujú zo vstupných portov a predprídavok sa nepoužíva ani neobchádza. Toto je predvolený režim.

Obrázok 10. Jednoduchý režim pred pridaním
a0 b0

Mult0

výsledok

8.1.1.2. Režim koeficientu pred pridaním
V tomto režime sa jeden multiplikačný operand odvodzuje z predsčítačky a druhý operand sa odvodzuje z internej pamäte koeficientov. Ukladanie koeficientov umožňuje až 8 prednastavených konštánt. Signály výberu koeficientu sú koefsel[0..3].
Tento režim je vyjadrený v nasledujúcej rovnici.

Nasledujúci text ukazuje režim koeficientu pred sčítaním multiplikátora.

Obrázok 11. Režim koeficientu pred pridaním

Predader

Mult0

+/-

výsledok

koefsel0 koef

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 38

Odoslať spätnú väzbu

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Vstupný režim pre-sčítačky V tomto režime sa jeden multiplikačný operand odvodzuje od predsčítačky a druhý operand je odvodený od vstupného portu datac[]. Tento režim je vyjadrený v nasledujúcej rovnici.

Nasledujúci text ukazuje vstupný režim násobiteľa pred sčítaním.

Obrázok 12. Režim zadávania pred pridaním
a0 b0

Mult0

+/-

výsledok

8.1.1.4. Pred-adder Square Mode Tento režim je vyjadrený v nasledujúcej rovnici.

Nasledujúci obrázok zobrazuje predsčítací štvorcový režim dvoch násobiteľov.

Obrázok 13. Režim štvorca pred pridaním
a0 b0

Mult0

+/-

výsledok

8.1.1.5. Konštantný režim pred pridaním
V tomto režime je jeden multiplikačný operand odvodený od vstupného portu a druhý operand odvodený od internej pamäte koeficientov. Ukladanie koeficientov umožňuje až 8 prednastavených konštánt. Signály výberu koeficientu sú koefsel[0..3].
Tento režim je vyjadrený v nasledujúcej rovnici.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Na nasledujúcom obrázku je znázornený konštantný režim násobiteľa pred sčítačkou.

Obrázok 14. Konštantný režim pred pridaním
a0

Mult0

výsledok

coefsel0
koef
8.1.2. Register systolického oneskorenia
V systolickej architektúre sa vstupné údaje privádzajú do kaskády registrov, ktoré fungujú ako vyrovnávacia pamäť údajov. Každý register poskytuje vstup sample na násobiteľa, kde sa vynásobí príslušným koeficientom. Sčítačka reťazca ukladá postupne kombinované výsledky z multiplikátora a predtým zaregistrovaný výsledok zo vstupného portu chainin[], aby vytvoril konečný výsledok. Každý prvok multiply-add musí byť oneskorený o jeden cyklus, aby sa výsledky po sčítaní primerane synchronizovali. Každé následné oneskorenie sa používa na adresovanie ako pamäte koeficientov, tak aj dátovej vyrovnávacej pamäte ich príslušných prvkov s násobným sčítaním. Napríkladample, jedno oneskorenie pre druhý prvok sčítania, dve oneskorenia pre tretí prvok sčítania atď.
Obrázok 15. Systolické registre
Systolické registre

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 r (t)

x(t) predstavuje výsledky zo súvislého prúdu vstupov samples a y(t)
predstavuje súčet množiny vstupov samplesov, a v čase, vynásobených ich
príslušné koeficienty. Vstupné aj výstupné výsledky prúdia zľava doprava. C(0) až c(N-1) označujú koeficienty. Registre systolického oneskorenia sú označené S-1, zatiaľ čo 1 predstavuje jedno hodinové oneskorenie. Registre systolického oneskorenia sú pridané na
vstupy a výstupy pre pipelining spôsobom, ktorý zabezpečuje výsledky z
multiplikačný operand a akumulované sumy zostávajú synchronizované. Tento prvok spracovania
sa replikuje a vytvára obvod, ktorý vypočítava funkciu filtrovania. Táto funkcia je
vyjadrené v nasledujúcej rovnici.

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 40

Odoslať spätnú väzbu

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N predstavuje počet cyklov dát, ktoré vstúpili do akumulátora, y(t) predstavuje výstup v čase t, A(t) predstavuje vstup v čase t a B(i) sú koeficienty. t a i v rovnici zodpovedajú konkrétnemu časovému okamihu, aby sa vypočítal výstup sample y(t) v čase t, skupina vstupov samples v N rôznych časových bodoch alebo A(n), A(n-1), A(n-2), … A(n-N+1). Skupina N vstupov samplesy sa vynásobia N koeficientmi a spočítajú sa, aby sa vytvoril konečný výsledok y.
Architektúra systolického registra je dostupná len pre režimy súčet 2 a súčet 4. Pre oba režimy architektúry systolického registra musí byť prvý reťazený signál zviazaný s 0.
Nasledujúci obrázok ukazuje implementáciu registra systolického oneskorenia 2 multiplikátorov.
Obrázok 16. Implementácia registra systolického oneskorenia 2 multiplikátorov
reťazenie

Mult0

+/-

Mult1

+/-

výsledok
Súčet dvoch multiplikátorov je vyjadrený v nasledujúcej rovnici.
Nasledujúci obrázok ukazuje implementáciu registra systolického oneskorenia 4 multiplikátorov.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Obrázok 17. Implementácia registra systolického oneskorenia 4 multiplikátorov
reťazenie

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

výsledok
Súčet štyroch multiplikátorov je vyjadrený v nasledujúcej rovnici. Obrázok 18. Súčet 4 multiplikátorov
Nasleduje zoznam výhodtagImplementácia systolického registra: · Znižuje využitie prostriedkov DSP · Umožňuje efektívne mapovanie v bloku DSP pomocou štruktúry sčítača reťazca

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 42

Odoslať spätnú väzbu

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Konštantné predpätie
Konštanta predpätia riadi operand akumulátora a dopĺňa spätnú väzbu akumulátora. Platná hodnota LOADCONST_VALUE sa pohybuje od 0. Konštantná hodnota sa rovná 64N, kde N = LOADCONST_VALUE. Keď je hodnota LOADCONST_VALUE nastavená na 2, konštantná hodnota sa rovná 64. Túto funkciu možno použiť ako skreslené zaokrúhľovanie.
Nasledujúci obrázok ukazuje implementáciu konštanty predpätia.
Obrázok 19. Konštanta predpätia

Spätná väzba akumulátora

konštantný

Mult0

+/-

Mult1

+/b1

výsledok

accum_sload sload_accum

Ďalšie implementácie multiplikátora nájdete v nasledujúcich jadrách IP: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Dvojitý akumulátor
Funkcia dvojitého akumulátora pridáva ďalší register v dráhe spätnej väzby akumulátora. Register dvojitého akumulátora nasleduje za výstupným registrom, ktorý obsahuje hodiny, aktiváciu hodín a aclr. Register dodatočného akumulátora vráti výsledok s jednocyklovým oneskorením. Táto funkcia vám umožňuje mať dva akumulátorové kanály s rovnakým počtom zdrojov.
Nasledujúci obrázok ukazuje implementáciu dvojitého akumulátora.

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Obrázok 20. Dvojitý akumulátor

Registrácia dvojitého akumulátora

Spätná väzba akumulátora

Mult0

+/-

Mult1

+/b1

Výstupný výsledok Výstupný register

8.2. Prototyp Verilog HDL
Môžete nájsť Intel FPGA Multiply Adder alebo prototyp ALTERA_MULT_ADD Verilog HDL file (altera_mult_add_rtl.v) v knižnicemegafunkčný adresár.
8.3. Vyhlásenie komponentu VHDL
Deklarácia komponentu VHDL sa nachádza v altera_lnsim_components.vhd v librariesvhdl adresár altera_lnsim.
8.4. Vyhlásenie VHDL LIBRARY_USE
Deklarácia VHDL LIBRARY-USE sa nevyžaduje, ak používate deklaráciu komponentu VHDL.
KNIŽNICA altera_mf; USE altera_mf.altera_mf_components.all;

8.5. Signály

Nasledujúce tabuľky uvádzajú vstupné a výstupné signály jadra Multiply Adder Intel FPGA IP alebo ALTERA_MULT_ADD IP.

Tabuľka 28. Sčítačka Intel FPGA IPor ALTERA_MULT_ADD Vstupné signály

Signál

Povinné

Popis

dataa_0[]/dataa_1[]/

áno

dataa_2[]/dataa_3[]

Vstup údajov do multiplikátora. Vstupný port [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] široký
pokračovanie…

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 44

Odoslať spätnú väzbu

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signál datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] hodiny[1:0] aclr[1:0] sclr[1:0] en Signál [1:0]
signb
scanina[] accum_sload

Vyžaduje sa Áno Nie
Nie Nie Nie Nie Nie
Nie
Nie Nie

Popis
Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) pre tieto signály. Keď týmto signálom poskytnete hodnotu X, hodnota X sa prenesie na výstupné signály.
Vstup údajov do multiplikátora. Vstupný signál [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] široký Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) pre tieto signály. Keď týmto signálom poskytnete hodnotu X, hodnota X sa prenesie na výstupné signály.
Vstup údajov do multiplikátora. Vstupný signál [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] široký Vyberte INPUT pre parameter Select preadder mode, aby ste povolili tieto signály. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) pre tieto signály. Keď týmto signálom poskytnete hodnotu X, hodnota X sa prenesie na výstupné signály.
Vstupný port hodín na príslušný register. Tento signál môže využiť ktorýkoľvek register v jadre IP. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) pre tieto signály. Keď týmto signálom poskytnete hodnotu X, hodnota X sa prenesie na výstupné signály.
Asynchrónny čistý vstup do príslušného registra. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) pre tieto signály. Keď týmto signálom poskytnete hodnotu X, hodnota X sa prenesie na výstupné signály.
Synchrónny čistý vstup do príslušného registra. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu X pre tieto signály. Keď týmto signálom poskytnete hodnotu X, hodnota X sa prenesie na výstupné signály
Povoľte vstup signálu do príslušného registra. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) pre tieto signály. Keď týmto signálom poskytnete hodnotu X, hodnota X sa prenesie na výstupné signály.
Určuje číselnú reprezentáciu vstupu násobiteľa A. Ak je signál znamenia vysoký, násobič považuje signál vstupu násobiteľa A za číslo so znamienkom. Ak je signál signálu nízky, násobič považuje vstupný signál násobiča A za číslo bez znamienka. Ak chcete povoliť tento signál, vyberte možnosť VARIABLE pre parameter Aký je formát zobrazenia pre vstupy multiplikátorov A. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) tohto signálu. Keď na tento vstup zadáte hodnotu X, hodnota X sa prenesie na výstupné signály.
Určuje číselnú reprezentáciu vstupného signálu B multiplikátora. Ak je signál znamienko b vysoký, násobič považuje vstupný signál násobiča B za číslo doplnku so znamienkom. Ak je signál signb nízky, multiplikátor považuje vstupný signál B multiplikátora za číslo bez znamienka. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) tohto signálu. Keď na tento vstup zadáte hodnotu X, hodnota X sa prenesie na výstupné signály.
Vstup pre reťazec skenovania A. Vstupný signál [WIDTH_A – 1, … 0] široký. Keď má parameter INPUT_SOURCE_A hodnotu SCANA, vyžaduje sa signál scanina[].
Dynamicky určuje, či je hodnota akumulátora konštantná. Ak je signál accum_sload nízky, potom sa výstup multiplikátora načíta do akumulátora. Nepoužívajte accum_sload a sload_accum súčasne.
pokračovanie…

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signál sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Požadované č
Nie Nie
Nie
Nie nie nie nie

Popis
Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) tohto signálu. Keď na tento vstup zadáte hodnotu X, hodnota X sa prenesie na výstupné signály.
Dynamicky určuje, či je hodnota akumulátora konštantná. Ak je signál sload_accum vysoký, potom sa výstup multiplikátora načíta do akumulátora. Nepoužívajte accum_sload a sload_accum súčasne. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) tohto signálu. Keď na tento vstup zadáte hodnotu X, hodnota X sa prenesie na výstupné signály.
Vstupná zbernica sčítacieho výsledku z predchádzajúceho stage. Vstupný signál [WIDTH_CHAININ – 1, … 0] široký.
Vykonajte sčítanie alebo odčítanie k výstupom z prvého páru násobiteľov. Vstup 1 do signálu addnsub1 na sčítanie výstupov z prvého páru multiplikátorov. Vstup 0 do signálu addnsub1 na odčítanie výstupov od prvého páru násobiteľov. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) tohto signálu. Keď na tento vstup zadáte hodnotu X, hodnota X sa prenesie na výstupné signály.
Vykonajte sčítanie alebo odčítanie k výstupom z prvého páru násobiteľov. Vstup 1 do signálu addnsub3 na sčítanie výstupov z druhého páru multiplikátorov. Vstup 0 do signálu addnsub3 na odčítanie výstupov z prvého páru násobiteľov. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) tohto signálu. Keď na tento vstup zadáte hodnotu X, hodnota X sa prenesie na výstupné signály.
Koeficient vstupného signálu[0:3] k prvému multiplikátoru. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) tohto signálu. Keď na tento vstup zadáte hodnotu X, hodnota X sa prenesie na výstupné signály.
Koeficient vstupného signálu[0:3]do druhého multiplikátora. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) tohto signálu. Keď na tento vstup zadáte hodnotu X, hodnota X sa prenesie na výstupné signály.
Koeficient vstupného signálu[0:3]do tretieho multiplikátora. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) tohto signálu. Keď na tento vstup zadáte hodnotu X, hodnota X sa prenesie na výstupné signály.
Koeficient vstupného signálu [0:3] na štvrtý multiplikátor. Simulačný model pre túto IP podporuje neurčenú vstupnú hodnotu (X) tohto signálu. Keď na tento vstup zadáte hodnotu X, hodnota X sa prenesie na výstupné signály.

Tabuľka 29. Multiply Adder Výstupné signály Intel FPGA IP

Signál

Povinné

Popis

výsledok []

áno

Výstupný signál multiplikátora. Výstupný signál [WIDTH_RESULT – 1 … 0] široký

Simulačný model pre túto IP podporuje neurčenú výstupnú hodnotu (X). Keď zadáte hodnotu X ako vstup, hodnota X sa šíri týmto signálom.

scanouta []

Nie

Výstup skenovacieho reťazca A. Výstupný signál [WIDTH_A – 1..0] široký.

Pre počet násobiteľov vyberte viac ako 2 a pre parameter Aký je vstup A násobiteľa pripojený k parametru vyberte vstup Scan chain input, aby ste povolili tento signál.

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 46

Odoslať spätnú väzbu

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. parametre

8.6.1. Všeobecné Tab

Tabuľka 30. Všeobecné Tab

Parameter

Parameter generovaný IP

Hodnota

Aký je počet násobiteľov?

počet_m 1 – 4 násobiteľov

Aké široké by mali byť vstupné zbernice A width_a?

1 – 256

Aké široké by mali byť vstupné zbernice B width_b?

1 – 256

Aká široká by mala byť „výsledná“ výstupná zbernica?

šírka_výsledok

1 – 256

Vytvorte priradené povolenie hodín pre každé hodiny

gui_associate On d_clock_enabl Off e

8.6.2. Karta Extra režimy

Tabuľka 31. Extra režimy Tab

Parameter

Parameter generovaný IP

Hodnota

Konfigurácia výstupov

Registrovať výstup sčítacej jednotky

gui_output_re On

gister

Vypnuté

Aký je zdroj pre hodinový vstup?

gui_output_re gister_clock

Hodiny0 Hodiny1 Hodiny2

Aký je zdroj pre asynchrónny čistý vstup?

gui_output_re gister_aclr

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup?

gui_output_re gister_sclr

ŽIADNE SCLR0 SCLR1

Operácia sčítačky

Akú operáciu treba vykonať na výstupoch prvého páru multiplikátorov?

gui_multiplier 1_direction

PRIDAŤ, SUB, VARIABLE

Predvolená hodnota 1
16

Popis
Počet násobiteľov, ktoré sa majú sčítať. Hodnoty sú 1 až 4. Zadajte šírku portu dataa[].

Zadajte šírku portu datab[].

Zadajte šírku portu result[].

Vypnuté

Túto možnosť vyberte, ak chcete aktivovať hodiny

pre každé hodiny.

Predvolená hodnota

Popis

Off Clock0
ŽIADNE ŽIADNE

Túto možnosť vyberte, ak chcete povoliť výstupný register sčítacieho modulu.
Vyberte Clock0 , Clock1 alebo Clock2 na povolenie a určenie zdroja hodín pre výstupné registre. Ak chcete povoliť tento parameter, musíte vybrať možnosť Registrovať výstup sčítacej jednotky.
Určuje asynchrónny zdroj vymazania pre výstupný register sčítačky. Ak chcete povoliť tento parameter, musíte vybrať možnosť Registrovať výstup sčítacej jednotky.
Určuje synchrónny zdroj vymazania pre výstupný register sčítačky. Ak chcete povoliť tento parameter, musíte vybrať možnosť Registrovať výstup sčítacej jednotky.

PRIDAŤ

Vyberte operáciu sčítania alebo odčítania, ktorá sa má vykonať pre výstupy medzi prvým a druhým násobiteľom.
· Vyberte PRIDAŤ na vykonanie operácie pridávania.
· Vyberte SUB na vykonanie operácie odčítania.
· Vyberte VARIABLE, ak chcete použiť port addnsub1 na dynamické ovládanie sčítania/odčítania.
pokračovanie…

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

Parameter generovaný IP

Hodnota

Zaregistrujte vstup 'addnsub1'

gui_addnsub_ On multiplier_reg Off ister1

Aký je zdroj pre hodinový vstup?

gui_addnsub_ multiplier_reg ister1_clock

Hodiny0 Hodiny1 Hodiny2

Aký je zdroj pre asynchrónny čistý vstup?

gui_addnsub_ multiplier_aclr 1

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup?

gui_addnsub_ multiplier_sclr 1

ŽIADNE SCLR0 SCLR1

Akú operáciu treba vykonať na výstupoch druhého páru multiplikátorov?

gui_multiplier 3_direction

PRIDAŤ, SUB, VARIABLE

Zaregistrujte vstup 'addnsub3'

gui_addnsub_ On multiplier_reg Off ister3

Aký je zdroj pre hodinový vstup?

gui_addnsub_ multiplier_reg ister3_clock

Hodiny0 Hodiny1 Hodiny2

Predvolená hodnota
Off Clock0 NONE NONE ADD
Off Clock0

Popis
Keď je zvolená hodnota VARIABLE: · Budí signál addnsub1 na vysokú hodnotu
operácia sčítania. · Znížte signál addnsub1 na nízku hodnotu
operácia odčítania. Ak chcete povoliť tento parameter, musíte vybrať viac ako dva multiplikátory.
Túto možnosť vyberte, ak chcete povoliť vstupný register pre port addnsub1. Ak chcete povoliť tento parameter, musíte vybrať PREMENNÁ pre Aká operácia by sa mala vykonať na výstupoch prvého páru násobiteľov.
Zvoľte Clock0 , Clock1 alebo Clock2 na určenie vstupného hodinového signálu pre register addnsub1. Ak chcete povoliť tento parameter, musíte vybrať položku Register 'addnsub1' input.
Určuje asynchrónny zdroj vymazania pre register addnsub1. Ak chcete povoliť tento parameter, musíte vybrať položku Register 'addnsub1' input.
Určuje synchrónny zdroj vymazania pre register addnsub1. Ak chcete povoliť tento parameter, musíte vybrať položku Register 'addnsub1' input.
Vyberte operáciu sčítania alebo odčítania, ktorá sa má vykonať pre výstupy medzi tretím a štvrtým multiplikátorom. · Výberom položky ADD vykonáte pridávanie
prevádzka. · Vyberte SUB na vykonanie odčítania
prevádzka. · Vyberte PREMENNÁ na použitie addnsub1
port pre dynamické ovládanie sčítania/odčítania. Keď je zvolená hodnota VARIABLE: · Posuňte signál addnsub1 na vysokú úroveň pre operáciu sčítania. · Znížte signál addnsub1 na nízku úroveň pre operáciu odčítania. Musíte vybrať hodnotu 4 pre Aký je počet násobiteľov? pre aktiváciu tohto parametra.
Túto možnosť vyberte, ak chcete povoliť vstupný register pre signál addnsub3. Ak chcete povoliť tento parameter, musíte vybrať PREMENNÁ pre Aká operácia sa má vykonať na výstupoch druhého páru násobiteľov.
Zvoľte Clock0 , Clock1 alebo Clock2 na určenie vstupného hodinového signálu pre register addnsub3. Ak chcete povoliť tento parameter, musíte vybrať položku Register 'addnsub3' input.
pokračovanie…

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 48

Odoslať spätnú väzbu

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter
Aký je zdroj pre asynchrónny čistý vstup?

Parameter generovaný IP

Hodnota

gui_addnsub_ multiplier_aclr 3

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup?

gui_addnsub_ multiplier_sclr 3

ŽIADNE SCLR0 SCLR1

Polarita Povoliť `use_subadd'

gui_use_subn Zap

pridať

Vypnuté

8.6.3. Multiplikátory Tab

Tabuľka 32. Násobiče Tab

Parameter

Parameter generovaný IP

Hodnota

Čo je

gui_represent

reprezentačný formát ation_a

pre multiplikátory A vstupy?

PODPÍSANÉ, NESIGNOVANÉ, VARIABILNÉ

Zaregistrujte vstup „signa“.

gui_register_s On

igna

Vypnuté

Aký je zdroj pre hodinový vstup?

gui_register_s igna_clock

Hodiny0 Hodiny1 Hodiny2

Aký je zdroj pre asynchrónny čistý vstup?

gui_register_s igna_aclr

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup?

gui_register_s igna_sclr

ŽIADNE SCLR0 SCLR1

Čo je

gui_represent

reprezentačný formát ation_b

pre multiplikátory B vstupy?

PODPÍSANÉ, NESIGNOVANÉ, VARIABILNÉ

Zaregistrujte vstup „signb“.

gui_register_s On

ignb

Vypnuté

Predvolená hodnota NONE
ŽIADNE

Popis
Určuje asynchrónny zdroj vymazania pre register addnsub3. Ak chcete povoliť tento parameter, musíte vybrať položku Register 'addnsub3' input.
Určuje synchrónny zdroj vymazania pre register addnsub3. Ak chcete povoliť tento parameter, musíte vybrať položku Register 'addnsub3' input.

Vypnuté

Túto možnosť vyberte, ak chcete obrátiť funkciu

vstupného portu addnsub.

Drive addnsub to high pre operáciu odčítania.

Pre operáciu sčítania posuňte addnsub na nízku úroveň.

Predvolená hodnota

Popis

UNSIGNED Zadajte formát zobrazenia pre vstup multiplikátora A.

Vypnuté

Túto možnosť vyberte, ak chcete povoliť signa

registrovať.

Musíte vybrať hodnotu PREMENNÁ pre Aký je formát zobrazenia pre vstupy násobiteľa A? parameter na aktiváciu tejto možnosti.

Hodiny 0

Zvoľte Clock0 , Clock1 alebo Clock2 pre aktiváciu a špecifikáciu vstupného hodinového signálu pre signa register.
Ak chcete povoliť tento parameter, musíte vybrať možnosť Registrovať vstup `signa'.

ŽIADNE

Určuje asynchrónny zdroj vymazania pre register signa.
Ak chcete povoliť tento parameter, musíte vybrať možnosť Registrovať vstup `signa'.

ŽIADNE

Určuje synchrónny zdroj vymazania pre register signa.
Ak chcete povoliť tento parameter, musíte vybrať možnosť Registrovať vstup `signa'.

UNSIGNED Zadajte formát zobrazenia pre vstup multiplikátora B.

Vypnuté

Vyberte túto možnosť, ak chcete povoliť signb

registrovať.

pokračovanie…

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

Parameter generovaný IP

Hodnota

Predvolená hodnota

Aký je zdroj pre hodinový vstup?

gui_register_s ignb_clock

Hodiny0 Hodiny1 Hodiny2

Hodiny 0

Aký je zdroj pre asynchrónny čistý vstup?

gui_register_s ignb_aclr

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup?

gui_register_s ignb_sclr

ŽIADNE SCLR0 SCLR1

Konfigurácia vstupu
Zaregistrujte vstup A násobiteľa
Aký je zdroj pre hodinový vstup?

gui_input_reg On

ister_a

Vypnuté

gui_input_reg ister_a_clock

Hodiny0 Hodiny1 Hodiny2

ŽIADNE ŽIADNE
Off Clock0

Aký je zdroj pre asynchrónny čistý vstup?

gui_input_reg ister_a_aclr

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup?

gui_input_reg ister_a_sclr

ŽIADNE SCLR0 SCLR1

Zaregistrujte vstup B multiplikátora
Aký je zdroj pre hodinový vstup?

gui_input_reg On

ister_b

Vypnuté

gui_input_reg ister_b_clock

Hodiny0 Hodiny1 Hodiny2

NONE NONE Off Clock0

Aký je zdroj pre asynchrónny čistý vstup?

gui_input_reg ister_b_aclr

ŽIADNE ACLR0 ACLR1

ŽIADNE

Aký je zdroj pre synchrónny čistý vstup?

gui_input_reg ister_b_sclr

ŽIADNE SCLR0 SCLR1

ŽIADNE

Na čo je pripojený vstup A multiplikátora?

gui_multiplier Vstup multiplikátora Multiplikátor

_a_input

Vstupný reťazec skenovania

Popis
Musíte vybrať hodnotu PREMENNÁ pre Aký je formát zobrazenia pre vstupy multiplikátora B? parameter na aktiváciu tejto možnosti.
Zvoľte Clock0 , Clock1 alebo Clock2 pre aktiváciu a špecifikáciu vstupného hodinového signálu pre signb register. Ak chcete povoliť tento parameter, musíte vybrať položku Register `signb' input.
Určuje asynchrónny zdroj vymazania pre register signb. Ak chcete povoliť tento parameter, musíte vybrať položku Register `signb' input.
Určuje synchrónny zdroj vymazania pre register signb. Ak chcete povoliť tento parameter, musíte vybrať položku Register `signb' input.
Túto možnosť vyberte, ak chcete povoliť vstupný register pre zbernicu vstupu údajov.
Zvoľte Clock0 , Clock1 alebo Clock2, aby ste povolili a špecifikovali vstupný hodinový signál registra pre dátovú vstupnú zbernicu. Ak chcete aktivovať tento parameter, musíte vybrať položku Register input A multiplikátora.
Určuje zdroj asynchrónneho vymazania registra pre vstupnú zbernicu údajov. Ak chcete aktivovať tento parameter, musíte vybrať položku Register input A multiplikátora.
Určuje zdroj synchrónneho vymazania registra pre vstupnú zbernicu údajov. Ak chcete aktivovať tento parameter, musíte vybrať položku Register input A multiplikátora.
Túto možnosť vyberte, ak chcete povoliť vstupný register pre vstupnú zbernicu datab.
Zvoľte Clock0 , Clock1 alebo Clock2 pre aktiváciu a špecifikáciu vstupného hodinového signálu registra pre datab vstupnú zbernicu. Ak chcete aktivovať tento parameter, musíte vybrať položku Register input B multiplikátora.
Určuje zdroj asynchrónneho vymazania registra pre vstupnú zbernicu datab. Ak chcete aktivovať tento parameter, musíte vybrať položku Register input B multiplikátora.
Určuje zdroj synchrónneho vymazania registra pre vstupnú zbernicu datab. Ak chcete aktivovať tento parameter, musíte vybrať položku Register input B multiplikátora.
Vyberte vstupný zdroj pre vstup A multiplikátora.
pokračovanie…

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 50

Odoslať spätnú väzbu

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

Parameter generovaný IP

Hodnota

Scanout A Konfigurácia registra

Zaregistrujte výstup skenovacieho reťazca

gui_scanouta Zap

_registrovať sa

Vypnuté

Aký je zdroj pre hodinový vstup?

gui_scanouta _register_cloc k

Hodiny0 Hodiny1 Hodiny2

Aký je zdroj pre asynchrónny čistý vstup?

gui_scanouta _register_aclr

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup?

gui_scanouta _register_sclr

ŽIADNE SCLR0 SCLR1

8.6.4. Predader Tab

Tabuľka 33. Preader Tab

Parameter

Parameter generovaný IP

Hodnota

Vyberte režim predčítača

preadder_mo de

JEDNODUCHÝ, COEF, VSTUP, Štvorec, KONŠTANT

Predvolená hodnota

Popis
Vyberte Vstup multiplikátora, ak chcete použiť vstupnú zbernicu údajov ako zdroj pre násobiteľ. Ak chcete použiť vstupnú zbernicu skenovania ako zdroj pre násobič a povoliť výstupnú zbernicu skenovania, vyberte položku Scan chain input. Tento parameter je dostupný, keď vyberiete 2, 3 alebo 4 pre Aký je počet násobiteľov? parameter.

Off Clock0 NONE NONE

Túto možnosť vyberte, ak chcete povoliť výstupný register pre výstupnú zbernicu scanouta.
Musíte vybrať vstup Scan reťazca pre K čomu je pripojený vstup A multiplikátora? parameter na aktiváciu tejto možnosti.
Vyberte Clock0 , Clock1 alebo Clock2 na aktiváciu a špecifikáciu vstupného hodinového signálu registra pre výstupnú zbernicu scanouta.
Ak chcete povoliť túto možnosť, musíte zapnúť výstup registra parametra reťazca skenovania.
Určuje zdroj asynchrónneho vymazania registra pre výstupnú zbernicu scanouta.
Ak chcete povoliť túto možnosť, musíte zapnúť výstup registra parametra reťazca skenovania.
Určuje zdroj synchrónneho vymazania registra pre výstupnú zbernicu scanouta.
Ak chcete povoliť túto možnosť, musíte vybrať možnosť Registrovať výstup parametra reťazca skenovania.

Predvolená hodnota
JEDNODUCHÝ

Popis
Určuje prevádzkový režim pre modul predčítača. JEDNODUCHÝ: Tento režim obchádza prednahrávač. Toto je predvolený režim. COEF: Tento režim používa výstup vstupnej zbernice preadder a coefsel ako vstupy do násobiteľa. INPUT: Tento režim využíva výstup preaddera a vstupnej zbernice dátového procesora ako vstupy do násobiteľa. SQUARE: Tento režim používa výstup predčítačky ako vstupy do multiplikátora.
pokračovanie…

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

Parameter generovaný IP

Hodnota

Vyberte smer predčítača

gui_preadder ADD,

_smer

SUB

Aké široké by mali byť vstupné zbernice C width_c?

1 – 256

Konfigurácia registra vstupu údajov C

Zaregistrujte vstup údajov

gui_datac_inp Zap

ut_register

Vypnuté

Aký je zdroj pre hodinový vstup?

gui_datac_inp ut_register_cl ock

Hodiny0 Hodiny1 Hodiny2

Aký je zdroj pre asynchrónny čistý vstup?

gui_datac_inp ut_register_a clr

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup?

gui_datac_inp ut_register_sc lr

ŽIADNE SCLR0 SCLR1

Koeficienty
Aká široká by mala byť šírka koeficientu?

width_coef

1 – 27

Konfigurácia registra Coef

Zaregistrujte vstup coefsel

gui_coef_regi On

ster

Vypnuté

Aký je zdroj pre hodinový vstup?

gui_coef_regi ster_clock

Hodiny0 Hodiny1 Hodiny2

Predvolená hodnota
PRIDAŤ
16

Popis
CONSTANT: Tento režim používa dátovú vstupnú zbernicu s premostením predčítača a koefselovú vstupnú zbernicu ako vstupy do multiplikátora.
Určuje činnosť predaktora. Ak chcete povoliť tento parameter, vyberte pre Výber režimu predadiča nasledovné: · COEF · INPUT · SQUARE alebo · CONSTANT
Určuje počet bitov pre vstupnú zbernicu C. Ak chcete povoliť tento parameter, musíte vybrať INPUT pre Select preadder mode.

On Clock0 NONE NONE

Túto možnosť vyberte, ak chcete povoliť vstupný register pre vstupnú zbernicu dát. Ak chcete povoliť túto možnosť, musíte nastaviť INPUT na parameter Select preadder mode.
Zvoľte Clock0 , Clock1 alebo Clock2 na určenie vstupného hodinového signálu pre dátový vstupný register. Ak chcete povoliť tento parameter, musíte vybrať možnosť Register datac input.
Určuje asynchrónny zdroj vymazania pre vstupný register datac. Ak chcete povoliť tento parameter, musíte vybrať možnosť Register datac input.
Určuje synchrónny zdroj vymazania pre vstupný register datac. Ak chcete povoliť tento parameter, musíte vybrať možnosť Register datac input.

Určuje počet bitov pre

vstupná zbernica coefsel.

Ak chcete aktivovať tento parameter, musíte vybrať COEF alebo CONSTANT pre režim prednačítača.

Na hodinách 0

Túto možnosť vyberte, ak chcete povoliť vstupný register pre vstupnú zbernicu coefsel. Ak chcete aktivovať tento parameter, musíte vybrať COEF alebo CONSTANT pre režim prednačítača.
Zvoľte Clock0 , Clock1 alebo Clock2 na určenie vstupného hodinového signálu pre koefselový vstupný register. Ak chcete povoliť tento parameter, musíte vybrať možnosť Registrovať vstup coefsel.
pokračovanie…

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 52

Odoslať spätnú väzbu

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter
Aký je zdroj pre asynchrónny čistý vstup?

Parameter generovaný IP

Hodnota

gui_coef_regi ster_aclr

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup

gui_coef_regi ster_sclr

ŽIADNE SCLR0 SCLR1

Konfigurácia koeficientu_0

coef0_0 až coef0_7

0x00000 0xFFFFFFFF

Konfigurácia koeficientu_1

coef1_0 až coef1_7

0x00000 0xFFFFFFFF

Konfigurácia koeficientu_2

coef2_0 až coef2_7

0x00000 0xFFFFFFFF

Konfigurácia koeficientu_3

coef3_0 až coef3_7

0x00000 0xFFFFFFFF

8.6.5. Akumulátor Tab

Tabuľka 34. Akumulátor Tab

Parameter

Parameter generovaný IP

Hodnota

Povoliť akumulátor?

akumulátor

ÁNO NIE

Aký je typ prevádzky akumulátora?

accum_directi ADD,

SUB

Predvolená hodnota NONE
ŽIADNE
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Popis
Určuje asynchrónny čistý zdroj pre vstupný register coefsel. Ak chcete povoliť tento parameter, musíte vybrať možnosť Registrovať vstup coefsel.
Určuje synchrónny čistý zdroj pre vstupný register coefsel. Ak chcete povoliť tento parameter, musíte vybrať možnosť Registrovať vstup coefsel.
Určuje hodnoty koeficientov pre tento prvý násobiteľ. Počet bitov musí byť rovnaký, ako je uvedené v časti Aká široká by mala byť šírka koeficientu? parameter. Ak chcete aktivovať tento parameter, musíte vybrať COEF alebo CONSTANT pre režim prednačítača.
Určuje hodnoty koeficientov pre tento druhý násobiteľ. Počet bitov musí byť rovnaký, ako je uvedené v časti Aká široká by mala byť šírka koeficientu? parameter. Ak chcete aktivovať tento parameter, musíte vybrať COEF alebo CONSTANT pre režim prednačítača.
Určuje hodnoty koeficientov pre tento tretí multiplikátor. Počet bitov musí byť rovnaký, ako je uvedené v časti Aká široká by mala byť šírka koeficientu? parameter. Ak chcete aktivovať tento parameter, musíte vybrať COEF alebo CONSTANT pre režim prednačítača.
Určuje hodnoty koeficientov pre tento štvrtý multiplikátor. Počet bitov musí byť rovnaký, ako je uvedené v časti Aká široká by mala byť šírka koeficientu? parameter. Ak chcete aktivovať tento parameter, musíte vybrať COEF alebo CONSTANT pre režim prednačítača.

Predvolená hodnota NO
PRIDAŤ

Popis
Ak chcete povoliť akumulátor, vyberte možnosť ÁNO. Ak používate funkciu akumulátora, musíte vybrať možnosť Registrovať výstup sčítacej jednotky.
Určuje činnosť akumulátora: · ADD pre operáciu sčítania · SUB pre operáciu odčítania. Musíte vybrať možnosť ÁNO pre položku Povoliť akumulátor? parameter na aktiváciu tejto možnosti.
pokračovanie…

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter
Konštanta predpätia Povolenie konštanty predpätia

Parameter generovaný IP

Hodnota

gui_ena_prelo Zap

ad_const

Vypnuté

K čomu je pripojený vstup akumulačného portu?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Vyberte hodnotu pre predbežné zaťaženie loadconst_val 0 – 64

konštantný

Aký je zdroj pre hodinový vstup?

gui_accum_sl oad_register_ clock

Hodiny0 Hodiny1 Hodiny2

Aký je zdroj pre asynchrónny čistý vstup?

gui_accum_sl oad_register_ aclr

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup?

gui_accum_sl oad_register_ sclr

ŽIADNE SCLR0 SCLR1

Povoliť dvojitý akumulátor

gui_double_a Zapnuté

cum

Vypnuté

Predvolená hodnota

Popis

Vypnuté

Povoľte accum_sload alebo

sload_accum signály a vstup registra

pre dynamickú voľbu vstupu do

akumulátor.

Keď je accum_sload nízke alebo sload_accum, výstup multiplikátora sa privedie do akumulátora.

Keď je accum_sload vysoké alebo sload_accum, do akumulátora sa privádza užívateľom špecifikovaná konštanta predpätia.

Musíte vybrať možnosť ÁNO pre položku Povoliť akumulátor? parameter na aktiváciu tejto možnosti.

ACCUM_SL OAD

Určuje správanie signálu accum_sload/sload_accum.
ACCUM_SLOAD: Znížte accum_sload, aby sa načítal výstup multiplikátora do akumulátora.
SLOAD_ACCUM: Drive sload_accum high, aby sa načítal výstup multiplikátora do akumulátora.
Ak chcete povoliť tento parameter, musíte vybrať možnosť Povoliť konštantu prednačítania.

Zadajte prednastavenú konštantnú hodnotu.

Táto hodnota môže byť 2N, kde N je prednastavená konštantná hodnota.

Keď N=64, predstavuje konštantnú nulu.

Ak chcete povoliť tento parameter, musíte vybrať možnosť Povoliť konštantu prednačítania.

Hodiny 0

Zvoľte Clock0 , Clock1 alebo Clock2 na určenie vstupného hodinového signálu pre register accum_sload/sload_accum.
Ak chcete povoliť tento parameter, musíte vybrať možnosť Povoliť konštantu prednačítania.

ŽIADNE

Určuje asynchrónny čistý zdroj pre register accum_sload/sload_accum.
Ak chcete povoliť tento parameter, musíte vybrať možnosť Povoliť konštantu prednačítania.

ŽIADNE

Určuje synchrónny čistý zdroj pre register accum_sload/sload_accum.
Ak chcete povoliť tento parameter, musíte vybrať možnosť Povoliť konštantu prednačítania.

Vypnuté

Umožňuje dvojitý register akumulátora.

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 54

Odoslať spätnú väzbu

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Systolický/Chainout Tab

Tabuľka 35. Systolická/reťazová sčítačka Tab

Parameter Povoliť reťazovú sčítačku

Parameter generovaný IP

Hodnota

chainout_add YES,

NIE

Aký je typ operácie sčítačky reťaze?

chainout_add ADD,

er_direction

SUB

Povoliť vstup „negovať“ pre sčítačku reťazenia?

Port_negate

PORT_USED, PORT_UNUSED

Registrovať „negovať“ vstup? negate_regist er

NEREGISTROVANÉ, HODINY 0, HODINY 1, HODINY 2, HODINY 3

Aký je zdroj pre asynchrónny čistý vstup?

negate_aclr

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup?

negate_sclr

ŽIADNE SCLR0 SCLR1

Systolické oneskorenie
Povoliť registre systolického oneskorenia

gui_systolic_d Zap

prívodný ventilátor

Vypnuté

Aký je zdroj pre hodinový vstup?

gui_systolic_d CLOCK0,

elay_clock

HODINY 1,

Predvolená hodnota
NIE

Popis
Vyberte ÁNO, aby ste povolili modul sčítača reťaze.

PRIDAŤ

Určuje operáciu sčítacieho reťazca.
Pre operáciu odčítania musí byť vybratá možnosť SIGNED pre Aký je formát zobrazenia pre vstupy násobiteľa A? a Aký je formát reprezentácie pre vstupy multiplikátora B? v záložke Multiplikátory.

POUŽITÝ PORT_UN

Ak chcete povoliť negáciu vstupného signálu, vyberte PORT_USED.
Tento parameter je neplatný, keď je sčítačka reťaze vypnutá.

ZRUŠIŤ REGISTRÁCIU ERED

Aktivuje vstupný register pre negovaný vstupný signál a špecifikuje vstupný hodinový signál pre negačný register.
Zvoľte UNREGISTERED, ak nie je potrebný vstupný register na negáciu
Tento parameter je neplatný, keď vyberiete:
· NIE pre možnosť Povoliť sčítavanie reťaze alebo
· PORT_UNUSED pre Povoliť 'negovať' vstup pre reťazovú sčítačku? parametrom resp

ŽIADNE

Určuje asynchrónny zdroj vymazania pre register negácie.
Tento parameter je neplatný, keď vyberiete:
· NIE pre možnosť Povoliť sčítavanie reťaze alebo
· PORT_UNUSED pre Povoliť 'negovať' vstup pre reťazovú sčítačku? parametrom resp

ŽIADNE

Určuje synchrónny zdroj vymazania pre register negácie.
Tento parameter je neplatný, keď vyberiete:
· NIE pre možnosť Povoliť sčítavanie reťaze alebo
· PORT_UNUSED pre Povoliť 'negovať' vstup pre reťazovú sčítačku? parametrom resp

Vypnuté CLOCK0

Túto možnosť vyberte, ak chcete povoliť systolický režim. Tento parameter je dostupný, keď vyberiete 2 alebo 4 pre Aký je počet násobiteľov? parameter. Ak chcete používať registre systolického oneskorenia, musíte povoliť výstup Register sčítacej jednotky.
Určuje vstupný hodinový signál pre register systolického oneskorenia.
pokračovanie…

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parameter

Parameter generovaný IP

Hodnota

HODINY 2,

Aký je zdroj pre asynchrónny čistý vstup?

gui_systolic_d elay_aclr

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup?

gui_systolic_d elay_sclr

ŽIADNE SCLR0 SCLR1

Predvolená hodnota
ŽIADNE
ŽIADNE

Popis
Ak chcete povoliť túto možnosť, musíte vybrať možnosť Povoliť registre systolického oneskorenia.
Určuje asynchrónny čistý zdroj pre register systolického oneskorenia. Ak chcete povoliť túto možnosť, musíte vybrať možnosť Povoliť registre systolického oneskorenia.
Určuje synchrónny čistý zdroj pre register systolického oneskorenia. Ak chcete povoliť túto možnosť, musíte vybrať možnosť Povoliť registre systolického oneskorenia.

8.6.7. Potrubie Tab

Tabuľka 36. Potrubie Tab

Parameter Pipelining Configuration

Parameter generovaný IP

Hodnota

Chcete do vstupu pridať register potrubí?

gui_pipelining Nie, Áno

Predvolená hodnota
Nie

Uveďte prosím

latencia

počet hodín latencie

cyklov

Akákoľvek hodnota väčšia ako 0

Aký je zdroj pre hodinový vstup?

gui_input_late nc_clock

HODINY 0, HODINY 1, HODINY 2

Aký je zdroj pre asynchrónny čistý vstup?

gui_input_late ncy_aclr

ŽIADNE ACLR0 ACLR1

Aký je zdroj pre synchrónny čistý vstup?

gui_input_late ncy_sclr

ŽIADNE SCLR0 SCLR1

HODINY 0 ŽIADNE ŽIADNE

Popis
Ak chcete povoliť ďalšiu úroveň registra potrubia pre vstupné signály, vyberte možnosť Áno. Musíte zadať hodnotu väčšiu ako 0 pre parameter Zadajte počet cyklov latencie.
Určuje požadovanú latenciu v hodinových cykloch. Jedna úroveň potrubného registra = 1 latencia v hodinovom cykle. Musíte vybrať ÁNO pre Chcete pridať register potrubia do vstupu? aby ste túto možnosť povolili.
Zvoľte Clock0 , Clock1 alebo Clock2, aby ste povolili a špecifikovali vstupný hodinový signál potrubného registra. Musíte vybrať ÁNO pre Chcete pridať register potrubia do vstupu? aby ste túto možnosť povolili.
Určuje zdroj asynchrónneho vymazania registra pre ďalší register potrubia. Musíte vybrať ÁNO pre Chcete pridať register potrubia do vstupu? aby ste túto možnosť povolili.
Určuje zdroj synchrónneho vymazania registra pre ďalší register potrubia. Musíte vybrať ÁNO pre Chcete pridať register potrubia do vstupu? aby ste túto možnosť povolili.

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 56

Odoslať spätnú väzbu

683490 | 2020.10.05 Odoslať spätnú väzbu

9. ALTMEMMULT (pamäťový násobiteľ konštantného koeficientu) IP Core

Pozor:

Intel odstránil podporu tejto IP v Intel Quartus Prime Pro Edition verzie 20.3. Ak sa jadro IP vo vašom návrhu zameriava na zariadenia v Intel Quartus Prime Pro Edition, môžete IP nahradiť LPM_MULT Intel FPGA IP alebo znova vygenerovať IP a zostaviť svoj návrh pomocou softvéru Intel Quartus Prime Standard Edition.

Jadro ALTMEMMULT IP sa používa na vytváranie pamäťových multiplikátorov pomocou pamäťových blokov na čipe, ktoré sa nachádzajú v FPGA Intel (s pamäťovými blokmi M512, M4K, M9K a MLAB). Toto jadro IP je užitočné, ak nemáte dostatočné zdroje na implementáciu multiplikátorov v logických prvkoch (LE) alebo vyhradených multiplikačných zdrojoch.
Jadro ALTMEMMULT IP je synchrónna funkcia, ktorá vyžaduje hodiny. Jadro ALTMEMMULT IP implementuje multiplikátor s najmenšou priepustnosťou a latenciou pre danú sadu parametrov a špecifikácií.
Nasledujúci obrázok zobrazuje porty pre jadro IP ALTMEMMULT.

Obrázok 21. Porty ALTMEMMULT

ALTMEMMULT

data_in[] sload_data coeff_in[]

result[] result_valid load_done

sload_coeff

sclr hodiny
inšt

Súvisiace informácie Funkcie na strane 71

9.1. Vlastnosti
Jadro ALTMEMMULT IP ponúka nasledujúce funkcie: · Vytvára iba pamäťové multiplikátory pomocou pamäťových blokov na čipe, ktoré sa nachádzajú v
Intel FPGA · Podporuje dátovú šírku 1 bitov · Podporuje podpísaný a nepodpísaný formát reprezentácie dát · Podporuje zreťazenie s pevnou výstupnou latenciou

Registrované podľa ISO 9001:2015

9. ALTMEMMULT (pamäťový násobiteľ konštantného koeficientu) IP Core 683490 | 2020.10.05
· Ukladá násobky konštánt do pamäte s náhodným prístupom (RAM)
· Poskytuje možnosť výberu typu bloku RAM
· Podporuje voliteľné synchrónne čisté vstupné porty a vstupné porty na riadenie záťaže
9.2. Prototyp Verilog HDL
Nasledujúci prototyp Verilog HDL sa nachádza v dizajne Verilog File (.v) altera_mf.v v adresár syntézy eda.
modul altmemmult #( parameter coeff_representation = “SIGNED”, parameter koeficient0 = “UNUSED”, parameter data_representation = “SIGNED”, parameter created_device_family = “unused”, parameter max_clock_cycles_per_result = 1, parameter number_of_coefficients = 1, parameter ram_block_type = “AUTO” total_latency = 1, parameter width_c = 1, parameter width_d = 1, parameter width_r = 1, parameter width_s = 1, parameter lpm_type = „altmemmult“, parameter lpm_hint = „unused“) ( vstupné hodiny vodiča, vstupný vodič [width_c-1: 0]coeff_in, vstupný vodič [width_d-1:0] data_in, výstupný vodič load_done, výstupný vodič [width_r-1:0] výsledok, výstupný vodič result_valid, vstupný vodič sclr, vstupný vodič [width_s-1:0] sel, vstup wire sload_coeff, input wire sload_data)/* syntéza syn_black_box=1 */; koncový modul
9.3. Vyhlásenie komponentu VHDL
Deklarácia komponentu VHDL sa nachádza v návrhu VHDL File (.vhd) altera_mf_components.vhd v librariesvhdlaltera_mf adresár.
komponent altmemmult generic ( coeff_representation:string := “SIGNED”; koeficient0:string := “NEPOUŽITÝ”; data_representation:string := “SIGNED”; destination_device_family:string := “unused”; max_clock_cycles_per_result:natural :_natural := 1; := 1; ram_block_type:string := “AUTO”; total_latency:natural; width_c:natural; width_d:natural; width_r:natural; width_s:natural := 1; lpm_hint:string := “NEPOUŽITÉ”; lpm_type:string := „altmemmult“); port( hodiny:v std_logic; coeff_in:v std_logic_vector(šírka_c-1 nadol po 0) := (ostatné => '0'); data_in:v štandardnom_logickom_vektore (šírka_d-1 nadol po 0);

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 58

Odoslať spätnú väzbu

9. ALTMEMMULT (pamäťový násobiteľ konštantného koeficientu) IP Core 683490 | 2020.10.05

load_done:out std_logic; vysledok:out std_logic_vector(width_r-1 downto 0); vysledok_platny:out std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(šírka_s-1 až po 0) := (ostatné => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); koncový komponent;

9.4. Prístavy

Nasledujúce tabuľky uvádzajú vstupné a výstupné porty pre jadro ALTMEMMULT IP.

Tabuľka 37. Vstupné porty ALTMEMMULT

Názov portu

Povinné

Popis

hodiny

áno

Vstup hodín do multiplikátora.

coeff_in[]

Nie

Koeficient vstupného portu pre multiplikátor. Veľkosť vstupného portu závisí od hodnoty parametra WIDTH_C.

data_in[]

áno

Port pre vstup dát do multiplikátora. Veľkosť vstupného portu závisí od hodnoty parametra WIDTH_D.

sclr

Nie

Synchrónny čistý vstup. Ak sa nepoužíva, predvolená hodnota je aktívna vysoká.

predať[]

Nie

Pevný výber koeficientu. Veľkosť vstupného portu závisí od WIDTH_S

hodnota parametra.

sload_coeff

Nie

Vstupný port pre synchrónny koeficient zaťaženia. Nahradí aktuálnu zvolenú hodnotu koeficientu hodnotou špecifikovanou vo vstupe coeff_in.

sload_data

Nie

Vstupný port pre synchrónne zaťaženie údajov. Signál, ktorý špecifikuje novú operáciu násobenia a ruší akúkoľvek existujúcu operáciu násobenia. Ak má parameter MAX_CLOCK_CYCLES_PER_RESULT hodnotu 1, vstupný port sload_data sa ignoruje.

Tabuľka 38. Výstupné porty ALTMEMMULT

Názov portu

Povinné

Popis

výsledok[]

áno

Výstupný port multiplikátora. Veľkosť vstupného portu závisí od hodnoty parametra WIDTH_R.

výsledok_platný

áno

Označuje, kedy je výstup platným výsledkom úplného násobenia. Ak má parameter MAX_CLOCK_CYCLES_PER_RESULT hodnotu 1, výstupný port result_valid sa nepoužije.

load_done

Nie

Označuje, kedy sa dokončí načítanie nového koeficientu. Signál load_done sa potvrdí, keď sa dokončí načítanie nového koeficientu. Pokiaľ nie je signál load_done vysoký, do pamäte nemožno načítať žiadnu inú hodnotu koeficientu.

9.5. parametre

V nasledujúcej tabuľke sú uvedené parametre pre jadro IP ALTMEMMULT.

Tabuľka 39.
WIDTH_D WIDTH_C

Parametre ALTMEMMULT
Názov parametra

Vyžaduje sa typ

Popis

Celé číslo Áno

Určuje šírku portu data_in[].

Celé číslo Áno

Určuje šírku portu coeff_in[]. pokračovanie…

Odoslať spätnú väzbu

Používateľská príručka k jadrám Intel FPGA Integer Aritmetic IP 59

9. ALTMEMMULT (pamäťový násobiteľ konštantného koeficientu) IP Core 683490 | 2020.10.05

Názov parametra WIDTH_R WIDTH

Dokumenty / zdroje

intel FPGA celočíselné aritmetické IP jadrá [pdf] Používateľská príručka
FPGA celočíselné aritmetické IP jadrá, celočíselné aritmetické IP jadrá, aritmetické IP jadrá, IP jadrá

Referencie

Používateľská príručka

FPGA celočíselné aritmetické IP jadrá

Dokumenty / zdroje

Referencie

Zanechajte komentár

Zrušiť odpoveď

FPGA celočíselné aritmetické IP jadrá

Dokumenty / zdroje

Referencie

Súvisiace príspevky

Zanechajte komentár

Zrušiť odpoveď