intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය

අන්තර්ගතය සඟවන්න

FPGA නිඛිල අංක ගණිත IP හරය

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය
Intel® Quartus® Prime Design Suite සඳහා යාවත්කාලීන කරන ලදී: 20.3

සබැඳි අනුවාදය ප්‍රතිපෝෂණ යවන්න

UG-01063

ID: 683490 අනුවාදය: 2020.10.05

අන්තර්ගතය
අන්තර්ගතය
1. Intel FPGA නිඛිල අංක ගණිත IP මධ්‍යයන් ……………………………………………………………….. 5
2. LPM_COUNTER (කවුන්ටරය) IP Core ……………………………………………………………………………… 7 2.1. විශේෂාංග ………………………………………………………………………………………… 7 2.2. Verilog HDL මූලාකෘතිය……………………………………………………………………………… 8 2.3. VHDL සංරචක ප්‍රකාශනය ………………………………………………………………………… 8 2.4. VHDL LIBRARY_USE ප්‍රකාශනය ……………………………………………………………… 9 2.5. වරාය …………………………………………………………………………………………………………..9 2.6. පරාමිති ………………………………………………………………………………………… 10
3. LPM_DIVIDE (Divider) Intel FPGA IP Core………………………………………………………… 12 3.1. විශේෂාංග………………………………………………………………………………………………. 12 3.2. Verilog HDL මූලාකෘතිය……………………………………………………………………………… 12 3.3. VHDL සංරචක ප්‍රකාශනය …………………………………………………………………… 13 3.4. VHDL LIBRARY_USE ප්‍රකාශය…………………………………………………………………… 13 3.5. වරාය ………………………………………………………………………………………… 13 3.6. පරාමිති …………………………………………………………………………………………………… 14
4. LPM_MULT (ගුණකය) IP Core………………………………………………………………. 16 4.1. විශේෂාංග………………………………………………………………………………………………. 16 4.2. Verilog HDL මූලාකෘතිය…………………………………………………………………… 17 4.3. VHDL සංරචක ප්‍රකාශනය …………………………………………………………………… 17 4.4. VHDL LIBRARY_USE ප්‍රකාශය…………………………………………………………………… 17 4.5. සංඥා ………………………………………………………………………………………………………………………… 18 4.6. Stratix V, Arria V, Cyclone V, සහ Intel Cyclone 10 LP උපාංග සඳහා පරාමිතීන්………………. 18 4.6.1. සාමාන්‍ය ටැබ්…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 18 4.6.2. සාමාන්‍ය 2 ටැබ් ……………………………………………………………………………… 19 4.6.3. නල මාර්ග පටිත්ත …………………………………………………………………… 19 4.7. Intel Stratix 10, Intel Arria 10, සහ Intel Cyclone 10 GX උපාංග සඳහා පරාමිතීන්........ 20 4.7.1. සාමාන්‍ය ටැබය…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 20 4.7.2. සාමාන්‍ය 2 ටැබ් ……………………………………………………………………………… 20 4.7.3. නල මාර්ගගත කිරීම …………………………………………………………………………………………………… 21
5. LPM_ADD_SUB (එකතු කරන්නා/උපකරණ)………………………………………………………………………… 22 5.1. විශේෂාංග………………………………………………………………………………………………. 22 5.2. Verilog HDL මූලාකෘතිය…………………………………………………………………… 23 5.3. VHDL සංරචක ප්‍රකාශය …………………………………………………………………… 23 5.4. VHDL LIBRARY_USE ප්‍රකාශය…………………………………………………………………… 23 5.5. වරාය …………………………………………………………………………………………………… 23 5.6. පරාමිති ………………………………………………………………………………………… 24
6. LPM_COMPARE (සංසන්දනය කරන්නා)………………………………………………………………………… 26 6.1. විශේෂාංග………………………………………………………………………………………………. 26 6.2. Verilog HDL මූලාකෘතිය……………………………………………………………………………… 27 6.3. VHDL සංරචක ප්‍රකාශය…………………………………………………………………… 27 6.4. VHDL LIBRARY_USE ප්‍රකාශය…………………………………………………………………… 27 6.5. වරාය …………………………………………………………………………………………………… 27 6.6. පරාමිති …………………………………………………………………………………………………… 28

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 2

ප්‍රතිපෝෂණ යවන්න

අන්තර්ගතය

7. ALTECC (දෝෂ නිවැරදි කිරීමේ කේතය: එන්කෝඩරය/විකේතකය) IP Core………………………………………… 30
7.1 ALTECC සංකේතාංකන විශේෂාංග………………………………………………………………………………………………………………………………………………………………………………………… 31 7.2. Verilog HDL මූලාකෘතිය (ALTECC_ENCODER)…………………………………………. 32 7.3. Verilog HDL මූලාකෘතිය (ALTECC_DECODER)…………………………………………. 32 7.4. VHDL සංරචක ප්‍රකාශය (ALTECC_ENCODER)………………………………………… 33 7.5. VHDL සංරචක ප්‍රකාශය (ALTECC_DECODER)………………………………………… 33 7.6. VHDL LIBRARY_USE ප්‍රකාශය…………………………………………………………………… 33 7.7. කේතීකරණ වරාය ………………………………………………………………………………………… 33 7.8. විකේතක වරාය …………………………………………………………………………………… 34 7.9. කේතීකරණ පරාමිති ……………………………………………………………………………… 34 7.10. විකේතක පරාමිතීන් ……………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core………………………………………………………………. 36
8.1 විශේෂාංග………………………………………………………………………………………………. 37 8.1.1. පූර්ව-එකතු කරන්නා……………………………………………………………………………… 38 8.1.2. සිස්ටලික් ප්‍රමාද ලේඛනය…………………………………………………………………… 40 8.1.3. පූර්ව-පූරණය නියතය………………………………………………………………………………………………………………………………………………………… 43 8.1.4. ද්විත්ව සමුච්චකය……………………………………………………………… 43
8.2 Verilog HDL මූලාකෘතිය……………………………………………………………………………… 44 8.3. VHDL සංරචක ප්‍රකාශනය …………………………………………………………………… 44 8.4. VHDL LIBRARY_USE ප්‍රකාශය…………………………………………………………………… 44 8.5. සංඥා …………………………………………………………………………………………………………………… 44 8.6. පරාමිති …………………………………………………………………………………………………… 47
8.6.1. සාමාන්‍ය ටැබය…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 47 8.6.2. අමතර මාතයන් ටැබය ……………………………………………………………………………… 47 8.6.3. ගුණක පටිත්ත ……………………………………………………………………………… 49 8.6.4. ප්‍රෙඩර් ටැබ් …………………………………………………………………………. 51 8.6.5. ඇකියුලේටර ටැබ් …………………………………………………………………… 53 8.6.6. සිස්ටලික්/චේනවුට් ටැබ් ……………………………………………………. 55 8.6.7. නල මාර්ග පටිත්ත ………………………………………………………………………… 56
9. ALTMEMMULT (මතකය මත පදනම් වූ නියත සංගුණකය ගුණකය) IP Core…………………… 57
9.1 විශේෂාංග………………………………………………………………………………………………. 57 9.2. Verilog HDL මූලාකෘතිය……………………………………………………………………………… 58 9.3. VHDL සංරචක ප්‍රකාශනය …………………………………………………………………… 58 9.4. වරාය …………………………………………………………………………………………………… 59 9.5. පරාමිති ……………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (ගුණ කිරීම-සමුච්චය) IP හරය…………………………………………………… 61
10.1 විශේෂාංග…………………………………………………………………………………………………… 62 10.2. Verilog HDL මූලාකෘතිය…………………………………………………………………………………………………………………………………………………… 62 10.3. VHDL සංරචක ප්‍රකාශය……………………………………………………………… 63 10.4. VHDL LIBRARY_USE ප්‍රකාශනය ……………………………………………………………… 63 10.5. වරාය ……………………………………………………………………………… 63 10.6. පරාමිති…………………………………………………………………………. 64
11. ALTMULT_ADD (ගුණික එකතු කරන්නා) IP හරය ………………………………………………………………………………… 69
11.1 විශේෂාංග…………………………………………………………………………………………………… 71 11.2. Verilog HDL මූලාකෘතිය …………………………………………………………………………………… .72 11.3. VHDL සංරචක ප්‍රකාශය ……………………………………………………………… 72 11.4. VHDL LIBRARY_USE ප්‍රකාශනය ……………………………………………………………… 72

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 3

අන්තර්ගතය
11.5 වරාය ……………………………………………………………………………… 72 11.6. පරාමිති …………………………………………………………………………. 73
12. ALTMULT_COMPLEX (සංකීර්ණ ගුණකය) IP හරය…………………………………………………… 86 12.1. සංකීර්ණ ගුණ කිරීම …………………………………………………………………. 86 12.2. කැනොනිකල් නියෝජනය ……………………………………………………………… 87 12.3. සාම්ප්‍රදායික නියෝජනය……………………………………………………. 87 12.4. විශේෂාංග …………………………………………………………………………………………………… 88 12.5. Verilog HDL මූලාකෘතිය………………………………………………………………………………………………………………………………………………………………………………………… 88 12.6. VHDL සංරචක ප්‍රකාශය ……………………………………………………………… 89 12.7. VHDL LIBRARY_USE ප්‍රකාශනය ……………………………………………………………… 89 12.8. සංඥා …………………………………………………………………………. 89 12.9. පරාමිති …………………………………………………………………………. 90
13. ALTSQRT (Integer Square Root) IP Core……………………………………………………………… 92 13.1. විශේෂාංග…………………………………………………………………………………………………… 92 13.2. Verilog HDL මූලාකෘතිය …………………………………………………………………………………… . 92 13.3. VHDL සංරචක ප්‍රකාශනය ……………………………………………………………… 93 13.4. VHDL LIBRARY_USE ප්‍රකාශය ……………………………………………………………… 93 13.5. වරාය ……………………………………………………………………………… 93 13.6. පරාමිති…………………………………………………………………………. 94
14. PARALLEL_ADD (Parallel Adder) IP Core ……………………………………………………………… 95 14.1. විශේෂාංගය ……………………………………………………………………………………. 95 14.2. Verilog HDL මූලාකෘතිය ………………………………………………………………………………………… 95 14.3. VHDL සංරචක ප්‍රකාශය ……………………………………………………………… 96 14.4. VHDL LIBRARY_USE ප්‍රකාශය ……………………………………………………………… 96 14.5. වරාය ……………………………………………………………………………… 96 14.6. පරාමිති…………………………………………………………………………. 97
15. නිඛිල අංක ගණිත IP කෝර්ස් පරිශීලක මාර්ගෝපදේශ ලේඛන ලේඛන සංරක්ෂිත ……………………………… 98
16. Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය සඳහා ලේඛන සංශෝධන ඉතිහාසය…. 99

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 4

ප්‍රතිපෝෂණ යවන්න

683490 | 2020.10.05 ප්‍රතිපෝෂණ යවන්න

1. Intel FPGA Integer Arithmetic IP Cores

ඔබේ නිර්මාණයේ ගණිතමය මෙහෙයුම් සිදු කිරීමට ඔබට Intel® FPGA පූර්ණ සංඛ්‍යා IP මධ්‍යයන් භාවිතා කළ හැක.

මෙම ශ්‍රිතයන් ඔබගේම කාර්යයන් කේතනය කරනවාට වඩා කාර්යක්ෂම තාර්කික සංස්ලේෂණය සහ උපාංග ක්‍රියාත්මක කිරීම ලබා දෙයි. ඔබගේ සැලසුම් අවශ්‍යතා සඳහා IP මධ්‍යයන් අභිරුචිකරණය කළ හැකිය.

Intel integer arithmetic IP cores පහත කාණ්ඩ දෙකකට බෙදා ඇත: · පරාමිතික මොඩියුල පුස්තකාලය (LPM) IP cores · Intel-specific (ALT) IP cores

පහත වගුවේ පූර්ණ සංඛ්‍යා ගණිතමය IP හරයන් ලැයිස්තුගත කරයි.

වගුව 1.

IP Cores ලැයිස්තුව

IP Cores

LPM IP cores

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel-specific (ALT) IP cores ALTECC

කාර්යය අවසන්view කවුන්ටර බෙදුම්කරු ගුණකය
එකතු කරන්නා හෝ අඩු කරන්නා සංසන්දනය කරන්නා
ECC කේතකය/විකේතකය

සහාය දක්වන උපාංගය
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V දිගටම...

ඉන්ටෙල් සංස්ථාව. සියලුම හිමිකම් ඇවිරිණි. Intel, Intel ලාංඡනය සහ අනෙකුත් Intel සලකුණු Intel Corporation හෝ එහි අනුබද්ධිත සමාගම්වල වෙළඳ ලකුණු වේ. Intel හි FPGA සහ අර්ධ සන්නායක නිෂ්පාදනවල ක්‍රියාකාරීත්වය Intel හි සම්මත වගකීම් වලට අනුකූලව වත්මන් පිරිවිතරයන්ට අනුකූලව සහතික කරයි, නමුත් දැනුම්දීමකින් තොරව ඕනෑම වේලාවක ඕනෑම භාණ්ඩයක් සහ සේවාවක් වෙනස් කිරීමට අයිතිය රඳවා තබා ගනී. Intel විසින් ලිඛිතව ලිඛිතව එකඟ වී ඇති පරිදි හැර මෙහි විස්තර කර ඇති ඕනෑම තොරතුරක්, නිෂ්පාදනයක් හෝ සේවාවක් යෙදුමෙන් හෝ භාවිතා කිරීමෙන් පැන නගින කිසිදු වගකීමක් හෝ වගකීමක් Intel භාර නොගනී. Intel පාරිභෝගිකයින්ට ඕනෑම ප්‍රකාශිත තොරතුරු මත විශ්වාසය තැබීමට පෙර සහ නිෂ්පාදන හෝ සේවා සඳහා ඇණවුම් කිරීමට පෙර උපාංග පිරිවිතරවල නවතම අනුවාදය ලබා ගැනීමට උපදෙස් දෙනු ලැබේ. *අනෙකුත් නම් සහ වෙළඳ නාම වෙනත් අයගේ දේපළ ලෙස හිමිකම් පෑමට හැකිය.

ISO 9001:2015 ලියාපදිංචි කර ඇත

1. Intel FPGA Integer Arithmetic IP Cores 683490 | 2020.10.05

IP Cores Intel FPGA Multiply Adder හෝ ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

කාර්යය අවසන්view ගුණකය-එකතු කරන්නා
මතකය මත පදනම් වූ නියත සංගුණකය ගුණකය
ගුණකය - සමුච්චය ගුණකය - එකතු කරන්නා
සංකීර්ණ ගුණකය
නිඛිල Square-Root
සමාන්තර එකතු කරන්නා

සහාය දක්වන උපාංගය
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

අදාළ තොරතුරු
Intel FPGAs සහ Programmable Devices Release Notes
· Intel FPGA IP Cores හැඳින්වීම Intel FPGA IP Cores ගැන වැඩි විස්තර සපයයි.
· Floating-Point IP Cores පරිශීලක මාර්ගෝපදේශය Intel FPGA Floating-Point IP cores පිළිබඳ වැඩි විස්තර සපයයි.
Intel FPGA IP Cores වෙත හැඳින්වීම IP cores පරාමිතිකරණය, උත්පාදනය, උත්ශ්‍රේණි කිරීම සහ අනුකරණය කිරීම ඇතුළුව සියලුම Intel FPGA IP මධ්‍යයන් පිළිබඳ සාමාන්‍ය තොරතුරු සපයයි.
· අනුවාද-ස්වාධීන IP සහ Qsys සිමියුලේෂන් ස්ක්‍රිප්ට් නිර්මාණය කිරීම මෘදුකාංග හෝ IP අනුවාද උත්ශ්‍රේණි කිරීම් සඳහා අතින් යාවත්කාලීන අවශ්‍ය නොවන සමාකරණ ස්ක්‍රිප්ට් සාදන්න.
· ඔබේ ව්‍යාපෘතියේ සහ IP හි කාර්යක්ෂම කළමනාකරණය සහ අතේ ගෙන යා හැකි හැකියාව සඳහා ව්‍යාපෘති කළමනාකරණය හොඳම භාවිතයන් මාර්ගෝපදේශ files.
· නිඛිල අංක ගණිත IP කේන්ද්‍ර පරිශීලක මාර්ගෝපදේශ ලේඛන ලේඛන 98 පිටුවේ පූර්ව සංස්කරණ සඳහා පරිශීලක මාර්ගෝපදේශ ලැයිස්තුවක් සපයයි.

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 6

ප්‍රතිපෝෂණ යවන්න

683490 | 2020.10.05 ප්‍රතිපෝෂණ යවන්න

2. LPM_COUNTER (කවුන්ටරය) IP Core

රූපය 1.

LPM_COUNTER IP හරය යනු බිට් 256ක් දක්වා පළලින් යුත් ප්‍රතිදානයන් සහිත ඉහළ කවුන්ටර, පහළ කවුන්ටර සහ ඉහළ හෝ පහළ කවුන්ටර නිර්මාණය කරන ද්විමය කවුන්ටරයකි.

පහත රූපයේ දැක්වෙන්නේ LPM_COUNTER IP හරය සඳහා වන තොටයි.

LPM_COUNTER වරාය

LPM_COUNTER

ssclr sload sset දත්ත[]

q[]

උඩ යට

cout

aclr aload aset

clk_en cnt_en cin
inst

2.1. විශේෂාංග
LPM_COUNTER IP හරය පහත විශේෂාංග ඉදිරිපත් කරයි: · ඉහළ, පහළ සහ ඉහළ/පහළ කවුන්ටර ජනනය කරයි · පහත කවුන්ටර වර්ග ජනනය කරයි:
— සරල ද්විමය – කවුන්ටර වර්ධක බිංදුවෙන් ආරම්භ වීම හෝ 255 සිට ආරම්භ වන අඩු කිරීම්
— මාපාංකය – කවුන්ටරය පරිශීලකයා විසින් නිශ්චිතව දක්වා ඇති මාපාංක අගයට වැඩි කිරීම හෝ අඩු කිරීම සහ නැවත නැවත සිදු කරයි
· විකල්ප සමමුහුර්ත පැහැදිලි, පැටවීම සහ ආදාන වරායන් සඳහා සහය දක්වයි · විකල්ප අසමමුහුර්ත පැහැදිලි, පැටවීම සහ ආදාන වරායන් සඳහා සහය දක්වයි · විකල්ප ගණන සක්‍රීය කිරීම සහ ඔරලෝසුව සක්‍රීය ආදාන වරායන් සඳහා සහය දක්වයි · විකල්ප රැගෙන යාම සහ රැගෙන යාමේ වරායන් සඳහා සහය දක්වයි

ISO 9001:2015 ලියාපදිංචි කර ඇත

2. LPM_COUNTER (කවුන්ටරය) IP Core
683490 | 2020.10.05
2.2 Verilog HDL මූලාකෘතිය
පහත Verilog HDL මූලාකෘතිය Verilog නිර්මාණයේ පිහිටා ඇත File (.v) lpm.v හි edasynthesis නාමාවලිය.
module lpm_counter (q, data, clock, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq ); පරාමිතිය lpm_type = "lpm_counter"; පරාමිතිය lpm_width = 1; පරාමිතිය lpm_modulus = 0; පරාමිතිය lpm_direction = "UNUUSED"; පරාමිතිය lpm_avalue = "UNUUSED"; පරාමිතිය lpm_svalue = "භාවිතා නොකළ"; පරාමිතිය lpm_pvalue = "UNUUSED"; පරාමිතිය lpm_port_updown = "PORT_CONNECTIVITY"; පරාමිතිය lpm_hint = "භාවිතා නොකළ"; ප්රතිදානය [lpm_width-1:0] q; ප්රතිදාන කවුට්; ප්රතිදානය [15:0] eq; ආදාන සින්; ආදානය [lpm_width-1:0] දත්ත; ආදාන ඔරලෝසුව, clk_en, cnt_en, updown; ආදාන aset, aclr, aload; ආදාන sset, sclr, sload; endmodule
2.3 VHDL සංරචක ප්රකාශය
VHDL සංරචක ප්‍රකාශය VHDL නිර්මාණයේ පිහිටා ඇත File (.vhd) LPM_PACK.vhd හි librariesvhdllpm නාමාවලිය.
සංරචකය LPM_COUNTER සාමාන්‍ය (LPM_WIDTH: ස්වාභාවික; LPM_MODULUS: ස්වාභාවික := 0; LPM_DIRECTION: string ; LPM_PVALUE : string := “භාවිතා නොකළ”; LPM_TYPE : string := L_COUNTER; LPM_HINT : string := “භාවිතා නොකළ”); port (DATA : std_logic_vector (LPM_WIDTH-1 සිට 0 දක්වා):= (OTHERS =>
'0'); CLOCK: std_logic තුළ; CLK_EN : std_logic := '1'; CNT_EN : std_logic := '1'; UPDOWN: std_logic:= '1'; SLOAD : std_logic හි := '0'; SSET : std_logic := '0'; SCLR: std_logic:= '0'; ALOAD: in std_logic := '0'; ASET : std_logic := '0'; ACLR: std_logic:= '0'; CIN : std_logic := '1'; COUT : out std_logic := '0'; Q : පිටතට std_logic_vector (LPM_WIDTH-1 සිට 0 දක්වා); EQ : std_logic_vector (15 සිට 0 දක්වා));
අවසාන සංරචකය;

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 8

ප්‍රතිපෝෂණ යවන්න

2. LPM_COUNTER (කවුන්ටරය) IP Core 683490 | 2020.10.05

2.4 VHDL LIBRARY_USE ප්රකාශය
ඔබ VHDL සංරචක ප්‍රකාශය භාවිතා කරන්නේ නම් VHDL පුස්තකාලය-භාවිත ප්‍රකාශය අවශ්‍ය නොවේ.
පුස්තකාලය lpm; lpm.lpm_components.all භාවිතා කරන්න;

2.5. වරායන්

පහත වගු LPM_COUNTER IP හරය සඳහා ආදාන සහ ප්‍රතිදාන තොට ලැයිස්තුගත කරයි.

වගුව 2.

LPM_COUNTER ආදාන තොට

වරායේ නම

අවශ්යයි

විස්තරය

දත්ත[]

නැත

කවුන්ටරයට සමාන්තර දත්ත ආදානය. ආදාන තොටේ ප්‍රමාණය LPM_WIDTH පරාමිති අගය මත රඳා පවතී.

ඔරලෝසුව

ඔව්

ධනාත්මක දාර-ප්‍රේරණය කරන ලද ඔරලෝසු ආදානය.

clk_en

නැත

සියලුම සමමුහුර්ත ක්‍රියාකාරකම් සබල කිරීමට ඔරලෝසුව ආදානය සක්‍රීය කරයි. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 1 වේ.

cnt_en

නැත

sload, sset, හෝ sclr වලට බල නොපාමින් අඩු බව ප්‍රකාශ කරන විට ගණන් කිරීම අක්‍රිය කිරීමට ආදානය සක්‍රීය කරන්න ගණන් කරන්න. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 1 වේ.

උඩ යට

නැත

ගණන් කිරීමේ දිශාව පාලනය කරයි. ඉහළ (1) ප්‍රකාශ කරන විට ගණන් කිරීමේ දිශාව ඉහළ වන අතර අඩු (0) ප්‍රකාශ කළ විට ගණන් කිරීමේ දිශාව පහළ වේ. LPM_DIRECTION පරාමිතිය භාවිතා කරන්නේ නම්, උඩුගත තොට සම්බන්ධ කළ නොහැක. LPM_DIRECTION භාවිතා නොකරන්නේ නම්, උඩුගත තොට විකල්ප වේ. ඉවත් කර ඇත්නම්, පෙරනිමි අගය ඉහළ යයි (1).

සින්

නැත

අඩු ඇණවුමේ බිට් වෙත රැගෙන යන්න. ඉහළ කවුන්ටර සඳහා, සින් ආදානයේ හැසිරීම වේ

cnt_en ආදානයේ හැසිරීමට සමානයි. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 1 වේ

(VCC).

aclr

නැත

අසමමුහුර්ත පැහැදිලි ආදානය. aset සහ aclr යන දෙකම භාවිතා කර ප්‍රකාශ කරන්නේ නම්, aclr aset අභිබවා යයි. මඟ හැරියහොත්, පෙරනිමි අගය 0 (අක්‍රීය) වේ.

වත්කම්

නැත

අසමමුහුර්ත කට්ටල ආදානය. q[] ප්‍රතිදානයන් සියලුම 1s ලෙස හෝ LPM_AVALUE පරාමිතිය මගින් නියම කර ඇති අගයට සඳහන් කරයි. aset සහ aclr ports දෙකම භාවිතා කර ප්‍රකාශ කරන්නේ නම්, aclr port එකේ අගය aset port එකේ අගය අභිබවා යයි. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 0 වේ, අක්‍රීය කර ඇත.

පැටවීම

නැත

දත්ත ආදානයේ අගය සමඟ කවුන්ටරය අසමමුහුර්තව පූරණය කරන අසමමුහුර්ත භාර ආදානය. aload port එක භාවිතා කරන විට, data[] port එක සම්බන්ධ කළ යුතුය. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 0 වේ, අක්‍රීය කර ඇත.

sclr

නැත

මීළඟ ක්‍රියාකාරී ඔරලෝසු දාරයේ කවුන්ටරය හිස් කරන සමමුහුර්ත පැහැදිලි ආදානය. sset සහ sclr ports දෙකම භාවිතා කර ප්‍රකාශ කරන්නේ නම්, sclr port එකේ අගය sset port එකේ අගය අභිබවා යයි. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 0 වේ, අක්‍රීය කර ඇත.

කට්ටලය

නැත

මීළඟ ක්‍රියාකාරී ඔරලෝසු දාරයේ කවුන්ටරය සකසන සමමුහුර්ත කට්ටල ආදානය. q ප්‍රතිදාන වල අගය සියලුම 1s ලෙස හෝ LPM_SVALUE පරාමිතිය මගින් නියම කර ඇති අගයට සඳහන් කරයි. sset සහ sclr ports දෙකම භාවිතා කර ප්‍රකාශ කරන්නේ නම්,
sclr port එකේ අගය sset port එකේ අගය අභිබවා යයි. මඟ හැරියහොත්, පෙරනිමි අගය 0 (අක්‍රීය) වේ.

ස්ලෝඩ්

නැත

මීළඟ ක්‍රියාකාරී ඔරලෝසු දාරයේ දත්ත[] සමඟ කවුන්ටරය පූරණය කරන සමමුහුර්ත භාර ආදානය. ස්ලෝඩ් පෝට් එක භාවිතා කරන විට, දත්ත[] පෝට් එක සම්බන්ධ කළ යුතුය. මඟ හැරියහොත්, පෙරනිමි අගය 0 (අක්‍රීය) වේ.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 9

2. LPM_COUNTER (කවුන්ටරය) IP Core 683490 | 2020.10.05

වගුව 3.

LPM_COUNTER ප්‍රතිදාන වරායන්

වරායේ නම

අවශ්යයි

විස්තරය

q[]

නැත

කවුන්ටරයෙන් දත්ත ප්රතිදානය. ප්රතිදාන වරායේ ප්රමාණය රඳා පවතී

LPM_WIDTH පරාමිති අගය. එක්කෝ q[] හෝ අඩුම තරමින් eq[15..0] ports වලින් එකක්

සම්බන්ධ කළ යුතුය.

සම[15..0]

නැත

කවුන්ටර විකේතන ප්රතිදානය. පරාමිතිය AHDL සඳහා පමණක් සහය දක්වන නිසා eq[15..0] port පරාමිති සංස්කාරකය තුළ ප්‍රවේශ විය නොහැක.
q[] port හෝ eq[] port සම්බන්ධ විය යුතුය. c eq ports දක්වා භාවිතා කළ හැක (0 <= c <= 15). අඩුම ගණන් අගයන් 16 පමණක් විකේතනය කර ඇත. ගණන් කිරීමේ අගය c වන විට, eqc ප්‍රතිදානය ඉහළ අගයක් ගනී (1). උදාහරණයක් ලෙසample, ගණන් කිරීම 0 වන විට, eq0 = 1, ගණන් කිරීම 1 වන විට, eq1 = 1, සහ ගණන් කිරීම 15 වන විට, eq 15 = 1. 16 හෝ ඊට වැඩි අගයන් සඳහා විකේතනය කළ ප්‍රතිදානය බාහිර විකේතනය කිරීම අවශ්‍ය වේ. eq[15..0] නිමැවුම් q[] ප්‍රතිදානයට අසමමිතික වේ.

cout

නැත

කවුන්ටරයේ MSB බිට් එකේ ගෙනයාමේ වරාය. විශාල කවුන්ටරයක් නිර්මාණය කිරීම සඳහා වෙනත් කවුන්ටරයකට සම්බන්ධ කිරීමට එය භාවිතා කළ හැකිය.

2.6. පරාමිතීන්

පහත වගුව LPM_COUNTER IP හරය සඳහා පරාමිති ලැයිස්තුගත කරයි.

වගුව 4.

LPM_COUNTER පරාමිති

පරාමිතිය නම

ටයිප් කරන්න

LPM_WIDTH

නිඛිල

LPM_DIRECTION

නූල්

LPM_MODULUS LPM_AVALUE

නිඛිල
නිඛිල/ තන්තු

LPM_SVALUE LPM_HINT

නිඛිල/ තන්තු
නූල්

LPM_TYPE

නූල්

අවශ්ය ඔව් නැත නැත නැත
නෑ නෑ
නැත

විස්තරය
දත්ත[] සහ q[] ports භාවිතා කරන්නේ නම් ඒවායේ පළල සඳහන් කරයි.
අගයන් UP, DOWN සහ UNUUSED වේ. LPM_DIRECTION පරාමිතිය භාවිතා කරන්නේ නම්, උඩුගත තොට සම්බන්ධ කළ නොහැක. උඩුගත තොට සම්බන්ධ නැති විට, LPM_DIRECTION පරාමිති පෙරනිමි අගය UP වේ.
උපරිම ගණන, ප්ලස් එක. කවුන්ටරයේ චක්‍රයේ අද්විතීය තත්වයන් ගණන. පැටවීමේ අගය LPM_MODULUS පරාමිතියට වඩා විශාල නම්, කවුන්ටරයේ හැසිරීම නිශ්චිතව දක්වා නැත.
වත්කම ඉහළ බව ප්‍රකාශ කළ විට පූරණය වන නියත අගය. නිශ්චිත අගයට වඩා විශාල හෝ සමාන නම් , කවුන්ටරයේ හැසිරීම නිර්වචනය නොකළ (X) තාර්කික මට්ටමකි, එහිදී LPM_MODULUS, තිබේ නම්, හෝ 2 ^ LPM_WIDTH. AHDL සැලසුම් සඳහා මෙම අගය දශම සංඛ්‍යාවක් ලෙස සඳහන් කරන ලෙස Intel නිර්දේශ කරයි.
sset port ඉහළ බව ප්‍රකාශ කරන විට ඔරලෝසු තොටේ නැඟෙන දාරයේ පටවනු ලබන නියත අගය. AHDL සැලසුම් සඳහා මෙම අගය දශම සංඛ්‍යාවක් ලෙස සඳහන් කරන ලෙස Intel නිර්දේශ කරයි.
ඔබ VHDL නිර්මාණයක් තුළ පරාමිතික මොඩියුල (LPM) ශ්‍රිතයේ පුස්තකාලයක් ක්ෂණිකව ක්‍රියාත්මක කරන විට File (.vhd), Intel-විශේෂිත පරාමිතියක් නියම කිරීමට ඔබ LPM_HINT පරාමිතිය භාවිතා කළ යුතුය. උදාහරණයක් ලෙසample: LPM_HINT = “CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = ඔව්”
පෙරනිමි අගය UNUSED වේ.
VHDL නිර්මාණයේ පරාමිතික මොඩියුල (LPM) ආයතන නාමයේ පුස්තකාලය හඳුනා ගනී files.
දිගටම…

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 10

ප්‍රතිපෝෂණ යවන්න

2. LPM_COUNTER (කවුන්ටරය) IP Core 683490 | 2020.10.05

පරාමිති නම INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

String String ටයිප් කරන්න
නූල්
නූල්

අවශ්ය අංක
නැත
නැත

විස්තරය
මෙම පරාමිතිය ආකෘති නිර්මාණය සහ හැසිරීම් සමාකරණ අරමුණු සඳහා භාවිතා වේ. මෙම පරාමිතිය ආකෘති නිර්මාණය සහ හැසිරීම් සමාකරණ අරමුණු සඳහා භාවිතා වේ. පරාමිති සංස්කාරකය මෙම පරාමිතිය සඳහා අගය ගණනය කරයි.
Intel-විශේෂිත පරාමිතිය. VHDL නිර්මාණයේ CARRY_CNT_EN පරාමිතිය සඳහන් කිරීමට ඔබ LPM_HINT පරාමිතිය භාවිතා කළ යුතුය files. අගයන් SMART, ON, OFF සහ UNUUSED වේ. Cnt_en සංඥාව රැගෙන යාමේ දාමය හරහා ප්‍රචාරණය කිරීමට LPM_COUNTER ශ්‍රිතය සබල කරයි. සමහර අවස්ථාවලදී, CARRY_CNT_EN පරාමිති සැකසුම වේගයට සුළු බලපෑමක් ඇති කරයි, එබැවින් ඔබට එය ක්‍රියා විරහිත කිරීමට අවශ්‍ය විය හැක. පෙරනිමි අගය SMART වේ, එය විශාලත්වය සහ වේගය අතර හොඳම වෙළඳාම සපයයි.
Intel-විශේෂිත පරාමිතිය. VHDL නිර්මාණයේ LABWIDE_SCLR පරාමිතිය සඳහන් කිරීමට ඔබ LPM_HINT පරාමිතිය භාවිතා කළ යුතුය files. අගයන් ක්‍රියාත්මකයි, ක්‍රියාවිරහිතයි, හෝ භාවිතයට නොගෙන ඇත. පෙරනිමි අගය ක්‍රියාත්මකයි. යල් පැන ගිය උපාංග පවුල්වල ඇති LABwide sclr විශේෂාංගය භාවිතය අබල කිරීමට ඔබට ඉඩ සලසයි. මෙම විකල්පය ක්‍රියාවිරහිත කිරීම අර්ධ වශයෙන් පුරවා ඇති LAB සම්පූර්ණයෙන්ම භාවිතා කිරීමේ අවස්ථා වැඩි කරන අතර, SCLR සම්පූර්ණ LAB එකකට අදාළ නොවන විට වැඩි තාර්කික ඝනත්වයකට ඉඩ සැලසිය හැක. මෙම පරාමිතිය පසුගාමී අනුකූලතාව සඳහා ලබා ගත හැකි අතර, මෙම පරාමිතිය භාවිතා නොකිරීමට Intel නිර්දේශ කරයි.
උඩුගත ආදාන වරායේ භාවිතය සඳහන් කරයි. මඟ හැරියහොත් පෙරනිමි අගය PORT_CONNECTIVITY වේ. තොටේ අගය PORT_USED ලෙස සකසා ඇති විට, වරාය භාවිතා කළ ලෙස සලකනු ලැබේ. වරාය අගය PORT_UNUSED ලෙස සකසා ඇති විට, වරාය භාවිත නොකළ ලෙස සලකනු ලැබේ. වරාය අගය PORT_CONNECTIVITY ලෙස සකසා ඇති විට, තොට සම්බන්ධතාව පරීක්ෂා කිරීමෙන් වරාය භාවිතය තීරණය වේ.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 11

683490 | 2020.10.05 ප්‍රතිපෝෂණ යවන්න

3. LPM_DIVIDE (Divider) Intel FPGA IP Core

රූපය 2.

LPM_DIVIDE Intel FPGA IP හරය මඟින් සංඛ්‍යා ආදාන අගයක් හර ආදාන අගයකින් බෙදීමට බෙදීමක් ක්‍රියාවට නංවා ප්‍රමාණය සහ ඉතිරිය නිපදවයි.

පහත රූපයේ දැක්වෙන්නේ LPM_DIVIDE IP හරය සඳහා වන තොටයි.

LPM_DIVIDE වරාය

LPM_DIVIDE

අංක[] denom[] ඔරලෝසුව

ප්‍රමාණය[] ඉතිරිව ඇත[]

clken aclr

inst

3.1. විශේෂාංග
LPM_DIVIDE IP හරය පහත විශේෂාංග පිරිනමයි: · සංඛ්‍යාත්මක ආදාන අගයක් හර ආදානයකින් බෙදන බෙදුම්කරු උත්පාදනය කරයි
ප්‍රතිශතයක් සහ ඉතිරියක් නිපදවීමට ඇති අගය. · බිටු 1 ක දත්ත පළල සඳහා සහය දක්වයි. · අංක දෙක සඳහා අත්සන් කරන ලද සහ අත්සන් නොකළ දත්ත නිරූපණ ආකෘතියට සහය දක්වයි
සහ හර අගයන්. · ප්රදේශය හෝ වේග ප්රශස්තකරණය සඳහා සහය දක්වයි. · ධනාත්මක ඉතිරි නිමැවුමක් නියම කිරීමට විකල්පයක් සපයයි. · නල මාර්ග වින්‍යාසගත කළ හැකි ප්‍රතිදාන ප්‍රමාදයට සහය දක්වයි. · විකල්ප අසමමුහුර්ත පැහැදිලි සහ ඔරලෝසු සක්‍රීය වරායන් සඳහා සහය දක්වයි.

3.2 Verilog HDL මූලාකෘතිය
පහත Verilog HDL මූලාකෘතිය Verilog නිර්මාණයේ පිහිටා ඇත File (.v) lpm.v හි edasynthesis නාමාවලිය.
module lpm_divide ( quotient, stay, numer, denom, clock, clken, aclr); පරාමිතිය lpm_type = "lpm_divide"; පරාමිතිය lpm_widthn = 1; පරාමිතිය lpm_widthd = 1; පරාමිතිය lpm_nrepresentation = "UNSigned"; පරාමිතිය lpm_drepresentation = "UNSIGNED"; පරාමිතිය lpm_remainderpositive = "TRUE"; පරාමිතිය lpm_pipeline = 0;

ISO 9001:2015 ලියාපදිංචි කර ඇත

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

පරාමිතිය lpm_hint = "භාවිතා නොකළ"; ආදාන ඔරලෝසුව; ආදාන clken; ආදාන aclr; ආදානය [lpm_widthn-1:0] අංකය; ආදානය [lpm_widthd-1:0] denom; ප්‍රතිදානය [lpm_widthn-1:0] ප්‍රමාණය; ප්රතිදානය [lpm_widthd-1:0] ඉතිරි; endmodule

3.3 VHDL සංරචක ප්රකාශය
VHDL සංරචක ප්‍රකාශය VHDL නිර්මාණයේ පිහිටා ඇත File (.vhd) LPM_PACK.vhd හි librariesvhdllpm නාමාවලිය.
සංරචක LPM_DIVIDE සාමාන්‍ය (LPM_WIDTHN: ස්වාභාවික; LPM_WIDTHD: ස්වාභාවික;
LPM_NREPRESENTATION : string := “UNSigned”; LPM_DREPRESENTATION : string := “UNSigned”; LPM_PIPELINE : ස්වභාවික := 0; LPM_TYPE : string := L_DIVIDE; LPM_HINT : string := “භාවිතා නොකළ”); වරාය (NUMER: std_logic_vector (LPM_WIDTHN-1 සිට 0 දක්වා); DENOM: std_logic_vector (LPM_WIDTHD-1 සිට 0 දක්වා); ACLR: std_logic:= '0'; CLOCK: stdlogic; := '0'; QUOTIENT: පිටතට std_logic_vector (LPM_WIDTHN-1 සිට 1 දක්වා); ඉතිරිය: std_logic_vector (LPM_WIDTHD-0 සිට 1 දක්වා)); අවසාන සංරචකය;

3.4 VHDL LIBRARY_USE ප්රකාශය
ඔබ VHDL සංරචක ප්‍රකාශය භාවිතා කරන්නේ නම් VHDL පුස්තකාලය-භාවිත ප්‍රකාශය අවශ්‍ය නොවේ.
පුස්තකාලය lpm; lpm.lpm_components.all භාවිතා කරන්න;

3.5. වරායන්

පහත වගු LPM_DIVIDE IP හරය සඳහා ආදාන සහ ප්‍රතිදාන තොට ලැයිස්තුගත කරයි.

වගුව 5.

LPM_DIVIDE ආදාන තොට

වරායේ නම

අවශ්යයි

අංකය[]

ඔව්

ආගම[]

ඔව්

විස්තරය
සංඛ්‍යා දත්ත ආදානය. ආදාන තොටේ ප්‍රමාණය LPM_WIDTHN පරාමිති අගය මත රඳා පවතී.
හරය දත්ත ආදානය. ආදාන තොටේ ප්‍රමාණය LPM_WIDTHD පරාමිති අගය මත රඳා පවතී.
දිගටම…

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 13

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

වරායේ නම ඔරලෝසු ක්ලන්
aclr

අවශ්ය අංක
නැත

විස්තරය
නල මාර්ගගත භාවිතය සඳහා ඔරලෝසු ආදානය. 0 (පෙරනිමිය) හැර අනෙකුත් LPM_PIPELINE අගයන් සඳහා ඔරලෝසු තොට සක්‍රීය කළ යුතුය.
ඔරලෝසුව නල මාර්ගගත භාවිතය සබල කරයි. ක්ලෙන් වරාය ඉහළ බව ප්‍රකාශ කළ විට, බෙදීමේ මෙහෙයුම සිදු වේ. සංඥාව අඩු වූ විට, කිසිදු මෙහෙයුමක් සිදු නොවේ. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 1 වේ.
අසමමුහුර්ත පැහැදිලි වරාය ඕනෑම වේලාවක නල මාර්ගය සියලු '0' වෙත අසමමුහුර්තව ඔරලෝසු ආදානය වෙත නැවත සැකසීමට භාවිතා කරයි.

වගුව 6.

LPM_DIVIDE ප්‍රතිදාන වරායන්

වරායේ නම

අවශ්යයි

විස්තරය

ප්‍රමාණය[]

ඔව්

දත්ත ප්රතිදානය. ප්‍රතිදාන තොටේ ප්‍රමාණය LPM_WIDTHN මත රඳා පවතී

පරාමිති අගය.

ඉතිරි[]

ඔව්

දත්ත ප්රතිදානය. ප්‍රතිදාන තොටේ ප්‍රමාණය LPM_WIDTHD මත රඳා පවතී

පරාමිති අගය.

3.6. පරාමිතීන්

පහත වගුව LPM_DIVIDE Intel FPGA IP හරය සඳහා පරාමිති ලැයිස්තුගත කරයි.

පරාමිතිය නම

ටයිප් කරන්න

අවශ්යයි

විස්තරය

LPM_WIDTHN

නිඛිල

ඔව්

සංඛ්‍යාවේ පළල සඳහන් කරයි[] සහ

quotient[] ports. අගයන් 1 සිට 64 දක්වා වේ.

LPM_WIDTHD

නිඛිල

ඔව්

හරයෙහි පළල සඳහන් කරයි[] සහ

[] වරායන් පවතී. අගයන් 1 සිට 64 දක්වා වේ.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

නැත

සංඛ්‍යා ආදානයේ සලකුණු නිරූපණය.

අගයන් අත්සන් කරන ලද සහ අත්සන් නොකළ. මේ විට

පරාමිතිය SIGNED, බෙදුම්කරු ලෙස සකසා ඇත

අංක[] ආදානය අත්සන් කළ දෙක ලෙස අර්ථකථනය කරයි

අනුපූරකය.

නැත

හර ආදානයේ සංකේත නිරූපණය.

අගයන් අත්සන් කරන ලද සහ අත්සන් නොකළ. මේ විට

පරාමිතිය SIGNED, බෙදුම්කරු ලෙස සකසා ඇත

denom[] ආදානය අත්සන් කරන ලද දෙක ලෙස අර්ථකථනය කරයි

අනුපූරකය.

LPM_TYPE

නූල්

නැත

පරාමිතිකරණය වූ පුස්තකාලය හඳුනා ගනී

VHDL නිර්මාණයේ මොඩියුල (LPM) ආයතන නාමය

files (.vhd).

LPM_HINT

නූල්

නැත

ඔබ පුස්තකාලයක් ක්ෂණිකව ආරම්භ කරන විට

පරාමිතික මොඩියුල (LPM) ක්‍රියාකාරීත්වය a

VHDL නිර්මාණය File (.vhd), ඔබ භාවිතා කළ යුතුය

Intel- එකක් නියම කිරීමට LPM_HINT පරාමිතිය

නිශ්චිත පරාමිතිය. උදාහරණයක් ලෙසample: LPM_HINT

= “CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = ඔව්” ද

පෙරනිමි අගය භාවිතා නොවේ.

LPM_REMAINDERPOSITIVE

නූල්

නැත

Intel-විශේෂිත පරාමිතිය. ඔබ භාවිතා කළ යුතුය

නියම කිරීමට LPM_HINT පරාමිතිය

LPM_REMAINDERPOSITIVE පරාමිතිය තුළ

VHDL නිර්මාණය files. අගයන් සත්‍ය හෝ අසත්‍ය වේ.

මෙම පරාමිතිය TRUE ලෙස සකසා ඇත්නම්, එවිට

ඉතිරි[] වරායේ අගය වැඩි විය යුතුය

දිගටම…

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 14

ප්‍රතිපෝෂණ යවන්න

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

පරාමිතිය නම

ටයිප් කරන්න

MAXIMIZE_SPEED

නිඛිල

LPM_PIPELINE

නිඛිල

INTENDED_DEVICE_FAMILY SKIP_BITS

නූල් නිඛිල

අවශ්ය අංකය
නෑ නෑ නෑ

විස්තරය
ශුන්‍යයට වඩා හෝ සමාන වේ. මෙම පරාමිතිය සත්‍ය ලෙස සකසා ඇත්නම්, ඉතිරි[] තොටේ අගය ශුන්‍ය වේ, නැතහොත් අගය සංඛ්‍යා තොටේ අගය ලෙස ධන හෝ සෘණ හෝ එකම ලකුණ වේ. ප්‍රදේශය අඩු කිරීම සහ වේගය වැඩි දියුණු කිරීම සඳහා, Intel විසින් මෙම පරාමිතිය සත්‍ය ලෙස සැකසීමට නිර්දේශ කරනුයේ ඉතිරිය ධනාත්මක විය යුතු හෝ ඉතිරිය නොවැදගත් වූ මෙහෙයුම් වලදීය.
Intel-විශේෂිත පරාමිතිය. VHDL නිර්මාණයේ MAXIMIZE_SPEED පරාමිතිය සඳහන් කිරීමට ඔබ LPM_HINT පරාමිතිය භාවිතා කළ යුතුය. files. අගයන් [0..9] වේ. භාවිතා කරන්නේ නම්, Intel Quartus Prime මෘදුකාංගය LPM_DIVIDE ශ්‍රිතයේ නිශ්චිත අවස්ථාවක් ප්‍රශස්ත කිරීමට උත්සාහ කරයි, එය routability වෙනුවට වේගය සඳහා, සහ Optimization Technique logic විකල්පය සැකසීම අභිබවා යයි. MAXIMIZE_SPEED භාවිතා නොකළේ නම්, ඒ වෙනුවට Optimization Technique විකල්පයේ අගය භාවිතා වේ. MAXIMIZE_SPEED හි අගය 6 හෝ ඊට වැඩි නම්, Compiler විසින් රැගෙන යාමේ දාම භාවිතා කිරීමෙන් LPM_DIVIDE IP හරය වැඩි වේගයක් සඳහා ප්‍රශස්ත කරයි; අගය 5 හෝ ඊට අඩු නම්, සම්පාදකය රැගෙන යාමේ දාමයකින් තොරව සැලසුම ක්‍රියාත්මක කරයි.
ප්‍රමාධයේ ඔරලෝසු චක්‍ර සංඛ්‍යාව [] සහ ඉතිරි [] ප්‍රතිදානයන් සමඟ සම්බන්ධ වේ. ශුන්‍යයේ (0) අගයක් පෙන්නුම් කරන්නේ ප්‍රමාදයක් නොමැති බවත්, සම්පූර්ණයෙන්ම සංයෝජන ශ්‍රිතයක් ක්ෂණිකව ක්‍රියාත්මක වන බවත්ය. මඟ හරිනු ලැබුවහොත්, පෙරනිමි අගය 0 (පයිප්ප රහිත) වේ. ඔබට LPM_WIDTHN ට වඩා වැඩි LPM_PIPELINE පරාමිතිය සඳහා අගයක් සඳහන් කළ නොහැක.
මෙම පරාමිතිය ආකෘති නිර්මාණය සහ හැසිරීම් සමාකරණ අරමුණු සඳහා භාවිතා වේ. පරාමිති සංස්කාරකය මෙම පරාමිතිය සඳහා අගය ගණනය කරයි.
LPM_DIVIDE IP හරයට ප්‍රමුඛ GND සංඛ්‍යාව ලබා දීමෙන් ප්‍රමුඛ බිටු මත තර්කනය ප්‍රශස්ත කිරීමට වඩා කාර්යක්ෂම භාගික බිටු බෙදීමට ඉඩ දෙයි. මෙම පරාමිතිය වෙත ප්‍රත්‍යක්ෂ ප්‍රතිදානය මත ප්‍රමුඛ GND ගණන සඳහන් කරන්න.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 15

683490 | 2020.10.05 ප්‍රතිපෝෂණ යවන්න

4. LPM_MULT (Multiplier) IP Core

රූපය 3.

නිෂ්පාදනයක් ප්‍රතිදානයක් ලෙස නිපදවීමට ආදාන දත්ත අගයන් දෙකක් ගුණ කිරීමට LPM_MULT IP හරය ගුණකය ක්‍රියාත්මක කරයි.

පහත රූපයේ දැක්වෙන්නේ LPM_MULT IP හරය සඳහා වන තොටයි.

LPM_Mult වරාය

LPM_MULT ඔරලෝසු දත්ත[] ප්‍රතිඵලය[] datab[] aclr/sclr clken
inst

71 පිටුවේ අදාළ තොරතුරු විශේෂාංග

4.1. විශේෂාංග
LPM_MULT IP හරය පහත විශේෂාංග ඉදිරිපත් කරයි: · ආදාන දත්ත අගයන් දෙකක් ගුණ කරන ගුණකයක් ජනනය කරයි · දත්ත පළල බිටු 1 සඳහා සහය දක්වයි · අත්සන් කළ සහ අත්සන් නොකළ දත්ත නිරූපණ ආකෘතියට සහය දක්වයි · ප්‍රදේශය හෝ වේග ප්‍රශස්තිකරණය සඳහා සහාය වේ · වින්‍යාසගත කළ හැකි ප්‍රතිදානයක් සහිත නල මාර්ගගත කිරීම සඳහා සහය දක්වයි · කැපවූ ඩිජිටල් සංඥා සැකසුම් (DSP) තුළ ක්රියාත්මක කිරීමේ විකල්පය
වාරණ පරිපථ හෝ තාර්කික මූලද්‍රව්‍ය (LEs) සටහන: ස්වදේශිකව සහාය දක්වන ප්‍රමාණයට වඩා විශාල ගුණක තැනීමේදී තිබිය හැක/
DSP කුට්ටිවල කැස්කැඩින් ප්රතිඵලයක් ලෙස කාර්ය සාධන බලපෑමක් වනු ඇත. · විකල්ප අසමමුහුර්ත පැහැදිලි සහ ඔරලෝසුව සක්‍රීය ආදාන වරායට සහය දක්වයි · Intel Stratix 10, Intel Arria 10 සහ Intel Cyclone 10 GX උපාංග සඳහා විකල්ප සමමුහුර්ත පැහැදිලි සඳහා සහය දක්වයි

ISO 9001:2015 ලියාපදිංචි කර ඇත

4. LPM_MULT (ගුණකය) IP Core 683490 | 2020.10.05
4.2 Verilog HDL මූලාකෘතිය
පහත Verilog HDL මූලාකෘතිය Verilog නිර්මාණයේ පිහිටා ඇත File (.v) lpm.v හි edasynthesis නාමාවලිය.
මොඩියුලය lpm_mult (ප්රතිඵලය, දත්ත, දත්ත, එකතුව, ඔරලෝසුව, clken, aclr ) පරාමිතිය lpm_type = "lpm_mult"; පරාමිතිය lpm_widtha = 1; පරාමිතිය lpm_widthb = 1; පරාමිතිය lpm_widths = 1; පරාමිතිය lpm_widthp = 1; පරාමිතිය lpm_representation = "UNSIGNED"; පරාමිතිය lpm_pipeline = 0; පරාමිතිය lpm_hint = "භාවිතා නොකළ"; ආදාන ඔරලෝසුව; ආදාන clken; ආදාන aclr; ආදානය [lpm_widtha-1:0] dataa; ආදානය [lpm_widthb-1:0] datab; ආදානය [lpm_widths-1:0] එකතුව; ප්රතිදානය [lpm_widthp-1:0] ප්රතිඵලය; endmodule
4.3 VHDL සංරචක ප්රකාශය
VHDL සංරචක ප්‍රකාශය VHDL නිර්මාණයේ පිහිටා ඇත File (.vhd) LPM_PACK.vhd හි librariesvhdllpm නාමාවලිය.
සංරචක LPM_MULT පොදු (LPM_WIDTHA: ස්වභාවික; LPM_WIDTHB: ස්වභාවික; LPM_WIDTHS: ස්වභාවික:= 1; LPM_WIDTHP: ස්වභාවික;
LPM_REPRESENTATION : string := “UNSigned”; LPM_PIPELINE : ස්වභාවික := 0; LPM_TYPE: string := L_MULT; LPM_HINT : string := “භාවිතා නොකළ”); වරාය (DATAA: std_logic_vector (LPM_WIDTHA-1 සිට 0 දක්වා); DATAB: std_logic_vector (LPM_WIDTHB-1 සිට 0 දක්වා); ACLR: std_logic:= '0'; CLOCK: stdlogic තුළ := 'K := '0'; SUM: std_logic_vector (LPM_WIDTHS-1 සිට 1 දක්වා) := (OTHERS => '0'); ප්‍රතිඵලය: std_logic_vector (LPM_WIDTHP-0 සිට 1 දක්වා)); අවසාන සංරචකය;
4.4 VHDL LIBRARY_USE ප්රකාශය
ඔබ VHDL සංරචක ප්‍රකාශය භාවිතා කරන්නේ නම් VHDL පුස්තකාලය-භාවිත ප්‍රකාශය අවශ්‍ය නොවේ.
පුස්තකාලය lpm; lpm.lpm_components.all භාවිතා කරන්න;

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 17

4. LPM_MULT (ගුණකය) IP Core 683490 | 2020.10.05

4.5 සංඥා

වගුව 7.

LPM_MULT ආදාන සංඥා

සංඥා නම

අවශ්යයි

විස්තරය

දත්ත[]

ඔව්

දත්ත ආදානය.

Intel Stratix 10, Intel Arria 10, සහ Intel Cyclone 10 GX උපාංග සඳහා, ආදාන සංඥාවේ ප්‍රමාණය Dataa පළල පරාමිති අගය මත රඳා පවතී.

පැරණි සහ Intel Cyclone 10 LP උපාංග සඳහා, ආදාන සංඥාවේ විශාලත්වය LPM_WIDTHA පරාමිති අගය මත රඳා පවතී.

datab[]

ඔව්

දත්ත ආදානය.

Intel Stratix 10, Intel Arria 10, සහ Intel Cyclone 10 GX උපාංග සඳහා, ආදාන සංඥාවේ ප්‍රමාණය Datab width පරාමිති අගය මත රඳා පවතී.

පැරණි සහ Intel Cyclone 10 LP උපාංග සඳහා, ආදාන සංඥාවේ ප්‍රමාණය රඳා පවතී

LPM_WIDTHB පරාමිති අගය මත.

ඔරලෝසුව

නැත

නල මාර්ගගත භාවිතය සඳහා ඔරලෝසු ආදානය.

පැරණි සහ Intel Cyclone 10 LP උපාංග සඳහා, 0 (පෙරනිමි) හැර අනෙකුත් LPM_PIPELINE අගයන් සඳහා ඔරලෝසු සංඥාව සබල කළ යුතුය.

Intel Stratix 10, Intel Arria 10, සහ Intel Cyclone 10 GX උපාංග සඳහා, Latency අගය 1 (පෙරනිමිය) හැර වෙනත් නම් ඔරලෝසු සංඥාව සක්‍රීය කළ යුතුය.

ක්ලන්

නැත

නල මාර්ගගත භාවිතය සඳහා ඔරලෝසුව සක්රිය කරන්න. ක්ලෙන් සංඥාව ඉහළ බව ප්‍රකාශ කළ විට, ද

එකතු කරන්නා / අඩු කරන්නා මෙහෙයුම සිදු වේ. සංඥාව අඩු වූ විට, මෙහෙයුමක් නොමැත

සිදුවේ. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 1 වේ.

aclr sclr

නැත

සියලුම 0s වෙත නල මාර්ගය යළි පිහිටුවීමට ඕනෑම අවස්ථාවක භාවිතා කරන අසමමුහුර්ත පැහැදිලි සංඥා,

ඔරලෝසු සංඥාවට අසමමිතිකව. නල මාර්ගය නිර්වචනය නොකළ (X) දක්වා ආරම්භ වේ

තර්ක මට්ටම. නිමැවුම් ස්ථාවර, නමුත් ශුන්‍ය නොවන අගයකි.

නැත

සමමුහුර්ත පැහැදිලි සංඥා නල මාර්ගය සියලු 0 වෙත නැවත සැකසීමට ඕනෑම අවස්ථාවක භාවිතා කරයි,

ඔරලෝසු සංඥාවට සමමුහුර්තව. නල මාර්ගය නිර්වචනය නොකළ (X) දක්වා ආරම්භ වේ

තර්ක මට්ටම. නිමැවුම් ස්ථාවර, නමුත් ශුන්‍ය නොවන අගයකි.

වගුව 8.

LPM_MULT ප්‍රතිදාන සංඥා

සංඥා නම

අවශ්යයි

විස්තරය

ප්රතිඵලය[]

ඔව්

දත්ත ප්රතිදානය.

පැරණි සහ Intel Cyclone 10 LP උපාංග සඳහා, ප්‍රතිදාන සංඥාවේ ප්‍රමාණය LPM_WIDTHP පරාමිති අගය මත රඳා පවතී. LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) හෝ (LPM_WIDTHA + LPM_WIDTHS) නම් LPM_WIDTHP MSB පමණක් පවතී.

Intel Stratix 10, Intel Arria 10 සහ Intel Cyclone 10 GX සඳහා, ප්රතිදාන සංඥා වල ප්රමාණය ප්රතිඵල පළල පරාමිතිය මත රඳා පවතී.

4.6 Stratix V, Arria V, Cyclone V, සහ Intel Cyclone 10 LP උපාංග සඳහා පරාමිතීන්

4.6.1. සාමාන්ය ටැබ්

වගුව 9.

සාමාන්ය ටැබ්

පරාමිතිය

වටිනාකම

ගුණක වින්‍යාසය

'data' ආදානය 'datab' ආදානයෙන් ගුණ කරන්න

පෙරනිමි අගය

විස්තරය

'data' ආදානය 'datab' ආදානයෙන් ගුණ කරන්න

ගුණකය සඳහා අවශ්‍ය වින්‍යාසය තෝරන්න.
දිගටම…

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 18

ප්‍රතිපෝෂණ යවන්න

4. LPM_MULT (ගුණකය) IP Core 683490 | 2020.10.05

පරාමිතිය
'දත්ත' ආදානය කෙතරම් පුළුල් විය යුතුද? 'datab' ආදානය කෙතරම් පුළුල් විය යුතුද? 'ප්‍රතිඵල' ප්‍රතිදානයේ පළල තීරණය කළ යුත්තේ කෙසේද? පළල සීමා කරන්න

වටිනාකම
'දත්ත' ආදානය තමන් විසින්ම ගුණ කරන්න (වර්ග මෙහෙයුම)
බිටු 1-256

පෙරනිමි අගය

විස්තරය

බිටු 8ක්

dataa[] port එකේ පළල සඳහන් කරන්න.

බිටු 1-256

බිටු 8ක්

datab[] port එකේ පළල සඳහන් කරන්න.

පළල ස්වයංක්‍රීයව ගණනය කරන්න පළල සීමා කරන්න
බිටු 1-512

ස්වයංක්‍රීයව y පළල ගණනය කරන්න

ප්රතිඵලය[] වරායේ පළල තීරණය කිරීමට අවශ්ය ක්රමය තෝරන්න.

බිටු 16ක්

ප්‍රතිඵල[] තොටේ පළල සඳහන් කරන්න.
මෙම අගය ඵලදායි වන්නේ ඔබ Type පරාමිතියෙහි පළල සීමා කරන්න තෝරාගතහොත් පමණි.

4.6.2. සාමාන්ය 2 ටැබ්

වගුව 10. සාමාන්ය 2 ටැබ්

පරාමිතිය

වටිනාකම

දත්ත ආදානය

'datab' ආදාන බස් රථයට නියත අගයක් තිබේද?

නැහැ ඔව්

ගුණ කිරීමේ වර්ගය

කුමන වර්ගයේ

අත්සන් නොකළ

ඔබට ගුණ කිරීම අවශ්‍යද? අත්සන් කළා

ක්රියාත්මක කිරීම

කුමන ගුණක ක්‍රියාත්මක කිරීම භාවිතා කළ යුතුද?

පෙරනිමි ක්‍රියාත්මක කිරීම භාවිතා කරන්න
කැප වූ ගුණක පරිපථ භාවිතා කරන්න (සියලු පවුල් සඳහා ලබා ගත නොහැක)
තාර්කික අංග භාවිතා කරන්න

පෙරනිමි අගය

විස්තරය

නැත

හි නියත අගය සඳහන් කිරීමට ඔව් තෝරන්න

'datab' ආදාන බස්, තිබේ නම්.

අත්සන් නොකළ

dataa[] සහ datab[] යෙදවුම් දෙකටම නිරූපණ ආකෘතිය සඳහන් කරන්න.

පෙරනිමි ක්රියාත්මක කිරීමේ අයනය භාවිතා කරන්න

ප්රතිඵලය[] වරායේ පළල තීරණය කිරීමට අවශ්ය ක්රමය තෝරන්න.

4.6.3. නල මාර්ග ටැබ්

වගුව 11. නල මාර්ග ටැබ්

පරාමිතිය

ඔබට අංක නල මාර්ගගත කිරීමට අවශ්‍යද?

කාර්යය?

ඔව්

වටිනාකම

'aclr' එකක් සාදන්න

—

අසමමුහුර්ත පැහැදිලි වරාය

පෙරනිමි අගය

විස්තරය

නැත

නල මාර්ග ලේඛනය සබල කිරීමට ඔව් තෝරන්න

ගුණකයේ ප්‍රතිදානය සහ අවශ්‍ය දේ සඳහන් කරන්න

ඔරලෝසු චක්රයේ ප්රතිදාන ප්රමාදය. සක්රීය කිරීම

නල මාර්ග ලේඛනයට අමතර ප්‍රමාදයක් එක් කරයි

ප්රතිදානය.

පරීක්ෂා නොකළ

නල මාර්ග ලේඛනය සඳහා asynchronous clear භාවිතා කිරීමට aclr port සක්‍රීය කිරීමට මෙම විකල්පය තෝරන්න.
දිගටම…

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 19

4. LPM_MULT (ගුණකය) IP Core 683490 | 2020.10.05

පරාමිතිය
'clken' ඔරලෝසුවක් සක්‍රීය ඔරලෝසුවක් සාදන්න
ප්රශස්තකරණය
ඔබට අවශ්‍ය කුමන ආකාරයේ ප්‍රශස්තකරණයක්ද?

අගය -
පෙරනිමි වේග කලාපය

පෙරනිමි අගය

විස්තරය

පරීක්ෂා නොකළ

නල මාර්ග ලේඛනයේ ඔරලෝසු තොට සඳහා සක්‍රිය ඉහළ ඔරලෝසුව සක්‍රීය කිරීම නියම කරයි

පෙරනිමිය

IP හරය සඳහා අවශ්ය ප්රශස්තකරණය සඳහන් කරන්න.
IP හරය සඳහා හොඳම ප්‍රශස්තිකරණය තීරණය කිරීමට Intel Quartus Prime මෘදුකාංගයට ඉඩ දීමට Default තෝරන්න.

4.7 Intel Stratix 10, Intel Arria 10, සහ Intel Cyclone 10 GX උපාංග සඳහා පරාමිතීන්

4.7.1. සාමාන්ය ටැබ්

වගුව 12. සාමාන්ය ටැබ්

පරාමිතිය

වටිනාකම

පෙරනිමි අගය

විස්තරය

ගුණක වින්‍යාස වර්ගය
දත්ත වරාය පළල

'data' ආදානය 'datab' ආදානයෙන් ගුණ කරන්න
'දත්ත' ආදානය තමන් විසින්ම ගුණ කරන්න (වර්ග මෙහෙයුම)

'data' ආදානය 'datab' ආදානයෙන් ගුණ කරන්න

ගුණකය සඳහා අවශ්‍ය වින්‍යාසය තෝරන්න.

දත්ත පළල

බිටු 1-256

බිටු 8ක්

dataa[] port එකේ පළල සඳහන් කරන්න.

දත්ත ටැබ් පළල

බිටු 1-256

බිටු 8ක්

datab[] port එකේ පළල සඳහන් කරන්න.

'ප්‍රතිඵල' ප්‍රතිදානයේ පළල තීරණය කළ යුත්තේ කෙසේද?

ටයිප් කරන්න

පළල ස්වයංක්රීයව ගණනය කරන්න
පළල සීමා කරන්න

ස්වයංක්‍රීයව y පළල ගණනය කරන්න

ප්රතිඵලය[] වරායේ පළල තීරණය කිරීමට අවශ්ය ක්රමය තෝරන්න.

වටිනාකම

බිටු 1-512

බිටු 16ක්

ප්රතිඵල පළල

බිටු 1-512

—

ප්‍රතිඵල[] තොටේ ඵලදායි පළල පෙන්වයි.

4.7.2. සාමාන්ය 2 ටැබ්

වගුව 13. සාමාන්ය 2 ටැබ්

පරාමිතිය

දත්ත ආදානය

'datab' ආදාන බස් රථයට නියත අගයක් තිබේද?

නැහැ ඔව්

වටිනාකම

පෙරනිමි අගය

විස්තරය

නැත

හි නියත අගය සඳහන් කිරීමට ඔව් තෝරන්න

'datab' ආදාන බස්, තිබේ නම්.

දිගටම…

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 20

ප්‍රතිපෝෂණ යවන්න

4. LPM_MULT (ගුණකය) IP Core 683490 | 2020.10.05

පරාමිතිය

වටිනාකම

0 ට වැඩි ඕනෑම අගයක්

ගුණ කිරීමේ වර්ගය

කුමන වර්ගයේ

අත්සන් නොකළ

ඔබට ගුණ කිරීම අවශ්‍යද? අත්සන් කළා

ක්රියාත්මක කිරීමේ විලාසය

කුමන ගුණක ක්‍රියාත්මක කිරීම භාවිතා කළ යුතුද?

පෙරනිමි ක්‍රියාත්මක කිරීම භාවිතා කරන්න
කැප වූ ගුණක පරිපථය භාවිතා කරන්න
තාර්කික අංග භාවිතා කරන්න

පෙරනිමි අගය

විස්තරය

datab[] port හි නියත අගය සඳහන් කරන්න.

අත්සන් නොකළ

dataa[] සහ datab[] යෙදවුම් දෙකටම නිරූපණ ආකෘතිය සඳහන් කරන්න.

පෙරනිමි ක්රියාත්මක කිරීමේ අයනය භාවිතා කරන්න

ප්රතිඵලය[] වරායේ පළල තීරණය කිරීමට අවශ්ය ක්රමය තෝරන්න.

4.7.3. නල මාර්ගගත කිරීම

වගුව 14. නල මාර්ග ටැබ්

පරාමිතිය

වටිනාකම

ඔබට කාර්යය නල මාර්ගගත කිරීමට අවශ්‍යද?

නල මාර්ගය

නැහැ ඔව්

Latency Clear Signal Type

0 ට වඩා වැඩි ඕනෑම අගයක්.
ACLR SCLR නැත

'clken' ඔරලෝසුවක් සාදන්න

—

ඔරලෝසුව සක්රිය කරන්න

ඔබට අවශ්‍ය කුමන ආකාරයේ ප්‍රශස්තකරණයක්ද?

ටයිප් කරන්න

පෙරනිමි වේග කලාපය

පෙරනිමි අගය

විස්තරය

අංක 1 නැත
—

ගුණකයේ ප්‍රතිදානය වෙත නල මාර්ග ලේඛනය සක්‍රීය කිරීමට ඔව් තෝරන්න. නල මාර්ග ලේඛනය සක්‍රීය කිරීම ප්‍රතිදානයට අමතර ප්‍රමාදයක් එක් කරයි.
ඔරලෝසු චක්‍රයේ අපේක්ෂිත ප්‍රතිදාන ප්‍රමාදය සඳහන් කරන්න.
නල මාර්ග ලේඛනය සඳහා යළි පිහිටුවීමේ වර්ගය සඳහන් කරන්න. ඔබ නල මාර්ග ලේඛනයක් භාවිතා නොකරන්නේ නම් NONE තෝරන්න. නල මාර්ග ලේඛනය සඳහා අසමමුහුර්ත පැහැදිලි භාවිතා කිරීමට ACLR තෝරන්න. මෙය ACLR වරාය ජනනය කරනු ඇත. නල මාර්ග ලේඛනය සඳහා සමමුහුර්ත පැහැදිලි භාවිතා කිරීමට SCLR තෝරන්න. මෙය SCLR වරාය ජනනය කරනු ඇත.
නල මාර්ග ලේඛනයේ ඔරලෝසු තොට සඳහා සක්‍රිය ඉහළ ඔරලෝසුව සක්‍රීය කිරීම නියම කරයි

පෙරනිමිය

IP හරය සඳහා අවශ්ය ප්රශස්තකරණය සඳහන් කරන්න.
IP හරය සඳහා හොඳම ප්‍රශස්තකරණය තීරණය කිරීමට Intel Quartus Prime මෘදුකාංගයට ඉඩ දීමට Default තෝරන්න.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 21

683490 | 2020.10.05 ප්‍රතිපෝෂණ යවන්න

5. LPM_ADD_SUB (එකතු කරන්නා/අඩු කරන්නා)

රූපය 4.

LPM_ADD_SUB IP හරය ඔබට ආදාන අගයන්හි එකතුව හෝ වෙනස අඩංගු ප්‍රතිදානයක් නිපදවීමට දත්ත කට්ටල එකතු කිරීමට හෝ අඩු කිරීමට එකතු කරන්නෙකු හෝ අඩු කරන්නෙකු ක්‍රියාත්මක කිරීමට ඉඩ දෙයි.

පහත රූපයේ දැක්වෙන්නේ LPM_ADD_SUB IP හරය සඳහා වන තොටයි.

LPM_ADD_SUB වරාය

LPM_ADD_SUB add_sub cin

දත්ත[]

ඔරලෝසුව clken datab[] aclr

ප්‍රතිඵලය[] පිටාර ගැලීම

inst

5.1. විශේෂාංග
LPM_ADD_SUB IP හරය පහත විශේෂාංග ඉදිරිපත් කරයි: · එකතු කරන්නා, අඩු කරන්නා, සහ ගතිකව වින්‍යාසගත කළ හැකි එකතු කරන්නා/උපකරණ උත්පාදනය කරයි
කාර්යයන්. · බිටු 1 ක දත්ත පළල සඳහා සහය දක්වයි. · අත්සන් සහ අත්සන් නොකළ වැනි දත්ත නිරූපණ ආකෘතියට සහය දක්වයි. · විකල්ප රැගෙන යාම (ණය ලබා ගැනීම), අසමමුහුර්ත පැහැදිලි සහ ඔරලෝසුව සක්‍රීය කිරීම සඳහා සහය දක්වයි
ආදාන වරායන්. · විකල්ප රැගෙන යාම (ණයට ගැනීම) සහ පිටාර ගැලීමේ ප්‍රතිදාන වරායන් සඳහා සහය දක්වයි. · ආදාන දත්ත බස් වලින් එකක් නියතයකට පවරයි. · වින්‍යාසගත කළ හැකි ප්‍රතිදාන ප්‍රමාදය සමඟ නල මාර්ගගත කිරීම සඳහා සහය දක්වයි.

ISO 9001:2015 ලියාපදිංචි කර ඇත

5. LPM_ADD_SUB (එකතු කරන්නා/උපකරණ) 683490 | 2020.10.05
5.2 Verilog HDL මූලාකෘතිය
පහත Verilog HDL මූලාකෘතිය Verilog නිර්මාණයේ පිහිටා ඇත File (.v) lpm.v හි edasynthesis නාමාවලිය.
module lpm_add_sub (ප්‍රතිඵලය, cout, overflow, add_sub, cin, dataa, datab, clock, clken, aclr ); පරාමිතිය lpm_type = "lpm_add_sub"; පරාමිතිය lpm_width = 1; පරාමිතිය lpm_direction = "UNUUSED"; පරාමිතිය lpm_representation = "අත්සන්"; පරාමිතිය lpm_pipeline = 0; පරාමිතිය lpm_hint = "භාවිතා නොකළ"; ආදානය [lpm_width-1:0] dataa, datab; ආදාන add_sub, cin; ආදාන ඔරලෝසුව; ආදාන clken; ආදාන aclr; ප්රතිදානය [lpm_width-1:0] ප්රතිඵලය; ප්රතිදාන කවුට්, පිටාර ගැලීම; endmodule
5.3 VHDL සංරචක ප්රකාශය
VHDL සංරචක ප්‍රකාශය VHDL නිර්මාණයේ පිහිටා ඇත File (.vhd) LPM_PACK.vhd හි librariesvhdllpm නාමාවලිය.
සංරචක LPM_ADD_SUB සාමාන්‍ය (LPM_WIDTH : ස්වාභාවික;
LPM_DIRECTION : string := “භාවිතා නොකළ”; LPM_REPRESENTATION: string := “අත්සන් කළ”; LPM_PIPELINE : ස්වභාවික := 0; LPM_TYPE : string := L_ADD_SUB; LPM_HINT : string := “භාවිතා නොකළ”); port (DATAA: std_logic_vector (LPM_WIDTH-1 සිට 0 දක්වා); DATAB: std_logic_vector (LPM_WIDTH-1 සිට 0 දක්වා); ACLR: std_logic:= '0'; CLOCK: std_logic: := '0'; CIN: std_logic තුළ := 'Z'; ADD_SUB: std_logic:= '1'; ප්‍රතිඵලය: std_logic_vector (LPM_WIDTH-1 සිට 1 දක්වා); COUT: std_logic; OVERFLOW: out std_logic; අවසාන සංරචකය;
5.4 VHDL LIBRARY_USE ප්රකාශය
ඔබ VHDL සංරචක ප්‍රකාශය භාවිතා කරන්නේ නම් VHDL පුස්තකාලය-භාවිත ප්‍රකාශය අවශ්‍ය නොවේ.
පුස්තකාලය lpm; lpm.lpm_components.all භාවිතා කරන්න;
5.5. වරායන්
පහත වගු LPM_ADD_SUB IP හරය සඳහා ආදාන සහ ප්‍රතිදාන තොට ලැයිස්තුගත කරයි.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 23

5. LPM_ADD_SUB (එකතු කරන්නා/උපකරණ) 683490 | 2020.10.05

වගුව 15. LPM_ADD_SUB IP මූලික ආදාන වරායන්

වරායේ නම

අවශ්යයි

විස්තරය

සින්

නැත

අඩු ඇණවුමේ බිට් වෙත රැගෙන යන්න. එකතු කිරීමේ මෙහෙයුම් සඳහා, පෙරනිමි අගය 0 වේ

අඩු කිරීමේ මෙහෙයුම්, පෙරනිමි අගය 1 වේ.

දත්ත[]

ඔව්

දත්ත ආදානය. ආදාන තොටේ ප්‍රමාණය LPM_WIDTH පරාමිති අගය මත රඳා පවතී.

datab[]

ඔව්

දත්ත ආදානය. ආදාන තොටේ ප්‍රමාණය LPM_WIDTH පරාමිති අගය මත රඳා පවතී.

add_sub

නැත

එකතු කරන්නා සහ අඩු කරන්නා අතර ගතික මාරු කිරීම සබල කිරීමට විකල්ප ආදාන තොට

කාර්යයන්. LPM_DIRECTION පරාමිතිය භාවිතා කරන්නේ නම්, add_sub භාවිතා කළ නොහැක. නම්

අතහැර දමා ඇත, පෙරනිමි අගය ADD වේ. ඔබ භාවිතා කරන ලෙස Intel නිර්දේශ කරයි

LPM_ADD_SUB ශ්‍රිතයේ ක්‍රියාකාරිත්වය නියම කිරීමට LPM_DIRECTION පරාමිතිය,

add_sub port වෙත නියතයක් පැවරීම වෙනුවට.

ඔරලෝසුව

නැත

නල මාර්ගගත භාවිතය සඳහා ආදානය. ඔරලෝසු වරාය නල මාර්ගයක් සඳහා ඔරලෝසු ආදානය සපයයි

මෙහෙයුම්. 0 (පෙරනිමිය) හැර අනෙකුත් LPM_PIPELINE අගයන් සඳහා ඔරලෝසු තොට විය යුතුය

සක්රීය කර ඇත.

ක්ලන්

නැත

නල මාර්ගගත භාවිතය සඳහා ඔරලෝසුව සක්රිය කරන්න. ක්ලෙන් පෝට් එක ඉහළ බව ප්‍රකාශ කළ විට, එකතු කරන්නා/

අඩු කිරීමේ මෙහෙයුම සිදු වේ. සංඥාව අඩු වූ විට, කිසිදු මෙහෙයුමක් සිදු නොවේ. නම්

අතහැර දමා ඇත, පෙරනිමි අගය 1 වේ.

aclr

නැත

නල මාර්ගගත භාවිතය සඳහා අසමමුහුර්ත පැහැදිලිය. නල මාර්ගය නිර්වචනය නොකළ (X) දක්වා ආරම්භ වේ

තර්ක මට්ටම. නල මාර්ගය සියලු 0s වෙත නැවත සැකසීමට aclr වරාය ඕනෑම වේලාවක භාවිතා කළ හැක,

ඔරලෝසු සංඥාවට අසමමිතිකව.

වගුව 16. LPM_ADD_SUB IP Core Output Ports

වරායේ නම

අවශ්යයි

විස්තරය

ප්රතිඵලය[]

ඔව්

දත්ත ප්රතිදානය. ප්‍රතිදාන තොටේ ප්‍රමාණය LPM_WIDTH පරාමිතිය මත රඳා පවතී

වටිනාකම.

cout

නැත

වඩාත්ම වැදගත් බිට් (MSB) පිටතට ගෙනයාම (ණයට ගැනීම). කවුට් වරායට භෞතිකයක් ඇත

MSB හි ගෙනයාම (ණය ගැනීම) ලෙස අර්ථ දැක්වීම. cout port හඳුනා ගනී

අත්සන් නොකළ මෙහෙයුම් වලදී පිටාර ගැලීම. සඳහා එම ආකාරයෙන්ම cout port ක්රියාත්මක වේ

අත්සන් කරන ලද සහ අත්සන් නොකළ මෙහෙයුම්.

පිටාර ගැලීම

නැත

විකල්ප පිටාර ගැලීමේ ව්‍යතිරේක ප්‍රතිදානය. පිටාර තොටට භෞතික අර්ථකථනයක් ඇත

MSB රැගෙන යාමත් සමඟ MSB වෙත රැගෙන යාමේ XOR. පිටාර වරාය

ප්‍රතිඵල පවතින නිරවද්‍යතාවය ඉක්මවන විට ප්‍රකාශ කරයි, සහ භාවිතා කරන්නේ නම් පමණි

LPM_REPRESENTATION පරාමිති අගය SIGNED වේ.

5.6. පරාමිතීන්

පහත වගුව LPM_ADD_SUB IP මූලික පරාමිතීන් ලැයිස්තුගත කරයි.

වගුව 17. LPM_ADD_SUB IP මූලික පරාමිතීන්

පරාමිති නම LPM_WIDTH

නිඛිල ටයිප් කරන්න

අවශ්ය ඔව්

විස්තරය
dataa[], datab[], සහ result[] ports වල පළල සඳහන් කරයි.

LPM_DIRECTION

නූල්

නැත

අගයන් ADD, SUB, සහ UNUSED වේ. ඉවත් කර ඇත්නම්, පෙරනිමි අගය DEFAULT වේ, එය add_sub port වෙතින් පරාමිතිය එහි අගය ගැනීමට යොමු කරයි. LPM_DIRECTION භාවිතා කරන්නේ නම් add_sub port භාවිතා කළ නොහැක. add_sub port වෙත නියතයක් පවරනවාට වඩා LPM_ADD_SUB ශ්‍රිතයේ ක්‍රියාකාරිත්වය නියම කිරීමට LPM_DIRECTION පරාමිතිය භාවිතා කරන ලෙස Intel නිර්දේශ කරයි.
දිගටම…

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 24

ප්‍රතිපෝෂණ යවන්න

5. LPM_ADD_SUB (එකතු කරන්නා/උපකරණ) 683490 | 2020.10.05

පරාමිති නම LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

String Integer String String String Integer ටයිප් කරන්න
නූල්

අවශ්ය නැත නැත නැත නැත නැත නැත
නැත

විස්තරය
සිදු කරන ලද එකතු කිරීමේ වර්ගය සඳහන් කරයි. අගයන් අත්සන් කරන ලද සහ අත්සන් නොකළ. ඉවත් කර ඇත්නම්, පෙරනිමි අගය අත්සන් කර ඇත. මෙම පරාමිතිය SIGNED ලෙස සකසා ඇති විට, එකතු කරන්නා/අඩු කරන්නා දත්ත ආදානය අත්සන් කරන ලද දෙකේ අනුපූරකය ලෙස අර්ථ දක්වයි.
ප්‍රතිඵල[] ප්‍රතිදානය හා සම්බන්ධ ප්‍රමාද ඔරලෝසු චක්‍ර ගණන සඳහන් කරයි. ශුන්‍ය (0) අගයක් පෙන්නුම් කරන්නේ ප්‍රමාදයක් නොපවතින බවත්, සම්පූර්ණයෙන්ම සංයෝජන ශ්‍රිතයක් ක්ෂණිකව ක්‍රියාත්මක වන බවත්ය. මඟ හරිනු ලැබුවහොත්, පෙරනිමි අගය 0 (නල මාර්ගගත නොවන) වේ.
VHDL නිර්මාණයේ Intel-විශේෂිත පරාමිතීන් නියම කිරීමට ඔබට ඉඩ සලසයි files (.vhd). පෙරනිමි අගය UNUSED වේ.
VHDL නිර්මාණයේ පරාමිතික මොඩියුල (LPM) ආයතන නාමයේ පුස්තකාලය හඳුනා ගනී files.
Intel-විශේෂිත පරාමිතිය. VHDL නිර්මාණයේ ONE_INPUT_IS_CONSTANT පරාමිතිය සඳහන් කිරීමට ඔබ LPM_HINT පරාමිතිය භාවිතා කළ යුතුය files. අගයන් ඔව්, නැත, සහ භාවිතයට නොගත් ඒවා වේ. එක් ආදානය නියත නම් වැඩි ප්‍රශස්තකරණයක් සපයයි. ඉවත් කර ඇත්නම්, පෙරනිමි අගය NO වේ.
Intel-විශේෂිත පරාමිතිය. VHDL නිර්මාණයේ MAXIMIZE_SPEED පරාමිතිය සඳහන් කිරීමට ඔබ LPM_HINT පරාමිතිය භාවිතා කළ යුතුය. files. ඔබට 0 සහ 10 අතර අගයක් නියම කළ හැක. භාවිතා කරන්නේ නම්, Intel Quartus Prime මෘදුකාංගය LPM_ADD_SUB ශ්‍රිතයේ නිශ්චිත අවස්ථාවක් ප්‍රශස්ත කිරීමට උත්සාහ කරයි. MAXIMIZE_SPEED භාවිතා නොකළේ නම්, ඒ වෙනුවට Optimization Technique විකල්පයේ අගය භාවිතා වේ. MAXIMIZE_SPEED සඳහා සැකසුම 6 හෝ ඊට වැඩි නම්, සම්පාදකය රැගෙන යාමේ දාම භාවිතයෙන් වැඩි වේගයක් සඳහා LPM_ADD_SUB IP හරය ප්‍රශස්ත කරයි; සැකසුම 5 හෝ ඊට අඩු නම්, සම්පාදකය රැගෙන යාමේ දාමයකින් තොරව සැලසුම ක්‍රියාත්මක කරයි. මෙම පරාමිතිය Cyclone, Stratix, සහ Stratix GX උපාංග සඳහා සඳහන් කළ යුත්තේ add_sub port භාවිතා නොකරන විට පමණි.
මෙම පරාමිතිය ආකෘති නිර්මාණය සහ හැසිරීම් සමාකරණ අරමුණු සඳහා භාවිතා වේ. පරාමිති සංස්කාරකය මෙම පරාමිතිය සඳහා අගය ගණනය කරයි.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 25

683490 | 2020.10.05 ප්‍රතිපෝෂණ යවන්න

6. LPM_COMPARE (සංසන්දකයා)

රූපය 5.

LPM_COMPARE IP හරය දත්ත කට්ටල දෙකක අගය සංසන්දනය කර ඒවා අතර සම්බන්ධතාවය තීරණය කරයි. එහි සරලම ආකාරයෙන්, දත්ත බිටු දෙකක් සමානද යන්න තීරණය කිරීමට ඔබට සුවිශේෂී-OR ගේට්ටුවක් භාවිතා කළ හැක.

පහත රූපයේ දැක්වෙන්නේ LPM_COMPARE IP හරය සඳහා වන තොටයි.

LPM_COMPARE වරාය

LPM_COMPARE

ක්ලන්

alb

aeb

දත්ත[]

agb

datab[]

වයස

ඔරලෝසුව

aneb

aclr

aleb

inst

6.1. විශේෂාංග
LPM_COMPARE IP හරය පහත විශේෂාංග ඉදිරිපත් කරයි: · දත්ත කට්ටල දෙකක් සංසන්දනය කිරීම සඳහා සංසන්දනාත්මක ශ්‍රිතයක් ජනනය කරයි · බිට් 1 ක දත්ත පළල සඳහා සහය දක්වයි · අත්සන් කළ සහ අත්සන් නොකළ වැනි දත්ත නිරූපණය සඳහා සහය දක්වයි · පහත ප්‍රතිදාන වර්ග නිෂ්පාදනය කරයි:
— alb (ආදානය A ආදාන B ට වඩා අඩුය) — aeb (ආදාන A ආදාන B ට සමාන වේ) — agb (ආදානය A ආදාන B ට වඩා වැඩි වේ) —ageb (ආදානය A ආදාන B ට වඩා වැඩි හෝ සමාන වේ) — aneb ( ආදානය A ආදාන B ට සමාන නොවේ) — aleb (ආදාන A ආදාන B ට වඩා අඩු හෝ සමාන වේ) · විකල්ප අසමමිතික පැහැදිලි සහ ඔරලෝසුව ආදාන වරායන් සක්‍රීය කිරීමට සහය දක්වයි · දත්ත දත්ත[] ආදානය නියතයකට පවරයි · වින්‍යාසගත කළ හැකි ප්‍රතිදාන ප්‍රමාදය සමඟ නල මාර්ගගත කිරීම සඳහා සහය දක්වයි

ISO 9001:2015 ලියාපදිංචි කර ඇත

6. LPM_COMPARE (සංසන්දනය කරන්නා) 683490 | 2020.10.05
6.2 Verilog HDL මූලාකෘතිය
පහත Verilog HDL මූලාකෘතිය Verilog නිර්මාණයේ පිහිටා ඇත File (.v) lpm.v හි edasynthesis නාමාවලිය.
module lpm_compare (alb, aeb, agb, aleb, aneb,ageb, dataa, datab, clock, clken, aclr ); පරාමිතිය lpm_type = "lpm_compare"; පරාමිතිය lpm_width = 1; පරාමිතිය lpm_representation = "UNSIGNED"; පරාමිතිය lpm_pipeline = 0; පරාමිතිය lpm_hint = "භාවිතා නොකළ"; ආදානය [lpm_width-1:0] dataa, datab; ආදාන ඔරලෝසුව; ආදාන clken; ආදාන aclr; නිමැවුම් alb, aeb, agb, aleb, aneb,ageb; endmodule
6.3 VHDL සංරචක ප්රකාශය
VHDL සංරචක ප්‍රකාශය VHDL නිර්මාණයේ පිහිටා ඇත File (.vhd) LPM_PACK.vhd හි librariesvhdllpm නාමාවලිය.
සංරචක LPM_COMPARE සාමාන්‍ය (LPM_WIDTH : ස්වාභාවික;
LPM_REPRESENTATION : string := “UNSigned”; LPM_PIPELINE : ස්වභාවික := 0; LPM_TYPE: string := L_COMPARE; LPM_HINT : string := “භාවිතා නොකළ”); port (DATAA: std_logic_vector (LPM_WIDTH-1 සිට 0 දක්වා); DATAB: std_logic_vector (LPM_WIDTH-1 සිට 0 දක්වා); ACLR: std_logic:= '0'; CLOCK: std_logic: := '0'; AGB: out std_logic; AGEB: out std_logic; AEB: out std_logic; ANEB: out std_logic; ALB: out std_logic; ALEB: out std_logic); අවසාන සංරචකය;
6.4 VHDL LIBRARY_USE ප්රකාශය
ඔබ VHDL සංරචක ප්‍රකාශය භාවිතා කරන්නේ නම් VHDL පුස්තකාලය-භාවිත ප්‍රකාශය අවශ්‍ය නොවේ.
පුස්තකාලය lpm; lpm.lpm_components.all භාවිතා කරන්න;
6.5. වරායන්
පහත වගු LMP_COMPARE IP හරය සඳහා ආදාන සහ ප්‍රතිදාන තොට ලැයිස්තුගත කරයි.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 27

6. LPM_COMPARE (සංසන්දනය කරන්නා) 683490 | 2020.10.05

වගුව 18. LPM_COMPARE IP මූලික ආදාන වරායන්

වරායේ නම

අවශ්යයි

විස්තරය

දත්ත[]

ඔව්

දත්ත ආදානය. ආදාන තොටේ ප්‍රමාණය LPM_WIDTH පරාමිති අගය මත රඳා පවතී.

datab[]

ඔව්

දත්ත ආදානය. ආදාන තොටේ ප්‍රමාණය LPM_WIDTH පරාමිති අගය මත රඳා පවතී.

ඔරලෝසුව

නැත

නල මාර්ගගත භාවිතය සඳහා ඔරලෝසු ආදානය. ඔරලෝසු වරාය නල මාර්ගයක් සඳහා ඔරලෝසු ආදානය සපයයි

මෙහෙයුම්. 0 (පෙරනිමිය) හැර අනෙකුත් LPM_PIPELINE අගයන් සඳහා ඔරලෝසු තොට විය යුතුය

සක්රීය කර ඇත.

ක්ලන්

නැත

නල මාර්ගගත භාවිතය සඳහා ඔරලෝසුව සක්රිය කරන්න. ක්ලන් වරාය ඉහළ බව ප්‍රකාශ කරන විට, ද

සංසන්දනාත්මක මෙහෙයුම සිදු වේ. සංඥාව අඩු වූ විට, කිසිදු මෙහෙයුමක් සිදු නොවේ. නම්

අතහැර දමා ඇත, පෙරනිමි අගය 1 වේ.

aclr

නැත

නල මාර්ගගත භාවිතය සඳහා අසමමුහුර්ත පැහැදිලිය. නල මාර්ගය නිර්වචනය නොකළ (X) තර්කයකට ආරම්භ වේ

මට්ටමින්. නල මාර්ගය සියලු 0s වෙත නැවත සැකසීමට aclr වරාය ඕනෑම වේලාවක භාවිතා කළ හැක,

ඔරලෝසු සංඥාවට අසමමිතිකව.

වගුව 19. LPM_COMPARE IP core Output Ports

වරායේ නම

අවශ්යයි

විස්තරය

alb

නැත

සංසන්දනකය සඳහා ප්රතිදාන වරාය. ආදානය A ආදානය B ට වඩා අඩු නම් සහතික කෙරේ.

aeb

නැත

සංසන්දනකය සඳහා ප්රතිදාන වරාය. ආදානය A ආදාන B ට සමාන නම් සහතික කෙරේ.

agb

නැත

සංසන්දනකය සඳහා ප්රතිදාන වරාය. ආදානය B ආදානයට වඩා A ආදානය වැඩි නම් සහතික කෙරේ.

වයස

නැත

සංසන්දනය කරන්නා සඳහා ප්‍රතිදාන වරාය. ආදානය A ආදානයට වඩා වැඩි හෝ සමාන නම් සහතික කෙරේ

aneb

නැත

සංසන්දනකය සඳහා ප්රතිදාන වරාය. ආදානය A ආදාන B ට සමාන නොවේ නම් සහතික කෙරේ.

aleb

නැත

සංසන්දනකය සඳහා ප්රතිදාන වරාය. ආදානය A ආදාන B ට වඩා අඩු හෝ සමාන නම් සහතික කෙරේ.

6.6. පරාමිතීන්

පහත වගුව LPM_COMPARE IP හරය සඳහා පරාමිති ලැයිස්තුගත කරයි.

වගුව 20. LPM_COMPARE IP මූලික පරාමිතීන්

පරාමිතිය නම

ටයිප් කරන්න

අවශ්යයි

LPM_WIDTH

නිඛිල ඔව්

LPM_REPRESENTATION

නූල්

නැත

LPM_PIPELINE

නිඛිල අංකය

LPM_HINT

නූල්

නැත

විස්තරය
dataa[] සහ datab[] ports වල පළල සඳහන් කරයි.
සිදු කරන ලද සැසඳීමේ වර්ගය සඳහන් කරයි. අගයන් අත්සන් කරන ලද සහ අත්සන් නොකළ. මඟ හරිනු ලැබුවහොත්, පෙරනිමි අගය UNSIGNED වේ. මෙම පරාමිති අගය SIGNED ලෙස සකසා ඇති විට, සංසන්දනය කරන්නා දත්ත ආදානය අත්සන් කරන ලද දෙකේ අනුපූරකය ලෙස අර්ථකථනය කරයි.
alb, aeb, agb,ageb, aleb, හෝ aneb ප්‍රතිදානය හා සම්බන්ධ ප්‍රමාදයේ ඔරලෝසු චක්‍ර ගණන සඳහන් කරයි. ශුන්‍ය (0) අගයක් පෙන්නුම් කරන්නේ ප්‍රමාදයක් නොපවතින බවත්, සම්පූර්ණයෙන්ම සංයෝජන ශ්‍රිතයක් ක්ෂණිකව ක්‍රියාත්මක වන බවත්ය. මඟ හරිනු ලැබුවහොත්, පෙරනිමි අගය 0 වේ (නල රහිත).
VHDL නිර්මාණයේ Intel-විශේෂිත පරාමිතීන් නියම කිරීමට ඔබට ඉඩ සලසයි files (.vhd). පෙරනිමි අගය UNUSED වේ.
දිගටම…

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 28

ප්‍රතිපෝෂණ යවන්න

6. LPM_COMPARE (සංසන්දනය කරන්නා) 683490 | 2020.10.05
පරාමිති නම LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

String String ටයිප් කරන්න
නූල්

අවශ්ය අංක
නැත

විස්තරය
VHDL නිර්මාණයේ පරාමිතික මොඩියුල (LPM) ආයතන නාමයේ පුස්තකාලය හඳුනා ගනී files.
මෙම පරාමිතිය ආකෘති නිර්මාණය සහ හැසිරීම් සමාකරණ අරමුණු සඳහා භාවිතා වේ. පරාමිති සංස්කාරකය මෙම පරාමිතිය සඳහා අගය ගණනය කරයි.
Intel-විශේෂිත පරාමිතිය. VHDL නිර්මාණයේ ONE_INPUT_IS_CONSTANT පරාමිතිය සඳහන් කිරීමට ඔබ LPM_HINT පරාමිතිය භාවිතා කළ යුතුය files. අගයන් ඔව්, නැත, හෝ භාවිතයට නොගත් ඒවා වේ. ආදානයක් නියත නම් වැඩි ප්‍රශස්තකරණයක් සපයයි. ඉවත් කර ඇත්නම්, පෙරනිමි අගය NO වේ.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 29

683490 | 2020.10.05 ප්‍රතිපෝෂණ යවන්න

7. ALTECC (දෝෂ නිවැරදි කිරීමේ කේතය: කේතකය/විකේතකය) IP Core

රූපය 6.

Intel ECC ක්‍රියාකාරීත්වය ක්‍රියාත්මක කිරීම සඳහා ALTECC IP හරය සපයයි. ECC දත්ත සම්ප්‍රේෂණය අතරතුර ග්‍රාහක පැත්තේ සිදුවන දූෂිත දත්ත හඳුනා ගනී. මෙම දෝෂ නිවැරදි කිරීමේ ක්‍රමය වඩාත් සුදුසු වන්නේ පිපිරීම් වලට වඩා අහඹු ලෙස දෝෂ ඇති වන අවස්ථාවන් සඳහා ය.

ECC දත්ත කේතනය සහ විකේතනය කිරීමේ ක්‍රියාවලිය හරහා දෝෂ හඳුනා ගනී. උදාහරණයක් ලෙසample, ECC සම්ප්‍රේෂණ යෙදුමක යොදන විට, මූලාශ්‍රයෙන් කියවන දත්ත ග්‍රාහකයා වෙත යැවීමට පෙර කේතනය කෙරේ. කේතකය වෙතින් ලැබෙන ප්‍රතිදානය (කේත වචනය) සමානුපාතික බිටු ගණන සමඟ අමුණා ඇති අමු දත්ත වලින් සමන්විත වේ. අමුණන ලද සමානාත්මතා බිටු සංඛ්‍යාව ආදාන දත්තවල ඇති බිටු ගණන මත රඳා පවතී. ජනනය කරන ලද කේත වචනය ගමනාන්තයට සම්ප්‍රේෂණය වේ.

ග්‍රාහකයා කේත වචනය ලබාගෙන එය විකේතනය කරයි. විකේතකය මගින් ලබාගත් තොරතුරු දෝෂයක් අනාවරණය වී ඇත්ද යන්න තීරණය කරයි. විකේතකය තනි-බිට් සහ ද්විත්ව-බිට් දෝෂ හඳුනා ගනී, නමුත් දූෂිත දත්තවල තනි-බිට් දෝෂ පමණක් නිවැරදි කළ හැකිය. මෙම වර්ගයේ ECC යනු තනි දෝෂ නිවැරදි කිරීමේ ද්විත්ව දෝෂ හඳුනාගැනීම (SECDED) වේ.

ඔබට ALTECC IP හරයේ කේතීකරණ සහ විකේතක ක්‍රියාකාරකම් වින්‍යාසගත කළ හැක. දත්ත ආදානය සහ ජනනය කරන ලද සමානාත්මතා බිටු වල එකතුවක් වන කේත වචනයක් උත්පාදනය කිරීම සඳහා කේතකය වෙත දත්ත ආදානය සංකේතනය කර ඇත. උත්පාදනය කරන ලද කේත වචනය විකේතනය කිරීම සඳහා විකේතක මොඩියුලය වෙත සම්ප්‍රේෂණය කරනු ලබන්නේ එහි ගමනාන්ත කොටස වෙත ළඟා වීමට මොහොතකට පෙරය. ලැබුණු කේත වචනයේ කිසියම් දෝෂයක් තිබේදැයි තීරණය කිරීමට විකේතකය සින්ඩ්‍රෝම් දෛශිකයක් ජනනය කරයි. විකේතකය දත්ත නිවැරදි කරන්නේ තනි-බිට් දෝෂය දත්ත බිටු වලින් නම් පමණි. තනි-බිට් දෝෂය සමානාත්මතා බිටු වලින් නම් කිසිදු සංඥාවක් සලකුණු නොකෙරේ. ලැබුණු දත්තවල තත්ත්‍වය සහ විකේතකය විසින් ගනු ලබන ක්‍රියාමාර්ග තිබේ නම් ඒවා පෙන්වීමට විකේතකය සතුව ධජ සංඥා ඇත.

පහත සංඛ්‍යා ALTECC IP හරය සඳහා වන වරායන් පෙන්වයි.

ALTECC එන්කෝඩර් වරාය

ALTECC_ENCODER

දත්ත[]

q[]

ඔරලෝසුව

aclr

inst

ISO 9001:2015 ලියාපදිංචි කර ඇත

7. ALTECC (දෝෂ නිවැරදි කිරීමේ කේතය: එන්කෝඩරය/විකේතකය) IP Core 683490 | 2020.10.05

රූපය 7. ALTECC විකේතක වරාය

ALTECC_DECODER

දත්ත[] ඔරලෝසු ඔරලෝසුව

q[] err_detected err_corrected
වැරදි_මාරාන්තික

aclr

inst

7.1 ALTECC එන්කෝඩර් විශේෂාංග

ALTECC කේතීකරණ IP හරය පහත විශේෂාංග ඉදිරිපත් කරයි: · Hamming කේතීකරණ යෝජනා ක්‍රමය භාවිතයෙන් දත්ත කේතනය සිදු කරයි · දත්ත පළල බිටු 2 සඳහා සහය දක්වයි · අත්සන් කළ සහ අත්සන් නොකළ දත්ත නිරූපණ ආකෘතියට සහය දක්වයි · ඔරලෝසු චක්‍ර එකක හෝ දෙකක ප්‍රමාදයකින් නල මාර්ගගත කිරීම සඳහා සහාය වීම · විකල්ප වශයෙන් සහාය දක්වයි අසමමුහුර්ත පැහැදිලි සහ ඔරලෝසු සක්‍රීය වරායන්

ALTECC කේතීකරණ IP හරය Hamming කේතීකරණ ක්‍රමය භාවිතයෙන් දත්ත ලබාගෙන කේතනය කරයි. Hamming කේතීකරණ ක්‍රමය මඟින් සමානාත්මතා බිටු ව්‍යුත්පන්න කර ඒවා ප්‍රතිදාන කේත වචනය නිපදවීම සඳහා මුල් දත්තවලට එකතු කරයි. එකතු කරන ලද සමානාත්මතා බිටු ගණන දත්තවල පළල මත රඳා පවතී.

පහත වගුවේ විවිධ දත්ත පළල පරාසයන් සඳහා අමුණා ඇති සමානාත්මතා බිටු ගණන ලැයිස්තුගත කරයි. සම්පූර්ණ බිටු තීරුව ආදාන දත්ත බිටු සහ අනුපූරක සමානාත්මතා බිටු ගණන නියෝජනය කරයි.

වගුව 21.

දත්ත පළල අනුව සමානාත්මතා බිටු සහ කේත වචන ගණන

දත්ත පළල

සමානාත්මතා බිටු ගණන

මුළු බිටු (කේත වචනය)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

සමානාත්මතා බිටු ව්‍යුත්පන්නය ඉරට්ටේ සමානාත්මතාවය පිරික්සීමක් භාවිතා කරයි. අමතර 1 බිට් (වගුවෙහි +1 ලෙස පෙන්වා ඇත) කේත වචනයේ MSB ලෙස සමානාත්මතා බිටු වලට එකතු වේ. මෙම කේත වචනයට 1 ඉරට්ටේ සංඛ්‍යාවක් ඇති බව සහතික කරයි. උදාහරණයක් ලෙසample, දත්ත පළල බිටු 4ක් නම්, සමානාත්මතා බිටු 4ක් දත්තවලට එකතු කර මුළු බිටු 8ක් සහිත කේත වචනයක් බවට පත් වේ. 7-බිට් කේත වචනයේ LSB වෙතින් බිටු 8 කට ඔත්තේ සංඛ්‍යාව 1 නම්, කේත වචනයේ 8 වැනි බිට් (MSB) 1 වන අතර කේත වචනයේ ඇති මුළු සංඛ්‍යාව 1 ඉරට්ටේ කරයි.
පහත රූපයේ දැක්වෙන්නේ උත්පාදනය කරන ලද කේත වචනය සහ 8-bit දත්ත ආදානයක සමානාත්මතා බිටු සහ දත්ත බිටු සැකසීමයි.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 31

7. ALTECC (දෝෂ නිවැරදි කිරීමේ කේතය: එන්කෝඩරය/විකේතකය) IP Core 683490 | 2020.10.05

රූපය 8.

සමානාත්මතා බිටු සහ දත්ත බිටු 8-බිට් ජනනය කරන ලද කේත වචනයක සැකසීම

එම්.එස්.බී.

එල්.එස්.බී

සමානාත්මතා බිටු 4 ක්

දත්ත බිටු 4ක්

ALTECC කේතීකරණ IP හරය එක් වරකට බිටු 2 සිට 64 දක්වා ආදාන පළල පමණක් පිළිගනී. ඉන්ටෙල් උපාංග සඳහා ඉතා සුදුසු වන බිටු 12, බිටු 29 සහ බිටු 64 ආදාන පළල, පිළිවෙලින් බිටු 18, බිටු 36 සහ බිට් 72 ප්‍රතිදානයන් ජනනය කරයි. පරාමිති සංස්කාරකය තුළ ඔබට බිටු තෝරාගැනීමේ සීමාව පාලනය කළ හැක.

7.2 Verilog HDL මූලාකෘතිය (ALTECC_ENCODER)
පහත Verilog HDL මූලාකෘතිය Verilog නිර්මාණයේ පිහිටා ඇත File (.v) lpm.v හි edasynthesis නාමාවලිය.
module altecc_encoder #( පරාමිතිය intended_device_family = "භාවිතා නොකළ", පරාමිතිය lpm_pipeline = 0, පරාමිතිය පළල_කේත වචනය = 8, පරාමිතිය width_dataword = 8, පරාමිතිය lpm_type = "altecc_encoder", පරාමිතිය lpm_type = "altecc_encoder", පරාමිතිය lpm_hint ඇතුලත් කරන්න", "unputus wired_hint", "inputus aclr" වයර් ඔරලෝසු, ආදාන වයර් [පළල_දත්ත-1:0] දත්ත, ප්‍රතිදාන වයර් [පළල_කේත වචනය-1:0] q); endmodule

7.3 Verilog HDL මූලාකෘතිය (ALTECC_DECODER)
පහත Verilog HDL මූලාකෘතිය Verilog නිර්මාණයේ පිහිටා ඇත File (.v) lpm.v හි edasynthesis නාමාවලිය.
මොඩියුලය altecc_decoder #( පරාමිතිය intended_device_family = "භාවිතා නොකළ", පරාමිතිය lpm_pipeline = 0, පරාමිතිය පළල_කේත වචනය = 8, පරාමිතිය width_dataword = 8, පරාමිතිය lpm_type = "altecc_decoder", පරාමිතිය lpm_type = "altecc_decoder", පරාමිතිය lpm_hint ඇතුලත් කරන්න) = "unputus wired_hint" කම්බි ඔරලෝසුව, ආදාන වයර් [පළල_කේතපද-1:0] දත්ත, ප්‍රතිදාන වයර් දෝෂ_නිවැරදි කර ඇත, ප්‍රතිදාන වයර් දෝෂ_අනාවරණය, අවුට්ට් වයර් දෝෂ_මරණ, ප්‍රතිදාන වයර් [පළල_දත්ත-1:0] q); endmodule

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 32

ප්‍රතිපෝෂණ යවන්න

7. ALTECC (දෝෂ නිවැරදි කිරීමේ කේතය: එන්කෝඩරය/විකේතකය) IP Core 683490 | 2020.10.05
7.4 VHDL සංරචක ප්‍රකාශය (ALTECC_ENCODER)
VHDL සංරචක ප්‍රකාශය VHDL නිර්මාණයේ පිහිටා ඇත File (.vhd) altera_mf_components.vhd හි librariesvhdlaltera_mf නාමාවලිය.
සංරචක altecc_encoder generic ( intended_device_family:string := “භාවිතා නොකළ”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED_USED”; lpm_incoder ”); port(aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_dataword-1 downto 0); q:out std_logic_thvector(widd_word -1 සිට 0 දක්වා)); අවසාන සංරචකය;
7.5 VHDL සංරචක ප්‍රකාශය (ALTECC_DECODER)
VHDL සංරචක ප්‍රකාශය VHDL නිර්මාණයේ පිහිටා ඇත File (.vhd) altera_mf_components.vhd හි librariesvhdlaltera_mf නාමාවලිය.
සංරචක altecc_decoder Generic ( intended_device_family: string := “භාවිතා නොකළ”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNE_USED”; lpm_hint:string ”); port(aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_codeword-1 downto 0); err_corrected : out std_logic; : out std_logic; q: out std_logic_vector (width_dataword-1 downto 0); syn_e : out std_logic); අවසාන සංරචකය;
7.6 VHDL LIBRARY_USE ප්රකාශය
ඔබ VHDL සංරචක ප්‍රකාශය භාවිතා කරන්නේ නම් VHDL පුස්තකාලය-භාවිත ප්‍රකාශය අවශ්‍ය නොවේ.
පුස්තකාලය altera_mf; altera_mf.altera_mf_components.all භාවිතා කරන්න;
7.7. කේතීකරණ වරායන්
පහත වගු ALTECC කේතීකරණ IP හරය සඳහා ආදාන සහ ප්‍රතිදාන තොට ලැයිස්තුගත කරයි.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 33

7. ALTECC (දෝෂ නිවැරදි කිරීමේ කේතය: එන්කෝඩරය/විකේතකය) IP Core 683490 | 2020.10.05

වගුව 22. ALTECC එන්කෝඩර් ආදාන වරාය

වරායේ නම

අවශ්යයි

විස්තරය

දත්ත[]

ඔව්

දත්ත ආදාන වරාය. ආදාන තොටේ ප්‍රමාණය WIDTH_DATAWORD මත රඳා පවතී

පරාමිති අගය. දත්ත[] වරායේ කේතනය කළ යුතු අමු දත්ත අඩංගු වේ.

ඔරලෝසුව

ඔව්

කේතීකරණ මෙහෙයුම සමමුහුර්ත කිරීමට ඔරලෝසු සංඥාව සපයන ඔරලෝසු ආදාන තොට.

LPM_PIPELINE අගය 0 ට වඩා වැඩි විට ඔරලෝසු තොට අවශ්‍ය වේ.

ඔරලෝසුව

නැත

ඔරලෝසුව සක්රිය කරන්න. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 1 වේ.

aclr

නැත

අසමමුහුර්ත පැහැදිලි ආදානය. සක්‍රිය ඉහළ aclr සංඥාව ඕනෑම අවස්ථාවක භාවිතා කළ හැක

ලේඛන අසමමුහුර්තව හිස් කරන්න.

වගුව 23. ALTECC එන්කෝඩර් ප්‍රතිදාන වරායන්

වරායේ නම q[]

අවශ්ය ඔව්

විස්තරය
කේතනය කළ දත්ත ප්‍රතිදාන වරාය. ප්‍රතිදාන තොටේ ප්‍රමාණය WIDTH_CODEWORD පරාමිති අගය මත රඳා පවතී.

7.8 විකේතක වරාය

පහත වගු ALTECC විකේතක IP හරය සඳහා ආදාන සහ ප්‍රතිදාන තොට ලැයිස්තුගත කරයි.

වගුව 24. ALTECC විකේතක ආදාන වරාය

වරායේ නම

අවශ්යයි

විස්තරය

දත්ත[]

ඔව්

දත්ත ආදාන වරාය. ආදාන තොටේ ප්‍රමාණය WIDTH_CODEWORD පරාමිති අගය මත රඳා පවතී.

ඔරලෝසුව

ඔව්

කේතීකරණ මෙහෙයුම සමමුහුර්ත කිරීමට ඔරලෝසු සංඥාව සපයන ඔරලෝසු ආදාන තොට. LPM_PIPELINE අගය 0 ට වඩා වැඩි විට ඔරලෝසු තොට අවශ්‍ය වේ.

ඔරලෝසුව

නැත

ඔරලෝසුව සක්රිය කරන්න. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 1 වේ.

aclr

නැත

අසමමුහුර්ත පැහැදිලි ආදානය. රෙජිස්ටර් අසමමුහුර්තව හිස් කිරීමට සක්‍රිය ඉහළ aclr සංඥාව ඕනෑම වේලාවක භාවිතා කළ හැක.

වගුව 25. ALTECC විකේතක නිමැවුම් වරායන්

වරායේ නම q[]

අවශ්ය ඔව්

විස්තරය
විකේතනය කළ දත්ත ප්‍රතිදාන වරාය. ප්‍රතිදාන තොටේ ප්‍රමාණය WIDTH_DATAWORD පරාමිති අගය මත රඳා පවතී.

වැරදි_හදුනාගත් ඔව්

ධජ සංඥාව ලැබුණු දත්තවල තත්ත්වය පිළිබිඹු කිරීමට සහ සොයාගත් කිසියම් දෝෂයක් සඳහන් කරයි.

වැරදි_නිවැරදි ඔව් ඈ

ලැබුණු දත්තවල තත්ත්වය පිළිබිඹු කිරීමට ධජ සංඥාව. තනි-බිට් දෝෂයක් සොයාගෙන නිවැරදි කර ඇති බව දක්වයි. එය දැනටමත් නිවැරදි කර ඇති බැවින් ඔබට දත්ත භාවිතා කළ හැකිය.

වැරදි_මාරාන්තික

ඔව්

ලැබුණු දත්තවල තත්ත්වය පිළිබිඹු කිරීමට ධජ සංඥාව. ද්විත්ව බිටු දෝෂයක් හමු වූ නමුත් නිවැරදි කර නැති බව දක්වයි. මෙම සංඥාව තහවුරු කර ඇත්නම් ඔබ දත්ත භාවිතා නොකළ යුතුය.

syn_e

නැත

සමානාත්මතාවයේ තනි-බිට් දෝෂයක් අනාවරණය වූ විට ඉහළ යන ප්‍රතිදාන සංඥාවක්

බිටු.

7.9 කේතීකරණ පරාමිතීන්
පහත වගුව ALTECC කේතීකරණ IP හරය සඳහා වන පරාමිති ලැයිස්තුගත කරයි.

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 34

ප්‍රතිපෝෂණ යවන්න

7. ALTECC (දෝෂ නිවැරදි කිරීමේ කේතය: එන්කෝඩරය/විකේතකය) IP Core 683490 | 2020.10.05

වගුව 26. ALTECC එන්කෝඩර් පරාමිතීන්

පරාමිතිය නම

ටයිප් කරන්න

අවශ්යයි

විස්තරය

WIDTH_DATAWORD

නිඛිල ඔව්

අමු දත්තවල පළල සඳහන් කරයි. අගයන් 2 සිට 64 දක්වා වේ. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 8 වේ.

WIDTH_CODEWORD

නිඛිල ඔව්

අදාළ කේත වචනයේ පළල සඳහන් කරයි. වලංගු අගයන් 6, 72, 9, සහ 17 හැර, 33 සිට 65 දක්වා වේ. මඟ හැරියහොත්, පෙරනිමි අගය 13 වේ.

LPM_PIPELINE

නිඛිල අංකය

පරිපථය සඳහා නල මාර්ගය නියම කරයි. අගයන් 0 සිට 2 දක්වා වේ. අගය 0 නම්, වරායන් ලියාපදිංචි නොවේ. අගය 1 නම්, ප්රතිදාන වරායන් ලියාපදිංචි කර ඇත. අගය 2 නම්, ආදාන සහ ප්රතිදාන වරායන් ලියාපදිංචි කර ඇත. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 0 වේ.

7.10. විකේතක පරාමිතීන්

පහත වගුව ALTECC විකේතක IP හර පරාමිතීන් ලැයිස්තුගත කරයි.

වගුව 27. ALTECC විකේතක පරාමිතීන්

පරාමිති නම WIDTH_DATAWORD

නිඛිල ටයිප් කරන්න

අවශ්යයි

විස්තරය

ඔව්

අමු දත්තවල පළල සඳහන් කරයි. අගයන් 2 සිට 64 දක්වා වේ

පෙරනිමි අගය 8 වේ.

WIDTH_CODEWORD

නිඛිල

ඔව්

අදාළ කේත වචනයේ පළල සඳහන් කරයි. අගයන් 6 කි

72, 9, 17 සහ 33 හැර, 65 දක්වා. මඟ හැරියහොත්, පෙරනිමි අගය

13 වේ.

LPM_PIPELINE

නිඛිල

නැත

පරිපථයේ ලේඛනය සඳහන් කරයි. අගයන් 0 සිට 2 දක්වා වේ

අගය 0, කිසිදු ලේඛනයක් ක්රියාත්මක නොවේ. අගය 1 නම්, the

ප්රතිදානය ලියාපදිංචි කර ඇත. අගය 2 නම්, input සහ the යන දෙකම

ප්රතිදානය ලියාපදිංචි කර ඇත. අගය 2 ට වඩා වැඩි නම්, අතිරේක

අතිරේක සඳහා ප්‍රතිදානයේදී රෙජිස්ටර් ක්‍රියාත්මක වේ

ප්රමාදයන්. ඉවත් කර ඇත්නම්, පෙරනිමි අගය 0 වේ.

'syn_e' වරායක් සාදන්න

නිඛිල

නැත

syn_e port එකක් සෑදීමට මෙම පරාමිතිය ක්‍රියාත්මක කරන්න.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 35

683490 | 2020.10.05 ප්‍රතිපෝෂණ යවන්න

8. Intel FPGA Multiply Adder IP Core

රූපය 9.

Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10, සහ Intel Cyclone 10 GX උපාංග) හෝ ALTERA_MULT_ADD (Arria V, Stratix V, සහ Cyclone V උපාංග) IP core මඟින් ඔබට ගුණක එකතු කිරීමක් ක්‍රියාත්මක කිරීමට ඉඩ සලසයි.

පහත රූපයේ දැක්වෙන්නේ Intel FPGA Multiply Adder හෝ ALTERA_MULT_ADD IP හරය සඳහා වන තොටයි.

Intel FPGA Multiply Adder හෝ ALTERA_MULT_ADD Ports

Intel FPGA Multiply Adder හෝ ALTERA_MULT_ADD

දත්ත
accum_sload chainin[]

scanouta[] ප්‍රතිඵලය[]

aclr0 aclr1

inst
ගුණකය-එකතු කරන්නෙකු ආදාන යුගල පිළිගනී, අගයන් එකට ගුණ කරයි, පසුව අනෙකුත් සියලුම යුගලවල නිෂ්පාදනවලට එකතු කරයි හෝ අඩු කරයි.
සියලුම ආදාන දත්ත පළල 9-බිට් පළල හෝ කුඩා නම්, ශ්‍රිතය 9 x 9 වින්‍යාසය සඳහා සහය දක්වන උපාංග සඳහා DSP කොටසෙහි 9 x 9 බිට් ආදාන ගුණක වින්‍යාසය භාවිතා කරයි. එසේ නොවේ නම්, ඩීඑස්පී බ්ලොක් බිටු 18 සහ බිටු 18 අතර පළල සහිත දත්ත සැකසීමට 10 × 18-බිට් ආදාන ගුණක භාවිතා කරයි. බහුවිධ Intel FPGA Multiply Adder හෝ ALTERA_MULT_ADD IP මධ්‍යයන් නිර්මාණයක් තුළ සිදුවේ නම්, කාර්යයන් මෙසේ බෙදා හරිනු ලැබේ

ISO 9001:2015 ලියාපදිංචි කර ඇත

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
හැකිතාක් විවිධ DSP කුට්ටි මෙම කොටස් වෙත ගමන් කිරීම වඩාත් නම්‍යශීලී වේ. DSP බ්ලොක් එකකට අඩු ගුණකයක් ඉතිරි උපාංගයට ඇති මාර්ග අවම කිරීම මගින් බ්ලොක් එකට වැඩිපුර මාර්ගගත කිරීමේ තේරීම් වලට ඉඩ සලසයි.
පහත සංඥා සඳහා රෙජිස්ටර් සහ අමතර නල මාර්ග රෙජිස්ටර් ද DSP බ්ලොක් එක තුළ තබා ඇත: · දත්ත ආදානය · අත්සන් කරන ලද හෝ අත්සන් නොකළ තේරීම · එකතු කිරීම හෝ අඩු කිරීම තෝරා ගැනීම · ගුණක නිෂ්පාදන
ප්රතිදාන ප්රතිඵලය සම්බන්ධයෙන්, පළමු ලේඛනය DSP බ්ලොක් එකේ තබා ඇත. කෙසේ වෙතත් අමතර ප්‍රමාද ලේඛන අවහිරයෙන් පිටත තාර්කික මූලද්‍රව්‍යවල තබා ඇත. ඩීඑස්පී බ්ලොක් එකට පර්යන්තය, ගුණකය වෙත දත්ත යෙදවුම්, පාලන සංඥා ආදාන සහ එකතු කරන්නාගේ ප්‍රතිදානයන් ඇතුළුව, උපාංගයේ ඉතිරි කොටස් සමඟ සන්නිවේදනය කිරීමට නිත්‍ය මාර්ගගත කිරීම භාවිතා කරයි. ශ්‍රිතයේ ඇති සියලුම සම්බන්ධතා DSP බ්ලොක් එක තුළ කැපවූ මාර්ගගත කිරීම් භාවිතා කරයි. ඔබ ගුණකයක ලියාපදිංචි ආදාන දත්ත එක් ගුණකයක සිට යාබද ගුණකය වෙත මාරු කිරීමේ විකල්පය තෝරන විට මෙම කැප වූ මාර්ගගත කිරීම් මාරු ලියාපදිංචි කිරීමේ දාම ඇතුළත් වේ.
ඕනෑම Stratix V, සහ Arria V උපාංග මාලාවක DSP කුට්ටි පිළිබඳ වැඩි විස්තර සඳහා, සාහිත්‍ය සහ තාක්ෂණික ප්‍රලේඛන පිටුවේ අදාළ අත්පොත්වල DSP Blocks පරිච්ඡේදය බලන්න.
අදාළ තොරතුරු AN 306: FPGA උපාංගවල ගුණක ක්‍රියාත්මක කිරීම
Intel FPGA උපාංගවල DSP සහ මතක කුට්ටි භාවිතයෙන් ගුණකයන් ක්‍රියාත්මක කිරීම පිළිබඳ වැඩිදුර තොරතුරු සපයයි.
8.1. විශේෂාංග
Intel FPGA Multiply Adder හෝ ALTERA_MULT_ADD IP හරය පහත විශේෂාංග ඉදිරිපත් කරයි: · සංකීර්ණ දෙකක ගුණ කිරීමේ මෙහෙයුම් සිදු කිරීම සඳහා ගුණකය ජනනය කරයි
අංක සටහන: ස්වදේශිකව සහාය දක්වන ප්‍රමාණයට වඩා විශාල ගුණක තැනීමේදී තිබිය හැක/
DSP කුට්ටිවල කැස්කැඩින් ප්රතිඵලයක් ලෙස කාර්ය සාධන බලපෑමක් වනු ඇත. · බිටු 1 256 ක දත්ත පළල සඳහා සහය දක්වයි · අත්සන් කළ සහ අත්සන් නොකළ දත්ත නිරූපණ ආකෘතියට සහය දක්වයි · වින්‍යාස කළ හැකි ආදාන ප්‍රමාදය සමඟ නල මාර්ගගත කිරීම සඳහා සහය දක්වයි · අත්සන් කළ සහ අත්සන් නොකළ දත්ත සහාය අතර ගතිකව මාරු වීමට විකල්පයක් සපයයි · එකතු කිරීම සහ අඩු කිරීම අතර ගතිකව මාරු වීමට විකල්පයක් සපයයි · සහාය විකල්ප අසමමුහුර්ත සහ සමමුහුර්ත පැහැදිලි සහ ඔරලෝසුව ආදාන වරායන් සක්‍රීය කරයි · සිස්ටලික් ප්‍රමාද රෙජිස්ටර් මාදිලියට සහය දක්වයි · ගුණකයකට පෙර-පූරණ සංගුණක 8 ක් සමඟ පෙර-එකතු කරන්නාට සහය දක්වයි

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1 පූර්ව එකතු කරන්නා
පූර්ව එකතු කරන්නා සමඟ, ගුණකය පෝෂණය කිරීමට පෙර එකතු කිරීම් හෝ අඩු කිරීම් සිදු කරනු ලැබේ.
පෙර එකතු කිරීමේ ක්‍රම පහක් ඇත: · සරල ප්‍රකාරය · සංගුණක ප්‍රකාරය · ආදාන ප්‍රකාරය · වර්ග ප්‍රකාරය · ස්ථාවර ප්‍රකාරය

සටහන:

පෙර එකතු කරන්නා භාවිතා කරන විට (පූර්‍ව එකතු කිරීමේ සංගුණකය/ආදාන/වර්ග ප්‍රකාරය), ගුණකය වෙත සියලුම දත්ත යෙදවුම් එකම ඔරලෝසු සැකසුම තිබිය යුතුය.

8.1.1.1. පෙර-එකතු කරන්න සරල මාදිලිය

මෙම ප්‍රකාරයේදී, ඔපෙරාන්ඩ් දෙකම ආදාන තොටින් ව්‍යුත්පන්න වන අතර පෙර-එකතු කරන්නා භාවිතා නොකෙරේ හෝ මඟ හරිනු නොලැබේ. මෙය පෙරනිමි මාදිලියයි.

Figure 10. Pre-adder සරල මාදිලිය
a0 b0

බහු0

ප්රතිඵලය

8.1.1.2. පූර්ව එකතු කිරීමේ සංගුණක මාදිලිය
මෙම ප්‍රකාරයේදී, එක් ගුණක ක්‍රියාවක් පූර්ව-එකතු කරන්නා වෙතින් වන අතර අනෙක් ක්‍රියාව අභ්‍යන්තර සංගුණක ගබඩාවෙන් ව්‍යුත්පන්න වේ. සංගුණක ආචයනය පෙර සැකසූ නියතයන් 8 දක්වා ඉඩ ලබා දේ. සංගුණක තේරීමේ සංඥා coefsel[0..3] වේ.
මෙම මාදිලිය පහත සමීකරණයෙන් ප්‍රකාශ වේ.

පහත දැක්වෙන්නේ ගුණකයක පූර්ව එකතු කිරීමේ සංගුණක ආකාරයයි.

රූපය 11. පූර්ව එකතු කිරීමේ සංගුණක මාදිලිය

Preadder

බහු0

+/-

ප්රතිඵලය

coefsel0 coef

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 38

ප්‍රතිපෝෂණ යවන්න

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. පෙර-එකතු කරන්නා ආදාන මාදිලිය මෙම ප්‍රකාරයේදී, එක් ගුණක ක්‍රියාවක් පූර්ව-එකතු කරන්නා වෙතින් ව්‍යුත්පන්න වන අතර අනෙක් ක්‍රියාකාරකම දත්ත[] ආදාන තොටෙන් ලබා ගනී. මෙම මාදිලිය පහත සමීකරණයෙන් ප්‍රකාශ වේ.

පහත දැක්වෙන්නේ ගුණකයක පූර්ව එකතු කරන්නා ආදාන මාදිලිය පෙන්වයි.

Figure 12. Pre-adder Input Mode
a0 b0

බහු0

+/-

ප්රතිඵලය

8.1.1.4. Pre-adder Square Mode මෙම මාතය පහත සමීකරණයෙන් ප්‍රකාශ වේ.

පහත දැක්වෙන්නේ ගුණක දෙකක පූර්ව එකතු කිරීමේ වර්ග මාදිලිය පෙන්වයි.

රූපය 13. පූර්ව එකතු කරන්නා වර්ග මාදිලිය
a0 b0

බහු0

+/-

ප්රතිඵලය

8.1.1.5. පෙර-එකතු කරන්න නියත මාදිලිය
මෙම ප්‍රකාරයේදී, එක් ගුණක ඔප‍්‍රෑන්ඩ් එකක් ආදාන වරායෙන් ලබා ගන්නා අතර අනෙක් ඔප‍්‍රන්ඩ් අභ්‍යන්තර සංගුණක ආචයනයෙන් ව්‍යුත්පන්න වේ. සංගුණක ආචයනය පෙර සැකසූ නියතයන් 8 දක්වා ඉඩ ලබා දේ. සංගුණක තේරීමේ සංඥා coefsel[0..3] වේ.
මෙම මාදිලිය පහත සමීකරණයෙන් ප්‍රකාශ වේ.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

පහත රූපයේ දැක්වෙන්නේ ගුණකයක පූර්ව එකතු කරන්නා නියත මාදිලියයි.

රූපය 14. පූර්ව එකතු කරන්නා නියත මාදිලිය
a0

බහු0

ප්රතිඵලය

coefsel0
coef
8.1.2 සිස්ටලික් ප්‍රමාද ලේඛනය
සිස්ටලික් ගෘහ නිර්මාණ ශිල්පය තුළ, ආදාන දත්ත දත්ත බෆරයක් ලෙස ක්‍රියා කරන රෙජිස්ටර් කඳුරැල්ලකට පෝෂණය වේ. සෑම ලේඛනයක්ම ආදාන s ලබා දෙයිample ගුණකය වෙත එය අදාළ සංගුණකය මගින් ගුණ කරනු ලැබේ. දාම එකතු කරන්නා විසින් ගුණකය වෙතින් ක්‍රමයෙන් ඒකාබද්ධ වූ ප්‍රතිඵල සහ අවසාන ප්‍රතිඵලය සෑදීම සඳහා දාම[] ආදාන තොටෙන් කලින් ලියාපදිංචි කළ ප්‍රතිඵලය ගබඩා කරයි. එක් එක් ගුණ-එකතු මූලද්‍රව්‍ය තනි චක්‍රයකින් ප්‍රමාද කළ යුතු අතර එමඟින් ප්‍රතිඵල එකට එකතු කළ විට නිසි ලෙස සමමුහුර්ත වේ. සෑම අනුප්‍රාප්තික ප්‍රමාදයක්ම සංගුණක මතකය සහ ඒවායේ ගුණ-එකතු මූලද්‍රව්‍යවල දත්ත බෆරය යන දෙකම ආමන්ත්‍රණය කිරීමට භාවිතා කරයි. උදාහරණයක් ලෙසample, දෙවන ගුණ එකතු කිරීමේ මූලද්‍රව්‍ය සඳහා තනි ප්‍රමාදයක්, තුන්වන ගුණ-එකතු මූලද්‍රව්‍ය සඳහා ප්‍රමාද දෙකක්, සහ යනාදිය.
රූපය 15. සිස්ටලික් රෙජිස්ටර්
සිස්ටලික් රෙජිස්ටර්

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 y(t)

x(t) මගින් s හි අඛණ්ඩ ප්‍රවාහයක ප්‍රතිඵල නිරූපනය කරයිamples සහ y(t)
ආදාන s කට්ටලයක සාරාංශය නියෝජනය කරයිamples, සහ කාලය තුළ, ඔවුන්ගේ ගුණ
අදාළ සංගුණක. ආදාන සහ ප්‍රතිදාන ප්‍රතිඵල දෙකම වමේ සිට දකුණට ගලා යයි. c(0) සිට c(N-1) දක්වා සංගුණක දක්වයි. සිස්ටලික් ප්‍රමාද ලේඛන S-1 මගින් දක්වනු ලබන අතර, 1 තනි ඔරලෝසු ප්‍රමාදයක් නියෝජනය කරයි. සිස්ටලික් ප්‍රමාද ලේඛන එකතු කරනු ලැබේ
සිට ප්රතිඵල සහතික කරන ආකාරයෙන් නල මාර්ග සඳහා යෙදවුම් සහ ප්රතිදාන
ගුණකය ඔපෙරන්ඩ් සහ සමුච්චිත එකතුව සමමුහුර්තව පවතී. මෙම සැකසුම් අංගය
පෙරීමේ ශ්‍රිතය ගණනය කරන පරිපථයක් සෑදීමට ප්‍රතිවර්තනය වේ. මෙම කාර්යය වේ
පහත සමීකරණයේ දක්වා ඇත.

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 40

ප්‍රතිපෝෂණ යවන්න

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N මඟින් සමුච්චකය තුළට ඇතුළු වී ඇති දත්ත චක්‍ර සංඛ්‍යාව නියෝජනය කරයි, y(t) t අවස්ථාවේ ප්‍රතිදානය නියෝජනය කරයි, A(t) t අවස්ථාවේ ආදානය නියෝජනය කරයි, B(i) යනු සංගුණක වේ. සමීකරණයේ ඇති t සහ i නිශ්චිත වේලාවකට අනුරූප වේ, එබැවින් ප්‍රතිදානය s ගණනය කිරීම සඳහාample y(t) අවස්ථාවේ t, ආදාන සමූහයක් sampකාලයෙහි N වෙනස් ලක්ෂ්‍යවලදී les, හෝ A(n), A(n-1), A(n-2), ... A(n-N+1) අවශ්‍ය වේ. N ආදාන සමූහය samples N සංගුණක වලින් ගුණ කර අවසාන ප්‍රතිඵලය y සාදයි.
සිස්ටලික් රෙජිස්ටර් ගෘහ නිර්මාණ ශිල්පය ලබා ගත හැක්කේ එකතුව-2 සහ එකතුව-4 මාදිලි සඳහා පමණි. සිස්ටලික් රෙජිස්ටර් ආර්කිටෙක්චර් මාදිලි දෙකම සඳහා, පළමු දාම සංඥාව 0 ට බැඳිය යුතුය.
පහත රූපයේ දැක්වෙන්නේ ගුණක 2ක සිස්ටලික් ප්‍රමාද ලේඛන ක්‍රියාත්මක කිරීමයි.
රූප සටහන 16. ගුණක 2ක සිස්ටලික් ප්‍රමාද ලේඛනය ක්‍රියාත්මක කිරීම
දාම

බහු0

+/-

බහු1

+/-

ප්රතිඵලය
ගුණක දෙකක එකතුව පහත සමීකරණයේ දක්වා ඇත.
පහත රූපයේ දැක්වෙන්නේ ගුණක 4ක සිස්ටලික් ප්‍රමාද ලේඛන ක්‍රියාත්මක කිරීමයි.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

රූප සටහන 17. ගුණක 4ක සිස්ටලික් ප්‍රමාද ලේඛනය ක්‍රියාත්මක කිරීම
දාම

බහු0

+/-

බහු1

+/-

බහු2

+/-

බහු3

+/-

ප්රතිඵලය
ගුණක හතරක එකතුව පහත සමීකරණයේ දක්වා ඇත. රූපය 18. ගුණක 4ක එකතුව
පහත දැක්වෙන්නේ advan එකයිtagසිස්ටලික් රෙජිස්ටර් ක්‍රියාත්මක කිරීමේ es: · DSP සම්පත් භාවිතය අඩු කරයි · දාම එකතු කිරීමේ ව්‍යුහය භාවිතයෙන් DSP කොටසෙහි කාර්යක්ෂම සිතියම්ගත කිරීම සක්‍රීය කරයි

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 42

ප්‍රතිපෝෂණ යවන්න

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3 පෙර-පූරණය නියත
පූර්ව-පූරණය නියතය ඇකියුමුලේටර් ඔපෙරාන්ඩ් පාලනය කරන අතර සමුච්චය ප්‍රතිපෝෂණය සම්පූර්ණ කරයි. වලංගු LOADCONST_VALUE පරාසය 0. නියත අගය 64N ට සමාන වේ, මෙහි N = LOADCONST_VALUE. LOADCONST_VALUE 2 ලෙස සකසා ඇති විට, නියත අගය 64 ට සමාන වේ. මෙම ශ්‍රිතය පක්ෂග්‍රාහී වටකුරු ලෙස භාවිතා කළ හැක.
පහත රූපයේ දැක්වෙන්නේ පූර්ව-පූරණය නියත ක්රියාත්මක කිරීමයි.
රූපය 19. පෙර-පූරණය නියතය

ඇකියුමිලේටර් ප්‍රතිපෝෂණය

නියත

බහු0

+/-

බහු1

+/b1

ප්රතිඵලය

accum_sload sload_accum

අනෙකුත් ගුණක ක්‍රියාත්මක කිරීම් සඳහා පහත IP හරයන් වෙත යොමු වන්න: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. ද්විත්ව සමුච්චකය
ද්විත්ව ඇකියුලේටර් විශේෂාංගය ඇකියුමුලේටර් ප්‍රතිපෝෂණ මාර්ගයට අමතර ලේඛනයක් එක් කරයි. ද්විත්ව සමුච්චක ලේඛනය ඔරලෝසුව, ඔරලෝසුව සක්‍රීය කිරීම සහ aclr ඇතුළත් ප්‍රතිදාන ලේඛනය අනුගමනය කරයි. අතිරේක ඇකියුලේටර ලේඛනය එක් චක්‍ර ප්‍රමාදයකින් ප්‍රතිඵල ලබා දෙයි. මෙම විශේෂාංගය මඟින් ඔබට එකම සම්පත් සංඛ්‍යාව සහිත සමුච්චක නාලිකා දෙකක් ලබා ගත හැක.
පහත රූපයේ දැක්වෙන්නේ ද්විත්ව සමුච්චය ක්රියාත්මක කිරීමයි.

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

රූපය 20. ද්විත්ව සමුච්චකය

Dou ble Accu mulator ලේඛනය

Accu mulator feedba ck

බහු0

+/-

බහු1

+/b1

ප්රතිදාන ප්රතිඵල ප්රතිදාන ලේඛනය

8.2 Verilog HDL මූලාකෘතිය
ඔබට Intel FPGA Multiply Adder හෝ ALTERA_MULT_ADD Verilog HDL මූලාකෘතිය සොයා ගත හැක. file (altera_mult_add_rtl.v) හි පුස්තකාල megafunctions නාමාවලිය.
8.3 VHDL සංරචක ප්රකාශය
VHDL සංරචක ප්‍රකාශය altera_lnsim_components.vhd හි පිහිටා ඇත librariesvhdl altera_lnsim නාමාවලිය.
8.4 VHDL LIBRARY_USE ප්රකාශය
ඔබ VHDL සංරචක ප්‍රකාශය භාවිතා කරන්නේ නම් VHDL පුස්තකාලය-භාවිත ප්‍රකාශය අවශ්‍ය නොවේ.
පුස්තකාලය altera_mf; altera_mf.altera_mf_components.all භාවිතා කරන්න;

8.5 සංඥා

පහත වගු වල Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD IP හරයේ ආදාන සහ ප්‍රතිදාන සංඥා ලැයිස්තුගත කරයි.

වගුව 28. එකතු කරන්නා Intel FPGA IP හෝ ALTERA_MULT_ADD ආදාන සංඥා ගුණ කරන්න

සංඥාව

අවශ්යයි

විස්තරය

dataa_0[]/dataa_1[]/

ඔව්

dataa_2[]/dataa_3[]

ගුණකය වෙත දත්ත ආදානය. ආදාන තොට [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] පළල
දිගටම…

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 44

ප්‍රතිපෝෂණ යවන්න

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

සංඥා datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] ඔරලෝසුව [1:0] aclr[1:0] sclr[1:0] ena [1:0] සංඥා
signb
ස්කෑනිනා[] එකතු_ස්ලෝඩ්

අවශ්ය ඔව් නැත
නෑ නෑ නෑ නෑ නෑ
නැත
නෑ නෑ

විස්තරය
මෙම IP සඳහා වන සමාකරණ ආකෘතිය මෙම සංඥා සඳහා නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම සංඥා වලට X අගය ලබා දෙන විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
ගුණකය වෙත දත්ත ආදානය. ආදාන සංඥාව [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] පළල මෙම IP සඳහා සමාකරණ ආකෘතිය මෙම සංඥා සඳහා අවිනිශ්චිත ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම සංඥා වලට X අගය ලබා දෙන විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
ගුණකය වෙත දත්ත ආදානය. ආදාන සංඥා [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] පළල මෙම සංඥා සබල කිරීමට Select preadder මාදිලියේ පරාමිතිය සඳහා INPUT තෝරන්න. මෙම IP සඳහා වන සමාකරණ ආකෘතිය මෙම සංඥා සඳහා නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම සංඥා වලට X අගය ලබා දෙන විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
අදාළ ලේඛනයට ඔරලෝසු ආදාන තොට. මෙම සංඥාව IP core හි ඇති ඕනෑම රෙජිස්ටර් මගින් භාවිතා කල හැක. මෙම IP සඳහා වන සමාකරණ ආකෘතිය මෙම සංඥා සඳහා නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම සංඥා වලට X අගය ලබා දෙන විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
අනුරූප ලේඛනයට අසමමුහුර්ත පැහැදිලි ආදානය. මෙම IP සඳහා වන සමාකරණ ආකෘතිය මෙම සංඥා සඳහා නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම සංඥා වලට X අගය ලබා දෙන විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
අනුරූප ලේඛනයට සමමුහුර්ත පැහැදිලි ආදානය. මෙම IP සඳහා වන සමාකරණ ආකෘතිය මෙම සංඥා සඳහා නිර්ණය නොකළ ආදාන අගය X සඳහා සහය දක්වයි. ඔබ මෙම සංඥා වලට X අගය ලබා දෙන විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ
අදාළ ලේඛනයට සංඥා ආදානය සක්රිය කරන්න. මෙම IP සඳහා වන සමාකරණ ආකෘතිය මෙම සංඥා සඳහා නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම සංඥා වලට X අගය ලබා දෙන විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
ගුණකය ආදානය A හි සංඛ්‍යාත්මක නිරූපණය සඳහන් කරයි. සංඥා සංඥාව ඉහළ නම්, ගුණකය විසින් ගුණක ආදාන A සංඥාව අත්සන් කළ අංකයක් ලෙස සලකයි. සංඥා සංඥාව අඩු නම්, ගුණකය විසින් ගුණකය ආදාන A සංඥාව අත්සන් නොකළ අංකයක් ලෙස සලකයි. මෙම සංඥාව සබල කිරීමට Multipliers A ආදාන පරාමිතිය සඳහා නියෝජන ආකෘතිය කුමක්ද යන්න සඳහා VARIABLE තෝරන්න. මෙම IP සඳහා වන සමාකරණ ආකෘතිය මෙම සංඥාවට නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම ආදානයට X අගය ලබා දුන් විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
ගුණක ආදාන B සංඥාවේ සංඛ්‍යාත්මක නිරූපණය නියම කරයි. සංඥා සංඥාව ඉහළ නම්, ගුණකය විසින් ගුණකය ආදාන B සංඥාව අත්සන් කළ දෙකේ අනුපූරක අංකයක් ලෙස සලකයි. සංඥා සංඥාව අඩු නම්, ගුණකය විසින් ගුණකය ආදාන B සංඥාව අත්සන් නොකළ අංකයක් ලෙස සලකයි. මෙම IP සඳහා වන සමාකරණ ආකෘතිය මෙම සංඥාවට නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම ආදානයට X අගය ලබා දුන් විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
ස්කෑන් දාමය සඳහා ආදානය A. ආදාන සංඥා [WIDTH_A – 1, … 0] පළල. INPUT_SOURCE_A පරාමිතියට SCANA අගයක් ඇති විට, scanina[] සංඥාව අවශ්‍ය වේ.
සමුච්චිත අගය නියතද යන්න ගතිකව නියම කරයි. accum_sload සංඥාව අඩු නම්, ගුණක ප්‍රතිදානය සමුච්චකය තුළට පටවනු ලැබේ. accum_sload සහ sload_accum එකවර භාවිතා නොකරන්න.
දිගටම…

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

සංඥා sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

අවශ්ය අංකය
නෑ නෑ
නැත
නෑ නෑ නෑ නෑ

විස්තරය
මෙම IP සඳහා වන සමාකරණ ආකෘතිය මෙම සංඥාවට නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම ආදානයට X අගය ලබා දුන් විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
සමුච්චිත අගය නියතද යන්න ගතිකව නියම කරයි. sload_accum සංඥාව ඉහළ නම්, ගුණකය ප්‍රතිදානය සමුච්චකය තුළට පටවනු ලැබේ. accum_sload සහ sload_accum එකවර භාවිතා නොකරන්න. මෙම IP සඳහා සමාකරණ ආකෘතිය මෙම සංඥාවට නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම ආදානයට X අගය ලබා දෙන විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
පෙර s වලින් එකතු කරන්නා ප්‍රතිඵල ආදාන බසයtagඊ. ආදාන සංඥා [WIDTH_CHAININ – 1, … 0] පළල.
පළමු ගුණක යුගලයෙන් ප්‍රතිදානයට එකතු කිරීම හෝ අඩු කිරීම සිදු කරන්න. පළමු ගුණක යුගලයෙන් ප්‍රතිදානයන් එක් කිරීමට addnsub1 සංඥාවට 1 ආදානය කරන්න. පළමු ගුණක යුගලයෙන් ප්‍රතිදානය අඩු කිරීමට addnsub0 සංඥාවට 1 ආදානය කරන්න. මෙම IP සඳහා වන සමාකරණ ආකෘතිය මෙම සංඥාවට නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම ආදානයට X අගය ලබා දුන් විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
පළමු ගුණක යුගලයෙන් ප්‍රතිදානයට එකතු කිරීම හෝ අඩු කිරීම සිදු කරන්න. දෙවන ගුණක යුගලයෙන් ප්‍රතිදානයන් එක් කිරීමට addnsub1 සංඥාවට 3 ආදානය කරන්න. පළමු ගුණක යුගලයෙන් ප්‍රතිදානය අඩු කිරීමට addnsub0 සංඥාවට 3 ආදානය කරන්න. මෙම IP සඳහා සමාකරණ ආකෘතිය මෙම සංඥාවට නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම ආදානයට X අගය ලබා දෙන විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
සංගුණක ආදාන සංඥා[0:3] පළමු ගුණකය වෙත. මෙම IP සඳහා වන සමාකරණ ආකෘතිය මෙම සංඥාවට නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම ආදානයට X අගය ලබා දුන් විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
සංගුණක ආදාන සංඥා[0:3]දෙවන ගුණකය වෙත. මෙම IP සඳහා වන සමාකරණ ආකෘතිය මෙම සංඥාවට නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම ආදානයට X අගය ලබා දුන් විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
සංගුණක ආදාන සංඥා[0:3]තුන්වන ගුණකය වෙත. මෙම IP සඳහා සමාකරණ ආකෘතිය මෙම සංඥාවට නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම ආදානයට X අගය ලබා දෙන විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.
සිව්වන ගුණකය වෙත සංගුණක ආදාන සංඥාව [0:3]. මෙම IP සඳහා සමාකරණ ආකෘතිය මෙම සංඥාවට නිර්ණය නොකළ ආදාන අගය (X) සඳහා සහය දක්වයි. ඔබ මෙම ආදානයට X අගය ලබා දෙන විට, ප්‍රතිදාන සංඥා මත X අගය ප්‍රචාරණය වේ.

වගුව 29. එකතු කරන්නා Intel FPGA IP ප්‍රතිදාන සංඥා ගුණ කරන්න

සංඥාව

අවශ්යයි

විස්තරය

ප්රතිඵලය []

ඔව්

ගුණක නිමැවුම් සංඥාව. නිමැවුම් සංඥා [WIDTH_RESULT – 1 … 0] පළල

මෙම IP සඳහා අනුකරණ ආකෘතිය තීරණය නොකළ නිමැවුම් අගය (X) සඳහා සහය දක්වයි. ඔබ X අගය ආදානය ලෙස ලබා දෙන විට, X අගය මෙම සංඥාව මත ප්‍රචාරණය වේ.

scanouta []

නැත

ස්කෑන් දාමයේ ප්‍රතිදානය A. ප්‍රතිදාන සංඥා [WIDTH_A – 1..0] පළල.

ගුණක සංඛ්‍යා සඳහා 2ට වඩා තෝරන්න සහ මෙම සංඥාව සක්‍රීය කිරීම සඳහා පරාමිතියට සම්බන්ධ ගුණකයේ ආදානය A යනු කුමක්ද යන්න සඳහා ස්කෑන් දාම ආදානය තෝරන්න.

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 46

ප්‍රතිපෝෂණ යවන්න

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. පරාමිතීන්

8.6.1. සාමාන්ය ටැබ්

වගුව 30. සාමාන්ය ටැබ්

පරාමිතිය

IP ජනනය කළ පරාමිතිය

වටිනාකම

ගුණක ගණන කීයද?

සංඛ්‍යා_of_m 1 - 4 ගුණක

A width_a ආදාන බස්වල පළල කොපමණ විය යුතුද?

1 - 256

B width_b ආදාන බස්වල පළල කොපමණ විය යුතුද?

1 - 256

'ප්‍රතිඵල' ප්‍රතිදාන බසය කෙතරම් පළල විය යුතුද?

පළල_ප්‍රතිඵලය

1 - 256

එක් එක් ඔරලෝසුව සඳහා සම්බන්ධිත ඔරලෝසුවක් සක්‍රීය කරන්න

gui_associate On d_clock_enabl Off e

8.6.2. අමතර මාදිලි පටිත්ත

වගුව 31. අමතර මාතයන් ටැබ්

පරාමිතිය

IP ජනනය කළ පරාමිතිය

වටිනාකම

ප්රතිදාන වින්යාසය

එකතු කිරීමේ ඒකකයේ ප්‍රතිදානය ලියාපදිංචි කරන්න

gui_output_re ඔන්

gister

අක්රියයි

ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_output_re gister_clock

ඔරලෝසු 0 ඔරලෝසුව 1 ඔරලෝසුව 2

අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_output_re gister_aclr

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_output_re gister_sclr

SCLR0 SCLR1 නොවේ

එකතු කිරීමේ මෙහෙයුම

පළමු ගුණක යුගලයේ නිමැවුම් මත සිදු කළ යුතු මෙහෙයුම කුමක්ද?

gui_multiplier 1_දිශාව

ADD, SUB, VARIABLE

පෙරනිමි අගය 1
16

විස්තරය
එකට එකතු කළ යුතු ගුණක ගණන. අගයන් 1 සිට 4 දක්වා වේ. dataa[] port එකේ පළල සඳහන් කරන්න.

datab[] port එකේ පළල සඳහන් කරන්න.

ප්‍රතිඵල[] තොටේ පළල සඳහන් කරන්න.

අක්රියයි

ඔරලෝසු සක්‍රීය කිරීමට මෙම විකල්පය තෝරන්න

එක් එක් ඔරලෝසුව සඳහා.

පෙරනිමි අගය

විස්තරය

Off Clock0
නැත නැත

එකතු කිරීමේ මොඩියුලයේ ප්‍රතිදාන ලේඛනය සක්‍රීය කිරීමට මෙම විකල්පය තෝරන්න.
නිමැවුම් ලේඛන සඳහා ඔරලෝසු මූලාශ්‍රය සක්‍රීය කිරීමට සහ සඳහන් කිරීමට Clock0 , Clock1 හෝ Clock2 තෝරන්න. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ එකතු කරන්නා ඒකකයේ ලියාපදිංචි ප්‍රතිදානය තෝරාගත යුතුය.
එකතු කරන්නා ප්‍රතිදාන ලේඛනය සඳහා අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ එකතු කරන්නා ඒකකයේ ලියාපදිංචි ප්‍රතිදානය තෝරාගත යුතුය.
එකතු කරන්නා ප්‍රතිදාන ලේඛනය සඳහා සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ එකතු කරන්නා ඒකකයේ ලියාපදිංචි ප්‍රතිදානය තෝරාගත යුතුය.

එකතු කරන්න

පළමු සහ දෙවන ගුණක අතර ප්‍රතිදානයන් සිදු කිරීමට එකතු කිරීම හෝ අඩුකිරීමේ මෙහෙයුම තෝරන්න.
එකතු කිරීමේ මෙහෙයුම සිදු කිරීමට ADD තෝරන්න.
· අඩුකිරීමේ මෙහෙයුම සිදු කිරීමට SUB තෝරන්න.
· ගතික එකතු කිරීම්/අඩුකිරීම් පාලනය සඳහා addnsub1 port භාවිතා කිරීමට VARIABLE තෝරන්න.
දිගටම…

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

පරාමිතිය

IP ජනනය කළ පරාමිතිය

වටිනාකම

'addnsub1' ආදානය ලියාපදිංචි කරන්න

gui_addnsub_ multiplier_reg Off ister1 මත

ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_addnsub_ multiplier_reg ister1_clock

ඔරලෝසු 0 ඔරලෝසුව 1 ඔරලෝසුව 2

අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_addnsub_ multiplier_aclr 1

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_addnsub_ multiplier_sclr 1

SCLR0 SCLR1 නොවේ

දෙවන ගුණක යුගලයේ නිමැවුම් මත සිදු කළ යුතු මෙහෙයුම කුමක්ද?

gui_multiplier 3_දිශාව

ADD, SUB, VARIABLE

'addnsub3' ආදානය ලියාපදිංචි කරන්න

gui_addnsub_ multiplier_reg Off ister3 මත

ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_addnsub_ multiplier_reg ister3_clock

ඔරලෝසු 0 ඔරලෝසුව 1 ඔරලෝසුව 2

පෙරනිමි අගය
ක්‍රියාවිරහිත ඔරලෝසුව0 නැත එකතු නොවේ
Off Clock0

විස්තරය
VARIABLE අගය තේරූ විට: · Drive addnsub1 signal to high
එකතු කිරීමේ මෙහෙයුම. · addnsub1 සංඥාව අඩු කිරීමට ධාවනය කරන්න
අඩු කිරීමේ මෙහෙයුම. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ ගුණක දෙකකට වඩා තෝරාගත යුතුය.
addnsub1 port සඳහා ආදාන ලේඛනය සබල කිරීමට මෙම විකල්පය තෝරන්න. මෙම පරාමිතිය සක්‍රීය කිරීම සඳහා පළමු ගුණක යුගලයේ ප්‍රතිදාන මත කුමන ක්‍රියාවක් සිදු කළ යුතුද යන්න සඳහා ඔබ VARIABLE තෝරාගත යුතුය.
addnsub0 ලියාපදිංචිය සඳහා ආදාන ඔරලෝසු සංඥාව නියම කිරීමට Clock1 , Clock2 හෝ Clock1 තෝරන්න. මෙම පරාමිතිය සබල කිරීමට ඔබ Register 'addnsub1' ආදානය තෝරාගත යුතුය.
addnsub1 ලේඛනය සඳහා අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සබල කිරීමට ඔබ Register 'addnsub1' ආදානය තෝරාගත යුතුය.
addnsub1 ලේඛනය සඳහා සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සබල කිරීමට ඔබ Register 'addnsub1' ආදානය තෝරාගත යුතුය.
තුන්වන සහ හතරවන ගුණක අතර ප්‍රතිදානයන් සිදු කිරීමට එකතු කිරීම හෝ අඩුකිරීමේ මෙහෙයුම තෝරන්න. · එකතු කිරීම සිදු කිරීමට ADD තෝරන්න
මෙහෙයුම්. · අඩු කිරීම සිදු කිරීමට SUB තෝරන්න
මෙහෙයුම්. · addnsub1 භාවිතා කිරීමට VARIABLE තෝරන්න
ගතික එකතු කිරීම්/අඩුකිරීම් පාලනය සඳහා වරාය. VARIABLE අගය තේරූ විට: · එකතු කිරීමේ ක්‍රියාකාරිත්වය සඳහා addnsub1 සංඥාව ඉහළට ධාවනය කරන්න. අඩු කිරීමේ ක්‍රියාකාරිත්වය සඳහා addnsub1 සංඥාව පහළට ධාවනය කරන්න. ගුණක ගණන කොපමණද යන්න සඳහා ඔබ 4 අගය තෝරාගත යුතුය. මෙම පරාමිතිය සක්රිය කිරීමට.
addnsub3 සංඥා සඳහා ආදාන ලේඛනය සක්‍රීය කිරීමට මෙම විකල්පය තෝරන්න. මෙම පරාමිතිය සක්‍රීය කිරීම සඳහා දෙවන ගුණක යුගලයේ ප්‍රතිදාන මත සිදු කළ යුතු ක්‍රියාව සඳහා ඔබ VARIABLE තෝරාගත යුතුය.
addnsub0 ලේඛනය සඳහා ආදාන ඔරලෝසු සංඥාව නියම කිරීමට Clock1 , Clock2 හෝ Clock3 තෝරන්න. මෙම පරාමිතිය සබල කිරීමට ඔබ Register 'addnsub3' ආදානය තෝරාගත යුතුය.
දිගටම…

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 48

ප්‍රතිපෝෂණ යවන්න

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

පරාමිතිය
අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

IP ජනනය කළ පරාමිතිය

වටිනාකම

gui_addnsub_ multiplier_aclr 3

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_addnsub_ multiplier_sclr 3

SCLR0 SCLR1 නොවේ

ධ්‍රැවීයතාව `use_subadd' සබල කරන්න

gui_use_subn On

එකතු කරන්න

අක්රියයි

8.6.3. ගුණක පටිත්ත

වගුව 32. ගුණක ටැබ්

පරාමිතිය

IP ජනනය කළ පරාමිතිය

වටිනාකම

කුමක්ද

gui_represent

නිරූපණය ආකෘතිය ation_a

ගුණක A යෙදවුම් සඳහා?

අත්සන් කරන ලද, අත්සන් නොකළ, විචල්‍ය

'signa' ආදානය ලියාපදිංචි කරන්න

gui_register_s on

ඉග්නා

අක්රියයි

ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_register_s igna_clock

ඔරලෝසු 0 ඔරලෝසුව 1 ඔරලෝසුව 2

අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_register_s igna_aclr

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_register_s igna_sclr

SCLR0 SCLR1 නොවේ

කුමක්ද

gui_represent

නිරූපණය ආකෘතිය ation_b

ගුණක B ආදාන සඳහා?

අත්සන් කරන ලද, අත්සන් නොකළ, විචල්‍ය

'signb' ආදානය ලියාපදිංචි කරන්න

gui_register_s on

ignb

අක්රියයි

පෙරනිමි අගය NONE
නැත

විස්තරය
addnsub3 ලේඛනය සඳහා අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සබල කිරීමට ඔබ Register 'addnsub3' ආදානය තෝරාගත යුතුය.
addnsub3 ලේඛනය සඳහා සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සබල කිරීමට ඔබ Register 'addnsub3' ආදානය තෝරාගත යුතුය.

අක්රියයි

කාර්යය ආපසු හැරවීමට මෙම විකල්පය තෝරන්න

addnsub ආදාන වරායේ.

අඩු කිරීමේ ක්‍රියාකාරිත්වය සඳහා addnsub ඉහළට ධාවනය කරන්න.

එකතු කිරීමේ ක්‍රියාකාරිත්වය සඳහා addnsub පහළට ධාවනය කරන්න.

පෙරනිමි අගය

විස්තරය

අත්සන් නොකළ ගුණකය A ආදානය සඳහා නියෝජන ආකෘතිය සඳහන් කරන්න.

අක්රියයි

සංඥා සබල කිරීමට මෙම විකල්පය තෝරන්න

ලියාපදිංචි කරන්න.

Multipliers A යෙදවුම් සඳහා වන නියෝජන ආකෘතිය කුමක්ද? මෙම විකල්පය සක්රිය කිරීමට පරාමිතිය.

ඔරලෝසුව 0

සංඥා ලේඛනය සඳහා ආදාන ඔරලෝසු සංඥාව සබල කිරීමට සහ සඳහන් කිරීමට Clock0 , Clock1 හෝ Clock2 තෝරන්න.
මෙම පරාමිතිය සබල කිරීමට ඔබ Register `signa' ආදානය තෝරාගත යුතුය.

නැත

සංඥා ලේඛනය සඳහා අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි.
මෙම පරාමිතිය සබල කිරීමට ඔබ Register `signa' ආදානය තෝරාගත යුතුය.

නැත

සංඥා ලේඛනය සඳහා සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි.
මෙම පරාමිතිය සබල කිරීමට ඔබ Register `signa' ආදානය තෝරාගත යුතුය.

අත්සන් නොකළ ගුණකය B ආදානය සඳහා නියෝජන ආකෘතිය සඳහන් කරන්න.

අක්රියයි

signb සබල කිරීමට මෙම විකල්පය තෝරන්න

ලියාපදිංචි කරන්න.

දිගටම…

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

පරාමිතිය

IP ජනනය කළ පරාමිතිය

වටිනාකම

පෙරනිමි අගය

ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_register_s ignb_clock

ඔරලෝසු 0 ඔරලෝසුව 1 ඔරලෝසුව 2

ඔරලෝසුව 0

අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_register_s ignb_aclr

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_register_s ignb_sclr

SCLR0 SCLR1 නොවේ

ආදාන වින්‍යාසය
ගුණකයේ ආදානය A ලියාපදිංචි කරන්න
ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_input_reg On

ister_a

අක්රියයි

gui_input_reg ister_a_clock

ඔරලෝසු 0 ඔරලෝසුව 1 ඔරලෝසුව 2

නැත නැත
Off Clock0

අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_input_reg ister_a_aclr

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_input_reg ister_a_sclr

SCLR0 SCLR1 නොවේ

ගුණකයේ ආදාන B ලියාපදිංචි කරන්න
ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_input_reg On

ister_b

අක්රියයි

gui_input_reg ister_b_clock

ඔරලෝසු 0 ඔරලෝසුව 1 ඔරලෝසුව 2

NONE NONE Off Clock0

අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_input_reg ister_b_aclr

ACLR0 ACLR1 නැත

නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_input_reg ister_b_sclr

SCLR0 SCLR1 නොවේ

නැත

සම්බන්ධිත ගුණකයේ ආදානය A කුමක්ද?

gui_multiplier ගුණකය ආදාන ගුණකය

_ආ_ආදානය

දාම ආදාන ආදානය පරිලෝකනය කරන්න

විස්තරය
Multipliers B ආදාන සඳහා නිරූපණ ආකෘතිය කුමක්ද යන්න සඳහා ඔබ VARIABLE අගය තෝරාගත යුතුය මෙම විකල්පය සක්රිය කිරීමට පරාමිතිය.
signb රෙජිස්ටර් සඳහා ආදාන ඔරලෝසු සංඥාව සබල කිරීමට සහ සඳහන් කිරීමට Clock0 , Clock1 හෝ Clock2 තෝරන්න. මෙම පරාමිතිය සබල කිරීමට ඔබ Register `signb' ආදානය තෝරාගත යුතුය.
signb ලේඛනය සඳහා අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සබල කිරීමට ඔබ Register `signb' ආදානය තෝරාගත යුතුය.
signb ලේඛනය සඳහා සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සබල කිරීමට ඔබ Register `signb' ආදානය තෝරාගත යුතුය.
දත්ත ආදාන බසය සඳහා ආදාන ලේඛනය සබල කිරීමට මෙම විකල්පය තෝරන්න.
දත්ත ආදාන බසය සඳහා ලියාපදිංචි ආදාන ඔරලෝසු සංඥාව සබල කිරීමට සහ සඳහන් කිරීමට Clock0 , Clock1 හෝ Clock2 තෝරන්න. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ ගුණකයේ ලියාපදිංචි ආදානය A තෝරාගත යුතුය.
දත්ත ආදාන බසය සඳහා ලියාපදිංචි අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ ගුණකයේ ලියාපදිංචි ආදානය A තෝරාගත යුතුය.
දත්ත ආදාන බසය සඳහා ලියාපදිංචි සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ ගුණකයේ ලියාපදිංචි ආදානය A තෝරාගත යුතුය.
ඩේටාබ් ආදාන බස් සඳහා ආදාන ලේඛනය සබල කිරීමට මෙම විකල්පය තෝරන්න.
ඩේටාබ් ආදාන බස් සඳහා ලියාපදිංචි ආදාන ඔරලෝසු සංඥාව සක්‍රීය කිරීමට සහ නියම කිරීමට Clock0 , Clock1 හෝ Clock2 තෝරන්න. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ ගුණකයේ ලියාපදිංචි ආදානය B තෝරාගත යුතුය.
datab ආදාන බසය සඳහා ලියාපදිංචි අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ ගුණකයේ ලියාපදිංචි ආදානය B තෝරාගත යුතුය.
datab ආදාන බසය සඳහා ලියාපදිංචි සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ ගුණකයේ ලියාපදිංචි ආදානය B තෝරාගත යුතුය.
ගුණකයේ A ආදානය සඳහා ආදාන මූලාශ්‍රය තෝරන්න.
දිගටම…

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 50

ප්‍රතිපෝෂණ යවන්න

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

පරාමිතිය

IP ජනනය කළ පරාමිතිය

වටිනාකම

Scanout A Register Configuration

ස්කෑන් දාමයේ ප්‍රතිදානය ලියාපදිංචි කරන්න

gui_scanouta On

_ලියාපදිංචිය

අක්රියයි

ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_scanouta _register_cloc k

ඔරලෝසු 0 ඔරලෝසුව 1 ඔරලෝසුව 2

අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_scanouta _register_aclr

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_scanouta _register_sclr

SCLR0 SCLR1 නොවේ

8.6.4. Preadder Tab

වගුව 33. Preadder Tab

පරාමිතිය

IP ජනනය කළ පරාමිතිය

වටිනාකම

Preadder මාදිලිය තෝරන්න

preadder_mo de

සරල, COEF, INPUT, Square, නියත

පෙරනිමි අගය

විස්තරය
ගුණකය වෙත මූලාශ්‍රය ලෙස dataa input bus භාවිතා කිරීමට ගුණකය ආදානය තෝරන්න. ගුණකය වෙත මූලාශ්‍රය ලෙස ස්කෑන් ආදාන බසය භාවිත කිරීමට ස්කෑන් දාම ආදානය තෝරන්න සහ ස්කෑන්අවුට් ප්‍රතිදාන බසය සබල කරන්න. මෙම පරාමිතිය ඔබ 2, 3 හෝ 4 තෝරන විට, ගුණක ගණන කුමක්ද? පරාමිතිය.

Off Clock0 NONE NONE

scanouta output bus සඳහා ප්‍රතිදාන ලේඛනය සක්‍රීය කිරීමට මෙම විකල්පය තෝරන්න.
ඔබ සම්බන්ධිත ගුණකයේ ආදානය කුමක් සඳහාද ස්කෑන් දාම ආදානය තෝරාගත යුතුද? මෙම විකල්පය සක්රිය කිරීමට පරාමිතිය.
Scanouta output bus සඳහා ලියාපදිංචි ආදාන ඔරලෝසු සංඥාව සක්‍රීය කිරීමට සහ සඳහන් කිරීමට Clock0 , Clock1 හෝ Clock2 තෝරන්න.
මෙම විකල්පය සක්‍රීය කිරීමට ඔබ ස්කෑන් දාම පරාමිතියෙහි රෙජිස්ටර් ප්‍රතිදානය ක්‍රියාත්මක කළ යුතුය.
Scanouta ප්‍රතිදාන බසය සඳහා ලියාපදිංචි අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය සඳහන් කරයි.
මෙම විකල්පය සක්‍රීය කිරීමට ඔබ ස්කෑන් දාම පරාමිතියෙහි රෙජිස්ටර් ප්‍රතිදානය ක්‍රියාත්මක කළ යුතුය.
Scanouta ප්‍රතිදාන බසය සඳහා ලියාපදිංචි සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි.
මෙම විකල්පය සක්‍රීය කිරීමට ඔබ ස්කෑන් දාම පරාමිතියෙහි ලියාපදිංචි ප්‍රතිදානය තෝරාගත යුතුය.

පෙරනිමි අගය
සරලයි

විස්තරය
Preadder මොඩියුලය සඳහා මෙහෙයුම් ආකාරය නියම කරයි. සරලයි: මෙම ප්‍රකාරය පෙරදැමීම මග හරියි. මෙය පෙරනිමි මාදිලියයි. COEF: මෙම මාදිලිය ගුණකය වෙත යෙදවුම් ලෙස preadder සහ coefsel ආදාන බසයේ ප්‍රතිදානය භාවිතා කරයි. INPUT: මෙම මාදිලිය ගුණකය වෙත යෙදවුම් ලෙස preadder සහ datac input bus හි ප්‍රතිදානය භාවිතා කරයි. චතුරස්රය: මෙම මාදිලිය ගුණකය වෙත යෙදවුම් දෙකම ලෙස preadder හි ප්‍රතිදානය භාවිතා කරයි.
දිගටම…

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

පරාමිතිය

IP ජනනය කළ පරාමිතිය

වටිනාකම

Preadder දිශාව තෝරන්න

gui_preadder ADD,

_දිශාව

SUB

C width_c ආදාන බස්වල පළල කොපමණ විය යුතුද?

1 - 256

දත්ත C ආදාන රෙජිස්ටර් වින්‍යාසය

දත්ත ආදානය ලියාපදිංචි කරන්න

gui_datac_inp ක්‍රියාත්මකයි

ut_register කරන්න

අක්රියයි

ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_datac_inp ut_register_cl ock

ඔරලෝසු 0 ඔරලෝසුව 1 ඔරලෝසුව 2

අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_datac_inp ut_register_a clr

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_datac_inp ut_register_sc lr

SCLR0 SCLR1 නොවේ

සංගුණක
කොෆ් පළල කොපමණ පළල විය යුතුද?

පළල_කොෆ්

1 - 27

Coef Register Configuration

coefsel ආදානය ලියාපදිංචි කරන්න

gui_coef_regi On

ස්ටර්

අක්රියයි

ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_coef_regi ster_clock

ඔරලෝසු 0 ඔරලෝසුව 1 ඔරලෝසුව 2

පෙරනිමි අගය
එකතු කරන්න
16

විස්තරය
ස්ථාවර: මෙම ප්‍රකාරය ගුණකය වෙත යෙදවුම් ලෙස preadder bypassed සහ coefsel ආදාන බසය සහිත dataa input bus භාවිතා කරයි.
පෙරේතයාගේ ක්‍රියාකාරිත්වය නියම කරයි. මෙම පරාමිතිය සබල කිරීමට, Select preadder මාදිලිය සඳහා පහත දේ තෝරන්න: · COEF · INPUT · Square හෝ · CONSTANT
C ආදාන බසය සඳහා බිටු ගණන නියම කරයි. මෙම පරාමිතිය සක්‍රීය කිරීම සඳහා Select preadder මාදිලිය සඳහා ඔබ INPUT තෝරාගත යුතුය.

Clock0 NONE NONE මත

Datac ආදාන බස් සඳහා ආදාන ලේඛනය සක්‍රීය කිරීමට මෙම විකල්පය තෝරන්න. මෙම විකල්පය සක්‍රීය කිරීම සඳහා ඔබ Preadder මාදිලියේ පරාමිතිය තේරීමට INPUT සැකසිය යුතුය.
datac ආදාන ලේඛනය සඳහා ආදාන ඔරලෝසු සංඥාව නියම කිරීමට Clock0 , Clock1 හෝ Clock2 තෝරන්න. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ Register datac input තෝරාගත යුතුය.
datac ආදාන ලේඛනය සඳහා අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ Register datac input තෝරාගත යුතුය.
datac ආදාන ලේඛනය සඳහා සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ Register datac input තෝරාගත යුතුය.

සඳහා බිටු ගණන නියම කරයි

coefsel ආදාන බස්.

මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ preadder මාදිලිය සඳහා COEF හෝ CONSTANT තෝරාගත යුතුය.

ඔරලෝසු 0 මත

coefsel ආදාන බස් සඳහා ආදාන ලේඛනය සබල කිරීමට මෙම විකල්පය තෝරන්න. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ preadder මාදිලිය සඳහා COEF හෝ CONSTANT තෝරාගත යුතුය.
coefsel ආදාන ලේඛනය සඳහා ආදාන ඔරලෝසු සංඥාව නියම කිරීමට Clock0 , Clock1 හෝ Clock2 තෝරන්න. මෙම පරාමිතිය සබල කිරීමට ඔබ coefsel ආදානය ලියාපදිංචි කරන්න තෝරාගත යුතුය.
දිගටම…

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 52

ප්‍රතිපෝෂණ යවන්න

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

පරාමිතිය
අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

IP ජනනය කළ පරාමිතිය

වටිනාකම

gui_coef_regi ster_aclr

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද

gui_coef_regi ster_sclr

SCLR0 SCLR1 නොවේ

සංගුණකය_0 වින්‍යාසය

coef0_0 සිට coef0_7

0x00000 0xFFFFFF

සංගුණකය_1 වින්‍යාසය

coef1_0 සිට coef1_7

0x00000 0xFFFFFF

සංගුණකය_2 වින්‍යාසය

coef2_0 සිට coef2_7

0x00000 0xFFFFFF

සංගුණකය_3 වින්‍යාසය

coef3_0 සිට coef3_7

0x00000 0xFFFFFF

8.6.5. සමුච්චය ටැබ්

වගුව 34. ඇකියුමුලේටර් ටැබ්

පරාමිතිය

IP ජනනය කළ පරාමිතිය

වටිනාකම

සමුච්චකය සබල කරන්නද?

සමුච්චකය

ඔව් නෑ

සමුච්චය මෙහෙයුම් වර්ගය කුමක්ද?

accum_directi ADD,

SUB

පෙරනිමි අගය NONE
නැත
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

විස්තරය
coefsel ආදාන ලේඛනය සඳහා අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සබල කිරීමට ඔබ coefsel ආදානය ලියාපදිංචි කරන්න තෝරාගත යුතුය.
coefsel ආදාන ලේඛනය සඳහා සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම පරාමිතිය සබල කිරීමට ඔබ coefsel ආදානය ලියාපදිංචි කරන්න තෝරාගත යුතුය.
මෙම පළමු ගුණකය සඳහා සංගුණක අගයන් නියම කරයි. කොයිෆ් පළල කොපමණ පළල විය යුතුද යන්නෙහි දක්වා ඇති බිටු ගණන සමාන විය යුතුය. පරාමිතිය. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ preadder මාදිලිය සඳහා COEF හෝ CONSTANT තෝරාගත යුතුය.
මෙම දෙවන ගුණකය සඳහා සංගුණක අගයන් නියම කරයි. කොයිෆ් පළල කොපමණ පළල විය යුතුද යන්නෙහි දක්වා ඇති බිටු ගණන සමාන විය යුතුය. පරාමිතිය. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ preadder මාදිලිය සඳහා COEF හෝ CONSTANT තෝරාගත යුතුය.
මෙම තුන්වන ගුණකය සඳහා සංගුණක අගයන් නියම කරයි. කොයිෆ් පළල කොපමණ පළල විය යුතුද යන්නෙහි දක්වා ඇති බිටු ගණන සමාන විය යුතුය. පරාමිතිය. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ preadder මාදිලිය සඳහා COEF හෝ CONSTANT තෝරාගත යුතුය.
මෙම සිව්වන ගුණකය සඳහා සංගුණක අගයන් නියම කරයි. කොයිෆ් පළල කොපමණ පළල විය යුතුද යන්නෙහි දක්වා ඇති බිටු ගණන සමාන විය යුතුය. පරාමිතිය. මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ preadder මාදිලිය සඳහා COEF හෝ CONSTANT තෝරාගත යුතුය.

පෙරනිමි අගය NO
එකතු කරන්න

විස්තරය
සමුච්චකය සබල කිරීමට ඔව් තෝරන්න. ඇකියුමුලේටර් විශේෂාංගය භාවිතා කරන විට ඔබ එකතු කරන්නා ඒකකයේ ලියාපදිංචි ප්‍රතිදානය තෝරාගත යුතුය.
ඇකියුලේටරයේ ක්‍රියාකාරිත්වය සඳහන් කරයි: · එකතු කිරීමේ ක්‍රියාව සඳහා එක් කරන්න · අඩු කිරීමේ ක්‍රියාව සඳහා SUB. ඇකියුමුලේටරය සක්‍රීය කිරීම සඳහා ඔබ ඔව් තෝරාගත යුතුද? මෙම විකල්පය සක්රිය කිරීමට පරාමිතිය.
දිගටම…

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

පරාමිතිය
Preload Constant Preload නියතය සක්‍රීය කරන්න

IP ජනනය කළ පරාමිතිය

වටිනාකම

gui_ena_prelo On

ad_const

අක්රියයි

සමුච්චිත වරායේ ආදානය සම්බන්ධ කර ඇත්තේ කුමක් ද?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Preload loadconst_val 0 – 64 සඳහා අගය තෝරන්න

නියත

ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_accum_sl oad_register_ ඔරලෝසුව

ඔරලෝසු 0 ඔරලෝසුව 1 ඔරලෝසුව 2

අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_accum_sl oad_register_ aclr

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_accum_sl oad_register_ sclr

SCLR0 SCLR1 නොවේ

ද්විත්ව සමුච්චකය සක්රිය කරන්න

gui_double_a On

ccum

අක්රියයි

පෙරනිමි අගය

විස්තරය

අක්රියයි

accum_sload සබල කරන්න හෝ

sload_accum සංඥා සහ ආදානය ලියාපදිංචි කරන්න

වෙත ආදානය ගතිකව තේරීමට

සමුච්චකය.

accum_sload අඩු හෝ sload_accum වූ විට, ගුණක ප්‍රතිදානය සමුච්චය තුළට සංග්‍රහ කෙරේ.

accum_sload ඉහළ හෝ sload_accum වූ විට, පරිශීලක නියම කරන ලද පූර්ව පැටවීමේ නියතයක් සමුච්චකය වෙත සංග්‍රහ කෙරේ.

ඇකියුමුලේටරය සක්‍රීය කිරීම සඳහා ඔබ ඔව් තෝරාගත යුතුද? මෙම විකල්පය සක්රිය කිරීමට පරාමිතිය.

ACCUM_SL OAD

accum_sload/ sload_accum සංඥාවේ හැසිරීම නියම කරයි.
ACCUM_SLOAD: ඇකියුලේටරය වෙත ගුණක ප්‍රතිදානය පූරණය කිරීමට accum_sload අඩුවෙන් ධාවනය කරන්න.
SLOAD_ACCUM: ඇකියුලේටරය වෙත ගුණක ප්‍රතිදානය පූරණය කිරීමට sload_accum ඉහළට ධාවනය කරන්න.
මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ සක්‍රීය පූර්ව පූරණය නියත විකල්පය තෝරාගත යුතුය.

පෙර සැකසූ නියත අගය සඳහන් කරන්න.

මෙම අගය 2N විය හැකි අතර එහිදී N යනු පෙර සැකසූ නියත අගයයි.

N=64 විට එය නියත ශුන්‍යයක් නියෝජනය කරයි.

මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ සක්‍රීය පූර්ව පූරණය නියත විකල්පය තෝරාගත යුතුය.

ඔරලෝසුව 0

accum_sload/sload_accum රෙජිස්ටර් සඳහා ආදාන ඔරලෝසු සංඥාව නියම කිරීමට Clock0 , Clock1 හෝ Clock2 තෝරන්න.
මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ සක්‍රීය පූර්ව පූරණය නියත විකල්පය තෝරාගත යුතුය.

නැත

accum_sload/sload_accum ලේඛනය සඳහා අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි.
මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ සක්‍රීය පූර්ව පූරණය නියත විකල්පය තෝරාගත යුතුය.

නැත

accum_sload/sload_accum ලේඛනය සඳහා සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි.
මෙම පරාමිතිය සක්‍රීය කිරීමට ඔබ සක්‍රීය පූර්ව පූරණය නියත විකල්පය තෝරාගත යුතුය.

අක්රියයි

ද්විත්ව සමුච්චක ලේඛනය සබල කරයි.

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 54

ප්‍රතිපෝෂණ යවන්න

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. සිස්ටලික්/චේනවුට් ටැබ්

වගුව 35. Systolic/Chainout Adder Tab

පරාමිතිය chainout adder සබල කරන්න

IP ජනනය කළ පරාමිතිය

වටිනාකම

chainout_එකතු කරන්න ඔව්,

නැත

chainout adder මෙහෙයුම් වර්ගය කුමක්ද?

chainout_add ADD,

er_දිශාව

SUB

chainout adder සඳහා 'negate' ආදානය සබල කරන්නද?

Port_negate

PORT_USED, PORT_UNUSED

'නිෂේධනය' ආදානය ලියාපදිංචි කරන්නද? negate_regist er

ලියාපදිංචි නොකළ, ඔරලෝසු 0, ඔරලෝසු 1, ඔරලෝසු 2, ඔරලෝසු 3

අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

නිෂේධනය_aclr

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

නිෂේධනය_sclr

SCLR0 SCLR1 නොවේ

සිස්ටලික් ප්රමාදය
සිස්ටලික් ප්‍රමාද ලේඛන සබල කරන්න

gui_systolic_d On

elay

අක්රියයි

ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_systolic_d CLOCK0,

elay_clock

ඔරලෝසුව1,

පෙරනිමි අගය
නැත

විස්තරය
chainout adder මොඩියුලය සබල කිරීමට ඔව් තෝරන්න.

එකතු කරන්න

chainout adder මෙහෙයුම සඳහන් කරයි.
අඩුකිරීමේ මෙහෙයුම සඳහා, Multipliers A ආදාන සඳහා නියෝජන ආකෘතිය කුමක්ද යන්න සඳහා SIGNED තෝරාගත යුතුය. සහ Multipliers B ආදාන සඳහා නියෝජන ආකෘතිය කුමක්ද? ගුණක පටිත්තෙහි.

PORT_UN USED

නිෂේධන ආදාන සංඥාව සබල කිරීමට PORT_USED තෝරන්න.
chainout adder අබල කර ඇති විට මෙම පරාමිතිය වලංගු නොවේ.

UNREGIST ERED

නිෂේධන ආදාන සංඥාව සඳහා ආදාන ලේඛනය සක්‍රීය කිරීමට සහ නිෂේධන ලේඛනය සඳහා ආදාන ඔරලෝසු සංඥාව නියම කරයි.
ට නිශේධන ආදාන රෙජිස්ටර් අවශ්‍ය නොවේ නම් UNREGISTERED තෝරන්න
ඔබ තෝරාගත් විට මෙම පරාමිතිය වලංගු නොවේ:
· chainout adder සක්‍රීය කිරීම හෝ සඳහා නැත
· chainout adder සඳහා 'negate' ආදානය සබල කිරීම සඳහා PORT_UNUSED? පරාමිතිය හෝ

නැත

නිෂේධන ලේඛනය සඳහා අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි.
ඔබ තෝරාගත් විට මෙම පරාමිතිය වලංගු නොවේ:
· chainout adder සක්‍රීය කිරීම හෝ සඳහා නැත
· chainout adder සඳහා 'negate' ආදානය සබල කිරීම සඳහා PORT_UNUSED? පරාමිතිය හෝ

නැත

නිෂේධන ලේඛනය සඳහා සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි.
ඔබ තෝරාගත් විට මෙම පරාමිතිය වලංගු නොවේ:
· chainout adder සක්‍රීය කිරීම හෝ සඳහා නැත
· chainout adder සඳහා 'negate' ආදානය සබල කිරීම සඳහා PORT_UNUSED? පරාමිතිය හෝ

CLOCK0 ක්‍රියාවිරහිතයි

සිස්ටලික් මාදිලිය සක්රිය කිරීමට මෙම විකල්පය තෝරන්න. මෙම පරාමිතිය ඔබ 2, හෝ 4 තෝරන විට, ගුණක ගණන කුමක්ද? පරාමිතිය. සිස්ටලික් ප්‍රමාද රෙජිස්ටර් භාවිතා කිරීමට ඔබ එකතු කිරීමේ ඒකකයේ රෙජිස්ටර් ප්‍රතිදානය සක්‍රීය කළ යුතුය.
සිස්ටලික් ප්‍රමාද ලේඛනය සඳහා ආදාන ඔරලෝසු සංඥාව නියම කරයි.
දිගටම…

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

පරාමිතිය

IP ජනනය කළ පරාමිතිය

වටිනාකම

ඔරලෝසුව2,

අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_systolic_d elay_aclr

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_systolic_d elay_sclr

SCLR0 SCLR1 නොවේ

පෙරනිමි අගය
නැත
නැත

විස්තරය
මෙම විකල්පය සක්‍රීය කිරීමට ඔබ සක්‍රීය සිස්ටලික් ප්‍රමාද රෙජිස්ටර් තෝරාගත යුතුය.
සිස්ටලික් ප්‍රමාද ලේඛනය සඳහා අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම විකල්පය සක්‍රීය කිරීමට ඔබ සක්‍රීය සිස්ටලික් ප්‍රමාද රෙජිස්ටර් තෝරාගත යුතුය.
සිස්ටලික් ප්‍රමාද ලේඛනය සඳහා සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. මෙම විකල්පය සක්‍රීය කිරීමට ඔබ සක්‍රීය සිස්ටලික් ප්‍රමාද රෙජිස්ටර් තෝරාගත යුතුය.

8.6.7. නල මාර්ග ටැබ්

වගුව 36. නල මාර්ග ටැබ්

පරාමිති නල සැකසීම

IP ජනනය කළ පරාමිතිය

වටිනාකම

ඔබට ආදානයට නල මාර්ග ලේඛනය එක් කිරීමට අවශ්‍යද?

gui_pipelining නැත, ඔව්

පෙරනිමි අගය
නැත

කරුණාකර සඳහන් කරන්න

ප්රමාදය

ප්‍රමාද ඔරලෝසු ගණන

චක්ර

0 ට වඩා වැඩි ඕනෑම අගයක්

ඔරලෝසු ආදානය සඳහා මූලාශ්රය කුමක්ද?

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

අසමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_input_late ncy_aclr

ACLR0 ACLR1 නැත

සමමුහුර්ත පැහැදිලි ආදානය සඳහා මූලාශ්‍රය කුමක්ද?

gui_input_late ncy_sclr

SCLR0 SCLR1 නොවේ

CLOCK0 නෑ නෑ නෑ

විස්තරය
ආදාන සංඥා වෙත නල මාර්ග ලේඛනයේ අතිරේක මට්ටමක් සබල කිරීමට ඔව් තෝරන්න. කරුණාකර ප්‍රමාද ඔරලෝසු චක්‍ර පරාමිති ගණන සඳහන් කරන්න සඳහා ඔබ 0 ට වඩා වැඩි අගයක් සඳහන් කළ යුතුය.
ඔරලෝසු චක්‍රවල අපේක්ෂිත ප්‍රමාදය නියම කරයි. නල මාර්ග ලේඛනයේ එක් මට්ටමක් = ඔරලෝසු චක්‍රයේ 1 ප්‍රමාදය. ඔබට ආදානයට නල මාර්ග ලේඛනය එක් කිරීමට අවශ්‍යද යන්න සඳහා ඔබ YES තෝරාගත යුතුය. මෙම විකල්පය සක්රිය කිරීමට.
නල මාර්ග රෙජිස්ටර් ආදාන ඔරලෝසු සංඥාව සබල කිරීමට සහ නියම කිරීමට Clock0 , Clock1 හෝ Clock2 තෝරන්න. ඔබට ආදානයට නල මාර්ග ලේඛනය එක් කිරීමට අවශ්‍යද යන්න සඳහා ඔබ YES තෝරාගත යුතුය. මෙම විකල්පය සක්රිය කිරීමට.
අතිරේක නල මාර්ග ලේඛනය සඳහා ලියාපදිංචි අසමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. ඔබට ආදානයට නල මාර්ග ලේඛනය එක් කිරීමට අවශ්‍යද යන්න සඳහා ඔබ YES තෝරාගත යුතුය. මෙම විකල්පය සක්රිය කිරීමට.
අතිරේක නල මාර්ග ලේඛනය සඳහා ලියාපදිංචි සමමුහුර්ත පැහැදිලි මූලාශ්‍රය නියම කරයි. ඔබට ආදානයට නල මාර්ග ලේඛනය එක් කිරීමට අවශ්‍යද යන්න සඳහා ඔබ YES තෝරාගත යුතුය. මෙම විකල්පය සක්රිය කිරීමට.

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 56

ප්‍රතිපෝෂණ යවන්න

683490 | 2020.10.05 ප්‍රතිපෝෂණ යවන්න

9. ALTMEMMULT (මතකය මත පදනම් වූ නියත සංගුණකය ගුණකය) IP හරය

අවධානය:

Intel විසින් Intel Quartus Prime Pro සංස්කරණය 20.3 හි මෙම IP හි සහය ඉවත් කර ඇත. ඔබේ නිර්මාණයේ IP හරය Intel Quartus Prime Pro සංස්කරණයේ උපාංග ඉලක්ක කරන්නේ නම්, ඔබට IP LPM_MULT Intel FPGA IP සමඟ ප්‍රතිස්ථාපනය කිරීමට හෝ IP නැවත උත්පාදනය කර Intel Quartus Prime Standard Edition මෘදුකාංගය භාවිතයෙන් ඔබේ නිර්මාණය සම්පාදනය කළ හැක.

ALTMEMMULT IP හරය Intel FPGAs (M512, M4K, M9K, සහ MLAB මතක කුට්ටි සහිත) ඔන්චිප් මතක කුට්ටි භාවිතා කරමින් මතක පාදක ගුණක නිර්මාණය කිරීමට භාවිතා කරයි. තාර්කික මූලද්‍රව්‍ය (LEs) හෝ කැප වූ ගුණක සම්පත් ක්‍රියාත්මක කිරීමට ඔබට ප්‍රමාණවත් සම්පත් නොමැති නම් මෙම IP හරය ප්‍රයෝජනවත් වේ.
ALTMEMMULT IP හරය යනු ඔරලෝසුවක් අවශ්‍ය වන සමමුහුර්ත ශ්‍රිතයකි. ALTMEMMULT IP හරය ලබා දී ඇති පරාමිති සහ පිරිවිතර සමූහයක් සඳහා හැකි කුඩාම ප්‍රතිදානය සහ ප්‍රමාදය සහිත ගුණකය ක්‍රියාත්මක කරයි.
පහත රූපයේ දැක්වෙන්නේ ALTMEMMULT IP හරය සඳහා වන වරායන්ය.

රූපය 21. ALTMEMMULT වරාය

ALTMEMULT

data_in[] sload_data coeff_in[]

ප්රතිඵලය[] result_valid load_done

sload_coeff

sclr ඔරලෝසුව
inst

71 පිටුවේ අදාළ තොරතුරු විශේෂාංග

9.1. විශේෂාංග
ALTMEMMULT IP හරය පහත විශේෂාංග ඉදිරිපත් කරයි: · චිපයේ ඇති මතක කොටස් භාවිතා කරමින් මතකය මත පදනම් වූ ගුණකයන් පමණක් නිර්මාණය කරයි.
Intel FPGAs · දත්ත පළල බිටු 1 සඳහා සහය දක්වයි · අත්සන් කළ සහ අත්සන් නොකළ දත්ත නිරූපණ ආකෘතියට සහය දක්වයි · ස්ථාවර නිමැවුම් ප්‍රමාදය සමඟ නල මාර්ගගත කිරීමට සහය දක්වයි

ISO 9001:2015 ලියාපදිංචි කර ඇත

9. ALTMEMMULT (මතකය මත පදනම් වූ නියත සංගුණකය ගුණකය) IP Core 683490 | 2020.10.05
සසම්භාවී ප්‍රවේශ මතකයේ (RAM) ගුණාකාර නියතයන් ගබඩා කරයි
· RAM බ්ලොක් වර්ගය තේරීමට විකල්පයක් සපයයි
· විකල්ප සමමුහුර්ත පැහැදිලි සහ load-control input ports සඳහා සහය දක්වයි
9.2 Verilog HDL මූලාකෘතිය
පහත Verilog HDL මූලාකෘතිය Verilog නිර්මාණයේ පිහිටා ඇත File (.v) altera_mf.v හි eda සංස්ලේෂණ නාමාවලිය.
module altmemmult #( පරාමිතිය coeff_representation = "SIGNED", පරාමිති සංගුණකය0 = "UNUUSED", පරාමිතිය data_representation = "SIGNED", පරාමිතිය intended_device_family = "භාවිතා නොකළ", පරාමිතිය max_clock_cycles_per_result = 1, පරාමිති_පරාමිතිය_පරාමිතිය = 1, පරාමිති_පරාමිතිය_පරාමිතිය_1 total_latency = 1, පරාමිතිය width_c = 1, පරාමිතිය width_d = 1, පරාමිතිය පළල_r = 1, පරාමිතිය පළල_s = 1, පරාමිතිය lpm_type = "altmemmult", පරාමිතිය lpm_hint = "භාවිතා නොකළ") (ආදාන වයර් ඔරලෝසුව, ආදාන වයර් [පළල_c-0: 1]coeff_in, input wire [width_d-0:1] data_in, output wire load_done, output wire [width_r-0:1] result, output wire result_valid, input wire sclr, input wire [width_s-0:1] sel, input වයර් sload_coeff, ආදාන වයර් sload_data)/* සංස්ලේෂණය syn_black_box=XNUMX */; endmodule
9.3 VHDL සංරචක ප්රකාශය
VHDL සංරචක ප්‍රකාශය VHDL නිර්මාණයේ පිහිටා ඇත File (.vhd) altera_mf_components.vhd හි librariesvhdlaltera_mf නාමාවලිය.
සංරචක altmemmult generic ( coeff_representation: string := "SIGNED"; සංගුණකය0: string := "UNUUSED"; data_representation: string := "SIGNED"; intended_device_family: string := "භාවිතා නොකළ"; max_clock_cycles: tural_per_result; := 1; ram_block_type:string := “AUTO”; total_latency:natural; width_c:natural; width_d:natural; width_r:natural; width_s:natural := 1; lpm_hint:string := “UUSED”; lpm_type:string := "altmemmult"); port ( ඔරලෝසුව: std_logic; coeff_in: std_logic_vector (width_c-1 downto 1) := (වෙනත් => '0'); data_in: std_logic_vector (width_d-0 downto 1);

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 58

ප්‍රතිපෝෂණ යවන්න

9. ALTMEMMULT (මතකය මත පදනම් වූ නියත සංගුණකය ගුණකය) IP Core 683490 | 2020.10.05

load_done:out std_logic; ප්රතිඵලය: out std_logic_vector (width_r-1 down to 0); result_valid:out std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (අනෙකුත් => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); අවසාන සංරචකය;

9.4. වරායන්

පහත වගු ALTMEMMULT IP හරය සඳහා ආදාන සහ ප්‍රතිදාන වරායන් ලැයිස්තුගත කරයි.

වගුව 37. ALTMEMMULT ආදාන වරායන්

වරායේ නම

අවශ්යයි

විස්තරය

ඔරලෝසුව

ඔව්

ගුණකය වෙත ඔරලෝසු ආදානය.

coeff_in[]

නැත

ගුණකය සඳහා සංගුණක ආදාන වරාය. ආදාන තොටේ ප්‍රමාණය WIDTH_C පරාමිති අගය මත රඳා පවතී.

data_in[]

ඔව්

ගුණකය වෙත දත්ත ආදාන තොට. ආදාන තොටේ ප්‍රමාණය WIDTH_D පරාමිති අගය මත රඳා පවතී.

sclr

නැත

සමමුහුර්ත පැහැදිලි ආදානය. භාවිතා නොකළේ නම්, පෙරනිමි අගය සක්‍රීය වේ.

sel[]

නැත

ස්ථාවර සංගුණක තේරීම. ආදාන තොටේ ප්‍රමාණය WIDTH_S මත රඳා පවතී

පරාමිති අගය.

sload_coeff

නැත

සමමුහුර්ත භාර සංගුණකය ආදාන වරාය. වත්මන් තෝරාගත් සංගුණක අගය coeff_in ආදානයේ දක්වා ඇති අගය සමඟ ප්‍රතිස්ථාපනය කරයි.

sload_data

නැත

සමමුහුර්ත පැටවුම් දත්ත ආදාන වරාය. නව ගුණ කිරීමේ මෙහෙයුමක් නියම කරන සහ පවතින ඕනෑම ගුණ කිරීමේ මෙහෙයුමක් අවලංගු කරන සංඥාව. MAX_CLOCK_CYCLES_PER_RESULT පරාමිතියට 1 අගයක් තිබේ නම්, sload_data ආදාන තොට නොසලකා හරිනු ලැබේ.

වගුව 38. ALTMEMMULT ප්රතිදාන වරායන්

වරායේ නම

අවශ්යයි

විස්තරය

ප්රතිඵලය[]

ඔව්

ගුණක නිමැවුම් වරාය. ආදාන තොටේ ප්‍රමාණය WIDTH_R පරාමිති අගය මත රඳා පවතී.

ප්‍රතිඵල_වලංගු

ඔව්

ප්‍රතිදානය සම්පූර්ණ ගුණනයක වලංගු ප්‍රතිඵලයක් වන විට පෙන්නුම් කරයි. MAX_CLOCK_CYCLES_PER_RESULT පරාමිතියට 1 අගයක් තිබේ නම්, result_valid output port භාවිතා නොවේ.

load_done

නැත

නව සංගුණකය පැටවීම අවසන් වූ විට පෙන්නුම් කරයි. නව සංගුණකයක් පැටවීම අවසන් වූ විට load_done සංඥාව තහවුරු කරයි. load_done සංඥාව ඉහළ මට්ටමක නොමැති නම්, වෙනත් සංගුණක අගයක් මතකයට පැටවිය නොහැක.

9.5. පරාමිතීන්

පහත වගුව ALTMEMMULT IP හරය සඳහා පරාමිතීන් ලැයිස්තුගත කරයි.

වගුව 39.
WIDTH_D WIDTH_C

ALTMEMMULT පරාමිතීන්
පරාමිතිය නම

වර්ගය අවශ්‍යයි

විස්තරය

නිඛිල ඔව්

data_in[] port එකේ පළල සඳහන් කරයි.

නිඛිල ඔව්

coeff_in[] වරායේ පළල සඳහන් කරයි. දිගටම…

ප්‍රතිපෝෂණ යවන්න

Intel FPGA Integer Arithmetic IP Cores පරිශීලක මාර්ගෝපදේශය 59

9. ALTMEMMULT (මතකය මත පදනම් වූ නියත සංගුණකය ගුණකය) IP Core 683490 | 2020.10.05

පරාමිති නම WIDTH_R WIDTH

ලේඛන / සම්පත්

intel FPGA Integer Arithmetic IP Cores [pdf] පරිශීලක මාර්ගෝපදේශය
FPGA නිඛිල අංක ගණිත IP මධ්‍ය, පූර්ණ සංඛ්‍යා ගණිත IP මධ්‍ය, අංක ගණිත IP මධ්‍ය, IP හර

යොමු කිරීම්

පරිශීලක අත්පොත

FPGA නිඛිල අංක ගණිත IP හරය

ලේඛන / සම්පත්

යොමු කිරීම්

අදාළ පළ කිරීම්

කමෙන්ට් එකක් දාන්න

පිළිතුර අවලංගු කරන්න