intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага

Агуулга нуугдах

1 FPGA бүхэл тоо арифметик IP цөм

2 Баримт бичиг / нөөц

2.1 Лавлагаа

3 Холбоотой нийтлэлүүд

FPGA бүхэл тоо арифметик IP цөм

View Fullscreen

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага
Intel® Quartus® Prime Design Suite-д шинэчлэгдсэн: 20.3

Онлайн хувилбар Санал хүсэлт илгээх

УГ-01063

ID: 683490 Хувилбар: 2020.10.05

Агуулга
Агуулга
1. Intel FPGA бүхэл тоо арифметик IP цөм…………………………………………………………….. 5
2. LPM_COUNTER (Counter) IP Core…………………………………………………………………….. 7 2.1. Онцлогууд……………………………………………………………………………………………7 2.2. Verilog HDL Prototype………………………………………………………………………………………………………………………….. 8 2.3. VHDL Component-ийн мэдүүлгийг ............................................................................................................................................................................................................................................................................................................................................................8. VHDL LIBRARY_USE тунхаглал………………………………………………………………… 2.4 9. Портууд……………………………………………………………………………………………………..2.5 9. Параметрүүд……………………………………………………………………………………………… 2.6
3. LPM_DIVIDE (Хуваагч) Intel FPGA IP Core……………………………………………………….. 12 3.1. Онцлогууд……………………………………………………………………………………………… 12 3.2. Verilog HDL загвар…………………………………………………………………………… 12 3.3. VHDL Бүрэлдэхүүн хэсгийн тунхаглал…………………………………………………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE тунхаглал…………………………………………………………………. 13 3.5. Портууд………………………………………………………………………………………………… 13 3.6. Параметрүүд…………………………………………………………………………………………………………………………………… 14
4. LPM_MULT (Үржүүлэгч) IP Core………………………………………………………………………. 16 4.1. Онцлогууд……………………………………………………………………………………………… 16 4.2. Verilog HDL загвар…………………………………………………………………………… 17 4.3. VHDL Бүрэлдэхүүн хэсгийн тунхаглал…………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE тунхаглал…………………………………………………………………. 17 4.5. Дохио………………………………………………………………………………………………… 18 4.6. Stratix V, Arria V, Cyclone V, Intel Cyclone 10 LP төхөөрөмжүүдийн параметрүүд…………… 18 4.6.1. Ерөнхий таб……………………………………………………………………………………18 4.6.2. Ерөнхий 2 Таб………………………………………………………………………………… 19 4.6.3. Дамжуулах таб………………………………………………………………………………… 19 4.7. Intel Stratix 10, Intel Arria 10, Intel Cyclone 10 GX төхөөрөмжүүдийн параметрүүд……….. 20 4.7.1. Ерөнхий таб……………………………………………………………………………………20 4.7.2. Ерөнхий 2 Таб………………………………………………………………………………… 20 4.7.3. Pipelining……………………………………………………………………………………21
5. LPM_ADD_SUB (Нэмэгч/Хасагч)…………………………………………………………………… 22 5.1. Онцлогууд……………………………………………………………………………………………… 22 5.2. Verilog HDL загвар…………………………………………………………………………… 23 5.3. VHDL Бүрэлдэхүүн хэсгийн тунхаглал…………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE тунхаглал…………………………………………………………………. 23 5.5. Портууд………………………………………………………………………………………………… 23 5.6. Параметрүүд…………………………………………………………………………………………………………………………… 24
6. LPM_COMPARE (Харьцуулагч)………………………………………………………………………… 26 6.1. Онцлогууд……………………………………………………………………………………………… 26 6.2. Verilog HDL загвар…………………………………………………………………………… 27 6.3. VHDL Бүрэлдэхүүн хэсгийн тунхаглал…………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE тунхаглал…………………………………………………………………. 27 6.5. Портууд………………………………………………………………………………………………… 27 6.6. Параметрүүд…………………………………………………………………………………………… 28

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 2

Санал хүсэлт илгээх

Агуулга

7. ALTECC (Алдаа засах код: Кодлогч/ Декодер) IP Core…………………………………… 30
7.1. ALTECC кодлогчийн онцлогууд…………………………………………………………………………..31 7.2. Verilog HDL прототип (ALTECC_ENCODER)…………………………………………………… 32 7.3. Verilog HDL загвар (ALTECC_DECODER)…………………………………………………… 32 7.4. VHDL Бүрэлдэхүүн хэсгийн тунхаглал (ALTECC_ENCODER)……………………………………………33 7.5. VHDL Бүрэлдэхүүн хэсгийн мэдэгдэл (ALTECC_DECODER)……………………………………………33 7.6. VHDL LIBRARY_USE тунхаглал…………………………………………………………………. 33 7.7. Кодлогч портууд………………………………………………………………………………………… 33 7.8. Декодер портууд…………………………………………………………………………………………34 7.9. Кодлогчийн параметрүүд………………………………………………………………………………… 34 7.10. Декодерын параметрүүд ……………………………………………………………………………… 35
8. Intel FPGA Үржүүлэгчийн IP Core……………………………………………………………………… 36
8.1. Онцлогууд……………………………………………………………………………………………… 37 8.1.1. Урьдчилсан нэмэгч………………………………………………………………………………….. 38 8.1.2. Систолын саатлын бүртгэл………………………………………………………………….. 40 8.1.3. Урьдчилан ачаалах Тогтмол………………………………………………………………………… 43 8.1.4. Давхар аккумлятор……………………………………………………………………… 43
8.2. Verilog HDL загвар……………………………………………………………………………… 44 8.3. VHDL Бүрэлдэхүүн хэсгийн тунхаглал…………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE тунхаглал…………………………………………………………………. 44 8.5. Дохио………………………………………………………………………………………………… 44 8.6. Параметрүүд……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… 47
8.6.1. Ерөнхий таб……………………………………………………………………………………47 8.6.2. Нэмэлт горимуудын таб………………………………………………………………………….. 47 8.6.3. Үржүүлэгч таб…………………………………………………………………………….. 49 8.6.4. Preadder Tab…………………………………………………………………………………. 51 8.6.5. Аккумляторын таб………………………………………………………………………….. 53 8.6.6. Систолын/гинжин хэлхээний таб……………………………………………………………………. 55 8.6.7. Дамжуулах таб……………………………………………………………………………… 56
9. ALTMEMMULT (санах ойд суурилсан тогтмол коэффициент үржүүлэгч) IP Core…………………… 57
9.1. Онцлогууд……………………………………………………………………………………………… 57 9.2. Verilog HDL прототип…………………………………………………………………………… 58 9.3. VHDL Бүрэлдэхүүн хэсгийн тунхаглал…………………………………………………………………….. 58 9.4. Портууд………………………………………………………………………………………………… 59 9.5. Параметрүүд ................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................
10. ALTMULT_ACCUM (Үржүүлж хуримтлуулах) IP Core…………………………………………… 61
10.1. Онцлогууд………………………………………………………………………………………….. 62 10.2. Verilog HDL загвар……………………………………………………………………………..62 10.3. VHDL Бүрэлдэхүүн хэсгийн тунхаглал……………………………………………………………………… 63 10.4. VHDL LIBRARY_USE тунхаглал………………………………………………………………63 10.5. Портууд………………………………………………………………………………………………. 63 10.6. Параметрүүд…………………………………………………………………………………………… 64
11. ALTMULT_ADD (Multiply-Adder) IP Core………………………………………………………..69
11.1. Онцлогууд………………………………………………………………………………………….. 71 11.2. Verilog HDL Прототип……………………………………………………………………………………………………………………..72 11.3. VHDL Бүрэлдэхүүн хэсгийн тунхаглал……………………………………………………………………… 72 11.4. VHDL LIBRARY_USE тунхаглал……………………………………………………………72

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 3

Агуулга
11.5. Портууд…………………………………………………………………………………………………. 72 11.6. Параметрүүд…………………………………………………………………………………………… 73
12. ALTMULT_COMPLEX (Complex Multiplier) IP Core…………………………………………… 86 12.1. Цогцолбор үржүүлэх…………………………………………………………………………. 86 12.2. Каноник төлөөлөл………………………………………………………………………… 87 12.3. Уламжлалт төлөөлөл…………………………………………………………………. 87 12.4. Онцлогууд……………………………………………………………………………………….. 88 12.5. Verilog HDL Prototype………………………………………………………………………………………………………………………………………………………………………………..88 12.6. VHDL Бүрэлдэхүүн хэсгийн тунхаглал…………………………………………………………………… 89 12.7. VHDL LIBRARY_USE тунхаглал………………………………………………………………89 12.8. Дохио ………………………………………………………………………………………………. 89 12.9. Параметрүүд…………………………………………………………………………………………… 90
13. ALTSQRT (Бүхэл дөрвөлжин язгуур) IP цөм………………………………………………………92 13.1. Онцлогууд……………………………………………………………………………………….. 92 13.2. Verilog HDL Prototype……………………………………………………………………………………………………………………..92 13.3. VHDL Бүрэлдэхүүн хэсгийн тунхаглал……………………………………………………………………… 93 13.4. VHDL LIBRARY_USE тунхаглал………………………………………………………………93 13.5. Портууд………………………………………………………………………………………………. 93 13.6. Параметрүүд…………………………………………………………………………………………… 94
14. PARALLEL_ADD (Parallel Adder) IP Core……………………………………………………….. 95 14.1. Онцлог………………………………………………………………………………………….95 14.2. Verilog HDL Prototype………………………………………………………………………………………………………………………..95 14.3. VHDL Бүрэлдэхүүн хэсгийн тунхаглал……………………………………………………………………… 96 14.4. VHDL LIBRARY_USE тунхаглал………………………………………………………………96 14.5. Портууд…………………………………………………………………………………………………. 96 14.6. Параметрүүд…………………………………………………………………………………………… 97
15. Бүхэл тоон арифметик IP цөм хэрэглэгчийн гарын авлага Баримт бичгийн архив………………………………… 98
16. Intel FPGA бүхэл тоон арифметик IP цөмийн хэрэглэгчийн гарын авлагад зориулсан баримт бичгийн засварын түүх.... 99

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 4

Санал хүсэлт илгээх

683490 | 2020.10.05 Санал хүсэлт илгээх

1. Intel FPGA бүхэл тоон арифметик IP цөм

Та дизайндаа математикийн үйлдлийг гүйцэтгэхийн тулд Intel® FPGA бүхэл тоон IP цөмүүдийг ашиглаж болно.

Эдгээр функцууд нь өөрийн функцийг кодлохоос илүү үр дүнтэй логик синтез болон төхөөрөмжийн хэрэгжилтийг санал болгодог. Та өөрийн дизайны шаардлагад нийцүүлэн IP цөмийг өөрчлөх боломжтой.

Intel бүхэл тоон арифметик IP цөмүүдийг дараах хоёр ангилалд хуваадаг: · Параметржүүлсэн модулиудын номын сан (LPM) IP цөм · Intel-ийн тусгай (ALT) IP цөм

Дараах хүснэгтэд бүхэл арифметик IP цөмүүдийг жагсаав.

Хүснэгт 1.

IP цөмийн жагсаалт

IP цөм

LPM IP цөм

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel тусгай (ALT) IP цөм ALTECC

Функц дууссанview Тоолуур хуваагч үржүүлэгч
Нэмэгч эсвэл хасагч Харьцуулагч
ECC кодлогч/декодер

Дэмжигдсэн төхөөрөмж
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Циклон V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V үргэлжлүүлэн…

Intel корпораци. Бүх эрх хуулиар хамгаалагдсан. Intel, Intel лого болон бусад Intel тэмдэг нь Intel корпораци эсвэл түүний охин компаниудын худалдааны тэмдэг юм. Intel нь өөрийн FPGA болон хагас дамжуулагч бүтээгдэхүүнүүдээ Intel-ийн стандарт баталгааны дагуу одоогийн техникийн үзүүлэлтүүдэд нийцүүлэн ажиллуулах баталгаа өгдөг ч аливаа бүтээгдэхүүн, үйлчилгээнд ямар ч үед мэдэгдэлгүйгээр өөрчлөлт оруулах эрхтэй. Intel нь бичгээр тохиролцсоноос бусад тохиолдолд энд дурдсан аливаа мэдээлэл, бүтээгдэхүүн, үйлчилгээг ашиглах, ашиглахаас үүдэн гарах хариуцлага, хариуцлага хүлээхгүй. Intel-ийн хэрэглэгчид нийтлэгдсэн мэдээлэлд найдах, бүтээгдэхүүн, үйлчилгээний захиалга өгөхөөс өмнө төхөөрөмжийн техникийн үзүүлэлтүүдийн хамгийн сүүлийн хувилбарыг авахыг зөвлөж байна. *Бусад нэр, брэндийг бусдын өмч гэж үзэж болно.

ISO 9001:2015 Бүртгэгдсэн

1. Intel FPGA бүхэл тоо арифметик IP цөм 683490 | 2020.10.05

IP цөм Intel FPGA үржүүлэх нэмэгч эсвэл ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
ЗЭРЭГЛЭЛ_НЭМЭХ

Функц дууссанview Үржүүлэгч-Нэмэгч
Санах ойд суурилсан Тогтмол коэффициентийн үржүүлэгч
Үржүүлэгч-Аккумлятор Үржүүлэгч-Нэмүүлэгч
Цогцолбор үржүүлэгч
Бүхэл тоо квадрат үндэс
Зэрэгцээ нэмэгч

Дэмжигдсэн төхөөрөмж
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Циклон 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Холбогдох мэдээлэл
· Intel FPGA болон програмчлагдсан төхөөрөмжүүдийн хувилбарын тэмдэглэл
· Intel FPGA IP Cores-ийн танилцуулга Intel FPGA IP Cores-ийн талаарх дэлгэрэнгүй мэдээллийг өгнө.
· Floating-Point IP Cores хэрэглэгчийн гарын авлага нь Intel FPGA Floating-Point IP цөмүүдийн талаар дэлгэрэнгүй мэдээллийг өгдөг.
· Intel FPGA IP цөмүүдийн танилцуулга IP цөмүүдийг параметржүүлэх, үүсгэх, шинэчлэх, дуурайх зэрэг Intel-ийн бүх FPGA IP цөмүүдийн талаарх ерөнхий мэдээллийг өгдөг.
· Хувилбараас хамааралгүй IP болон Qsys симуляцийн скриптүүдийг үүсгэх Програм хангамж эсвэл IP хувилбарыг шинэчлэхэд гараар шинэчлэх шаардлагагүй симуляцийн скриптүүдийг үүсгэх.
· Төслийн менежментийн шилдэг туршлагын удирдамжууд нь таны төсөл болон IP-ийг үр ашигтай удирдах, зөөвөрлөх боломжтой files.
· Бүхэл тоон арифметик IP цөмийн хэрэглэгчийн гарын авлага Баримт бичгийн архивууд 98-р хуудас Бүхэл тоон арифметик IP цөмийн өмнөх хувилбаруудын хэрэглэгчийн гарын авлагын жагсаалтыг гаргаж өгнө.

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 6

Санал хүсэлт илгээх

683490 | 2020.10.05 Санал хүсэлт илгээх

2. LPM_COUNTER (Counter) IP Core

Зураг 1.

LPM_COUNTER IP цөм нь 256 бит хүртэл өргөн гаралттай дээш, доош болон дээш доош тоолуур үүсгэдэг хоёртын тоологч юм.

Дараах зурагт LPM_COUNTER IP цөмд зориулсан портуудыг харуулав.

LPM_COUNTER портууд

LPM_COUNTER

ssclr sset өгөгдлийг удаашруулах[]

q[]

дээшээ доошоо

cout

aclr ачаалах актив

clk_en cnt_en cin
inst

2.1. Онцлогууд
LPM_COUNTER IP цөм нь дараах боломжуудыг санал болгодог: · Дээш, доош, дээш/доошоо тоолуур үүсгэдэг · Дараах төрлийн тоолууруудыг үүсгэдэг:
- Энгийн хоёртын тоо - тэгээс эхлэн тоологч нэмэгдэх эсвэл 255-аас эхлэн буурах тоо.
— Модуль – тоолуур нь хэрэглэгчийн заасан модулийн утга руу нэмэгдэж эсвэл буурч, давтагдана
· Нэмэлт синхрон цэвэрлэх, ачаалах, тохируулах оролтын портуудыг дэмждэг · Нэмэлт асинхрон цэвэрлэх, ачаалах, тохируулах оролтын портуудыг дэмждэг · Нэмэлт тоолох болон цагийг идэвхжүүлэх оролтын портуудыг дэмждэг · Нэмэлт зөөвөрлөх, гаргах портуудыг дэмждэг.

ISO 9001:2015 Бүртгэгдсэн

2. LPM_COUNTER (Counter) IP Core
683490 | 2020.10.05
2.2. Verilog HDL прототип
Дараах Verilog HDL прототип нь Verilog Design-д байрладаг File (.v) lpm.v доторх эдасинтезийн лавлах.
модуль lpm_counter (q, өгөгдөл, цаг, cin, cout, clk_en, cnt_en, дээш доош, aset, aclr, ачаалах, sset, sclr, sload, eq); параметр lpm_type = "lpm_counter"; параметр lpm_width = 1; параметр lpm_modulus = 0; параметр lpm_direction = “АШИГЛААГҮЙ”; параметр lpm_value = "АШИГЛААГҮЙ"; параметр lpm_svalue = “АШИГЛААГҮЙ”; параметр lpm_pvalue = “АШИГЛААГҮЙ”; параметр lpm_port_updown = “PORT_CONNECTIVITY”; параметр lpm_hint = “АШИГЛААГҮЙ”; гаралт [lpm_width-1:0] q; гаралт cout; гаралт [15:0] eq; оролт cin; [lpm_width-1:0] өгөгдөл оруулах; оролтын цаг, clk_en, cnt_en, дээш доош; оруулах aset, aclr, aload; оролт sset, sclr, sload; төгсгөлийн модуль
2.3. VHDL бүрэлдэхүүн хэсгийн мэдэгдэл
VHDL бүрэлдэхүүн хэсгийн мэдэгдэл нь VHDL дизайн дээр байрладаг File (.vhd) доторх LPM_PACK.vhd librariesvhdllpm лавлах.
бүрэлдэхүүн хэсэг LPM_COUNTER ерөнхий ( LPM_WIDTH : натурал; LPM_MODULUS : байгалийн := 0; LPM_DIRECTION : мөр := “АШИГЛАГДСАН”; LPM_AVALUE : мөр := “АШИГЛАГДСАН”; LPM_SVALUE: мөр := “АШИГЛАГДАХГҮЙ_”; LPM_PORTITY:” DOWNPORTITY=” LPM_PVALUE : string := “АШИГЛАГДСАН” LPM_TYPE : string := LPM_HINT : string := “UNUSED”; порт (DATA: std_logic_vector(LPM_WIDTH-1-ээс 0 хүртэл):= (БУСАД =>
'0'); CLOCK: std_logic дээр; CLK_EN : std_logic-д := '1'; CNT_EN : std_logic-д := '1'; UPDOWN : std_logic-д := '1'; SLOAD : std_logic-д := '0'; SSET : std_logic-д := '0'; SCLR : std_logic-д := '0'; ALOAD : in std_logic := '0'; ASET : std_logic-д := '0'; ACLR : std_logic-д := '0'; CIN : std_logic-д := '1'; COUT : out std_logic := '0'; А: std_logic_vector (LPM_WIDTH-1-ээс 0 хүртэл); EQ: out std_logic_vector(15-аас 0 хүртэл);
эцсийн бүрэлдэхүүн хэсэг;

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 8

Санал хүсэлт илгээх

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE тунхаглал
Хэрэв та VHDL Бүрэлдэхүүн хэсгийн тунхаглалыг ашигладаг бол VHDL LIBRARY-USE мэдэгдэл шаардлагагүй.
LIBRARY lpm; lpm.lpm_components.all ашиглах;

2.5. Портууд

Дараах хүснэгтэд LPM_COUNTER IP цөмд зориулсан оролт гаралтын портуудыг жагсаав.

Хүснэгт 2.

LPM_COUNTER оролтын портууд

Портын нэр

Шаардлагатай

Тодорхойлолт

өгөгдөл[]

Үгүй

Тоолуур руу параллель өгөгдөл оруулах. Оролтын портын хэмжээ нь LPM_WIDTH параметрийн утгаас хамаарна.

цаг

Тиймээ

Эерэг ирмэгээр өдөөгдсөн цагны оролт.

clk_en

Үгүй

Бүх синхрон үйл ажиллагааг идэвхжүүлэхийн тулд цагийг идэвхжүүлнэ. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 1 байна.

cnt_en

Үгүй

Sload, sset эсвэл sclr-д нөлөөлөхгүйгээр бага гэж мэдэгдсэн тохиолдолд тоолохыг идэвхгүй болгохын тулд Count идэвхжүүлэх оролтыг хийнэ үү. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 1 байна.

дээшээ доошоо

Үгүй

Тоолох чиглэлийг хянадаг. Өндөр (1) гэж хэлэхэд тоолох чиглэл дээшээ, бага (0) байвал тоолох чиглэл доош байна. Хэрэв LPM_DIRECTION параметрийг ашиглаж байгаа бол дээш доош портыг холбох боломжгүй. Хэрэв LPM_DIRECTION ашиглагдаагүй бол дээшээ доош оруулах порт нь сонголттой. Хэрэв орхигдуулсан бол өгөгдмөл утга нь дээш байна (1).

cin

Үгүй

Бага эрэмбийн бит рүү зөөвөрлөнө. Дээш тоолуурын хувьд cin оролтын зан төлөв нь

cnt_en оролтын үйлдэлтэй адилхан. Хэрэв орхигдуулсан бол анхдагч утга нь 1 байна

(VCC).

aclr

Үгүй

Асинхрон цэвэр оролт. Хэрэв aset болон aclr хоёуланг нь ашиглаж, баталгаажуулсан бол aclr хөрөнгийг хүчингүй болгоно. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 0 (идэвхгүй) байна.

хөрөнгө

Үгүй

Асинхрон багц оролт. q[] гаралтыг бүх 1-ээр эсвэл LPM_AVALUE параметрээр тодорхойлсон утгыг зааж өгнө. Хэрэв aset болон aclr портуудыг хоёуланг нь ашиглаж, баталгаажуулсан бол aclr портын утга нь хөрөнгийн портын утгыг дарна. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 0, идэвхгүй болно.

ачаа

Үгүй

Өгөгдлийн оролт дээрх утга бүхий тоолуурыг асинхроноор ачаалдаг асинхрон ачааллын оролт. Ачаалах портыг ашиглах үед өгөгдөл[] порт холбогдсон байх ёстой. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 0, идэвхгүй болно.

sclr

Үгүй

Дараагийн идэвхтэй цагийн ирмэг дээрх тоолуурыг арилгадаг синхрон тодорхой оролт. Хэрэв sset болон sclr портуудыг хоёуланг нь ашиглаж, баталгаажуулсан бол sclr портын утга нь sset портын утгыг дарна. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 0, идэвхгүй болно.

сет

Үгүй

Дараагийн идэвхтэй цагийн ирмэг дээр тоолуурыг тохируулдаг синхрон тохиргооны оролт. q гаралтын утгыг бүх 1-ээр эсвэл LPM_SVALUE параметрээр тодорхойлсон утгыг зааж өгнө. Хэрэв sset болон sclr портуудыг хоёуланг нь ашиглаж, баталгаажуулсан бол,
sclr портын утга нь sset портын утгыг дарна. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 0 (идэвхгүй) байна.

ачаалал

Үгүй

Дараагийн идэвхтэй цагийн ирмэг дээр тоологчийг өгөгдөл[] ачаалдаг синхрон ачааллын оролт. Sload портыг ашиглах үед өгөгдөл[] порт холбогдсон байх ёстой. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 0 (идэвхгүй) байна.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 9

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

Хүснэгт 3.

LPM_COUNTER гаралтын портууд

Портын нэр

Шаардлагатай

Тодорхойлолт

q[]

Үгүй

Тоолуураас өгөгдлийн гаралт. Гаралтын портын хэмжээ нь

LPM_WIDTH параметрийн утга. q[] эсвэл eq[15..0] портуудын ядаж нэг нь

холбогдсон байх ёстой.

eq[15..0]

Үгүй

Тоолуурын код тайлах гаралт. Параметр нь зөвхөн AHDL-ийг дэмждэг тул eq[15..0] порт нь параметр засварлагчд хандах боломжгүй.
q[] порт эсвэл eq[] порт холбогдсон байх ёстой. c eq порт хүртэл ашиглаж болно (0 <= c <= 15). Зөвхөн хамгийн бага тоолох 16 утгыг л тайлсан. Тооцооны утга c үед eqc гаралт өндөр (1) гэж батлагдна. Жишээ ньample, тоо 0 байх үед eq0 = 1, тоо 1 бол eq1 = 1, тоо 15 бол eq 15 = 1. 16 ба түүнээс дээш тооны утгын кодыг тайлсан гаралт нь гадаад кодчилол шаарддаг. eq[15..0] гаралт нь q[] гаралттай асинхрон байна.

cout

Үгүй

Тоолуурын MSB битийн зөөвөрлөх порт. Энэ нь том тоолуур үүсгэхийн тулд өөр тоолууртай холбогдож болно.

2.6. Параметрүүд

Дараах хүснэгтэд LPM_COUNTER IP цөмийн параметрүүдийг жагсаав.

Хүснэгт 4.

LPM_COUNTER параметрүүд

Параметрийн нэр

Төрөл

LPM_WIDTH

Бүхэл тоо

LPM_DIRECTION

Мөр

LPM_MODULUS LPM_AVALUE

Бүхэл тоо
Бүхэл тоо/ Мөр

LPM_SVALUE LPM_HINT

Бүхэл тоо/ Мөр
Мөр

LPM_TYPE

Мөр

Шаардлагатай Тийм Үгүй Үгүй Үгүй
Үгүй Үгүй
Үгүй

Тодорхойлолт
Өгөгдлийн[] болон q[] портуудыг ашиглаж байгаа бол тэдгээрийн өргөнийг заана.
Утгууд нь ДЭЭШ, ДООШ, АШИГЛААГҮЙ. Хэрэв LPM_DIRECTION параметрийг ашиглаж байгаа бол дээш доош портыг холбох боломжгүй. Дээш уруудах порт холбогдоогүй үед LPM_DIRECTION параметрийн өгөгдмөл утга нь ДЭЭШ байна.
Хамгийн их тоо, нэмэх нь нэг. Тоолуурын мөчлөг дэх өвөрмөц төлөвүүдийн тоо. Хэрэв ачааллын утга LPM_MODULUS параметрээс их байвал тоолуурын үйлдлийг заагаагүй болно.
Хөрөнгийг өндөр гэж батлах үед ачаалагдсан тогтмол утга. Хэрэв заасан утга нь түүнээс их эсвэл тэнцүү бол , тоолуурын зан төлөв нь тодорхойгүй (X) логик түвшин, хаана Хэрэв байгаа бол LPM_MODUULUS эсвэл 2 ^ LPM_WIDTH. Intel танд энэ утгыг AHDL загварт аравтын бутархай тоо болгон зааж өгөхийг зөвлөж байна.
Sset портыг өндөр гэж батлах үед цагийн портын өсөн нэмэгдэж буй ирмэг дээр ачаалагдсан тогтмол утга. Intel танд энэ утгыг AHDL загварт аравтын бутархай тоо болгон зааж өгөхийг зөвлөж байна.
Та VHDL дизайн дахь параметржүүлсэн модулиудын (LPM) функцын номын санг үүсгэсэн үед File (.vhd), та Intel-д зориулсан параметрийг зааж өгөхийн тулд LPM_HINT параметрийг ашиглах ёстой. Жишээ ньample: LPM_HINT = “CHAIN_SIZE = 8, ONE_INPUT_IS_STANT = ТИЙМ”
Өгөгдмөл утга нь АШИГЛАСАН.
VHDL дизайн дахь параметржүүлсэн модулиудын (LPM) байгууллагын нэрийг тодорхойлно files.
үргэлжилсэн…

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 10

Санал хүсэлт илгээх

2. LPM_COUNTER (Counter) IP Core 683490 | 2020.10.05

Параметрийн нэр INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

String String гэж бичнэ үү
Мөр
Мөр

Шаардлагатай Үгүй
Үгүй
Үгүй

Тодорхойлолт
Энэ параметрийг загварчлал болон зан үйлийн загварчлалын зорилгоор ашигладаг. Энэ параметрийг загварчлал болон зан үйлийн загварчлалын зорилгоор ашигладаг. Параметр засварлагч нь энэ параметрийн утгыг тооцоолно.
Intel-ийн тусгай параметр. Та VHDL дизайн дахь CARRY_CNT_EN параметрийг зааж өгөхийн тулд LPM_HINT параметрийг ашиглах ёстой. fileс. Утгууд нь SMART, ON, OFF, болон АШИГЛАГДСАН. Cnt_en дохиог зөөвөрлөх гинжээр дамжуулах LPM_COUNTER функцийг идэвхжүүлнэ. Зарим тохиолдолд CARRY_CNT_EN параметрийн тохиргоо нь хурдад бага зэрэг нөлөөлж болзошгүй тул та үүнийг унтрааж болно. Өгөгдмөл утга нь SMART бөгөөд хэмжээ, хурд хоёрын хооронд хамгийн сайн тохирдог.
Intel-ийн тусгай параметр. VHDL дизайн дахь LABWIDE_SCLR параметрийг тодорхойлохын тулд та LPM_HINT параметрийг ашиглах ёстой. fileс. Утгууд нь АСААЛТТАЙ, унтарсан эсвэл АШИГЛААГҮЙ байна. Өгөгдмөл утга нь ON байна. Хуучирсан төхөөрөмжийн гэр бүлд байдаг LABwide sclr функцийг ашиглахыг идэвхгүй болгох боломжийг танд олгоно. Энэ сонголтыг идэвхгүй болгосноор хэсэгчлэн дүүргэсэн LAB-г бүрэн ашиглах боломжийг нэмэгдүүлж, SCLR нь бүрэн LAB-д хамаарахгүй тохиолдолд илүү өндөр логик нягтралыг бий болгож болзошгүй юм. Энэ параметрийг буцаах боломжтой бөгөөд Intel танд энэ параметрийг ашиглахгүй байхыг зөвлөж байна.
Дээш оруулах оролтын портын хэрэглээг заана. Хэрэв орхигдуулсан бол өгөгдмөл утга нь PORT_CONNECTIVITY байна. Портын утгыг PORT_USED гэж тохируулсан үед портыг ашигласан гэж үзнэ. Портын утгыг PORT_UNUSED гэж тохируулсан бол портыг ашиглагдаагүй гэж үзнэ. Портын утгыг PORT_CONNECTIVITY гэж тохируулсан үед портын холболтыг шалгах замаар портын хэрэглээг тодорхойлно.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 11

683490 | 2020.10.05 Санал хүсэлт илгээх

3. LPM_DIVIDE (Хуваагч) Intel FPGA IP Core

Зураг 2.

LPM_DIVIDE Intel FPGA IP цөм нь хуваагчийг ашиглан тоологчийн оролтын утгыг хуваагчийн оролтын утгад хуваахын тулд хуваагч ба үлдэгдлийг гаргадаг.

Дараах зурагт LPM_DIVIDE IP цөмд зориулсан портуудыг харуулав.

LPM_DIVIDE портууд

LPM_DIVIDE

тоо[] хэмжээ[] цаг

quotient[] үлдсэн[]

clken aclr

inst

3.1. Онцлогууд
LPM_DIVIDE IP цөм нь дараах боломжуудыг санал болгодог: · Тоолуурын оролтын утгыг хуваагч оролтоор хуваах хуваагчийг үүсгэдэг.
коэффициент ба үлдэгдлийг гаргах утга. · 1 битийн өгөгдлийн өргөнийг дэмждэг. · Тоолуурын аль алинд нь гарын үсэг зурсан болон гарын үсэггүй өгөгдлийг дүрслэх форматыг дэмждэг
болон хуваагч утгууд. · Талбай эсвэл хурдыг оновчтой болгохыг дэмждэг. · Эерэг үлдэгдэл гаралтыг зааж өгөх сонголтоор хангана. · Дамжуулах хоолойн тохируулж болох гаралтын хоцролтыг дэмждэг. · Нэмэлт асинхрон тодорхой, цагийг идэвхжүүлэх портуудыг дэмждэг.

3.2. Verilog HDL прототип
Дараах Verilog HDL прототип нь Verilog Design-д байрладаг File (.v) lpm.v доторх эдасинтезийн лавлах.
модуль lpm_divide (quotient, үлдэгдэл, тоо, нэршил, цаг, clken, aclr); параметр lpm_type = "lpm_divide"; параметр lpm_widthn = 1; параметр lpm_widthd = 1; параметр lpm_nrepresentation = “ҮСГҮЙ”; параметр lpm_drepresentation = "ГАРЫН ҮСЭГДЭЛГҮЙ"; параметр lpm_remainderpositive = “ҮНЭН”; параметр lpm_pipeline = 0;

ISO 9001:2015 Бүртгэгдсэн

3. LPM_DIVIDE (Хуваагч) Intel FPGA IP Core 683490 | 2020.10.05

параметр lpm_hint = "АШИГЛААГҮЙ"; оролтын цаг; оролт clken; aclr оруулах; оролт [lpm_widthn-1:0] тоо; оролт [lpm_widthd-1:0] denom; гаралт [lpm_widthn-1:0] quotient; гаралт [lpm_widthd-1:0] хэвээр байна; төгсгөлийн модуль

3.3. VHDL бүрэлдэхүүн хэсгийн мэдэгдэл
VHDL бүрэлдэхүүн хэсгийн мэдэгдэл нь VHDL дизайн дээр байрладаг File (.vhd) доторх LPM_PACK.vhd librariesvhdllpm лавлах.
бүрэлдэхүүн хэсэг LPM_DIVIDE ерөнхий (LPM_WIDTHN : байгалийн; LPM_WIDTHD : байгалийн;
LPM_NREPRESENTATION : string := “SIGNED”; LPM_DREPRESENTATION : string := “SIGNED”; LPM_PIPELINE : байгалийн := 0; LPM_TYPE : мөр := L_DIVIDE; LPM_HINT : мөр := “АШИГЛААГҮЙ”); порт (NUMER : std_logic_vector(LPM_WIDTHN-1-ээс 0 хүртэл); DENOM : std_logic_vector(LPM_WIDTHD-1-ээс 0 хүртэл); ACLR : std_logic-д := '0'; CLOCK : std_logic-д: CL'0-д: CL_st хүртэл; := '1'; эцсийн бүрэлдэхүүн хэсэг;

3.4. VHDL LIBRARY_USE тунхаглал
Хэрэв та VHDL Бүрэлдэхүүн хэсгийн тунхаглалыг ашигладаг бол VHDL LIBRARY-USE мэдэгдэл шаардлагагүй.
LIBRARY lpm; lpm.lpm_components.all ашиглах;

3.5. Портууд

Дараах хүснэгтэд LPM_DIVIDE IP цөмд зориулсан оролт, гаралтын портуудыг жагсаав.

Хүснэгт 5.

LPM_DIVIDE оролтын портууд

Портын нэр

Шаардлагатай

тоо[]

Тиймээ

нэршил[]

Тиймээ

Тодорхойлолт
Тоолуурын өгөгдөл оруулах. Оролтын портын хэмжээ нь LPM_WIDTHN параметрийн утгаас хамаарна.
Хуваарийн өгөгдөл оруулах. Оролтын портын хэмжээ нь LPM_WIDTHD параметрийн утгаас хамаарна.
үргэлжилсэн…

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 13

3. LPM_DIVIDE (Хуваагч) Intel FPGA IP Core 683490 | 2020.10.05

Портын нэрийн цаг
aclr

Шаардлагатай Үгүй
Үгүй

Тодорхойлолт
Дамжуулсан хэрэглээнд зориулсан цагийн оролт. LPM_PIPELINE 0-ээс өөр утгуудын хувьд (өгөгдмөл) цагны портыг идэвхжүүлсэн байх ёстой.
Цагийн тохируулгатай хэрэглээг идэвхжүүлнэ. Клкен порт өндөр байх үед хуваах ажиллагаа явагдана. Дохио багатай үед ямар ч ажиллагаа гарахгүй. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 1 байна.
Асинхрон цэвэр портыг цагны оролттой асинхрон байдлаар бүх '0-д дамжуулах хоолойг дахин тохируулахын тулд ямар ч үед ашигладаг.

Хүснэгт 6.

LPM_DIVIDE гаралтын портууд

Портын нэр

Шаардлагатай

Тодорхойлолт

коэффициент[]

Тиймээ

Өгөгдлийн гаралт. Гаралтын портын хэмжээ нь LPM_WIDTHN-ээс хамаарна

параметрийн утга.

үлдэх[]

Тиймээ

Өгөгдлийн гаралт. Гаралтын портын хэмжээ нь LPM_WIDTHD-ээс хамаарна

параметрийн утга.

3.6. Параметрүүд

Дараах хүснэгтэд LPM_DIVIDE Intel FPGA IP цөмийн параметрүүдийг жагсаав.

Параметрийн нэр

Төрөл

Шаардлагатай

Тодорхойлолт

LPM_WIDTHN

Бүхэл тоо

Тиймээ

[] болон тооны өргөнийг заана

quotient[] портууд. 1-ээс 64 хүртэлх утгууд.

LPM_WIDTHD

Бүхэл тоо

Тиймээ

Номын [] ба өргөнийг зааж өгнө

[] портууд хэвээр байна. 1-ээс 64 хүртэлх утгууд.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

Үгүй

Тоолуурын оролтын тэмдгийн дүрслэл.

Утга нь гарын үсэг зурсан ба гарын үсэг зураагүй. Энэ үед

параметрийг SIGNED буюу хуваагч гэж тохируулсан

тоо[] оролтыг хоёрын тэмдэгт гэж тайлбарладаг

нэмэлт.

Үгүй

Хуваарийн оролтын тэмдгийн дүрслэл.

Утга нь гарын үсэг зурсан ба гарын үсэг зураагүй. Энэ үед

параметрийг SIGNED буюу хуваагч гэж тохируулсан

denom[] оролтыг хоёрын тэмдэгт гэж тайлбарладаг

нэмэлт.

LPM_TYPE

Мөр

Үгүй

Параметржүүлсэн номын санг тодорхойлно

VHDL дизайн дахь модулиудын (LPM) байгууллагын нэр

files (.vhd).

LPM_TINT

Мөр

Үгүй

Та номын сан үүсгэх үед

параметржүүлсэн модулиудын (LPM) функц нь а

VHDL дизайн File (.vhd), та ашиглах ёстой

Intel-г зааж өгөх LPM_HINT параметр

тодорхой параметр. Жишээ ньample: LPM_HINT

= “CHAIN_SIZE = 8,

НЭГ_ОРОЛТ_ТОГТНО = ТИЙМ” The

өгөгдмөл утга нь АШИГЛАСАН.

LPM_REMAINEROSITIVE

Мөр

Үгүй

Intel-ийн тусгай параметр. Та ашиглах ёстой

LPM_HINT параметрийг зааж өгөх

LPM_REMAINDERPOSITIVE параметр

VHDL дизайн fileс. Утгууд нь ҮНЭН эсвэл ХУДАЛ.

Хэрэв энэ параметрийг ҮНЭН гэж тохируулсан бол

Үлдсэн[] портын утга илүү их байх ёстой

үргэлжилсэн…

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 14

Санал хүсэлт илгээх

3. LPM_DIVIDE (Хуваагч) Intel FPGA IP Core 683490 | 2020.10.05

Параметрийн нэр

Төрөл

ДЭЭД_ХУРД

Бүхэл тоо

LPM_PIPELINE

Бүхэл тоо

ЗОРИУЛСАН_ТӨХӨӨРӨМЖ_ГЭР БҮЛИЙГ АЛГАСАХ_BITS

Бүхэл тоо

Шаардлагатай дугаар
Үгүй Үгүй Үгүй

Тодорхойлолт
тэг буюу тэгтэй тэнцүү. Хэрэв энэ параметрийг ҮНЭН гэж тохируулсан бол үлдэгдэл[] портын утга нь тэг эсвэл утга нь тоон портын утгатай эерэг эсвэл сөрөг тэмдэгтэй ижил байна. Талбайг багасгаж, хурдыг сайжруулахын тулд үлдэгдэл нь эерэг байх ёстой эсвэл үлдэгдэл нь чухал биш үйлдлүүдэд энэ параметрийг ҮНЭН болгож тохируулахыг Intel зөвлөж байна.
Intel-ийн тусгай параметр. VHDL дизайн дахь MAXIMIZE_SPEED параметрийг тодорхойлохын тулд та LPM_HINT параметрийг ашиглах ёстой. fileс. Утгууд нь [0..9]. Хэрэв ашиглаж байгаа бол Intel Quartus Prime программ хангамж нь LPM_DIVIDE функцийн тодорхой жишээг чиглүүлэх чадвараас илүү хурдыг оновчтой болгохыг оролдох ба Оновчлолын Техникийн логик сонголтын тохиргоог хүчингүй болгодог. Хэрэв MAXIMIZE_SPEED ашиглагдаагүй бол оронд нь Оновчлолын Техникийн сонголтыг ашиглана. Хэрэв MAXIMIZE_SPEED-ийн утга 6 ба түүнээс дээш байвал хөрвүүлэгч LPM_DIVIDE IP цөмийг зөөвөрлөх гинж ашиглан илүү өндөр хурдаар оновчтой болгодог; хэрэв утга нь 5 ба түүнээс бага бол хөрвүүлэгч нь зөөвөрлөх хэлхээгүйгээр дизайныг хэрэгжүүлдэг.
quotient[] болон үлдэх[] гаралттай холбоотой хоцрогдлын цагийн мөчлөгийн тоог заана. Тэг (0) утга нь хоцрогдол байхгүй, цэвэр хослол функц үүсгэгдсэн болохыг илтгэнэ. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 0 (хоолойн бус). Та LPM_PIPELINE параметрийн LPM_WIDTHN-ээс өндөр утгыг зааж өгөх боломжгүй.
Энэ параметрийг загварчлал болон зан үйлийн загварчлалын зорилгоор ашигладаг. Параметр засварлагч нь энэ параметрийн утгыг тооцоолно.
LPM_DIVIDE IP цөмд тэргүүлэх GND-ийн тоог өгөх замаар тэргүүлэх битүүдийн логикийг оновчтой болгохын тулд илүү үр дүнтэй бутархай бит хуваахыг зөвшөөрдөг. Энэ параметрийн гаралт дээр тэргүүлэх GND-ийн тоог зааж өгнө үү.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 15

683490 | 2020.10.05 Санал хүсэлт илгээх

4. LPM_MULT (Үржүүлэгч) IP Core

Зураг 3.

LPM_MULT IP цөм нь бүтээгдэхүүнийг гаралт болгон гаргахын тулд хоёр оролтын өгөгдлийн утгыг үржүүлэх үржүүлэгчийг хэрэгжүүлдэг.

Дараах зурагт LPM_MULT IP цөмд зориулсан портуудыг харуулав.

LPM_Mult портууд

LPM_MULT цагийн өгөгдөл[] үр дүн[] мэдээллийн сан[] aclr/sclr clken
inst

Холбогдох мэдээллийн онцлогууд 71-р хуудас

4.1. Онцлогууд
LPM_MULT IP цөм нь дараах боломжуудыг санал болгодог: · Оролтын өгөгдлийн хоёр утгыг үржүүлдэг үржүүлэгчийг үүсгэдэг · 1 битийн өгөгдлийн өргөнийг дэмждэг · Гарын үсэг зурсан болон гарын үсэггүй өгөгдлийг дүрслэх форматыг дэмждэг · Талбай эсвэл хурдыг оновчтой болгохыг дэмждэг · Тохируулах боломжтой гаралтын хоцролттой дамжуулах хоолойг дэмждэг · Зориулалтын дижитал дохио боловсруулах (DSP) -д хэрэгжүүлэх сонголт
блокийн хэлхээ эсвэл логик элементүүд (LEs) Тайлбар: Анхдагчаар дэмжигдсэн хэмжээнээс том үржүүлэгчийг бүтээхдээ/
Энэ нь DSP блокуудын каскадын үр дүнд бий болох гүйцэтгэлийн нөлөөлөл байх болно. · Нэмэлт асинхрон цэвэрлэх, цагийг идэвхжүүлэх оролтын портуудыг дэмждэг · Intel Stratix 10, Intel Arria 10, Intel Cyclone 10 GX төхөөрөмжүүдэд зориулсан нэмэлт синхрон цэвэрлэхийг дэмждэг.

ISO 9001:2015 Бүртгэгдсэн

4. LPM_MULT (Үржүүлэгч) IP Core 683490 | 2020.10.05
4.2. Verilog HDL прототип
Дараах Verilog HDL прототип нь Verilog Design-д байрладаг File (.v) lpm.v доторх эдасинтезийн лавлах.
модуль lpm_mult (үр дүн, өгөгдөл, мэдээллийн сан, нийлбэр, цаг, clken, aclr) параметр lpm_type = “lpm_mult”; параметр lpm_widtha = 1; параметр lpm_widthb = 1; параметр lpm_widths = 1; параметр lpm_widthp = 1; параметр lpm_representation = "ГАРЫН ҮСЭГДЭЛГҮЙ"; параметр lpm_pipeline = 0; параметр lpm_hint = “АШИГЛААГҮЙ”; оролтын цаг; оролт clken; aclr оруулах; оролт [lpm_widtha-1:0] dataa; оролт [lpm_widthb-1:0] datab; оролт [lpm_widths-1:0] нийлбэр; гаралт [lpm_widthp-1:0] үр дүн; төгсгөлийн модуль
4.3. VHDL бүрэлдэхүүн хэсгийн мэдэгдэл
VHDL бүрэлдэхүүн хэсгийн мэдэгдэл нь VHDL дизайн дээр байрладаг File (.vhd) доторх LPM_PACK.vhd librariesvhdllpm лавлах.
бүрэлдэхүүн хэсэг LPM_MULT ерөнхий ( LPM_WIDTHA : байгалийн; LPM_WIDTHB : байгалийн; LPM_WIDTHS : байгалийн := 1; LPM_WIDTHP : байгалийн;
LPM_REPRESENTATION : string := “SIGNED”; LPM_PIPELINE : байгалийн := 0; LPM_TYPE: мөр := L_MULT; LPM_HINT : мөр := “АШИГЛААГҮЙ”); порт ( DATAA : std_logic_vector(LPM_WIDTHA-1-ээс 0 хүртэл); DATAB: std_logic_vector(LPM_WIDTHB-1-ээс 0 хүртэл); ACLR: std_logic-д := '0'; CLOCK: std_logic-д CL'EN':std_logic: := '0'; SUM : std_logic_vector(LPM_WIDTHS-1-ээс 1 хүртэл) := (OTHERS => '0' : out std_logic_vector(LPM_WIDTHP-0-ээс 1 хүртэл)); эцсийн бүрэлдэхүүн хэсэг;
4.4. VHDL LIBRARY_USE тунхаглал
Хэрэв та VHDL Бүрэлдэхүүн хэсгийн тунхаглалыг ашигладаг бол VHDL LIBRARY-USE мэдэгдэл шаардлагагүй.
LIBRARY lpm; lpm.lpm_components.all ашиглах;

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 17

4. LPM_MULT (Үржүүлэгч) IP Core 683490 | 2020.10.05

4.5. Дохио

Хүснэгт 7.

LPM_MULT оролтын дохио

Дохионы нэр

Шаардлагатай

Тодорхойлолт

өгөгдөл[]

Тиймээ

Өгөгдлийн оролт.

Intel Stratix 10, Intel Arria 10, Intel Cyclone 10 GX төхөөрөмжүүдийн хувьд оролтын дохионы хэмжээ нь Dataa width параметрийн утгаас хамаарна.

Хуучин болон Intel Cyclone 10 LP төхөөрөмжүүдийн хувьд оролтын дохионы хэмжээ LPM_WIDTHA параметрийн утгаас хамаарна.

датаб[]

Тиймээ

Өгөгдлийн оролт.

Intel Stratix 10, Intel Arria 10, Intel Cyclone 10 GX төхөөрөмжүүдийн хувьд оролтын дохионы хэмжээ нь Datab width параметрийн утгаас хамаарна.

Хуучин болон Intel Cyclone 10 LP төхөөрөмжүүдийн хувьд оролтын дохионы хэмжээ хамаарна

LPM_WIDTHB параметрийн утга дээр.

цаг

Үгүй

Дамжуулсан хэрэглээнд зориулсан цагийн оролт.

Хуучин болон Intel Cyclone 10 LP төхөөрөмжүүдийн хувьд LPM_PIPELINE 0-ээс өөр утгуудад цагийн дохиог идэвхжүүлсэн байх ёстой (өгөгдмөл).

Intel Stratix 10, Intel Arria 10, болон Intel Cyclone 10 GX төхөөрөмжүүдийн хувьд хоцролтын утга 1-ээс өөр байвал цагийн дохиог идэвхжүүлсэн байх ёстой (өгөгдмөл).

клкен

Үгүй

Дамжуулсан хэрэглээнд зориулсан цагийг идэвхжүүлнэ. Клкен дохио өндөр байх үед

нэмэгч/хасах ажиллагаа явагдана. Дохио багатай үед ажиллахгүй

тохиолддог. Хэрэв орхигдуулсан бол анхдагч утга нь 1 байна.

aclr sclr

Үгүй

Дамжуулах хоолойг бүх 0-д дахин тохируулахын тулд ямар ч үед ашигладаг асинхрон тодорхой дохио,

цагийн дохионд асинхроноор. Дамжуулах хоолой нь тодорхойгүй (X) болж эхэлнэ

логик түвшин. Гаралтууд нь тогтмол боловч тэг биш утгатай байна.

Үгүй

Дамжуулах хоолойг бүх 0-д тохируулахын тулд ямар ч үед ашигладаг синхрон тодорхой дохио,

цагийн дохиотой синхроноор. Дамжуулах хоолой нь тодорхойгүй (X) болж эхэлнэ

логик түвшин. Гаралтууд нь тогтмол боловч тэг биш утгатай байна.

Хүснэгт 8.

LPM_MULT Гаралтын дохио

дохионы нэр

Шаардлагатай

Тодорхойлолт

үр дүн[]

Тиймээ

Өгөгдлийн гаралт.

Хуучин болон Intel Cyclone 10 LP төхөөрөмжүүдийн хувьд гаралтын дохионы хэмжээ нь LPM_WIDTHP параметрийн утгаас хамаарна. Хэрэв LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) эсвэл (LPM_WIDTHA + LPM_WIDTHS) бол зөвхөн LPM_WIDTHP MSB-ууд л байна.

Intel Stratix 10, Intel Arria 10 болон Intel Cyclone 10 GX-ийн хувьд гаралтын дохионы хэмжээ нь Үр дүнгийн өргөн параметрээс хамаарна.

4.6. Stratix V, Arria V, Cyclone V, Intel Cyclone 10 LP төхөөрөмжүүдийн параметрүүд

4.6.1. Ерөнхий таб

Хүснэгт 9.

Ерөнхий таб

Параметр

Үнэ цэнэ

Үржүүлэгчийн тохиргоо

'data' оролтыг 'datab' оролтоор үржүүлнэ

Өгөгдмөл утга

Тодорхойлолт

'data' оролтыг 'datab' оролтоор үржүүлнэ

Үржүүлэгчийн хүссэн тохиргоог сонгоно уу.
үргэлжилсэн…

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 18

Санал хүсэлт илгээх

4. LPM_MULT (Үржүүлэгч) IP Core 683490 | 2020.10.05

Параметр
'Dataa' оролт хэр өргөн байх ёстой вэ? 'Мэдээллийн' оролт хэр өргөн байх ёстой вэ? "Үр дүн" гаралтын өргөнийг хэрхэн тодорхойлох вэ? Өргөнийг хязгаарлах

Үнэ цэнэ
'Dataa' оролтыг өөрөө үржүүлэх (квадрат үйлдэл)
1-256 бит

Өгөгдмөл утга

Тодорхойлолт

8 бит

dataa[] портын өргөнийг зааж өгнө үү.

1-256 бит

8 бит

Datab[] портын өргөнийг зааж өгнө үү.

Өргөнийг автоматаар тооцоолох Өргөнийг хязгаарлах
1-512 бит

Өргөнийг автоматаар тооцоолно

Үр дүнгийн[] портын өргөнийг тодорхойлохын тулд хүссэн аргыг сонгоно уу.

16 бит

Үр дүнгийн[] портын өргөнийг зааж өгнө үү.
Энэ утга нь Type параметрийн Өргөнийг хязгаарлах гэснийг сонгосноор л үр дүнтэй байх болно.

4.6.2. Ерөнхий 2 Таб

Хүснэгт 10. Ерөнхий 2 Tab

Параметр

Үнэ цэнэ

Өгөгдлийн сангийн оролт

'Datab' оролтын автобус тогтмол утгатай юу?

Үгүй Тийм

Үржүүлэх төрөл

Ямар төрлийн

Гарын үсэг зураагүй

үржүүлэхийг хүсч байна уу? Гарын үсэг зурсан

Хэрэгжилт

Аль үржүүлэгчийн хэрэгжилтийг ашиглах ёстой вэ?

Өгөгдмөл хэрэгжүүлэлтийг ашиглана уу
Зориулалтын үржүүлэгчийн хэлхээг ашиглах (Бүх гэр бүлд байхгүй)
Логик элементүүдийг ашиглах

Өгөгдмөл утга

Тодорхойлолт

Үгүй

-ийн тогтмол утгыг зааж өгөхийн тулд Тийм гэж сонго

`datab' оролтын автобус, хэрэв байгаа бол.

Гарын үсэг зураагүй

dataa[] болон datab[] оролтын аль алиных нь төлөөллийн форматыг зааж өгнө үү.

Анхдагч хэрэгжүүлэгч ионыг ашиглана уу

Үр дүнгийн[] портын өргөнийг тодорхойлохын тулд хүссэн аргыг сонгоно уу.

4.6.3. Дамжуулах таб

Хүснэгт 11. Дамжуулах таб

Параметр

Та дугаарыг дамжуулахыг хүсч байна уу?

функц?

Тиймээ

Үнэ цэнэ

"aclr" үүсгэх

—

асинхрон цэвэр порт

Өгөгдмөл утга

Тодорхойлолт

Үгүй

Дамжуулах хоолойн бүртгэлийг идэвхжүүлэхийн тулд Тийм гэж сонго

үржүүлэгчийн гаралт ба хүссэнийг зааж өгнө

цагийн мөчлөг дэх гаралтын хоцрогдол. -г идэвхжүүлж байна

дамжуулах хоолойн бүртгэл нь нэмэлт хоцролтыг нэмдэг

гаралт.

Сонгогдоогүй

Дамжуулах хоолойн бүртгэлд асинхрон цэвэрлэх ашиглахын тулд aclr портыг идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу.
үргэлжилсэн…

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 19

4. LPM_MULT (Үржүүлэгч) IP Core 683490 | 2020.10.05

Параметр
"clken" цагийг идэвхжүүлэх цагийг үүсгэ
Оновчлол
Та ямар төрлийн оновчлолыг хүсч байна вэ?

Үнэ цэнэ -
Өгөгдмөл хурдны бүс

Өгөгдмөл утга

Тодорхойлолт

Сонгогдоогүй

Дамжуулах хоолойн бүртгэлийн цагийн портын идэвхтэй өндөр цагийг идэвхжүүлэхийг зааж өгнө

Өгөгдмөл

IP цөмд зориулж хүссэн оновчлолыг зааж өгнө үү.
IP цөмд хамгийн сайн оновчлолыг тодорхойлохын тулд Intel Quartus Prime программ хангамжийг олгохын тулд Default-г сонго.

4.7. Intel Stratix 10, Intel Arria 10, Intel Cyclone 10 GX төхөөрөмжүүдийн параметрүүд

4.7.1. Ерөнхий таб

Хүснэгт 12. Ерөнхий таб

Параметр

Үнэ цэнэ

Өгөгдмөл утга

Тодорхойлолт

Үржүүлэгчийн тохиргооны төрөл
Өгөгдлийн портын өргөн

'data' оролтыг 'datab' оролтоор үржүүлнэ
'Dataa' оролтыг өөрөө үржүүлэх (квадрат үйлдэл)

'data' оролтыг 'datab' оролтоор үржүүлнэ

Үржүүлэгчийн хүссэн тохиргоог сонгоно уу.

Өгөгдлийн өргөн

1-256 бит

8 бит

dataa[] портын өргөнийг зааж өгнө үү.

Өгөгдлийн сангийн өргөн

1-256 бит

8 бит

Datab[] портын өргөнийг зааж өгнө үү.

"Үр дүн" гаралтын өргөнийг хэрхэн тодорхойлох вэ?

Төрөл

Өргөнийг автоматаар тооцоол
Өргөнийг хязгаарлах

Өргөнийг автоматаар тооцоолно

Үр дүнгийн[] портын өргөнийг тодорхойлохын тулд хүссэн аргыг сонгоно уу.

Үнэ цэнэ

1-512 бит

16 бит

Үр дүнгийн өргөн

1-512 бит

—

Үр дүн[] портын үр дүнтэй өргөнийг харуулна.

4.7.2. Ерөнхий 2 Таб

Хүснэгт 13. Ерөнхий 2 Tab

Параметр

Өгөгдлийн сангийн оролт

'Datab' оролтын автобус тогтмол утгатай юу?

Үгүй Тийм

Үнэ цэнэ

Өгөгдмөл утга

Тодорхойлолт

Үгүй

-ийн тогтмол утгыг зааж өгөхийн тулд Тийм гэж сонго

`datab' оролтын автобус, хэрэв байгаа бол.

үргэлжилсэн…

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 20

Санал хүсэлт илгээх

4. LPM_MULT (Үржүүлэгч) IP Core 683490 | 2020.10.05

Параметр

Үнэ цэнэ

0-ээс их аливаа утга

Үржүүлэх төрөл

Ямар төрлийн

Гарын үсэг зураагүй

үржүүлэхийг хүсч байна уу? Гарын үсэг зурсан

Хэрэгжүүлэх хэв маяг

Аль үржүүлэгчийн хэрэгжилтийг ашиглах ёстой вэ?

Өгөгдмөл хэрэгжүүлэлтийг ашиглана уу
Зориулалтын үржүүлэгчийн хэлхээг ашигла
Логик элементүүдийг ашиглах

Өгөгдмөл утга

Тодорхойлолт

Datab[] портын тогтмол утгыг зааж өгнө.

Гарын үсэг зураагүй

dataa[] болон datab[] оролтын аль алиных нь төлөөллийн форматыг зааж өгнө үү.

Анхдагч хэрэгжүүлэгч ионыг ашиглана уу

Үр дүнгийн[] портын өргөнийг тодорхойлохын тулд хүссэн аргыг сонгоно уу.

4.7.3. Дамжуулах хоолой

Хүснэгт 14. Дамжуулах таб

Параметр

Үнэ цэнэ

Та функцийг дамжуулахыг хүсч байна уу?

Дамжуулах хоолой

Үгүй Тийм

Хоцролтыг арилгах дохионы төрөл

0-ээс их аливаа утга.
NONE ACLR SCLR

"clken" цагийг үүсгэ

—

цагийг идэвхжүүлнэ

Та ямар төрлийн оновчлолыг хүсч байна вэ?

Төрөл

Өгөгдмөл хурдны бүс

Өгөгдмөл утга

Тодорхойлолт

Үгүй 1 ҮГҮЙ
—

Үржүүлэгчийн гаралт руу дамжуулах хоолойн бүртгэлийг идэвхжүүлэхийн тулд Тийм гэснийг сонгоно уу. Дамжуулах хоолойн бүртгэлийг идэвхжүүлснээр гаралтад нэмэлт хоцрогдол нэмэгдэнэ.
Цагийн мөчлөгт хүссэн гаралтын хоцролтыг зааж өгнө үү.
Дамжуулах хоолойн бүртгэлийг дахин тохируулах төрлийг зааж өгнө үү. Хэрэв та дамжуулах хоолойн бүртгэл ашигладаггүй бол ҮГҮЙ гэснийг сонгоно уу. Дамжуулах хоолойн бүртгэлд асинхрон цэвэрлэх ашиглахын тулд ACLR-г сонгоно уу. Энэ нь ACLR порт үүсгэх болно. Дамжуулах хоолойн бүртгэлд синхрон цэвэрлэх ашиглахын тулд SCLR-г сонгоно уу. Энэ нь SCLR порт үүсгэх болно.
Дамжуулах хоолойн бүртгэлийн цагийн портын идэвхтэй өндөр цагийг идэвхжүүлэхийг зааж өгнө

Өгөгдмөл

IP цөмд зориулж хүссэн оновчлолыг зааж өгнө үү.
Intel Quartus Prime программ хангамжийг IP цөмд оновчтой оновчтой болгох боломжийг олгохын тулд Default-г сонго.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 21

683490 | 2020.10.05 Санал хүсэлт илгээх

5. LPM_ADD_SUB (Нэмэгч/Хасагч)

Зураг 4.

LPM_ADD_SUB IP цөм нь оролтын утгуудын нийлбэр эсвэл зөрүүг агуулсан гаралтыг гаргахын тулд өгөгдлийн багцыг нэмэх эсвэл хасахын тулд нэмэгч эсвэл хасагчийг хэрэгжүүлэх боломжийг олгодог.

Дараах зурагт LPM_ADD_SUB IP цөмд зориулсан портуудыг харуулав.

LPM_ADD_SUB портууд

LPM_ADD_SUB add_sub cin

өгөгдөл[]

цаг clken datab[] aclr

үр дүн[] халих cout

inst

5.1. Онцлогууд
LPM_ADD_SUB IP цөм нь дараах боломжуудыг санал болгодог: · Нэмэгч, хасах болон динамикаар тохируулах боломжтой нэмэгч/хасагчийг үүсгэдэг.
функцууд. · 1 битийн өгөгдлийн өргөнийг дэмждэг. · Гарын үсэг зурсан, гарын үсэг зураагүй гэх мэт өгөгдлийг дүрслэх форматыг дэмждэг. · Нэмэлт зөөвөрлөх (зээлдэх), асинхрон цэвэрлэх, цагийг идэвхжүүлэхийг дэмждэг
оролтын портууд. · Нэмэлт зөөвөрлөх (зээлдэх) болон халих гаралтын портуудыг дэмждэг. · Оролтын өгөгдлийн автобусны аль нэгийг тогтмол тоонд онооно. · Тохируулах боломжтой гаралтын хоцрогдолтой дамжуулах хоолойг дэмждэг.

ISO 9001:2015 Бүртгэгдсэн

5. LPM_ADD_SUB (Нэмэгч/Хасагч) 683490 | 2020.10.05
5.2. Verilog HDL прототип
Дараах Verilog HDL прототип нь Verilog Design-д байрладаг File (.v) lpm.v доторх эдасинтезийн лавлах.
модуль lpm_add_sub (үр дүн, cout, overflow, add_sub, cin, dataa, datab, clock, clken, aclr); параметр lpm_type = “lpm_add_sub”; параметр lpm_width = 1; параметр lpm_direction = “АШИГЛААГҮЙ”; параметр lpm_representation = “SIGNED”; параметр lpm_pipeline = 0; параметр lpm_hint = "АШИГЛААГҮЙ"; оролт [lpm_width-1:0] dataa, datab; оролт add_sub, cin; оролтын цаг; оролт clken; aclr оруулах; гаралт [lpm_width-1:0] үр дүн; гарах гарц, халих; төгсгөлийн модуль
5.3. VHDL бүрэлдэхүүн хэсгийн мэдэгдэл
VHDL бүрэлдэхүүн хэсгийн мэдэгдэл нь VHDL дизайн дээр байрладаг File (.vhd) доторх LPM_PACK.vhd librariesvhdllpm лавлах.
бүрэлдэхүүн хэсэг LPM_ADD_SUB ерөнхий (LPM_WIDTH : байгалийн;
LPM_DIRECTION : string := “АШИГЛАГДСАН”; LPM_REPRESENTATION: string := “SIGNED”; LPM_PIPELINE : байгалийн := 0; LPM_TYPE : мөр := L_ADD_SUB; LPM_HINT : мөр := “АШИГЛААГҮЙ”); порт (DATAA : std_logic_vector(LPM_WIDTH-1-ээс 0 хүртэл); DATAB: std_logic_vector(LPM_WIDTH-1-ээс 0 хүртэл); ACLR: std_logic-д := '0'; CLOCK: std_logic-д :=CL-д :=K := '0'; CIN : std_logic := 'Z'; эцсийн бүрэлдэхүүн хэсэг;
5.4. VHDL LIBRARY_USE тунхаглал
Хэрэв та VHDL Бүрэлдэхүүн хэсгийн тунхаглалыг ашигладаг бол VHDL LIBRARY-USE мэдэгдэл шаардлагагүй.
LIBRARY lpm; lpm.lpm_components.all ашиглах;
5.5. Портууд
Дараах хүснэгтэд LPM_ADD_SUB IP цөмд зориулсан оролт, гаралтын портуудыг жагсаав.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 23

5. LPM_ADD_SUB (Нэмэгч/Хасагч) 683490 | 2020.10.05

Хүснэгт 15. LPM_ADD_SUB IP үндсэн оролтын портууд

Портын нэр

Шаардлагатай

Тодорхойлолт

cin

Үгүй

Бага эрэмбийн бит рүү зөөвөрлөнө. Нэмэлт үйлдлийн хувьд анхдагч утга нь 0. For

хасах үйлдлүүд, анхдагч утга нь 1 байна.

өгөгдөл[]

Тиймээ

Өгөгдлийн оролт. Оролтын портын хэмжээ нь LPM_WIDTH параметрийн утгаас хамаарна.

датаб[]

Тиймээ

Өгөгдлийн оролт. Оролтын портын хэмжээ нь LPM_WIDTH параметрийн утгаас хамаарна.

нэмэх_дэд

Үгүй

Нэмэгч ба хасагчийн хооронд динамик шилжихийг идэвхжүүлэх нэмэлт оролтын порт

функцууд. Хэрэв LPM_DIRECTION параметрийг ашигласан бол add_sub-г ашиглах боломжгүй. Хэрэв

орхигдуулсан, өгөгдмөл утга нь ADD. Intel танд ашиглахыг зөвлөж байна

LPM_ADD_SUB функцийн ажиллагааг зааж өгөх LPM_DIRECTION параметр,

add_sub портод тогтмолыг оноохын оронд.

цаг

Үгүй

Дамжуулах хоолойн хэрэглээнд зориулсан оролт. Цагны порт нь дамжуулагчийн цагны оролтыг хангадаг

үйл ажиллагаа. LPM_PIPELINE-ийн 0-ээс өөр утгуудын хувьд (өгөгдмөл) цагны порт нь байх ёстой

идэвхжүүлсэн.

клкен

Үгүй

Дамжуулсан хэрэглээнд зориулсан цагийг идэвхжүүлнэ. Клкен порт өндөр байх үед нэмэгч/

хасах үйл ажиллагаа явагдана. Дохио багатай үед ямар ч ажиллагаа гарахгүй. Хэрэв

орхигдуулсан, өгөгдмөл утга нь 1 байна.

aclr

Үгүй

Дамжуулах хоолойтой хэрэглээнд зориулсан асинхрон тодорхой. Дамжуулах хоолой нь тодорхойгүй (X) болж эхэлнэ

логик түвшин. Дамжуулах хоолойг бүх 0-д дахин тохируулахын тулд aclr портыг хүссэн үедээ ашиглаж болно.

цагийн дохионд асинхроноор.

Хүснэгт 16. LPM_ADD_SUB IP үндсэн гаралтын портууд

Портын нэр

Шаардлагатай

Тодорхойлолт

үр дүн[]

Тиймээ

Өгөгдлийн гаралт. Гаралтын портын хэмжээ нь LPM_WIDTH параметрээс хамаарна

үнэ цэнэ.

cout

Үгүй

Хамгийн чухал битийг (MSB) гүйцэтгэх (зээлдүүлэх). Коут порт нь физик

MSB-ийн гүйцэтгэл (зээлд) гэсэн тайлбар. Cout порт илрүүлдэг

НЭГДСГҮЙ үйлдлүүдийн хэт их ачаалал. Cout порт нь ижил аргаар ажилладаг

Гарын үсэг зурсан болон гарын үсэг зураагүй үйлдлүүд.

халих

Үгүй

Нэмэлт халих онцгой гаралт. Халих порт нь физик тайлбартай байна

MSB-ийн гаргалгаатай MSB-д хүргэх ачааны XOR. Халих порт

үр дүн боломжит нарийвчлалаас хэтэрсэн тохиолдолд баталгаажуулдаг бөгөөд зөвхөн үед л хэрэглэнэ

LPM_REPRESENTATION параметрийн утга SIGNED.

5.6. Параметрүүд

Дараах хүснэгтэд LPM_ADD_SUB IP үндсэн параметрүүдийг жагсаав.

Хүснэгт 17. LPM_ADD_SUB IP үндсэн параметрүүд

Параметрийн нэр LPM_WIDTH

Бүхэл тоог бичнэ үү

Шаардлагатай Тийм

Тодорхойлолт
Dataa[], datab[], үр дүн[] портуудын өргөнийг заана.

LPM_DIRECTION

Мөр

Үгүй

Утга нь ADD, SUB болон АШИГЛАГДАХГҮЙ байна. Хэрэв орхигдуулсан бол өгөгдмөл утга нь DEFAULT бөгөөд энэ нь параметрийг add_sub портоос утгыг нь авахаар чиглүүлдэг. LPM_DIRECTION ашиглаж байгаа бол add_sub портыг ашиглах боломжгүй. Intel нь add_sub портод тогтмолыг оноохын оронд LPM_ADD_SUB функцийн ажиллагааг тодорхойлохын тулд LPM_DIRECTION параметрийг ашиглахыг зөвлөж байна.
үргэлжилсэн…

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 24

Санал хүсэлт илгээх

5. LPM_ADD_SUB (Нэмэгч/Хасагч) 683490 | 2020.10.05

Параметрийн нэр LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
ЗОРИУЛСАН_DEVICE_FAMILY

Type String Integer String String Integer
Мөр

Шаардлагатай Үгүй Үгүй Үгүй Үгүй Үгүй Үгүй
Үгүй

Тодорхойлолт
Гүйцэтгэсэн нэмэлтийн төрлийг зааж өгнө. Утга нь гарын үсэг зурсан ба гарын үсэг зураагүй. Хэрэв орхигдуулсан бол өгөгдмөл утга нь SIGNED болно. Энэ параметрийг SIGNED гэж тохируулсан үед нэмэгч/хасагч нь өгөгдлийн оролтыг гарын үсэг зурсан хоёрын нэмэлт гэж тайлбарладаг.
Үр дүн[] гаралттай холбоотой хоцрогдлын цагийн циклийн тоог заана. Тэг (0) утга нь хоцрогдол байхгүй бөгөөд цэвэр хослол функцийг үүсгэнэ гэдгийг харуулж байна. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 0 (хоолойн бус) байна.
VHDL дизайн дахь Intel-ийн тусгай параметрүүдийг тодорхойлох боломжийг танд олгоно files (.vhd). Өгөгдмөл утга нь АШИГЛАСАН.
VHDL дизайн дахь параметржүүлсэн модулиудын (LPM) байгууллагын нэрийг тодорхойлно files.
Intel-ийн тусгай параметр. VHDL дизайн дахь ONE_INPUT_IS_CONSTANT параметрийг тодорхойлохын тулд та LPM_HINT параметрийг ашиглах ёстой. fileс. Утгууд нь ТИЙМ, ҮГҮЙ, АШИГЛААГҮЙ. Нэг оролт тогтмол байвал илүү оновчтой болгох боломжийг олгоно. Хэрэв орхигдуулсан бол өгөгдмөл утга нь NO байна.
Intel-ийн тусгай параметр. VHDL дизайн дахь MAXIMIZE_SPEED параметрийг тодорхойлохын тулд та LPM_HINT параметрийг ашиглах ёстой. fileс. Та 0-ээс 10-ын хооронд утгыг зааж өгч болно. Хэрэв ашиглаж байгаа бол Intel Quartus Prime программ хангамж нь LPM_ADD_SUB функцийн тодорхой жишээг чиглүүлэлт биш харин хурдыг оновчтой болгохыг оролддог ба Оновчлолын Техникийн логик сонголтын тохиргоог хүчингүй болгодог. Хэрэв MAXIMIZE_SPEED ашиглагдаагүй бол оронд нь Оновчлолын Техникийн сонголтыг ашиглана. Хэрэв MAXIMIZE_SPEED-ийн тохиргоо 6 ба түүнээс дээш байвал хөрвүүлэгч LPM_ADD_SUB IP цөмийг зөөвөрлөх гинж ашиглан илүү өндөр хурдаар оновчтой болгодог; хэрэв тохиргоо нь 5 ба түүнээс бага бол Хөрвүүлэгч нь зөөвөрлөх гинжгүйгээр дизайныг хэрэгжүүлдэг. Энэ параметрийг зөвхөн add_sub портыг ашиглаагүй үед Cyclone, Stratix, Stratix GX төхөөрөмжүүдэд зааж өгөх ёстой.
Энэ параметрийг загварчлал болон зан үйлийн загварчлалын зорилгоор ашигладаг. Параметр засварлагч нь энэ параметрийн утгыг тооцоолно.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 25

683490 | 2020.10.05 Санал хүсэлт илгээх

6. LPM_COMPARE (Харьцуулагч)

Зураг 5.

LPM_COMPARE IP цөм нь хоёр багц өгөгдлийн утгыг харьцуулж тэдгээрийн хоорондын хамаарлыг тодорхойлдог. Хамгийн энгийн хэлбэрээр та хоёр бит өгөгдөл тэнцүү эсэхийг тодорхойлохын тулд онцгой-OR gate ашиглаж болно.

Дараах зурагт LPM_COMPARE IP цөмд зориулсан портуудыг харуулав.

LPM_COMPARE портууд

LPM_COMPARE

клкен

alb

aeb

өгөгдөл[]

agb

датаб[]

ageb

цаг

анеб

aclr

алеб

inst

6.1. Онцлогууд
LPM_COMPARE IP цөм нь дараах боломжуудыг санал болгодог: · Хоёр багц өгөгдлийг харьцуулах харьцуулагч функцийг үүсгэдэг · 1 битийн өгөгдлийн өргөнийг дэмждэг · Гарын үсэг зурсан болон гарын үсэггүй гэх мэт өгөгдлийг дүрслэх форматыг дэмждэг · Дараах гаралтын төрлүүдийг гаргадаг.
— alb (A оролт В оролтоос бага) — aeb (A оролт нь В оролттой тэнцүү) — agb (A оролт В оролтоос их) — ageb (A оролт В оролтоос их буюу тэнцүү) — aneb ( А оролт нь B оролттой тэнцүү биш) — aleb (A оролт нь B оролтоос бага эсвэл тэнцүү) · Нэмэлт асинхрон тодорхой, цагийг идэвхжүүлэх оролтын портуудыг дэмждэг · Өгөгдлийн [] оролтыг тогтмолд оноодог · Тохируулах боломжтой гаралтын хоцролттой дамжуулах хоолойг дэмждэг.

ISO 9001:2015 Бүртгэгдсэн

6. LPM_COMPARE (Харьцуулагч) 683490 | 2020.10.05
6.2. Verilog HDL прототип
Дараах Verilog HDL прототип нь Verilog Design-д байрладаг File (.v) lpm.v доторх эдасинтезийн лавлах.
модуль lpm_compare ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr ); параметр lpm_type = “lpm_compare”; параметр lpm_width = 1; параметр lpm_representation = "ГАРЫН ҮСЭГДЭЛГҮЙ"; параметр lpm_pipeline = 0; параметр lpm_hint = "АШИГЛААГҮЙ"; оролт [lpm_width-1:0] dataa, datab; оролтын цаг; оролт clken; aclr оруулах; гаралт alb, aeb, agb, aleb, aneb, ageb; төгсгөлийн модуль
6.3. VHDL бүрэлдэхүүн хэсгийн мэдэгдэл
VHDL бүрэлдэхүүн хэсгийн мэдэгдэл нь VHDL дизайн дээр байрладаг File (.vhd) доторх LPM_PACK.vhd librariesvhdllpm лавлах.
бүрэлдэхүүн хэсэг LPM_COMPARE ерөнхий (LPM_WIDTH : байгалийн;
LPM_REPRESENTATION : string := “SIGNED”; LPM_PIPELINE : байгалийн := 0; LPM_TYPE: мөр := L_COMPARE; LPM_HINT : мөр := “АШИГЛААГҮЙ”); порт (DATAA : std_logic_vector(LPM_WIDTH-1-ээс 0 хүртэл); DATAB: std_logic_vector(LPM_WIDTH-1-ээс 0 хүртэл); ACLR: std_logic-д := '0'; CLOCK: std_logic-д :=CL-д :=K := '0'; AGB : out std_logic : out std_logic : out std_logic; эцсийн бүрэлдэхүүн хэсэг;
6.4. VHDL LIBRARY_USE тунхаглал
Хэрэв та VHDL Бүрэлдэхүүн хэсгийн тунхаглалыг ашигладаг бол VHDL LIBRARY-USE мэдэгдэл шаардлагагүй.
LIBRARY lpm; lpm.lpm_components.all ашиглах;
6.5. Портууд
Дараах хүснэгтэд LMP_COMPARE IP цөмд зориулсан оролт, гаралтын портуудыг жагсаав.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 27

6. LPM_COMPARE (Харьцуулагч) 683490 | 2020.10.05

Хүснэгт 18. LPM_COMPARE IP үндсэн оролтын портууд

Портын нэр

Шаардлагатай

Тодорхойлолт

өгөгдөл[]

Тиймээ

Өгөгдлийн оролт. Оролтын портын хэмжээ нь LPM_WIDTH параметрийн утгаас хамаарна.

датаб[]

Тиймээ

Өгөгдлийн оролт. Оролтын портын хэмжээ нь LPM_WIDTH параметрийн утгаас хамаарна.

цаг

Үгүй

Дамжуулсан хэрэглээнд зориулсан цагийн оролт. Цагны порт нь дамжуулагчийн цагны оролтыг хангадаг

үйл ажиллагаа. LPM_PIPELINE-ийн 0-ээс өөр утгуудын хувьд (өгөгдмөл) цагны порт нь байх ёстой

идэвхжүүлсэн.

клкен

Үгүй

Дамжуулсан хэрэглээнд зориулсан цагийг идэвхжүүлнэ. Клкен портыг өндөр гэж батлах үед

харьцуулах ажиллагаа явагдана. Дохио багатай үед ямар ч ажиллагаа гарахгүй. Хэрэв

орхигдуулсан, өгөгдмөл утга нь 1 байна.

aclr

Үгүй

Дамжуулах хоолойтой хэрэглээнд зориулсан асинхрон тодорхой. Дамжуулах хоолой нь тодорхойгүй (X) логик руу шилждэг

түвшин. Дамжуулах хоолойг бүх 0-д дахин тохируулахын тулд aclr портыг хүссэн үедээ ашиглаж болно.

цагийн дохионд асинхроноор.

Хүснэгт 19. LPM_COMPARE IP үндсэн гаралтын портууд

Портын нэр

Шаардлагатай

Тодорхойлолт

alb

Үгүй

Харьцуулагчийн гаралтын порт. Хэрэв А оролт В оролтоос бага байвал баталгаажуулна.

aeb

Үгүй

Харьцуулагчийн гаралтын порт. Хэрэв А оролт нь В оролттой тэнцүү байвал баталгаажуулна.

agb

Үгүй

Харьцуулагчийн гаралтын порт. Хэрэв А оролт В оролтоос их байвал баталгаажуулна.

ageb

Үгүй

Харьцуулагчийн гаралтын порт. Хэрэв А оролт нь оролтоос их эсвэл тэнцүү байвал баталгаажуулна

анеб

Үгүй

Харьцуулагчийн гаралтын порт. А оролт нь В оролттой тэнцүү биш бол баталгаажна.

алеб

Үгүй

Харьцуулагчийн гаралтын порт. Хэрэв А оролт В оролтоос бага эсвэл тэнцүү байвал баталгаажуулна.

6.6. Параметрүүд

Дараах хүснэгтэд LPM_COMPARE IP цөмийн параметрүүдийг жагсаав.

Хүснэгт 20. LPM_COMPARE IP үндсэн параметрүүд

Параметрийн нэр

Төрөл

Шаардлагатай

LPM_WIDTH

Бүхэл тоо Тийм

LPM_REPRESENTATION

Мөр

Үгүй

LPM_PIPELINE

Бүхэл тоо

LPM_TINT

Мөр

Үгүй

Тодорхойлолт
dataa[] болон datab[] портуудын өргөнийг заана.
Гүйцэтгэсэн харьцуулалтын төрлийг зааж өгнө. Утга нь гарын үсэг зурсан ба гарын үсэг зураагүй. Хэрэв орхигдуулсан бол өгөгдмөл утга нь UNIGNED болно. Энэ параметрийн утгыг SIGNED гэж тохируулсан үед харьцуулагч нь өгөгдлийн оролтыг гарын үсэг зурсан хоёрын нэмэлт гэж тайлбарладаг.
Alb, aeb, agb, ageb, aleb, эсвэл aneb гаралттай холбоотой саатлын цагийн мөчлөгийн тоог заана. Тэг (0) утга нь хоцрогдол байхгүй бөгөөд цэвэр хослол функцийг үүсгэнэ гэдгийг харуулж байна. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 0 (хоолойн бус).
VHDL дизайн дахь Intel-ийн тусгай параметрүүдийг тодорхойлох боломжийг танд олгоно files (.vhd). Өгөгдмөл утга нь АШИГЛАСАН.
үргэлжилсэн…

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 28

Санал хүсэлт илгээх

6. LPM_COMPARE (Харьцуулагч) 683490 | 2020.10.05
Параметрийн нэр LPM_TYPE INTENDED_DEVICE_FAMILY
НЭГ_ОРОЛТ_ТОГТНО

String String гэж бичнэ үү
Мөр

Шаардлагатай Үгүй
Үгүй

Тодорхойлолт
VHDL дизайн дахь параметржүүлсэн модулиудын (LPM) байгууллагын нэрийг тодорхойлно files.
Энэ параметрийг загварчлал болон зан үйлийн загварчлалын зорилгоор ашигладаг. Параметр засварлагч нь энэ параметрийн утгыг тооцоолно.
Intel-ийн тусгай параметр. VHDL дизайн дахь ONE_INPUT_IS_CONSTANT параметрийг тодорхойлохын тулд та LPM_HINT параметрийг ашиглах ёстой. fileс. Утгууд нь ТИЙМ, ҮГҮЙ, АШИГЛААГҮЙ. Хэрэв оролт тогтмол байвал илүү оновчтой болгох боломжтой. Хэрэв орхигдуулсан бол өгөгдмөл утга нь NO байна.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 29

683490 | 2020.10.05 Санал хүсэлт илгээх

7. ALTECC (Алдаа засах код: Кодлогч/ Декодер) IP Core

Зураг 6.

Intel нь ECC функцийг хэрэгжүүлэхийн тулд ALTECC IP цөмийг өгдөг. ECC нь өгөгдөл дамжуулах явцад хүлээн авагч талд үүссэн эвдэрсэн өгөгдлийг илрүүлдэг. Алдаа засах энэ арга нь гэнэтийн байдлаар биш харин санамсаргүй байдлаар алдаа гардаг тохиолдолд хамгийн тохиромжтой.

ECC нь өгөгдлийг кодлох, тайлах үйл явцаар алдааг илрүүлдэг. Жишээ ньample, ECC-г дамжуулах програмд ашиглах үед эх сурвалжаас уншсан өгөгдлийг хүлээн авагч руу илгээхийн өмнө кодчилдог. Кодлогчийн гаралт (код үг) нь парит битийн тоогоор хавсаргасан түүхий өгөгдлөөс бүрдэнэ. Хавсаргасан паритын битийн тодорхой тоо нь оролтын өгөгдлийн битийн тооноос хамаарна. Дараа нь үүсгэсэн кодын үгийг очих газар руу дамжуулна.

Хүлээн авагч нь кодын үгийг хүлээн авч, кодыг нь тайлдаг. Декодероор олж авсан мэдээлэл нь алдаа илэрсэн эсэхийг тодорхойлдог. Декодер нь нэг бит ба хоёр битийн алдааг илрүүлдэг боловч эвдэрсэн өгөгдлийн нэг битийн алдааг засах боломжтой. Энэ төрлийн ECC нь нэг алдаа засах давхар алдаа илрүүлэх (SECDED) юм.

Та ALTECC IP цөмийн кодлогч болон декодер функцийг тохируулах боломжтой. Кодлогч руу оруулсан өгөгдлийн оролт нь өгөгдлийн оролт болон үүсгэсэн паритын битүүдийн хослол болох кодын үг үүсгэхийн тулд кодлогдсон байна. Үүсгэсэн кодын үгийг зорьсон блокдоо хүрэхийн өмнөхөн декодчилох модульд дамжуулдаг. Декодер нь хүлээн авсан кодын үгэнд алдаа байгаа эсэхийг тодорхойлохын тулд хам шинжийн вектор үүсгэдэг. Зөвхөн нэг битийн алдаа нь өгөгдлийн битүүдээс гарсан тохиолдолд декодер нь өгөгдлийг засдаг. Хэрэв нэг битийн алдаа нь паритын битээс гарсан бол ямар ч дохиог тэмдэглээгүй. Декодер нь хүлээн авсан өгөгдлийн төлөв, хэрэв байгаа бол декодчигчийн хийсэн үйлдлийг харуулах туг дохиотой байдаг.

Дараах зурагт ALTECC IP цөмд зориулсан портуудыг харуулав.

ALTECC кодлогч портууд

ALTECC_ENCODER

өгөгдөл[]

q[]

цаг

клокен

aclr

inst

ISO 9001:2015 Бүртгэгдсэн

7. ALTECC (Алдаа засах код: Кодлогч/ Декодер) IP Core 683490 | 2020.10.05

Зураг 7. ALTECC декодер портууд

ALTECC_DECODER

өгөгдөл[] цаг

q[] алдаа илэрсэн алдаа зассан
алдаатай

aclr

inst

7.1. ALTECC кодлогчийн онцлогууд

ALTECC кодлогчийн IP цөм нь дараах боломжуудыг санал болгодог: · Хаммингийн кодчилолын схемийг ашиглан өгөгдлийн кодчилол хийх · 2 битийн өгөгдлийн өргөнийг дэмждэг · Гарын үсэг зурсан болон гарын үсэг зураагүй өгөгдлийг дүрслэх форматыг дэмждэг · Нэг эсвэл хоёр цагийн мөчлөгийн гаралтын хоцрогдолтой дамжуулах хоолойг дэмжих · Сонголтыг дэмждэг. асинхрон тодорхой болон цаг идэвхжүүлэх портууд

ALTECC кодлогчийн IP цөм нь Hamming кодчилолын схемийг ашиглан өгөгдлийг хүлээн авч кодчилдог. Хаммингийн кодчилолын схем нь паритын битүүдийг гаргаж аваад анхны өгөгдөлд хавсаргаж гаралтын кодын үгийг гаргадаг. Хавсаргасан паритын битийн тоо нь өгөгдлийн өргөнөөс хамаарна.

Дараах хүснэгтэд өгөгдлийн өргөний өөр өөр мужид хавсаргасан парит битийн тоог жагсаав. Нийт бит багана нь оролтын өгөгдлийн бит болон хавсаргасан паритет битийн нийт тоог илэрхийлнэ.

Хүснэгт 21.

Өгөгдлийн өргөнөөс хамааран паритын бит ба код үгийн тоо

Өгөгдлийн өргөн

Паритын битийн тоо

Нийт бит (Код үг)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Паритын битийн гарал үүсэлтэй тэгш байдлын шалгалтыг ашигладаг. Нэмэлт 1 бит (хүснэгтэнд +1 гэж харуулав) код үгийн MSB хэлбэрээр паритет битүүдэд хавсаргасан болно. Энэ нь кодын үг тэгш тоо 1-тэй байхыг баталгаажуулдаг. Жишээ ньample, хэрэв өгөгдлийн өргөн 4 бит бол өгөгдөлд 4 парит бит хавсаргаж, нийт 8 биттэй код үг болно. Хэрэв 7 битийн код үгийн LSB-ийн 8 бит нь сондгой тоотой 1-тэй бол кодын 8-р бит (MSB) нь 1-тэй тэнцүү байна.
Дараах зурагт үүсгэсэн кодын үг болон 8 битийн өгөгдлийн оролт дахь паритет бит ба өгөгдлийн битүүдийн зохион байгуулалтыг харуулав.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 31

7. ALTECC (Алдаа засах код: Кодлогч/ Декодер) IP Core 683490 | 2020.10.05

Зураг 8.

8 битийн үүсгэсэн кодын үг дэх паритын бит ба өгөгдлийн битийн зохицуулалт

MSB

LSB

4 парит бит

4 өгөгдлийн бит

ALTECC кодлогчийн IP цөм нь нэг удаад зөвхөн 2-оос 64 битийн оролтын өргөнийг хүлээн авдаг. Intel төхөөрөмжүүдэд нэн тохиромжтой 12 бит, 29 бит, 64 битийн оролтын өргөн нь 18 бит, 36 бит, 72 битийн гаралтыг үүсгэдэг. Та параметр засварлагч дээр бит сонгох хязгаарлалтыг хянах боломжтой.

7.2. Verilog HDL Прототип (ALTECC_ENCODER)
Дараах Verilog HDL прототип нь Verilog Design-д байрладаг File (.v) lpm.v доторх эдасинтезийн лавлах.
module altecc_encoder #( зориулалтын_device_family параметр = "ашиглагдаагүй", параметр lpm_pipeline = 0, параметрийн өргөн_код үг = 8, параметрийн өргөн_өгөгдлийн үг = 8, параметр lpm_type = "altecc_encoder", параметр lpm_hint, оролт = "уналтгүй цаг, утас оруулах") утас clocken, оролтын утас [өргөн_өгөгдлийн үг-1:0] өгөгдөл, гаралтын утас [өргөн_код-1:0] q); төгсгөлийн модуль

7.3. Verilog HDL Прототип (ALTECC_DECODER)
Дараах Verilog HDL прототип нь Verilog Design-д байрладаг File (.v) lpm.v доторх эдасинтезийн лавлах.
module altecc_decoder #( intended_device_family параметр = "ашиглагдаагүй", параметр lpm_pipeline = 0, параметрийн өргөн_код үг = 8, параметрийн өргөн_өгөгдлийн үг = 8, параметр lpm_type = "altecc_decoder", параметр lpm_hint, оролт = "уналтгүй цаг, утас оруулах") утас clocken, оролтын утас [өргөн_код-1:0] өгөгдөл, гаралтын утас алдаа_зассан, гаралтын утас алдаа_илэрсэн, гаралтын утас алдаатай, гаралтын утас [өргөн_өгөгдлийн үг-1:0] q); төгсгөлийн модуль

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 32

Санал хүсэлт илгээх

7. ALTECC (Алдаа засах код: Кодлогч/ Декодер) IP Core 683490 | 2020.10.05
7.4. VHDL бүрэлдэхүүн хэсгийн мэдэгдэл (ALTECC_ENCODER)
VHDL бүрэлдэхүүн хэсгийн мэдэгдэл нь VHDL дизайн дээр байрладаг File (.vhd) доторх altera_mf_components.vhd librariesvhdlaltera_mf лавлах.
бүрэлдэхүүн хэсэг altecc_encoder generic ( intended_device_family:string := “хэрэглэгдээгүй”; lpm_pipeline:natural := 0; width_codeword: natural := 8; width_dataword: natural := 8; lpm_hint:string := “UNUSED”:string_te:= lpmcccoder:string ”); порт( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; өгөгдөл: in std_logic_vector(өргөн_өгөгдлийн үг-1 0 хүртэл); q:out std_logic_dector(widthcodeword) -1-ээс 0 хүртэл)); эцсийн бүрэлдэхүүн хэсэг;
7.5. VHDL бүрэлдэхүүн хэсгийн мэдэгдэл (ALTECC_DECODER)
VHDL бүрэлдэхүүн хэсгийн мэдэгдэл нь VHDL дизайн дээр байрладаг File (.vhd) доторх altera_mf_components.vhd librariesvhdlaltera_mf лавлах.
бүрэлдэхүүн хэсэг altecc_decoder generic ( intended_device_family:string := “хэрэглэгдээгүй”; lpm_pipeline:natural := 0; width_codeword: natural := 8; width_dataword: natural := 8; lpm_hint:string := “UNUSED”:string_deder: “UNUSED”:string_type; ”); порт(aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_codeword-1 down to 0); err_corrected: out of std_detrd : out std_logic q:out std_logic_vector(width_dataword-1 down to syn_e : out std_logic); эцсийн бүрэлдэхүүн хэсэг;
7.6. VHDL LIBRARY_USE тунхаглал
Хэрэв та VHDL Бүрэлдэхүүн хэсгийн тунхаглалыг ашигладаг бол VHDL LIBRARY-USE мэдэгдэл шаардлагагүй.
НОМЫН САН altera_mf; altera_mf.altera_mf_components.all ашиглах;
7.7. Кодлогч портууд
Дараах хүснэгтэд ALTECC кодлогчийн IP цөмд зориулсан оролт, гаралтын портуудыг жагсаав.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 33

7. ALTECC (Алдаа засах код: Кодлогч/ Декодер) IP Core 683490 | 2020.10.05

Хүснэгт 22. ALTECC кодлогч оролтын портууд

Портын нэр

Шаардлагатай

Тодорхойлолт

өгөгдөл[]

Тиймээ

Өгөгдөл оруулах порт. Оролтын портын хэмжээ WIDTH_DATAWORD-аас хамаарна

параметрийн утга. Өгөгдлийн[] порт нь кодлох түүхий өгөгдлийг агуулдаг.

цаг

Тиймээ

Кодлох ажиллагааг синхрончлох цагийн дохио өгдөг цагны оролтын порт.

LPM_PIPELINE утга 0-ээс их үед цагны порт шаардлагатай.

клокен

Үгүй

Цаг идэвхжүүлэх. Хэрэв орхигдуулсан бол анхдагч утга нь 1 байна.

aclr

Үгүй

Асинхрон цэвэр оролт. Идэвхтэй өндөр aclr дохиог хүссэн үедээ ашиглаж болно

бүртгэлүүдийг асинхроноор цэвэрлэх.

Хүснэгт 23. ALTECC кодлогчийн гаралтын портууд

Портын нэр q[]

Шаардлагатай Тийм

Тодорхойлолт
Кодлогдсон өгөгдлийн гаралтын порт. Гаралтын портын хэмжээ нь WIDTH_CODEWORD параметрийн утгаас хамаарна.

7.8. Декодер портууд

Дараах хүснэгтэд ALTECC декодерийн IP цөмд зориулсан оролт, гаралтын портуудыг жагсаав.

Хүснэгт 24. ALTECC декодерын оролтын портууд

Портын нэр

Шаардлагатай

Тодорхойлолт

өгөгдөл[]

Тиймээ

Өгөгдөл оруулах порт. Оролтын портын хэмжээ нь WIDTH_CODEWORD параметрийн утгаас хамаарна.

цаг

Тиймээ

Кодлох ажиллагааг синхрончлох цагийн дохио өгдөг цагны оролтын порт. LPM_PIPELINE утга 0-ээс их үед цагны порт шаардлагатай.

клокен

Үгүй

Цаг идэвхжүүлэх. Хэрэв орхигдуулсан бол анхдагч утга нь 1 байна.

aclr

Үгүй

Асинхрон цэвэр оролт. Идэвхтэй өндөр aclr дохиог хүссэн үедээ регистрийг асинхроноор цэвэрлэхэд ашиглаж болно.

Хүснэгт 25. ALTECC декодерын гаралтын портууд

Портын нэр q[]

Шаардлагатай Тийм

Тодорхойлолт
Шифрлэгдсэн өгөгдөл гаралтын порт. Гаралтын портын хэмжээ нь WIDTH_DATAWORD параметрийн утгаас хамаарна.

алдаа_илэрсэн Тийм

Хүлээн авсан өгөгдлийн төлөвийг тусгаж, илэрсэн алдааг зааж өгөх дохио.

err_correcte Тийм d

Хүлээн авсан өгөгдлийн статусыг тусгах дохио. Олдсон, зассан нэг битийн алдааг илэрхийлнэ. Өгөгдлийг аль хэдийн зассан тул та ашиглаж болно.

алдаатай

Тиймээ

Хүлээн авсан өгөгдлийн статусыг тусгах дохио. Давхар битийн алдаа олдсон боловч засаагүй гэсэн үг. Хэрэв энэ дохио байгаа бол та өгөгдлийг ашиглах ёсгүй.

syn_e

Үгүй

Паритет дээр нэг битийн алдаа илрэх бүрд өндөр гарах гаралтын дохио

битүүд.

7.9. Кодлогчийн параметрүүд
Дараах хүснэгтэд ALTECC кодлогчийн IP цөмийн параметрүүдийг жагсаав.

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 34

Санал хүсэлт илгээх

7. ALTECC (Алдаа засах код: Кодлогч/ Декодер) IP Core 683490 | 2020.10.05

Хүснэгт 26. ALTECC кодлогчийн параметрүүд

Параметрийн нэр

Төрөл

Шаардлагатай

Тодорхойлолт

WIDTH_DATAWORD

Бүхэл тоо Тийм

Түүхий өгөгдлийн өргөнийг заана. Утга 2-оос 64 хүртэл байна. Хэрэв орхигдуулсан бол анхдагч утга нь 8 байна.

WIDTH_CODEWORD

Бүхэл тоо Тийм

Харгалзах кодын үгийн өргөнийг заана. Хүчинтэй утгууд нь 6, 72, 9, 17-ыг хасаагүй 33-аас 65 хүртэл байна. Хэрэв орхигдуулсан бол өгөгдмөл утга нь 13 байна.

LPM_PIPELINE

Бүхэл тоо

Хэлхээний дамжуулах хоолойг зааж өгнө. Утга нь 0-ээс 2 хүртэл байна. Хэрэв утга 0 бол портууд бүртгэгдээгүй болно. Хэрэв утга нь 1 бол гаралтын портууд бүртгэгдсэн байна. Хэрэв утга нь 2 бол оролт гаралтын портууд бүртгэгдэнэ. Хэрэв орхигдуулсан бол анхдагч утга нь 0 байна.

7.10. Декодерын параметрүүд

Дараах хүснэгтэд ALTECC декодерийн IP үндсэн параметрүүдийг жагсаав.

Хүснэгт 27. ALTECC декодерын параметрүүд

Параметрийн нэр WIDTH_DATAWORD

Бүхэл тоог бичнэ үү

Шаардлагатай

Тодорхойлолт

Тиймээ

Түүхий өгөгдлийн өргөнийг заана. 2-оос 64 хүртэлх утгууд. The

анхдагч утга нь 8.

WIDTH_CODEWORD

Бүхэл тоо

Тиймээ

Харгалзах кодын үгийн өргөнийг заана. Утга нь 6

72, 9, 17, 33-ыг эс тооцвол 65 хүртэл. Хэрэв орхигдуулсан бол анхдагч утга

13 байна.

LPM_PIPELINE

Бүхэл тоо

Үгүй

Хэлхээний бүртгэлийг зааж өгнө. 0-ээс 2 хүртэлх утгууд. Хэрэв

утга 0, ямар ч бүртгэл хэрэгждэггүй. Хэрэв утга нь 1 бол

гаралт бүртгэгдсэн байна. Хэрэв утга нь 2 бол оролт болон

гаралт бүртгэгдсэн байна. Хэрэв утга нь 2-оос их байвал нэмэлт

регистрүүд нэмэлт гаралт дээр хэрэгждэг

саатал. Хэрэв орхигдуулсан бол анхдагч утга нь 0 байна.

"Syn_e" порт үүсгэнэ үү

Бүхэл тоо

Үгүй

syn_e порт үүсгэхийн тулд энэ параметрийг асаана уу.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 35

683490 | 2020.10.05 Санал хүсэлт илгээх

8. Intel FPGA Үржүүлэгчийн IP Core

Зураг 9.

Intel FPGA Үржүүлэгч нэмэгч (Intel Stratix 10, Intel Arria 10, болон Intel Cyclone 10 GX төхөөрөмжүүд) эсвэл ALTERA_MULT_ADD (Arria V, Stratix V болон Cyclone V төхөөрөмжүүд) IP цөм нь үржүүлэгч нэмэгчийг хэрэгжүүлэх боломжийг олгодог.

Дараах зурагт Intel FPGA Multiply Adder буюу ALTERA_MULT_ADD IP цөмд зориулсан портуудыг харуулав.

Intel FPGA үржүүлэх нэмэгч эсвэл ALTERA_MULT_ADD портууд

Intel FPGA үржүүлэх нэмэгч эсвэл ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
хуримтлагдсан_ачааллын гинжин[]

scanouta[] үр дүн[]

aclr0 aclr1

inst
Үржүүлэгч-нэмэгч нь хос оролтыг хүлээн авч, утгуудыг хамтад нь үржүүлж, дараа нь бусад бүх хосын үржвэрт нэмэх буюу хасдаг.
Хэрэв бүх оролтын өгөгдлийн өргөн нь 9 бит буюу түүнээс бага бол уг функц нь 9 х 9 тохиргоог дэмждэг төхөөрөмжүүдийн хувьд DSP блок дахь 9 х 9 битийн оролтын үржүүлэгчийн тохиргоог ашигладаг. Хэрэв тийм биш бол DSP блок нь 18 битээс 18 битийн өргөнтэй өгөгдлийг боловсруулахын тулд 10 × 18 битийн оролтын үржүүлэгчийг ашигладаг. Хэрэв загварт олон Intel FPGA Үржүүлэгч нэмэгч эсвэл ALTERA_MULT_ADD IP цөм тохиолдвол функцүүд нь дараах байдлаар хуваарилагдана.

ISO 9001:2015 Бүртгэгдсэн

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05
аль болох олон төрлийн DSP блокуудыг суулгаснаар эдгээр блок руу чиглүүлэх нь илүү уян хатан байх болно. DSP блок бүрт цөөн үржүүлэгч нь төхөөрөмжийн бусад хэсэгт хүрэх замыг багасгах замаар блок руу чиглүүлэлтийн илүү олон сонголтыг хийх боломжийг олгодог.
Дараах дохионы регистр болон нэмэлт дамжуулах хоолойн бүртгэлийг мөн DSP блок дотор байрлуулна: · Өгөгдлийн оролт · Гарын үсэгтэй эсвэл гарын үсэггүй сонгох · Нэмэх, хасах сонгох · Үржүүлэгчийн бүтээгдэхүүн
Гаралтын үр дүнгийн хувьд эхний бүртгэлийг DSP блокт байрлуулна. Гэсэн хэдий ч нэмэлт хоцрогдлын бүртгэлийг блокийн гаднах логик элементүүдэд байрлуулна. Үржүүлэгчийн өгөгдлийн оролт, хяналтын дохионы оролт, нэмэгчийн гаралт зэрэг DSP блокийн захын төхөөрөмж бусад төхөөрөмжтэй холбогдохын тулд тогтмол чиглүүлэлт ашигладаг. Функцийн бүх холболтууд нь DSP блок дотор тусгай чиглүүлэлт ашигладаг. Энэхүү зориулалтын чиглүүлэлт нь үржүүлэгчийн бүртгэгдсэн оролтын өгөгдлийг нэг үржүүлэгчээс зэргэлдээх үржүүлэгч рүү шилжүүлэх сонголтыг сонгох үед ээлжийн бүртгэлийн хэлхээг агуулдаг.
Stratix V болон Arria V төхөөрөмжүүдийн аль нэг цувралын DSP блокуудын талаар дэлгэрэнгүй мэдээллийг Уран зохиол, техникийн баримт бичгийн хуудасны холбогдох гарын авлагын DSP блокуудын бүлгээс үзнэ үү.
Холбогдох мэдээлэл AN 306: FPGA төхөөрөмжид үржүүлэгчийг хэрэгжүүлэх
Intel FPGA төхөөрөмжүүдэд DSP болон санах ойн блокуудыг ашиглан үржүүлэгчийг хэрэгжүүлэх талаар нэмэлт мэдээлэл өгдөг.
8.1. Онцлогууд
Intel FPGA Үржүүлэх нэмэгч буюу ALTERA_MULT_ADD IP цөм нь дараах боломжуудыг санал болгодог: · Хоёр цогцолборыг үржүүлэх үйлдлийг гүйцэтгэх үржүүлэгчийг үүсгэдэг.
тоонууд Тайлбар: Анхдагчаар дэмжигдсэн хэмжээнээс том үржүүлэгчийг бүтээхдээ/
Энэ нь DSP блокуудын каскадын үр дүнд бий болох гүйцэтгэлийн нөлөөлөл байх болно. · 1 256 битийн өгөгдлийн өргөнийг дэмждэг · Гарын үсэг зурсан болон гарын үсэг зураагүй өгөгдлийг дүрслэх форматыг дэмждэг · Тохируулах боломжтой оролтын хоцрогдолтой дамжуулахыг дэмждэг · Гарын үсэг зурсан болон гарын үсэггүй мэдээллийн дэмжлэгийн хооронд динамикаар шилжих сонголтоор хангадаг · Нэмэх, хасах үйлдлүүдийн хооронд динамикаар шилжих сонголтоор хангадаг · Дэмждэг нэмэлт асинхрон болон синхрон тодорхой, цагийг идэвхжүүлдэг оролтын портууд · Систолын саатал бүртгэх горимыг дэмждэг · Үржүүлэгч бүрт 8 урьдчилсан ачааллын коэффициент бүхий урьдчилсан нэмэгчийг дэмждэг · Аккумляторын санал хүсэлтийг нөхөхийн тулд урьдчилсан ачааллын тогтмолыг дэмждэг

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 37

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

8.1.1. Урьдчилан нэмэгч
Урьдчилан нэмэгчийн тусламжтайгаар үржүүлэгчийг тэжээхээс өмнө нэмэх эсвэл хасах үйлдлийг хийдэг.
Урьдчилсан нэмэгчийн таван горим байдаг: · Энгийн горим · Коэффициент горим · Оролтын горим · Дөрвөлжин горим · Тогтмол горим

Жич:

Урьдчилан нэмэгчийг ашиглах үед (урьдчилан нэмэгчийн коэффициент/оролт/квадрат горим) үржүүлэгчийн бүх өгөгдлийн оролт нь ижил цагийн тохиргоотой байх ёстой.

8.1.1.1. Урьдчилан нэмэгчийн энгийн горим

Энэ горимд хоёр операнд хоёулаа оролтын портуудаас үүсэлтэй бөгөөд урьдчилсан нэмэгчийг ашиглахгүй эсвэл тойрч гарахгүй. Энэ бол анхдагч горим юм.

Зураг 10. Pre-adder Simple Mode
a0 b0

Олон0

үр дүн

8.1.1.2. Урьдчилан нэмэгчийн коэффициент горим
Энэ горимд нэг үржүүлэгч операнд нь өмнөх нэмэгчээс, нөгөө операнд нь дотоод коэффициент хадгалалтаас үүсдэг. Коэффициент хадгалах нь урьдчилан тогтоосон 8 хүртэлх тогтмолыг зөвшөөрдөг. Коэффициент сонгох дохио нь коэфсель[0..3] байна.
Энэ горимыг дараах тэгшитгэлээр илэрхийлнэ.

Үржүүлэгчийн өмнөх нэмэгчийн коэффициентийн горимыг доор харуулав.

Зураг 11. Урьдчилан нэмэгчийн коэффициентийн горим

Преддер

Олон0

+/-

үр дүн

coefsel0 коэф

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 38

Санал хүсэлт илгээх

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05
8.1.1.3. Урьдчилан нэмэгчийн оролтын горим Энэ горимд нэг үржүүлэгч операнд нь урьдчилсан нэмэгчээс, нөгөө операнд нь datac[] оролтын портоос гаралтай. Энэ горимыг дараах тэгшитгэлээр илэрхийлнэ.

Дараах нь үржүүлэгчийн өмнөх нэмэгчийн оролтын горимыг харуулж байна.

Зураг 12. Урьдчилан нэмэгчийн оролтын горим
a0 b0

Олон0

+/-

үр дүн

8.1.1.4. Pre-adder Square Mode Энэ горимыг дараах тэгшитгэлээр илэрхийлнэ.

Дараах нь хоёр үржүүлэгчийн урьдчилсан нэмэх квадрат горимыг харуулж байна.

Зураг 13. Урьдчилан нэмэгчийн квадрат горим
a0 b0

Олон0

+/-

үр дүн

8.1.1.5. Урьдчилан нэмэгчийн тогтмол горим
Энэ горимд нэг үржүүлэгч операнд нь оролтын портоос, нөгөө операнд нь дотоод коэффициент хадгалалтаас үүсдэг. Коэффициент хадгалах нь урьдчилан тогтоосон 8 хүртэлх тогтмолыг зөвшөөрдөг. Коэффициент сонгох дохио нь коэфсель[0..3] байна.
Энэ горимыг дараах тэгшитгэлээр илэрхийлнэ.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 39

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Дараах зурагт үржүүлэгчийн өмнөх нэмэгчийн тогтмол горимыг харуулав.

Зураг 14. Pre-adder Constant Mode
a0

Олон0

үр дүн

coefsel0
коэф
8.1.2. Систолын саатлын бүртгэл
Систолын архитектурт оролтын өгөгдөл нь өгөгдлийн буферийн үүрэг гүйцэтгэдэг регистрүүдийн каскад руу ордог. Бүртгэл бүр s оролтыг өгдөгample-ийг тухайн коэффициентоор үржүүлсэн үржүүлэгч рүү. Гинжин нэмэгч нь үржүүлэгчийн аажмаар нэгтгэсэн үр дүн болон chainin[] оролтын портоос өмнө бүртгэгдсэн үр дүнг хадгалж эцсийн үр дүнг үүсгэдэг. Үржүүлэх-нэмэх элемент бүрийг нэг циклээр хойшлуулах ёстой бөгөөд ингэснээр үр дүнг нэгтгэх үед зохих ёсоор синхрончлох болно. Дараалсан саатал бүрийг тус тусын үржүүлэх нэмэх элементийн коэффициент санах ой болон өгөгдлийн буферийг хоёуланг нь шийдвэрлэхэд ашигладаг. Жишээ ньample, хоёр дахь үржүүлгийн нэмэх элементийн нэг саатал, гурав дахь үржүүлгийн нэмэх элементийн хоёр саатал гэх мэт.
Зураг 15. Систолын регистрүүд
Систолын бүртгэлүүд

x(t) c(0)

S -1

в(1)

S -1

в(2)

S -1

c(N-1)

S -1

S -1 жил(т)

x(t) нь s оролтын тасралтгүй урсгалын үр дүнг илэрхийлнэamples ба y(t)
s-ийн оролтын багцын нийлбэрийг илэрхийлнэamples, мөн цаг хугацааны явцад тэдний үржүүлсэн
холбогдох коэффициентүүд. Оролтын болон гаралтын үр дүн хоёулаа зүүнээс баруун тийш урсдаг. c(0)-ээс c(N-1) нь коэффициентийг илэрхийлнэ. Систолын саатлын бүртгэлийг S-1 гэж тэмдэглэсэн бол 1 нь нэг цагийн саатлыг илэрхийлдэг. Систолын саатлын бүртгэлийг дараах хаягаар нэмнэ
-аас гарах үр дүнг баталгаажуулах байдлаар дамжуулах хоолойд зориулсан оролт, гаралтыг
үржүүлэгч операнд болон хуримтлагдсан нийлбэрүүд синхрончлолд үлдэнэ. Энэ боловсруулах элемент
шүүлтүүрийн функцийг тооцоолох хэлхээг үүсгэхийн тулд хуулбарладаг. Энэ функц нь
дараах тэгшитгэлээр илэрхийлнэ.

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 40

Санал хүсэлт илгээх

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

N нь аккумляторт оруулсан өгөгдлийн циклийн тоог, y(t) нь t үеийн гаралтыг, A(t) нь t хугацааны оролтыг, B(i) нь коэффициент юм. Тэгшитгэл дэх t ба i нь тодорхой цаг хугацааны агшинд тохирч байгаа тул s гаралтыг тооцоолохample y(t) үед t, оролтын бүлэг samples цаг хугацааны N өөр цэг, эсвэл A(n), A(n-1), A(n-2), … A(n-N+1) шаардлагатай. N оролтын бүлэг samples-ийг N коэффициентоор үржүүлээд нийлбэр дүнгээр эцсийн үр дүн y болно.
Систолын бүртгэлийн архитектур нь зөвхөн 2-ын нийлбэр ба 4-ийн нийлбэр горимд ашиглах боломжтой. Систолын бүртгэлийн архитектурын хоёр горимын хувьд эхний гинжин дохиог 0-тэй холбох шаардлагатай.
Дараах зурагт 2 үржүүлэгчийн систолын саатал бүртгэлийн хэрэгжилтийг харуулав.
Зураг 16. Систолын саатал бүртгэлийн 2 үржүүлэгчийн хэрэгжилт
гинжин

Олон0

+/-

Олон1

+/-

үр дүн
Хоёр үржүүлэгчийн нийлбэрийг дараах тэгшитгэлээр илэрхийлнэ.
Дараах зурагт 4 үржүүлэгчийн систолын саатал бүртгэлийн хэрэгжилтийг харуулав.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 41

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Зураг 17. Систолын саатал бүртгэлийн 4 үржүүлэгчийн хэрэгжилт
гинжин

Олон0

+/-

Олон1

+/-

Олон2

+/-

Олон3

+/-

үр дүн
Дөрвөн үржүүлэгчийн нийлбэрийг дараах тэгшитгэлээр илэрхийлнэ. Зураг 18. 4 үржүүлэгчийн нийлбэр
Дараахь зүйлд advan-г жагсаавtagСистолын бүртгэлийн хэрэгжилтийн es: · DSP нөөцийн хэрэглээг бууруулдаг · Гинжин нэмэгчийн бүтцийг ашиглан DSP блок дахь үр ашигтай зураглалыг идэвхжүүлдэг.

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 42

Санал хүсэлт илгээх

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

8.1.3. Урьдчилан ачаалах Тогтмол
Ачааллын өмнөх тогтмол нь аккумляторын операндыг хянаж, аккумляторын санал хүсэлтийг нөхдөг. Хүчинтэй LOADCONST_VALUE нь 0-с байна. Тогтмол утга нь 64N-тэй тэнцүү бөгөөд N = LOADCONST_VALUE. LOADCONST_VALUE-г 2 гэж тохируулсан үед тогтмол утга нь 64-тэй тэнцүү байна. Энэ функцийг хазайлттай дугуйлах болгон ашиглаж болно.
Дараах зураг нь ачааллын өмнөх тогтмол хэрэгжилтийг харуулж байна.
Зураг 19. Урьдчилан ачаалах Тогтмол

Аккумляторын санал хүсэлт

тогтмол

Олон0

+/-

Олон1

+/b1

үр дүн

хуримтлуулах_ачаалах

Бусад үржүүлэгчийн хэрэгжилтийн хувьд дараах IP цөмүүдийг үзнэ үү: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Давхар аккумлятор
Давхар аккумляторын функц нь аккумляторын санал хүсэлтийн замд нэмэлт бүртгэлийг нэмдэг. Давхар аккумляторын бүртгэл нь цаг, цаг идэвхжүүлэх, aclr зэргийг багтаасан гаралтын регистрийг дагадаг. Нэмэлт аккумляторын бүртгэл нь нэг мөчлөгийн сааталтай үр дүнг буцаана. Энэ функц нь танд ижил нөөцийн тоо бүхий хоёр аккумлятор сувагтай байх боломжийг олгоно.
Дараах зурагт давхар аккумляторын хэрэгжилтийг харуулав.

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 43

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Зураг 20. Давхар аккумлятор

Давхар аккумулятор бүртгүүлэх

Аккумуляторын санал хүсэлт

Олон0

+/-

Олон1

+/b1

Гаралтын үр дүн Гаралтын бүртгэл

8.2. Verilog HDL прототип
Та Intel FPGA Үржүүлэх нэмэгч эсвэл ALTERA_MULT_ADD Verilog HDL прототипийг олох боломжтой. file (altera_mult_add_rtl.v) доторх librariesmegafunctions лавлах.
8.3. VHDL бүрэлдэхүүн хэсгийн мэдэгдэл
VHDL бүрэлдэхүүн хэсгийн мэдэгдэл нь altera_lnsim_components.vhd дотор байрладаг. librariesvhdl altera_lnsim лавлах.
8.4. VHDL LIBRARY_USE тунхаглал
Хэрэв та VHDL Бүрэлдэхүүн хэсгийн тунхаглалыг ашигладаг бол VHDL LIBRARY-USE мэдэгдэл шаардлагагүй.
НОМЫН САН altera_mf; altera_mf.altera_mf_components.all ашиглах;

8.5. Дохио

Дараах хүснэгтэд Multiply Adder Intel FPGA IP эсвэл ALTERA_MULT_ADD IP цөмийн оролт, гаралтын дохиог жагсаав.

Хүснэгт 28. Intel FPGA IP эсвэл ALTERA_MULT_ADD оролтын дохиог үржүүлэх

Дохио

Шаардлагатай

Тодорхойлолт

dataa_0[]/dataa_1[]/

Тиймээ

dataa_2[]/dataa_3[]

Үржүүлэгчид өгөгдөл оруулах. Оролтын порт [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] өргөн
үргэлжилсэн…

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 44

Санал хүсэлт илгээх

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Дохионы өгөгдөлb_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] цаг[1:0] aclr[1:0] sclr[1:0] ena [1:0] тэмдэг
тэмдэг
scanina[] хуримтлагдсан_ачаалал

Шаардлагатай Тийм Үгүй
Үгүй Үгүй Үгүй Үгүй
Үгүй
Үгүй Үгүй

Тодорхойлолт
Энэ IP-ийн симуляцийн загвар нь эдгээр дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Эдгээр дохионуудад X утгыг өгөх үед гаралтын дохионууд дээр X утга тархдаг.
Үржүүлэгчид өгөгдөл оруулах. Оролтын дохио [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] өргөн Энэ IP-ийн симуляцийн загвар нь эдгээр дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Эдгээр дохионуудад X утгыг өгөх үед гаралтын дохионууд дээр X утга тархдаг.
Үржүүлэгчид өгөгдөл оруулах. Оролтын дохио [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] өргөн Эдгээр дохиог идэвхжүүлэхийн тулд Preadder mode параметрийг сонгохын тулд INPUT-г сонгоно уу. Энэ IP-ийн симуляцийн загвар нь эдгээр дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Эдгээр дохионуудад X утгыг өгөх үед гаралтын дохионууд дээр X утга тархдаг.
Харгалзах регистрийн оролтын портыг цаг. Энэ дохиог IP цөм дэх ямар ч бүртгэл ашиглаж болно. Энэ IP-ийн симуляцийн загвар нь эдгээр дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Эдгээр дохионуудад X утгыг өгөх үед гаралтын дохионууд дээр X утга тархдаг.
Харгалзах регистрийн асинхрон тодорхой оролт. Энэ IP-ийн симуляцийн загвар нь эдгээр дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Эдгээр дохионуудад X утгыг өгөх үед гаралтын дохионууд дээр X утга тархдаг.
Харгалзах регистрийн синхрон тодорхой оролт. Энэ IP-ийн симуляцийн загвар нь эдгээр дохионы тодорхойгүй X оролтын утгыг дэмждэг. Эдгээр дохионуудад X утгыг өгөх үед гаралтын дохионууд дээр X утга тархдаг
Харгалзах регистрийн дохионы оролтыг идэвхжүүлнэ. Энэ IP-ийн симуляцийн загвар нь эдгээр дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Эдгээр дохионуудад X утгыг өгөх үед гаралтын дохионууд дээр X утга тархдаг.
Үржүүлэгчийн A оролтын тоон дүрслэлийг заана. Хэрэв дохионы дохио өндөр байвал үржүүлэгч нь үржүүлэгчийн оролтын А дохиог тэмдэглэгдсэн тоо гэж үзнэ. Хэрэв дохионы дохио бага байвал үржүүлэгч нь үржүүлэгчийн оролтын А дохиог тэмдэггүй тоо гэж үздэг. Энэ дохиог идэвхжүүлэхийн тулд үржүүлэгч А оролтын параметрийн дүрслэлийн формат гэж юу вэ гэвэл VARIABLE-г сонгоно уу. Энэ IP-ийн симуляцийн загвар нь энэ дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Энэ оролтод X утгыг өгөх үед гаралтын дохионууд дээр X утгыг тараадаг.
Үржүүлэгчийн оролтын В дохионы тоон дүрслэлийг заана. Хэрэв тэмдгийн дохио өндөр байвал үржүүлэгч нь үржүүлэгчийн оролтын В дохиог гарын үсэгтэй хоёрын нэмэлт тоо гэж үзнэ. Хэрэв тэмдгийн дохио бага байвал үржүүлэгч нь үржүүлэгчийн оролтын В дохиог тэмдэггүй тоо гэж үздэг. Энэ IP-ийн симуляцийн загвар нь энэ дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Энэ оролтод X утгыг өгөх үед гаралтын дохионууд дээр X утгыг тараадаг.
Скан гинжин хэлхээний оролт A. Оролтын дохио [WIDTH_A – 1, … 0] өргөн. INPUT_SOURCE_A параметр нь SCANA утгатай үед scanina[] дохио шаардлагатай.
Аккумляторын утга тогтмол эсэхийг динамикаар тодорхойлно. Хэрэв хуримтлагдах_ачааны дохио бага байвал үржүүлэгчийн гаралтыг аккумляторт ачаална. accum_sload болон sload_accum-г нэгэн зэрэг бүү ашигла.
үргэлжилсэн…

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 45

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Дохионы ачаалал_хуримтлал
chainin[] addnsub1
addnsub3
коэфсель0[] коэфсель1[] коэфсель2[] коэфсель3[]

Шаардлагатай дугаар
Үгүй Үгүй
Үгүй
Үгүй Үгүй Үгүй Үгүй

Тодорхойлолт
Энэ IP-ийн симуляцийн загвар нь энэ дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Энэ оролтод X утгыг өгөх үед гаралтын дохионууд дээр X утгыг тараадаг.
Аккумляторын утга тогтмол эсэхийг динамикаар тодорхойлно. Хэрэв sload_accum дохио өндөр байвал үржүүлэгчийн гаралтыг аккумляторт ачаална. accum_sload болон sload_accum-г нэгэн зэрэг бүү ашигла. Энэ IP-ийн симуляцийн загвар нь энэ дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Энэ оролтод X утгыг өгөх үед гаралтын дохионууд дээр X утгыг тараадаг.
Өмнөх s-ээс нэмэгчийн үр дүнгийн оролтын автобусtagд. Оролтын дохио [WIDTH_CHAININ – 1, … 0] өргөн.
Эхний хос үржүүлэгчийн гаралт дээр нэмэх буюу хасах үйлдлийг гүйцэтгэнэ. Эхний хос үржүүлэгчийн гаралтыг нэмэхийн тулд addnsub1 дохио руу 1-ийг оруулна. Эхний хос үржүүлэгчээс гаралтыг хасахын тулд addnsub0 дохио руу 1-г оруулна. Энэ IP-ийн симуляцийн загвар нь энэ дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Энэ оролтод X утгыг өгөх үед гаралтын дохионууд дээр X утгыг тараадаг.
Эхний хос үржүүлэгчийн гаралт дээр нэмэх буюу хасах үйлдлийг гүйцэтгэнэ. Хоёр дахь хос үржүүлэгчийн гаралтыг нэмэхийн тулд addnsub1 дохио руу 3-ийг оруулна уу. Эхний хос үржүүлэгчээс гаралтыг хасахын тулд addnsub0 дохио руу 3-г оруулна. Энэ IP-ийн симуляцийн загвар нь энэ дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Энэ оролтод X утгыг өгөх үед гаралтын дохионууд дээр X утгыг тараадаг.
Коэффициентийн оролтын дохио[0:3] эхний үржүүлэгч рүү. Энэ IP-ийн симуляцийн загвар нь энэ дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Энэ оролтод X утгыг өгөх үед гаралтын дохионууд дээр X утгыг тараадаг.
Коэффицентийн оролтын дохио[0:3]хоёр дахь үржүүлэгч рүү. Энэ IP-ийн симуляцийн загвар нь энэ дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Энэ оролтод X утгыг өгөх үед гаралтын дохионууд дээр X утгыг тараадаг.
Коэффицентийн оролтын дохио[0:3]гурав дахь үржүүлэгч рүү. Энэ IP-ийн симуляцийн загвар нь энэ дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Энэ оролтод X утгыг өгөх үед гаралтын дохионууд дээр X утгыг тараадаг.
Коэффициентийн оролтын дохио [0:3] дөрөв дэх үржүүлэгч рүү. Энэ IP-ийн симуляцийн загвар нь энэ дохионы тодорхойгүй оролтын утгыг (X) дэмждэг. Энэ оролтод X утгыг өгөх үед гаралтын дохионууд дээр X утгыг тараадаг.

Хүснэгт 29. Үржүүлэгчийн Intel FPGA IP гаралтын дохио

Дохио

Шаардлагатай

Тодорхойлолт

үр дүн []

Тиймээ

Үржүүлэгчийн гаралтын дохио. Гаралтын дохио [WIDTH_RESULT – 1 … 0] өргөн

Энэ IP-ийн симуляцийн загвар нь тодорхойгүй гаралтын утгыг (X) дэмждэг. Хэрэв та X утгыг оролт болгон өгөхөд X утгыг энэ дохиогоор тараана.

scanouta []

Үгүй

Скан гинжин хэлхээний гаралт A. Гаралтын дохио [WIDTH_A – 1..0] өргөн.

Үржүүлэгчийн тоог 2-оос дээш сонгоод, энэ дохиог идэвхжүүлэхийн тулд параметрт холбогдсон үржүүлэгчийн А оролт гэж юу вэ гэдгийн Scan гинжин оролтыг сонгоно уу.

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 46

Санал хүсэлт илгээх

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

8.6. Параметрүүд

8.6.1. Ерөнхий таб

Хүснэгт 30. Ерөнхий таб

Параметр

IP үүсгэсэн параметр

Үнэ цэнэ

Үржүүлэгчийн тоо хэд вэ?

м-ийн_тоо 1 – 4 үржүүлэгч

A өргөн_a оролтын автобус хэр өргөн байх ёстой вэ?

1-256

B width_b оролтын автобус хэр өргөн байх ёстой вэ?

1-256

"Үр дүн" гаралтын автобус хэр өргөн байх ёстой вэ?

өргөн_үр дүн

1-256

Цаг бүрт холбогдох цагийг идэвхжүүлнэ үү

gui_associate On d_clock_enbl Off e

8.6.2. Нэмэлт горимуудын таб

Хүснэгт 31. Нэмэлт горимууд таб

Параметр

IP үүсгэсэн параметр

Үнэ цэнэ

Гаралтын тохиргоо

Нэмэгч нэгжийн гаралтыг бүртгэх

gui_output_re Асаалттай

гистер

Унтраах

Цагийн оролтын эх сурвалж юу вэ?

gui_output_re gister_clock

Цаг0 Цаг1 Цаг2

Асинхрон тодорхой оролтын эх сурвалж юу вэ?

gui_output_re gister_aclr

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ?

gui_output_re gister_sclr

ҮГҮЙ SCLR0 SCLR1

Нэмэгчийн ажиллагаа

Эхний хос үржүүлэгчийн гаралт дээр ямар үйлдэл хийх ёстой вэ?

gui_үржүүлэгч 1_чиглэл

НЭМЭХ, ДЭД, ХУВСАГЧ

Анхдагч утга 1
16

Тодорхойлолт
Хамтдаа нэмэх үржүүлэгчийн тоо. 1-ээс 4 хүртэлх утгууд. Dataa[] портын өргөнийг зааж өгнө үү.

Datab[] портын өргөнийг зааж өгнө үү.

Үр дүнгийн[] портын өргөнийг зааж өгнө үү.

Унтраах

Цагийг идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу

цаг бүрийн хувьд.

Өгөгдмөл утга

Тодорхойлолт

Унтраах цаг0
ҮГҮЙ БАЙХГҮЙ

Нэмэгч модулийн гаралтын бүртгэлийг идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу.
Clock0 , Clock1 эсвэл Clock2-г сонгоод гаралтын регистрүүдийн цагийн эх үүсвэрийг идэвхжүүлж, зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд нэмэгчийн нэгжийн гаралтыг бүртгэхийг сонгох ёстой.
Нэмэгч гаралтын бүртгэлийн асинхрон тодорхой эх сурвалжийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд нэмэгчийн нэгжийн гаралтыг бүртгэхийг сонгох ёстой.
Нэмэгч гаралтын регистрийн синхрон тодорхой эх сурвалжийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд нэмэгчийн нэгжийн гаралтыг бүртгэхийг сонгох ёстой.

НЭМЭХ

Эхний болон хоёр дахь үржүүлэгчийн хоорондох гаралтын хувьд нэмэх эсвэл хасах үйлдлийг сонгоно уу.
· Нэмэх үйлдлийг гүйцэтгэхийн тулд ADD-г сонгоно.
· SUB-г сонгон хасах үйлдэл хийнэ.
· VARIABLE-г сонгоод addnsub1 портыг динамик нэмэх/хасах үйлдлийг хянах боломжтой.
үргэлжилсэн…

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 47

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Параметр

IP үүсгэсэн параметр

Үнэ цэнэ

'addnsub1' оролтыг бүртгүүлнэ үү

gui_addnsub_ Multiplier_reg дээр Off ister1

Цагийн оролтын эх сурвалж юу вэ?

gui_addnsub_ multiplier_reg ister1_clock

Цаг0 Цаг1 Цаг2

Асинхрон тодорхой оролтын эх сурвалж юу вэ?

gui_addnsub_ multiplier_aclr 1

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ?

gui_addnsub_ multiplier_sclr 1

ҮГҮЙ SCLR0 SCLR1

Хоёр дахь хос үржүүлэгчийн гаралт дээр ямар үйлдэл хийх ёстой вэ?

gui_үржүүлэгч 3_чиглэл

НЭМЭХ, ДЭД, ХУВСАГЧ

'addnsub3' оролтыг бүртгүүлнэ үү

gui_addnsub_ Multiplier_reg дээр Off ister3

Цагийн оролтын эх сурвалж юу вэ?

gui_addnsub_ multiplier_reg ister3_clock

Цаг0 Цаг1 Цаг2

Өгөгдмөл утга
Унтраах цаг0 НЭМЭХГҮЙ
Унтраах цаг0

Тодорхойлолт
VARIABLE утгыг сонгох үед: · Addnsub1 дохиог өндөрт шилжүүлнэ
нэмэлт үйл ажиллагаа. · Addnsub1 дохиог хамгийн бага хэмжээнд хүргэнэ
хасах үйлдэл. Энэ параметрийг идэвхжүүлэхийн тулд та хоёроос илүү үржүүлэгчийг сонгох ёстой.
addnsub1 портын оролтын бүртгэлийг идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу. Та энэ параметрийг идэвхжүүлэхийн тулд эхний хос үржүүлэгчийн гаралт дээр ямар үйлдлийг гүйцэтгэх ёстой вэ гэвэл VARIABLE-г сонгох ёстой.
Addnsub0 регистрийн оролтын цагийн дохиог зааж өгөхийн тулд Clock1 , Clock2 эсвэл Clock1-г сонго. Та энэ параметрийг идэвхжүүлэхийн тулд Register 'addnsub1' оролтыг сонгох ёстой.
addnsub1 бүртгэлийн асинхрон тодорхой эх сурвалжийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд Register 'addnsub1' оролтыг сонгох ёстой.
Addnsub1 бүртгэлийн синхрон тодорхой эх сурвалжийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд Register 'addnsub1' оролтыг сонгох ёстой.
Гурав дахь болон дөрөв дэх үржүүлэгчийн хоорондох гаралтын хувьд нэмэх, хасах үйлдлийг сонгоно уу. · Нэмэлт хийхийн тулд ADD-г сонго
ажиллагаа. · SUB-г сонгон хасах үйлдэл хийнэ
үйл ажиллагаа. · VARIABLE-г сонгоод addnsub1-г ашиглана
динамик нэмэх/хасах хяналтын порт. VARIABLE утгыг сонгох үед: · Нэмэх үйлдлийг хийхийн тулд addnsub1 дохиог өндөр рүү шилжүүлнэ. · Хасах үйлдлийг гүйцэтгэхийн тулд addnsub1 дохиог бага руу чиглүүлнэ. Үржүүлэгчийн тоо хэд вэ гэдэг утгыг та 4 сонгох ёстой. Энэ параметрийг идэвхжүүлэхийн тулд.
addnsub3 дохионы оролтын бүртгэлийг идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу. Та энэ параметрийг идэвхжүүлэхийн тулд хоёр дахь хос үржүүлэгчийн гаралт дээр ямар үйлдлийг гүйцэтгэх ёстой вэ гэвэл VARIABLE-г сонгох ёстой.
Addnsub0 регистрийн оролтын цагийн дохиог зааж өгөхийн тулд Clock1 , Clock2 эсвэл Clock3-г сонго. Та энэ параметрийг идэвхжүүлэхийн тулд Register 'addnsub3' оролтыг сонгох ёстой.
үргэлжилсэн…

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 48

Санал хүсэлт илгээх

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Параметр
Асинхрон тодорхой оролтын эх сурвалж юу вэ?

IP үүсгэсэн параметр

Үнэ цэнэ

gui_addnsub_ multiplier_aclr 3

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ?

gui_addnsub_ multiplier_sclr 3

ҮГҮЙ SCLR0 SCLR1

Туйлшралыг идэвхжүүлэх `use_sbadd'

gui_use_subn асаалттай

нэмэх

Унтраах

8.6.3. Үржүүлэгч таб

Хүснэгт 32. Үржүүлэгч таб

Параметр

IP үүсгэсэн параметр

Үнэ цэнэ

юу вэ

gui_present

дүрслэлийн формат ation_a

Үржүүлэгч А оролтуудын хувьд?

Гарын үсэг зурсан, гарын үсэг зураагүй, хувьсах

'signa' оролтыг бүртгүүлнэ үү

gui_register_s Асаалттай

igna

Унтраах

Цагийн оролтын эх сурвалж юу вэ?

gui_register_s igna_цаг

Цаг0 Цаг1 Цаг2

Асинхрон тодорхой оролтын эх сурвалж юу вэ?

gui_register_s igna_aclr

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ?

gui_register_s igna_sclr

ҮГҮЙ SCLR0 SCLR1

юу вэ

gui_present

дүрслэлийн формат ation_b

Үржүүлэгч В оролтуудын хувьд?

Гарын үсэг зурсан, гарын үсэг зураагүй, хувьсах

'signb' оролтыг бүртгүүлнэ үү

gui_register_s Асаалттай

ignb

Унтраах

Өгөгдмөл утга ҮГҮЙ
ҮГҮЙ

Тодорхойлолт
addnsub3 бүртгэлийн асинхрон тодорхой эх сурвалжийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд Register 'addnsub3' оролтыг сонгох ёстой.
Addnsub3 бүртгэлийн синхрон тодорхой эх сурвалжийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд Register 'addnsub3' оролтыг сонгох ёстой.

Унтраах

Функцийг буцаахын тулд энэ сонголтыг сонгоно уу

addnsub оролтын портын.

Хасах үйлдэл хийхийн тулд addnsub-г өндөр рүү хөтөлнө.

Нэмэх үйлдлийг хийхийн тулд addnsub-г бага руу хөрвүүлнэ.

Өгөгдмөл утга

Тодорхойлолт

НЭГДСЭН А үржүүлэгчийн оролтын дүрслэлийн форматыг зааж өгнө үү.

Унтраах

Signa-г идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу

бүртгүүлэх.

Та үржүүлэгч А оролтыг дүрслэх формат гэж юу вэ гэвэл VARIABLE утгыг сонгох ёстой. Энэ сонголтыг идэвхжүүлэх параметр.

Цаг0

Clock0 , Clock1 эсвэл Clock2-г сонгон дохионы бүртгэлийн оролтын цагийн дохиог идэвхжүүлж, зааж өгнө.
Та энэ параметрийг идэвхжүүлэхийн тулд Register `signa' оролтыг сонгох ёстой.

ҮГҮЙ

Шинж тэмдгийн бүртгэлийн асинхрон тодорхой эх сурвалжийг зааж өгнө.
Та энэ параметрийг идэвхжүүлэхийн тулд Register `signa' оролтыг сонгох ёстой.

ҮГҮЙ

Тэмдгийн бүртгэлийн синхрон тодорхой эх сурвалжийг зааж өгнө.
Та энэ параметрийг идэвхжүүлэхийн тулд Register `signa' оролтыг сонгох ёстой.

НЭГДСЭН БАЙДАЛ Б үржүүлэгчийн оролтын дүрслэлийн форматыг зааж өгнө үү.

Унтраах

Signb-г идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу

бүртгүүлэх.

үргэлжилсэн…

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 49

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Параметр

IP үүсгэсэн параметр

Үнэ цэнэ

Өгөгдмөл утга

Цагийн оролтын эх сурвалж юу вэ?

gui_register_s ignb_clock

Цаг0 Цаг1 Цаг2

Цаг0

Асинхрон тодорхой оролтын эх сурвалж юу вэ?

gui_register_s ignb_aclr

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ?

gui_register_s ignb_sclr

ҮГҮЙ SCLR0 SCLR1

Оролтын тохиргоо
Үржүүлэгчийн А оролтыг бүртгэнэ
Цагийн оролтын эх сурвалж юу вэ?

gui_input_reg Асаалттай

ister_a

Унтраах

gui_input_reg ister_a_цаг

Цаг0 Цаг1 Цаг2

ҮГҮЙ БАЙХГҮЙ
Унтраах цаг0

Асинхрон тодорхой оролтын эх сурвалж юу вэ?

gui_input_reg ister_a_aclr

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ?

gui_input_reg ister_a_sclr

ҮГҮЙ SCLR0 SCLR1

Үржүүлэгчийн B оролтыг бүртгэнэ
Цагийн оролтын эх сурвалж юу вэ?

gui_input_reg Асаалттай

ister_b

Унтраах

gui_input_reg ister_b_clock

Цаг0 Цаг1 Цаг2

ҮГҮЙ ҮГҮЙ ҮГҮЙ Цаг0

Асинхрон тодорхой оролтын эх сурвалж юу вэ?

gui_input_reg ister_b_aclr

ҮГҮЙ ACLR0 ACLR1

ҮГҮЙ

Синхрон тодорхой оруулах эх сурвалж юу вэ?

gui_input_reg ister_b_sclr

ҮГҮЙ SCLR0 SCLR1

ҮГҮЙ

Үржүүлэгчийн А оролт юунд холбогдсон бэ?

gui_multiplier Үржүүлэгчийн оролт Үржүүлэгч

_a_оролт

Скан гинжин оролт

Тодорхойлолт
Та VARIABLE утгыг сонгох ёстой. Үржүүлэгч В оролтыг дүрслэх хэлбэр нь юу вэ? Энэ сонголтыг идэвхжүүлэх параметр.
Clock0 , Clock1 эсвэл Clock2-г сонгон дохионы бүртгэлийн оролтын цагийн дохиог идэвхжүүлж, зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд Register `signb' оролтыг сонгох ёстой.
Signb бүртгэлийн асинхрон тодорхой эх сурвалжийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд Register `signb' оролтыг сонгох ёстой.
Signb бүртгэлийн синхрон тодорхой эх сурвалжийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд Register `signb' оролтыг сонгох ёстой.
Өгөгдлийн оролтын автобусны оролтын бүртгэлийг идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу.
Clock0 , Clock1 эсвэл Clock2-г сонгоод өгөгдөл оруулах автобусны оролтын цагийн дохиог идэвхжүүлж, зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд үржүүлэгчийн А оролтыг бүртгэхийг сонгох ёстой.
Өгөгдлийн оролтын автобусны бүртгэлийн асинхрон тодорхой эх сурвалжийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд үржүүлэгчийн А оролтыг бүртгэхийг сонгох ёстой.
Өгөгдлийн оролтын автобусны бүртгэлийн синхрон тодорхой эх сурвалжийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд үржүүлэгчийн А оролтыг бүртгэхийг сонгох ёстой.
Өгөгдлийн мэдээллийн оролтын автобусны оролтын бүртгэлийг идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу.
Clock0 , Clock1 эсвэл Clock2-г сонгоод өгөгдлийн оролтын автобусны оролтын цагийн дохиог бүртгэж, зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд үржүүлэгчийн B оролтыг бүртгэх ёстой.
Өгөгдлийн оролтын автобусны бүртгэлийн асинхрон тодорхой эх сурвалжийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд үржүүлэгчийн B оролтыг бүртгэх ёстой.
Өгөгдлийн сангийн оролтын автобусны бүртгэлийн синхрон тодорхой эх сурвалжийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд үржүүлэгчийн B оролтыг бүртгэх ёстой.
Үржүүлэгчийн А оролтын оролтын эх үүсвэрийг сонгоно уу.
үргэлжилсэн…

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 50

Санал хүсэлт илгээх

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Параметр

IP үүсгэсэн параметр

Үнэ цэнэ

Бүртгэлийн тохиргоог хай

Сканнерын хэлхээний гаралтыг бүртгэх

gui_scanouta Асаалттай

_бүртгүүлэх

Унтраах

Цагийн оролтын эх сурвалж юу вэ?

gui_scanouta _register_cloc k

Цаг0 Цаг1 Цаг2

Асинхрон тодорхой оролтын эх сурвалж юу вэ?

gui_scanouta _register_aclr

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ?

gui_scanouta _register_sclr

ҮГҮЙ SCLR0 SCLR1

8.6.4. Preadder Tab

Хүснэгт 33. Preadder Tab

Параметр

IP үүсгэсэн параметр

Үнэ цэнэ

Preadder горимыг сонгоно уу

preadder_mo de

ЭНГИЙН, КЭФ, ОРОЛЦОГ, Квадрат, Тогтмол

Өгөгдмөл утга

Тодорхойлолт
Өгөгдлийн оролтын автобусыг үржүүлэгчийн эх үүсвэр болгон ашиглахын тулд Үржүүлэгчийн оролтыг сонгоно уу. Сканнерийн оролтын автобусыг үржүүлэгчийн эх үүсвэр болгон ашиглахын тулд Scan гинжин оролтыг сонгоод сканнерийн гаралтын автобусыг идэвхжүүлнэ. Үржүүлэгчийн тоо хэд вэ гэсэн 2, 3 эсвэл 4-ийг сонгоход энэ параметр гарч ирнэ. параметр.

Унтраах цаг0 ҮГҮЙ

Scanouta гаралтын автобусны гаралтын бүртгэлийг идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу.
Та үржүүлэгчийн А оролт юунд холбогдсон бэ?-ийн Scan chain input-ийг сонгох ёстой. Энэ сонголтыг идэвхжүүлэх параметр.
Clock0 , Clock1 эсвэл Clock2-г сонгоод scanouta гаралтын автобусны оролтын цагийн дохиог бүртгэж, зааж өгнө.
Та энэ сонголтыг идэвхжүүлэхийн тулд скан гинжин хэлхээний параметрийн бүртгэлийн гаралтыг асаах ёстой.
Scanouta гаралтын автобусны бүртгэлийн асинхрон тодорхой эх сурвалжийг зааж өгнө.
Та энэ сонголтыг идэвхжүүлэхийн тулд скан гинжин хэлхээний параметрийн бүртгэлийн гаралтыг асаах ёстой.
Scanouta гаралтын автобусны бүртгэлийн синхрон тодорхой эх сурвалжийг зааж өгнө.
Та энэ сонголтыг идэвхжүүлэхийн тулд скан гинжин хэлхээний параметрийн гаралтыг бүртгэхийг сонгох ёстой.

Өгөгдмөл утга
ЭНГИЙН

Тодорхойлолт
Preadder модулийн ажиллах горимыг заана. ЭНГИЙН: Энэ горим нь өмнөх товчийг тойрч гардаг. Энэ бол анхдагч горим юм. COEF: Энэ горим нь үржүүлэгчийн оролт болгон преаддер болон коэфселийн оролтын автобусны гаралтыг ашигладаг. INPUT: Энэ горим нь үржүүлэгчийн оролт болгон преаддер болон өгөгдлийн оролтын автобусны гаралтыг ашигладаг. Квадрат: Энэ горим нь преаддерын гаралтыг үржүүлэгчийн оролт болгон ашигладаг.
үргэлжилсэн…

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 51

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Параметр

IP үүсгэсэн параметр

Үнэ цэнэ

Урьдчилан сэргийлэх чиглэлийг сонгоно уу

gui_preadder ADD,

_чиглэл

SUB

C width_c оролтын автобус хэр өргөн байх ёстой вэ?

1-256

Өгөгдлийн C оролтын бүртгэлийн тохиргоо

Өгөгдлийн оролтыг бүртгэх

gui_datac_inp Асаалттай

ut_register

Унтраах

Цагийн оролтын эх сурвалж юу вэ?

gui_datac_inp ut_register_cl ock

Цаг0 Цаг1 Цаг2

Асинхрон тодорхой оролтын эх сурвалж юу вэ?

gui_datac_inp ut_register_a clr

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ?

gui_datac_inp ut_register_sc lr

ҮГҮЙ SCLR0 SCLR1

Коэффициент
Кофын өргөн хэр өргөн байх ёстой вэ?

өргөн_коэф

1-27

Coef Register Configuration

Коэфселийн оролтыг бүртгэнэ

gui_coef_regi асаалттай

стер

Унтраах

Цагийн оролтын эх сурвалж юу вэ?

gui_coef_regi стер_цаг

Цаг0 Цаг1 Цаг2

Өгөгдмөл утга
НЭМЭХ
16

Тодорхойлолт
ҮРГЭЛЖЛЭГЧ: Энэ горим нь үржүүлэгчийн оролт болгон урд талын дамжуулагчтай өгөгдлийн оролтын автобус ба коэфселийн оролтын автобусыг ашигладаг.
Preadder-ийн ажиллагааг тодорхойлно. Энэ параметрийг идэвхжүүлэхийн тулд Preadder горимыг сонгохын тулд дараахыг сонгоно уу: · COEF · INPUT · SQUARE эсвэл · CONSTANT
C оролтын автобусны битийн тоог заана. Та энэ параметрийг идэвхжүүлэхийн тулд Preadder горимыг сонгохын тулд INPUT-г сонгох ёстой.

Цагт0 ҮГҮЙ ҮГҮЙ

Датаc оролтын автобусны оролтын бүртгэлийг идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу. Та энэ сонголтыг идэвхжүүлэхийн тулд INPUT-г Preadder горимын параметрийг сонгох хэрэгтэй.
Өгөгдлийн оролтын бүртгэлийн оролтын цагийн дохиог зааж өгөхийн тулд Clock0 , Clock1 эсвэл Clock2-г сонго. Энэ параметрийг идэвхжүүлэхийн тулд та Datac оролтыг бүртгэхийг сонгох ёстой.
Өгөгдлийн оролтын бүртгэлийн асинхрон тодорхой эх сурвалжийг зааж өгнө. Энэ параметрийг идэвхжүүлэхийн тулд та Datac оролтыг бүртгэхийг сонгох ёстой.
Өгөгдлийн оролтын бүртгэлийн синхрон тодорхой эх сурвалжийг зааж өгнө. Энэ параметрийг идэвхжүүлэхийн тулд та Datac оролтыг бүртгэхийг сонгох ёстой.

битийн тоог зааж өгнө

коэфселийн оролтын автобус.

Та энэ параметрийг идэвхжүүлэхийн тулд preadder горимд COEF эсвэл CONSTANT-ыг сонгох ёстой.

Цаг0 дээр

Коэфселийн оролтын автобусны оролтын бүртгэлийг идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу. Та энэ параметрийг идэвхжүүлэхийн тулд preadder горимд COEF эсвэл CONSTANT-ыг сонгох ёстой.
Коэфселийн оролтын регистрийн оролтын цагийн дохиог зааж өгөхийн тулд Clock0 , Clock1 эсвэл Clock2-г сонго. Та энэ параметрийг идэвхжүүлэхийн тулд Коэфселийн оролтыг бүртгэхийг сонгох ёстой.
үргэлжилсэн…

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 52

Санал хүсэлт илгээх

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Параметр
Асинхрон тодорхой оролтын эх сурвалж юу вэ?

IP үүсгэсэн параметр

Үнэ цэнэ

gui_coef_regi ster_aclr

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ

gui_coef_regi ster_sclr

ҮГҮЙ SCLR0 SCLR1

Коэффицент_0 Тохиргоо

coef0_0-ээс коэфф0_7

0x00000 0xFFFFFF

Коэффицент_1 Тохиргоо

coef1_0-ээс коэфф1_7

0x00000 0xFFFFFF

Коэффицент_2 Тохиргоо

coef2_0-ээс коэфф2_7

0x00000 0xFFFFFF

Коэффицент_3 Тохиргоо

coef3_0-ээс коэфф3_7

0x00000 0xFFFFFF

8.6.5. Аккумляторын таб

Хүснэгт 34. Аккумуляторын таб

Параметр

IP үүсгэсэн параметр

Үнэ цэнэ

Аккумляторыг идэвхжүүлэх үү?

аккумлятор

ТИЙМ ҮГҮЙ

Аккумляторын үйл ажиллагааны төрөл юу вэ?

accum_directi ADD,

SUB

Өгөгдмөл утга ҮГҮЙ
ҮГҮЙ
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Тодорхойлолт
Коэфселийн оролтын бүртгэлийн асинхрон тодорхой эх үүсвэрийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд Коэфселийн оролтыг бүртгэхийг сонгох ёстой.
Коэфселийн оролтын бүртгэлийн синхрон тодорхой эх үүсвэрийг зааж өгнө. Та энэ параметрийг идэвхжүүлэхийн тулд Коэфселийн оролтыг бүртгэхийг сонгох ёстой.
Энэ эхний үржүүлэгчийн коэффициент утгыг зааж өгнө. Битийн тоо нь коэфын өргөн хэр өргөн байх ёстой вэ?-д заасантай ижил байх ёстой. параметр. Та энэ параметрийг идэвхжүүлэхийн тулд preadder горимд COEF эсвэл CONSTANT-ыг сонгох ёстой.
Энэ хоёр дахь үржүүлэгчийн коэффициент утгыг зааж өгнө. Битийн тоо нь коэфын өргөн хэр өргөн байх ёстой вэ?-д заасантай ижил байх ёстой. параметр. Та энэ параметрийг идэвхжүүлэхийн тулд preadder горимд COEF эсвэл CONSTANT-ыг сонгох ёстой.
Энэ гурав дахь үржүүлэгчийн коэффициент утгыг зааж өгнө. Битийн тоо нь коэфын өргөн хэр өргөн байх ёстой вэ?-д заасантай ижил байх ёстой. параметр. Та энэ параметрийг идэвхжүүлэхийн тулд preadder горимд COEF эсвэл CONSTANT-ыг сонгох ёстой.
Энэ дөрөв дэх үржүүлэгчийн коэффициентийн утгыг зааж өгнө. Битийн тоо нь коэфын өргөн хэр өргөн байх ёстой вэ?-д заасантай ижил байх ёстой. параметр. Та энэ параметрийг идэвхжүүлэхийн тулд preadder горимд COEF эсвэл CONSTANT-ыг сонгох ёстой.

Өгөгдмөл утга NO
НЭМЭХ

Тодорхойлолт
Хуримтлуулагчийг идэвхжүүлэхийн тулд YES-г сонгоно уу. Та аккумляторын функцийг ашиглахдаа нэмэгчийн нэгжийн гаралтыг бүртгэхийг сонгох ёстой.
Аккумляторын ажиллагааг зааж өгнө: · Нэмэх үйлдэлд ADD · Хасах үйлдэлд SUB. Та аккумляторыг идэвхжүүлэхийн тулд YES сонгох ёстой юу? Энэ сонголтыг идэвхжүүлэх параметр.
үргэлжилсэн…

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 53

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Параметр
Preload Constant Урьдчилан ачаалах тогтмолыг идэвхжүүлнэ

IP үүсгэсэн параметр

Үнэ цэнэ

gui_ena_prelo асаалттай

ad_const

Унтраах

Хуримтлуулах портын оролт юунд холбогдсон вэ?

gui_accumula ACCUM_SLOAD, SLOAD_ACCUM-г сонгоно уу

Урьдчилан ачаалах loadconst_val 0 – 64 утгыг сонгоно уу

тогтмол

Цагийн оролтын эх сурвалж юу вэ?

gui_accum_sl oad_register_ цаг

Цаг0 Цаг1 Цаг2

Асинхрон тодорхой оролтын эх сурвалж юу вэ?

gui_accum_sl oad_register_ aclr

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ?

gui_accum_sl oad_register_ sclr

ҮГҮЙ SCLR0 SCLR1

Давхар аккумляторыг идэвхжүүл

gui_double_a Асаалттай

ccum

Унтраах

Өгөгдмөл утга

Тодорхойлолт

Унтраах

Хуримтлуулах_ачаалыг идэвхжүүлэх эсвэл

sload_accum дохио болон оролтыг бүртгэнэ

оролтыг динамикаар сонгохын тулд

аккумлятор.

Хуримтлагдах_ачаалал бага эсвэл бага_хуримтлуулах үед үржүүлэгчийн гаралт нь аккумлятор руу тэжээгддэг.

Хуримтлуулсан_ачаалал их эсвэл бага_аккум байгаа үед хэрэглэгчийн тодорхойлсон урьдчилан ачааллын тогтмол нь аккумлятор руу ордог.

Та аккумляторыг идэвхжүүлэхийн тулд YES сонгох ёстой юу? Энэ сонголтыг идэвхжүүлэх параметр.

ACCUM_SL OAD

accum_sload/sload_accum дохионы үйлдлийг тодорхойлно.
ACCUM_SLOAD: Аккумляторт үржүүлэгчийн гаралтыг ачаалахын тулд accum_sload-ийг бага ачаална.
SLOAD_ACCUM: Үржүүлэгчийн гаралтыг аккумляторт ачаалахын тулд sload_accum өндөрийг жолоод.
Та энэ параметрийг идэвхжүүлэхийн тулд урьдчилан ачаалах тогтмолыг идэвхжүүлэх сонголтыг сонгох ёстой.

Урьдчилан тогтоосон тогтмол утгыг зааж өгнө үү.

Энэ утга нь 2N байж болно, N нь урьдчилан тогтоосон тогтмол утга юм.

N=64 үед энэ нь тогтмол тэгийг илэрхийлнэ.

Та энэ параметрийг идэвхжүүлэхийн тулд урьдчилан ачаалах тогтмолыг идэвхжүүлэх сонголтыг сонгох ёстой.

Цаг0

Clock0 , Clock1 эсвэл Clock2-г сонгоод accum_sload/sload_accum регистрийн оролтын цагийн дохиог зааж өгнө.
Та энэ параметрийг идэвхжүүлэхийн тулд урьдчилан ачаалах тогтмолыг идэвхжүүлэх сонголтыг сонгох ёстой.

ҮГҮЙ

accum_sload/sload_accum регистрийн асинхрон тодорхой эх сурвалжийг зааж өгнө.
Та энэ параметрийг идэвхжүүлэхийн тулд урьдчилан ачаалах тогтмолыг идэвхжүүлэх сонголтыг сонгох ёстой.

ҮГҮЙ

accum_sload/sload_accum регистрийн синхрон тодорхой эх сурвалжийг зааж өгнө.
Та энэ параметрийг идэвхжүүлэхийн тулд урьдчилан ачаалах тогтмолыг идэвхжүүлэх сонголтыг сонгох ёстой.

Унтраах

Давхар аккумляторын бүртгэлийг идэвхжүүлнэ.

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 54

Санал хүсэлт илгээх

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

8.6.6. Систолын/Гинжин хэлхээний таб

Хүснэгт 35. Систолын/Гинжний нэмэлтийн таб

Параметр Гинж залгагчийг идэвхжүүлнэ

IP үүсгэсэн параметр

Үнэ цэнэ

chainout_add ТИЙМ,

ҮГҮЙ

Гинжит залгагчийн үйлдлийн төрөл юу вэ?

chainout_add НЭМЭХ,

буруу_чиглэл

SUB

Гинжин залгуурын 'үгүйцэх' оролтыг идэвхжүүлэх үү?

Порт_үгүй болгох

PORT_USED, PORT_UNUSED

"Үгүйсгэх" оролтыг бүртгэх үү? үгүйсгэх er

БҮРТГЭЛГҮЙ, CLOCK0, CLOCK1, CLOCK2, CLOCK3

Асинхрон тодорхой оролтын эх сурвалж юу вэ?

үгүйсгэх_aclr

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ?

үгүйсгэх_sclr

ҮГҮЙ SCLR0 SCLR1

Систолын саатал
Систолын саатлын бүртгэлийг идэвхжүүлнэ

gui_systolic_d Асаалттай

хойшлуулах

Унтраах

Цагийн оролтын эх сурвалж юу вэ?

gui_systolic_d CLOCK0,

удаан_цаг

CLOCK1,

Өгөгдмөл утга
ҮГҮЙ

Тодорхойлолт
Chainout adder модулийг идэвхжүүлэхийн тулд YES-г сонгоно уу.

НЭМЭХ

Гинжит залгагчийн үйлдлийг заана.
Хасах үйлдлийн хувьд SIGNED-г сонгох ёстой Үржүүлэгч А оролтыг дүрслэх хэлбэр нь юу вэ? болон Үржүүлэгч В оролтыг дүрслэх хэлбэр нь юу вэ? Үржүүлэгч таб дээр.

PORT_UN АШИГЛАСАН

Оролтын дохиог үгүйсгэхийг идэвхжүүлэхийн тулд PORT_USED-г сонгоно уу.
Холбогчийг идэвхгүй болгосон үед энэ параметр хүчингүй болно.

Бүртгэлээс хас

Оролтын регистрийг үгүйсгэх оролтын дохиог идэвхжүүлж, үгүйсгэх бүртгэлийн оролтын цагийн дохиог зааж өгнө.
Оролтын бүртгэлийг үгүйсгэх шаардлагагүй бол UNREGISTERED-г сонгоно уу
Таныг сонгох үед энэ параметр хүчингүй болно:
· Enable chainout adder буюу NO
· PORT_UNUSED нь гинжин хэлхээний 'үгүйцэх' оролтыг идэвхжүүлэх үү? параметр эсвэл

ҮГҮЙ

Үгүйсгэх бүртгэлийн асинхрон тодорхой эх сурвалжийг зааж өгнө.
Таныг сонгох үед энэ параметр хүчингүй болно:
· Enable chainout adder буюу NO
· PORT_UNUSED нь гинжин хэлхээний 'үгүйцэх' оролтыг идэвхжүүлэх үү? параметр эсвэл

ҮГҮЙ

Үгүйсгэх бүртгэлийн синхрон тодорхой эх сурвалжийг зааж өгнө.
Таныг сонгох үед энэ параметр хүчингүй болно:
· Enable chainout adder буюу NO
· PORT_UNUSED нь гинжин хэлхээний 'үгүйцэх' оролтыг идэвхжүүлэх үү? параметр эсвэл

Унтраах CLOCK0

Систолын горимыг идэвхжүүлэхийн тулд энэ сонголтыг сонгоно уу. Үржүүлэгчийн тоо хэд вэ гэсэн 2 эсвэл 4-ийг сонгоход энэ параметрийг ашиглах боломжтой. параметр. Систолын саатлын бүртгэлийг ашиглахын тулд нэмэгчийн нэгжийн Бүртгэлийн гаралтыг идэвхжүүлэх ёстой.
Систолын саатлын бүртгэлийн оролтын цагийн дохиог заана.
үргэлжилсэн…

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 55

8. Intel FPGA Үржүүлэгчийн IP Core 683490 | 2020.10.05

Параметр

IP үүсгэсэн параметр

Үнэ цэнэ

CLOCK2,

Асинхрон тодорхой оролтын эх сурвалж юу вэ?

gui_systolic_d elay_aclr

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ?

gui_systolic_d elay_sclr

ҮГҮЙ SCLR0 SCLR1

Өгөгдмөл утга
ҮГҮЙ
ҮГҮЙ

Тодорхойлолт
Та энэ сонголтыг идэвхжүүлэхийн тулд систолын саатлын бүртгэлийг идэвхжүүлэхийг сонгох ёстой.
Систолын саатлын бүртгэлийн асинхрон тодорхой эх үүсвэрийг зааж өгнө. Та энэ сонголтыг идэвхжүүлэхийн тулд систолын саатлын бүртгэлийг идэвхжүүлэхийг сонгох ёстой.
Систолын саатлын бүртгэлийн синхрон тунгалаг эх үүсвэрийг зааж өгнө. Та энэ сонголтыг идэвхжүүлэхийн тулд систолын саатлын бүртгэлийг идэвхжүүлэхийг сонгох ёстой.

8.6.7. Дамжуулах таб

Хүснэгт 36. Дамжуулах таб

Параметр дамжуулах хоолойн тохиргоо

IP үүсгэсэн параметр

Үнэ цэнэ

Та оролтод дамжуулах хоолойн бүртгэл нэмэхийг хүсэж байна уу?

gui_pipelining Үгүй, Тийм

Өгөгдмөл утга
Үгүй

-ийг зааж өгнө үү

саатал

саатлын цагийн тоо

мөчлөг

0-ээс их аливаа утга

Цагийн оролтын эх сурвалж юу вэ?

gui_оролтын_хожуу_цаг

CLOCK0, CLOCK1, CLOCK2

Асинхрон тодорхой оролтын эх сурвалж юу вэ?

gui_input_late ncy_aclr

ҮГҮЙ ACLR0 ACLR1

Синхрон тодорхой оруулах эх сурвалж юу вэ?

gui_input_late ncy_sclr

ҮГҮЙ SCLR0 SCLR1

ЦАГ0 ҮГҮЙ БАЙХГҮЙ

Тодорхойлолт
Оролтын дохионуудад дамжуулах хоолойн бүртгэлийн нэмэлт түвшнийг идэвхжүүлэхийн тулд Тийм гэснийг сонгоно уу. Та 0-ээс их утгыг зааж өгөх ёстой Хоцролын цагийн мөчлөгийн тоог зааж өгнө үү.
Цагийн мөчлөгт хүссэн хоцролтыг зааж өгнө. Дамжуулах хоолойн бүртгэлийн нэг түвшин = цагийн мөчлөгийн 1 хоцролт. Та оролтод дамжуулах хоолойн бүртгэл нэмэхийг хүсэж байна уу?-ын хувьд YES-г сонгох ёстой. Энэ сонголтыг идэвхжүүлэхийн тулд.
Дамжуулах хоолойн оролтын цагийн дохиог идэвхжүүлж, зааж өгөхийн тулд Clock0 , Clock1 эсвэл Clock2-г сонго. Та оролтод дамжуулах хоолойн бүртгэл нэмэхийг хүсэж байна уу?-ын хувьд YES-г сонгох ёстой. Энэ сонголтыг идэвхжүүлэхийн тулд.
Нэмэлт дамжуулах хоолойн бүртгэлийн асинхрон тодорхой эх сурвалжийг зааж өгнө. Та оролтод дамжуулах хоолойн бүртгэл нэмэхийг хүсэж байна уу?-ын хувьд YES-г сонгох ёстой. Энэ сонголтыг идэвхжүүлэхийн тулд.
Нэмэлт дамжуулах хоолойн бүртгэлийн бүртгэлийн синхрон тодорхой эх сурвалжийг зааж өгнө. Та оролтод дамжуулах хоолойн бүртгэл нэмэхийг хүсэж байна уу?-ын хувьд YES-г сонгох ёстой. Энэ сонголтыг идэвхжүүлэхийн тулд.

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 56

Санал хүсэлт илгээх

683490 | 2020.10.05 Санал хүсэлт илгээх

9. ALTMEMMULT (санах ойд суурилсан тогтмол коэффициент үржүүлэгч) IP гол

Анхаар:

Intel нь Intel Quartus Prime Pro Edition 20.3 хувилбар дээр энэ IP-ийн дэмжлэгийг устгасан. Хэрэв таны дизайны IP цөм нь Intel Quartus Prime Pro Edition дээрх төхөөрөмжүүдэд чиглэгдэж байвал та IP-г LPM_MULT Intel FPGA IP-ээр сольж эсвэл IP-г дахин үүсгэж, Intel Quartus Prime Standard Edition программ хангамжийг ашиглан загвараа эмхэтгэж болно.

ALTMEMMULT IP цөм нь Intel FPGA-д байдаг (M512, M4K, M9K, MLAB санах ойн блокуудтай) onchip санах ойн блокуудыг ашиглан санах ойд суурилсан үржүүлэгчийг үүсгэхэд ашиглагддаг. Хэрэв танд логик элементүүд (LEs) эсвэл тусгай үржүүлэгчийн нөөцөд үржүүлэгчийг хэрэгжүүлэх хангалттай нөөц байхгүй бол энэ IP цөм нь хэрэг болно.
ALTMEMMULT IP цөм нь цаг шаарддаг синхрон функц юм. ALTMEMMULT IP цөм нь өгөгдсөн багц параметрүүд болон техникийн үзүүлэлтүүдийн хувьд боломжит хамгийн бага нэвтрүүлэх чадвар, хоцрогдолтой үржүүлэгчийг хэрэгжүүлдэг.
Дараах зурагт ALTMEMMULT IP цөмд зориулсан портуудыг харуулав.

Зураг 21. ALTMEMMULT портууд

ALTMEMMULT

өгөгдлийн_ин[] ачаалах_өгөгдлийн_коефф

үр дүн[] үр дүн_хүчинтэй ачаалагдсан

ачаалал_коэфф

sclr цаг
inst

Холбогдох мэдээллийн онцлогууд 71-р хуудас

9.1. Онцлогууд
ALTMEMMULT IP цөм нь дараах боломжуудыг санал болгодог: · Зөвхөн чип дээрх санах ойн блокуудыг ашиглан санах ойд суурилсан үржүүлэгчийг үүсгэдэг.
Intel FPGAs · 1 битийн өгөгдлийн өргөнийг дэмждэг · Гарын үсэг зурсан болон гарын үсэггүй өгөгдлийг дүрслэх форматыг дэмждэг · Тогтмол гаралтын хоцролттой дамжуулах хоолойг дэмждэг

ISO 9001:2015 Бүртгэгдсэн

9. ALTMEMMULT (санах ойд суурилсан тогтмол коэффициент үржүүлэгч) IP Core 683490 | 2020.10.05
· Олон тооны тогтмолуудыг санамсаргүй санах ойд (RAM) хадгална.
· RAM блокийн төрлийг сонгох сонголтоор хангана
· Нэмэлт синхрон тодорхой, ачааллыг хянах оролтын портуудыг дэмждэг
9.2. Verilog HDL прототип
Дараах Verilog HDL прототип нь Verilog Design-д байрладаг File (.v) altera_mf.v доторх eda синтезийн лавлах.
module altmemmult #( параметр коэффициент_төлөөлөл = “ГАРЫН ҮСЭГДСЭН”, параметрийн коэффициент0 = “АШИГЛААГҮЙ”, параметрийн өгөгдлийн илэрхийлэл = “ГАРЫН ҮСЭГДСЭН”, параметрийн зорилтот төхөөрөмжийн гэр бүл = “ашиглагдаагүй”, үр дүнд ногдох хамгийн их_цагийн_цикл параметрийн параметр = 1, параметрийн_тоо_1, параметрийн_түгжигдсэн_коэффицент = AU_коэффицент нийт_хоцролт = 1, параметрийн өргөн_c = 1, параметрийн өргөн_d = 1, параметрийн өргөн_r = 1, параметрийн өргөн_s = 1, параметр lpm_type = "altmemmult", параметр lpm_hint = "ашиглагдаагүй") ( оролтын утасны цаг, оролтын утас [өргөн_c-1: 0]коэффын, оролтын утас [өргөн_d-1:0] дата_ин, гаралтын утас ачаалагдсан, гаралтын утас [өргөн_r-1:0] үр дүн, гаралтын утас хүчинтэй, оролтын утас sclr, оролтын утас [өргөн_s-1:0] sel, оролт утас sload_coeff, оролтын утас sload_data)/* синтез synthesis_black_box=1 */; төгсгөлийн модуль
9.3. VHDL бүрэлдэхүүн хэсгийн мэдэгдэл
VHDL бүрэлдэхүүн хэсгийн мэдэгдэл нь VHDL дизайн дээр байрладаг File (.vhd) доторх altera_mf_components.vhd librariesvhdlaltera_mf лавлах.
altmemmult ерөнхий бүрэлдэхүүн хэсэг (коэффициент0:мөр := “АШИГЛААГҮЙ”; өгөгдлийн_төлөөлөл:мөр := “ГАРЫН ҮСЭГДСЭН”; зориулагдсан_device_family:string := “ашиглагдаагүй”; хамгийн их_цагийн_цикл: үр дүн: байгалийн_тоо: байгалийн_тоо: 1 := 1; ram_block:string := "AUTO": width_s: natural := lpm_hint:string; "altmemmult"); порт( цаг: std_logic; coeff_in: std_logic_vector (өргөн_c-1 1 хүртэл) := (бусад нь => '0'); data_in: std_logic_vector (өргөн_d-0 1 хүртэл);

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 58

Санал хүсэлт илгээх

9. ALTMEMMULT (санах ойд суурилсан тогтмол коэффициент үржүүлэгч) IP Core 683490 | 2020.10.05

ачаалах_хийсэн: std_logic-аас гарах; үр дүн: гарах std_logic_vector(өргөн_r-1 0 хүртэл); үр дүн_хүчинтэй: std_logic гарах; sclr: std_logic дотор := '0'; sel: std_logic_vector(өргөн_s-1 0 хүртэл) := (бусад => '0'); sload_coeff: std_logic-д := '0'; sload_data: std_logic дотор := '0'); эцсийн бүрэлдэхүүн хэсэг;

9.4. Портууд

Дараах хүснэгтэд ALTMEMMULT IP цөмд зориулсан оролт, гаралтын портуудыг жагсаав.

Хүснэгт 37. ALTMEMMULT оролтын портууд

Портын нэр

Шаардлагатай

Тодорхойлолт

цаг

Тиймээ

Үржүүлэгчийн цагийн оролт.

коефф_ин[]

Үгүй

Үржүүлэгчийн коэффициентийн оролтын порт. Оролтын портын хэмжээ нь WIDTH_C параметрийн утгаас хамаарна.

өгөгдөл_ин[]

Тиймээ

Үржүүлэгч рүү өгөгдөл оруулах порт. Оролтын портын хэмжээ нь WIDTH_D параметрийн утгаас хамаарна.

sclr

Үгүй

Синхрон цэвэр оролт. Хэрэв ашиглаагүй бол анхдагч утга нь идэвхтэй өндөр байна.

sel[]

Үгүй

Тогтмол коэффициентийн сонголт. Оролтын портын хэмжээ нь WIDTH_S-ээс хамаарна

параметрийн утга.

ачаалал_коэфф

Үгүй

Синхрон ачааллын коэффициентийн оролтын порт. Одоогийн сонгосон коэффициентийн утгыг coeff_in оролтод заасан утгаар солино.

ачаалах_өгөгдөл

Үгүй

Синхрон ачааллын өгөгдөл оруулах порт. Шинэ үржүүлэх үйлдлийг зааж, одоо байгаа үржүүлэх үйлдлийг цуцлах дохио. Хэрэв MAX_CLOCK_CYCLES_PER_RESULT параметр нь 1 утгатай бол sload_data оролтын портыг үл тоомсорлодог.

Хүснэгт 38. ALTMEMMULT гаралтын портууд

Портын нэр

Шаардлагатай

Тодорхойлолт

үр дүн[]

Тиймээ

Үржүүлэгчийн гаралтын порт. Оролтын портын хэмжээ нь WIDTH_R параметрийн утгаас хамаарна.

үр дүн хүчинтэй

Тиймээ

Гаралт нь бүрэн үржүүлгийн хүчинтэй үр дүн болохыг заана. Хэрэв MAX_CLOCK_CYCLES_PER_RESULT параметр нь 1 утгатай байвал үр дүн_хүчинтэй гаралтын портыг ашиглахгүй.

ачаалагдсан

Үгүй

Шинэ коэффициент хэзээ ачаалж дууссаныг заана. Ачаалал_хийсэн дохио нь шинэ коэффициентийг ачаалж дуусмагц баталгаажуулна. Ачаалал_хийсэн дохио өндөр биш л бол санах ойд өөр коэффициентийн утгыг ачаалах боломжгүй.

9.5. Параметрүүд

Дараах хүснэгтэд ALTMEMMULT IP цөмийн параметрүүдийг жагсаав.

Хүснэгт 39.
WIDTH_D WIDTH_C

ALTMEMMULT параметрүүд
Параметрийн нэр

Төрөл шаардлагатай

Тодорхойлолт

Бүхэл тоо Тийм

data_in[] портын өргөнийг заана.

Бүхэл тоо Тийм

coeff_in[] портын өргөнийг заана. үргэлжилсэн…

Санал хүсэлт илгээх

Intel FPGA бүхэл тоо арифметик IP цөм хэрэглэгчийн гарын авлага 59

9. ALTMEMMULT (санах ойд суурилсан тогтмол коэффициент үржүүлэгч) IP Core 683490 | 2020.10.05

Параметрийн нэр WIDTH_R WIDTH

Баримт бичиг / нөөц

intel FPGA бүхэл тоо арифметик IP цөм [pdf] Хэрэглэгчийн гарын авлага
FPGA бүхэл тоон арифметик IP цөм, бүхэл тоон арифметик IP цөм, арифметик IP цөм, IP цөм