എഫ് ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ്

ഉള്ളടക്കം മറയ്ക്കുക

1 എഫ് ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP

എഫ് ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ്
Intel® Quartus® Prime Design Suite-നായി അപ്ഡേറ്റ് ചെയ്തത്: 22.1 IP പതിപ്പ്: 5.0.0

ഓൺലൈൻ പതിപ്പ് ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

യുജി-20324

ഐഡി: 683074 പതിപ്പ്: 2022.04.28

ഉള്ളടക്കം
ഉള്ളടക്കം
1. F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡിനെ കുറിച്ച് …………………………………………. 4
2. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഓവർview……………………………………………………. 6 2.1. വിവരങ്ങൾ പുറത്തുവിടുക ………………………………………………………………………………………… 7 2.2. പിന്തുണയ്‌ക്കുന്ന സവിശേഷതകൾ ……………………………………………………………………………… 7 2.3. IP പതിപ്പ് പിന്തുണ ലെവൽ ………………………………………………………………………………………… 8 2.4. ഡിവൈസ് സ്പീഡ് ഗ്രേഡ് സപ്പോർട്ട് …………………………………………………………………………………….8 2.5. വിഭവ വിനിയോഗവും ലേറ്റൻസിയും ……………………………………………………………… 9 2.6. ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമത…………………………………………………………………… 9
3. ആരംഭിക്കുന്നു …………………………………………………………………………. 11 3.1. Intel FPGA IP കോറുകൾ ഇൻസ്റ്റാൾ ചെയ്യുകയും ലൈസൻസ് നൽകുകയും ചെയ്യുന്നു………………………………………… 11 3.1.1. ഇന്റൽ എഫ്പിജിഎ ഐപി മൂല്യനിർണ്ണയ മോഡ് ……………………………………………………. 11 3.2. IP പാരാമീറ്ററുകളും ഓപ്ഷനുകളും വ്യക്തമാക്കുന്നത്…………………………………………………… 14 3.3. സൃഷ്ടിച്ചത് File ഘടന……………………………………………………………………………… 14 3.4. ഇന്റൽ എഫ്പിജിഎ ഐപി കോറുകൾ അനുകരിക്കുന്നു………………………………………………………… 16 3.4.1. ഡിസൈൻ അനുകരിക്കുകയും സ്ഥിരീകരിക്കുകയും ചെയ്യുന്നു………………………………………………………… 17 3.5. മറ്റ് EDA ടൂളുകളിൽ IP കോറുകൾ സമന്വയിപ്പിക്കുന്നു………………………………………………………… 17 3.6. പൂർണ്ണമായ ഡിസൈൻ കംപൈൽ ചെയ്യുന്നു ………………………………………………………………………………… 18
4. പ്രവർത്തന വിവരണം ………………………………………………………………………………………… 19 4.1. TX ഡാറ്റാപാത്ത്………………………………………………………………………………………………..20 4.1.1. TX MAC അഡാപ്റ്റർ ……………………………………………………………………………… 21 4.1.2. കൺട്രോൾ വേഡ് (CW) ഉൾപ്പെടുത്തൽ……………………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………… 28 4.1.4. TX MII എൻകോഡർ……………………………………………………………………………… 29 4.1.5. ടിഎക്സ് പിസിഎസും പിഎംഎയും…………………………………………………………………… 30 4.2. RX ഡാറ്റാപാത്ത്…………………………………………………………………………. 30 4.2.1. ആർഎക്‌സ് പിസിഎസും പിഎംഎയും ……………………………………………………………….. 31 4.2.2. RX MII ഡീകോഡർ…………………………………………………………………………………… 31 4.2.3. RX CRC …………………………………………………………………………………………………… 31 4.2.4. RX Deskew…………………………………………………………………… 32 4.2.5. RX CW നീക്കം ചെയ്യൽ………………………………………………………………………………………………………………………………………………………………………………………………. 35 4.3. എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി ക്ലോക്ക് ആർക്കിടെക്ചർ………………………………. 36 4.4. റീസെറ്റ് ചെയ്ത് ലിങ്ക് ഇനീഷ്യലൈസേഷൻ………………………………………………………………………….37 4.4.1. TX റീസെറ്റും ഇനീഷ്യലൈസേഷൻ സീക്വൻസും……………………………………………… 38 4.4.2. RX റീസെറ്റും ഇനീഷ്യലൈസേഷൻ സീക്വൻസും……………………………………………. 39 4.5. ലിങ്ക് റേറ്റും ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമതയും കണക്കുകൂട്ടൽ…………………………………………………….. 40
5. പാരാമീറ്ററുകൾ ……………………………………………………………………………………. 42
6. എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി ഇന്റർഫേസ് സിഗ്നലുകൾ……………………………………………… 44 6.1. ക്ലോക്ക് സിഗ്നലുകൾ …………………………………………………………………………………….44 6.2. സിഗ്നലുകൾ പുനഃസജ്ജമാക്കുക……………………………………………………………………………… 44 6.3. MAC സിഗ്നലുകൾ …………………………………………………………………………………………………… 45 6.4. ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ സിഗ്‌നലുകൾ ………………………………………………………………………… 48 6.5. പിഎംഎ സിഗ്നലുകൾ ……………………………………………………………………………………………………………… 49

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 2

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

ഉള്ളടക്കം
7. എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി ഉപയോഗിച്ച് ഡിസൈൻ ചെയ്യുന്നു. മാർഗ്ഗനിർദ്ദേശങ്ങൾ പുനഃസജ്ജമാക്കുക ……………………………………………………………………………………. മാർഗ്ഗനിർദ്ദേശങ്ങൾ കൈകാര്യം ചെയ്യുന്നതിൽ പിശക് …………………………………………………………………………..51
8. എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് ആർക്കൈവ്സ് …………………………………………. 52 9. എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി ഉപയോക്തൃ ഗൈഡിനായുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ഹിസ്റ്ററി…….53

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 3

683074 | 2022.04.28 ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

1. F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡിനെ കുറിച്ച്

Intel Agilex TM ഉപകരണങ്ങളിലെ F-tile transceivers ഉപയോഗിച്ച് F-Tile Serial Lite IV Intel® FPGA IP രൂപകൽപന ചെയ്യുന്നതിനുള്ള ഐപി സവിശേഷതകൾ, ആർക്കിടെക്ചർ വിവരണം, ജനറേറ്റ് ചെയ്യുന്നതിനുള്ള ഘട്ടങ്ങൾ, മാർഗ്ഗനിർദ്ദേശങ്ങൾ എന്നിവ ഈ പ്രമാണം വിവരിക്കുന്നു.

ഉദ്ദേശിച്ച പ്രേക്ഷകർ

ഈ പ്രമാണം ഇനിപ്പറയുന്ന ഉപയോക്താക്കൾക്കായി ഉദ്ദേശിച്ചുള്ളതാണ്:
· സിസ്റ്റം തലത്തിലുള്ള ഡിസൈൻ ആസൂത്രണ ഘട്ടത്തിൽ IP തിരഞ്ഞെടുക്കൽ നടത്താൻ ആർക്കിടെക്റ്റുകൾ രൂപകൽപ്പന ചെയ്യുക
· ഹാർഡ്‌വെയർ ഡിസൈനർമാർ അവരുടെ സിസ്റ്റം ലെവൽ ഡിസൈനിലേക്ക് IP സംയോജിപ്പിക്കുമ്പോൾ
· സിസ്റ്റം ലെവൽ സിമുലേഷൻ, ഹാർഡ്‌വെയർ മൂല്യനിർണ്ണയ ഘട്ടങ്ങളിൽ മൂല്യനിർണ്ണയ എഞ്ചിനീയർമാർ

ബന്ധപ്പെട്ട രേഖകൾ

F-Tile Serial Lite IV ഇന്റൽ FPGA IP-യുമായി ബന്ധപ്പെട്ട മറ്റ് റഫറൻസ് ഡോക്യുമെന്റുകൾ ഇനിപ്പറയുന്ന പട്ടിക പട്ടികപ്പെടുത്തുന്നു.

പട്ടിക 1.

ബന്ധപ്പെട്ട രേഖകൾ

റഫറൻസ്

എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ampലെ ഉപയോക്തൃ ഗൈഡ്

Intel Agilex ഉപകരണ ഡാറ്റ ഷീറ്റ്

വിവരണം
ഈ പ്രമാണം എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി ഡിസൈൻ എക്‌സിയുടെ ജനറേഷൻ, ഉപയോഗ മാർഗ്ഗനിർദ്ദേശങ്ങൾ, പ്രവർത്തന വിവരണം എന്നിവ നൽകുന്നുampIntel Agilex ഉപകരണങ്ങളിൽ ലെസ്.
Intel Agilex ഉപകരണങ്ങളുടെ ഇലക്ട്രിക്കൽ സവിശേഷതകൾ, സ്വിച്ചിംഗ് സവിശേഷതകൾ, കോൺഫിഗറേഷൻ സവിശേഷതകൾ, സമയം എന്നിവ ഈ പ്രമാണം വിവരിക്കുന്നു.

പട്ടിക 2.
CW RS-FEC PMA TX RX PAM4 NRZ

ചുരുക്കെഴുത്തുകളും ഗ്ലോസറി ചുരുക്കപ്പട്ടികയും
ചുരുക്കെഴുത്ത്

എക്സ്പാൻഷൻ കൺട്രോൾ വേഡ് റീഡ്-സോളമൻ ഫോർവേഡ് പിശക് തിരുത്തൽ ഫിസിക്കൽ മീഡിയം അറ്റാച്ച്മെന്റ് ട്രാൻസ്മിറ്റർ റിസീവർ പൾസ്-Ampലിറ്റ്യൂഡ് മോഡുലേഷൻ 4-ലെവൽ നോൺ-റിട്ടേൺ-ടു-പൂജ്യം

തുടർന്നു…

ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ സേവനങ്ങൾക്കോ ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു. *മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.

ISO 9001:2015 രജിസ്റ്റർ ചെയ്തു

1. F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡിനെ കുറിച്ച് 683074 | 2022.04.28

PCS MII XGMII

ചുരുക്കെഴുത്ത്

എക്സ്പാൻഷൻ ഫിസിക്കൽ കോഡിംഗ് സബ്ലേയർ മീഡിയ ഇൻഡിപെൻഡന്റ് ഇന്റർഫേസ് 10 ഗിഗാബിറ്റ് മീഡിയ ഇൻഡിപെൻഡന്റ് ഇന്റർഫേസ്

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 5

683074 | 2022.04.28 ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

2. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഓവർview

ചിത്രം 1.

ചിപ്പ്-ടു-ചിപ്പ്, ബോർഡ്-ടു-ബോർഡ്, ബാക്ക്‌പ്ലെയിൻ ആപ്ലിക്കേഷനുകൾക്കുള്ള ഉയർന്ന ബാൻഡ്‌വിഡ്ത്ത് ഡാറ്റാ ആശയവിനിമയത്തിന് F-Tile Serial Lite IV ഇന്റൽ FPGA IP അനുയോജ്യമാണ്.

F-Tile Serial Lite IV Intel FPGA IP, മീഡിയ ആക്സസ് കൺട്രോൾ (MAC), ഫിസിക്കൽ കോഡിംഗ് സബ്ലേയർ (PCS), ഫിസിക്കൽ മീഡിയ അറ്റാച്ച്മെന്റ് (PMA) ബ്ലോക്കുകൾ എന്നിവ ഉൾക്കൊള്ളുന്നു. പരമാവധി നാല് PAM56 ലെയ്‌നുകളുള്ള ഒരു ലെയ്‌നിന് 4 Gbps അല്ലെങ്കിൽ പരമാവധി 28 NRZ ലെയ്‌നുകളുള്ള ഒരു ലെയ്‌നിന് 16 Gbps വരെയുള്ള ഡാറ്റാ കൈമാറ്റ വേഗതയെ IP പിന്തുണയ്‌ക്കുന്നു. ഈ IP ഉയർന്ന ബാൻഡ്‌വിഡ്ത്ത്, കുറഞ്ഞ ഓവർഹെഡ് ഫ്രെയിമുകൾ, കുറഞ്ഞ I/O കൗണ്ട് എന്നിവ വാഗ്ദാനം ചെയ്യുന്നു, കൂടാതെ പാതകളുടെയും വേഗതയുടെയും എണ്ണത്തിൽ ഉയർന്ന സ്കേലബിളിറ്റി പിന്തുണയ്ക്കുന്നു. എഫ്-ടൈൽ ട്രാൻസ്‌സീവറിന്റെ ഇഥർനെറ്റ് പിസിഎസ് മോഡ് ഉപയോഗിച്ച് വിശാലമായ ഡാറ്റാ നിരക്കുകളുടെ പിന്തുണയോടെ ഈ ഐപി എളുപ്പത്തിൽ പുനഃക്രമീകരിക്കാവുന്നതാണ്.

ഈ IP രണ്ട് ട്രാൻസ്മിഷൻ മോഡുകളെ പിന്തുണയ്ക്കുന്നു:
· അടിസ്ഥാന മോഡ്–ഇത് ബാൻഡ്‌വിഡ്ത്ത് വർദ്ധിപ്പിക്കുന്നതിന് സ്റ്റാർട്ടഫ്-പാക്കറ്റ്, ശൂന്യമായ സൈക്കിൾ, എൻഡ്-ഓഫ്-പാക്കറ്റ് എന്നിവയില്ലാതെ ഡാറ്റ അയയ്ക്കുന്ന ശുദ്ധമായ സ്ട്രീമിംഗ് മോഡാണ്. ഒരു പൊട്ടിത്തെറിയുടെ തുടക്കമായി IP ആദ്യത്തെ സാധുവായ ഡാറ്റ എടുക്കുന്നു.
· ഫുൾ മോഡ്–ഇതൊരു പാക്കറ്റ് ട്രാൻസ്ഫർ മോഡാണ്. ഈ മോഡിൽ, ഒരു പാക്കറ്റിന്റെ തുടക്കത്തിലും അവസാനത്തിലും ഡിലിമിറ്ററുകളായി IP ഒരു പൊട്ടിത്തെറിയും ഒരു സമന്വയ ചക്രവും അയയ്ക്കുന്നു.

എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഹൈ ലെവൽ ബ്ലോക്ക് ഡയഗ്രം

അവലോൺ സ്ട്രീമിംഗ് ഇന്റർഫേസ് TX

F-Tile Serial Lite IV ഇന്റൽ FPGA IP
MAC TX
TX USRIF_CTRL

64*n ലെയിൻ ബിറ്റുകൾ (NRZ മോഡ്)/ 2*n ലെയിൻ ബിറ്റുകൾ (PAM4 മോഡ്)

TX MAC

അഡാപ്റ്റർ INSERT

MII എൻകോഡ്

കസ്റ്റം പിസിഎസ്

TX PCS

TX MII

EMIB എൻകോഡ് സ്ക്രാംബ്ലർ FEC

TX PMA

n ലേൻസ് ബിറ്റുകൾ (PAM4 മോഡ്)/ n ലെൻസ് ബിറ്റുകൾ (NRZ മോഡ്)
TX സീരിയൽ ഇന്റർഫേസ്

അവലോൺ സ്ട്രീമിംഗ് ഇന്റർഫേസ് RX
64*n ലെയിൻ ബിറ്റുകൾ (NRZ മോഡ്)/ 2*n ലെയിൻ ബിറ്റുകൾ (PAM4 മോഡ്)

ആർഎക്സ് പിസിഎസ്

CW RMV

ഡെസ്ക്

എംഐഐ

ഡീകോഡ് വിന്യസിക്കുക

RX MII

EMIB

ഡീകോഡ് ബ്ലോക്ക് സമന്വയവും FEC ഡെസ്‌ക്രാംബ്ലറും

RX PMA

സിഎസ്ആർ

2n ലേൻസ് ബിറ്റുകൾ (PAM4 മോഡ്)/ n ലേൻസ് ബിറ്റുകൾ (NRZ മോഡ്) RX സീരിയൽ ഇന്റർഫേസ്
അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് രജിസ്റ്റർ കോൺഫിഗറേഷൻ

ഇതിഹാസം

മൃദുവായ യുക്തി

കഠിനമായ യുക്തി

ISO 9001:2015 രജിസ്റ്റർ ചെയ്തു

2. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഓവർview 683074 | 2022.04.28

നിങ്ങൾക്ക് എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP ഡിസൈൻ സൃഷ്ടിക്കാൻ കഴിയുംampIP സവിശേഷതകളെ കുറിച്ച് കൂടുതലറിയാൻ les. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഡിസൈൻ Ex റഫർ ചെയ്യുകampലെ ഉപയോക്തൃ ഗൈഡ്.
അനുബന്ധ വിവരങ്ങൾ · പേജ് 19-ലെ പ്രവർത്തന വിവരണം · F-Tile Serial Lite IV Intel FPGA IP Design Exampലെ ഉപയോക്തൃ ഗൈഡ്

2.1 വിവരങ്ങൾ റിലീസ് ചെയ്യുക

Intel FPGA IP പതിപ്പുകൾ v19.1 വരെയുള്ള Intel Quartus® Prime Design Suite സോഫ്റ്റ്‌വെയർ പതിപ്പുകളുമായി പൊരുത്തപ്പെടുന്നു. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ സ്യൂട്ട് സോഫ്‌റ്റ്‌വെയർ പതിപ്പ് 19.2 മുതൽ, ഇന്റൽ എഫ്‌പിജിഎ ഐപിക്ക് ഒരു പുതിയ പതിപ്പിംഗ് സ്കീം ഉണ്ട്.

Intel FPGA IP പതിപ്പ് (XYZ) നമ്പർ ഓരോ Intel Quartus Prime സോഫ്‌റ്റ്‌വെയർ പതിപ്പിലും മാറാം. ഇതിൽ ഒരു മാറ്റം:

· X എന്നത് IP-യുടെ ഒരു പ്രധാന പുനരവലോകനം സൂചിപ്പിക്കുന്നു. നിങ്ങൾ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയർ അപ്‌ഡേറ്റ് ചെയ്യുകയാണെങ്കിൽ, നിങ്ങൾ ഐപി പുനഃസൃഷ്ടിക്കണം.
· Y എന്നത് IP-യിൽ പുതിയ സവിശേഷതകൾ ഉൾപ്പെടുന്നുവെന്ന് സൂചിപ്പിക്കുന്നു. ഈ പുതിയ സവിശേഷതകൾ ഉൾപ്പെടുത്താൻ നിങ്ങളുടെ ഐപി പുനഃസൃഷ്ടിക്കുക.
· Z സൂചിപ്പിക്കുന്നത് ഐപിയിൽ ചെറിയ മാറ്റങ്ങൾ ഉൾപ്പെടുന്നു. ഈ മാറ്റങ്ങൾ ഉൾപ്പെടുത്താൻ നിങ്ങളുടെ ഐപി പുനഃസൃഷ്ടിക്കുക.

പട്ടിക 3.

F-Tile Serial Lite IV ഇന്റൽ FPGA IP റിലീസ് വിവരങ്ങൾ

ഇനം IP പതിപ്പ് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് റിലീസ് തീയതി ഓർഡറിംഗ് കോഡ്

5.0.0 22.1 2022.04.28 IP-SLITE4F

വിവരണം

2.2 പിന്തുണയ്ക്കുന്ന സവിശേഷതകൾ
എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP-ൽ ലഭ്യമായ സവിശേഷതകൾ ഇനിപ്പറയുന്ന പട്ടിക പട്ടികപ്പെടുത്തുന്നു:

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 7

2. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഓവർview 683074 | 2022.04.28

പട്ടിക 4.

എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP സവിശേഷതകൾ

ഫീച്ചർ

വിവരണം

ഡാറ്റ കൈമാറ്റം

PAM4 മോഡിനായി:
- FHT പരമാവധി 56.1 ലെയ്‌നുകളുള്ള ഓരോ ലെയ്‌നും 58, 116, 4 Gbps മാത്രമേ പിന്തുണയ്‌ക്കൂ.
- FGT പരമാവധി 58 ലെയ്‌നുകളുള്ള ഓരോ ലെയ്‌നും 12 Gbps വരെ പിന്തുണയ്‌ക്കുന്നു.
PAM18 മോഡിനുള്ള പിന്തുണയുള്ള ട്രാൻസ്‌സിവർ ഡാറ്റ നിരക്കുകളെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക് പേജ് 42-ലെ പട്ടിക 4 കാണുക.
· NRZ മോഡിനായി:
- FHT പരമാവധി 28.05 ലെയ്‌നുകളുള്ള ഓരോ ലെയ്‌നും 58, 4 Gbps എന്നിവ മാത്രമേ പിന്തുണയ്ക്കൂ.
- FGT പരമാവധി 28.05 ലെയ്‌നുകളുള്ള ഓരോ ലെയ്‌നും 16 Gbps വരെ പിന്തുണയ്‌ക്കുന്നു.
NRZ മോഡിനായി പിന്തുണയ്‌ക്കുന്ന ട്രാൻസ്‌സിവർ ഡാറ്റ നിരക്കുകളെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക് പേജ് 18-ലെ പട്ടിക 42 കാണുക.
· തുടർച്ചയായ സ്ട്രീമിംഗ് (അടിസ്ഥാന) അല്ലെങ്കിൽ പാക്കറ്റ് (പൂർണ്ണ) മോഡുകൾ പിന്തുണയ്ക്കുന്നു.
· കുറഞ്ഞ ഓവർഹെഡ് ഫ്രെയിം പാക്കറ്റുകൾ പിന്തുണയ്ക്കുന്നു.
· ഓരോ ബർസ്റ്റ് വലുപ്പത്തിനും ബൈറ്റ് ഗ്രാനുലാരിറ്റി ട്രാൻസ്ഫർ പിന്തുണയ്ക്കുന്നു.
· ഉപയോക്തൃ-ആരംഭിച്ചതോ സ്വയമേവയുള്ള ലെയ്ൻ വിന്യാസത്തെ പിന്തുണയ്ക്കുന്നു.
· പ്രോഗ്രാമബിൾ അലൈൻമെന്റ് കാലയളവിനെ പിന്തുണയ്ക്കുന്നു.

പി.സി.എസ്

· സോഫ്റ്റ് ലോജിക് റിസോഴ്സ് റിഡക്ഷനായി ഇന്റൽ അജിലെക്സ് എഫ്-ടൈൽ ട്രാൻസ്സീവറുകളുമായി ഇന്റർഫേസ് ചെയ്യുന്ന ഹാർഡ് ഐപി ലോജിക് ഉപയോഗിക്കുന്നു.
· 4GBASE-KP100 സ്പെസിഫിക്കേഷനായി PAM4 മോഡുലേഷൻ മോഡ് പിന്തുണയ്ക്കുന്നു. ഈ മോഡുലേഷൻ മോഡിൽ RS-FEC എപ്പോഴും പ്രവർത്തനക്ഷമമായിരിക്കും.
· ഓപ്ഷണൽ RS-FEC മോഡുലേഷൻ മോഡ് ഉപയോഗിച്ച് NRZ പിന്തുണയ്ക്കുന്നു.
· 64b/66b എൻകോഡിംഗ് ഡീകോഡിംഗിനെ പിന്തുണയ്ക്കുന്നു.

പിശക് കണ്ടെത്തലും കൈകാര്യം ചെയ്യലും

· TX, RX ഡാറ്റ പാഥുകളിൽ CRC പിശക് പരിശോധനയെ പിന്തുണയ്ക്കുന്നു. · RX ലിങ്ക് പിശക് പരിശോധനയെ പിന്തുണയ്ക്കുന്നു. · RX PCS പിശക് കണ്ടെത്തൽ പിന്തുണയ്ക്കുന്നു.

ഇൻ്റർഫേസുകൾ

· സ്വതന്ത്ര ലിങ്കുകളുള്ള പൂർണ്ണ ഡ്യുപ്ലെക്സ് പാക്കറ്റ് കൈമാറ്റം മാത്രം പിന്തുണയ്ക്കുന്നു.
· കുറഞ്ഞ ട്രാൻസ്ഫർ ലേറ്റൻസി ഉള്ള ഒന്നിലധികം FPGA ഉപകരണങ്ങളിലേക്ക് പോയിന്റ്-ടു-പോയിന്റ് ഇന്റർകണക്റ്റ് ഉപയോഗിക്കുന്നു.
· ഉപയോക്തൃ-നിർവചിച്ച കമാൻഡുകൾ പിന്തുണയ്ക്കുന്നു.

2.3 IP പതിപ്പ് പിന്തുണ ലെവൽ

F-Tile Serial Lite IV Intel FPGA IP-നുള്ള Intel Quartus Prime സോഫ്റ്റ്‌വെയറും Intel FPGA ഉപകരണ പിന്തുണയും ഇനിപ്പറയുന്നതാണ്:

പട്ടിക 5.

IP പതിപ്പും പിന്തുണ നിലയും

ഇന്റൽ ക്വാർട്ടസ് പ്രൈം 22.1

ഉപകരണം ഇന്റൽ അജിലെക്സ് എഫ്-ടൈൽ ട്രാൻസ്സീവറുകൾ

ഐപി പതിപ്പ് സിമുലേഷൻ കംപൈലേഷൻ ഹാർഡ്‌വെയർ ഡിസൈൻ

5.0.0

2.4 ഉപകരണ സ്പീഡ് ഗ്രേഡ് പിന്തുണ
F-Tile Serial Lite IV Intel FPGA IP, Intel Agilex F-tile ഉപകരണങ്ങൾക്കായി ഇനിപ്പറയുന്ന സ്പീഡ് ഗ്രേഡുകളെ പിന്തുണയ്ക്കുന്നു: · ട്രാൻസ്‌സിവർ സ്പീഡ് ഗ്രേഡ്: -1, -2, ഒപ്പം -3 · കോർ സ്പീഡ് ഗ്രേഡ്: -1, -2, ഒപ്പം - 3

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 8

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

2. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഓവർview 683074 | 2022.04.28

ബന്ധപ്പെട്ട വിവരങ്ങൾ
Intel Agilex ഉപകരണ ഡാറ്റ ഷീറ്റ് Intel Agilex F-tile transceivers-ലെ പിന്തുണയ്‌ക്കുന്ന ഡാറ്റാ നിരക്കിനെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾ.

2.5 വിഭവ വിനിയോഗവും ലേറ്റൻസിയും

എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപിയുടെ ഉറവിടങ്ങളും ലേറ്റൻസിയും ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയർ പതിപ്പ് 22.1ൽ നിന്നാണ് ലഭിച്ചത്.

പട്ടിക 6.

Intel Agilex F-Tile Serial Lite IV ഇന്റൽ FPGA IP റിസോഴ്സ് യൂട്ടിലൈസേഷൻ
TX കോർ ഇൻപുട്ടിൽ നിന്ന് RX കോർ ഔട്ട്പുട്ടിലേക്കുള്ള റൗണ്ട് ട്രിപ്പ് ലേറ്റൻസിയെ അടിസ്ഥാനമാക്കിയുള്ളതാണ് ലേറ്റൻസി അളക്കൽ.

ട്രാൻസ്‌സിവർ തരം

വേരിയൻ്റ്

ഡാറ്റ ലേൻസ് മോഡിന്റെ എണ്ണം RS-FEC ALM

ലേറ്റൻസി (TX കോർ ക്ലോക്ക് സൈക്കിൾ)

FGT

28.05 Gbps NRZ 16

അടിസ്ഥാന വൈകല്യമുള്ളവർ 21,691 65

പൂർണ വികലാംഗർ 22,135 65

അടിസ്ഥാന പ്രവർത്തനക്ഷമമാക്കിയത് 21,915 189

പൂർണ്ണമായി പ്രവർത്തനക്ഷമമാക്കി 22,452 189

58 Gbps PAM4 12

അടിസ്ഥാന പ്രവർത്തനക്ഷമമാക്കിയത് 28,206 146

പൂർണ്ണമായി പ്രവർത്തനക്ഷമമാക്കി 30,360 146

FHT

58 Gbps NRZ

അടിസ്ഥാന പ്രവർത്തനക്ഷമമാക്കിയത് 15,793 146

പൂർണ്ണമായി പ്രവർത്തനക്ഷമമാക്കി 16,624 146

58 Gbps PAM4 4

അടിസ്ഥാന പ്രവർത്തനക്ഷമമാക്കിയത് 15,771 154

പൂർണ്ണമായി പ്രവർത്തനക്ഷമമാക്കി 16,611 154

116 Gbps PAM4 4

അടിസ്ഥാന പ്രവർത്തനക്ഷമമാക്കിയത് 21,605 128

പൂർണ്ണമായി പ്രവർത്തനക്ഷമമാക്കി 23,148 128

2.6 ബാൻഡ്വിഡ്ത്ത് കാര്യക്ഷമത

പട്ടിക 7.

ബാൻഡ്വിഡ്ത്ത് കാര്യക്ഷമത

വേരിയബിളുകൾ ട്രാൻസ്‌സിവർ മോഡ്

PAM4

സ്ട്രീമിംഗ് മോഡ് RS-FEC

പൂർണ്ണമായി പ്രവർത്തനക്ഷമമാക്കി

അടിസ്ഥാന പ്രവർത്തനക്ഷമമാക്കി

Gbps-ൽ സീരിയൽ ഇന്റർഫേസ് ബിറ്റ് നിരക്ക് (RAW_RATE)
വാക്കിന്റെ എണ്ണത്തിൽ (BURST_SIZE) (1) ഒരു ട്രാൻസ്ഫർ വലുപ്പം
ക്ലോക്ക് സൈക്കിളിലെ വിന്യാസ കാലയളവ് (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

ക്രമീകരണങ്ങൾ

NRZ

നിറഞ്ഞു

അപ്രാപ്തമാക്കി

പ്രവർത്തനക്ഷമമാക്കി

28.0

2,048

4,096

അടിസ്ഥാന വൈകല്യം 28.0

28.0 പ്രവർത്തനക്ഷമമാക്കി

4,194,304

4,096

4,096 തുടർന്നു…

(1) അടിസ്ഥാന മോഡിനുള്ള BURST_SIZE അനന്തതയെ സമീപിക്കുന്നു, അതിനാൽ ഒരു വലിയ സംഖ്യ ഉപയോഗിക്കുന്നു.

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 9

2. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഓവർview 683074 | 2022.04.28

വേരിയബിളുകൾ

ക്രമീകരണങ്ങൾ

64/66b എൻകോഡ്

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

വാക്കിന്റെ എണ്ണത്തിൽ (BURST_SIZE_OVHD) ഒരു ബർസ്റ്റ് വലുപ്പത്തിന്റെ ഓവർഹെഡ്

2 (2)

0 (3)

2 (2)

0 (3)

അലൈൻമെന്റ് മാർക്കർ കാലയളവ് 81,915 ക്ലോക്ക് സൈക്കിളിൽ (ALIGN_MARKER_PERIOD)

81,915

81,916

5-ൽ അലൈൻമെന്റ് മാർക്കർ വീതി

ക്ലോക്ക് സൈക്കിൾ

(ALIGN_MARKER_WIDTH)

ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമത (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

ഫലപ്രദമായ നിരക്ക് (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

പരമാവധി ഉപയോക്തൃ ക്ലോക്ക് ഫ്രീക്വൻസി (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

അനുബന്ധ വിവരങ്ങൾ ലിങ്ക് റേറ്റും ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമത കണക്കുകൂട്ടലും പേജ് 40-ൽ

(2) പൂർണ്ണ മോഡിൽ, BURST_SIZE_OVHD വലുപ്പത്തിൽ ഒരു ഡാറ്റ സ്ട്രീമിലെ START/END ജോടിയാക്കിയ നിയന്ത്രണ പദങ്ങൾ ഉൾപ്പെടുന്നു.
(3) അടിസ്ഥാന മോഡിന്, BURST_SIZE_OVHD സ്ട്രീമിംഗ് സമയത്ത് START/END ഇല്ലാത്തതിനാൽ 0 ആണ്.
(4) ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമത കണക്കാക്കുന്നതിന് ലിങ്ക് റേറ്റും ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമത കണക്കുകൂട്ടലും കാണുക.
(5) ഫലപ്രദമായ നിരക്ക് കണക്കുകൂട്ടലിനായി ലിങ്ക് റേറ്റും ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമത കണക്കുകൂട്ടലും കാണുക.
(6) പരമാവധി ഉപയോക്തൃ ക്ലോക്ക് ഫ്രീക്വൻസി കണക്കുകൂട്ടലിനായി ലിങ്ക് റേറ്റും ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമത കണക്കുകൂട്ടലും കാണുക.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 10

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

683074 | 2022.04.28 ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

3. ആരംഭിക്കുന്നു

3.1 Intel FPGA IP കോറുകൾ ഇൻസ്റ്റാൾ ചെയ്യുകയും ലൈസൻസ് നൽകുകയും ചെയ്യുന്നു

Intel Quartus Prime സോഫ്റ്റ്‌വെയർ ഇൻസ്റ്റാളേഷനിൽ Intel FPGA IP ലൈബ്രറി ഉൾപ്പെടുന്നു. ഒരു അധിക ലൈസൻസിന്റെ ആവശ്യമില്ലാതെ തന്നെ നിങ്ങളുടെ പ്രൊഡക്ഷൻ ഉപയോഗത്തിന് ഉപയോഗപ്രദമായ നിരവധി ഐപി കോറുകൾ ഈ ലൈബ്രറി നൽകുന്നു. ചില Intel FPGA IP കോറുകൾക്ക് പ്രൊഡക്ഷൻ ഉപയോഗത്തിനായി ഒരു പ്രത്യേക ലൈസൻസ് വാങ്ങേണ്ടതുണ്ട്. ഒരു പൂർണ്ണ പ്രൊഡക്ഷൻ ഐപി കോർ ലൈസൻസ് വാങ്ങാൻ തീരുമാനിക്കുന്നതിന് മുമ്പ്, സിമുലേഷനിലും ഹാർഡ്‌വെയറിലും ഈ ലൈസൻസുള്ള ഇന്റൽ എഫ്‌പിജിഎ ഐപി കോറുകൾ വിലയിരുത്താൻ ഇന്റൽ എഫ്‌പിജിഎ ഐപി ഇവാലുവേഷൻ മോഡ് നിങ്ങളെ അനുവദിക്കുന്നു. നിങ്ങൾ ഹാർഡ്‌വെയർ ടെസ്റ്റിംഗ് പൂർത്തിയാക്കി പ്രൊഡക്ഷനിൽ ഐപി ഉപയോഗിക്കാൻ തയ്യാറായതിന് ശേഷം ലൈസൻസുള്ള ഇന്റൽ ഐപി കോറുകൾക്കായി ഒരു പൂർണ്ണ പ്രൊഡക്ഷൻ ലൈസൻസ് നിങ്ങൾ വാങ്ങേണ്ടതുണ്ട്.

Intel Quartus Prime സോഫ്‌റ്റ്‌വെയർ ഡിഫോൾട്ടായി ഇനിപ്പറയുന്ന സ്ഥലങ്ങളിൽ IP കോറുകൾ ഇൻസ്റ്റാൾ ചെയ്യുന്നു:

ചിത്രം 2.

IP കോർ ഇൻസ്റ്റലേഷൻ പാത
intelFPGA(_pro) quartus – Intel Quartus Prime സോഫ്റ്റ്‌വെയർ ip അടങ്ങിയിരിക്കുന്നു – Intel FPGA IP ലൈബ്രറിയും തേർഡ്-പാർട്ടി IP കോർ ആൾട്ടേറയും അടങ്ങിയിരിക്കുന്നു – Intel FPGA IP ലൈബ്രറി സോഴ്‌സ് കോഡ് അടങ്ങിയിരിക്കുന്നു – Intel FPGA IP ഉറവിടം അടങ്ങിയിരിക്കുന്നു files

പട്ടിക 8.

IP കോർ ഇൻസ്റ്റലേഷൻ സ്ഥാനങ്ങൾ

സ്ഥാനം

സോഫ്റ്റ്വെയർ

:intelFPGA_proquartusipaltera

ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്

:/intelFPGA_pro/quartus/ip/altera ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്

പ്ലാറ്റ്ഫോം വിൻഡോസ്* ലിനക്സ്*

കുറിപ്പ്:

Intel Quartus Prime സോഫ്‌റ്റ്‌വെയർ ഇൻസ്റ്റലേഷൻ പാതയിലെ സ്‌പെയ്‌സുകളെ പിന്തുണയ്‌ക്കുന്നില്ല.

3.1.1. ഇന്റൽ എഫ്പിജിഎ ഐപി ഇവാലുവേഷൻ മോഡ്
സൗജന്യ ഇന്റൽ എഫ്‌പിജിഎ ഐപി ഇവാലുവേഷൻ മോഡ്, വാങ്ങുന്നതിന് മുമ്പ് സിമുലേഷനിലും ഹാർഡ്‌വെയറിലും ലൈസൻസുള്ള ഇന്റൽ എഫ്‌പിജിഎ ഐപി കോറുകൾ വിലയിരുത്താൻ നിങ്ങളെ അനുവദിക്കുന്നു. Intel FPGA IP മൂല്യനിർണ്ണയ മോഡ് അധിക ലൈസൻസ് ഇല്ലാതെ ഇനിപ്പറയുന്ന മൂല്യനിർണ്ണയങ്ങളെ പിന്തുണയ്ക്കുന്നു:
നിങ്ങളുടെ സിസ്റ്റത്തിൽ ലൈസൻസുള്ള ഇന്റൽ FPGA IP കോറിന്റെ സ്വഭാവം അനുകരിക്കുക. · IP കോറിന്റെ പ്രവർത്തനക്ഷമത, വലിപ്പം, വേഗത എന്നിവ വേഗത്തിലും എളുപ്പത്തിലും പരിശോധിക്കുക. · സമയ പരിമിതമായ ഉപകരണ പ്രോഗ്രാമിംഗ് സൃഷ്ടിക്കുക fileഐപി കോറുകൾ ഉൾപ്പെടുന്ന ഡിസൈനുകൾക്കുള്ള എസ്. · നിങ്ങളുടെ ഐപി കോർ ഉപയോഗിച്ച് ഒരു ഉപകരണം പ്രോഗ്രാം ചെയ്യുകയും ഹാർഡ്‌വെയറിൽ നിങ്ങളുടെ ഡിസൈൻ പരിശോധിക്കുകയും ചെയ്യുക.

ISO 9001:2015 രജിസ്റ്റർ ചെയ്തു

3. ആരംഭിക്കുന്നു
683074 | 2022.04.28
Intel FPGA IP മൂല്യനിർണ്ണയ മോഡ് ഇനിപ്പറയുന്ന പ്രവർത്തന രീതികളെ പിന്തുണയ്ക്കുന്നു:
· ടെതർഡ്-നിങ്ങളുടെ ബോർഡും ഹോസ്റ്റ് കമ്പ്യൂട്ടറും തമ്മിലുള്ള കണക്ഷൻ ഉപയോഗിച്ച് ലൈസൻസുള്ള Intel FPGA IP അടങ്ങുന്ന ഡിസൈൻ അനിശ്ചിതമായി പ്രവർത്തിപ്പിക്കാൻ അനുവദിക്കുന്നു. ടെതർഡ് മോഡിന് ഒരു സീരിയൽ ജോയിന്റ് ടെസ്റ്റ് ആക്ഷൻ ഗ്രൂപ്പ് ആവശ്യമാണ് (ജെTAG) ജെ തമ്മിൽ ബന്ധിപ്പിച്ചിരിക്കുന്ന കേബിൾTAG നിങ്ങളുടെ ബോർഡിലെ പോർട്ട്, ഹാർഡ്‌വെയർ മൂല്യനിർണ്ണയ കാലയളവിൽ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോഗ്രാമർ പ്രവർത്തിപ്പിക്കുന്ന ഹോസ്റ്റ് കമ്പ്യൂട്ടറും. പ്രോഗ്രാമർക്ക് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്റ്റ്‌വെയറിന്റെ ഏറ്റവും കുറഞ്ഞ ഇൻസ്റ്റാളേഷൻ മാത്രമേ ആവശ്യമുള്ളൂ, കൂടാതെ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ലൈസൻസ് ആവശ്യമില്ല. ജെ വഴി ഉപകരണത്തിലേക്ക് ഒരു ആനുകാലിക സിഗ്നൽ അയച്ചുകൊണ്ട് ഹോസ്റ്റ് കമ്പ്യൂട്ടർ മൂല്യനിർണ്ണയ സമയം നിയന്ത്രിക്കുന്നുTAG തുറമുഖം. ഡിസൈനിലുള്ള എല്ലാ ലൈസൻസുള്ള IP കോറുകളും ടെതർഡ് മോഡിനെ പിന്തുണയ്ക്കുന്നുവെങ്കിൽ, ഏതെങ്കിലും IP കോർ മൂല്യനിർണ്ണയം അവസാനിക്കുന്നത് വരെ മൂല്യനിർണ്ണയ സമയം പ്രവർത്തിക്കുന്നു. എല്ലാ IP കോറുകളും പരിധിയില്ലാത്ത മൂല്യനിർണ്ണയ സമയത്തെ പിന്തുണയ്‌ക്കുന്നുവെങ്കിൽ, ഉപകരണം കാലഹരണപ്പെടുന്നില്ല.
· Untethered–ഒരു പരിമിത സമയത്തേക്ക് ലൈസൻസുള്ള IP അടങ്ങിയ ഡിസൈൻ പ്രവർത്തിപ്പിക്കാൻ അനുവദിക്കുന്നു. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയർ പ്രവർത്തിക്കുന്ന ഹോസ്റ്റ് കമ്പ്യൂട്ടറിൽ നിന്ന് ഉപകരണം വിച്ഛേദിക്കുകയാണെങ്കിൽ IP കോർ അൺടെതർ മോഡിലേക്ക് മാറും. ഡിസൈനിലെ മറ്റേതെങ്കിലും ലൈസൻസുള്ള ഐപി കോർ ടെതർഡ് മോഡിനെ പിന്തുണയ്ക്കുന്നില്ലെങ്കിൽ ഐപി കോർ അൺടീതർ മോഡിലേക്ക് പുനഃസ്ഥാപിക്കുന്നു.
ഡിസൈനിലെ ഏതെങ്കിലും ലൈസൻസുള്ള Intel FPGA IP-യുടെ മൂല്യനിർണ്ണയ സമയം കാലഹരണപ്പെടുമ്പോൾ, ഡിസൈൻ പ്രവർത്തനം നിർത്തുന്നു. ഇന്റൽ എഫ്പിജിഎ ഐപി ഇവാലുവേഷൻ മോഡ് ഉപയോഗിക്കുന്ന എല്ലാ ഐപി കോറുകളും ഡിസൈനിലെ ഏതെങ്കിലും ഐപി കോർ കാലഹരണപ്പെടുമ്പോൾ ഒരേസമയം അവസാനിക്കുന്നു. മൂല്യനിർണ്ണയ സമയം അവസാനിക്കുമ്പോൾ, ഹാർഡ്‌വെയർ സ്ഥിരീകരണം തുടരുന്നതിന് മുമ്പ് നിങ്ങൾ FPGA ഉപകരണം റീപ്രോഗ്രാം ചെയ്യണം. ഉൽപ്പാദനത്തിനായി ഐപി കോറിന്റെ ഉപയോഗം വിപുലീകരിക്കുന്നതിന്, ഐപി കോറിനായി ഒരു പൂർണ്ണ പ്രൊഡക്ഷൻ ലൈസൻസ് വാങ്ങുക.
നിങ്ങൾക്ക് അനിയന്ത്രിതമായ ഉപകരണ പ്രോഗ്രാമിംഗ് സൃഷ്ടിക്കുന്നതിന് മുമ്പ് നിങ്ങൾ ലൈസൻസ് വാങ്ങുകയും ഒരു പൂർണ്ണ പ്രൊഡക്ഷൻ ലൈസൻസ് കീ സൃഷ്ടിക്കുകയും വേണം file. ഇന്റൽ എഫ്‌പിജിഎ ഐപി ഇവാലുവേഷൻ മോഡിൽ, കംപൈലർ സമയ-പരിമിതമായ ഉപകരണ പ്രോഗ്രാമിംഗ് മാത്രമേ സൃഷ്ടിക്കൂ. file ( _time_limited.sof) സമയ പരിധിയിൽ കാലഹരണപ്പെടും.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 12

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

3. ആരംഭിക്കുക 683074 | 2022.04.28

ചിത്രം 3.

ഇന്റൽ FPGA IP മൂല്യനിർണ്ണയ മോഡ് ഫ്ലോ
Intel FPGA IP ലൈബ്രറിയോടൊപ്പം Intel Quartus Prime സോഫ്റ്റ്‌വെയർ ഇൻസ്റ്റാൾ ചെയ്യുക

ലൈസൻസുള്ള ഇന്റൽ എഫ്‌പിജിഎ ഐപി കോർ പാരാമീറ്ററൈസ് ചെയ്‌ത് തൽക്ഷണം ചെയ്യുക

ഒരു പിന്തുണയ്ക്കുന്ന സിമുലേറ്ററിൽ IP പരിശോധിക്കുക

ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്റ്റ്‌വെയറിൽ ഡിസൈൻ കംപൈൽ ചെയ്യുക

ഒരു സമയ-പരിമിത ഉപകരണ പ്രോഗ്രാമിംഗ് സൃഷ്ടിക്കുക File

Intel FPGA ഉപകരണം പ്രോഗ്രാം ചെയ്യുകയും ബോർഡിലെ പ്രവർത്തനം പരിശോധിക്കുകയും ചെയ്യുക
പ്രൊഡക്ഷൻ ഉപയോഗത്തിന് ഐപി ഇല്ലേ?
അതെ ഒരു പൂർണ്ണ ഉൽപ്പാദനം വാങ്ങുക
IP ലൈസൻസ്

കുറിപ്പ്:

വാണിജ്യ ഉൽപ്പന്നങ്ങളിൽ ലൈസൻസുള്ള ഐപി ഉൾപ്പെടുത്തുക
പാരാമീറ്ററൈസേഷൻ ഘട്ടങ്ങൾക്കും നടപ്പിലാക്കൽ വിശദാംശങ്ങൾക്കും ഓരോ IP കോറിന്റെയും ഉപയോക്തൃ ഗൈഡ് പരിശോധിക്കുക.
ഓരോ സീറ്റിലും, ശാശ്വതമായ അടിസ്ഥാനത്തിൽ ഇന്റൽ ഐപി കോറുകൾക്ക് ലൈസൻസ് നൽകുന്നു. ലൈസൻസ് ഫീസിൽ ഒന്നാം വർഷ പരിപാലനവും പിന്തുണയും ഉൾപ്പെടുന്നു. ആദ്യ വർഷത്തിനപ്പുറം അപ്‌ഡേറ്റുകളും ബഗ് പരിഹാരങ്ങളും സാങ്കേതിക പിന്തുണയും ലഭിക്കുന്നതിന് നിങ്ങൾ മെയിന്റനൻസ് കരാർ പുതുക്കണം. പ്രോഗ്രാമിംഗ് സൃഷ്ടിക്കുന്നതിന് മുമ്പ്, ഒരു പ്രൊഡക്ഷൻ ലൈസൻസ് ആവശ്യമുള്ള Intel FPGA IP കോറുകൾക്കായി നിങ്ങൾ ഒരു പൂർണ്ണ പ്രൊഡക്ഷൻ ലൈസൻസ് വാങ്ങണം. fileനിങ്ങൾക്ക് പരിധിയില്ലാത്ത സമയത്തേക്ക് ഉപയോഗിക്കാം. ഇന്റൽ എഫ്‌പിജിഎ ഐപി ഇവാലുവേഷൻ മോഡിൽ, കംപൈലർ സമയ-പരിമിതമായ ഉപകരണ പ്രോഗ്രാമിംഗ് മാത്രമേ സൃഷ്ടിക്കൂ. file ( _time_limited.sof) സമയ പരിധിയിൽ കാലഹരണപ്പെടും. നിങ്ങളുടെ പ്രൊഡക്ഷൻ ലൈസൻസ് കീകൾ ലഭിക്കുന്നതിന്, Intel FPGA സെൽഫ് സർവീസ് ലൈസൻസിംഗ് സെന്റർ സന്ദർശിക്കുക.
ഇന്റൽ എഫ്പിജിഎ സോഫ്റ്റ്‌വെയർ ലൈസൻസ് കരാറുകൾ ലൈസൻസുള്ള ഐപി കോറുകൾ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ സോഫ്റ്റ്‌വെയർ, ലൈസൻസില്ലാത്ത എല്ലാ ഐപി കോറുകൾ എന്നിവയുടെ ഇൻസ്റ്റാളും ഉപയോഗവും നിയന്ത്രിക്കുന്നു.

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 13

3. ആരംഭിക്കുക 683074 | 2022.04.28
ബന്ധപ്പെട്ട വിവരങ്ങൾ · Intel FPGA ലൈസൻസിംഗ് സപ്പോർട്ട് സെന്റർ · Intel FPGA സോഫ്റ്റ്‌വെയർ ഇൻസ്റ്റാളേഷനും ലൈസൻസിംഗും ആമുഖം
3.2 IP പാരാമീറ്ററുകളും ഓപ്ഷനുകളും വ്യക്തമാക്കുന്നു
IP പാരാമീറ്റർ എഡിറ്റർ നിങ്ങളുടെ ഇഷ്‌ടാനുസൃത IP വ്യതിയാനം വേഗത്തിൽ കോൺഫിഗർ ചെയ്യാൻ നിങ്ങളെ അനുവദിക്കുന്നു. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിൽ ഐപി ഓപ്ഷനുകളും പാരാമീറ്ററുകളും വ്യക്തമാക്കുന്നതിന് ഇനിപ്പറയുന്ന ഘട്ടങ്ങൾ ഉപയോഗിക്കുക.
1. നിങ്ങളുടെ എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി സംയോജിപ്പിക്കാൻ നിങ്ങൾക്ക് ഇതിനകം ഒരു ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ പ്രോജക്റ്റ് ഇല്ലെങ്കിൽ, നിങ്ങൾ ഒരെണ്ണം സൃഷ്‌ടിക്കണം. എ. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷനിൽ ക്ലിക്ക് ചെയ്യുക File ഒരു പുതിയ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് സൃഷ്ടിക്കാൻ പുതിയ പ്രോജക്റ്റ് വിസാർഡ്, അല്ലെങ്കിൽ File നിലവിലുള്ള ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് തുറക്കാൻ പ്രോജക്റ്റ് തുറക്കുക. ഒരു ഉപകരണം വ്യക്തമാക്കാൻ വിസാർഡ് നിങ്ങളോട് ആവശ്യപ്പെടുന്നു. ബി. Intel Agilex എന്ന ഉപകരണ കുടുംബം വ്യക്തമാക്കുകയും IP-യുടെ സ്പീഡ് ഗ്രേഡ് ആവശ്യകതകൾ നിറവേറ്റുന്ന ഒരു പ്രൊഡക്ഷൻ F-ടൈൽ ഉപകരണം തിരഞ്ഞെടുക്കുക. സി. പൂർത്തിയാക്കുക ക്ലിക്ക് ചെയ്യുക.
2. IP കാറ്റലോഗിൽ, F-Tile Serial Lite IV ഇന്റൽ FPGA IP കണ്ടെത്തി തിരഞ്ഞെടുക്കുക. പുതിയ ഐപി വേരിയേഷൻ വിൻഡോ ദൃശ്യമാകുന്നു.
3. നിങ്ങളുടെ പുതിയ ഇഷ്‌ടാനുസൃത IP വ്യതിയാനത്തിനായി ഒരു ഉയർന്ന തലത്തിലുള്ള പേര് വ്യക്തമാക്കുക. പാരാമീറ്റർ എഡിറ്റർ IP വേരിയേഷൻ ക്രമീകരണങ്ങൾ a-ൽ സംരക്ഷിക്കുന്നു file പേരിട്ടു .ip.
4. ശരി ക്ലിക്ക് ചെയ്യുക. പാരാമീറ്റർ എഡിറ്റർ ദൃശ്യമാകുന്നു. 5. നിങ്ങളുടെ IP വ്യതിയാനത്തിനുള്ള പാരാമീറ്ററുകൾ വ്യക്തമാക്കുക. എന്നതിനായുള്ള പാരാമീറ്റർ വിഭാഗം കാണുക
F-Tile Serial Lite IV ഇന്റൽ FPGA IP പാരാമീറ്ററുകളെക്കുറിച്ചുള്ള വിവരങ്ങൾ. 6. ഓപ്ഷണലായി, ഒരു സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് അല്ലെങ്കിൽ കംപൈലേഷനും ഹാർഡ്‌വെയർ ഡിസൈനും സൃഷ്ടിക്കാൻ
exampലെ, ഡിസൈൻ എക്സിയിലെ നിർദ്ദേശങ്ങൾ പാലിക്കുകampലെ ഉപയോക്തൃ ഗൈഡ്. 7. ജനറേറ്റ് എച്ച്ഡിഎൽ ക്ലിക്ക് ചെയ്യുക. ജനറേഷൻ ഡയലോഗ് ബോക്സ് ദൃശ്യമാകുന്നു. 8. ഔട്ട്പുട്ട് വ്യക്തമാക്കുക file ജനറേഷൻ ഓപ്ഷനുകൾ, തുടർന്ന് സൃഷ്ടിക്കുക ക്ലിക്കുചെയ്യുക. ഐപി വ്യതിയാനം
fileനിങ്ങളുടെ സ്പെസിഫിക്കേഷനുകൾക്കനുസരിച്ച് സൃഷ്ടിക്കുക. 9. പൂർത്തിയാക്കുക ക്ലിക്ക് ചെയ്യുക. പരാമീറ്റർ എഡിറ്റർ ഉയർന്ന തലത്തിലുള്ള .ip ചേർക്കുന്നു file കറൻ്റിലേക്ക്
സ്വയം പ്രൊജക്റ്റ് ചെയ്യുക. .ip സ്വമേധയാ ചേർക്കാൻ നിങ്ങളോട് ആവശ്യപ്പെടുകയാണെങ്കിൽ file പ്രോജക്റ്റിലേക്ക്, Project Add/Remove ക്ലിക്ക് ചെയ്യുക Fileചേർക്കുന്നതിനുള്ള പ്രോജക്റ്റിൽ എസ് file. 10. നിങ്ങളുടെ ഐപി വേരിയേഷൻ ജനറേറ്റ് ചെയ്‌ത് തൽക്ഷണം ചെയ്‌തതിന് ശേഷം, പോർട്ടുകൾ കണക്‌റ്റുചെയ്യുന്നതിന് ഉചിതമായ പിൻ അസൈൻമെന്റുകൾ നടത്തുകയും ഉചിതമായ ഓരോ ഇൻസ്‌റ്റൻസ് RTL പാരാമീറ്ററുകൾ സജ്ജമാക്കുകയും ചെയ്യുക.
പേജ് 42-ലെ അനുബന്ധ വിവര പാരാമീറ്ററുകൾ
3.3 സൃഷ്ടിച്ചത് File ഘടന
ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ ഇനിപ്പറയുന്ന ഐപി ഔട്ട്‌പുട്ട് സൃഷ്‌ടിക്കുന്നു file ഘടന.
എന്നതിനെ കുറിച്ചുള്ള വിവരങ്ങൾക്ക് file രൂപകൽപ്പനയുടെ ഘടന ഉദാample, F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഡിസൈൻ Exampലെ ഉപയോക്തൃ ഗൈഡ്.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 14

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

3. ആരംഭിക്കുക 683074 | 2022.04.28

ചിത്രം 4. എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി ജനറേറ്റഡ് Files
.ip - IP സംയോജനം file

IP വ്യതിയാനം files

_ IP വ്യതിയാനം files

example_design

.cmp - VHDL ഘടക പ്രഖ്യാപനം file _bb.v - വെരിലോഗ് HDL ബ്ലാക്ക് ബോക്സ് EDA സിന്തസിസ് file _inst.v, .vhd - എസ്ampതൽക്ഷണ ടെംപ്ലേറ്റുകൾ .xml- XML റിപ്പോർട്ട് file

Exampനിങ്ങളുടെ ഐപി കോർ ഡിസൈനിനുള്ള സ്ഥലംample fileഎസ്. ഡിഫോൾട്ട് ലൊക്കേഷൻ എക്സിample_design, എന്നാൽ മറ്റൊരു പാത വ്യക്തമാക്കാൻ നിങ്ങളോട് ആവശ്യപ്പെടും.

.qgsimc - വർദ്ധിച്ചുവരുന്ന പുനരുജ്ജീവനത്തെ പിന്തുണയ്ക്കുന്നതിനുള്ള സിമുലേഷൻ പാരാമീറ്ററുകൾ ലിസ്റ്റുചെയ്യുന്നു .qgsynthc - വർദ്ധിച്ചുവരുന്ന പുനരുജ്ജീവനത്തെ പിന്തുണയ്ക്കുന്നതിനായി സിന്തസിസ് പാരാമീറ്ററുകൾ പട്ടികപ്പെടുത്തുന്നു

.qip - ഐപി സിന്തസിസ് ലിസ്റ്റ് ചെയ്യുന്നു files

_generation.rpt- IP ജനറേഷൻ റിപ്പോർട്ട്

.sopcinfo- സോഫ്റ്റ്‌വെയർ ടൂൾ-ചെയിൻ ഇന്റഗ്രേഷൻ file .html- കണക്ഷൻ, മെമ്മറി മാപ്പ് ഡാറ്റ

.csv - പിൻ അസൈൻമെന്റ് file

.spd - വ്യക്തിഗത സിമുലേഷൻ സ്ക്രിപ്റ്റുകൾ സംയോജിപ്പിക്കുന്നു

സിം സിമുലേഷൻ files

സിന്ത് ഐപി സിന്തസിസ് files

.v ടോപ്പ് ലെവൽ സിമുലേഷൻ file

.v ടോപ്പ്-ലെവൽ ഐപി സിന്തസിസ് file

സിമുലേറ്റർ സ്ക്രിപ്റ്റുകൾ

സബ്കോർ ലൈബ്രറികൾ

സിന്ത്
സബ്കോർ സിന്തസിസ് files

സിം
സബ്കോർ സിമുലേഷൻ files

പട്ടിക 9.

എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP ജനറേറ്റുചെയ്‌തു Files

File പേര്

വിവരണം

.ip

പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റം അല്ലെങ്കിൽ ഉയർന്ന തലത്തിലുള്ള IP വ്യതിയാനം file. നിങ്ങളുടെ ഐപി വേരിയേഷൻ നൽകുന്ന പേരാണ്.

.cmp

VHDL ഘടക പ്രഖ്യാപനം (.cmp) file ഒരു വാചകമാണ് file VHDL ഡിസൈനിൽ നിങ്ങൾക്ക് ഉപയോഗിക്കാനാകുന്ന പ്രാദേശിക ജനറിക്, പോർട്ട് നിർവചനങ്ങൾ അടങ്ങിയിരിക്കുന്നു files.

.html

കണക്ഷൻ വിവരങ്ങൾ അടങ്ങുന്ന ഒരു റിപ്പോർട്ട്, ഓരോ സ്ലേവിന്റെയും ഓരോ യജമാനനുമായി ബന്ധപ്പെട്ട വിലാസം കാണിക്കുന്ന മെമ്മറി മാപ്പ്, പാരാമീറ്റർ അസൈൻമെന്റുകൾ.

_generation.rpt

IP അല്ലെങ്കിൽ പ്ലാറ്റ്ഫോം ഡിസൈനർ ജനറേഷൻ ലോഗ് file. ഐപി ജനറേഷൻ സമയത്തെ സന്ദേശങ്ങളുടെ ഒരു സംഗ്രഹം.

.qgsimc

വർദ്ധിച്ചുവരുന്ന പുനരുജ്ജീവനത്തെ പിന്തുണയ്ക്കുന്നതിനുള്ള സിമുലേഷൻ പാരാമീറ്ററുകൾ ലിസ്റ്റുചെയ്യുന്നു.

.qgsynthc

വർദ്ധിച്ചുവരുന്ന പുനരുജ്ജീവനത്തെ പിന്തുണയ്ക്കുന്നതിനായി സിന്തസിസ് പാരാമീറ്ററുകൾ പട്ടികപ്പെടുത്തുന്നു.

.qip

ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിൽ ഐപി ഘടകം സംയോജിപ്പിക്കുന്നതിനും കംപൈൽ ചെയ്യുന്നതിനും ഐപി ഘടകത്തെക്കുറിച്ചുള്ള ആവശ്യമായ എല്ലാ വിവരങ്ങളും അടങ്ങിയിരിക്കുന്നു.
തുടർന്നു…

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 15

3. ആരംഭിക്കുക 683074 | 2022.04.28

File പേര് .sopcinfo
.csv .spd _bb.v _inst.v അല്ലെങ്കിൽ _inst.vhd .regmap
.svd
.v അല്ലെങ്കിൽ .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

വിവരണം
നിങ്ങളുടെ പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റത്തിലെ കണക്ഷനുകളും IP ഘടക പാരാമീറ്ററൈസേഷനുകളും വിവരിക്കുന്നു. ഐപി ഘടകങ്ങൾക്കായി സോഫ്റ്റ്‌വെയർ ഡ്രൈവറുകൾ വികസിപ്പിക്കുമ്പോൾ ആവശ്യകതകൾ ലഭിക്കുന്നതിന് നിങ്ങൾക്ക് അതിന്റെ ഉള്ളടക്കങ്ങൾ പാഴ്‌സ് ചെയ്യാം. Nios® II ടൂൾ ചെയിൻ പോലുള്ള ഡൗൺസ്ട്രീം ടൂളുകൾ ഇത് ഉപയോഗിക്കുന്നു file. .sopcinfo file കൂടാതെ സിസ്റ്റം.എച്ച് file നിയോസ് II ടൂൾ ശൃംഖലയ്‌ക്കായി സൃഷ്‌ടിച്ചത്, സ്ലേവിനെ ആക്‌സസ് ചെയ്യുന്ന ഓരോ യജമാനനുമായി ബന്ധപ്പെട്ട ഓരോ അടിമയുടെയും വിലാസ മാപ്പ് വിവരങ്ങൾ ഉൾപ്പെടുന്നു. ഒരു പ്രത്യേക സ്ലേവ് ഘടകം ആക്സസ് ചെയ്യുന്നതിന് വ്യത്യസ്ത മാസ്റ്ററുകൾക്ക് വ്യത്യസ്ത വിലാസ മാപ്പ് ഉണ്ടായിരിക്കാം.
IP ഘടകത്തിന്റെ അപ്‌ഗ്രേഡ് നിലയെക്കുറിച്ചുള്ള വിവരങ്ങൾ അടങ്ങിയിരിക്കുന്നു.
ആവശ്യമായ ഇൻപുട്ട് file പിന്തുണയ്ക്കുന്ന സിമുലേറ്ററുകൾക്കായി സിമുലേഷൻ സ്ക്രിപ്റ്റുകൾ സൃഷ്ടിക്കുന്നതിന് ip-make-simscript-നായി. The .spd file എന്നതിന്റെ ഒരു ലിസ്റ്റ് അടങ്ങിയിരിക്കുന്നു fileസിമുലേഷനായി സൃഷ്ടിച്ചത്, നിങ്ങൾക്ക് ആരംഭിക്കാൻ കഴിയുന്ന ഓർമ്മകളെക്കുറിച്ചുള്ള വിവരങ്ങൾ.
നിങ്ങൾക്ക് വെരിലോഗ് ബ്ലാക്ക് ബോക്സ് (_bb.v) ഉപയോഗിക്കാം file ബ്ലാക്ക് ബോക്സായി ഉപയോഗിക്കുന്നതിനുള്ള ഒരു ശൂന്യമായ മൊഡ്യൂൾ ഡിക്ലറേഷൻ ആയി.
HDL മുൻampതൽക്ഷണ ടെംപ്ലേറ്റ്. ഇതിലെ ഉള്ളടക്കങ്ങൾ നിങ്ങൾക്ക് പകർത്തി ഒട്ടിക്കാം file നിങ്ങളുടെ HDL-ലേക്ക് file IP വ്യതിയാനം തൽക്ഷണം ചെയ്യാൻ.
ഐപിയിൽ രജിസ്റ്റർ വിവരങ്ങൾ അടങ്ങിയിട്ടുണ്ടെങ്കിൽ, .regmap file സൃഷ്ടിക്കുന്നു. .regmap file മാസ്റ്റർ, സ്ലേവ് ഇന്റർഫേസുകളുടെ രജിസ്റ്റർ മാപ്പ് വിവരങ്ങൾ വിവരിക്കുന്നു. ഈ file .sopcinfo-യെ പൂർത്തീകരിക്കുന്നു file സിസ്റ്റത്തെക്കുറിച്ചുള്ള കൂടുതൽ വിശദമായ രജിസ്റ്റർ വിവരങ്ങൾ നൽകിക്കൊണ്ട്. ഇത് രജിസ്റ്റർ ഡിസ്പ്ലേ പ്രാപ്തമാക്കുന്നു viewസിസ്റ്റം കൺസോളിലെ ഉപയോക്താക്കൾക്ക് ഇഷ്ടാനുസൃതമാക്കാവുന്ന സ്ഥിതിവിവരക്കണക്കുകളും.
ഹാർഡ് പ്രോസസർ സിസ്റ്റം (HPS) സിസ്റ്റം ഡീബഗ് ടൂളുകളെ അനുവദിക്കുന്നു view ഒരു പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റത്തിൽ HPS-ലേക്ക് ബന്ധിപ്പിച്ചിട്ടുള്ള പെരിഫറലുകളുടെ രജിസ്റ്റർ മാപ്പുകൾ. സിന്തസിസ് സമയത്ത്, .svd fileസിസ്റ്റം കൺസോൾ മാസ്റ്ററുകൾക്ക് ദൃശ്യമാകുന്ന സ്ലേവ് ഇന്റർഫേസുകൾക്കായുള്ള s .sof-ൽ സംഭരിച്ചിരിക്കുന്നു file ഡീബഗ് വിഭാഗത്തിൽ. സിസ്റ്റം കൺസോൾ ഈ വിഭാഗം വായിക്കുന്നു, പ്ലാറ്റ്‌ഫോം ഡിസൈനർക്ക് രജിസ്റ്റർ മാപ്പ് വിവരങ്ങൾക്കായി അന്വേഷിക്കാനാകും. സിസ്റ്റം സ്ലേവുകൾക്ക്, പ്ലാറ്റ്ഫോം ഡിസൈനർക്ക് പേര് പ്രകാരം രജിസ്റ്ററുകൾ ആക്സസ് ചെയ്യാൻ കഴിയും.
എച്ച്.ഡി.എൽ fileസമന്വയത്തിനോ അനുകരണത്തിനോ വേണ്ടി ഓരോ സബ്മോഡ്യൂളും ചൈൽഡ് ഐപിയും തൽക്ഷണം ചെയ്യുന്നവ.
ഒരു സിമുലേഷൻ സജ്ജീകരിക്കാനും പ്രവർത്തിപ്പിക്കാനും ഒരു മോഡൽസിം*/ക്വെസ്റ്റാസിം* സ്ക്രിപ്റ്റ് msim_setup.tcl അടങ്ങിയിരിക്കുന്നു.
ഒരു VCS* സിമുലേഷൻ സജ്ജീകരിക്കുന്നതിനും പ്രവർത്തിപ്പിക്കുന്നതിനുമുള്ള ഒരു ഷെൽ സ്ക്രിപ്റ്റ് vcs_setup.sh അടങ്ങിയിരിക്കുന്നു. ഒരു ഷെൽ സ്ക്രിപ്റ്റ് vcsmx_setup.sh, synopsys_sim.setup എന്നിവ അടങ്ങിയിരിക്കുന്നു file ഒരു VCS MX സിമുലേഷൻ സജ്ജീകരിക്കുന്നതിനും പ്രവർത്തിപ്പിക്കുന്നതിനും.
ഒരു ഷെൽ സ്ക്രിപ്റ്റ് xcelium_setup.sh ഉം മറ്റ് സജ്ജീകരണവും അടങ്ങിയിരിക്കുന്നു fileXcelium* സിമുലേഷൻ സജ്ജീകരിക്കാനും പ്രവർത്തിപ്പിക്കാനും എസ്.
HDL അടങ്ങിയിരിക്കുന്നു fileഐപി സബ്മോഡ്യൂളുകൾക്കുള്ള എസ്.
ജനറേറ്റ് ചെയ്‌ത ഓരോ ചൈൽഡ് ഐപി ഡയറക്‌ടറിക്കും, പ്ലാറ്റ്‌ഫോം ഡിസൈനർ സിന്ത്/, സിം/ സബ് ഡയറക്‌ടറികൾ സൃഷ്‌ടിക്കുന്നു.

3.4 Intel FPGA IP കോറുകൾ അനുകരിക്കുന്നു
ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്റ്റ്‌വെയർ നിർദ്ദിഷ്ട EDA സിമുലേറ്ററുകളിൽ IP കോർ RTL സിമുലേഷനെ പിന്തുണയ്ക്കുന്നു. ഐപി ജനറേഷൻ ഓപ്ഷണലായി സിമുലേഷൻ സൃഷ്ടിക്കുന്നു fileഫങ്ഷണൽ സിമുലേഷൻ മോഡൽ ഉൾപ്പെടെ, ഏതെങ്കിലും ടെസ്റ്റ്ബെഞ്ച് (അല്ലെങ്കിൽ ഉദാampലെ ഡിസൈൻ), കൂടാതെ ഓരോ IP കോറിനും വെണ്ടർ-നിർദ്ദിഷ്ട സിമുലേറ്റർ സജ്ജീകരണ സ്ക്രിപ്റ്റുകൾ. നിങ്ങൾക്ക് ഫങ്ഷണൽ സിമുലേഷൻ മോഡലും ഏതെങ്കിലും ടെസ്റ്റ്ബെഞ്ചും അല്ലെങ്കിൽ എക്സിയും ഉപയോഗിക്കാംampസിമുലേഷനു വേണ്ടിയുള്ള ഡിസൈൻ. ഐപി ജനറേഷൻ ഔട്ട്പുട്ടിൽ ഏതെങ്കിലും ടെസ്റ്റ്ബെഞ്ച് കംപൈൽ ചെയ്യാനും പ്രവർത്തിപ്പിക്കാനുമുള്ള സ്ക്രിപ്റ്റുകളും ഉൾപ്പെട്ടേക്കാം. നിങ്ങളുടെ ഐപി കോർ അനുകരിക്കാൻ ആവശ്യമായ എല്ലാ മോഡലുകളും ലൈബ്രറികളും സ്ക്രിപ്റ്റുകൾ പട്ടികപ്പെടുത്തുന്നു.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 16

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

3. ആരംഭിക്കുക 683074 | 2022.04.28

ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയർ നിരവധി സിമുലേറ്ററുകളുമായി സംയോജനം നൽകുകയും നിങ്ങളുടെ സ്വന്തം സ്‌ക്രിപ്റ്റഡ്, ഇഷ്‌ടാനുസൃത സിമുലേഷൻ ഫ്ലോകൾ ഉൾപ്പെടെ ഒന്നിലധികം സിമുലേഷൻ ഫ്ലോകളെ പിന്തുണയ്‌ക്കുകയും ചെയ്യുന്നു. നിങ്ങൾ തിരഞ്ഞെടുക്കുന്ന ഒഴുക്ക് ഏതായാലും, IP കോർ സിമുലേഷനിൽ ഇനിപ്പറയുന്ന ഘട്ടങ്ങൾ ഉൾപ്പെടുന്നു:
1. ഐപി എച്ച്ഡിഎൽ, ടെസ്റ്റ്ബെഞ്ച് (അല്ലെങ്കിൽ ഉദാampലെ ഡിസൈൻ), സിമുലേറ്റർ സെറ്റപ്പ് സ്ക്രിപ്റ്റ് files.
2. നിങ്ങളുടെ സിമുലേറ്റർ പരിതസ്ഥിതിയും ഏതെങ്കിലും സിമുലേഷൻ സ്ക്രിപ്റ്റുകളും സജ്ജീകരിക്കുക.
3. സിമുലേഷൻ മോഡൽ ലൈബ്രറികൾ കംപൈൽ ചെയ്യുക.
4. നിങ്ങളുടെ സിമുലേറ്റർ പ്രവർത്തിപ്പിക്കുക.

3.4.1. ഡിസൈൻ അനുകരിക്കുകയും സ്ഥിരീകരിക്കുകയും ചെയ്യുന്നു

സ്ഥിരസ്ഥിതിയായി, ഇന്റൽ എഫ്പിജിഎ ഐപി മോഡലുകളും സിമുലേഷൻ മോഡൽ ലൈബ്രറിയും കംപൈൽ ചെയ്യുന്നതിനും വിപുലീകരിക്കുന്നതിനും അനുകരിക്കുന്നതിനുമുള്ള കമാൻഡുകൾ അടങ്ങിയ സിമുലേറ്റർ-നിർദ്ദിഷ്ട സ്ക്രിപ്റ്റുകൾ പാരാമീറ്റർ എഡിറ്റർ സൃഷ്ടിക്കുന്നു. fileഎസ്. നിങ്ങൾക്ക് കമാൻഡുകൾ നിങ്ങളുടെ സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് സ്ക്രിപ്റ്റിലേക്ക് പകർത്താനോ അല്ലെങ്കിൽ ഇവ എഡിറ്റ് ചെയ്യാനോ കഴിയും fileനിങ്ങളുടെ ഡിസൈനും ടെസ്റ്റ്ബെഞ്ചും കംപൈൽ ചെയ്യുന്നതിനും വിശദീകരിക്കുന്നതിനും അനുകരിക്കുന്നതിനുമുള്ള കമാൻഡുകൾ ചേർക്കുക.

പട്ടിക 10. ഇന്റൽ FPGA IP കോർ സിമുലേഷൻ സ്ക്രിപ്റ്റുകൾ

സിമുലേറ്റർ

File ഡയറക്ടറി

മോഡൽസിം

_സിം/ഉപദേശകൻ

ക്വസ്റ്റസിം

വി.സി.എസ്

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

എക്സെലിയം

_sim/xcelium

സ്ക്രിപ്റ്റ് msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5 മറ്റ് EDA ടൂളുകളിൽ IP കോറുകൾ സമന്വയിപ്പിക്കുന്നു
ഓപ്ഷണലായി, Intel FPGA IP കോറുകൾ ഉൾപ്പെടുന്ന ഒരു ഡിസൈൻ സമന്വയിപ്പിക്കാൻ മറ്റൊരു പിന്തുണയുള്ള EDA ടൂൾ ഉപയോഗിക്കുക. നിങ്ങൾ ഐപി കോർ സിന്തസിസ് സൃഷ്ടിക്കുമ്പോൾ fileമൂന്നാം കക്ഷി EDA സിന്തസിസ് ടൂളുകൾക്കൊപ്പം ഉപയോഗിക്കുന്നതിന്, നിങ്ങൾക്ക് ഒരു ഏരിയയും ടൈമിംഗ് എസ്റ്റിമേഷൻ നെറ്റ്‌ലിസ്റ്റും സൃഷ്ടിക്കാൻ കഴിയും. ജനറേഷൻ പ്രവർത്തനക്ഷമമാക്കാൻ, നിങ്ങളുടെ ഐപി വേരിയേഷൻ ഇഷ്‌ടാനുസൃതമാക്കുമ്പോൾ മൂന്നാം കക്ഷി EDA സിന്തസിസ് ടൂളുകൾക്കായി സമയവും റിസോഴ്‌സ് എസ്റ്റിമേറ്റുകളും സൃഷ്‌ടിക്കുക എന്നത് ഓണാക്കുക.
ഏരിയയും ടൈമിംഗ് എസ്റ്റിമേഷൻ നെറ്റ്‌ലിസ്റ്റും ഐപി കോർ കണക്റ്റിവിറ്റിയും ആർക്കിടെക്ചറും വിവരിക്കുന്നു, എന്നാൽ യഥാർത്ഥ പ്രവർത്തനത്തെക്കുറിച്ചുള്ള വിശദാംശങ്ങൾ ഉൾപ്പെടുന്നില്ല. പ്രദേശവും സമയ കണക്കുകളും നന്നായി റിപ്പോർട്ട് ചെയ്യുന്നതിന് ഈ വിവരങ്ങൾ ചില മൂന്നാം കക്ഷി സിന്തസിസ് ടൂളുകളെ പ്രാപ്തമാക്കുന്നു. കൂടാതെ, സമയബന്ധിത ഒപ്റ്റിമൈസേഷനുകൾ നേടുന്നതിനും ഫലങ്ങളുടെ ഗുണനിലവാരം മെച്ചപ്പെടുത്തുന്നതിനും സിന്തസിസ് ടൂളുകൾക്ക് സമയ വിവരങ്ങൾ ഉപയോഗിക്കാനാകും.
ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്റ്റ്‌വെയർ നിർമ്മിക്കുന്നു _syn.v നെറ്റ്‌ലിസ്റ്റ് file ഔട്ട്പുട്ട് പരിഗണിക്കാതെ വെരിലോഗ് HDL ഫോർമാറ്റിൽ file നിങ്ങൾ വ്യക്തമാക്കുന്ന ഫോർമാറ്റ്. നിങ്ങൾ ഈ നെറ്റ്‌ലിസ്റ്റ് സിന്തസിസിനായി ഉപയോഗിക്കുകയാണെങ്കിൽ, നിങ്ങൾ IP കോർ റാപ്പർ ഉൾപ്പെടുത്തണം file .v അല്ലെങ്കിൽ നിങ്ങളുടെ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റിൽ .vhd.

(7) നിങ്ങൾ EDA ടൂൾ ഓപ്‌ഷൻ സജ്ജീകരിച്ചിട്ടില്ലെങ്കിൽ– ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിൽ നിന്ന് മൂന്നാം കക്ഷി EDA സിമുലേറ്ററുകൾ ആരംഭിക്കാൻ നിങ്ങളെ പ്രാപ്‌തമാക്കുന്ന ഈ സ്‌ക്രിപ്റ്റ് മോഡൽസിം അല്ലെങ്കിൽ ക്വെസ്റ്റാസിം സിമുലേറ്റർ Tcl കൺസോളിൽ പ്രവർത്തിപ്പിക്കുക (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിലല്ല. Tcl കൺസോൾ) പിശകുകൾ ഒഴിവാക്കാൻ.

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 17

3. ആരംഭിക്കുക 683074 | 2022.04.28
3.6 പൂർണ്ണമായ ഡിസൈൻ കംപൈൽ ചെയ്യുന്നു
നിങ്ങളുടെ ഡിസൈൻ കംപൈൽ ചെയ്യുന്നതിന് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിലെ പ്രോസസ്സിംഗ് മെനുവിലെ സ്റ്റാർട്ട് കംപൈലേഷൻ കമാൻഡ് ഉപയോഗിക്കാം.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 18

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

683074 | 2022.04.28 ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

4. പ്രവർത്തന വിവരണം

ചിത്രം 5.

F-Tile Serial Lite IV Intel FPGA IP-ൽ MAC, Ethernet PCS എന്നിവ അടങ്ങിയിരിക്കുന്നു. MII ഇന്റർഫേസുകളിലൂടെ ഇഷ്‌ടാനുസൃത പിസിഎസുമായി MAC ആശയവിനിമയം നടത്തുന്നു.

IP രണ്ട് മോഡുലേഷൻ മോഡുകളെ പിന്തുണയ്ക്കുന്നു:
· PAM4–തിരഞ്ഞെടുപ്പിനായി 1 മുതൽ 12 വരെ പാതകൾ നൽകുന്നു. PAM4 മോഡുലേഷൻ മോഡിൽ ഓരോ ലെയ്നിനും IP എപ്പോഴും രണ്ട് PCS ചാനലുകൾ സ്ഥാപിക്കുന്നു.
· NRZ–തിരഞ്ഞെടുപ്പിനായി 1 മുതൽ 16 വരെ പാതകൾ നൽകുന്നു.

ഓരോ മോഡുലേഷൻ മോഡും രണ്ട് ഡാറ്റ മോഡുകളെ പിന്തുണയ്ക്കുന്നു:
· അടിസ്ഥാന മോഡ്–ഇത് ബാൻഡ്‌വിഡ്ത്ത് വർദ്ധിപ്പിക്കുന്നതിന് സ്റ്റാർട്ടഫ്-പാക്കറ്റ്, ശൂന്യമായ സൈക്കിൾ, എൻഡ്-ഓഫ്-പാക്കറ്റ് എന്നിവയില്ലാതെ ഡാറ്റ അയയ്ക്കുന്ന ശുദ്ധമായ സ്ട്രീമിംഗ് മോഡാണ്. ഒരു പൊട്ടിത്തെറിയുടെ തുടക്കമായി IP ആദ്യത്തെ സാധുവായ ഡാറ്റ എടുക്കുന്നു.

അടിസ്ഥാന മോഡ് ഡാറ്റ ട്രാൻസ്ഫർ tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 രജിസ്റ്റർ ചെയ്തു

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

ചിത്രം 6.

· ഫുൾ മോഡ്–ഇത് പാക്കറ്റ് മോഡ് ഡാറ്റാ ട്രാൻസ്ഫർ ആണ്. ഈ മോഡിൽ, ഒരു പാക്കറ്റിന്റെ തുടക്കത്തിലും അവസാനത്തിലും ഡിലിമിറ്ററുകളായി IP ഒരു പൊട്ടിത്തെറിയും ഒരു സമന്വയ ചക്രവും അയയ്ക്കുന്നു.

ഫുൾ മോഡ് ഡാറ്റ ട്രാൻസ്ഫർ tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ബന്ധപ്പെട്ട വിവരങ്ങൾ · F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഓവർview പേജ് 6-ൽ · എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ampലെ ഉപയോക്തൃ ഗൈഡ്

4.1 TX ഡാറ്റാപാത്ത്
TX ഡാറ്റാപാത്തിൽ ഇനിപ്പറയുന്ന ഘടകങ്ങൾ അടങ്ങിയിരിക്കുന്നു: · MAC അഡാപ്റ്റർ · കൺട്രോൾ വേഡ് ഇൻസേർഷൻ ബ്ലോക്ക് · CRC · MII എൻകോഡർ · PCS ബ്ലോക്ക് · PMA ബ്ലോക്ക്

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 20

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28
ചിത്രം 7. TX ഡാറ്റാപാത്ത്

ഉപയോക്തൃ യുക്തിയിൽ നിന്ന്

TX MAC

അവലോൺ സ്ട്രീമിംഗ് ഇന്റർഫേസ്

MAC അഡാപ്റ്റർ

വേഡ് ഉൾപ്പെടുത്തൽ നിയന്ത്രിക്കുക

CRC

MII എൻകോഡർ

MII ഇന്റർഫേസ് കസ്റ്റം പിസിഎസ്
പിസിഎസും പിഎംഎയും

മറ്റ് FPGA ഉപകരണത്തിലേക്കുള്ള TX സീരിയൽ ഇന്റർഫേസ്

4.1.1. TX MAC അഡാപ്റ്റർ
Avalon® സ്ട്രീമിംഗ് ഇന്റർഫേസ് ഉപയോഗിച്ച് ഉപയോക്തൃ ലോജിക്കിലേക്കുള്ള ഡാറ്റ ട്രാൻസ്മിഷൻ TX MAC അഡാപ്റ്റർ നിയന്ത്രിക്കുന്നു. ഈ ബ്ലോക്ക് ഉപയോക്തൃ-നിർവചിച്ച വിവര കൈമാറ്റത്തെയും ഫ്ലോ നിയന്ത്രണത്തെയും പിന്തുണയ്ക്കുന്നു.

ഉപയോക്തൃ-നിർവചിച്ച വിവരങ്ങൾ കൈമാറുന്നു

ഫുൾ മോഡിൽ, ഉപയോക്തൃ ലോജിക്കിലേക്കുള്ള XOFF/XON ട്രാൻസ്മിഷൻ പോലുള്ള ഉപയോക്തൃ-നിർവചിക്കപ്പെട്ട വിവര സൈക്കിൾ ആരംഭിക്കുന്നതിന് നിങ്ങൾക്ക് ഉപയോഗിക്കാനാകുന്ന tx_is_usr_cmd സിഗ്നൽ IP നൽകുന്നു. ഈ സിഗ്നൽ ഉറപ്പിച്ചുകൊണ്ട് നിങ്ങൾക്ക് ഉപയോക്തൃ-നിർവചിച്ച വിവര പ്രക്ഷേപണ ചക്രം ആരംഭിക്കാനും tx_avs_startofpacket, tx_avs_valid സിഗ്നലുകൾ എന്നിവയ്‌ക്കൊപ്പം tx_avs_data ഉപയോഗിച്ച് വിവരങ്ങൾ കൈമാറാനും കഴിയും. ബ്ലോക്ക് പിന്നീട് രണ്ട് സൈക്കിളുകൾക്കായി tx_avs_ready-നെ ഡീസേർട്ട് ചെയ്യുന്നു.

കുറിപ്പ്:

ഉപയോക്താവ് നിർവചിച്ചിരിക്കുന്ന വിവര ഫീച്ചർ ഫുൾ മോഡിൽ മാത്രമേ ലഭ്യമാകൂ.

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 21

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

ചിത്രം 8.

ഒഴുക്ക് നിയന്ത്രണം

ലിങ്ക് റീ-അലൈൻമെന്റ് പ്രോസസ്സ് സമയത്തോ ഉപയോക്തൃ ലോജിക്കിൽ നിന്ന് പ്രക്ഷേപണത്തിനായി ഡാറ്റ ലഭ്യമല്ലാത്തപ്പോഴോ ഉപയോക്തൃ ലോജിക്കിൽ നിന്ന് ഡാറ്റ സ്വീകരിക്കാൻ TX MAC തയ്യാറല്ലാത്ത അവസ്ഥകളുണ്ട്. ഈ വ്യവസ്ഥകൾ കാരണം ഡാറ്റ നഷ്‌ടം ഒഴിവാക്കാൻ, ഉപയോക്തൃ ലോജിക്കിൽ നിന്നുള്ള ഡാറ്റാ ഫ്ലോ നിയന്ത്രിക്കുന്നതിന് IP tx_avs_ready സിഗ്നൽ ഉപയോഗിക്കുന്നു. ഇനിപ്പറയുന്ന വ്യവസ്ഥകൾ ഉണ്ടാകുമ്പോൾ IP സിഗ്നലിനെ നിർവീര്യമാക്കുന്നു:
· tx_avs_startofpacket ഉറപ്പിക്കുമ്പോൾ, tx_avs_ready ഒരു ക്ലോക്ക് സൈക്കിളിന് ഡീസർഡ് ചെയ്യപ്പെടും.
· tx_avs_endofpacket ഉറപ്പിക്കുമ്പോൾ, tx_avs_ready ഒരു ക്ലോക്ക് സൈക്കിളിന് ഡീസർഡ് ചെയ്യപ്പെടും.
· ഏതെങ്കിലും ജോടിയാക്കിയ CWs ഉറപ്പിക്കുമ്പോൾ tx_avs_ready രണ്ട് ക്ലോക്ക് സൈക്കിളുകൾക്കായി ഡീസർഡ് ചെയ്യപ്പെടും.
· ഇഷ്‌ടാനുസൃത പിസിഎസ് ഇന്റർഫേസിൽ RS-FEC അലൈൻമെന്റ് മാർക്കർ ഉൾപ്പെടുത്തൽ സംഭവിക്കുമ്പോൾ, നാല് ക്ലോക്ക് സൈക്കിളുകൾക്കായി tx_avs_ready ഡിസേർഡ് ചെയ്യപ്പെടും.
· PAM17 മോഡുലേഷൻ മോഡിൽ ഓരോ 4 ഇഥർനെറ്റ് കോർ ക്ലോക്ക് സൈക്കിളുകളും NRZ മോഡുലേഷൻ മോഡിൽ ഓരോ 33 ഇഥർനെറ്റ് കോർ ക്ലോക്ക് സൈക്കിളുകളും. ഒരു ക്ലോക്ക് സൈക്കിളിന് tx_avs_ready ഡീസർഡ് ആണ്.
· ഡാറ്റാ ട്രാൻസ്മിഷൻ ഇല്ലാത്ത സമയത്ത് ഉപയോക്തൃ ലോജിക് tx_avs_valid ഡിസേസെറ്റ് ചെയ്യുമ്പോൾ.

ഇനിപ്പറയുന്ന സമയ ഡയഗ്രമുകൾ ഉദാampഡാറ്റാ ഫ്ലോ നിയന്ത്രണത്തിനായി tx_avs_ready ഉപയോഗിക്കുന്ന TX MAC അഡാപ്റ്ററിന്റെ ലെസ്.

tx_avs_valid Deassertion കൂടാതെ START/END ജോടിയാക്കിയ CW-കൾക്കൊപ്പം ഒഴുക്ക് നിയന്ത്രണം

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

സാധുവായ സിഗ്നൽ ഡീസർറ്റുകൾ

ബി 5 ഡി 6

tx_avs_ready tx_avs_startofpacket

END-STRT CW ചേർക്കുന്നതിന് രണ്ട് സൈക്കിളുകൾക്കുള്ള റെഡി സിഗ്നൽ ഡീസർറ്റുകൾ

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 EMPTY D4

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 22

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

ചിത്രം 9.

അലൈൻമെന്റ് മാർക്കർ ഉൾപ്പെടുത്തലിനൊപ്പം ഫ്ലോ നിയന്ത്രണം
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

ചിത്രം 10.

START/END ജോടിയാക്കിയ CW-കൾക്കൊപ്പം ഫ്ലോ നിയന്ത്രണം വിന്യാസ മാർക്കർ ഇൻസേർഷനുമായി പൊരുത്തപ്പെടുന്നു

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_റെഡി

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_ഡാറ്റ

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

STRT D0 അവസാനിപ്പിക്കുക

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. കൺട്രോൾ വേഡ് (CW) ഉൾപ്പെടുത്തൽ
F-Tile Serial Lite IV Intel FPGA IP, ഉപയോക്തൃ ലോജിക്കിൽ നിന്നുള്ള ഇൻപുട്ട് സിഗ്നലുകളെ അടിസ്ഥാനമാക്കി CW-കൾ നിർമ്മിക്കുന്നു. CW-കൾ PCS ബ്ലോക്കിലേക്കുള്ള പാക്കറ്റ് ഡിലിമിറ്ററുകൾ, ട്രാൻസ്മിഷൻ സ്റ്റാറ്റസ് വിവരങ്ങൾ അല്ലെങ്കിൽ ഉപയോക്തൃ ഡാറ്റ എന്നിവ സൂചിപ്പിക്കുന്നു, അവ XGMII നിയന്ത്രണ കോഡുകളിൽ നിന്ന് ഉരുത്തിരിഞ്ഞതാണ്.
പിന്തുണയ്‌ക്കുന്ന CW-കളുടെ വിവരണം ഇനിപ്പറയുന്ന പട്ടിക കാണിക്കുന്നു:

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 23

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

പട്ടിക 11.
ആരംഭിക്കുക വിന്യസിക്കുക

പിന്തുണയ്ക്കുന്ന CW-കളുടെ വിവരണം

വാക്കുകളുടെ എണ്ണം (1 വാക്ക്

= 64 ബിറ്റുകൾ)

അതെ

EMPTY_CYC

അതെ

നിഷ്ക്രിയം

ഇല്ല

ഡാറ്റ

അതെ

ഇൻ-ബാൻഡ്

വിവരണം
ഡാറ്റ ഡിലിമിറ്ററിന്റെ ആരംഭം. ഡാറ്റ ഡിലിമിറ്ററിന്റെ അവസാനം. RX വിന്യാസത്തിനുള്ള കൺട്രോൾ വേഡ് (CW). ഡാറ്റ കൈമാറ്റത്തിൽ ശൂന്യമായ സൈക്കിൾ. IDLE (ബാൻഡിന് പുറത്ത്). പേലോഡ്.

പട്ടിക 12. CW ഫീൽഡ് വിവരണം
ഫീൽഡ് RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

വിവരണം
റിസർവ്ഡ് ഫീൽഡ്. ഭാവിയിലെ വിപുലീകരണത്തിനായി ഉപയോഗിച്ചേക്കാം. 0 ലേക്ക് ബന്ധിപ്പിച്ചിരിക്കുന്നു.
അവസാന വാക്കിലെ (64-ബിറ്റ്) സാധുവായ ബൈറ്റുകളുടെ എണ്ണം. ഇതൊരു 3ബിറ്റ് മൂല്യമാണ്. · 3'b000: 8 ബൈറ്റുകൾ · 3'b001: 1 ബൈറ്റ് · 3'b010: 2 ബൈറ്റുകൾ · 3'b011: 3 ബൈറ്റുകൾ · 3'b100: 4 ബൈറ്റുകൾ · 3'b101: 5 ബൈറ്റുകൾ · 3'b110: 6 ബൈറ്റുകൾ · 3'b111: 7 ബൈറ്റുകൾ
ഒരു പൊട്ടിത്തെറിയുടെ അവസാനം അസാധുവായ വാക്കുകളുടെ എണ്ണം.
എൻഡ്-ഓഫ്-പാക്കറ്റ് സിഗ്നൽ ഉറപ്പിക്കാൻ RX Avalon സ്ട്രീമിംഗ് ഇന്റർഫേസ് സൂചിപ്പിക്കുന്നു.
ഒരു സ്റ്റാർട്ട്-ഓഫ്-പാക്കറ്റ് സിഗ്നൽ ഉറപ്പിക്കാൻ RX Avalon സ്ട്രീമിംഗ് ഇന്റർഫേസ് സൂചിപ്പിക്കുന്നു.
ഒരേ സൈക്കിളിൽ ഒരു സ്റ്റാർട്ട്-ഓഫ്-പാക്കറ്റും എൻഡ്-ഓഫ്-പാക്കറ്റും ഉറപ്പിക്കാൻ RX Avalon സ്ട്രീമിംഗ് ഇന്റർഫേസിനെ സൂചിപ്പിക്കുന്നു.
RX വിന്യാസം പരിശോധിക്കുക.
കമ്പ്യൂട്ട് ചെയ്ത CRC യുടെ മൂല്യങ്ങൾ.
നിയന്ത്രണ പദത്തിൽ (CW) ഉപയോക്തൃ-നിർവചിച്ച വിവരങ്ങൾ അടങ്ങിയിരിക്കുന്നുവെന്ന് സൂചിപ്പിക്കുന്നു.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 24

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

4.1.2.1. പൊട്ടിത്തെറിയുടെ ആരംഭം CW

ചിത്രം 11. സ്റ്റാർട്ട്-ഓഫ്-ബർസ്റ്റ് CW ഫോർമാറ്റ്

ആരംഭിക്കുക

63:56

RSVD

55:48

RSVD

47:40

RSVD

ഡാറ്റ

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

ചാനൽ

7:0

'hFB(START)

നിയന്ത്രണം 7:0

പട്ടിക 13.

ഫുൾ മോഡിൽ, tx_avs_startofpacket സിഗ്നൽ ഉറപ്പിച്ചുകൊണ്ട് നിങ്ങൾക്ക് START CW ചേർക്കാം. നിങ്ങൾ tx_avs_startofpacket സിഗ്നൽ മാത്രം ഉറപ്പിക്കുമ്പോൾ, സോപ്പ് ബിറ്റ് സജ്ജീകരിച്ചിരിക്കുന്നു. നിങ്ങൾ tx_avs_startofpacket, tx_avs_endofpacket സിഗ്നലുകൾ ഉറപ്പിക്കുമ്പോൾ, seop ബിറ്റ് സജ്ജീകരിച്ചിരിക്കുന്നു.

CW ഫീൽഡ് മൂല്യങ്ങൾ ആരംഭിക്കുക
ഫീൽഡ് സോപ്പ്/സെഒപ്
usr (8)
വിന്യസിക്കുക

മൂല്യം

tx_is_usr_cmd സിഗ്നലിനെ ആശ്രയിച്ച്:

1: എപ്പോൾ tx_is_usr_cmd = 1

0: എപ്പോൾ tx_is_usr_cmd = 0

അടിസ്ഥാന മോഡിൽ, റീസെറ്റ് ഡീസേർഡ് ചെയ്തതിന് ശേഷം MAC ഒരു START CW അയയ്ക്കുന്നു. ഡാറ്റയൊന്നും ലഭ്യമല്ലെങ്കിൽ, നിങ്ങൾ ഡാറ്റ അയയ്‌ക്കാൻ തുടങ്ങുന്നത് വരെ MAC തുടർച്ചയായി END, START CW-കൾക്കൊപ്പം EMPTY_CYC അയയ്‌ക്കുന്നു.

4.1.2.2. എൻഡ്-ഓഫ്-ബർസ്റ്റ് CW

ചിത്രം 12. എൻഡ്-ഓഫ്-ബർസ്റ്റ് CW ഫോർമാറ്റ്

അവസാനിക്കുന്നു

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

ഡാറ്റ 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

ശൂന്യം

7:0

RSVD

num_valid_bytes_eob

നിയന്ത്രണം

7:0

(8) ഇത് ഫുൾ മോഡിൽ മാത്രമേ പിന്തുണയ്ക്കൂ.
ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 25

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

പട്ടിക 14.

tx_avs_endofpacket ഉറപ്പിക്കുമ്പോൾ MAC END CW ചേർക്കുന്നു. END CW-ൽ അവസാനത്തെ ഡാറ്റാ വേഡിലെ സാധുവായ ബൈറ്റുകളുടെ എണ്ണവും CRC വിവരങ്ങളും അടങ്ങിയിരിക്കുന്നു.

START CW-നും END CW-ന് മുമ്പുള്ള ഡാറ്റാ പദത്തിനും ഇടയിലുള്ള ഡാറ്റയ്ക്കുള്ള 32-ബിറ്റ് CRC ഫലമാണ് CRC മൂല്യം.

ഇനിപ്പറയുന്ന പട്ടിക END CW ലെ ഫീൽഡുകളുടെ മൂല്യങ്ങൾ കാണിക്കുന്നു.

END CW ഫീൽഡ് മൂല്യങ്ങൾ
ഫീൽഡ് eop CRC32 num_valid_bytes_eob

മൂല്യം 1
CRC32 കണക്കാക്കിയ മൂല്യം. അവസാന ഡാറ്റാ പദത്തിലെ സാധുവായ ബൈറ്റുകളുടെ എണ്ണം.

4.1.2.3. അലൈൻമെന്റ് ജോടിയാക്കിയ CW

ചിത്രം 13. അലൈൻമെന്റ് ജോടിയാക്കിയ CW ഫോർമാറ്റ്

START/END ഉപയോഗിച്ച് CW ജോടി വിന്യസിക്കുക

64+8ബിറ്റ്സ് XGMII ഇന്റർഫേസ്

ആരംഭിക്കുക

63:56

RSVD

55:48

RSVD

47:40

RSVD

ഡാറ്റ

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

നിയന്ത്രണം 7:0

64+8ബിറ്റ്സ് XGMII ഇന്റർഫേസ്

അവസാനിക്കുന്നു

63:56

'hFD

55:48

RSVD

47:40

RSVD

ഡാറ്റ

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

നിയന്ത്രണം 7:0

ALIGN CW എന്നത് START/END അല്ലെങ്കിൽ END/START CW-കൾക്കൊപ്പം ജോടിയാക്കിയ CW ആണ്. ഒന്നുകിൽ tx_link_reinit സിഗ്നൽ ഉറപ്പിച്ചുകൊണ്ട്, അലൈൻമെന്റ് പിരീഡ് കൗണ്ടർ സജ്ജീകരിക്കുക, അല്ലെങ്കിൽ ഒരു റീസെറ്റ് ആരംഭിക്കുക എന്നിവയിലൂടെ നിങ്ങൾക്ക് ALIGN ജോടിയാക്കിയ CW ചേർക്കാം. ALIGN ജോടിയാക്കിയ CW ചേർക്കുമ്പോൾ, എല്ലാ പാതകളിലുമുള്ള ഡാറ്റ വിന്യാസം പരിശോധിക്കുന്നതിന് റിസീവർ അലൈൻമെന്റ് ബ്ലോക്ക് ആരംഭിക്കുന്നതിന് അലൈൻ ഫീൽഡ് 1 ആയി സജ്ജീകരിച്ചിരിക്കുന്നു.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 26

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

പട്ടിക 15.

CW ഫീൽഡ് മൂല്യങ്ങൾ വിന്യസിക്കുക
ഫീൽഡ് വിന്യസിക്കുക
eop sop usr seop

മൂല്യം 1 0 0 0 0

4.1.2.4. ശൂന്യ ചക്രം CW

ചിത്രം 14. ശൂന്യമായ സൈക്കിൾ CW ഫോർമാറ്റ്

END/START എന്നതുമായി EMPTY_CYC ജോടിയാക്കുക

64+8ബിറ്റ്സ് XGMII ഇന്റർഫേസ്

അവസാനിക്കുന്നു

63:56

'hFD

55:48

RSVD

47:40

RSVD

ഡാറ്റ

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

നിയന്ത്രണം 7:0

64+8ബിറ്റ്സ് XGMII ഇന്റർഫേസ്

ആരംഭിക്കുക

63:56

RSVD

55:48

RSVD

47:40

RSVD

ഡാറ്റ

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

നിയന്ത്രണം 7:0

പട്ടിക 16.

ഒരു പൊട്ടിത്തെറി സമയത്ത് നിങ്ങൾ രണ്ട് ക്ലോക്ക് സൈക്കിളുകൾക്ക് tx_avs_valid എന്ന് നിരാകരിക്കുമ്പോൾ, END/START CW-കളുമായി ജോടിയാക്കിയ ഒരു EMPTY_CYC CW MAC ചേർക്കുന്നു. പ്രക്ഷേപണത്തിനായി ഡാറ്റ ലഭ്യമല്ലാത്തപ്പോൾ നിങ്ങൾക്ക് ഈ CW ഉപയോഗിക്കാം.

നിങ്ങൾ ഒരു സൈക്കിളിനായി tx_avs_valid എന്നത് ഡീസേർട്ട് ചെയ്യുമ്പോൾ, IP ഒരു ജോടി END/START CW-കൾ സൃഷ്ടിക്കുന്നതിന് tx_avs_valid deassertion-ന്റെ ഇരട്ടി കാലയളവിലേക്ക് tx_avs_valid എന്ന് ഡീസർറ്റ് ചെയ്യുന്നു.

EMPTY_CYC CW ഫീൽഡ് മൂല്യങ്ങൾ
ഫീൽഡ് വിന്യസിക്കുക
eop

മൂല്യം 0 0

തുടർന്നു…

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 27

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

ഫീൽഡ് സോപ്പ് യുഎസ്ആർ സെപ്

മൂല്യം 0 0 0

4.1.2.5. നിഷ്ക്രിയ CW

ചിത്രം 15. നിഷ്‌ക്രിയ CW ഫോർമാറ്റ്

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

ഡാറ്റ

39:32 31:24

'h07'h07

23:16

'h07

15:8

'h07

7:0

'h07

നിയന്ത്രണം 7:0

ട്രാൻസ്മിഷൻ ഇല്ലാത്തപ്പോൾ MAC IDLE CW ചേർക്കുക. ഈ കാലയളവിൽ, tx_avs_valid സിഗ്നൽ കുറവാണ്.
ഒരു ബർസ്റ്റ് ട്രാൻസ്ഫർ പൂർത്തിയാകുമ്പോഴോ ട്രാൻസ്മിഷൻ നിഷ്ക്രിയാവസ്ഥയിലായിരിക്കുമ്പോഴോ നിങ്ങൾക്ക് IDLE CW ഉപയോഗിക്കാം.

4.1.2.6. ഡാറ്റ വേഡ്

ഒരു പാക്കറ്റിന്റെ പേലോഡാണ് ഡാറ്റാ വാക്ക്. XGMII കൺട്രോൾ ബിറ്റുകൾ എല്ലാം ഡാറ്റ വേഡ് ഫോർമാറ്റിൽ 0 ആയി സജ്ജീകരിച്ചിരിക്കുന്നു.

ചിത്രം 16. ഡാറ്റ വേഡ് ഫോർമാറ്റ്

64+8 ബിറ്റുകൾ XGMII ഇന്റർഫേസ്

ഡാറ്റ വാക്ക്

63:56

ഉപയോക്തൃ ഡാറ്റ 7

55:48

ഉപയോക്തൃ ഡാറ്റ 6

47:40

ഉപയോക്തൃ ഡാറ്റ 5

ഡാറ്റ

39:32 31:24

ഉപയോക്തൃ ഡാറ്റ 4 ഉപയോക്തൃ ഡാറ്റ 3

23:16

ഉപയോക്തൃ ഡാറ്റ 2

15:8

ഉപയോക്തൃ ഡാറ്റ 1

7:0

ഉപയോക്തൃ ഡാറ്റ 0

നിയന്ത്രണം 7:0

4.1.3. TX CRC
IP പാരാമീറ്റർ എഡിറ്ററിലെ പ്രവർത്തനക്ഷമമാക്കുക CRC പാരാമീറ്റർ ഉപയോഗിച്ച് നിങ്ങൾക്ക് TX CRC ബ്ലോക്ക് പ്രവർത്തനക്ഷമമാക്കാം. അടിസ്ഥാന, പൂർണ്ണ മോഡുകളിൽ ഈ സവിശേഷത പിന്തുണയ്ക്കുന്നു.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 28

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

tx_avs_endofpacket സിഗ്നൽ ഉറപ്പിച്ചുകൊണ്ട് MAC END CW-ലേക്ക് CRC മൂല്യം ചേർക്കുന്നു. ബേസിക് മോഡിൽ, END CW-മായി ജോടിയാക്കിയ ALIGN CW-ൽ മാത്രമേ സാധുവായ CRC ഫീൽഡ് അടങ്ങിയിട്ടുള്ളൂ.
TX CRC ബ്ലോക്ക് TX കൺട്രോൾ വേഡ് ഇൻസെർഷനും TX MII എൻകോഡ് ബ്ലോക്കും ഉപയോഗിച്ച് ഇന്റർഫേസ് ചെയ്യുന്നു. TX CRC ബ്ലോക്ക്, START CW മുതൽ END CW വരെയുള്ള ഓരോ സൈക്കിൾ ഡാറ്റയ്ക്കും 64-ബിറ്റ് മൂല്യത്തിനായുള്ള CRC മൂല്യം കണക്കാക്കുന്നു.
CRC പിശകുകൾ സൃഷ്‌ടിക്കാൻ ഒരു പ്രത്യേക പാതയിലെ ഡാറ്റ മനഃപൂർവം കേടാക്കുന്നതിന് നിങ്ങൾക്ക് crc_error_inject സിഗ്നൽ ഉറപ്പിക്കാം.

4.1.4. TX MII എൻകോഡർ

TX MII എൻകോഡർ MAC-ൽ നിന്ന് TX PCS-ലേക്കുള്ള പാക്കറ്റ് ട്രാൻസ്മിഷൻ കൈകാര്യം ചെയ്യുന്നു.

PAM8 മോഡുലേഷൻ മോഡിൽ 4-ബിറ്റ് MII ബസിന്റെ ഡാറ്റാ പാറ്റേൺ ഇനിപ്പറയുന്ന ചിത്രം കാണിക്കുന്നു. START, END CW ഓരോ രണ്ട് MII പാതകളിലും ഒരിക്കൽ ദൃശ്യമാകും.

ചിത്രം 17. PAM4 മോഡുലേഷൻ മോഡ് MII ഡാറ്റ പാറ്റേൺ

സൈക്കിൾ 1

സൈക്കിൾ 2

സൈക്കിൾ 3

സൈക്കിൾ 4

സൈക്കിൾ 5

SOP_CW

DATA_1

DATA_9 DATA_17

നിഷ്ക്രിയം

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

നിഷ്ക്രിയം

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

NRZ മോഡുലേഷൻ മോഡിൽ 8-ബിറ്റ് MII ബസിന്റെ ഡാറ്റാ പാറ്റേൺ ഇനിപ്പറയുന്ന ചിത്രം കാണിക്കുന്നു. എല്ലാ MII പാതകളിലും START, END CW ദൃശ്യമാകും.

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 29

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

ചിത്രം 18. NRZ മോഡുലേഷൻ മോഡ് MII ഡാറ്റ പാറ്റേൺ

സൈക്കിൾ 1

സൈക്കിൾ 2

സൈക്കിൾ 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

സൈക്കിൾ 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. ടിഎക്സ് പിസിഎസും പിഎംഎയും
എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി, ഇഥർനെറ്റ് പിസിഎസ് മോഡിലേക്ക് എഫ്-ടൈൽ ട്രാൻസ്‌സിവർ കോൺഫിഗർ ചെയ്യുന്നു.

4.2 RX ഡാറ്റാപാത്ത്
RX ഡാറ്റാപാത്തിൽ ഇനിപ്പറയുന്ന ഘടകങ്ങൾ അടങ്ങിയിരിക്കുന്നു: · PMA ബ്ലോക്ക് · PCS ബ്ലോക്ക് · MII ഡീകോഡർ · CRC · Deskew ബ്ലോക്ക് · കൺട്രോൾ Word നീക്കംചെയ്യൽ ബ്ലോക്ക്

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 30

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28
ചിത്രം 19. RX ഡാറ്റാപാത്ത്

ഉപയോക്തൃ ലോജിക്കിലേക്ക് അവലോൺ സ്ട്രീമിംഗ് ഇന്റർഫേസ്
RX MAC
വാക്ക് നീക്കംചെയ്യൽ നിയന്ത്രിക്കുക
ഡെസ്ക്യു

CRC

MII ഡീകോഡർ

MII ഇന്റർഫേസ് കസ്റ്റം പിസിഎസ്
പിസിഎസും പിഎംഎയും

മറ്റ് FPGA ഉപകരണത്തിൽ നിന്നുള്ള RX സീരിയൽ ഇന്റർഫേസ്
4.2.1. ആർഎക്സ് പിസിഎസും പിഎംഎയും
എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി, ഇഥർനെറ്റ് പിസിഎസ് മോഡിലേക്ക് എഫ്-ടൈൽ ട്രാൻസ്‌സിവർ കോൺഫിഗർ ചെയ്യുന്നു.
4.2.2. RX MII ഡീകോഡർ
ഇൻകമിംഗ് ഡാറ്റയിൽ കൺട്രോൾ വേഡും അലൈൻമെന്റ് മാർക്കറുകളും അടങ്ങിയിട്ടുണ്ടോ എന്ന് ഈ ബ്ലോക്ക് തിരിച്ചറിയുന്നു. RX MII ഡീകോഡർ 1-ബിറ്റ് സാധുതയുള്ള, 1-ബിറ്റ് മാർക്കർ ഇൻഡിക്കേറ്റർ, 1ബിറ്റ് കൺട്രോൾ ഇൻഡിക്കേറ്റർ, ഓരോ ലെയ്‌നും 64-ബിറ്റ് ഡാറ്റ എന്നിവയുടെ രൂപത്തിൽ ഡാറ്റ ഔട്ട്‌പുട്ട് ചെയ്യുന്നു.
4.2.3. RX CRC
IP പാരാമീറ്റർ എഡിറ്ററിലെ പ്രവർത്തനക്ഷമമാക്കുക CRC പാരാമീറ്റർ ഉപയോഗിച്ച് നിങ്ങൾക്ക് TX CRC ബ്ലോക്ക് പ്രവർത്തനക്ഷമമാക്കാം. അടിസ്ഥാന, പൂർണ്ണ മോഡുകളിൽ ഈ സവിശേഷത പിന്തുണയ്ക്കുന്നു. RX CRC ബ്ലോക്ക് RX കൺട്രോൾ വേഡ് റിമൂവൽ, RX MII ഡീകോഡർ ബ്ലോക്കുകൾ എന്നിവയുമായി ഇന്റർഫേസ് ചെയ്യുന്നു. ഒരു CRC പിശക് സംഭവിക്കുമ്പോൾ IP rx_crc_error സിഗ്നൽ ഉറപ്പിക്കുന്നു.

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 31

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28
ഓരോ പുതിയ പൊട്ടിത്തെറിയിലും IP rx_crc_error ഇല്ലാതാക്കുന്നു. ഉപയോക്തൃ ലോജിക് പിശക് കൈകാര്യം ചെയ്യുന്നതിനുള്ള ഉപയോക്തൃ ലോജിക്കിലേക്കുള്ള ഒരു ഔട്ട്പുട്ടാണിത്.
4.2.4. RX Deskew
RX deskew ബ്ലോക്ക് ഓരോ ലെയ്‌നിനുമുള്ള അലൈൻമെന്റ് മാർക്കറുകൾ കണ്ടെത്തുകയും RX CW നീക്കം ചെയ്യൽ ബ്ലോക്കിലേക്ക് അയയ്ക്കുന്നതിന് മുമ്പ് ഡാറ്റ വീണ്ടും വിന്യസിക്കുകയും ചെയ്യുന്നു.
IP പാരാമീറ്റർ എഡിറ്ററിൽ യാന്ത്രിക വിന്യാസം പ്രാപ്തമാക്കുക എന്ന പാരാമീറ്റർ സജ്ജീകരിക്കുന്നതിലൂടെ ഒരു അലൈൻമെന്റ് പിശക് സംഭവിക്കുമ്പോൾ, ഓരോ ലെയ്നിനും ഡാറ്റ സ്വയമേവ വിന്യസിക്കാൻ IP കോർ അനുവദിക്കുന്നത് നിങ്ങൾക്ക് തിരഞ്ഞെടുക്കാം. നിങ്ങൾ ഓട്ടോമാറ്റിക് അലൈൻമെന്റ് ഫീച്ചർ പ്രവർത്തനരഹിതമാക്കുകയാണെങ്കിൽ, വിന്യാസ പിശക് സൂചിപ്പിക്കുന്നതിന് IP കോർ rx_error സിഗ്നൽ ഉറപ്പിക്കുന്നു. ഒരു ലെയ്ൻ വിന്യാസ പിശക് സംഭവിക്കുമ്പോൾ ലെയ്ൻ അലൈൻമെന്റ് പ്രക്രിയ ആരംഭിക്കുന്നതിന് നിങ്ങൾ rx_link_reinit ഉറപ്പിക്കണം.
RX deskew ഒരു സ്റ്റേറ്റ് മെഷീനിൽ അലൈൻമെന്റ് മാർക്കറുകൾ കണ്ടെത്തുന്നു. ഇനിപ്പറയുന്ന ഡയഗ്രം RX deskew ബ്ലോക്കിലെ അവസ്ഥകൾ കാണിക്കുന്നു.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 32

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

ചിത്രം 20.

ഓട്ടോ അലൈൻമെന്റ് പ്രവർത്തനക്ഷമമാക്കിയ ഫ്ലോ ചാർട്ടോടുകൂടിയ RX Deskew ലെയ്ൻ അലൈൻമെന്റ് സ്റ്റേറ്റ് മെഷീൻ
ആരംഭിക്കുക

നിഷ്ക്രിയം

പുനഃസജ്ജമാക്കുക = 1 അതെ ഇല്ല

എല്ലാ പി.സി.എസ്

ഇല്ല

പാതകൾ തയ്യാറാണോ?

അതെ

കാത്തിരിക്കുക

എല്ലാ സമന്വയ മാർക്കറുകളും നമ്പർ
കണ്ടെത്തിയോ?
അതെ
ALIGN

ഇല്ല
അതെ സമയം കഴിഞ്ഞോ?

അതെ
വിന്യാസം നഷ്ടപ്പെട്ടോ?
അവസാനമില്ല

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 33

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

ചിത്രം 21.

RX Deskew ലെയ്ൻ അലൈൻമെന്റ് സ്റ്റേറ്റ് മെഷീൻ, ഓട്ടോ അലൈൻമെന്റ് ഡിസേബിൾഡ് ഫ്ലോ ചാർട്ട്
ആരംഭിക്കുക

നിഷ്ക്രിയം

പുനഃസജ്ജമാക്കുക = 1 അതെ ഇല്ല

എല്ലാ പി.സി.എസ്

ഇല്ല

പാതകൾ തയ്യാറാണോ?

അതെ

അതെ
rx_link_reinit =1
പിശകില്ല

ഇല്ല അതെ സമയം കഴിഞ്ഞു?

കാത്തിരിക്കുക
എല്ലാ സമന്വയ മാർക്കറുകളും ഇല്ല
കണ്ടെത്തിയോ?
അതെ ALIGN

അതെ
വിന്യാസം നഷ്ടപ്പെട്ടോ?
ഇല്ല
അവസാനിക്കുന്നു
1. അലൈൻമെന്റ് പ്രക്രിയ IDLE അവസ്ഥയിൽ ആരംഭിക്കുന്നു. എല്ലാ പിസിഎസ് പാതകളും തയ്യാറാകുകയും rx_link_reinit നിർജ്ജീവമാകുകയും ചെയ്യുമ്പോൾ ബ്ലോക്ക് WAIT അവസ്ഥയിലേക്ക് നീങ്ങുന്നു.
2. WAIT അവസ്ഥയിൽ, കണ്ടെത്തിയ എല്ലാ മാർക്കറുകളും ഒരേ സൈക്കിളിനുള്ളിൽ ഉറപ്പിച്ചിട്ടുണ്ടോ എന്ന് ബ്ലോക്ക് പരിശോധിക്കുന്നു. ഈ അവസ്ഥ ശരിയാണെങ്കിൽ, ബ്ലോക്ക് അലൈൻഡ് അവസ്ഥയിലേക്ക് നീങ്ങുന്നു.
3. ബ്ലോക്ക് വിന്യസിച്ച അവസ്ഥയിലായിരിക്കുമ്പോൾ, പാതകൾ വിന്യസിച്ചതായി ഇത് സൂചിപ്പിക്കുന്നു. ഈ അവസ്ഥയിൽ, ബ്ലോക്ക് ലെയ്ൻ വിന്യാസം നിരീക്ഷിക്കുകയും എല്ലാ മാർക്കറുകളും ഒരേ സൈക്കിളിൽ ഉണ്ടോ എന്ന് പരിശോധിക്കുകയും ചെയ്യുന്നു. ഒരേ സൈക്കിളിൽ കുറഞ്ഞത് ഒരു മാർക്കർ ഇല്ലെങ്കിൽ, സ്വയമേവ വിന്യാസം പ്രാപ്തമാക്കുക പാരാമീറ്റർ സജ്ജമാക്കിയിട്ടുണ്ടെങ്കിൽ, ബ്ലോക്ക് ഇതിലേക്ക് പോകുന്നു

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 34

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

അലൈൻമെന്റ് പ്രക്രിയ വീണ്ടും ആരംഭിക്കാൻ IDLE അവസ്ഥ. പ്രവർത്തനക്ഷമമാക്കുക യാന്ത്രിക വിന്യാസം സജ്ജീകരിച്ചിട്ടില്ലെങ്കിൽ, ഒരേ സൈക്കിളിൽ ഒരു മാർക്കർ എങ്കിലും ഇല്ലെങ്കിൽ, ബ്ലോക്ക് ERROR അവസ്ഥയിലേക്ക് പോകുകയും ലെയ്ൻ അലൈൻമെന്റ് പ്രക്രിയ ആരംഭിക്കുന്നതിന് rx_link_reinit സിഗ്നൽ ഉറപ്പിക്കുന്നതിനായി ഉപയോക്തൃ ലോജിക്ക് കാത്തിരിക്കുകയും ചെയ്യുന്നു.

ചിത്രം 22. യാന്ത്രിക വിന്യാസം പ്രവർത്തനക്ഷമമാക്കുന്ന പാത പുനഃക്രമീകരിക്കൽ പ്രവർത്തനക്ഷമമാക്കി rx_core_clk

rx_link_up

rx_link_reinit

ഒപ്പം_എല്ലാ_മാർക്കറുകളും

ഡെസ്ക്യു സ്റ്റേറ്റ്

ALGNED

നിഷ്ക്രിയം

കാത്തിരിക്കുക

ALGNED

AUTO_ALIGN = 1

ചിത്രം 23. യാന്ത്രിക വിന്യാസം പ്രവർത്തനക്ഷമമാക്കുന്ന പാത പുനഃക്രമീകരിക്കൽ പ്രവർത്തനരഹിതമാക്കി rx_core_clk

rx_link_up

rx_link_reinit

ഒപ്പം_എല്ലാ_മാർക്കറുകളും

ഡെസ്ക്യു സ്റ്റേറ്റ്

ALGNED

പിശക്

നിഷ്ക്രിയം

കാത്തിരിക്കുക

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW നീക്കംചെയ്യൽ
ഈ ബ്ലോക്ക് CW-കൾ ഡീകോഡ് ചെയ്യുകയും CW-കൾ നീക്കം ചെയ്തതിനുശേഷം അവലോൺ സ്ട്രീമിംഗ് ഇന്റർഫേസ് ഉപയോഗിച്ച് ഉപയോക്തൃ ലോജിക്കിലേക്ക് ഡാറ്റ അയയ്ക്കുകയും ചെയ്യുന്നു.
സാധുവായ ഡാറ്റ ലഭ്യമല്ലാത്തപ്പോൾ, RX CW നീക്കം ചെയ്യൽ ബ്ലോക്ക് rx_avs_valid സിഗ്നലിനെ നിർവീര്യമാക്കുന്നു.
ഫുൾ മോഡിൽ, യൂസർ ബിറ്റ് സജ്ജീകരിച്ചിട്ടുണ്ടെങ്കിൽ, ഈ ബ്ലോക്ക് rx_is_usr_cmd സിഗ്നൽ ഉറപ്പിക്കുന്നു, ആദ്യ ക്ലോക്ക് സൈക്കിളിലെ ഡാറ്റ ഉപയോക്തൃ-നിർവചിച്ച വിവരമോ കമാൻഡോ ആയി ഉപയോഗിക്കുന്നു.
rx_avs_ready deasserts ഉം rx_avs_valid asserts ഉം ചെയ്യുമ്പോൾ, RX CW നീക്കംചെയ്യൽ ബ്ലോക്ക് ഉപയോക്തൃ ലോജിക്കിൽ ഒരു പിശക് അവസ്ഥ സൃഷ്ടിക്കുന്നു.
ഈ ബ്ലോക്കുമായി ബന്ധപ്പെട്ട അവലോൺ സ്ട്രീമിംഗ് സിഗ്നലുകൾ ഇനിപ്പറയുന്നവയാണ്: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 35

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (പൂർണ്ണ മോഡിൽ മാത്രം ലഭ്യമാണ്)
4.3 എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP ക്ലോക്ക് ആർക്കിടെക്ചർ
F-Tile Serial Lite IV Intel FPGA IP-ന് നാല് ക്ലോക്ക് ഇൻപുട്ടുകൾ ഉണ്ട്, അത് വ്യത്യസ്ത ബ്ലോക്കുകളിലേക്ക് ക്ലോക്കുകൾ സൃഷ്ടിക്കുന്നു: · ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്ക് (xcvr_ref_clk) - ബാഹ്യ ക്ലോക്കിൽ നിന്നുള്ള ഇൻപുട്ട് ക്ലോക്ക്
TX MAC, RX MAC, TX, RX ഇഷ്‌ടാനുസൃത പിസിഎസ് ബ്ലോക്കുകൾക്കായി ക്ലോക്കുകൾ സൃഷ്ടിക്കുന്ന ചിപ്‌സ് അല്ലെങ്കിൽ ഓസിലേറ്ററുകൾ. പിന്തുണയ്‌ക്കുന്ന ആവൃത്തി ശ്രേണിയ്‌ക്കായി പാരാമീറ്ററുകൾ കാണുക. · TX കോർ ക്ലോക്ക് (tx_core_clk)–ഈ ക്ലോക്ക് ട്രാൻസ്‌സിവർ PLL-ൽ നിന്ന് ഉരുത്തിരിഞ്ഞതാണ് TX MAC-നായി ഉപയോഗിക്കുന്നു. ഈ ക്ലോക്ക്, TX യൂസർ ലോജിക്കിലേക്ക് കണക്‌റ്റ് ചെയ്യുന്നതിനുള്ള എഫ്-ടൈൽ ട്രാൻസ്‌സിവറിൽ നിന്നുള്ള ഒരു ഔട്ട്‌പുട്ട് ക്ലോക്ക് കൂടിയാണ്. RX കോർ ക്ലോക്ക് (rx_core_clk)–ഈ ക്ലോക്ക് ട്രാൻസ്‌സീവറിൽ നിന്ന് ഉരുത്തിരിഞ്ഞതാണ് PLL RX deskew FIFO, RX MAC എന്നിവയ്‌ക്കായി ഉപയോഗിക്കുന്നു. ഈ ക്ലോക്ക് RX ഉപയോക്തൃ ലോജിക്കിലേക്ക് കണക്‌റ്റ് ചെയ്യുന്നതിനുള്ള എഫ്-ടൈൽ ട്രാൻസ്‌സിവറിൽ നിന്നുള്ള ഒരു ഔട്ട്‌പുട്ട് ക്ലോക്ക് കൂടിയാണ്. ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ ഇന്റർഫേസിനുള്ള ക്ലോക്ക് (reconfig_clk)–എക്സ്‌റ്റേണൽ ക്ലോക്ക് സർക്യൂട്ടുകളിൽ നിന്നോ ഓസിലേറ്ററുകളിൽ നിന്നോ ഉള്ള ഇൻപുട്ട് ക്ലോക്ക് TX, RX ഡാറ്റാപാത്തുകളിൽ എഫ്-ടൈൽ ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ ഇന്റർഫേസിനായി ക്ലോക്കുകൾ സൃഷ്ടിക്കുന്നു. ക്ലോക്ക് ഫ്രീക്വൻസി 100 മുതൽ 162 MHz വരെയാണ്.
ഇനിപ്പറയുന്ന ബ്ലോക്ക് ഡയഗ്രം F-Tile Serial Lite IV ഇന്റൽ FPGA IP ക്ലോക്ക് ഡൊമെയ്‌നുകളും IP-യിലുള്ള കണക്ഷനുകളും കാണിക്കുന്നു.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 36

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

ചിത്രം 24.

എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP ക്ലോക്ക് ആർക്കിടെക്ചർ

ഓസിലേറ്റർ

FPGA1
എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ ഇന്റർഫേസ് ക്ലോക്ക്
(reconfig_clk)

tx_core_clkout (ഉപയോക്തൃ ലോജിക്കിലേക്ക് ബന്ധിപ്പിക്കുക)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV ഇന്റൽ FPGA IP

ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ ഇന്റർഫേസ് ക്ലോക്ക്

(reconfig_clk)

ഓസിലേറ്റർ

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (ഉപയോക്തൃ ലോജിക്കിലേക്ക് ബന്ധിപ്പിക്കുക)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

അവലോൺ സ്ട്രീമിംഗ് ഇന്റർഫേസ് TX ഡാറ്റ
TX MAC

സീരിയൽ_ലിങ്ക്[n-1:0]

ഡെസ്ക്യു

FIFO

അവലോൺ സ്ട്രീമിംഗ് ഇന്റർഫേസ് RX ഡാറ്റ RX MAC

അവലോൺ സ്ട്രീമിംഗ് ഇന്റർഫേസ് RX ഡാറ്റ
RX MAC

Deskew FIFO

rx_core_clkout (ഉപയോക്തൃ ലോജിക്കിലേക്ക് ബന്ധിപ്പിക്കുക)

rx_core_clk= clk_pll_div64[mid_ch]

കസ്റ്റം പിസിഎസ്

സീരിയൽ_ലിങ്ക്[n-1:0]

TX MAC

അവലോൺ സ്ട്രീമിംഗ് ഇന്റർഫേസ് TX ഡാറ്റ

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (ഉപയോക്തൃ ലോജിക്കിലേക്ക് ബന്ധിപ്പിക്കുക)

ട്രാൻസ്‌സിവർ റെഫ് ക്ലോക്ക് (xcvr_ref_clk)
ട്രാൻസ്‌സിവർ റെഫ് ക്ലോക്ക് (xcvr_ref_clk)

ഓസിലേറ്റർ*

ഇതിഹാസം

FPGA ഉപകരണം
TX കോർ ക്ലോക്ക് ഡൊമെയ്ൻ
RX കോർ ക്ലോക്ക് ഡൊമെയ്ൻ
ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്ക് ഡൊമെയ്ൻ ബാഹ്യ ഉപകരണ ഡാറ്റ സിഗ്നലുകൾ

4.4 റീസെറ്റ് ചെയ്ത് ലിങ്ക് ഇനീഷ്യലൈസേഷൻ
MAC, F-tile Hard IP, reconfiguration blocks എന്നിവയ്ക്ക് വ്യത്യസ്ത റീസെറ്റ് സിഗ്നലുകൾ ഉണ്ട്: · TX, RX MAC ബ്ലോക്കുകൾ tx_core_rst_n, rx_core_rst_n റീസെറ്റ് സിഗ്നലുകൾ ഉപയോഗിക്കുന്നു. · tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n എന്നിവ റീസെറ്റ് സിഗ്നലുകൾ ഡ്രൈവ്
എഫ്-ടൈൽ ഹാർഡ് ഐപി പുനഃസജ്ജമാക്കുന്നതിനുള്ള സോഫ്റ്റ് റീസെറ്റ് കൺട്രോളർ. · റീ കോൺഫിഗറേഷൻ ബ്ലോക്ക് reconfig_reset റീസെറ്റ് സിഗ്നൽ ഉപയോഗിക്കുന്നു.

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 37

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

ചിത്രം 25. ആർക്കിടെക്ചർ പുനഃസജ്ജമാക്കുക
അവലോൺ സ്ട്രീമിംഗ് ഇന്റർഫേസ് TX ഡാറ്റ
MAC
അവലോൺ സ്ട്രീമിംഗ് SYNC ഇന്റർഫേസ് RX ഡാറ്റ

FPGA F-tile Serial Lite IV ഇന്റൽ FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

എഫ്-ടൈൽ ഹാർഡ് ഐ.പി

TX സീരിയൽ ഡാറ്റ RX സീരിയൽ ഡാറ്റ

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

ലോജിക് പുന et സജ്ജമാക്കുക
ബന്ധപ്പെട്ട വിവരങ്ങൾ · പേജ് 51-ലെ മാർഗ്ഗനിർദ്ദേശങ്ങൾ പുനഃസജ്ജമാക്കുക · F-Tile Serial Lite IV Intel FPGA IP ഡിസൈൻ എക്സിampലെ ഉപയോക്തൃ ഗൈഡ്
4.4.1. TX റീസെറ്റും ഇനീഷ്യലൈസേഷൻ സീക്വൻസും
F-Tile Serial Lite IV Intel FPGA IP-നുള്ള TX റീസെറ്റ് സീക്വൻസ് ഇപ്രകാരമാണ്: 1. tx_pcs_fec_phy_reset_n, tx_core_rst_n, reconfig_reset എന്നിവ ഉറപ്പിക്കുക
ഒരേസമയം എഫ്-ടൈൽ ഹാർഡ് ഐപി, മാക്, റീ കോൺഫിഗറേഷൻ ബ്ലോക്കുകൾ പുനഃസജ്ജമാക്കാൻ. tx_pcs_fec_phy_reset_n റിലീസ് ചെയ്യുക, ബ്ലോക്കുകൾ ശരിയായി പുനഃസജ്ജീകരിച്ചിട്ടുണ്ടെന്ന് ഉറപ്പാക്കാൻ tx_reset_ack-ന് കാത്തിരുന്ന ശേഷം റീകോൺഫിഗറേഷൻ റീസെറ്റ് ചെയ്യുക. 2. TX PHY പ്രക്ഷേപണത്തിന് തയ്യാറാണെന്ന് സൂചിപ്പിക്കുന്നതിന് tx_pcs_fec_phy_reset_n റീസെറ്റ് റിലീസ് ചെയ്‌തതിന് ശേഷം phy_tx_lanes_stable, tx_pll_locked, phy_ehip_ready സിഗ്നലുകൾ IP ഉറപ്പിക്കുന്നു. 3. phy_ehip_ready സിഗ്നൽ ഉയർന്നതിന് ശേഷം tx_core_rst_n സിഗ്നൽ ഡീസേർട്ട് ചെയ്യുന്നു. 4. MAC റീസെറ്റ് ചെയ്‌തില്ലെങ്കിൽ IP, MII ഇന്റർഫേസിൽ IDLE പ്രതീകങ്ങൾ കൈമാറാൻ തുടങ്ങുന്നു. എല്ലാ പാതകളും ഒരേ ക്ലോക്ക് ഉപയോഗിക്കുന്നതിനാൽ TX ലെയ്ൻ വിന്യാസത്തിനും സ്കീവിംഗിനും ആവശ്യമില്ല. 5. IDLE പ്രതീകങ്ങൾ കൈമാറുമ്പോൾ, MAC tx_link_up സിഗ്നൽ ഉറപ്പിക്കുന്നു. 6. ബന്ധിപ്പിച്ച റിസീവറിന്റെ ലെയ്ൻ അലൈൻമെന്റ് പ്രക്രിയ ആരംഭിക്കുന്നതിന് ഒരു നിശ്ചിത ഇടവേളയിൽ START/END അല്ലെങ്കിൽ END/START CW-മായി ജോടിയാക്കിയ ALIGN പ്രക്ഷേപണം ചെയ്യാൻ MAC ആരംഭിക്കുന്നു.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 38

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

ചിത്രം 26.

TX റീസെറ്റ് ആൻഡ് ഇനീഷ്യലൈസേഷൻ ടൈമിംഗ് ഡയഗ്രം
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX റീസെറ്റും ഇനീഷ്യലൈസേഷൻ സീക്വൻസും
F-Tile Serial Lite IV Intel FPGA IP-യുടെ RX റീസെറ്റ് സീക്വൻസ് ഇപ്രകാരമാണ്:
1. എഫ്-ടൈൽ ഹാർഡ് IP, MAC, റീകോൺഫിഗറേഷൻ ബ്ലോക്കുകൾ പുനഃസജ്ജമാക്കുന്നതിന് ഒരേസമയം rx_pcs_fec_phy_reset_n, rx_core_rst_n, reconfig_reset എന്നിവ ഉറപ്പുനൽകുക. rx_pcs_fec_phy_reset_n റിലീസ് ചെയ്യുക, ബ്ലോക്കുകൾ ശരിയായി പുനഃസജ്ജീകരിച്ചിട്ടുണ്ടെന്ന് ഉറപ്പാക്കാൻ rx_reset_ack-നായി കാത്തിരുന്ന ശേഷം റീകോൺഫിഗറേഷൻ റീസെറ്റ് ചെയ്യുക.
2. RX PHY പ്രക്ഷേപണത്തിന് തയ്യാറാണെന്ന് സൂചിപ്പിക്കാൻ, ഇഷ്‌ടാനുസൃത PCS റീസെറ്റ് റിലീസ് ചെയ്‌തതിന് ശേഷം IP phy_rx_pcs_ready സിഗ്നൽ ഉറപ്പിക്കുന്നു.
3. phy_rx_pcs_ready സിഗ്നൽ ഉയർന്നതിന് ശേഷം rx_core_rst_n സിഗ്നൽ ഡീസേർട്ട് ചെയ്യുന്നു.
4. RX MAC റീസെറ്റ് റിലീസ് ചെയ്‌തതിന് ശേഷവും START/END അല്ലെങ്കിൽ END/START CW മായി ജോടിയാക്കിയ ALIGN ലഭിക്കുമ്പോൾ IP ലെയ്ൻ അലൈൻമെന്റ് പ്രക്രിയ ആരംഭിക്കുന്നു.
5. എല്ലാ പാതകളുടെയും വിന്യാസം പൂർത്തിയായിക്കഴിഞ്ഞാൽ RX deskew ബ്ലോക്ക് rx_link_up സിഗ്നൽ ഉറപ്പിക്കുന്നു.
6. ഡാറ്റ സ്വീകരണം ആരംഭിക്കാൻ RX ലിങ്ക് തയ്യാറാണെന്ന് സൂചിപ്പിക്കാൻ ഉപയോക്തൃ ലോജിക്കിലേക്ക് IP rx_link_up സിഗ്നൽ ഉറപ്പിക്കുന്നു.

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 39

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28

ചിത്രം 27. RX റീസെറ്റ് ആൻഡ് ഇനീഷ്യലൈസേഷൻ ടൈമിംഗ് ഡയഗ്രം
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5 ലിങ്ക് നിരക്കും ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമതയും കണക്കുകൂട്ടൽ

F-Tile Serial Lite IV Intel FPGA IP ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമത കണക്കുകൂട്ടൽ താഴെ പറയുന്നതാണ്:

ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമത = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) /

പട്ടിക 17. ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമത വേരിയബിളുകളുടെ വിവരണം

വേരിയബിൾ

വിവരണം

raw_rate burst_size

സീരിയൽ ഇന്റർഫേസ് നേടിയ ബിറ്റ് റേറ്റ് ഇതാണ്. raw_rate = SERDES വീതി * ട്രാൻസ്‌സിവർ ക്ലോക്ക് ഫ്രീക്വൻസി Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
പൊട്ടിത്തെറി വലിപ്പത്തിന്റെ മൂല്യം. ശരാശരി ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമത കണക്കാക്കാൻ, സാധാരണ ബർസ്റ്റ് സൈസ് മൂല്യം ഉപയോഗിക്കുക. പരമാവധി നിരക്കിന്, പരമാവധി ബർസ്റ്റ് സൈസ് മൂല്യം ഉപയോഗിക്കുക.

പൊട്ടി_വലിപ്പം_ovhd

ബർസ്റ്റ് സൈസ് ഓവർഹെഡ് മൂല്യം.
പൂർണ്ണ മോഡിൽ, burst_size_ovhd മൂല്യം START, END ജോടിയാക്കിയ CW-കളെ സൂചിപ്പിക്കുന്നു.
അടിസ്ഥാന മോഡിൽ, START, END ജോടിയാക്കിയ CW-കൾ ഇല്ലാത്തതിനാൽ burst_size_ovhd ഇല്ല.

align_marker_period

ഒരു വിന്യാസ മാർക്കർ ചേർത്ത കാലയളവിന്റെ മൂല്യം. സമാഹാരത്തിന് 81920 ക്ലോക്ക് സൈക്കിളും ഫാസ്റ്റ് സിമുലേഷന് 1280 ഉം ആണ് മൂല്യം. പിസിഎസ് ഹാർഡ് ലോജിക്കിൽ നിന്നാണ് ഈ മൂല്യം ലഭിക്കുന്നത്.

align_marker_width srl4_align_period

സാധുതയുള്ള ഒരു വിന്യാസ മാർക്കർ സിഗ്നൽ ഉയർന്ന നിലയിലുള്ള ക്ലോക്ക് സൈക്കിളുകളുടെ എണ്ണം.
രണ്ട് വിന്യാസ മാർക്കറുകൾക്കിടയിലുള്ള ക്ലോക്ക് സൈക്കിളുകളുടെ എണ്ണം. ഐപി പാരാമീറ്റർ എഡിറ്ററിലെ അലൈൻമെന്റ് പിരീഡ് പാരാമീറ്റർ ഉപയോഗിച്ച് നിങ്ങൾക്ക് ഈ മൂല്യം സജ്ജമാക്കാൻ കഴിയും.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 40

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

4. പ്രവർത്തന വിവരണം 683074 | 2022.04.28
ലിങ്ക് നിരക്ക് കണക്കുകൂട്ടലുകൾ ചുവടെയുണ്ട്: ഫലപ്രദമായ നിരക്ക് = ബാൻഡ്‌വിഡ്ത്ത് കാര്യക്ഷമത * raw_rate ഇനിപ്പറയുന്ന സമവാക്യം ഉപയോഗിച്ച് നിങ്ങൾക്ക് പരമാവധി ഉപയോക്തൃ ക്ലോക്ക് ഫ്രീക്വൻസി ലഭിക്കും. പരമാവധി ഉപയോക്തൃ ക്ലോക്ക് ഫ്രീക്വൻസി കണക്കുകൂട്ടൽ തുടർച്ചയായ ഡാറ്റ സ്ട്രീമിംഗ് അനുമാനിക്കുന്നു കൂടാതെ ഉപയോക്തൃ ലോജിക്കിൽ IDLE സൈക്കിൾ സംഭവിക്കുന്നില്ല. FIFO ഓവർഫ്ലോ ഒഴിവാക്കാൻ ഉപയോക്തൃ ലോജിക് FIFO രൂപകൽപ്പന ചെയ്യുമ്പോൾ ഈ നിരക്ക് പ്രധാനമാണ്. പരമാവധി ഉപയോക്തൃ ക്ലോക്ക് ഫ്രീക്വൻസി = ഫലപ്രദമായ നിരക്ക് / 64

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 41

683074 | 2022.04.28 ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

5. പാരാമീറ്ററുകൾ

പട്ടിക 18. F-Tile Serial Lite IV ഇന്റൽ FPGA IP പാരാമീറ്റർ വിവരണം

പരാമീറ്റർ

മൂല്യം

സ്ഥിരസ്ഥിതി

വിവരണം

പൊതുവായ ഡിസൈൻ ഓപ്ഷനുകൾ

PMA മോഡുലേഷൻ തരം

· PAM4 · NRZ

PAM4

പിസിഎസ് മോഡുലേഷൻ മോഡ് തിരഞ്ഞെടുക്കുക.

പിഎംഎ തരം

· FHT · FGT

FGT

ട്രാൻസ്‌സിവർ തരം തിരഞ്ഞെടുക്കുന്നു.

PMA ഡാറ്റ നിരക്ക്

PAM4 മോഡിനായി:
— FGT ട്രാൻസ്‌സിവർ തരം: 20 Gbps 58 Gbps
— FHT ട്രാൻസ്‌സിവർ തരം: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ മോഡിനായി:
— FGT ട്രാൻസ്‌സിവർ തരം: 10 Gbps 28.05 Gbps
- FHT ട്രാൻസ്‌സിവർ തരം: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

ട്രാൻസ്മിഷനും മറ്റ് ഓവർഹെഡുകളും ഉൾപ്പെടുന്ന ട്രാൻസ്‌സീവറിന്റെ ഔട്ട്‌പുട്ടിൽ ഫലപ്രദമായ ഡാറ്റ നിരക്ക് വ്യക്തമാക്കുന്നു. Gbps യൂണിറ്റിൽ 1 ദശാംശസ്ഥാനം വരെ റൗണ്ട് ചെയ്‌ത് മൂല്യം IP കണക്കാക്കുന്നു.

PMA മോഡ്

· ഡ്യൂപ്ലെക്സ് · Tx · Rx

ഡ്യൂപ്ലക്സ്

FHT ട്രാൻസ്‌സിവർ തരത്തിന്, പിന്തുണയ്ക്കുന്ന ദിശ ഡ്യൂപ്ലക്സ് മാത്രമാണ്. FGT ട്രാൻസ്‌സിവർ തരത്തിന്, പിന്തുണയ്ക്കുന്ന ദിശ Duplex, Tx, Rx എന്നിവയാണ്.

പിഎംഎയുടെ എണ്ണം

PAM4 മോഡിനായി:

പാതകൾ

- 1 മുതൽ 12 വരെ

· NRZ മോഡിനായി:

- 1 മുതൽ 16 വരെ

പാതകളുടെ എണ്ണം തിരഞ്ഞെടുക്കുക. സിംപ്ലക്‌സ് ഡിസൈനിനായി, പിന്തുണയ്‌ക്കുന്ന പാതകളുടെ എണ്ണം 1 ആണ്.

PLL റഫറൻസ് ക്ലോക്ക് ഫ്രീക്വൻസി

FHT ട്രാൻസ്‌സിവർ തരം: 156.25 MHz
· FGT ട്രാൻസ്‌സിവർ തരം: 27.5 MHz 379.84375 MHz, തിരഞ്ഞെടുത്ത ട്രാൻസ്‌സിവർ ഡാറ്റ നിരക്ക് അനുസരിച്ച്.

FHT ട്രാൻസ്‌സിവർ തരം: 156.25 MHz
FGT ട്രാൻസ്‌സിവർ തരം: 165 MHz

ട്രാൻസ്‌സീവറിന്റെ റഫറൻസ് ക്ലോക്ക് ഫ്രീക്വൻസി വ്യക്തമാക്കുന്നു.

സിസ്റ്റം PLL

—

റഫറൻസ് ക്ലോക്ക്

ആവൃത്തി

170 MHz

FHT ട്രാൻസ്‌സിവർ തരത്തിന് മാത്രം ലഭ്യമാണ്. സിസ്റ്റം പിഎൽഎൽ റഫറൻസ് ക്ലോക്ക് വ്യക്തമാക്കുന്നു, കൂടാതെ സിസ്റ്റം പിഎൽഎൽ ക്ലോക്ക് സൃഷ്ടിക്കുന്നതിന് എഫ്-ടൈൽ റഫറൻസിന്റെയും സിസ്റ്റം പിഎൽഎൽ ക്ലോക്കുകളുടെയും ഇന്റൽ എഫ്പിജിഎ ഐപിയുടെയും ഇൻപുട്ടായി ഉപയോഗിക്കും.

സിസ്റ്റം PLL ആവൃത്തി
വിന്യാസ കാലയളവ്

- 128 65536

RS-FEC പ്രവർത്തനക്ഷമമാക്കുക

പ്രവർത്തനക്ഷമമാക്കുക

876.5625 MHz 128 പ്രവർത്തനക്ഷമമാക്കുക

സിസ്റ്റം PLL ക്ലോക്ക് ഫ്രീക്വൻസി വ്യക്തമാക്കുന്നു.
അലൈൻമെന്റ് മാർക്കർ കാലയളവ് വ്യക്തമാക്കുന്നു. മൂല്യം x2 ആയിരിക്കണം. RS-FEC ഫീച്ചർ പ്രവർത്തനക്ഷമമാക്കാൻ ഓണാക്കുക.
തുടർന്നു…

ISO 9001:2015 രജിസ്റ്റർ ചെയ്തു

5. പരാമീറ്ററുകൾ 683074 | 2022.04.28

പരാമീറ്റർ

മൂല്യം

സ്ഥിരസ്ഥിതി

വിവരണം

പ്രവർത്തനരഹിതമാക്കുക

PAM4 PCS മോഡുലേഷൻ മോഡിനായി, RS-FEC എപ്പോഴും പ്രവർത്തനക്ഷമമാക്കിയിരിക്കും.

ഉപയോക്തൃ ഇൻ്റർഫേസ്

സ്ട്രീമിംഗ് മോഡ്

· പൂർണ്ണം · അടിസ്ഥാനം

നിറഞ്ഞു

ഐപിക്കായി ഡാറ്റ സ്ട്രീമിംഗ് തിരഞ്ഞെടുക്കുക.

പൂർണ്ണം: ഈ മോഡ് ഒരു ഫ്രെയിമിനുള്ളിൽ ഒരു സ്റ്റാർട്ട്-ഓഫ്-പാക്കറ്റും എൻഡ്-ഓഫ്-പാക്കറ്റ് സൈക്കിളും അയയ്ക്കുന്നു.

അടിസ്ഥാനം: ബാൻഡ്‌വിഡ്ത്ത് വർദ്ധിപ്പിക്കുന്നതിന് സ്റ്റാർട്ട്-ഓഫ്-പാക്കറ്റ്, ശൂന്യമായ, എൻഡ്-ഓഫ്-പാക്കറ്റ് ഇല്ലാതെ ഡാറ്റ അയയ്ക്കുന്ന ശുദ്ധമായ സ്ട്രീമിംഗ് മോഡാണിത്.

CRC പ്രവർത്തനക്ഷമമാക്കുക

പ്രവർത്തനരഹിതമാക്കുക പ്രവർത്തനക്ഷമമാക്കുക

പ്രവർത്തനരഹിതമാക്കുക

CRC പിശക് കണ്ടെത്തലും തിരുത്തലും പ്രവർത്തനക്ഷമമാക്കാൻ ഓണാക്കുക.

യാന്ത്രിക വിന്യാസം പ്രവർത്തനക്ഷമമാക്കുക

പ്രവർത്തനരഹിതമാക്കുക പ്രവർത്തനക്ഷമമാക്കുക

പ്രവർത്തനരഹിതമാക്കുക

ഓട്ടോമാറ്റിക് ലെയ്ൻ വിന്യാസ സവിശേഷത പ്രവർത്തനക്ഷമമാക്കാൻ ഓണാക്കുക.

ഡീബഗ് എൻഡ്‌പോയിന്റ് പ്രവർത്തനക്ഷമമാക്കുക

പ്രവർത്തനരഹിതമാക്കുക പ്രവർത്തനക്ഷമമാക്കുക

പ്രവർത്തനരഹിതമാക്കുക

ഓണായിരിക്കുമ്പോൾ, F-Tile Serial Lite IV Intel FPGA IP-ൽ അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസുമായി ആന്തരികമായി ബന്ധിപ്പിക്കുന്ന ഒരു ഉൾച്ചേർത്ത ഡീബഗ് എൻഡ്‌പോയിന്റ് ഉൾപ്പെടുന്നു. ഐപിക്ക് ചില പരിശോധനകളും ഡീബഗ് ഫംഗ്‌ഷനുകളും ജെ വഴി നടത്താനാകുംTAG സിസ്റ്റം കൺസോൾ ഉപയോഗിക്കുന്നു. സ്ഥിര മൂല്യം ഓഫാണ്.

സിംപ്ലക്സ് മെർജിംഗ് (നിങ്ങൾ FGT ഡ്യുവൽ സിംപ്ലക്സ് ഡിസൈൻ തിരഞ്ഞെടുക്കുമ്പോൾ മാത്രമേ ഈ പാരാമീറ്റർ ക്രമീകരണം ലഭ്യമാകൂ.)

അതേ FGT ചാനലിൽ (കളിൽ) സ്ഥാപിച്ചിട്ടുള്ള മറ്റ് സീരിയൽ ലൈറ്റ് IV സിംപ്ലക്സ് ഐപിയിൽ RSFEC പ്രവർത്തനക്ഷമമാക്കി.

പ്രവർത്തനരഹിതമാക്കുക പ്രവർത്തനക്ഷമമാക്കുക

പ്രവർത്തനരഹിതമാക്കുക

NRZ ട്രാൻസ്‌സിവർ മോഡിനുള്ള ഡ്യുവൽ സിംപ്ലെക്‌സ് ഡിസൈനിലുള്ള F-Tile Serial Lite IV Intel FPGA IP-യ്‌ക്കായി RS-FEC പ്രവർത്തനക്ഷമമാക്കുകയും പ്രവർത്തനരഹിതമാക്കുകയും ചെയ്‌ത കോൺഫിഗറേഷന്റെ മിശ്രിതം നിങ്ങൾക്ക് ആവശ്യമുണ്ടെങ്കിൽ ഈ ഓപ്‌ഷൻ ഓണാക്കുക, ഇവിടെ TX, RX എന്നിവ ഒരേ FGT-യിൽ സ്ഥാപിച്ചിരിക്കുന്നു. ചാനൽ(കൾ).

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 43

683074 | 2022.04.28 ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

6. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഇന്റർഫേസ് സിഗ്നലുകൾ

6.1 ക്ലോക്ക് സിഗ്നലുകൾ

പട്ടിക 19. ക്ലോക്ക് സിഗ്നലുകൾ

പേര്

വീതി ദിശ

വിവരണം

tx_core_clkout

TX കസ്റ്റം PCS ഇന്റർഫേസ്, TX MAC, ഉപയോക്തൃ ലോജിക്കുകൾ എന്നിവയ്‌ക്കായുള്ള ഔട്ട്‌പുട്ട് TX കോർ ക്ലോക്ക്

TX ഡാറ്റാപാത്ത്.

ഇഷ്‌ടാനുസൃത പിസിഎസ് ബ്ലോക്കിൽ നിന്നാണ് ഈ ക്ലോക്ക് സൃഷ്‌ടിച്ചത്.

rx_core_clkout

RX കസ്റ്റം PCS ഇന്റർഫേസിനായുള്ള ഔട്ട്‌പുട്ട് RX കോർ ക്ലോക്ക്, RX deskew FIFO, RX MAC

RX ഡാറ്റാപാത്തിലെ ഉപയോക്തൃ ലോജിക്കുകളും.

ഇഷ്‌ടാനുസൃത പിസിഎസ് ബ്ലോക്കിൽ നിന്നാണ് ഈ ക്ലോക്ക് സൃഷ്‌ടിച്ചത്.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

ഇൻപുട്ട് ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്ക്.

ട്രാൻസ്‌സിവർ തരം FGT ആയി സജ്ജീകരിക്കുമ്പോൾ, ഈ ക്ലോക്ക് F-Tile റഫറൻസ്, സിസ്റ്റം PLL Clocks Intel FPGA IP എന്നിവയുടെ ഔട്ട്‌പുട്ട് സിഗ്നലുമായി (out_refclk_fgt_0) ബന്ധിപ്പിക്കുക. ട്രാൻസ്‌സിവർ തരം FHT ആയി സജ്ജീകരിക്കുമ്പോൾ, ബന്ധിപ്പിക്കുക

ഈ ക്ലോക്ക് എഫ്-ടൈൽ റഫറൻസിന്റെയും സിസ്റ്റം പിഎൽഎൽ ക്ലോക്കുകളുടെയും ഇന്റൽ എഫ്പിജിഎ ഐപിയുടെ ഔട്ട്പുട്ട് സിഗ്നലിലേക്ക് (out_fht_cmmpll_clk_0).

പിന്തുണയ്‌ക്കുന്ന ആവൃത്തി ശ്രേണിയ്‌ക്കായി പാരാമീറ്ററുകൾ കാണുക.

ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ ഇന്റർഫേസിനായുള്ള ഇൻപുട്ട് ഇൻപുട്ട് ക്ലോക്ക്.

ക്ലോക്ക് ഫ്രീക്വൻസി 100 മുതൽ 162 MHz വരെയാണ്.

ഈ ഇൻപുട്ട് ക്ലോക്ക് സിഗ്നൽ ബാഹ്യ ക്ലോക്ക് സർക്യൂട്ടുകളിലേക്കോ ഓസിലേറ്ററുകളിലേക്കോ ബന്ധിപ്പിക്കുക.

ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ ഇന്റർഫേസിനായുള്ള ഇൻപുട്ട് ഇൻപുട്ട് ക്ലോക്ക്.

ക്ലോക്ക് ഫ്രീക്വൻസി 100 മുതൽ 162 MHz വരെയാണ്.

out_systemll_clk_ 1

ഇൻപുട്ട്

സിസ്റ്റം PLL ക്ലോക്ക്.
എഫ്-ടൈൽ റഫറൻസ്, സിസ്റ്റം PLL ക്ലോക്ക്സ് Intel FPGA IP എന്നിവയുടെ ഔട്ട്പുട്ട് സിഗ്നലിലേക്ക് (out_systemll_clk_0) ഈ ക്ലോക്ക് ബന്ധിപ്പിക്കുക.

പേജ് 42-ലെ അനുബന്ധ വിവര പാരാമീറ്ററുകൾ

6.2 സിഗ്നലുകൾ പുനഃസജ്ജമാക്കുക

പട്ടിക 20. സിഗ്നലുകൾ പുനഃസജ്ജമാക്കുക

പേര്

വീതി ദിശ

tx_core_rst_n

ഇൻപുട്ട്

ക്ലോക്ക് ഡൊമെയ്ൻ അസിൻക്രണസ്

rx_core_rst_n

ഇൻപുട്ട്

അസിൻക്രണസ്

tx_pcs_fec_phy_reset_n 1

ഇൻപുട്ട്

അസിൻക്രണസ്

വിവരണം

സജീവ-കുറഞ്ഞ റീസെറ്റ് സിഗ്നൽ. F-Tile Serial Lite IV TX MAC പുനഃസജ്ജമാക്കുന്നു.

സജീവ-കുറഞ്ഞ റീസെറ്റ് സിഗ്നൽ. F-Tile Serial Lite IV RX MAC പുനഃസജ്ജമാക്കുന്നു.

സജീവ-കുറഞ്ഞ റീസെറ്റ് സിഗ്നൽ.

തുടർന്നു…

ISO 9001:2015 രജിസ്റ്റർ ചെയ്തു

6. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഇന്റർഫേസ് സിഗ്നലുകൾ 683074 | 2022.04.28

പേര്

വീതി ദിശ ക്ലോക്ക് ഡൊമെയ്ൻ

വിവരണം

F-Tile Serial Lite IV TX ഇഷ്‌ടാനുസൃത പിസിഎസ് പുനഃസജ്ജമാക്കുന്നു.

rx_pcs_fec_phy_reset_n 1

ഇൻപുട്ട്

അസിൻക്രണസ്

സജീവ-കുറഞ്ഞ റീസെറ്റ് സിഗ്നൽ. F-Tile Serial Lite IV RX ഇഷ്‌ടാനുസൃത പിസിഎസ് പുനഃസജ്ജമാക്കുന്നു.

reconfig_reset

ഇൻപുട്ട്

reconfig_clk സജീവ-ഉയർന്ന റീസെറ്റ് സിഗ്നൽ.

അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് റീകോൺഫിഗറേഷൻ ബ്ലോക്ക് പുനഃസജ്ജമാക്കുന്നു.

reconfig_sl_reset

ഇൻപുട്ട് reconfig_sl_clk സജീവ-ഉയർന്ന റീസെറ്റ് സിഗ്നൽ.

6.3 MAC സിഗ്നലുകൾ

പട്ടിക 21.

TX MAC സിഗ്നലുകൾ
ഈ പട്ടികയിൽ, IP പാരാമീറ്റർ എഡിറ്ററിൽ സജ്ജീകരിച്ചിരിക്കുന്ന പാതകളുടെ എണ്ണത്തെ N പ്രതിനിധീകരിക്കുന്നു.

പേര്

വീതി

ദിശ ക്ലോക്ക് ഡൊമെയ്ൻ

വിവരണം

tx_avs_റെഡി

ഔട്ട്പുട്ട് tx_core_clkout അവലോൺ സ്ട്രീമിംഗ് സിഗ്നൽ.

ഉറപ്പിക്കുമ്പോൾ, ഡാറ്റ സ്വീകരിക്കാൻ TX MAC തയ്യാറാണെന്ന് സൂചിപ്പിക്കുന്നു.

tx_avs_data

· (64*N)*2 (PAM4 മോഡ്)
· 64*N (NRZ മോഡ്)

ഇൻപുട്ട്

tx_core_clkout അവലോൺ സ്ട്രീമിംഗ് സിഗ്നൽ. TX ഡാറ്റ.

tx_avs_channel

ഇൻപുട്ട് tx_core_clkout Avalon സ്ട്രീമിംഗ് സിഗ്നൽ.

നിലവിലെ സൈക്കിളിൽ ഡാറ്റ കൈമാറുന്നതിനുള്ള ചാനൽ നമ്പർ.

അടിസ്ഥാന മോഡിൽ ഈ സിഗ്നൽ ലഭ്യമല്ല.

tx_avs_valid

ഇൻപുട്ട് tx_core_clkout Avalon സ്ട്രീമിംഗ് സിഗ്നൽ.

ഉറപ്പിക്കുമ്പോൾ, TX ഡാറ്റ സിഗ്നൽ സാധുവാണെന്ന് സൂചിപ്പിക്കുന്നു.

tx_avs_startofpacket

ഇൻപുട്ട് tx_core_clkout Avalon സ്ട്രീമിംഗ് സിഗ്നൽ.

ഉറപ്പിക്കുമ്പോൾ, ഒരു TX ഡാറ്റ പാക്കറ്റിന്റെ ആരംഭം സൂചിപ്പിക്കുന്നു.

ഓരോ പാക്കറ്റിനും ഒരൊറ്റ ക്ലോക്ക് സൈക്കിളിനായി മാത്രം ഉറപ്പിക്കുക.

അടിസ്ഥാന മോഡിൽ ഈ സിഗ്നൽ ലഭ്യമല്ല.

tx_avs_endofpacket

ഇൻപുട്ട് tx_core_clkout Avalon സ്ട്രീമിംഗ് സിഗ്നൽ.

ഉറപ്പിക്കുമ്പോൾ, ഒരു TX ഡാറ്റ പാക്കറ്റിന്റെ അവസാനത്തെ സൂചിപ്പിക്കുന്നു.

ഓരോ പാക്കറ്റിനും ഒരൊറ്റ ക്ലോക്ക് സൈക്കിളിനായി മാത്രം ഉറപ്പിക്കുക.

അടിസ്ഥാന മോഡിൽ ഈ സിഗ്നൽ ലഭ്യമല്ല.

tx_avs_empty

ഇൻപുട്ട് tx_core_clkout Avalon സ്ട്രീമിംഗ് സിഗ്നൽ.

TX ഡാറ്റയുടെ അവസാന പൊട്ടിത്തെറിയിലെ അസാധുവായ വാക്കുകളുടെ എണ്ണം സൂചിപ്പിക്കുന്നു.

അടിസ്ഥാന മോഡിൽ ഈ സിഗ്നൽ ലഭ്യമല്ല.

tx_num_valid_bytes_eob

ഇൻപുട്ട്

tx_core_clkout

അവസാനത്തെ പൊട്ടിത്തെറിയുടെ അവസാന വാക്കിൽ സാധുവായ ബൈറ്റുകളുടെ എണ്ണം സൂചിപ്പിക്കുന്നു. അടിസ്ഥാന മോഡിൽ ഈ സിഗ്നൽ ലഭ്യമല്ല.
തുടർന്നു…

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 45

6. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഇന്റർഫേസ് സിഗ്നലുകൾ 683074 | 2022.04.28

പേര് tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

വീതി 1
1 1
N 5

ദിശ ക്ലോക്ക് ഡൊമെയ്ൻ

വിവരണം

ഇൻപുട്ട്

tx_core_clkout

ഉറപ്പിക്കുമ്പോൾ, ഈ സിഗ്നൽ ഉപയോക്തൃ നിർവചിച്ച വിവര ചക്രം ആരംഭിക്കുന്നു.
tx_startofpacket അസെർഷന്റെ അതേ ക്ലോക്ക് സൈക്കിളിൽ ഈ സിഗ്നൽ ഉറപ്പിക്കുക.
അടിസ്ഥാന മോഡിൽ ഈ സിഗ്നൽ ലഭ്യമല്ല.

ഔട്ട്‌പുട്ട് tx_core_clkout ഉറപ്പിക്കുമ്പോൾ, TX ഡാറ്റ ലിങ്ക് ഡാറ്റാ ട്രാൻസ്മിഷന് തയ്യാറാണെന്ന് സൂചിപ്പിക്കുന്നു.

ഔട്ട്പുട്ട്

tx_core_clkout

ഉറപ്പിക്കുമ്പോൾ, ഈ സിഗ്നൽ പാതകളുടെ പുനർ-വിന്യാസം ആരംഭിക്കുന്നു.
ALIGN CW അയയ്‌ക്കാൻ MAC ട്രിഗർ ചെയ്യുന്നതിന് ഒരു ക്ലോക്ക് സൈക്കിളിനായി ഈ സിഗ്നൽ ഉറപ്പിക്കുക.

ഇൻപുട്ട്

tx_core_clkout ഉറപ്പിക്കുമ്പോൾ, തിരഞ്ഞെടുത്ത പാതകളിലേക്ക് MAC ഒരു CRC32 പിശക് കുത്തിവയ്ക്കുന്നു.

ഔട്ട്പുട്ട് tx_core_clkout ഉപയോഗിച്ചിട്ടില്ല.

ഇനിപ്പറയുന്ന സമയ ഡയഗ്രം ഒരു മുൻ കാണിക്കുന്നുamp10 TX സീരിയൽ പാതകളിലുടനീളം ഉപയോക്തൃ ലോജിക്കിൽ നിന്ന് 10 വാക്കുകളുടെ TX ഡാറ്റാ ട്രാൻസ്മിഷൻ.

ചിത്രം 28.

TX ഡാറ്റാ ട്രാൻസ്മിഷൻ ടൈമിംഗ് ഡയഗ്രം
tx_core_clkout

tx_avs_valid

tx_avs_റെഡി

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

ലെയ്ൻ 0

…………

STRT 0 10

N-10 അവസാനം STRT 0

ലെയ്ൻ 1

…………

STRT 1 11

N-9 അവസാനം STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

ലെയ്ൻ 9

…………

STRT 9 19

N-1 അവസാനം STRT 9

N-1 END IDLE IDLE

പട്ടിക 22.

RX MAC സിഗ്നലുകൾ
ഈ പട്ടികയിൽ, IP പാരാമീറ്റർ എഡിറ്ററിൽ സജ്ജീകരിച്ചിരിക്കുന്ന പാതകളുടെ എണ്ണത്തെ N പ്രതിനിധീകരിക്കുന്നു.

പേര്

വീതി

ദിശ ക്ലോക്ക് ഡൊമെയ്ൻ

വിവരണം

rx_avs_റെഡി

ഇൻപുട്ട് rx_core_clkout Avalon സ്ട്രീമിംഗ് സിഗ്നൽ.

ഉറപ്പിക്കുമ്പോൾ, ഉപയോക്തൃ ലോജിക് ഡാറ്റ സ്വീകരിക്കാൻ തയ്യാറാണെന്ന് സൂചിപ്പിക്കുന്നു.

rx_avs_data

(64*N)*2 (PAM4 മോഡ്)
64*N (NRZ മോഡ്)

ഔട്ട്പുട്ട്

rx_core_clkout അവലോൺ സ്ട്രീമിംഗ് സിഗ്നൽ. RX ഡാറ്റ.

rx_avs_channel

ഔട്ട്പുട്ട് rx_core_clkout അവലോൺ സ്ട്രീമിംഗ് സിഗ്നൽ.

ഡാറ്റ ആയിരിക്കുന്നതിനുള്ള ചാനൽ നമ്പർ

നിലവിലെ സൈക്കിളിൽ ലഭിച്ചു.

അടിസ്ഥാന മോഡിൽ ഈ സിഗ്നൽ ലഭ്യമല്ല.

rx_avs_valid

ഔട്ട്പുട്ട് rx_core_clkout അവലോൺ സ്ട്രീമിംഗ് സിഗ്നൽ.

തുടർന്നു…

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 46

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

6. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഇന്റർഫേസ് സിഗ്നലുകൾ 683074 | 2022.04.28

പേര്

വീതി

ദിശ ക്ലോക്ക് ഡൊമെയ്ൻ

വിവരണം

ഉറപ്പിക്കുമ്പോൾ, RX ഡാറ്റ സിഗ്നൽ സാധുവാണെന്ന് സൂചിപ്പിക്കുന്നു.

rx_avs_startofpacket

ഔട്ട്പുട്ട് rx_core_clkout അവലോൺ സ്ട്രീമിംഗ് സിഗ്നൽ.

ഉറപ്പിക്കുമ്പോൾ, ഒരു RX ഡാറ്റ പാക്കറ്റിന്റെ ആരംഭം സൂചിപ്പിക്കുന്നു.

ഓരോ പാക്കറ്റിനും ഒരൊറ്റ ക്ലോക്ക് സൈക്കിളിനായി മാത്രം ഉറപ്പിക്കുക.

അടിസ്ഥാന മോഡിൽ ഈ സിഗ്നൽ ലഭ്യമല്ല.

rx_avs_endofpacket

ഔട്ട്പുട്ട് rx_core_clkout അവലോൺ സ്ട്രീമിംഗ് സിഗ്നൽ.

ഉറപ്പിക്കുമ്പോൾ, ഒരു RX ഡാറ്റ പാക്കറ്റിന്റെ അവസാനത്തെ സൂചിപ്പിക്കുന്നു.

ഓരോ പാക്കറ്റിനും ഒരൊറ്റ ക്ലോക്ക് സൈക്കിളിനായി മാത്രം ഉറപ്പിക്കുക.

അടിസ്ഥാന മോഡിൽ ഈ സിഗ്നൽ ലഭ്യമല്ല.

rx_avs_empty

ഔട്ട്പുട്ട് rx_core_clkout അവലോൺ സ്ട്രീമിംഗ് സിഗ്നൽ.

RX ഡാറ്റയുടെ അവസാന പൊട്ടിത്തെറിയിലെ അസാധുവായ വാക്കുകളുടെ എണ്ണം സൂചിപ്പിക്കുന്നു.

അടിസ്ഥാന മോഡിൽ ഈ സിഗ്നൽ ലഭ്യമല്ല.

rx_num_valid_bytes_eob

ഔട്ട്പുട്ട്

rx_core_clkout ഫൈനൽ ബർസ്റ്റിന്റെ അവസാന വാക്കിലെ സാധുവായ ബൈറ്റുകളുടെ എണ്ണം സൂചിപ്പിക്കുന്നു.
അടിസ്ഥാന മോഡിൽ ഈ സിഗ്നൽ ലഭ്യമല്ല.

rx_is_usr_cmd

ഔട്ട്‌പുട്ട് rx_core_clkout ഉറപ്പിക്കുമ്പോൾ, ഈ സിഗ്നൽ ഒരു ഉപയോക്താവിനെ ആരംഭിക്കുന്നു-

നിർവചിക്കപ്പെട്ട വിവര ചക്രം.

tx_startofpacket അസെർഷന്റെ അതേ ക്ലോക്ക് സൈക്കിളിൽ ഈ സിഗ്നൽ ഉറപ്പിക്കുക.

അടിസ്ഥാന മോഡിൽ ഈ സിഗ്നൽ ലഭ്യമല്ല.

rx_link_up

ഔട്ട്‌പുട്ട് rx_core_clkout ഉറപ്പിക്കുമ്പോൾ, RX ഡാറ്റ ലിങ്ക് സൂചിപ്പിക്കുന്നു

ഡാറ്റ സ്വീകരണത്തിന് തയ്യാറാണ്.

rx_link_reinit

ഇൻപുട്ട് rx_core_clkout ഉറപ്പിക്കുമ്പോൾ, ഈ സിഗ്നൽ പാതകൾ ആരംഭിക്കുന്നു

വീണ്ടും വിന്യാസം.

നിങ്ങൾ യാന്ത്രിക വിന്യാസം പ്രവർത്തനക്ഷമമാക്കുക എന്നത് പ്രവർത്തനരഹിതമാക്കുകയാണെങ്കിൽ, പാതകൾ വീണ്ടും വിന്യസിക്കാൻ MAC പ്രവർത്തനക്ഷമമാക്കുന്നതിന് ഒരു ക്ലോക്ക് സൈക്കിളിനായി ഈ സിഗ്നൽ ഉറപ്പിക്കുക. പ്രവർത്തനക്ഷമമാക്കുക യാന്ത്രിക വിന്യാസം സജ്ജീകരിച്ചിട്ടുണ്ടെങ്കിൽ, MAC യാന്ത്രികമായി പാതകളെ വീണ്ടും വിന്യസിക്കുന്നു.

പ്രവർത്തനക്ഷമമാക്കുക യാന്ത്രിക വിന്യാസം സജ്ജമാക്കുമ്പോൾ ഈ സിഗ്നൽ ഉറപ്പിക്കരുത്.

rx_error

(N*2*2)+3 (PAM4 മോഡ്)
(N*2)*3 (NRZ മോഡ്)

ഔട്ട്പുട്ട്

rx_core_clkout

ഉറപ്പിക്കുമ്പോൾ, RX ഡാറ്റാപാത്തിൽ സംഭവിക്കുന്ന പിശക് അവസ്ഥകളെ സൂചിപ്പിക്കുന്നു.
· [(N*2+2):N+3] = നിർദ്ദിഷ്‌ട പാതയ്‌ക്കുള്ള PCS പിശക് സൂചിപ്പിക്കുന്നു.
· [N+2] = വിന്യാസ പിശക് സൂചിപ്പിക്കുന്നു. ഈ ബിറ്റ് ഉറപ്പിക്കുകയാണെങ്കിൽ ലെയ്ൻ വിന്യാസം പുനരാരംഭിക്കുക.
· [N+1]= ഉപയോക്തൃ ലോജിക് തയ്യാറാകാത്തപ്പോൾ, ഉപയോക്തൃ ലോജിക്കിലേക്ക് ഡാറ്റ കൈമാറുന്നതായി സൂചിപ്പിക്കുന്നു.
· [N] = വിന്യാസത്തിന്റെ നഷ്ടം സൂചിപ്പിക്കുന്നു.
· [(N-1):0] = ഡാറ്റയിൽ CRC പിശക് ഉണ്ടെന്ന് സൂചിപ്പിക്കുന്നു.

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 47

6. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഇന്റർഫേസ് സിഗ്നലുകൾ 683074 | 2022.04.28

6.4 ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ സിഗ്നലുകൾ

പട്ടിക 23.

പിസിഎസ് റീകോൺഫിഗറേഷൻ സിഗ്നലുകൾ
ഈ പട്ടികയിൽ, IP പാരാമീറ്റർ എഡിറ്ററിൽ സജ്ജീകരിച്ചിരിക്കുന്ന പാതകളുടെ എണ്ണത്തെ N പ്രതിനിധീകരിക്കുന്നു.

പേര്

വീതി

ദിശ ക്ലോക്ക് ഡൊമെയ്ൻ

വിവരണം

reconfig_sl_read

ഇൻപുട്ട് reconfig_sl_ PCS reconfiguration read കമാൻഡ്

clk

സിഗ്നലുകൾ.

reconfig_sl_write

ഇൻപുട്ട് reconfig_sl_ PCS reconfiguration write

clk

കമാൻഡ് സിഗ്നലുകൾ.

reconfig_sl_address

14 ബിറ്റുകൾ + clogb2N

ഇൻപുട്ട്

reconfig_sl_ clk

തിരഞ്ഞെടുത്ത ലെയ്നിൽ പിസിഎസ് പുനർക്രമീകരണം അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് വിലാസം വ്യക്തമാക്കുന്നു.
ഓരോ ലെയ്‌നിനും 14 ബിറ്റുകൾ ഉണ്ട്, മുകളിലെ ബിറ്റുകൾ ലെയിൻ ഓഫ്‌സെറ്റിനെ സൂചിപ്പിക്കുന്നു.
Example, ഒരു 4-ലെയ്ൻ NRZ/PAM4 ഡിസൈനിനായി, വിലാസ മൂല്യത്തെ പരാമർശിച്ച് reconfig_sl_address[13:0]:
· reconfig_sl_address[15:1 4] 00 ആയി സജ്ജീകരിച്ചു = 0 ലെയ്‌നുള്ള വിലാസം.
· reconfig_sl_address[15:1 4] 01 ആയി സജ്ജീകരിച്ചു = 1 ലെയ്‌നുള്ള വിലാസം.
· reconfig_sl_address[15:1 4] 10 ആയി സജ്ജീകരിച്ചു = 2 ലെയ്‌നുള്ള വിലാസം.
· reconfig_sl_address[15:1 4] 11 ആയി സജ്ജീകരിച്ചു = 3 ലെയ്‌നുള്ള വിലാസം.

reconfig_sl_readdata

ഔട്ട്പുട്ട് reconfig_sl_ പിസിഎസ് റീകോൺഫിഗറേഷൻ ഡാറ്റ വ്യക്തമാക്കുന്നു

clk

ഒരു റെഡി സൈക്കിൾ ഉപയോഗിച്ച് വായിക്കാൻ a

തിരഞ്ഞെടുത്ത പാത.

reconfig_sl_waitrequest

ഔട്ട്പുട്ട് reconfig_sl_ പിസിഎസ് പുനർക്രമീകരണത്തെ പ്രതിനിധീകരിക്കുന്നു

clk

അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ്

തിരഞ്ഞെടുത്ത പാതയിൽ സ്തംഭന സിഗ്നൽ.

reconfig_sl_writedata

ഇൻപുട്ട് reconfig_sl_ PCS പുനർക്രമീകരണ ഡാറ്റ വ്യക്തമാക്കുന്നു

clk

a യിൽ ഒരു എഴുത്ത് സൈക്കിളിൽ എഴുതണം

തിരഞ്ഞെടുത്ത പാത.

reconfig_sl_readdata_vali

ഔട്ട്പുട്ട്

reconfig_sl_ PCS പുനർക്രമീകരണം വ്യക്തമാക്കുന്നു

clk

സ്വീകരിച്ച ഡാറ്റ തിരഞ്ഞെടുത്തതിൽ സാധുവാണ്

പാത.

പട്ടിക 24.

എഫ്-ടൈൽ ഹാർഡ് ഐപി റീകോൺഫിഗറേഷൻ സിഗ്നലുകൾ
ഈ പട്ടികയിൽ, IP പാരാമീറ്റർ എഡിറ്ററിൽ സജ്ജീകരിച്ചിരിക്കുന്ന പാതകളുടെ എണ്ണത്തെ N പ്രതിനിധീകരിക്കുന്നു.

പേര്

വീതി

ദിശ ക്ലോക്ക് ഡൊമെയ്ൻ

വിവരണം

reconfig_read

ഇൻപുട്ട് reconfig_clk PMA റീകോൺഫിഗറേഷൻ റീഡ്

കമാൻഡ് സിഗ്നലുകൾ.

reconfig_write

ഇൻപുട്ട് reconfig_clk PMA റീകോൺഫിഗറേഷൻ റൈറ്റ്

കമാൻഡ് സിഗ്നലുകൾ.

reconfig_address

18 ബിറ്റുകൾ + clog2bN

ഇൻപുട്ട്

reconfig_clk

തിരഞ്ഞെടുത്ത ഒരു പാതയിൽ PMA Avalon മെമ്മറിമാപ്പ് ചെയ്ത ഇന്റർഫേസ് വിലാസം വ്യക്തമാക്കുന്നു.
തുടർന്നു…

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 48

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

6. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഇന്റർഫേസ് സിഗ്നലുകൾ 683074 | 2022.04.28

പേര്
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

വീതി
32 1 32 1

ദിശ ക്ലോക്ക് ഡൊമെയ്ൻ

വിവരണം

രണ്ട് PAM4 പരസ്യ NRZ മോഡുകളിലും, ഓരോ ലെയ്‌നിനും 18 ബിറ്റുകൾ ഉണ്ട്, ശേഷിക്കുന്ന അപ്പർ ബിറ്റുകൾ ലെയിൻ ഓഫ്‌സെറ്റിനെ സൂചിപ്പിക്കുന്നു.
Example, ഒരു 4-വരി രൂപകൽപ്പനയ്ക്ക്:
reconfig_address[19:18] 00 ആയി സജ്ജീകരിച്ചു = ലെയ്ൻ 0-ന്റെ വിലാസം.
reconfig_address[19:18] 01 ആയി സജ്ജീകരിച്ചു = ലെയ്ൻ 1-ന്റെ വിലാസം.
reconfig_address[19:18] 10 ആയി സജ്ജീകരിച്ചു = ലെയ്ൻ 2-ന്റെ വിലാസം.
reconfig_address[19:18] 11 ആയി സജ്ജീകരിച്ചു = ലെയ്ൻ 3-ന്റെ വിലാസം.

ഔട്ട്പുട്ട്

reconfig_clk തിരഞ്ഞെടുത്ത ലെയ്നിൽ ഒരു റെഡി സൈക്കിൾ വായിക്കേണ്ട PMA ഡാറ്റ വ്യക്തമാക്കുന്നു.

ഔട്ട്പുട്ട്

reconfig_clk തിരഞ്ഞെടുത്ത ഒരു പാതയിൽ PMA അവലോൺ മെമ്മറിമാപ്പ് ചെയ്ത ഇന്റർഫേസ് സ്റ്റാളിംഗ് സിഗ്നലിനെ പ്രതിനിധീകരിക്കുന്നു.

ഇൻപുട്ട്

reconfig_clk തിരഞ്ഞെടുത്ത ലെയ്നിൽ ഒരു റൈറ്റ് സൈക്കിളിൽ എഴുതേണ്ട PMA ഡാറ്റ വ്യക്തമാക്കുന്നു.

ഔട്ട്പുട്ട്

reconfig_clk വ്യക്തമാക്കുന്നു പിഎംഎ പുനഃക്രമീകരണം തിരഞ്ഞെടുത്ത ലെയ്നിൽ ലഭിച്ച ഡാറ്റ സാധുവാണ്.

6.5 PMA സിഗ്നലുകൾ

പട്ടിക 25.

PMA സിഗ്നലുകൾ
ഈ പട്ടികയിൽ, IP പാരാമീറ്റർ എഡിറ്ററിൽ സജ്ജീകരിച്ചിരിക്കുന്ന പാതകളുടെ എണ്ണത്തെ N പ്രതിനിധീകരിക്കുന്നു.

പേര്

വീതി

ദിശ ക്ലോക്ക് ഡൊമെയ്ൻ

വിവരണം

phy_tx_lanes_stable

N*2 (PAM4 മോഡ്)
N (NRZ മോഡ്)

ഔട്ട്പുട്ട്

അസിൻക്രണസ് ഉറപ്പിക്കുമ്പോൾ, TX ഡാറ്റാപാത്ത് ഡാറ്റ അയയ്ക്കാൻ തയ്യാറാണെന്ന് സൂചിപ്പിക്കുന്നു.

tx_pll_locked

N*2 (PAM4 മോഡ്)
N (NRZ മോഡ്)

ഔട്ട്പുട്ട്

അസിൻക്രണസ് ഉറപ്പിക്കുമ്പോൾ, TX PLL ലോക്ക് സ്റ്റാറ്റസ് കൈവരിച്ചതായി സൂചിപ്പിക്കുന്നു.

phy_ehip_ready

N*2 (PAM4 മോഡ്)
N (NRZ മോഡ്)

ഔട്ട്പുട്ട്

അസിൻക്രണസ്

ഉറപ്പിക്കുമ്പോൾ, ഇഷ്‌ടാനുസൃത പിസിഎസ് ആന്തരിക സമാരംഭം പൂർത്തിയാക്കി പ്രക്ഷേപണത്തിന് തയ്യാറാണെന്ന് സൂചിപ്പിക്കുന്നു.
tx_pcs_fec_phy_reset_n, tx_pcs_fec_phy_reset_nare deasserted എന്നിവയ്ക്ക് ശേഷം ഈ സിഗ്നൽ ഉറപ്പിക്കുന്നു.

tx_serial_data

ഔട്ട്പുട്ട് TX സീരിയൽ ക്ലോക്ക് TX സീരിയൽ പിന്നുകൾ.

rx_serial_data

RX സീരിയൽ ക്ലോക്ക് RX സീരിയൽ പിന്നുകൾ ഇൻപുട്ട് ചെയ്യുക.

phy_rx_block_lock

N*2 (PAM4 മോഡ്)
N (NRZ മോഡ്)

ഔട്ട്പുട്ട്

അസിൻക്രണസ് ഉറപ്പിക്കുമ്പോൾ, പാതകൾക്കായി 66b ബ്ലോക്ക് വിന്യാസം പൂർത്തിയായതായി സൂചിപ്പിക്കുന്നു.

rx_cdr_lock

N*2 (PAM4 മോഡ്)

ഔട്ട്പുട്ട്

അസിൻക്രണസ്

ഉറപ്പിക്കുമ്പോൾ, വീണ്ടെടുക്കപ്പെട്ട ക്ലോക്കുകൾ ഡാറ്റയിലേക്ക് ലോക്ക് ചെയ്തിട്ടുണ്ടെന്ന് സൂചിപ്പിക്കുന്നു.
തുടർന്നു…

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 49

6. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഇന്റർഫേസ് സിഗ്നലുകൾ 683074 | 2022.04.28

പേര് phy_rx_pcs_ready phy_rx_hi_ber

വീതി

ദിശ ക്ലോക്ക് ഡൊമെയ്ൻ

വിവരണം

N (NRZ മോഡ്)

N*2 (PAM4 മോഡ്)
N (NRZ മോഡ്)

ഔട്ട്പുട്ട്

അസിൻക്രണസ്

ഉറപ്പിക്കുമ്പോൾ, ബന്ധപ്പെട്ട ഇഥർനെറ്റ് ചാനലിന്റെ RX പാതകൾ പൂർണ്ണമായും വിന്യസിച്ചിട്ടുണ്ടെന്നും ഡാറ്റ സ്വീകരിക്കാൻ തയ്യാറാണെന്നും സൂചിപ്പിക്കുന്നു.

N*2 (PAM4 മോഡ്)
N (NRZ മോഡ്)

ഔട്ട്പുട്ട്

അസിൻക്രണസ്

ഉറപ്പിക്കുമ്പോൾ, അനുബന്ധ ഇഥർനെറ്റ് ചാനലിന്റെ RX PCS ഒരു HI BER നിലയിലാണെന്ന് സൂചിപ്പിക്കുന്നു.

F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ് 50

ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

683074 | 2022.04.28 ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

7. എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി ഉപയോഗിച്ച് ഡിസൈൻ ചെയ്യുന്നു

7.1 മാർഗ്ഗനിർദ്ദേശങ്ങൾ പുനഃസജ്ജമാക്കുക
നിങ്ങളുടെ സിസ്റ്റം ലെവൽ റീസെറ്റ് നടപ്പിലാക്കാൻ ഈ റീസെറ്റ് മാർഗ്ഗനിർദ്ദേശങ്ങൾ പാലിക്കുക.
· TX, RX PCS എന്നിവ ഒരേസമയം പുനഃസജ്ജമാക്കുന്നതിനായി tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n സിഗ്നലുകൾ ഒരുമിച്ച് സിസ്റ്റം തലത്തിൽ ബന്ധിപ്പിക്കുക.
ഒരേ സമയം tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, reconfig_reset സിഗ്നലുകൾ എന്നിവ ഉറപ്പുനൽകുക. ഐപി റീസെറ്റ്, ഇനീഷ്യലൈസേഷൻ സീക്വൻസുകളെ കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക് റീസെറ്റ്, ലിങ്ക് ഇനീഷ്യലൈസേഷൻ എന്നിവ കാണുക.
· tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n സിഗ്നലുകൾ താഴ്ന്നതും, reconfig_reset സിഗ്നൽ ഉയർന്നതും അമർത്തിപ്പിടിക്കുക, F-tile ഹാർഡ് ഐപിയും റീകോൺഫിഗറേഷൻ ബ്ലോക്കുകളും ശരിയായി പുനഃസജ്ജമാക്കുന്നതിന് tx_reset_ack, rx_reset_ack എന്നിവയ്ക്കായി കാത്തിരിക്കുക.
· FPGA ഉപകരണങ്ങൾക്കിടയിൽ വേഗത്തിലുള്ള ലിങ്ക്-അപ്പ് നേടുന്നതിന്, ഒരേ സമയം കണക്റ്റുചെയ്‌ത F-Tile Serial Lite IV Intel FPGA IP-കൾ പുനഃസജ്ജമാക്കുക. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഡിസൈൻ Ex റഫർ ചെയ്യുകampടൂൾകിറ്റ് ഉപയോഗിച്ച് IP TX, RX ലിങ്ക് നിരീക്ഷിക്കുന്നതിനെ കുറിച്ചുള്ള വിവരങ്ങൾക്കായുള്ള ഉപയോക്തൃ ഗൈഡ്.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
· പേജ് 37-ൽ റീസെറ്റ് ചെയ്ത് ലിങ്ക് ഇനീഷ്യലൈസേഷൻ
· എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിampലെ ഉപയോക്തൃ ഗൈഡ്

7.2 മാർഗ്ഗനിർദ്ദേശങ്ങൾ കൈകാര്യം ചെയ്യുന്നതിൽ പിശക്

എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി ഡിസൈനിനൊപ്പം സംഭവിക്കാവുന്ന പിശക് അവസ്ഥകൾക്കായുള്ള പിശക് കൈകാര്യം ചെയ്യുന്നതിനുള്ള മാർഗ്ഗനിർദ്ദേശങ്ങൾ ഇനിപ്പറയുന്ന പട്ടിക പട്ടികപ്പെടുത്തുന്നു.

പട്ടിക 26. പിശക് വ്യവസ്ഥയും കൈകാര്യം ചെയ്യുന്നതിനുള്ള മാർഗ്ഗനിർദ്ദേശങ്ങളും

പിശക് അവസ്ഥ
ഒരു നിശ്ചിത സമയപരിധിക്ക് ശേഷം ഒന്നോ അതിലധികമോ പാതകൾക്ക് ആശയവിനിമയം സ്ഥാപിക്കാൻ കഴിയില്ല.

മാർഗ്ഗനിർദ്ദേശങ്ങൾ
ആപ്ലിക്കേഷൻ തലത്തിൽ ലിങ്ക് പുനഃസജ്ജമാക്കാൻ ഒരു ടൈം ഔട്ട് സിസ്റ്റം നടപ്പിലാക്കുക.

ആശയവിനിമയം സ്ഥാപിച്ചതിന് ശേഷം ഒരു പാത ആശയവിനിമയം നഷ്‌ടപ്പെടുന്നു.
ഡെസ്‌ക്യൂ പ്രക്രിയയിൽ ഒരു ലെയ്‌ന് ആശയവിനിമയം നഷ്‌ടപ്പെടുന്നു.

ഡാറ്റാ ട്രാൻസ്ഫർ ഘട്ടങ്ങൾക്ക് ശേഷമോ അതിനിടയിലോ ഇത് സംഭവിക്കാം. ആപ്ലിക്കേഷൻ തലത്തിൽ ഒരു ലിങ്ക് നഷ്ടം കണ്ടെത്തൽ നടപ്പിലാക്കുകയും ലിങ്ക് പുനഃസജ്ജമാക്കുകയും ചെയ്യുക.
തെറ്റായ പാതയ്ക്കായി ലിങ്ക് പുനരാരംഭിക്കൽ പ്രക്രിയ നടപ്പിലാക്കുക. ബോർഡ് റൂട്ടിംഗ് 320 UI കവിയുന്നില്ലെന്ന് നിങ്ങൾ ഉറപ്പാക്കണം.

എല്ലാ പാതകളും വിന്യസിച്ചതിന് ശേഷമുള്ള ലോസ് ലെയിൻ അലൈൻമെന്റ്.

ഡാറ്റാ ട്രാൻസ്ഫർ ഘട്ടങ്ങൾക്ക് ശേഷമോ സമയത്തോ ഇത് സംഭവിക്കാം. ലെയ്ൻ വിന്യാസ പ്രക്രിയ പുനരാരംഭിക്കുന്നതിന് ആപ്ലിക്കേഷൻ തലത്തിൽ ഒരു ലെയ്ൻ അലൈൻമെന്റ് ലോസ് ഡിറ്റക്ഷൻ നടപ്പിലാക്കുക.

ISO 9001:2015 രജിസ്റ്റർ ചെയ്തു

683074 | 2022.04.28 ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

8. F-Tile Serial Lite IV ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് ആർക്കൈവ്സ്

IP പതിപ്പുകൾ v19.1 വരെയുള്ള ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ സ്യൂട്ട് സോഫ്‌റ്റ്‌വെയർ പതിപ്പുകൾക്ക് സമാനമാണ്. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ സ്യൂട്ട് സോഫ്‌റ്റ്‌വെയർ പതിപ്പ് 19.2 അല്ലെങ്കിൽ അതിനുശേഷമുള്ളതിൽ നിന്ന്, ഐപി കോറുകൾക്ക് ഒരു പുതിയ ഐപി പതിപ്പിംഗ് സ്കീം ഉണ്ട്.

ഒരു IP കോർ പതിപ്പ് ലിസ്റ്റുചെയ്തിട്ടില്ലെങ്കിൽ, മുമ്പത്തെ IP കോർ പതിപ്പിനുള്ള ഉപയോക്തൃ ഗൈഡ് ബാധകമാണ്.

ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ്
21.3

IP കോർ പതിപ്പ് 3.0.0

ഉപയോക്തൃ ഗൈഡ് F-Tile Serial Lite IV Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ്

ISO 9001:2015 രജിസ്റ്റർ ചെയ്തു

683074 | 2022.04.28 ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക

9. എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡിനായുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ചരിത്രം

ഡോക്യുമെന്റ് പതിപ്പ് 2022.04.28
2021.11.16 2021.10.22 2021.08.18

ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ്
22.1
21.3 21.3 21.2

IP പതിപ്പ് 5.0.0
3.0.0 3.0.0 2.0.0

മാറ്റങ്ങൾ
അപ്‌ഡേറ്റ് ചെയ്‌ത പട്ടിക: എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്‌പിജിഎ ഐപി ഫീച്ചറുകൾ — അധിക എഫ്‌എച്ച്‌ടി ട്രാൻസ്‌സിവർ നിരക്ക് പിന്തുണയ്‌ക്കൊപ്പം അപ്‌ഡേറ്റ് ചെയ്‌ത ഡാറ്റ ട്രാൻസ്ഫർ വിവരണം: 58G NRZ, 58G PAM4, 116G PAM4
പുതുക്കിയ പട്ടിക: എഫ്-ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി പാരാമീറ്റർ വിവരണം — പുതിയ പാരാമീറ്റർ ചേർത്തു · സിസ്റ്റം പിഎൽഎൽ റഫറൻസ് ക്ലോക്ക് ഫ്രീക്വൻസി · ഡീബഗ് എൻഡ്‌പോയിന്റ് പ്രവർത്തനക്ഷമമാക്കുക — പിഎംഎ ഡാറ്റാ നിരക്കിനായുള്ള മൂല്യങ്ങൾ അപ്‌ഡേറ്റ് ചെയ്‌തു — ജിയുഐയുമായി പൊരുത്തപ്പെടുന്നതിന് അപ്‌ഡേറ്റ് ചെയ്‌ത പാരാമീറ്റർ നാമകരണം
· പട്ടികയിൽ ഡാറ്റാ കൈമാറ്റത്തിനുള്ള വിവരണം അപ്ഡേറ്റ് ചെയ്തു: F-Tile Serial Lite IV Intel FPGA IP സവിശേഷതകൾ.
· വ്യക്തതയ്ക്കായി പാരാമീറ്ററുകൾ വിഭാഗത്തിൽ പട്ടിക നാമം IP-യെ F-Tile Serial Lite IV Intel FPGA IP പാരാമീറ്റർ വിവരണം എന്ന് പുനർനാമകരണം ചെയ്തു.
പുതുക്കിയ പട്ടിക: IP പാരാമീറ്ററുകൾ: — അതേ FGT ചാനലിൽ(കളിൽ) സ്ഥാപിച്ചിട്ടുള്ള മറ്റ് സീരിയൽ ലൈറ്റ് IV സിംപ്ലെക്സ് ഐപിയിൽ ഒരു പുതിയ പാരാമീറ്റർ-RSFEC പ്രവർത്തനക്ഷമമാക്കി. — ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്ക് ഫ്രീക്വൻസിക്ക് ഡിഫോൾട്ട് മൂല്യങ്ങൾ അപ്‌ഡേറ്റ് ചെയ്‌തു.
പ്രാരംഭ റിലീസ്.

ISO 9001:2015 രജിസ്റ്റർ ചെയ്തു

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

	intel F ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ FPGA IP [pdf] ഉപയോക്തൃ ഗൈഡ് എഫ് ടൈൽ സീരിയൽ ലൈറ്റ് IV ഇന്റൽ എഫ്പിജിഎ ഐപി, എഫ് ടൈൽ സീരിയൽ ലൈറ്റ് IV, ഇന്റൽ എഫ്പിജിഎ ഐപി
	intel F-Tile Serial Lite IV ഇന്റൽ FPGA IP [pdf] ഉപയോക്തൃ ഗൈഡ് F-Tile Serial Lite IV ഇന്റൽ FPGA IP, Serial Lite IV ഇന്റൽ FPGA IP, Lite IV ഇന്റൽ FPGA IP, IV ഇന്റൽ FPGA IP, FPGA IP, IP