F Tile Serial Lite IV Intel FPGA IP User Guide

Hevitra ato Anatiny afeno ny

1 F Tile Serial Lite IV Intel FPGA IP

2 Documents / Loharano

2.1 References

3 Lahatsoratra mifandraika

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

F-Tile Serial Lite IV Intel® FPGA IP User Guide
Nohavaozina ho an'ny Intel® Quartus® Prime Design Suite: 22.1 IP Version: 5.0.0

Dika an-tserasera Alefaso hevitra

UG-20324

ID: 683074 Dikan-teny: 2022.04.28

Hevitra ato Anatiny
Hevitra ato Anatiny
1. Momba ny F-Tile Serial Lite IV Intel® FPGA IP Torolàlana ho an'ny mpampiasa……………………………………………… 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview………………………………………………………. 6 2.1. Famoahana vaovao……………………………………………………………………………………..7 2.2. Toetra tohanana……………………………………………………………………………… 7 2.3. IP Version Support Level…………………………………………………………………………..8 2.4. Fanohanana ny tahan'ny hafainganan'ny fitaovana……………………………………………………………………..8 2.5. Fampiasana loharanon-karena sy fahatarana……………………………………………………………………9 2.6. Fahombiazan'ny Bandwidth……………………………………………………………………. 9
3. Fanombohana ………………………………………………………………………………………. 11 3.1. Fametrahana sy Fanomezana alalana Intel FPGA IP Cores…………………………………………………… 11 3.1.1. Intel FPGA IP Evaluation Mode……………………………………………………. 11 3.2. Famaritana ny mari-pamantarana IP sy ny safidy ……………………………………………………… 14 3.3. Nateraka File Rafitra………………………………………………………………………… 14 3.4. Fanamafisana ny Intel FPGA IP Cores……………………………………………………………… 16 3.4.1. Famolavolana sy fanamarinana ny famolavolana……………………………………………….. 17 3.5. Famoronana IP Cores amin'ny fitaovana EDA hafa……………………………………………………. 17 3.6. Fanangonana ny endrika feno……………………………………………………………………..18
4. Famaritana am-perinasa…………………………………………………………………………………… 19 4.1. TX Datapath………………………………………………………………………………………………..20 4.1.1. TX MAC Adapter………………………………………………………………………….. 21 4.1.2. Teny fifehezana (CW) fampidirana………………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………………28 4.1.4. TX MII Encoder………………………………………………………………………….29 4.1.5. TX PCS sy PMA………………………………………………………………………….. 30 4.2. RX Datapath ……………………………………………………………………………. 30 4.2.1. RX PCS sy PMA………………………………………………………………………….. 31 4.2.2. RX MII Decoder………………………………………………………………………… 31 4.2.3. RX CRC………………………………………………………………………….. 31 4.2.4. RX Deskew……………………………………………………………………………….32 4.2.5. Fanesorana RX CW…………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture…………………………………………. 36 4.4. Famerenana sy Fanombohana Rohy…………………………………………………………………………..37 4.4.1. Famerenana TX sy filaharana fanombohana ……………………………………………………. 38 4.4.2. RX Reset sy ny filaharan'ny fanombohana………………………………………………. 39 4.5. Kajy ny tahan'ny rohy sy ny fahaiza-manaon'ny Bandwidth…………………………………………………….. 40
5. Parametera………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals…………………………………………….. 44 6.1. Famantarana famantaranandro…………………………………………………………………………………….44 6.2. Avereno ny famantarana…………………………………………………………………………………… 44 6.3. Famantarana MAC……………………………………………………………………………………………….. 45 6.4. Famantarana Famerenan'ny Transceiver……………………………………………………………… 48 6.5. Famantarana PMA…………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP User Guide 2

Alefaso ny valiny

Hevitra ato Anatiny
7. Famolavolana miaraka amin'ny F-Tile Serial Lite IV Intel FPGA IP…………………………………………………… 51 7.1. Famerenana ny torolalana………………………………………………………………………….. 51 7.2. Torolàlana amin'ny fitantanana ny hadisoana…………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives…………………………………………. 52 9. Tantara fanavaozana antontan-taratasy ho an'ny F-Tile Serial Lite IV Intel FPGA IP Torolàlana ho an'ny mpampiasa………53

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 3

683074 | 2022.04.28 Mandefasa valiny

1. Momba ny F-Tile Serial Lite IV Intel® FPGA IP User Guide

Ity antontan-taratasy ity dia manoritsoritra ny endri-javatra IP, ny famaritana ny maritrano, ny dingana hamoronana, ary ny torolalana amin'ny famolavolana ny F-Tile Serial Lite IV Intel® FPGA IP amin'ny fampiasana ireo transceiver F-tile amin'ny fitaovana Intel AgilexTM.

Kendrena mpanatrika

Ity antontan-taratasy ity dia natao ho an'ireto mpampiasa manaraka ireto:
· Mamorona architects hanao fifantenana IP mandritra ny dingana fandrafetana ny rafitra
· Mpanamboatra fitaovana rehefa mampiditra ny IP amin'ny famolavolana ny rafitra
· Injeniera momba ny fanamarinana mandritra ny dingan'ny fanamafisam-peo amin'ny ambaratongan'ny rafitra sy ny fanamafisana ny fitaovana

Documents mifandraika

Ity tabilao manaraka ity dia mitanisa antontan-taratasy fanondro hafa mifandraika amin'ny F-Tile Serial Lite IV Intel FPGA IP.

Tabilao 1.

Documents mifandraika

Reference

F-Tile Serial Lite IV Intel FPGA IP Design Example User Guide

Takelaka data Intel Agilex Device

Description
Ity tahirin-kevitra ity dia manome taranaka, torolalana amin'ny fampiasana ary famariparitana momba ny F-Tile Serial Lite IV Intel FPGA IP design examples amin'ny fitaovana Intel Agilex.
Ity antontan-taratasy ity dia mamaritra ny toetra elektrônika, ny toetran'ny famadihana, ny fanoritsoritana ny fanamafisana, ary ny fotoana ho an'ny fitaovana Intel Agilex.

Tabilao 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Lisitry ny fanafohezan-teny sy ny Glossary
fanafohezan-teny

Fanaraha-maso ny fanitarana Teny Reed-Solomon Mandrosoa Error Fanitsiana ara-batana antonony Attachment Transmitter Receiver Pulse-Amplitude Modulation 4-Niveau Tsy miverina amin'ny aotra

nitohy…

Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra, na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'izay vaovao navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy. * Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.

ISO 9001:2015 voasoratra anarana

1. Momba ny F-Tile Serial Lite IV Intel® FPGA IP User Guide 683074 | 2022.04.28

PCS MII XGMII

fanafohezan-teny

Fanitarana Coding ara-batana Sublayer Media Independent Interface 10 Gigabit Media Independent Interface

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 5

683074 | 2022.04.28 Mandefasa valiny

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Sary 1.

F-Tile Serial Lite IV Intel FPGA IP dia mety amin'ny fifandraisana angon-drakitra avo lenta ho an'ny fampiharana chip-to-chip, board-to-board ary backplane.

Ny F-Tile Serial Lite IV Intel FPGA IP dia mampiditra ny fanaraha-maso ny fidirana amin'ny haino aman-jery (MAC), ny sublayer coding ara-batana (PCS), ary ny fanakanana media physique (PMA). Ny IP dia manohana ny hafainganam-pandehan'ny angon-drakitra hatramin'ny 56 Gbps isaky ny lalana miaraka amin'ny lalana PAM4 efatra na 28 Gbps isaky ny lalana miaraka amin'ny lalana 16 NRZ ambony indrindra. Ity IP ity dia manolotra bandwidth avo, frame ambany ambany, isa I/O ambany, ary manohana scalability avo amin'ny isa roa sy ny hafainganam-pandeha. Ity IP ity koa dia azo averina mora foana miaraka amin'ny fanohanan'ny tahan'ny data isan-karazany miaraka amin'ny fomba Ethernet PCS an'ny transceiver F-tile.

Ity IP ity dia manohana fomba fandefasana roa:
· Fomba fototra–Ity dia fomba fandefasana rano madio izay alefa tsy misy fonosana fanombohana, tsingerina foana ary faran'ny fonosana mba hampitomboana ny bandwidth. Ny IP dia maka ny angon-drakitra manan-kery voalohany ho fanombohana ny fipoahana.
· Fomba feno–Ity dia fomba famindrana fonosana. Amin'ity fomba ity, ny IP dia mandefa ny fipoahana sy ny tsingerin'ny sync amin'ny fiandohana sy ny fiafaran'ny fonosana iray ho mpamaritra.

F-Tile Serial Lite IV High Level Block Diagram

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n lanes bits (NRZ mode)/ 2*n lanes bits (PAM4 mode)

TX MAC

Adapter INSERT

MII ENCODE

PCS manokana

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Lanes Bits (mode PAM4)/ n Lanes Bits (mode NRZ)
TX Serial Interface

Avalon Streaming Interface RX
64*n lanes bits (NRZ mode)/ 2*n lanes bits (PAM4 mode)

RX PCS

CW RMV

DESKEW

MII

& ALIGN DECODE

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n Lanes Bits (mode PAM4)/ n Lanes Bits (mode NRZ) RX Serial Interface
Avalon Memory-Mapped Interface Register Config

Maribolana

Lojika malefaka

Lojika mafy

ISO 9001:2015 voasoratra anarana

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Azonao atao ny mamorona F-Tile Serial Lite IV Intel FPGA IP design exampRaha te hianatra bebe kokoa momba ny endri-javatra IP. Jereo ny F-Tile Serial Lite IV Intel FPGA IP Design Example User Guide.
Fampahalalana mifandraika amin'izany · Famaritana miasa eo amin'ny pejy 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example User Guide

2.1. Famoahana vaovao

Ny dikan-teny Intel FPGA IP dia mifanandrify amin'ny dikan-drakitra rindrambaiko Intel Quartus® Prime Design Suite hatramin'ny v19.1. Manomboka amin'ny rindrambaiko Intel Quartus Prime Design Suite version 19.2, Intel FPGA IP dia manana drafitra famoahana vaovao.

Ny nomeraon'ny Intel FPGA IP (XYZ) dia afaka miova miaraka amin'ny kinova rindrambaiko Intel Quartus Prime tsirairay. Fiovana amin'ny:

· X dia manondro fanavaozana lehibe ny IP. Raha manavao ny rindrambaiko Intel Quartus Prime ianao dia tsy maintsy mamerina ny IP.
· Y dia manondro ny IP misy endri-javatra vaovao. Avereno amboary ny IP-nao mba hampidirana ireo endri-javatra vaovao ireo.
· Z dia manondro ny IP misy fiovana kely. Avereno indray ny IP-nao mba hampidirana ireo fanovana ireo.

Tabilao 3.

F-Tile Serial Lite IV Intel FPGA IP Release Information

Item IP Version Intel Quartus Prime Version famoahana daty famandrihana Code

5.0.0 22.1 2022.04.28 IP-SLITE4F

Description

2.2. Tohanana endri-javatra
Ity tabilao manaraka ity dia mitanisa ireo endri-javatra hita ao amin'ny F-Tile Serial Lite IV Intel FPGA IP:

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Tabilao 4.

F-Tile Serial Lite IV Intel FPGA IP Features

endri-javatra

Description

Famindrana angona

· Ho an'ny fomba PAM4:
- Ny FHT dia tsy manohana afa-tsy 56.1, 58, ary 116 Gbps isaky ny lalana miaraka amin'ny lalana 4 ambony indrindra.
- Ny FGT dia manohana hatramin'ny 58 Gbps isaky ny lalana miaraka amin'ny lalana 12 ambony indrindra.
Jereo ny tabilao 18 amin'ny pejy 42 raha mila fanazavana fanampiny momba ny tahan'ny angona transceiver tohanana ho an'ny fomba PAM4.
· Ho an'ny fomba NRZ:
- Ny FHT dia tsy manohana afa-tsy 28.05 sy 58 Gbps isaky ny lalana miaraka amin'ny lalana 4 ambony indrindra.
- FGT dia manohana hatramin'ny 28.05 Gbps isaky ny lalana miaraka amin'ny lalana 16 ambony indrindra.
Jereo ny tabilao 18 ao amin'ny pejy 42 raha mila fanazavana fanampiny momba ny tahan'ny angona transceiver tohanana ho an'ny maody NRZ.
· Manohana ny fomba fandefasana mivantana (Basic) na fonosana (Full).
· Manohana fonosan-drongony ambany.
· Manohana famindrana granular byte isaky ny haben'ny fipoahana.
· Manohana ny fampifanarahana ny lalana natomboky ny mpampiasa na mandeha ho azy.
· Manohana ny fandaharam-potoana fampifanarahana.

PCS

· Mampiasa lojika IP mafy izay mifandray amin'ny Intel Agilex F-tile transceiver mba hampihenana ny loharanon-karena lojika malefaka.
· Manohana ny maody modulation PAM4 ho an'ny famaritana 100GBASE-KP4. Ny RS-FEC dia alefa foana amin'ity maody modulation ity.
· Manohana ny NRZ miaraka amin'ny maody modulation RS-FEC.
· Manohana decoding 64b/66b encoding.

Famantarana sy fitantanana ny hadisoana

· Manohana ny fanamarinana ny fahadisoana CRC amin'ny làlan'ny data TX sy RX. · Manohana ny fisavana ny hadisoana rohy RX. · Manohana ny fitadiavana lesoka RX PCS.

interface

· Tsy manohana afa-tsy famindrana fonosana duplex feno miaraka amin'ny rohy tsy miankina.
· Mampiasa fifandraisana amin'ny point-to-point amin'ny fitaovana FPGA marobe miaraka amin'ny fahatarana kely.
· Manohana baiko voafaritry ny mpampiasa.

2.3. IP Version Support Level

Ny rindrambaiko Intel Quartus Prime sy ny fitaovana Intel FPGA manohana ny F-Tile Serial Lite IV Intel FPGA IP dia toy izao manaraka izao:

Tabilao 5.

IP Version sy Support Level

Intel Quartus Prime 22.1

Fitaovana Intel Agilex F-tile transceiver

IP Version Simulation Compilation Hardware Design

5.0.0

2.4. Fanohanana ny hafainganam-pandehan'ny fitaovana
Ny F-Tile Serial Lite IV Intel FPGA IP dia manohana ireto naoty hafainganam-pandeha manaraka ireto ho an'ny fitaovana Intel Agilex F-tile: 1

F-Tile Serial Lite IV Intel® FPGA IP User Guide 8

Alefaso ny valiny

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Fampahafantarana mifandraika
Intel Agilex Device Data Sheet Fanazavana bebe kokoa momba ny tahan'ny angona tohana ao amin'ny Intel Agilex F-tile transceiver.

2.5. Fampiasana loharanon-karena sy fahatarana

Ny loharanon-karena sy ny fahatarana ho an'ny F-Tile Serial Lite IV Intel FPGA IP dia azo avy amin'ny rindrambaiko Intel Quartus Prime Pro Edition version 22.1.

Tabilao 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Resource Utilization
Ny fandrefesana ny fandrefesana dia mifototra amin'ny fahatarana fitsangatsanganana avy amin'ny fampidirana fototra TX mankany amin'ny famoahana fototra RX.

Karazana Transceiver

Variant

Isan'ny Lalan'ny angona Mode RS-FEC ALM

Latency (tsingerin'ny famantaranandro fototra TX)

FGT

28.05 Gbps NRZ 16

Sembana fototra 21,691 65

Kilemaina feno 22,135 65

Basic Enabled 21,915 189

Feno Enabled 22,452 189

58 Gbps PAM4 12

Basic Enabled 28,206 146

Feno Enabled 30,360 146

FHT

58 Gbps NRZ

Basic Enabled 15,793 146

Feno Enabled 16,624 146

58 Gbps PAM4 4

Basic Enabled 15,771 154

Feno Enabled 16,611 154

116 Gbps PAM4 4

Basic Enabled 21,605 128

Feno Enabled 23,148 128

2.6. Bandwidth Efficiency

Tabilao 7.

Bandwidth Efficiency

Variable Transceiver mode

PAM4

Mode streaming RS-FEC

Feno Enabled

Basic Enabled

Ny tahan'ny bitin'ny serie an-tariby amin'ny Gbps (RAW_RATE)
Haben'ny famindra amin'ny isan'ny teny (BURST_SIZE) (1)
Vanim-potoana fampifanarahana amin'ny tsingerin'ny famantaranandro (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Fikirana

NRZ

Feno

sembana

afaka

28.0

2,048

4,096

Basic kilema 28.0

Enabled 28.0

4,194,304

4,096

4,096 nitohy…

(1) Ny BURST_SIZE ho an'ny fomba fototra dia manakaiky ny tsy manam-petra, noho izany dia maro no ampiasaina.

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

hiovaova

Fikirana

64/66b encode

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Ambonin'ny habe mipoaka amin'ny isan'ny teny (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Vanim-potoana fanamafisam-peo 81,915 amin'ny tsingerin'ny famantaranandro (ALIGN_MARKER_PERIOD)

81,915

81,916

Fanamafisana ny sakan'ny marika amin'ny 5

tsingerin'ny famantaranandro

(ALIGN_MARKER_WIDTH)

Fahombiazan'ny bandwidth (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Taham-pahombiazana (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Famantaranandro farany ambony indrindra (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Fampahalalam-baovao mifandraika amin'ny tahan'ny rohy sy ny kajy ny fahombiazan'ny Bandwidth amin'ny pejy 40

(2) Amin'ny fomba feno, ny haben'ny BURST_SIZE_OVHD dia ahitana ny START/END Contrôle Words mifanandrify amin'ny stream data.
(3) Ho an'ny mode Basic, BURST_SIZE_OVHD dia 0 satria tsy misy START/END mandritra ny streaming.
(4) Jereo ny tahan'ny rohy sy ny kajy ny fahaizan'ny bandwidth momba ny kajy ny fahombiazan'ny bandwidth.
(5) Jereo ny kajy ny tahan'ny rohy sy ny fahavitan'ny Bandwidth ho an'ny kajy mahomby.
(6) Jereo ny tahan'ny rohy sy ny kajy ny fahombiazan'ny Bandwidth ho an'ny kajy ny famantaran'ny famantaranandro farany indrindra.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 10

Alefaso ny valiny

683074 | 2022.04.28 Mandefasa valiny

3. Fanombohana

3.1. Fametrahana sy fanomezan-dàlana Intel FPGA IP Cores

Ny fametrahana rindrambaiko Intel Quartus Prime dia ahitana ny tranomboky IP FPGA Intel. Ity tranomboky ity dia manome core IP mahasoa maro ho an'ny fampiasanao famokarana tsy mila fahazoan-dàlana fanampiny. Ny cores Intel FPGA IP sasany dia mitaky ny fividianana fahazoan-dàlana manokana ho an'ny fampiasana famokarana. Ny Intel FPGA IP Evaluation Mode dia ahafahanao manombatombana ireo cores Intel FPGA IP manana fahazoan-dàlana amin'ny simulation sy hardware, alohan'ny hanapahan-kevitra hividy fahazoan-dàlana IP famokarana feno. Mila mividy fahazoan-dàlana famokarana feno ho an'ny cores Intel IP manana fahazoan-dàlana ianao rehefa vita ny fitsapana fitaovana ary vonona ny hampiasa ny IP amin'ny famokarana.

Ny lozisialy Intel Quartus Prime dia mametraka ny IP cores amin'ireto toerana manaraka ireto:

Sary 2.

Lalana fametrahana IP Core
intelFPGA(_pro) quartus – Ahitana ny Intel Quartus Prime software ip – Ahitana ny Intel FPGA IP library sy ny antoko fahatelo IP cores altera – Misy ny Intel FPGA IP library source code - Ahitana loharano Intel FPGA IP files

Tabilao 8.

Toerana fametrahana IP Core

Toerana

Software

:intelFPGA_proquarttusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platform Windows* Linux*

Fanamarihana:

Ny rindrambaiko Intel Quartus Prime dia tsy mahazaka habaka amin'ny lalana fametrahana.

3.1.1. Intel FPGA IP Evaluation Mode
Ny maodely fanombanana IP FPGA Intel maimaim-poana dia ahafahanao manombana ireo cores Intel FPGA IP manana fahazoan-dàlana amin'ny simulation sy ny fitaovana alohan'ny hividianana. Intel FPGA IP Evaluation Mode dia manohana ireto fanombanana manaraka ireto tsy misy fahazoan-dàlana fanampiny:
· Ataovy tahaka ny fihetsiky ny Intel FPGA IP core manana fahazoan-dàlana ao amin'ny rafitrao. · Hamarino haingana sy mora ny fiasa, ny habeny ary ny hafainganam-pandehan'ny IP core. · Mamorona fandaharana fitaovana voafetra amin'ny fotoana voafetra files ho an'ny teti-dratsy misy ny IP cores. · Fandaharana fitaovana iray miaraka amin'ny IP-nao ary hamarino ny famolavolanao amin'ny fitaovana.

ISO 9001:2015 voasoratra anarana

3. Fanombohana
683074 | 2022.04.28
Intel FPGA IP Evaluation Mode dia manohana ireto fomba fiasa manaraka ireto:
· Tethered–Mamela ny fampandehanana ny famolavolana misy ny Intel FPGA IP manana fahazoan-dàlana mandritra ny fotoana tsy voafetra miaraka amin'ny fifandraisana eo amin'ny biraonao sy ny solosaina mpampiantrano. Ny mode tethered dia mitaky vondrona hetsika fitiliana iraisana (JTAG) tariby mifandray amin'ny JTAG seranan-tsambo eo amin'ny biraonao sy ny solosaina mpampiantrano, izay mitantana ny Intel Quartus Prime Programmer mandritra ny fe-potoana fanombanana ny fitaovana. Ny Programmer dia mitaky fametrahana kely indrindra amin'ny rindrambaiko Intel Quartus Prime, ary tsy mila fahazoan-dàlana Intel Quartus Prime. Ny solosaina mpampiantrano dia mifehy ny fotoana fanombanana amin'ny alàlan'ny fandefasana famantarana tsy tapaka amin'ny fitaovana amin'ny alàlan'ny JTAG seranana. Raha toa ny kaody IP manana fahazoan-dàlana rehetra ao amin'ny maodely tethered dia manohana ny fotoana fanombanana mandra-pahatapitry ny fanombanana fototra IP rehetra. Raha toa ka manohana ny fotoana fanombanana tsy voafetra ny cores IP rehetra, dia tsy lany ny fitaovana.
· Untethered–Mamela ny fampandehanana ny endrika misy ny IP nomena alalana mandritra ny fotoana voafetra. Miverina amin'ny fomba tsy voafehy ny fototry ny IP raha tapaka amin'ny solosaina mpampiantrano mampiasa ny rindrambaiko Intel Quartus Prime ilay fitaovana. Miverina amin'ny fomba tsy voafehy ihany koa ny ivon'ny IP raha toa ka tsy manohana ny maody voafatotra ny ivon'ny IP manana fahazoan-dàlana hafa.
Rehefa tapitra ny fotoana fanombanana ho an'ny Intel FPGA IP manana fahazoan-dàlana amin'ny famolavolana dia mijanona tsy miasa ny famolavolana. Ireo cores IP rehetra izay mampiasa ny Intel FPGA IP Evaluation Mode dia miala amin'ny fotoana iray rehefa tapitra ny fotoan'ny IP rehetra. Rehefa tapitra ny fotoana fanombanana dia tsy maintsy reprograma ny fitaovana FPGA alohan'ny hanohizanao ny fanamarinana fitaovana. Mba hanitarana ny fampiasana ny IP core ho an'ny famokarana, mividiana fahazoan-dàlana famokarana feno ho an'ny IP core.
Tsy maintsy mividy ny fahazoan-dàlana ianao ary mamorona fanalahidin'ny fahazoan-dàlana famokarana feno alohan'ny ahafahanao mamorona fandaharana fitaovana tsy voafetra file. Nandritra ny Intel FPGA IP Evaluation Mode, ny Compiler dia mamorona fandaharana fitaovana voafetra amin'ny fotoana voafetra ihany file ( _time_limited.sof) izay tapitra amin'ny fe-potoana.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 12

Alefaso ny valiny

3. Manomboka 683074 | 2022.04.28

Sary 3.

Intel FPGA IP Evaluation Mode Flow
Apetraho ny Intel Quartus Prime Software miaraka amin'ny Intel FPGA IP Library

Ampifanaraho sy amboary ny Intel FPGA IP Core nahazo alalana

Hamarino ny IP amin'ny Simulator tohanana

Angony ny famolavolana ao amin'ny Intel Quartus Prime Software

Mamorona Fandaharana fitaovana voafetra amin'ny fotoana File

Programa ny fitaovana Intel FPGA ary hamarino ny fiasan'ny birao
Tsy misy IP vonona hampiasaina amin'ny famokarana?
Eny Mividiana famokarana feno
License IP

Fanamarihana:

Ampidiro IP nahazo alalana amin'ny vokatra ara-barotra
Jereo ny torolalana ho an'ny mpampiasa IP core tsirairay ho an'ny dingana momba ny mari-pamantarana sy ny antsipirian'ny fampiharana.
Intel dia manome alalana ireo cores IP amin'ny seza isan-tseza, maharitra mandrakizay. Ny saran'ny fahazoan-dàlana dia misy fikojakojana sy fanohanana amin'ny taona voalohany. Tsy maintsy manavao ny fifanarahana fikojakojana ianao mba hahazoana fanavaozana, fanamboarana bug ary fanohanana ara-teknika mihoatra ny taona voalohany. Tsy maintsy mividy fahazoan-dàlana famokarana feno ho an'ny Intel FPGA IP cores izay mitaky fahazoan-dàlana famokarana ianao, alohan'ny hamoahana fandaharana fileizay azonao ampiasaina mandritra ny fotoana tsy voafetra. Nandritra ny Intel FPGA IP Evaluation Mode, ny Compiler dia mamorona fandaharana fitaovana voafetra amin'ny fotoana voafetra ihany file ( _time_limited.sof) izay tapitra amin'ny fe-potoana. Mba hahazoana ny fanalahidin'ny fahazoan-dàlana famokarana dia tsidiho ny Intel FPGA Self-Service Licensing Center.
Ny Intel FPGA Software License Agreements dia mibaiko ny fametrahana sy ny fampiasana ireo cores IP nahazo alalana, ny rindrambaiko famolavolana Intel Quartus Prime, ary ireo cores IP rehetra tsy nahazoana alalana.

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 13

3. Manomboka 683074 | 2022.04.28
Fampahalalana mifandraika · Intel FPGA Licensing Support Center · Fampidirana ny Intel FPGA Software Installation and Licensing
3.2. Famaritana ny paramètre IP sy ny safidy
Ny tonian-dahatsoratra parameter IP dia ahafahanao manitsy haingana ny fiovaovan'ny IP mahazatra anao. Ampiasao ireto dingana manaraka ireto mba hamaritana ny safidy IP sy ny mari-pamantarana ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition.
1. Raha mbola tsy manana tetikasa Intel Quartus Prime Pro Edition izay hampidirana ny F-Tile Serial Lite IV Intel FPGA IP ianao dia tsy maintsy mamorona iray. a. Ao amin'ny Intel Quartus Prime Pro Edition, tsindrio File New Project Wizard hamorona tetikasa Quartus Prime vaovao, na File Open Project hanokafana tetikasa Quartus Prime efa misy. Manosika anao hamaritra fitaovana iray ny mpamosavy. b. Lazao ny fianakaviamben'ny fitaovana Intel Agilex ary mifidiana fitaovana famokarana F-tile izay mahafeno ny fepetra takian'ny hafainganam-pandeha ho an'ny IP. c. Tsindrio Finish.
2. Ao amin'ny IP Catalog, tadiavo ary safidio ny F-Tile Serial Lite IV Intel FPGA IP. Mipoitra ny fikandrana New IP Variation.
3. Manorata anarana ambony indrindra ho an'ny fanovana IP mahazatra anao. Ny tonian-dahatsoratra parameter dia mitahiry ny fiovaovan'ny IP ao anaty a file atao hoe .ip.
4. Tsindrio OK. Mipoitra ny tonian-dahatsoratra parameter. 5. Farito ny masontsivana ho an'ny fiovaovan'ny IP anao. Jereo ny fizarana Parameter ho an'ny
f-Tile Serial Lite IV Intel FPGA IP masontsivana. 6. Raha azo atao, hamorona testbench simulation na fanangonana sy famolavolana fitaovana
example, araho ny toromarika ao amin'ny Design Example User Guide. 7. Tsindrio Mamorona HDL. Mipoitra ny boaty fifampiresahana Generation. 8. Farito ny vokatra file safidin'ny taranaka, ary tsindrio avy eo Mamorona. Ny fiovan'ny IP
files mamokatra araka ny fepetra arahanao. 9. Tsindrio Vita. Ny tonian-dahatsoratra parameter dia manampy ny .ip ambony indrindra file amin'izao
tetikasa ho azy. Raha asaina ianao hampiditra tanana ny .ip file amin'ny tetikasa, tsindrio Project Add/Remove Files ao amin'ny Tetikasa hanampiana ny file. 10. Aorian'ny famoronana sy fametrahana ny fiovan'ny IP-nao, dia manaova fanendrena pin mifanaraka amin'izany mba hampifandraisana ireo seranana ary mametraha masontsivana RTL isan-karazany mety.
Parametera fampahalalana mifandraika amin'ny pejy 42
3.3. Nateraka File FIRAFITRA
Ny rindrambaiko Intel Quartus Prime Pro Edition dia miteraka ity vokatra IP manaraka ity file rafitra.
Ho fampahalalana momba ny file firafitry ny famolavolana example, jereo ny F-Tile Serial Lite IV Intel FPGA IP Design Example User Guide.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 14

Alefaso ny valiny

3. Manomboka 683074 | 2022.04.28

Sary 4. F-Tile Serial Lite IV Intel FPGA IP Generated Files
.ip – fampidirana IP file

Variation IP files

_ Variation IP files

example_design

.cmp - fanambarana singa VHDL file _bb.v – Verilog HDL boaty mainty EDA synthesis file _inst.v sy .vhd – Sample instantiation templates .xml- XML tatitra file

Exampny toerana ho an'ny IP core design example files. Ny toerana misy anao dia example_design, fa ianao kosa dia asaina mamaritra lalana hafa.

.qgsimc - Mitanisa masontsivana simulation hanohanana ny fanavaozana incremental .qgsynthc – Mitanisa masontsivana synthesis hanohanana ny fanavaozana incremental

.qip – Mitanisa IP synthesis files

_generation.rpt- tatitra momba ny famokarana IP

.sopcinfo- Fampidirana rojo-fitaovana rindrambaiko file .html- Angon-drakitra fifandraisana sy sarintany fitadidiana

.csv – Fanendrena pin file

.spd – Manambatra ny script simulation tsirairay

Sim Simulation files

synthesis IP files

.v Simulation ambony indrindra file

.v Famoronana IP avo lenta file

Simulator scripts

Tranomboky subcore

synth
Subcore synthesis files

sim
Simulation Subcore files

Tabilao 9.

F-Tile Serial Lite IV Intel FPGA IP noforonina Files

File Anarana

Description

.ip

Ny rafitra Mpamorona Platform na fiovaovan'ny IP avo lenta file. dia ny anarana omenao ny fanovana IP anao.

.cmp

Ny VHDL Component Declaration (.cmp) file dia lahatsoratra file izay misy famaritana ankapobeny sy seranan-tsambo eo an-toerana izay azonao ampiasaina amin'ny famolavolana VHDL files.

.html

Tatitra misy fampahalalana momba ny fifandraisana, sarintany fitadidiana mampiseho ny adiresin'ny andevo tsirairay mifandraika amin'ny tompony tsirairay mifandray aminy, ary ny fanendrena paramètre.

_generation.rpt

IP na Loharanon'ny mpamorona Platform file. Famintinana ireo hafatra nandritra ny famokarana IP.

.qgsimc

Tanisao ny masontsivana simulation hanohanana ny fanavaozana incremental.

.qgsynthc

Tanisao ny masontsivana synthesis hanohanana ny fanavaozana incremental.

.qip

Ahitana ny fampahalalana ilaina rehetra momba ny singa IP mba hampidirana sy hanangonana ny singa IP ao amin'ny rindrambaiko Intel Quartus Prime.
nitohy…

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 15

3. Manomboka 683074 | 2022.04.28

File Anarana .sopcinfo
.csv .spd _bb.v _inst.v na _inst.vhd .regmap
.svd
.v na .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/xcelium/ submodules/ /

Description
Manoritsoritra ny fifandraisana sy ny mari-pamantarana singa IP ao amin'ny rafitra Mpamorona Platform anao. Azonao atao ny manadihady ny atiny mba hahazoana ny fepetra takiana rehefa mamorona mpamily rindrambaiko ho an'ny singa IP ianao. Mampiasa an'io ny fitaovana midina toy ny rojo fitaovana Nios® II file. Ny .sopcinfo file ary ny rafitra.h file novokarina ho an'ny rojo fitaovana Nios II dia ahitana fampahalalana sarintany adiresy ho an'ny andevo tsirairay mifandraika amin'ny tompony tsirairay izay miditra amin'ny andevo. Ny tompo samihafa dia mety manana sarintany adiresy hafa mba hidirana amina singa andevo manokana.
Ahitana fampahafantarana momba ny toetry ny fanavaozana ny singa IP.
Fampidirana ilaina file ho an'ny ip-make-simscript mba hamoronana script simulation ho an'ny simulator tohanana. Ny .spd file misy lisitry ny files novokarina ho simulation, miaraka amin'ny fampahalalana momba ny fahatsiarovana azonao atomboka.
Azonao atao ny mampiasa ny boaty mainty Verilog (_bb.v) file ho fanambaràna maody foana ampiasaina ho boaty mainty.
HDL example template instantiation. Azonao atao ny mandika sy mametaka ny votoatin'ity file ao amin'ny HDL anao file mba hanazavana ny fiovan'ny IP.
Raha misy fampahalalana momba ny fisoratana anarana ny IP dia .regmap file miteraka. Ny .regmap file dia manoritsoritra ny mombamomba ny sari-tany momba ny interface master sy slave. izany file mameno ny .sopcinfo file amin'ny fanomezana fampahalalana misimisy kokoa momba ny rejistra momba ny rafitra. Izany dia ahafahana mampiseho ny rejisitra views sy ny antontan'isa azo zahana amin'ny mpampiasa ao amin'ny System Console.
Mamela ny fitaovana Debug System System (HPS) mafy view ny sarintany momba ny periferika mifandray amin'ny HPS amin'ny rafitra Mpamorona Platform. Nandritra ny synthesis, ny .svd files ho an'ny fifandraisana andevo hita amin'ny tompo System Console dia voatahiry ao amin'ny .sof file ao amin'ny fizarana debug. Ny System Console dia mamaky ity fizarana ity, izay azon'ny Mpamorona Platform anontaniana momba ny mombamomba ny sari-tany. Ho an'ny andevo rafitra, ny Platform Designer dia afaka miditra amin'ny rejisitra amin'ny anarana.
HDL files izay mametraka ny submodule tsirairay na IP zaza ho an'ny synthesis na simulation.
Misy script ModelSim*/QuestaSim* msim_setup.tcl hananganana sy hanaovana simulation.
Ahitana script akorandriaka vcs_setup.sh hananganana sy hanaovana simulation VCS*. Misy script akorandriaka vcsmx_setup.sh sy synopsys_sim.setup file manangana sy manao simulation VCS MX.
Misy script akorandriaka xcelium_setup.sh sy fanamboarana hafa files manangana sy mampandeha ny simulation Xcelium*.
Misy HDL files ho an'ny submodules IP.
Ho an'ny lahatahiry IP an'ny ankizy tsirairay, ny Platform Designer dia mamorona synth/sy sim/ sub-directories.

3.4. Manamboatra Intel FPGA IP Cores
Ny rindrambaiko Intel Quartus Prime dia manohana ny simulation IP core RTL amin'ny simulator EDA manokana. Ny famoronana IP dia mety hamorona simulation files, ao anatin'izany ny modely simulation miasa, izay testbench (na example design), ary ny script setup simulator manokana ho an'ny IP tsirairay. Azonao atao ny mampiasa ny modely simulation miasa sy ny testbench na example design for simulation. Ny famoahana IP dia mety ahitana sora-baventy hanangonana sy hampandehanana testbench rehetra. Ny script dia mitanisa ny maodely na tranomboky rehetra ilainao hanaovana simulation ny IP core.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 16

Alefaso ny valiny

3. Manomboka 683074 | 2022.04.28

Ny rindrambaiko Intel Quartus Prime dia manome fampidirana amin'ny simulators maro ary manohana ny fikorianan'ny simulation maro, anisan'izany ny fikorianan'ny simulation nosoratanao manokana. Na inona na inona fidinao, ny simulation IP core dia ahitana ireto dingana manaraka ireto:
1. Mamorona IP HDL, testbench (na example design), ary ny script setup simulator files.
2. Amboary ny tontolo manodidina anao sy ny script simulation.
3. Manangona tranomboky modely simulation.
4. Ampandehano ny simulator.

3.4.1. Famolavolana sy fanamarinana ny famolavolana

Amin'ny alàlan'ny default, ny mpamoaka mari-pamantarana dia mamokatra sora-baventy manokana amin'ny simulator misy baiko mba hanangonana, hamolavola ary hamolavola ny maodely Intel FPGA IP sy tranomboky modely simulation. files. Azonao atao ny mandika ny baiko ao amin'ny script testbench simulation anao, na manova izany files mba hanampiana baiko hanangonana, hamolavolana ary fanaovana simulation ny famolavolanao sy ny toeram-pitsapana.

Tabilao 10. Intel FPGA IP Core Simulation Scripts

Simulator

File Directory

ModelSim

_sim/mpanoro hevitra

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Script msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Famoronana IP Cores amin'ny fitaovana EDA hafa
Raha azo atao, ampiasao fitaovana EDA hafa tohana mba hanambatra endrika izay misy ny Intel FPGA IP cores. Rehefa mamorona synthesis core IP ianao fileRaha ampiasaina amin'ny fitaovana fandrafetana EDA an'ny antoko fahatelo dia azonao atao ny mamorona faritra sy lisitry ny tombantomban'ny fotoana. Mba hahafahan'ny famoronana, velomy ny Mamorona tombantomban'ny fotoana sy ny loharanon-karena ho an'ny fitaovana fandrafetana EDA antoko fahatelo rehefa manamboatra ny fiovaovana IP-nao.
Ny netlist tombantomban'ny faritra sy ny fotoana dia manoritsoritra ny fifandraisana sy ny maritrano fototra IP, saingy tsy misy tsipiriany momba ny tena fiasa. Ity fampahalalana ity dia ahafahan'ny fitaovana fandrafetana an'ny antoko fahatelo hitatitra tsara kokoa ny faritra sy ny tombantomban'ny fotoana. Ho fanampin'izany, ny fitaovana synthesis dia afaka mampiasa ny fampahalalana momba ny fotoana hanatrarana ny fanatsarana ara-potoana sy hanatsarana ny kalitaon'ny vokatra.
Ny rindrambaiko Intel Quartus Prime dia mamorona ny _syn.v netlist file amin'ny endrika Verilog HDL, na inona na inona vokatra file endrika voafaritrao. Raha mampiasa an'ity netlist ity ianao amin'ny synthesis, dia tsy maintsy ampidirinao ny fonosana fototra IP file .v na .vhd amin'ny tetikasa Intel Quartus Prime anao.

(7) Raha tsy nametraka ny safidy fitaovana EDA ianao– izay ahafahanao manomboka simulators EDA an'ny antoko fahatelo avy amin'ny rindrambaiko Intel Quartus Prime–ataovy ao amin'ny console ModelSim na QuestaSim simulator Tcl ity script ity (fa tsy ao amin'ny rindrambaiko Intel Quartus Prime). Tcl console) mba hisorohana ny fahadisoana.

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 17

3. Manomboka 683074 | 2022.04.28
3.6. Manangona ny endrika feno
Azonao atao ny mampiasa ny baiko Start Compilation ao amin'ny menio fanodinana ao amin'ny rindrambaiko Intel Quartus Prime Pro Edition mba hanangonana ny endrikao.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 18

Alefaso ny valiny

683074 | 2022.04.28 Mandefasa valiny

4. Famaritana miasa

Sary 5.

F-Tile Serial Lite IV Intel FPGA IP dia ahitana MAC sy Ethernet PCS. Ny MAC dia mifandray amin'ny PCS mahazatra amin'ny alàlan'ny interface MII.

Ny IP dia manohana fomba roa modulation:
· PAM4–Manome laharan-dalana 1 hatramin'ny 12 hifidianana. Ny IP dia mametraka fantsona PCS roa isaky ny lalana amin'ny fomba modulation PAM4.
· NRZ–Manome lalana 1 hatramin'ny 16 ho an'ny fifantenana.

Ny maody modulation tsirairay dia manohana ny maodely data roa:
· Fomba fototra–Ity dia fomba fandefasana rano madio izay alefa tsy misy fonosana fanombohana, tsingerina foana ary faran'ny fonosana mba hampitomboana ny bandwidth. Ny IP dia maka ny angon-drakitra manan-kery voalohany ho fanombohana ny fipoahana.

Famindrana angon-drakitra fototra tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 voasoratra anarana

4. Famaritana miasa 683074 | 2022.04.28

Sary 6.

· Fomba feno–Ity no fandefasana angon-drakitra amin'ny fonosana. Amin'ity fomba ity, ny IP dia mandefa fipoahana sy tsingerin'ny sync amin'ny fiandohana sy ny fiafaran'ny fonosana iray ho mpamaritra.

Famindrana angon-drakitra feno tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Fampahalalana mifandraika · F-Tile Serial Lite IV Intel FPGA IP Overview eo amin'ny pejy 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example User Guide

4.1. TX Datapath
Ny TX datapath dia ahitana ireto singa manaraka ireto: · MAC adaptatera · Control word insertion block · CRC · MII encoder · PCS block · PMA block

F-Tile Serial Lite IV Intel® FPGA IP User Guide 20

Alefaso ny valiny

4. Famaritana miasa 683074 | 2022.04.28
Sary 7. TX Datapath

Avy amin'ny lojika mpampiasa

TX MAC

Avalon Streaming Interface

MAC adaptatera

Manara-maso ny fampidirana teny

CRC

MII Encoder

MII Interface Custom PCS
PCS sy PMA

TX Serial Interface amin'ny fitaovana FPGA hafa

4.1.1. TX MAC adaptatera
Ny adaptatera TX MAC dia mifehy ny fifindran'ny angona amin'ny lojikan'ny mpampiasa amin'ny alàlan'ny interface streaming Avalon®. Ity sakana ity dia manohana ny fampitana vaovao voafaritry ny mpampiasa sy ny fanaraha-maso ny fikorianan'ny rano.

Famindrana vaovao voafaritry ny mpampiasa

Amin'ny fomba feno, ny IP dia manome ny famantarana tx_is_usr_cmd izay azonao ampiasaina hanombohana tsingerin'ny fampahalalam-baovao voafaritry ny mpampiasa toy ny fandefasana XOFF/XON amin'ny lojika mpampiasa. Azonao atao ny manomboka ny tsingerin'ny fampitana fampahalalana voafaritry ny mpampiasa amin'ny alàlan'ny fanamafisana io famantarana io ary mamindra ny fampahalalana amin'ny fampiasana tx_avs_data miaraka amin'ny fanamafisana ny tx_avs_startofpacket sy tx_avs_valid famantarana. Ny sakana avy eo dia manala ny tx_avs_ready mandritra ny tsingerina roa.

Fanamarihana:

Ny endri-baovao voafaritry ny mpampiasa dia tsy misy afa-tsy amin'ny fomba feno.

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 21

4. Famaritana miasa 683074 | 2022.04.28

Sary 8.

Fanaraha-maso ny fikorianan'ny rano

Misy fepetra izay tsy vonona ny TX MAC handray angona avy amin'ny lojikan'ny mpampiasa toy ny mandritra ny fizotry ny fanitsiana rohy na rehefa tsy misy angon-drakitra azo alefa avy amin'ny lojika mpampiasa. Mba hisorohana ny fahaverezan'ny angona noho ireo fepetra ireo, ny IP dia mampiasa ny famantarana tx_avs_ready mba hifehezana ny fikorianan'ny angona avy amin'ny lojika mpampiasa. Ny IP dia manala ny famantarana rehefa mitranga ireto fepetra manaraka ireto:
· Rehefa raikitra ny tx_avs_startofpacket, dia ajanona ny tx_avs_ready mandritra ny tsingerin'ny famantaranandro iray.
· Rehefa raikitra ny tx_avs_endofpacket, dia ajanona ny tx_avs_ready mandritra ny tsingerin'ny famantaranandro iray.
· Rehefa misy CW mifanandrify dia ambara fa tx_avs_ready dia ajanona mandritra ny tsingerin'ny famantaranandro roa.
· Rehefa misy fampidirana marika fampifanarahana RS-FEC ao amin'ny seha-pifaneraserana PCS manokana, ny tx_avs_ready dia nesorina nandritra ny tsingerin'ny famantaranandro efatra.
· Ny tsingerin'ny famantaranandro fototra 17 Ethernet rehetra ao amin'ny maody modulation PAM4 ary isaky ny tsingerin'ny famantaranandro fototra 33 Ethernet amin'ny maody modulation NRZ. Ny tx_avs_ready dia nesorina nandritra ny tsingerin'ny famantaranandro iray.
· Rehefa diso ny lojika mpampiasa tx_avs_valid mandritra ny tsy fifindran'ny angona.

Ireto manaraka ireto diagrama momba ny fotoana dia examples of TX MAC adapter mampiasa tx_avs_ready ho an'ny fanaraha-maso ny fikorianan'ny angona.

Fanaraha-maso ny Flow miaraka amin'ny tx_avs_valid Deassertion sy START/END CWs mitambatra

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Deassert famantarana manan-kery

Sary D5 D6

tx_avs_ready tx_avs_startofpacket

Famantarana efa vonona ho an'ny tsingerina roa hampidirana END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 FOANA D4

F-Tile Serial Lite IV Intel® FPGA IP User Guide 22

Alefaso ny valiny

4. Famaritana miasa 683074 | 2022.04.28

Sary 9.

Fanaraha-maso ny fandehanana miaraka amin'ny fampidirana marika fampifanarahana
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Sary 10.

Fanaraha-maso ny fikorianan'ny START/END MAMPIANARANA CW mifanandrify amin'ny fampidirana Marker Alignment

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

FARANY STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Teny fifehezana (CW) fampidirana
Ny F-Tile Serial Lite IV Intel FPGA IP dia manorina CW mifototra amin'ny famantarana fampidirana avy amin'ny lojika mpampiasa. Ny CWs dia manondro ireo fehin-kevitry ny fonosana, fampahalalana momba ny sata fampitana na angona mpampiasa amin'ny sakana PCS ary avy amin'ny kaody fanaraha-maso XGMII izy ireo.
Ity tabilao manaraka ity dia mampiseho ny famaritana ireo CW tohanana:

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 23

4. Famaritana miasa 683074 | 2022.04.28

Tabilao 11.
Atombohy amin'ny faran'ny ALGN

Famaritana ny CWs tohanana

Isan'ny teny (1 teny

= 64 bits)

ENY

EMPTY_CYC

ENY

malaina

tsy misy

NY FANAZAVANA

ENY

In-band

Description
Fanombohan'ny delimiter data. Faran'ny mpandrindra data. Teny fifehezana (CW) ho an'ny fampifanarahana RX. Tsingerina foana amin'ny famindrana angona. IDLE (tsy misy tarika). Payload.

Tabilao 12. Famariparitana saha CW
saha RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

Description
saha voatokana. Azo ampiasaina amin'ny fanitarana ho avy. Mifamatotra amin'ny 0.
Isan'ny bytes manankery amin'ny teny farany (64-bit). Ity dia sanda 3bit. · 3'b000: 8 octet · 3'b001: 1 octet · 3'b010: 2 octet · 3'b011: 3 octet · 3'b100: 4 octet · 3'b101: 5 octet · 3'b110: 6 octet · 3b111: 7o
Isan'ny teny tsy manan-kery eo amin'ny faran'ny fipoahana.
Manondro ny interface streaming RX Avalon mba hanamafisana famantarana faran'ny fonosana.
Manondro ny interface streaming RX Avalon mba hanamafisana famantarana fanombohana fonosana.
Manondro ny interface streaming RX Avalon mba hanamafisana ny fanombohana ny fonosana sy ny faran'ny fonosana amin'ny tsingerina mitovy.
Jereo ny alignment RX.
Ny sandan'ny CRC kajy.
Manondro fa ny teny fanaraha-maso (CW) dia misy fampahalalana voafaritry ny mpampiasa.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 24

Alefaso ny valiny

4. Famaritana miasa 683074 | 2022.04.28

4.1.2.1. CW fanombohana ny fipoahana

Sary 11. Format CW fanombohan'ny fipoahana

fanombohana

63:56

RSVD

55:48

RSVD

47:40

RSVD

NY FANAZAVANA

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

fantsona

7:0

'hFB(START)

fanaraha-maso 7:0

Tabilao 13.

Amin'ny fomba feno, azonao atao ny mampiditra ny START CW amin'ny fanamafisana ny famantarana tx_avs_startofpacket. Rehefa ny famantarana tx_avs_startofpacket ihany no apetrakao dia napetraka ny sop bit. Rehefa manamafy ny famantarana tx_avs_startofpacket sy tx_avs_endofpacket ianao dia napetraka ny bit seop.

START CW Field Values
Sop/seop
usr (8)
Alahatra

sarobidy

Miankina amin'ny famantarana tx_is_usr_cmd:

1: Rehefa tx_is_usr_cmd = 1

0: Rehefa tx_is_usr_cmd = 0

Amin'ny fomba fototra, ny MAC dia mandefa START CW aorian'ny fanesorana ny famerenana. Raha tsy misy angona dia mandefa EMPTY_CYC miaraka amin'ny END sy START CW ny MAC mandra-panombohanao mandefa data.

4.1.2.2. CW faran'ny fipoahana

Sary 12. Endrika CW faran'ny fipoahana

TAPITRA

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

angona 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

foana

7:0

RSVD

num_valid_bytes_eob

7:0

(8) Ity dia tsy tohana afa-tsy amin'ny fomba feno.
Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 25

4. Famaritana miasa 683074 | 2022.04.28

Tabilao 14.

Ny MAC dia mampiditra ny END CW rehefa apetraka ny tx_avs_endofpacket. Ny END CW dia ahitana ny isan'ny bytes manankery amin'ny teny data farany sy ny fampahalalana CRC.

Ny sandan'ny CRC dia valiny CRC 32-bit ho an'ny angona eo anelanelan'ny START CW sy ny teny data alohan'ny END CW.

Ity tabilao manaraka ity dia mampiseho ny sandan'ny saha ao amin'ny END CW.

END CW Field Values
Field eop CRC32 num_valid_bytes_eob

Sanda 1
Ny lanjany ambony indrindra an'ny CRC32. Isan'ny bytes manankery amin'ny teny data farany.

4.1.2.3. CW mitambatra

Sary 13. Fandrindrana CW lamina

ALIGN CW miaraka amin'ny START/END

64+8bits XGMII Interface

fanombohana

63:56

RSVD

55:48

RSVD

47:40

RSVD

NY FANAZAVANA

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

fanaraha-maso 7:0

64+8bits XGMII Interface

TAPITRA

63:56

'hFD

55:48

RSVD

47:40

RSVD

NY FANAZAVANA

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

fanaraha-maso 7:0

Ny ALIGN CW dia CW mitambatra miaraka amin'ny START/END na END/START CWs. Azonao atao ny mampiditra ny CW miaraka amin'ny ALIGN amin'ny alàlan'ny fanamafisana ny famantarana tx_link_reinit, mametraka ny kaontera vanim-potoana Alignment, na manomboka famerenana. Rehefa ampidirina ny CW mifanandrify ALIGN, dia apetraka amin'ny 1 ny saha fampifanarahana mba hanombohana ny sakana fampifanarahana ny mpandray hanamarina ny fampifanarahana ny angon-drakitra manerana ny lalana rehetra.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 26

Alefaso ny valiny

4. Famaritana miasa 683074 | 2022.04.28

Tabilao 15.

ALIGN CW Field Values
Ahitsio saha
eop sop usr seop

Sanda 1 0 0 0 0

4.1.2.4. Cycle foana CW

Sary 14. Empty-cycle CW Format

EMPTY_CYC miaraka amin'ny END/START

64+8bits XGMII Interface

TAPITRA

63:56

'hFD

55:48

RSVD

47:40

RSVD

NY FANAZAVANA

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

fanaraha-maso 7:0

64+8bits XGMII Interface

fanombohana

63:56

RSVD

55:48

RSVD

47:40

RSVD

NY FANAZAVANA

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

fanaraha-maso 7:0

Tabilao 16.

Rehefa deassert tx_avs_valid mandritra ny tsingerin'ny famantaranandro roa mandritra ny fipoahana, ny MAC dia mampiditra EMPTY_CYC CW ampiarahina amin'ny END/START CWs. Azonao ampiasaina ity CW ity rehefa tsy misy angon-drakitra azo alefa vetivety.

Rehefa deassert tx_avs_valid ho an'ny tsingerina iray ianao, ny IP deassert tx_avs_valid indroa ny fe-potoana tx_avs_valid deassertion mba hamoronana mpivady END/START CWs.

EMPTY_CYC CW sandan'ny saha
Ahitsio saha
eop

Sanda 0 0

nitohy…

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 27

4. Famaritana miasa 683074 | 2022.04.28

Field sop usr seop

Sanda 0 0 0

4.1.2.5. CW tsy miasa

Sary 15. Format CW idle

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

NY FANAZAVANA

39:32 31:24

h07 h07

23:16

'h07

15:8

'h07

7:0

'h07

fanaraha-maso 7:0

Ny MAC dia mampiditra ny IDLE CW rehefa tsy misy fampitana. Mandritra io vanim-potoana io dia ambany ny famantarana tx_avs_valid.
Azonao atao ny mampiasa ny IDLE CW rehefa vita ny fandefasana fipoahana na ao anatin'ny toe-javatra tsy misy dikany ny fandefasana.

4.1.2.6. Data Word

Ny teny data dia ny enta-mavesatra amin'ny fonosana iray. Ny bits fanaraha-maso XGMII dia napetraka amin'ny 0 amin'ny endrika teny data.

Sary 16. Format Word Data

64+8 bit XGMII Interface

TENY DATA

63:56

data mpampiasa 7

55:48

data mpampiasa 6

47:40

data mpampiasa 5

NY FANAZAVANA

39:32 31:24

data mpampiasa 4 data mpampiasa 3

23:16

data mpampiasa 2

15:8

data mpampiasa 1

7:0

data mpampiasa 0

fanaraha-maso 7:0

4.1.3. TX CRC
Azonao atao ny mamela ny sakana TX CRC amin'ny fampiasana ny mari-pamantarana Enable CRC ao amin'ny IP Parameter Editor. Ity endri-javatra ity dia tohana amin'ny fomba fototra sy feno.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 28

Alefaso ny valiny

4. Famaritana miasa 683074 | 2022.04.28

Ny MAC dia manampy ny sandan'ny CRC amin'ny END CW amin'ny fanamafisana ny famantarana tx_avs_endofpacket. Amin'ny fomba BASIC, ny ALIGN CW ampiarahana amin'ny END CW ihany no misy saha CRC manankery.
Ny sakana TX CRC dia mifandray amin'ny TX Control Word Insertion sy TX MII Encode block. Ny sakana TX CRC dia manisa ny sandan'ny CRC ho an'ny angona 64-bit isaky ny tsingerina manomboka amin'ny START CW ka hatramin'ny END CW.
Azonao atao ny manamafy ny famantarana crc_error_inject amin'ny fanahy iniana manimba ny angon-drakitra amin'ny lalana manokana mba hamoronana lesoka CRC.

4.1.4. TX MII Encoder

Ny encoder TX MII dia mitantana ny fifindran'ny fonosana avy amin'ny MAC mankany amin'ny TX PCS.

Ity sary manaraka ity dia mampiseho ny lamina momba ny angona amin'ny bus 8-bit MII amin'ny fomba modulation PAM4. Ny START sy END CW dia miseho indray mandeha isaky ny lalana MII roa.

Sary 17. PAM4 Modulation Mode MII Data Pattern

CYCLE 1

CYCLE 2

CYCLE 3

CYCLE 4

CYCLE 5

SOP_CW

DATA_1

DATA_9 DATA_17

malaina

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

malaina

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Ity sary manaraka ity dia mampiseho ny lamina momba ny angon-drakitra amin'ny bus 8-bit MII amin'ny mode modulation NRZ. Ny START sy END CW dia miseho amin'ny lalana MII rehetra.

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 29

4. Famaritana miasa 683074 | 2022.04.28

Sary 18. NRZ Modulation Mode MII Data Pattern

CYCLE 1

CYCLE 2

CYCLE 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS sy PMA
Ny F-Tile Serial Lite IV Intel FPGA IP dia manamboatra ny F-tile transceiver amin'ny fomba Ethernet PCS.

4.2. RX Takelaka data
Ny RX datapath dia ahitana ireto singa manaraka ireto: · PMA block · PCS block · MII decoder · CRC · Deskew block · Control Word fanesorana block

F-Tile Serial Lite IV Intel® FPGA IP User Guide 30

Alefaso ny valiny

4. Famaritana miasa 683074 | 2022.04.28
Sary 19. RX Datapath

Ho an'ny lojika mpampiasa Avalon Streaming Interface
RX MAC
Manara-maso ny fanesorana ny teny
Deskew

CRC

MII decoder

MII Interface Custom PCS
PCS sy PMA

RX Serial Interface avy amin'ny fitaovana FPGA hafa
4.2.1. RX PCS sy PMA
Ny F-Tile Serial Lite IV Intel FPGA IP dia manitsy ny F-tile transceiver amin'ny Ethernet PCS mode.
4.2.2. RX MII decoder
Ity sakana ity dia mamaritra raha misy teny fanaraha-maso sy marika fampifanarahana ny angona miditra. Ny decoder RX MII dia mamoaka angona amin'ny endrika 1-bit valid, 1-bit marker indicator, 1bit control indicator, ary 64-bit data isaky ny lalana.
4.2.3. RX CRC
Azonao atao ny mamela ny sakana TX CRC amin'ny alàlan'ny mari-pamantarana Enable CRC ao amin'ny IP Parameter Editor. Ity endri-javatra ity dia tohana amin'ny fomba fototra sy feno. Ny sakana RX CRC dia mifandray amin'ny RX Control Word Removal sy RX MII Decoder blocks. Ny IP dia manamafy rx_crc_error famantarana rehefa misy hadisoana CRC.

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 31

4. Famaritana miasa 683074 | 2022.04.28
Ny IP dia manala ny rx_crc_error isaky ny fipoahana vaovao. Izy io dia vokatra ho an'ny lojika mpampiasa ho an'ny fikirakirana ny hadisoana lojika mpampiasa.
4.2.4. RX Deskew
Ny sakana RX deskew dia mahita ny marika fampifanarahana ho an'ny lalana tsirairay ary mamerina mamerina ny angon-drakitra alohan'ny handefasana azy any amin'ny sakana fanesorana RX CW.
Azonao atao ny misafidy ny hamela ny fototry ny IP hampifanaraka ho azy ny angon-drakitra ho an'ny lalana tsirairay rehefa misy hadisoana fampifanarahana amin'ny alàlan'ny fametrahana ny mari-pamantarana Enable Auto Alignment ao amin'ny Editor parameter IP. Raha esorinao ny endri-pandrindrana mandeha ho azy, ny IP core dia manamafy ny famantarana rx_error mba hanondroana ny hadisoana amin'ny fampifanarahana. Tsy maintsy manamafy ny rx_link_reinit ianao hanombohana ny fizotry ny fampifanarahana ny lalana rehefa misy hadisoana amin'ny fampifanarahana ny lalana.
Ny RX deskew dia mahita ny marika fampifanarahana mifototra amin'ny milina fanjakana. Ity kisary manaraka ity dia mampiseho ny fanjakana ao amin'ny RX deskew block.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 32

Alefaso ny valiny

4. Famaritana miasa 683074 | 2022.04.28

Sary 20.

RX Deskew Lane Alignment State Machine miaraka amin'ny Auto Alignment Enabled Flow Chart
fanombohana

malaina

Reset = 1 eny tsia

PCS rehetra

tsy misy

lalana vonona?

ENY

miandry

Ireo marika sync rehetra no
hita?
ENY
Alahatra

tsy misy
eny, fotoana voafetra?

ENY
Very ny fampifanarahana?
tsy misy farany

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 33

4. Famaritana miasa 683074 | 2022.04.28

Sary 21.

RX Deskew Lane Alignment State Machine miaraka amin'ny Auto Alignment Disabled Flow Chart
fanombohana

malaina

Reset = 1 eny tsia

PCS rehetra

tsy misy

lalana vonona?

ENY

ENY
rx_link_reinit =1
tsy misy ERROR

tsia eny Timeout?

miandry
tsy misy marika fampifanarahana rehetra
hita?
eny ALIGN

ENY
Very ny fampifanarahana?
tsy misy
Tapitra
1. Ny dingana fampifanarahana dia manomboka amin'ny fanjakana IDLE. Mifindra any amin'ny WAIT ny sakana rehefa vonona ny lalana rehetra amin'ny PCS ary ny rx_link_reinit dia nesorina.
2. Ao amin'ny fanjakana WAIT, ny sakana dia manamarina ny marika rehetra hita ao anatin'ny tsingerina mitovy. Raha marina io toe-javatra io, dia mifindra any amin'ny fanjakana ALIGNED ny sakana.
3. Rehefa ao amin'ny fanjakana ALIGNED ny sakana, dia manondro fa mirindra ny lalana. Amin'ity fanjakana ity, ny sakana dia manohy manara-maso ny fampifanarahana ny lalana ary manamarina raha toa ka ao anatin'ny tsingerina iray ihany ny marika rehetra. Raha tsy misy marika iray farafahakeliny ao anatin'ny tsingerina mitovy ary napetraka ny mari-pamantarana Enable Auto Alignment, dia mankany amin'ny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 34

Alefaso ny valiny

4. Famaritana miasa 683074 | 2022.04.28

fanjakana IDLE hamerenana ny fizotry ny fampifanarahana. Raha toa ka tsy napetraka ny Enable Auto Alignment ary tsy misy marika iray farafahakeliny ao anatin'ny tsingerina mitovy, ny sakana dia mankany amin'ny fanjakana ERROR ary miandry ny lojika mpampiasa hanamafy rx_link_reinit famantarana hanombohana ny fizotry ny fampifanarahana ny lalana.

Sary 22. Fanamboarana lalana miaraka amin'ny Enable Auto Alignment Enabled rx_core_clk

rx_link_up

rx_link_reinit

ary_marika_rehetra

Fanjakan'i Deskew

ALGNED

malaina

miandry

ALGNED

AUTO_ALIGN = 1

Sary 23. Fanamboarana lalana miaraka amin'ny Enable Auto Alignment Disable rx_core_clk

rx_link_up

rx_link_reinit

ary_marika_rehetra

Fanjakan'i Deskew

ALGNED

fahadisoana

malaina

miandry

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW fanesorana
Ity sakana ity dia mamadika ny CW ary mandefa angon-drakitra amin'ny lojika mpampiasa amin'ny alàlan'ny interface streaming Avalon aorian'ny fanesorana ny CWs.
Rehefa tsy misy angon-drakitra manan-kery, ny sakana fanesorana RX CW dia manala ny famantarana rx_avs_valid.
Amin'ny fomba FENO, raha apetraka ny bitin'ny mpampiasa, ity sakana ity dia manamafy ny famantarana rx_is_usr_cmd ary ny angona ao amin'ny tsingerin'ny famantaranandro voalohany dia ampiasaina ho fampahalalana na baiko voafaritry ny mpampiasa.
Rehefa rx_avs_ready deasserts sy rx_avs_valid manamafy, ny RX CW fanesorana sakana dia miteraka toe-javatra diso amin'ny lojika mpampiasa.
Ireto manaraka ireto ny famantarana mivantana Avalon mifandraika amin'ity sakana ity: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 35

4. Famaritana miasa 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (tsy misy afa-tsy amin'ny fomba feno)
4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture
Ny F-Tile Serial Lite IV Intel FPGA IP dia manana famantaranandro efatra izay miteraka famantaranandro amin'ny sakana samihafa: · Famantaranandro fanondroana Transceiver (xcvr_ref_clk)–Famantaranandro fampidirana avy amin'ny famantaranandro ivelany
chips na oscillators izay miteraka famantaranandro ho an'ny TX MAC, RX MAC, ary TX sy RX PCS blocs. Jereo ny Parameters ho an'ny elanelana matetika tohanana. · Famantaranandro fototra TX (tx_core_clk)–Ity famantaranandro ity dia avy amin'ny transceiver PLL dia ampiasaina amin'ny TX MAC. Ity famantaranandro ity koa dia famantaranandro mivoaka avy amin'ny transceiver F-tile mba hifandraisana amin'ny lojika mpampiasa TX. · RX core clock (rx_core_clk)–Ity famantaranandro ity dia avy amin'ny transceiver PLL dia ampiasaina amin'ny RX deskew FIFO sy RX MAC. Ity famantaranandro ity koa dia famantaranandro mivoaka avy amin'ny transceiver F-tile mba hifandraisana amin'ny lojika mpampiasa RX. · Famantaranandro ho an'ny interface de configuration transceiver (reconfig_clk)–famantaranandro fampidirana avy amin'ny circuit clock ivelany na oscillators izay miteraka famantaranandro ho an'ny F-tile transceiver reconfiguration interface amin'ny TX sy RX. Ny faharetan'ny famantaranandro dia 100 hatramin'ny 162 MHz.
Ity diagrama sakana manaraka ity dia mampiseho ny sehatra famantaranandro IP F-Tile Serial Lite IV Intel FPGA IP sy ny fifandraisana ao anatin'ny IP.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 36

Alefaso ny valiny

4. Famaritana miasa 683074 | 2022.04.28

Sary 24.

F-Tile Serial Lite IV Intel FPGA IP Clock Architecture

Oscillator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface Clock
(reconfig_clk)

tx_core_clkout (mifandray amin'ny lojika mpampiasa)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Transceiver Reconfiguration Interface Clock

(reconfig_clk)

Oscillator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (mifandray amin'ny lojika mpampiasa)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

Rohy_serasera[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

Avalon Streaming Interface RX Data
RX MAC

Deskew FIFO

rx_core_clkout (mifandray amin'ny lojika mpampiasa)

rx_core_clk= clk_pll_div64[mid_ch]

PCS manokana

Rohy_serasera[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (mifandray amin'ny lojika mpampiasa)

Transceiver Ref Clock (xcvr_ref_clk)
Transceiver Ref Clock (xcvr_ref_clk)

Oscillator*

Maribolana

FPGA fitaovana
TX core clock domain
Domain famantaranandro fototra RX
Famantaranandro famantarana famantarana ny transceiver Famantarana angon-drakitra fitaovana ivelany

4.4. Famerenana sy fanombohana rohy
Ny MAC, F-tile Hard IP, ary ny bloc de configuration dia manana famantarana famerenana hafa: · Ny bloc TX sy RX MAC dia mampiasa famantarana reset tx_core_rst_n sy rx_core_rst_n. · tx_pcs_fec_phy_reset_n sy rx_pcs_fec_phy_reset_n reset drive
ny malefaka reset controller hamerenana ny F-tile Hard IP. · Mampiasa ny famantarana reset reconfig_reset.

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 37

4. Famaritana miasa 683074 | 2022.04.28

Sary 25. Reset Architecture
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile mafy IP

Takelaka data TXR54AB00-1010AI

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Reset Logic
Fampahalalana mifandraika · Famerenana ny torolalana amin'ny pejy 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example User Guide
4.4.1. TX Reset sy ny filaharana fanombohana
Ny filaharan'ny famerenana TX ho an'ny F-Tile Serial Lite IV Intel FPGA IP dia toy izao manaraka izao: 1. Assert tx_pcs_fec_phy_reset_n, tx_core_rst_n, ary reconfig_reset
miaraka amin'ny famerenana indray ny F-tile hard IP, MAC, ary ny sakana fanamboarana. Alefaso ny tx_pcs_fec_phy_reset_n ary avereno indray ny fanamboarana rehefa avy niandry tx_reset_ack mba hahazoana antoka fa averina tsara ireo sakana. 2. Ny IP avy eo dia manamafy ny phy_tx_lanes_stable, tx_pll_locked, ary phy_ehip_ready famantarana rehefa navoaka ny tx_pcs_fec_phy_reset_n reset, mba hanondroana ny TX PHY dia vonona amin'ny fandefasana. 3. Ny famantarana tx_core_rst_n dia miala rehefa miakatra ny famantarana phy_ehip_ready. 4. Ny IP dia manomboka mamindra tarehintsoratra IDLE eo amin'ny interface MII rehefa tsy tafaverina intsony ny MAC. Tsy misy fepetra takiana amin'ny fampifanarahana ny lalan'ny TX sy ny fiviliana satria mitovy ny famantaranandro rehetra. 5. Raha mampita tarehintsoratra IDLE, ny MAC dia manamafy ny famantarana tx_link_up. 6. Ny MAC avy eo dia manomboka mandefa ALIGN miaraka amin'ny START/END na END/START CW amin'ny elanelam-potoana voafaritra mba hanombohana ny fizotry ny fampifanarahana ny lalan'ny mpandray mifandray.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 38

Alefaso ny valiny

4. Famaritana miasa 683074 | 2022.04.28

Sary 26.

TX Reset sy ny fanombohana ny fotoana diagram
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX Reset sy ny filaharana fanombohana
Ny filaharan'ny famerenan'ny RX ho an'ny F-Tile Serial Lite IV Intel FPGA IP dia toy izao manaraka izao:
1. Assert rx_pcs_fec_phy_reset_n, rx_core_rst_n, ary reconfig_reset miaraka amin'ny reset ny F-tile mafy IP, MAC, ary reconfiguration sakana. Alefaso ny rx_pcs_fec_phy_reset_n ary avereno indray ny fanamboarana rehefa avy niandry rx_reset_ack mba hahazoana antoka fa averina tsara ireo sakana.
2. Ny IP dia manamafy ny famantarana phy_rx_pcs_ready aorian'ny famoahana ny PCS reset mahazatra, mba hanondroana ny RX PHY dia vonona amin'ny fandefasana.
3. Ny rx_core_rst_n famantarana deasserts rehefa phy_rx_pcs_ready famantarana lasa ambony.
4. Ny IP dia manomboka ny fizotry ny fampifanarahana ny lalana rehefa mivoaka ny reset RX MAC ary rehefa mahazo ALIGN miaraka amin'ny START/END na END/START CW.
5. Ny sakana RX deskew dia manamafy ny famantarana rx_link_up rehefa vita ny fampifanarahana ny lalana rehetra.
6. Ny IP dia manamafy ny famantarana rx_link_up amin'ny lojikan'ny mpampiasa mba hanondroana fa ny rohy RX dia vonona ny hanomboka fandraisana data.

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 39

4. Famaritana miasa 683074 | 2022.04.28

Sary 27. RX Reset sy ny fanombohana ny fotoana Diagram
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Ny tahan'ny rohy sy ny kajy ny fahombiazan'ny Bandwidth

Ny F-Tile Serial Lite IV Intel FPGA IP kajy ny fahombiazan'ny bandwidth dia toy izao manaraka izao:

Bandwidth fahombiazana = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tabilao 17. Famaritana ny faribolan'ny fahombiazan'ny bandwidth

Variable

Description

raw_rate burst_size

Ity ny tahan'ny bit azo avy amin'ny interface serial. raw_rate = SERDES sakany * transceiver famantaran'ny famantaranandro Example: taham_manta = 64 * 402.812500 Gbps = 25.78 Gbps
Sandan'ny haben'ny fipoahana. Mba hanaovana kajy ny salan'isan'ny bandwidth, ampiasao ny sandan'ny haben'ny fipoahana mahazatra. Ho an'ny tahan'ny ambony indrindra, ampiasao ny sandan'ny haben'ny fipoahana ambony indrindra.

burst_size_ovhd

Ny sandan'ny habe vaky.
Amin'ny fomba feno, ny sandan'ny burst_size_ovhd dia manondro ny START sy END miaraka CWs.
Amin'ny fomba fototra dia tsy misy burst_size_ovhd satria tsy misy CW mitambatra START sy END.

align_marker_period

Ny sandan'ny fe-potoana hampidirana marika fampifanarahana. Ny sanda dia 81920 tsingerina famantaranandro ho an'ny fanangonana ary 1280 ho an'ny simulation haingana. Ity sanda ity dia azo avy amin'ny lojika mafy PCS.

align_marker_width srl4_align_period

Ny isan'ny tsingerin'ny famantaranandro izay ahazoan'ny mari-pamantarana fampifanarahana manan-kery ambony.
Ny isan'ny tsingerin'ny famantaranandro eo anelanelan'ny marika fampifanarahana roa. Azonao atao ny mametraka io sanda io amin'ny alàlan'ny mari-pamantarana vanim-potoana fampifanarahana ao amin'ny Editor Parameter IP.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 40

Alefaso ny valiny

4. Famaritana miasa 683074 | 2022.04.28
Ny kajy ny tahan'ny rohy dia toy izao manaraka izao: Taham-pahombiazana = fahombiazan'ny bandwidth * raw_rate Azonao atao ny mahazo ny famantaran'ny famantaran'ny mpampiasa ambony indrindra amin'ny fampitoviana manaraka. Ny kajy fara-tampony amin'ny famantaran'ny famantaranandron'ny mpampiasa dia mihevitra ny fandefasana angon-drakitra mitohy ary tsy misy tsingerina IDLE mitranga amin'ny lojika mpampiasa. Zava-dehibe io tahan'ny io rehefa mamolavola ny lojikan'ny mpampiasa FIFO mba hisorohana ny fihoaran'ny FIFO. Famantaran'ny famantaran'ny mpampiasa ambony indrindra = tahan'ny mahomby / 64

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 41

683074 | 2022.04.28 Mandefasa valiny

5. Paramèter

Tabilao 18. F-Tile Serial Lite IV Intel FPGA IP Parameter Description

fikirana

sarobidy

toerana misy anao

Description

General Design Options

PMA modulation karazana

· PAM4 · NRZ

PAM4

Safidio ny mode modulation PCS.

Vidin'ny PMA

· FHT · FGT

FGT

Mifidy ny karazana transceiver.

Takelaka data PMA

· Ho an'ny fomba PAM4:
— Karazana transceiver FGT: 20 Gbps 58 Gbps
- Karazana transceiver FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Ho an'ny fomba NRZ:
— Karazana transceiver FGT: 10 Gbps 28.05 Gbps
- Karazana transceiver FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Mamaritra ny tahan'ny angon-drakitra mahomby amin'ny fivoahan'ny transceiver mampiditra fifindran'ny sy overhead hafa. Ny sanda dia kajy amin'ny IP amin'ny alàlan'ny famadihana hatramin'ny toerana 1 isa amin'ny tarika Gbps.

PMA mode

· Duplex · Tx · Rx

Duplex

Ho an'ny karazana transceiver FHT, duplex ihany ny lalana tohana. Ho an'ny karazana transceiver FGT, ny lalana tohana dia Duplex, Tx, ary Rx.

Isan'ny PMA

· Ho an'ny fomba PAM4:

sakeli-dalana eto

— 1 hatramin’ny 12

· Ho an'ny fomba NRZ:

— 1 hatramin’ny 16

Fidio ny isan'ny lalana. Ho an'ny famolavolana simplex, ny isan'ny lalana tohanana dia 1.

PLL reference famantaranandro matetika

· Ho an'ny karazana transceiver FHT: 156.25 MHz
· Ho an'ny karazana transceiver FGT: 27.5 MHz 379.84375 MHz, arakaraka ny tahan'ny data transceiver voafantina.

· Ho an'ny karazana transceiver FHT: 156.25 MHz
· Ho an'ny karazana transceiver FGT: 165 MHz

Mamaritra ny fahitan'ny famantaranandro fanondron'ny transceiver.

System PLL

—

famantaranandro fanondro

hatetika

170 MHz

Tsy misy afa-tsy amin'ny karazana transceiver FHT. Manondro ny famantaranandro fanondro System PLL ary hampiasaina ho fampidirana ny F-Tile Reference sy System PLL Clock Intel FPGA IP hamokarana ny famantaranandro System PLL.

System PLL matetika
Vanim-potoana fampifanarahana

— 128 65536

Alefaso ny RS-FEC

Tadiavo

876.5625 MHz 128 Enable

Mamaritra ny fahitan'ny famantaranandro System PLL.
Manondro ny fe-potoana fanamafisam-peo. Ny sandany dia tsy maintsy x2. Alefaso ny fampiasa RS-FEC.
nitohy…

ISO 9001:2015 voasoratra anarana

5. Parametera 683074 | 2022.04.28

fikirana

sarobidy

toerana misy anao

Description

Atsaharo

Ho an'ny maody modulation PAM4 PCS, dia alefa foana ny RS-FEC.

User Interface

Fomba fampitana

· FENO · FOTOTRA

Feno

Safidio ny fandefasana data ho an'ny IP.

Feno: Ity fomba ity dia mandefa tsingerin'ny fanombohana sy faran'ny fonosana ao anaty frame.

Fototra: Ity dia fomba fandefasana rano madio izay handefasana angona tsy misy fonosana fanombohana, tsy misy ary faran'ny fonosana mba hampitomboana ny bandwidth.

Alefaso ny CRC

Enable Disable

Atsaharo

Alefaso mba ahafahana mamantatra sy manitsy ny lesoka CRC.

Alefaso ny fampifanarahana mandeha ho azy

Enable Disable

Atsaharo

Alefaso ny fampandehanana ny lalana mandeha ho azy.

Alefaso ny faran'ny debug

Enable Disable

Atsaharo

Rehefa ON, ny F-Tile Serial Lite IV Intel FPGA IP dia ahitana ny Debug Endpoint izay mifandray anatiny amin'ny interface avalon-tsarintany fahatsiarovana. Ny IP dia afaka manao fitsapana sasany sy asa debug amin'ny alàlan'ny JTAG mampiasa ny System Console. Miala ny sanda default.

Fampifangaroana Simplex (Tsy misy afa-tsy ity firafitry ny mari-pamantarana ity rehefa misafidy endrika FGT roa simplex ianao.)

Nalefa ny RSFEC amin'ny IP Simplex Serial Lite IV hafa napetraka amin'ny fantsona FGT mitovy.

Enable Disable

Atsaharo

Ampidiro ity safidy ity raha toa ka mila fifangaroan'ny fanamafisana miaraka amin'ny RS-FEC mandeha sy kilemaina ianao ho an'ny F-Tile Serial Lite IV Intel FPGA IP amin'ny endrika simplex roa ho an'ny NRZ transceiver mode, izay apetraka amin'ny FGT mitovy ny TX sy RX. fantsona (s).

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 43

683074 | 2022.04.28 Mandefasa valiny

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals

6.1. famantarana famantaranandro

Tabilao 19. famantarana famantaranandro

Anarana

Sakan'ny lalana

Description

tx_core_clkout

Output TX famantaranandro fototra ho an'ny TX manokana PCS interface tsara, TX MAC sy ny mpampiasa lojika in

Takelaka data TX.

Ity famantaranandro ity dia novokarina avy amin'ny sakana PCS mahazatra.

rx_core_clkout

Output RX famantaranandro fototra ho an'ny RX custom PCS interface tsara, RX deskew FIFO, RX MAC

ary ny lojika mpampiasa ao amin'ny RX datapath.

Ity famantaranandro ity dia novokarina avy amin'ny sakana PCS mahazatra.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Famantaranandro fanondroana Transceiver.

Rehefa apetraka amin'ny FGT ny karazana transceiver dia ampifandraiso amin'ny famantarana mivoaka (out_refclk_fgt_0) amin'ny F-Tile Reference sy System PLL Clock Intel FPGA IP ity famantaranandro ity. Rehefa napetraka amin'ny FHT ny karazana transceiver dia mifandray

ity famantaranandro ity mankany amin'ny famantarana mivoaka (out_fht_cmmpll_clk_0) an'ny F-Tile Reference sy System PLL Clock Intel FPGA IP.

Jereo ny Parameters ho an'ny elanelana matetika tohanana.

Ampidiro famantarana famantaranandro ho an'ny transceiver reconfiguration interface tsara.

Ny faharetan'ny famantaranandro dia 100 hatramin'ny 162 MHz.

Ampifandraiso amin'ny famantaranandro famantaranandro ivelany na oscillators ity famantarana famantarana famantaranandro ity.

Ampidiro famantarana famantaranandro ho an'ny transceiver reconfiguration interface tsara.

Ny faharetan'ny famantaranandro dia 100 hatramin'ny 162 MHz.

Ampifandraiso amin'ny famantaranandro famantaranandro ivelany na oscillators ity famantarana famantarana famantaranandro ity.

out_systempll_clk_ 1

fahan'ny

System PLL famantaranandro.
Ampifandraiso amin'ny famantarana mivoaka (out_systempll_clk_0) ity famantaranandro ity amin'ny F-Tile Reference sy System PLL Clock Intel FPGA IP.

Parametera fampahalalana mifandraika amin'ny pejy 42

6.2. Reset Signals

Tabilao 20. Avereno ny famantarana

Anarana

Sakan'ny lalana

tx_core_rst_n

fahan'ny

Clock Domain Asynchronous

rx_core_rst_n

fahan'ny

Asynchronous

tx_pcs_fec_phy_reset_n 1

fahan'ny

Asynchronous

Description

Famantarana famerenam-bidy mavitrika. Mamerina ny F-Tile Serial Lite IV TX MAC.

Famantarana famerenam-bidy mavitrika. Mamerina ny F-Tile Serial Lite IV RX MAC.

Famantarana famerenam-bidy mavitrika.

nitohy…

ISO 9001:2015 voasoratra anarana

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Anarana

Sakan'ny Famantaranandro Domain

Description

Mamerina ny F-Tile Serial Lite IV TX custom PCS.

rx_pcs_fec_phy_reset_n 1

fahan'ny

Asynchronous

Famantarana famerenam-bidy mavitrika. Mamerina ny PC mahazatra F-Tile Serial Lite IV RX.

reconfig_reset

fahan'ny

reconfig_clk Active-high reset signal.

Mamerina ny sarin-tsarin-tsarintany avalon'ny fikandrana fanavaozana ny interface tsara.

reconfig_sl_reset

Ampidiro ny reconfig_sl_clk Active-high reset signal.

Mamerina ny sarin-tsarin-tsarintany avalon'ny fikandrana fanavaozana ny interface tsara.

6.3. MAC Signals

Tabilao 21.

TX MAC Signals
Amin'ity tabilao ity, ny N dia maneho ny isan'ny lalana napetraka ao amin'ny tonian-dahatsoratra IP parameter.

Anarana

sakany

Domain Clock Direction

Description

tx_avs_ready

Output tx_core_clkout Avalon streaming signal.

Rehefa nanamafy, dia manondro fa ny TX MAC dia vonona ny hanaiky angona.

tx_avs_data

· (64*N)*2 (mode PAM4)
· 64*N (mode NRZ)

fahan'ny

tx_core_clkout Avalon streaming signal. Takelaka data TX40AB

tx_avs_channel

Ampidiro tx_core_clkout Avalon streaming signal.

Ny laharan'ny fantsona ho an'ny angona afindra amin'ny tsingerina ankehitriny.

Ity famantarana ity dia tsy misy amin'ny fomba fototra.

tx_avs_valid

Ampidiro tx_core_clkout Avalon streaming signal.

Rehefa nanamafy, dia manondro fa manan-kery ny mari-pamantarana data TX.

tx_avs_startofpacket

Ampidiro tx_core_clkout Avalon streaming signal.

Rehefa nanamafy dia manondro ny fanombohan'ny fonosana data TX.

Avereno tsingerina famantaranandro tokana ho an'ny fonosana tsirairay.

Ity famantarana ity dia tsy misy amin'ny fomba fototra.

tx_avs_endofpacket

Ampidiro tx_core_clkout Avalon streaming signal.

Rehefa nanamafy dia manondro ny fiafaran'ny fonosana data TX.

Avereno tsingerina famantaranandro tokana ho an'ny fonosana tsirairay.

Ity famantarana ity dia tsy misy amin'ny fomba fototra.

tx_avs_empty

Ampidiro tx_core_clkout Avalon streaming signal.

Manondro ny isan'ny teny tsy manan-kery amin'ny fipoahana farany amin'ny angona TX.

Ity famantarana ity dia tsy misy amin'ny fomba fototra.

tx_num_valid_bytes_eob

fahan'ny

tx_core_clkout

Manondro ny isan'ny bytes manankery amin'ny teny farany amin'ny fipoahana farany. Ity famantarana ity dia tsy misy amin'ny fomba fototra.
nitohy…

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Anarana tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

sakany 1
1 1
N 5

Domain Clock Direction

Description

fahan'ny

tx_core_clkout

Rehefa nohamafisina, io famantarana io dia manomboka tsingerim-baovao voafaritry ny mpampiasa.
Ampidiro ity famantarana ity amin'ny tsingerin'ny famantaranandro mitovy amin'ny fanambarana tx_startofpacket.
Ity famantarana ity dia tsy misy amin'ny fomba fototra.

Output tx_core_clkout Rehefa nohamafisina, dia manondro fa ny rohy angon-drakitra TX dia vonona amin'ny fandefasana angon-drakitra.

Output

tx_core_clkout

Rehefa nohamafisina, io famantarana io dia manomboka ny fampifanarahana ny lalana.
Ampidiro ity famantarana ity ho an'ny tsingerin'ny famantaranandro iray hanosika ny MAC handefa ALIGN CW.

fahan'ny

tx_core_clkout Rehefa nohamafisina, ny MAC dia manindrona fahadisoana CRC32 amin'ny lalana voafantina.

Output tx_core_clkout Tsy ampiasaina.

Ity diagrama manaraka ity dia mampiseho exampNy fampitana angon-drakitra TX amin'ny teny 10 avy amin'ny lojika mpampiasa manerana ny lalan'ny serial 10 TX.

Sary 28.

TX Data Transmission Time Diagram
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

Lalana 0

…………

STRT 0 10

N-10 END STRT 0

Lalana 1

…………

STRT 1 11

N-9 END STRT 1

N-10 ENDIDLE IDLE N-9 END IDLE IDLE

Lalana 9

…………

STRT 9 19

N-1 END STRT 9

N-1 END IDLE IDLE

Tabilao 22.

RX MAC Signals
Amin'ity tabilao ity, ny N dia maneho ny isan'ny lalana napetraka ao amin'ny tonian-dahatsoratra IP parameter.

Anarana

sakany

Domain Clock Direction

Description

rx_avs_ready

Ampidiro rx_core_clkout Avalon streaming signal.

Rehefa nanamafy, dia manondro fa ny lojikan'ny mpampiasa dia vonona ny hanaiky angona.

rx_avs_data

(64*N)*2 (mode PAM4)
64*N (mode NRZ)

Output

rx_core_clkout Avalon streaming signal. Takelaka data RX1005

rx_avs_channel

Output rx_core_clkout Avalon streaming signal.

Ny laharan'ny fantsona ho an'ny angon-drakitra

voaray amin'ny tsingerina ankehitriny.

Ity famantarana ity dia tsy misy amin'ny fomba fototra.

rx_avs_valid

Output rx_core_clkout Avalon streaming signal.

nitohy…

F-Tile Serial Lite IV Intel® FPGA IP User Guide 46

Alefaso ny valiny

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Anarana

sakany

Domain Clock Direction

Description

Rehefa nanamafy, dia manondro fa manan-kery ny mari-pamantarana angona RX.

rx_avs_startofpacket

Output rx_core_clkout Avalon streaming signal.

Rehefa nanamafy, dia manondro ny fanombohan'ny fonosana data RX.

Avereno tsingerina famantaranandro tokana ho an'ny fonosana tsirairay.

Ity famantarana ity dia tsy misy amin'ny fomba fototra.

rx_avs_endofpacket

Output rx_core_clkout Avalon streaming signal.

Rehefa nanamafy dia manondro ny fiafaran'ny fonosana angona RX.

Avereno tsingerina famantaranandro tokana ho an'ny fonosana tsirairay.

Ity famantarana ity dia tsy misy amin'ny fomba fototra.

rx_avs_empty

Output rx_core_clkout Avalon streaming signal.

Manondro ny isan'ny teny tsy manan-kery amin'ny fipoahana farany amin'ny angona RX.

Ity famantarana ity dia tsy misy amin'ny fomba fototra.

rx_num_valid_bytes_eob

Output

rx_core_clkout Manondro ny isan'ny bytes manankery amin'ny teny farany amin'ny fipoahana farany.
Ity famantarana ity dia tsy misy amin'ny fomba fototra.

rx_is_usr_cmd

Output rx_core_clkout Rehefa nanamafy, io famantarana io dia manomboka mpampiasa-

tsingerim-baovao voafaritra.

Ampidiro ity famantarana ity amin'ny tsingerin'ny famantaranandro mitovy amin'ny fanambarana tx_startofpacket.

Ity famantarana ity dia tsy misy amin'ny fomba fototra.

rx_link_up

Output rx_core_clkout Rehefa nanamafy dia manondro ny rohy angona RX

dia vonona amin'ny fandraisana data.

rx_link_reinit

Ampidiro rx_core_clkout Rehefa nohamafisina dia manomboka lalana io famantarana io

fampifanarahana indray.

Raha toa ka esorinao ny Enable Auto Alignment, dia apetraho amin'ny tsingerin'ny famantaranandro iray ity famantarana ity mba hanosika ny MAC hanitsy ny lalana. Raha apetraka ny Enable Auto Alignment, dia amboary ho azy ny MAC ny lalana.

Aza manamafy ity famantarana ity rehefa napetraka ny Enable Auto Alignment.

rx_error

(N*2*2)+3 (mode PAM4)
(N*2)*3 (mode NRZ)

Output

rx_core_clkout

Rehefa nanamafy, dia manondro toe-javatra misy hadisoana ao amin'ny RX datapath.
· [(N*2+2):N+3] = Manondro fahadisoana PCS ho an'ny lalana manokana.
· [N+2] = Manondro fahadisoana fampifanarahana. Avereno averina ny fampifanarahana ny lalana raha toa ka asongadina io bitika io.
· [N+1]= Manondro ny angona alefa any amin'ny lojika mpampiasa rehefa tsy vonona ny lojika mpampiasa.
· [N] = Manondro ny fahaverezan'ny fampifanarahana.
· [(N-1):0] = Manondro ny angona misy hadisoana CRC.

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

6.4. Transceiver Reconfiguration famantarana

Tabilao 23.

PCS Reconfiguration famantarana
Amin'ity tabilao ity, ny N dia maneho ny isan'ny lalana napetraka ao amin'ny tonian-dahatsoratra IP parameter.

Anarana

sakany

Domain Clock Direction

Description

reconfig_sl_read

Ampidiro reconfig_sl_ PCS reconfiguration mamaky baiko

clk

famantarana.

reconfig_sl_write

Ampidiro reconfig_sl_ PCS reconfiguration manoratra

clk

baiko famantarana.

reconfig_sl_address

14 bit + clogb2N

fahan'ny

reconfig_sl_ clk

Mamaritra ny adiresin'ny rindrankajy voafantina Avalon amin'ny zotra voafantina amin'ny PCS.
Ny lalana tsirairay dia manana 14 bits ary ny bits ambony dia manondro ny lane offset.
Example, ho an'ny 4-lane NRZ/PAM4 design, miaraka amin'ny reconfig_sl_address[13:0] manondro ny sandan'ny adiresy:
· reconfig_sl_address[15:1 4] napetraka amin'ny 00 = adiresin'ny lalana 0.
· reconfig_sl_address[15:1 4] napetraka amin'ny 01 = adiresin'ny lalana 1.
· reconfig_sl_address[15:1 4] napetraka amin'ny 10 = adiresin'ny lalana 2.
· reconfig_sl_address[15:1 4] napetraka amin'ny 11 = adiresin'ny lalana 3.

reconfig_sl_readdata

Output reconfig_sl_ mamaritra ny PCS reconfiguration data

clk

hovakiana amin'ny tsingerina vonona amin'ny a

lalana voafantina.

reconfig_sl_waitrequest

Output reconfig_sl_ maneho ny PCS reconfiguration

clk

Avalon fahatsiarovana-sarintany interface tsara

famantarana mampiato amin'ny lalana voafantina.

reconfig_sl_writedata

Ampidiro reconfig_sl_ mamaritra ny PCS reconfiguration data

clk

hosoratana amin'ny tsingerina fanoratana amin'ny a

lalana voafantina.

reconfig_sl_readdata_vali

Output

reconfig_sl_ mamaritra ny PCS reconfiguration

clk

ny angona voaray dia manan-kery amin'ny voafantina

lalana.

Tabilao 24.

F-Tile Hard IP Reconfiguration Signals
Amin'ity tabilao ity, ny N dia maneho ny isan'ny lalana napetraka ao amin'ny tonian-dahatsoratra IP parameter.

Anarana

sakany

Domain Clock Direction

Description

reconfig_read

Ampidiro reconfig_clk PMA reconfiguration mamaky

baiko famantarana.

reconfig_write

Ampidiro reconfig_clk PMA reconfiguration manoratra

baiko famantarana.

reconfig_address

18 bit + clog2bN

fahan'ny

reconfig_clk

Mamaritra ny adiresy interface tsara an'ny PMA Avalon amin'ny lalana voafantina.
nitohy…

F-Tile Serial Lite IV Intel® FPGA IP User Guide 48

Alefaso ny valiny

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Anarana
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

sakany
32 1 32 1

Domain Clock Direction

Description

Ao amin'ny maodely PAM4 ad NRZ roa, ny lalana tsirairay dia manana 18 bits ary ny bits ambony sisa dia manondro ny offset lane.
Example, ho an'ny famolavolana 4-lane:
· reconfig_address[19:18] napetraka ho 00 = adiresin'ny lalana 0.
· reconfig_address[19:18] napetraka ho 01 = adiresin'ny lalana 1.
· reconfig_address[19:18] napetraka ho 10 = adiresin'ny lalana 2.
· reconfig_address[19:18] napetraka ho 11 = adiresin'ny lalana 3.

Output

reconfig_clk dia mamaritra ny angona PMA hovakiana amin'ny tsingerina vonona amin'ny lalana voafantina.

Output

reconfig_clk Misolo tena ny PMA Avalon memorymapped interface tsara famantarana stalling amin'ny lalana voafantina.

fahan'ny

reconfig_clk dia mamaritra ny angona PMA hosoratana amin'ny tsingerin'ny fanoratana amin'ny lalana voafantina.

Output

reconfig_clk mamaritra PMA reconfiguration voaray angona dia manan-kery amin'ny lalana voafantina.

6.5. PMA famantarana

Tabilao 25.

PMA famantarana
Amin'ity tabilao ity, ny N dia maneho ny isan'ny lalana napetraka ao amin'ny tonian-dahatsoratra IP parameter.

Anarana

sakany

Domain Clock Direction

Description

phy_tx_lanes_stable

N*2 (mode PAM4)
N (mode NRZ)

Output

Asynchronous Rehefa asserted, dia manondro ny TX datapath vonona ny handefa data.

tx_pll_locked

N*2 (mode PAM4)
N (mode NRZ)

Output

Asynchronous Rehefa nohamafisina, dia manondro fa ny TX PLL dia nahatratra ny sata hidin-trano.

phy_ehip_ready

N*2 (mode PAM4)
N (mode NRZ)

Output

Asynchronous

Rehefa nohamafisina, dia manondro fa ny PCS manokana dia nahavita ny fanombohana anatiny ary vonona ny handefasana.
Ity famantarana ity dia manamafy taorian'ny tx_pcs_fec_phy_reset_n sy tx_pcs_fec_phy_reset_nare tsy navoaka.

tx_serial_data

Output TX serial famantaranandro TX serial pins.

rx_serial_data

Ampidiro RX serial famantaranandro RX serial pins.

phy_rx_block_lock

N*2 (mode PAM4)
N (mode NRZ)

Output

Asynchronous Rehefa nohamafisina, dia manondro fa efa vita ny fampifanarahana sakana 66b ho an'ny lalana.

rx_cdr_lock

N*2 (mode PAM4)

Output

Asynchronous

Rehefa nanamafy, dia manondro fa ny famantaranandro sitrana dia mihidy amin'ny angona.
nitohy…

Alefaso ny valiny

F-Tile Serial Lite IV Intel® FPGA IP User Guide 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

Anarana phy_rx_pcs_ready phy_rx_hi_ber

sakany

Domain Clock Direction

Description

N (mode NRZ)

N*2 (mode PAM4)
N (mode NRZ)

Output

Asynchronous

Rehefa nohamafisina, dia manondro fa ny lalan'ny RX amin'ny fantsona Ethernet mifanaraka amin'izany dia mirindra tanteraka ary vonona handray data.

N*2 (mode PAM4)
N (mode NRZ)

Output

Asynchronous

Rehefa nanamafy, dia manondro fa ny RX PCS amin'ny fantsona Ethernet mifanaraka amin'izany dia ao amin'ny fanjakana HI BER.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 50

Alefaso ny valiny

683074 | 2022.04.28 Mandefasa valiny

7. Famolavolana miaraka amin'ny F-Tile Serial Lite IV Intel FPGA IP

7.1. Reset Guidelines
Araho ireto torolalana famerenana ireto mba hampiharana ny famerenan'ny rafitrao.
· Afatory miaraka ny famantarana tx_pcs_fec_phy_reset_n sy rx_pcs_fec_phy_reset_n eo amin'ny haavon'ny rafitra mba hamerenana indray ny TX sy RX PCS miaraka.
· Asio famantarana tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, ary reconfig_reset miaraka. Jereo ny Reset sy Link Initialization raha mila fanazavana fanampiny momba ny famerenana ny IP sy ny filaharana fanombohana.
· Tazony ny tx_pcs_fec_phy_reset_n, ary rx_pcs_fec_phy_reset_n famantarana ambany, ary reconfig_reset famantarana avo ary miandry ny tx_reset_ack sy rx_reset_ack hamerina araka ny tokony ho ny F-tile mafy IP sy ny reconfiguration sakana.
· Mba hahazoana fifandraisana haingana eo amin'ny fitaovana FPGA, avereno indray miaraka ny F-Tile Serial Lite IV Intel FPGA IP mifandray. Jereo ny F-Tile Serial Lite IV Intel FPGA IP Design Example Torolàlana ho an'ny mpampiasa ho fampahalalana momba ny fanaraha-maso ny rohy IP TX sy RX amin'ny fampiasana ny fitaovana.
Fampahafantarana mifandraika
· Famerenana sy Fampidirana rohy ao amin'ny pejy 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example User Guide

7.2. Torolàlana momba ny fitantanana ny hadisoana

Ity tabilao manaraka ity dia mitanisa ny torolàlana momba ny fitantanana ny fahadisoana momba ny toe-javatra mety hitranga amin'ny famolavolana F-Tile Serial Lite IV Intel FPGA IP.

Tabilao 26. Fitsipika momba ny hadisoana sy ny fitantanana

Fepetra diso
Ny lalana iray na maromaro dia tsy afaka mametraka fifandraisana aorian'ny fe-potoana nomena.

Guidelines
Mampihatra rafitra fiatoana hamerenana ny rohy eo amin'ny sehatry ny fampiharana.

Ny lalana iray dia very ny fifandraisana rehefa vita ny fifandraisana.
Lalana iray very fifandraisana mandritra ny dingan'ny deskew.

Mety hitranga izany aorian'ny na mandritra ny dingana famindrana angona. Ampiharo ny fitadiavana fahaverezan'ny rohy eo amin'ny sehatry ny fampiharana ary avereno ny rohy.
Ampiharo ny dingana famerenana ny rohy ho an'ny lalana diso. Tsy maintsy miantoka ianao fa tsy mihoatra ny 320 UI ny lalan'ny birao.

Ny fampifanarahana ny lalana very rehefa avy nifanitsy ny lalana rehetra.

Mety hitranga izany aorian'ny na mandritra ny dingana famindrana angona. Ampiharo ny fisavana ny fahaverezan'ny zotra amin'ny haavon'ny fampiharana mba hamerenana indray ny fizotry ny fampifanarahana.

ISO 9001:2015 voasoratra anarana

683074 | 2022.04.28 Mandefasa valiny

8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives

Ny dikan-teny IP dia mitovy amin'ny dikan'ny rindrambaiko Intel Quartus Prime Design Suite hatramin'ny v19.1. Avy amin'ny rindrankajy Intel Quartus Prime Design Suite version 19.2 na aoriana, manana rafitra fanokafana IP vaovao ny cores IP.

Raha tsy voatanisa ny dikan-teny fototra IP, dia mihatra ny torolalana ho an'ny dikan-teny fototra IP teo aloha.

Intel Quartus Prime Version
21.3

IP Core Version 3.0.0

Torolàlana ho an'ny mpampiasa F-Tile Serial Lite IV Intel® FPGA IP Torolàlana ho an'ny mpampiasa

ISO 9001:2015 voasoratra anarana

683074 | 2022.04.28 Mandefasa valiny

9. Tantaran'ny fanavaozana antontan-taratasy ho an'ny F-Tile Serial Lite IV Intel FPGA IP User Guide

Document Version 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime Version
22.1
21.3 21.3 21.2

IP Version 5.0.0
3.0.0 3.0.0 2.0.0

FIOVANA
· Tabilao nohavaozina: F-Tile Serial Lite IV Intel FPGA IP Features — Famaritana ny famindrana angon-drakitra nohavaozina miaraka amin'ny fanohanana ny tahan'ny transceiver FHT fanampiny: 58G NRZ, 58G PAM4, ary 116G PAM4
· Tabilao nohavaozina: F-Tile Serial Lite IV Intel FPGA IP Parameter Description — Added new parameter · System PLL reference clock frequency · Enable debug endpoint — Nohavaozina ny soatoavina ho an'ny PMA data rate — Nohavaozina anarana paramètre hifanaraka amin'ny GUI
· Nohavaozina ny famaritana momba ny famindrana angon-drakitra ao amin'ny tabilao: F-Tile Serial Lite IV Intel FPGA IP Features.
· Novana anarana IP ny anaran'ny latabatra ho F-Tile Serial Lite IV Intel FPGA IP Parameter Description ao amin'ny fizarana Parameter mba hazava.
· Tabilao nohavaozina: Paramètre IP: — Nampiana paramètre vaovao–RSFEC alefa amin'ny IP Simplex Serial Lite IV hafa napetraka amin'ny fantsona FGT mitovy. - Nohavaozina ny sanda mahazatra ho an'ny famantaran'ny famantaranandro fanondroana Transceiver.
Famoahana voalohany.

ISO 9001:2015 voasoratra anarana

Documents / Loharano

	Intel F Tile Serial Lite IV Intel FPGA IP [pdf] Torolàlana ho an'ny mpampiasa F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Torolàlana ho an'ny mpampiasa F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

References

User Manual

F Tile Serial Lite IV Intel FPGA IP

Documents / Loharano

References

Mametraha hevitra

Foana ny valiny