Intel FPGA Rêbaza Bikarhêner Cores IP-ya Arîtmetîk a Bêjimar

Contents veşartin

1 Corên IP-ya Arîtmetîk a FPGA ya Têrjimar

Corên IP-ya Arîtmetîk a FPGA ya Têrjimar

Rêbernameya Bikarhêner Cores IP-ya Arîtmetîk a Intel FPGA
Ji bo Intel® Quartus® Prime Design Suite hatî nûve kirin: 20.3

Guhertoya Serhêl Send Feedback

UG-01063

Nasname: 683490 Versiyon: 2020.10.05

Contents
Contents
1. Corên IP-ya Arîtmetîk ên Intel FPGA……………………………………………………………….. 5
2. LPM_HEJMER (Hejmar) Navê IP……………………………………………………………………….. 7 2.1. Taybetmendî……………………………………………………………………………………………… 7 2.2. Prototîpa Verilog HDL…………………………………………………………………………….. 8 2.3. Daxuyaniya Pêkhateya VHDL……………………………………………………………………….8 2.4. PIRTÛKXANE_BIKARANÎNA VHDL Daxuyaniya…………………………………………………………………… 9 2.5. Port……………………………………………………………………………………………………..9 2.6. Parametre………………………………………………………………………………………… 10
3. LPM_DIVIDE (Dabeş) Intel FPGA Core IP…………………………………………………………….. 12 3.1. Taybetmendî…………………………………………………………………………………………………… 12 3.2. Prototîpa Verilog HDL…………………………………………………………………………… 12 3.3. Daxuyaniya Pêkhateya VHDL…………………………………………………………………….. 13 3.4. Danezana PIRTÛKXANE_BIKARANÎNA VHDL…………………………………………………………………… 13 3.5. Port…………………………………………………………………………………………………… 13 3.6. Parametre…………………………………………………………………………………………… 14
4. LPM_MULT (Multipliker) Core IP……………………………………………………………………………. 16 4.1. Taybetmendî…………………………………………………………………………………………………… 16 4.2. Prototîpa Verilog HDL…………………………………………………………………………… 17 4.3. Daxuyaniya Pêkhateya VHDL…………………………………………………………………….. 17 4.4. Danezana PIRTÛKXANE_BIKARANÎNA VHDL…………………………………………………………………… 17 4.5. Nîşan……………………………………………………………………………………………… 18 4.6. Parametreyên ji bo Stratix V, Arria V, Cyclone V, û Intel Cyclone 10 Amûrên LP…………… 18 4.6.1. Tabela Giştî…………………………………………………………………………………… 18 4.6.2. Giştî 2 Tab…………………………………………………………………………………… 19 4.6.3. Tabloya boriyê………………………………………………………………………………… 19 4.7. Parametreyên ji bo Amûrên Intel Stratix 10, Intel Arria 10, û Intel Cyclone 10 GX……….. 20 4.7.1. Tabela Giştî……………………………………………………………………………………20 4.7.2. Giştî 2 Tab…………………………………………………………………………………… 20 4.7.3. Çêkirina boriyan…………………………………………………………………………………………………
5. LPM_ADD_SUB (Zêdeker/Zêdeker)……………………………………………………………………… 22 5.1. Taybetmendî…………………………………………………………………………………………………… 22 5.2. Prototîpa Verilog HDL…………………………………………………………………………… 23 5.3. Daxuyaniya Pêkhateya VHDL……………………………………………………………………….. 23 5.4. Danezana PIRTÛKXANE_BIKARANÎNA VHDL…………………………………………………………………… 23 5.5. Port……………………………………………………………………………………………………… 23 5.6. Parametre………………………………………………………………………………………… 24
6. LPM_COMPARE (Berhevber)……………………………………………………………………………… 26 6.1. Taybetmendî…………………………………………………………………………………………………… 26 6.2. Prototîpa Verilog HDL…………………………………………………………………………… 27 6.3. Danezana Pêkhateya VHDL…………………………………………………………………………………………………………………………………………………………………………………………………………………….. 27 6.4. Danezana PIRTÛKXANE_BIKARANÎNA VHDL…………………………………………………………………… 27 6.5. Port…………………………………………………………………………………………………… 27 6.6. Parametre…………………………………………………………………………………………… 28

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 2

Send Feedback

Contents

7. ALTECC (Koda Serrastkirina Çewtiyê: Şîfre/Dekoder) Core IP……………………………………… 30
7.1. Taybetmendiyên Şîfrekera ALTECC………………………………………………………………………..31 7.2. Prototîpa Verilog HDL (ALTECC_ENCODER)……………………………………………………. 32 7.3. Prototîpa Verilog HDL (ALTECC_DECODER)……………………………………………………. 32 7.4. Daxuyaniya Pêkhateya VHDL (ALTECC_ENCODER)………………………………………………33 7.5. Daxuyaniya Pêkhateya VHDL (ALTECC_DECODER)………………………………………………33 7.6. Danezana PIRTÛKXANE_BIKARANÎNA VHDL…………………………………………………………………… 33 7.7. Portên şîfreker………………………………………………………………………………………… 33 7.8. Portên Dekoder………………………………………………………………………………………… 34 7.9. Parametreyên şîfreker………………………………………………………………………………… 34 7.10. Parametreyên Dekoder………………………………………………………………………………………………………………………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core………………………………………………………………………. 36
8.1. Taybetmendî…………………………………………………………………………………………………… 37 8.1.1. Pêşkêşker…………………………………………………………………………………….. 38 8.1.2. SyStolic Delay Mexte .............................................................................. 40 8.1.3. Berdewamiya barkirinê……………………………………………………………………………… 43 8.1.4. Komkera Ducar……………………………………………………………………………………………………………………………………………
8.2. Prototîpa Verilog HDL…………………………………………………………………………… 44 8.3. Daxuyaniya Pêkhateya VHDL…………………………………………………………………….. 44 8.4. Danezana PIRTÛKXANE_BIKARANÎNA VHDL…………………………………………………………………… 44 8.5. Nîşan……………………………………………………………………………………………… 44 8.6. Parametre………………………………………………………………………………………… 47
8.6.1. Tabloya Giştî…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… Tabloya Modên Zêde…………………………………………………………………………….. 47 8.6.2. Tabloya Pirjimar…………………………………………………………………………….. 47 8.6.3. Tabloya Pêşkêş……………………………………………………………………………… 49 8.6.4. Tabeya Acumulator………………………………………………………………………….. 51 8.6.5. Tabloya Sîstolîk/Zincîre………………………………………………………………………. 53 8.6.6. Tabloya boriyê……………………………………………………………………………… 55
9. ALTMEMMULT (Pirjimarkera Hevberî Berdewamî ya Bingeha Bîrê) Core IP……………………… 57
9.1. Taybetmendî…………………………………………………………………………………………………… 57 9.2. Prototîpa Verilog HDL…………………………………………………………………………… 58 9.3. Danezana Pêkhateya VHDL…………………………………………………………………….. 58 9.4. Port…………………………………………………………………………………………………… 59 9.5. Parametre………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Girtî-Civandin) Core IP………………………………………………… 61
10.1. Taybetmendî………………………………………………………………………………………….. 62 10.2. Prototîpa Verilog HDL…………………………………………………………………………..62 10.3. Daxuyaniya Pêkhateya VHDL……………………………………………………………………… 63 10.4. PIRTÛKXANE_BIKARANÎNA VHDL Danezana……………………………………………………………………………………………………………………………………………………………………………………………………………… 63 10.5. Port…………………………………………………………………………………………………… 63 10.6. Parametre……………………………………………………………………………………………. 64
11. ALTMULT_ADD (Zêdeker-Zêdeker) Navê IP-yê……………………………………………………………..69
11.1. Taybetmendî………………………………………………………………………………………….. 71 11.2. Prototîpa Verilog HDL………………………………………………………………………..72 11.3. Daxuyaniya Pêkhateya VHDL…………………………………………………………………… 72 11.4. PIRTÛKXANE_BIKARINA VHDL Danezana………………………………………………………………………

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 3

Contents
11.5. Port………………………………………………………………………………………………… 72 11.6. Parametre……………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Pirjimarkerê Tevhev) Core IP……………………………………………… 86 12.1. Pirkirina Komel………………………………………………………………………… 86 12.2. Nûnertiya Kanûnî…………………………………………………………………………… 87 12.3. Nûnertiya Konvansiyonel……………………………………………………………………… 87 12.4. Taybetmendî………………………………………………………………………………………….. 88 12.5. Prototîpa Verilog HDL………………………………………………………………………..88 12.6. Daxuyaniya Pêkhateya VHDL…………………………………………………………………… 89 12.7. PIRTÛKXANE_BIKARANÎNA VHDL Daxuyaniya…………………………………………………………………89 12.8. Nîşan……………………………………………………………………………………………… 89 12.9. Parametre……………………………………………………………………………………………. 90
13. ALTSQRT (Rêka Çargoşeya Yekjimar) IP Core………………………………………………………………92 13.1. Taybetmendî………………………………………………………………………………………….. 92 13.2. Prototîpa Verilog HDL…………………………………………………………………………..92 13.3. Daxuyaniya Pêkhateya VHDL……………………………………………………………………… 93 13.4. PIRTÛKXANEYA_BIKARANÎNA VHDL Daxuyaniya…………………………………………………………………93 13.5. Port………………………………………………………………………………………………… 93 13.6. Parametre……………………………………………………………………………………………. 94
14. PARALLEL_ADD (Parallel Addder) IP Core…………………………………………………………….. 95 14.1. Taybetmendî…………………………………………………………………………………………….95 14.2. Prototîpa Verilog HDL…………………………………………………………………………..95 14.3. Daxuyaniya Pêkhateya VHDL……………………………………………………………………… 96 14.4. PIRTÛKXANE_BIKARANÎNA VHDL Daxuyaniya…………………………………………………………………96 14.5. Port………………………………………………………………………………………………… 96 14.6. Parametre……………………………………………………………………………………………. 97
15. Rênîşandana Bikarhêner Corên IP-ya Arîtmetîk Arşîvên Belgeyê………………………………… 98
16. Dîroka Guhertoya Belgeyê ji bo Intel FPGA Rêbaza Bikarhêner Cores IP-ya Arîtmetîk a Tevjimar…. 99

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 4

Send Feedback

683490 | 2020.10.05 Feedback bişîne

1. Cores IP-ya Arîtmetîk a Intel FPGA ya Integer

Hûn dikarin navikên IP-ê yên Intel® FPGA bikar bînin da ku di sêwirana xwe de operasyonên matematîkî pêk bînin.

Van fonksiyonan ji kodkirina fonksiyonên xwe, senteza mantiqê û pêkanîna amûrê bikêrtir peyda dikin. Hûn dikarin navikên IP-yê xweş bikin da ku hûn daxwazên sêwirana we bicîh bînin.

Navokên IP-ya jimareya tevayî ya Intel di du kategoriyên jêrîn de têne dabeş kirin: · Pirtûkxaneya modulên parametrekirî (LPM) Corên IP-yê · Corên IP-ya taybetî yên Intel (ALT)

Tabloya jêrîn navikên IP-ya jimareyî yên yekjimar navnîş dike.

Tablo 1.

Lîsteya Cores IP

Cores IP

Corên IP yên LPM

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Corên IP-ya Intel-taybet (ALT) ALTECC

Fonksiyon Overview Counter Divider Multiplier
Berhevkar an jêderker
ECC Encoder / Dekoder

Amûra Piştgiriya
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V,Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V berdewam kir…

Pargîdaniya Intel. Hemû maf parastî ne. Intel, logoya Intel, û nîşaneyên din ên Intel marqeyên Intel Corporation an pargîdaniyên wê ne. Intel garantiya performansa FPGA û hilberên xwe yên nîvconductor li gorî taybetmendiyên heyî li gorî garantiya standard a Intel digire, lê mafê ku di her kêliyê de bêyî agahdarî di her hilber û karûbaran de biguhezîne digire. Intel ti berpirsiyarî an berpirsiyariya ku ji serîlêdan an karanîna ti agahdarî, hilber, an karûbarê ku li vir hatî diyar kirin çêdibe, ji bilî ku bi eşkere bi nivîskî ji hêla Intel ve hatî pejirandin. Ji xerîdarên Intel re tê şîret kirin ku berî ku xwe bispêrin agahdariya hatî weşandin û berî ku emrê hilber an karûbaran bidin, guhertoya herî dawî ya taybetmendiyên cîhazê bistînin. *Dibe ku nav û marqeyên din wekî milkê kesên din werin îdîakirin.

ISO 9001:2015 Qeydkirî ye

1. Intel FPGA Serjimara Hêsametîkî IP Cores 683490 | 2020.10.05

Corên IP'yê Intel FPGA Zêdekera Pirjimar an ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

Fonksiyon Overview Pirrjimar-Zêdeker
Pirrjimara Berdewamî ya Bingeha Bîrê
Pirjimar-Accumulator Pirrjimar-Zêdeker
Complex Multiplier
Integer Square-Root
Adder Parallel

Amûra Piştgiriya
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Information Related
· Intel FPGA û Cîhazên Bernamebar Têbînî Release
· Nasîna Corên IP-ya Intel FPGA bêtir agahdarî li ser Corên IP-ya Intel FPGA peyda dike.
· Rêbernameya Bikarhêner Cores IP-ya Floating-Point Zêdetir agahdarî li ser Corên IP-ya Floating-Point Intel FPGA peyda dike.
· Nasîna Corên IP-ya Intel FPGA Agahiyên gelemperî li ser hemî navikên IP-ê yên Intel FPGA peyda dike, di nav de parameterîzekirin, çêkirin, nûvekirin û simulkirina navikên IP-yê.
· Afirandina Versiyon-Serbixwe ya IP-yê û Skrîptên Simulasyonê Qsys Skrîptên simulasyonê biafirînin ku ji bo nûvekirina nermalavê an guhertoya IP-yê hewceyê nûvekirinên bi destan nakin.
· Rêvebiriya Projeyê Rêvebirên Pratîkên çêtirîn ji bo rêveberiya bikêrhatî û veguheztina proje û IP-ya we files.
· Rêbaza Bikarhêner Arşîvên Belgeya Bikarhêner Corên IP-ya Serjimara Hêjmarî li ser rûpela 98 Lîsteyek rêberên bikarhêner ji bo guhertoyên berê yên Corên IP-ya Serjimara Tevjimar peyda dike.

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 6

Send Feedback

683490 | 2020.10.05 Feedback bişîne

2. LPM_COUNTER (Counter) Core IP

jimar 1.

Navika IP-ya LPM_COUNTER jimarvanek binar e ku hejmarkerên jor, jimarkerên daketî û hejmarkerên jor an daketî bi derketinên heta 256 bit fireh diafirîne.

Nîgara jêrîn lîmanên ji bo bingeha IP-ya LPM_COUNTER nîşan dide.

LPM_COUNTER Ports

LPM_COUNTER

ssclr sload daneyên sset[]

q[]

jor jêr

cout

aclr aload aset

clk_en cnt_en cin
inst

2.1. Taybetmendî
LPM_COUNTER IP-ya bingehîn van taybetmendiyan pêşkêşî dike: · Hejmarkerên jor, jêr, û jor/xwarê çêdike · Cûreyên jimarvan ên jêrîn çêdike:
- Binarya sade – zêdekirina hejmarê ku ji sifirê dest pê dike an kêmbûna ji 255-an dest pê dike
- Modul - nirxa modulê ku ji hêla bikarhêner ve hatî destnîşan kirin zêde dibe an kêm dibe û dubare dike.
· Portên têketinê yên zelal, barkirin û danîna hevdem ên vebijarkî piştgirî dike · Portên ketina zelal, barkirin û danîna asînkrona vebijarkî piştgirî dike · Portên têketinê yên vebijarkî yên çalak û demjimêrê çalak dike piştgirî dike · Portên hilgirtin û bicihkirinê yên vebijarkî piştgirî dike

ISO 9001:2015 Qeydkirî ye

2. LPM_COUNTER (Counter) Core IP
683490 | 2020.10.05
2.2. Prototîpa Verilog HDL
Prototîpa Verilog HDL ya jêrîn di Verilog Design de cih digire File (.v) lpm.v di pelrêça edasynthesis.
module lpm_counter (q, data, demjimêr, cin, cout, clk_en, cnt_en, jor, aset, aclr, aload, sset, sclr, sload, eq); parametre lpm_type = "lpm_counter"; parametre lpm_width = 1; parametre lpm_modulus = 0; parametre lpm_direction = "NEBÛYÎ"; parametre lpm_avalue = "NEBÛYÎ"; parametre lpm_svalue = "BÊKIRIN"; parametre lpm_pvalue = "NEBÛYÎ"; parametre lpm_port_updown = "PORT_CONNECTIVITY"; parametre lpm_hint = "NEBÛYÎ"; encam [lpm_width-1:0] q; output cout; encam [15:0] eq; input cin; têketin [lpm_width-1:0] data; saeta têketinê, clk_en, cnt_en, updown; input aset, aclr, aload; input sset, sclr, sload; endmodule
2.3. Daxuyaniya Pêkhateya VHDL
Daxuyaniya pêkhateya VHDL di sêwirana VHDL de cih digire File (.vhd) LPM_PACK.vhd di pelrêça librariesvhdllpm.
pêkhateya LPM_COUNTER giştî (LPM_WIDTH: xwezayî; LPM_MODULUS: xwezayî:= 0; LPM_DIRECTION: rêz:= "BÊ BÎYARÎ"; LPM_AVALUE: rêz:= "BÊ BIKARANÎN"; LPM_SVALUE: string := "UNUSPORT_UPYCT"; ; port (DATA : di std_logic_vector (LPM_WIDTH-1 daket 0):= (OTHERS =>
'0'); CLOCK: di std_logic de; CLK_EN : di std_logic := '1'; CNT_EN : di std_logic := '1'; UPDOWN : di std_logic := '1'; SLOAD : di std_logic := '0'; SSET : di std_logic := '0'; SCLR : di std_logic := '0'; ALOAD : di std_logic := '0'; ASET : di std_logic := '0'; ACLR : di std_logic := '0'; CIN : di std_logic := '1'; COUT : out std_logic := '0'; Q: ji std_logic_vector (LPM_WIDTH-1 berbi 0); EQ: ji std_logic_vector (15 berbi 0));
pêkhateya dawî;

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 8

Send Feedback

2. LPM_COUNTER (Hejmar) IP Core 683490 | 2020.10.05

2.4. Daxuyaniya VHDL LIBRARY_USE
Heke hûn Daxuyaniya Pêkhateya VHDL bikar bînin danezana PIRTÛKXANEYA-BIKARANÎN a VHDL ne hewce ye.
PIRTÛKXANE lpm; BIKARANÎN lpm.lpm_components.all;

2.5. Ports

Tabloyên jêrîn lîmanên ketin û derketinê yên ji bo LPM_COUNTER-ya IP-yê navnîş dikin.

Tablo 2.

LPM_COUNTER Portên Ketinê

Navê Port

Required

Terîf

jimare[]

Ketina daneya paralel a li ser jimarvan. Mezinahiya porta têketinê bi nirxa parametreya LPM_WIDTH ve girêdayî ye.

seet

Erê

Ketina demjimêrê ya pozîtîf-qoz.

clk_en

Saet têketinê çalak bike da ku hemî çalakiyên hevdem çalak bike. Heke ji holê rabe, nirxa xwerû 1 e.

cnt_en

Bihejmêre têketina çalak bike da ku jimartinê dema ku kêm were destnîşankirin bêyî ku bandorê li sload, sset, an sclr bike neçalak bike. Heke ji holê rabe, nirxa xwerû 1 e.

jor jêr

Rêya hejmartinê kontrol dike. Dema ku bilind (1) were destnîşankirin, rêça hejmartinê bilind e, û dema ku kêm were destnîşankirin (0), rêça hejmartinê berjêr dibe. Ger parametreya LPM_DIRECTION were bikar anîn, porta jorîn nayê girêdan. Ger LPM_DIRECTION neyê bikar anîn, porta jorîn vebijarkî ye. Ger ji holê were rakirin, nirxa xwerû zêde ye (1).

cin

Hilgirin-di bit-erza kêm. Ji bo jimarvanan, tevgera ketina cin e

bi tevgera têketina cnt_en re yeksan e. Heke ji holê rabe, nirxa xwerû 1 e

(VCC).

aclr

Input zelal Asynchronous. Ger hem aset û hem jî aclr werin bikar anîn û piştrast kirin, aclr asetê dişoxilîne. Ger ji holê were rakirin, nirxa xwerû 0 e (neçalak).

aset

Input set Asynchronous. Hilberên q[] wekî hemî 1-an, an nirxa ku ji hêla parametreya LPM_AVALUE ve hatî destnîşan kirin diyar dike. Ger hem porta aset û hem jî aclr werin bikar anîn û destnîşan kirin, nirxa porta aclr nirxa porta aset derbas dike. Heke ji holê were rakirin, nirxa xwerû 0 e, neçalak e.

aload

Ketina barkirina asînkron ku bi asînkronî jimarvan bi nirxa li ser têketina daneyê bar dike. Dema ku porta aload tê bikar anîn, divê porta daneyê [] ve girêdayî be. Ger ji holê were rakirin, nirxa xwerû 0 e, neçalak e.

sclr

Ketina zelal a hevdem a ku jimarvana li kêleka demjimêra çalak a dinê paqij dike. Ger her du portên sset û sclr werin bikar anîn û destnîşan kirin, nirxa porta sclr nirxa porta sset derbas dike. Heke ji holê were rakirin, nirxa xwerû 0 e, neçalak e.

set

Ketina set hevdem a ku jimarvan li kêleka demjimêra çalak a din saz dike. Nirxa derketinên q wekî hemî 1-an, an nirxa ku ji hêla parametreya LPM_SVALUE ve hatî destnîşan kirin diyar dike. Ger herdu portên sset û sclr têne bikar anîn û piştrast kirin,
nirxa porta sclr nirxa porta sset derbas dike. Heke ji holê rabe, nirxa xwerû 0 e (neçalak).

sload

Ketina barkirinê ya hevdem a ku jimarvan bi daneyan[] li kêleka saeta çalak a dinê bar dike. Dema ku porta sloadê tê bikar anîn, divê porta daneyê [] ve girêdayî be. Heke ji holê rabe, nirxa xwerû 0 e (neçalak).

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 9

2. LPM_COUNTER (Hejmar) IP Core 683490 | 2020.10.05

Tablo 3.

LPM_COUNTER Portên Derketinê

Navê Port

Required

Terîf

q[]

Derketina daneyan ji jimarvan. Mezinahiya porta derketinê bi ve girêdayî ye

Nirxa parametreya LPM_WIDTH. An q[] an bi kêmanî yek ji portên eq[15..0]

divê bê girêdan.

eq[15..0]

Counter deşîfre encam. Porta eq[15..0] di edîtorê parametreyê de nayê gihîştin ji ber ku pîvan tenê AHDL piştgirî dike.
Divê porta q[] an jî eq[] were girêdan. Heya portên c eq dikarin bêne bikar anîn (0 <= c <= 15). Tenê 16 nirxên jimartinê yên herî kêm têne deşîfrekirin. Dema ku nirxa hejmartinê c be, derketina eqc bilind tê destnîşan kirin (1). Ji bo example, gava jimar 0 be, eq0 = 1, gava jimar 1 be, eq1 = 1, û gava jimartin 15 be, hevok 15 = 1. Ji bo jimartina nirxan 16 an mezintir derana deşîfrekirî pêdivî bi deşîfrekirina derve heye. Berhemên eq[15..0] bi derana q[] re asînkron in.

cout

Bendera bit MSB ya kontrayê pêk bîne. Ew dikare were bikar anîn da ku meriv bi jimareyek din ve girêbide da ku jimareyek mezintir biafirîne.

2.6. Parametre

Tabloya jêrîn pîvanên ji bo bingeha IP-ya LPM_COUNTER navnîş dike.

Tablo 4.

LPM_COUNTER Parametre

Navê Parametre

Awa

LPM_WIDTH

Integer

LPM_DIRECTION

Ben

LPM_MODULUS LPM_AVALUE

Integer
Hêjmar / String

LPM_SVALUE LPM_HINT

Hêjmar / String
Ben

LPM_TYPE

Ben

Pêwîste Erê Na Na Na Na
Na Na
Na

Terîf
Gerînahiya portên daneyê[] û q[] diyar dike, heke ew werin bikar anîn.
Nirx jor, xwar, û NEBIKARANÎ ne. Ger parametreya LPM_DIRECTION were bikar anîn, porta jorîn nayê girêdan. Dema ku porta jor ve girêdayî nebe, nirxa xwerû ya parametreya LPM_DIRECTION UP e.
Hejmara herî zêde, plus yek. Hejmara dewletên yekta di çerxa kontra de. Ger nirxa barkirinê ji pîvana LPM_MODULUS mezintir be, tevgera jimarvan nayê diyar kirin.
Nirxa domdar a ku dema ku aset bilind tê destnîşan kirin tê barkirin. Ger nirxa diyarkirî ji mezintir an wekhev be , tevgera jimarvan asteke mantiqê ya nediyar (X) ye, li ku derê LPM_MODULUS e, heke hebe, an 2 ^ LPM_WIDTH. Intel pêşniyar dike ku hûn ji bo sêwiranên AHDL vê nirxê wekî jimareyek dehek diyar bikin.
Nirxa domdar a ku dema ku bendera sset bilind tê destnîşan kirin li ser keviya bilindbûna porta demjimêrê tê barkirin. Intel pêşniyar dike ku hûn ji bo sêwiranên AHDL vê nirxê wekî jimareyek dehek diyar bikin.
Dema ku hûn di sêwirana VHDL de fonksiyonek pirtûkxaneyek modulên parameterkirî (LPM) destnîşan dikin File (.vhd), divê hûn pîvana LPM_HINT bikar bînin da ku pîvanek Intel-taybet diyar bikin. Ji bo example: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = ERÊ"
Nirxa xwerû NEBIKARANÎN e.
Di sêwirana VHDL de pirtûkxaneya modulên parameterkirî (LPM) nas dike files.
berdewam…

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 10

Send Feedback

2. LPM_COUNTER (Hejmar) IP Core 683490 | 2020.10.05

Navê Parametre INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Tîpa String String
Ben
Ben

Pêdivî ye No No
Na
Na

Terîf
Ev parametre ji bo mebestên modelkirin û simulasyona tevgerê tê bikar anîn. Ev parametre ji bo mebestên modelkirin û simulasyona tevgerê tê bikar anîn. Edîtorê parametreyê nirxa vê pîvanê dihejmêre.
Parametreya Intel-taybetî. Divê hûn pîvana LPM_HINT bikar bînin da ku di sêwirana VHDL de parametreya CARRY_CNT_EN diyar bikin files. Nirx SMART, ON, OFF, û NEBIKARANÎ ne. Fonksiyona LPM_COUNTER çalak dike ku sînyala cnt_en di nav zincîra hilgirtinê de belav bike. Di hin rewşan de, mîhenga parametreyê CARRY_CNT_EN dibe ku bandorek sivik li ser lezê hebe, ji ber vê yekê dibe ku hûn bixwazin wê vekin. Nirxa xwerû SMART e, ku di navbera mezinahî û bilez de danûstandina çêtirîn peyda dike.
Parametreya Intel-taybetî. Divê hûn pîvana LPM_HINT bikar bînin da ku di sêwirana VHDL de pîvana LABWIDE_SCLR diyar bikin files. Nirx ON, OFF, an NEBIKARANÎN in. Nirxa xwerû ON e. Destûrê dide we ku hûn karanîna taybetmendiya LABwide sclr ku di malbatên cîhazên kevinbûyî de têne dîtin neçalak bikin. Rakirina vê vebijarkê şansê karanîna bi tevahî LAB-ên bi qismî dagirtî zêde dike, û bi vî rengî dibe ku destûr bide dravdana mentiqî ya bilind dema ku SCLR li LABek bêkêmasî bicîh nebe. Ev parametre ji bo lihevhatina paşverû heye, û Intel ji we re pêşniyar dike ku hûn vê parameterê bikar neynin.
Bikaranîna porta têketina jorîn diyar dike. Ger jê were derxistin nirxa xwerû PORT_CONNECTIVITY e. Dema ku nirxa portê li ser PORT_USED tête danîn, port wekî ku tê bikar anîn tê derman kirin. Dema ku nirxa portê li ser PORT_UNUSED were danîn, port wekî ku nayê bikar anîn tê hesibandin. Dema ku nirxa portê li ser PORT_CONNECTIVITY were danîn, karanîna portê bi kontrolkirina girêdana portê tê destnîşankirin.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 11

683490 | 2020.10.05 Feedback bişîne

3. LPM_DIVIDE (Divider) Intel FPGA IP Core

jimar 2.

LPM_DIVIDE Intel FPGA-ya IP-ya bingehîn dabeşkerek pêk tîne da ku nirxek têketina hejmarker li ser nirxek têketina navdêrê dabeş bike da ku hevberek û mayî hilberîne.

Nîgara jêrîn portên ji bo bingeha IP-ya LPM_DIVIDE nîşan dide.

LPM_DIVIDE Ports

LPM_DIVIDE

jimare[] denom[] saet

jimare[] dimîne[]

clken aclr

inst

3.1. Taybetmendî
Navika IP-ya LPM_DIVIDE van taybetmendiyan pêşkêşî dike: · Parçekerek çêdike ku nirxek têketina hejmarker bi têketina navdêrê dabeş dike.
nirxek ji bo hilberandina hevberek û mayînek. · Firehiya daneya 1 bit piştgirî dike. · Forma nûnertiya daneya îmzekirî û bêîmze hem ji bo hejmarkerê piştgirî dike
û nirxên denominator. · Optimîzasyona deverê an bilez piştgirî dike. · Vebijarkek peyda dike ku encamek mayî ya erênî diyar bike. · Derengiya derana mîhengbar a pipelining piştgirî dike. · Pîvana asînkron a vebijarkî ya zelal û çalakkirina demjimêrê piştgirî dike.

3.2. Prototîpa Verilog HDL
Prototîpa Verilog HDL ya jêrîn di Verilog Design de cih digire File (.v) lpm.v di pelrêça edasynthesis.
module lpm_divide (hejmar, mayîn, jimare, denom, demjimêr, clken, aclr); parametre lpm_type = "lpm_divide"; parametre lpm_widthn = 1; parametre lpm_widthd = 1; parametre lpm_nrepresentation = "UNSIGNED"; parametre lpm_drepresentation = "UNSIGNED"; parametre lpm_remainderpositive = "RAST"; parametre lpm_pipeline = 0;

ISO 9001:2015 Qeydkirî ye

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

parametre lpm_hint = "NEBÛYÎ"; saeta têketinê; input clken; input aclr; input [lpm_widthn-1:0] jimare; input [lpm_widthd-1:0] denom; encam [lpm_widthn-1:0] quotient; encam [lpm_widthd-1:0] dimîne; endmodule

3.3. Daxuyaniya Pêkhateya VHDL
Daxuyaniya pêkhateya VHDL di sêwirana VHDL de cih digire File (.vhd) LPM_PACK.vhd di pelrêça librariesvhdllpm.
pêkhateya LPM_DIVIDE giştî (LPM_WIDTHN: xwezayî; LPM_WIDTHD: xwezayî;
LPM_NREPRESENTATION : string := “UNSIGNED”; LPM_DREPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE: xwezayî := 0; LPM_TYPE: string := L_DIVIDE; LPM_HINT : string := “NEBIKARANÎ”); port (NUMER: di std_logic_vector(LPM_WIDTHN-1 de berbi 0); DENOM: di std_logic_vector (LPM_WIDTHD-1 daketiye 0); ACLR: di std_logic := '0'; CLOCK: di std_logic de := std_logic: ind; := '0' QUOTIENT; pêkhateya dawî;

3.4. Daxuyaniya VHDL LIBRARY_USE
Heke hûn Daxuyaniya Pêkhateya VHDL bikar bînin danezana PIRTÛKXANEYA-BIKARANÎN a VHDL ne hewce ye.
PIRTÛKXANE lpm; BIKARANÎN lpm.lpm_components.all;

3.5. Ports

Tabloyên jêrîn portên ketin û derketinê yên ji bo bingeha IP-ya LPM_DIVIDE navnîş dikin.

Tablo 5.

LPM_DIVIDE Portên Ketinê

Navê Port

Required

jimar[]

Erê

mezheb[]

Erê

Terîf
Ketina daneya hejmarker. Mezinahiya porta têketinê bi nirxa parametreya LPM_WIDTHN ve girêdayî ye.
Têketina daneya navdêr. Mezinahiya porta têketinê bi nirxa parametreya LPM_WIDTHD ve girêdayî ye.
berdewam…

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 13

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

Port Name saetê clken
aclr

Pêdivî ye No No
Na

Terîf
Ketina demjimêrê ji bo karanîna boriyê. Ji bo nirxên LPM_PIPELINE ji bilî 0-ê (xweserî), divê porta demjimêrê were çalak kirin.
Saet bikaranîna boriyê çalak dike. Dema ku porta clken bilind tê destnîşan kirin, operasyona dabeşkirinê pêk tê. Dema ku sînyala kêm be, ti operasyon pêk nayê. Heke ji holê rabe, nirxa xwerû 1 e.
Porta zelal a asynkron di her kêliyê de tê bikar anîn da ku boriyê li hemî '0'yan bi asînkronî li têketina demjimêrê vegerîne.

Tablo 6.

LPM_DIVIDE Portên Derketinê

Navê Port

Required

Terîf

jimare[]

Erê

Daneyên derketinê. Mezinahiya porta derketinê bi LPM_WIDTHN ve girêdayî ye

nirxa parametre.

mayin[]

Erê

Daneyên derketinê. Mezinahiya porta derketinê bi LPM_WIDTHD ve girêdayî ye

nirxa parametre.

3.6. Parametre

Tabloya jêrîn pîvanên ji bo LPM_DIVIDE Intel FPGA-ya IP-ê navnîş dike.

Navê Parametre

Awa

Required

Terîf

LPM_WIDTHN

Integer

Erê

Firehiyên jimar[] û diyar dike

quotient[] ports. Nirx ji 1 heta 64 in.

LPM_WIDTHD

Integer

Erê

Berfirehiyên denom[] û diyar dike

benderên mane[]. Nirx ji 1 heta 64 in.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

Nûnertiya nîşana têketina jimarker.

Nirxên ÎMZANÎ û BÊNÎŞAN in. Dema ku ev

parametre ji bo SIGNED danîn, dabeşker

ketina jimare[] wekî du ya îmzekirî şîrove dike

temam dikin.

Nûneratiya nîşana têketina navdêr.

Nirxên ÎMZANÎ û BÊNÎŞAN in. Dema ku ev

parametre ji bo SIGNED danîn, dabeşker

têketina denom[] wekî du ya îmzekirî şîrove dike

temam dikin.

LPM_TYPE

Ben

Pirtûkxaneya parameterkirî nas dike

modules (LPM) navê sazûmanê di sêwirana VHDL de

files (.vhd).

LPM_HINT

Ben

Dema ku hûn pirtûkxaneyek destnîşan dikin

Modulên parametrekirî (LPM) di a

Sêwirana VHDL File (.vhd), divê hûn bikar bînin

Parametreya LPM_HINT ji bo destnîşankirina Intel-

parametre taybet. Ji bo example: LPM_HINT

= "CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = ERÊ” The

nirxa xwerû NEBIKARANÎN e.

LPM_REMAINDERPOSITIVE

Ben

Parametreya Intel-taybetî. Divê hûn bikar bînin

Parametreya LPM_HINT ji bo diyarkirina

Parametreya LPM_REMAINDERPOSITIVE li

Sêwirana VHDL files. Nirx RAST an DEREW in.

Ger ev parametre li ser TRUE were danîn, wê hingê ev

nirxa mayî[] port divê mezintir be

berdewam…

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 14

Send Feedback

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05

Navê Parametre

Awa

MAXIMIZE_SPEED

Integer

LPM_PIPELINE

Integer

INTENDED_DEVICE_FAMILY SKIP_BITS

String Integer

Required No
Na Na Na

Terîf
ji sifir an wekhev. Ger ev parametre TRUE were danîn, wê hingê nirxa porta mayî[] an sifir e, an jî nirx heman nîşanê ye, erênî an neyînî, wekî nirxa porta hejmarê. Ji bo kêmkirina deverê û çêtirkirina lezê, Intel pêşniyar dike ku di operasyonên ku divê mayî erênî be an jî cihê ku mayî ne girîng e, vê parametreyê TRUE were danîn.
Parametreya Intel-taybetî. Divê hûn pîvana LPM_HINT bikar bînin da ku pîvana MAXIMIZE_SPEED di sêwirana VHDL de diyar bikin files. Nirx [0..9] ne. Ger were bikar anîn, nermalava Intel Quartus Prime hewl dide ku mînakek taybetî ya fonksiyona LPM_DIVIDE ji bo bilezbûnê ji bilî rêvekirinê xweşbîn bike, û mîhengê vebijarka mantiqê ya Teknîkî ya Optimîzasyonê derbas dike. Ger MAXIMIZE_SPEED neyê bikar anîn, li şûna wê nirxa vebijarka Teknîka Optimîzasyonê tê bikar anîn. Ger nirxa MAXIMIZE_SPEED 6 an mezintir be, Berhevkar bi karanîna zincîreyên hilgirtinê bingeha IP-ya LPM_DIVIDE ji bo leza bilind çêtir dike; heke nirx 5 an kêmtir be, berhevkar sêwiranê bêyî zincîrên hilgirtinê pêk tîne.
Hejmara çerxên demjimêrê yên derengmayînê yên ku bi qasê[] û mayî[] derketinê ve girêdayî ne diyar dike. Nirxa sifir (0) destnîşan dike ku dereng tune, û ku fonksiyonek bi tenê tevlihevî tête destnîşan kirin. Heke ji holê rabe, nirxa xwerû 0 e (nepipelin). Tu nikarî nirxek ji bo parametreya LPM_PIPELINE ku ji LPM_WIDTHN bilindtir e diyar bikî.
Ev parametre ji bo mebestên modelkirin û simulasyona tevgerê tê bikar anîn. Edîtorê parametreyê nirxa vê pîvanê dihejmêre.
Destûrê dide dabeşkirina bitikên perçeyî yên bikêrtir da ku mentiqê li ser bitên pêşeng xweşbîn bike bi peydakirina hejmara GND-ya pêşeng a li ser bingeha IP-ya LPM_DIVIDE. Hejmara GND-ya pêşeng a li ser derana hevberê li ser vê parametreyê diyar bike.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 15

683490 | 2020.10.05 Feedback bişîne

4. LPM_MULT (Multiplier) IP Core

jimar 3.

LPM_MULT IP-ya bingehîn pirjimarek pêk tîne da ku du nirxên daneya têketinê zêde bike da ku hilberek wekî encamek hilberîne.

Nîgara jêrîn portên ji bo bingeha IP-ya LPM_MULT nîşan dide.

LPM_Mult Ports

LPM_MULT daneyên demjimêrê[] encam[] datab[] aclr/sclr clken
inst

Taybetmendiyên Agahdariya Têkildar li ser rûpela 71

4.1. Taybetmendî
LPM_MULT IP-ya bingehîn van taybetmendiyan pêşkêşî dike: · Pirrjimarek ku du nirxên daneya têketinê zêde dike çêdike · Firehiya daneya 1 bit piştgirî dike · Forma nûnertiya daneya îmzekirî û ne îmzekirî piştgirî dike · Optimîzasyona deverê an lezê piştgirî dike · Bi derengiya derketinê ya mîhengkirî piştgirî dike vebijarkek ji bo pêkanîna di pêvajoyek nîşana dîjîtal a taybetî (DSP) de
bloka çerxa an hêmanên mantiqê (LEs) Nîşe: Dema ku pirjimarên ji mezinahiya xwemalî piştgirî mezintir têne çêkirin, dibe ku/
dê bibe bandorek performansê ya ku ji ber hilweşandina blokên DSP-ê pêk tê. · Destek dike benderên têketinê yên asînkron ên bijarte yên zelal û demjimêrî yên çalak.

ISO 9001:2015 Qeydkirî ye

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05
4.2. Prototîpa Verilog HDL
Prototîpa Verilog HDL ya jêrîn di Verilog Design de cih digire File (.v) lpm.v di pelrêça edasynthesis.
module lpm_mult (encam, dataa, datab, kombûn, demjimêr, clken, aclr) parametre lpm_type = "lpm_mult"; parametre lpm_widtha = 1; parametre lpm_widthb = 1; parametre lpm_widths = 1; parametre lpm_widthp = 1; parametre lpm_representation = "UNSIGNED"; parametre lpm_pipeline = 0; parametre lpm_hint = "NEBIKARANÎ"; saeta têketinê; input clken; input aclr; input [lpm_widtha-1:0] dataa; input [lpm_widthb-1:0] datab; input [lpm_widths-1:0] sum; encam [lpm_widthp-1:0] encam; endmodule
4.3. Daxuyaniya Pêkhateya VHDL
Daxuyaniya pêkhateya VHDL di sêwirana VHDL de cih digire File (.vhd) LPM_PACK.vhd di pelrêça librariesvhdllpm.
pêkhateya LPM_MULT giştî (LPM_WIDTHP: xwezayî; LPM_WIDTHB: xwezayî; LPM_WIDTHS: xwezayî:= 1; LPM_WIDTHP: xwezayî;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE: xwezayî := 0; LPM_TYPE: string := L_MULT; LPM_HINT : string := “NEBIKARANÎ”); port (DATAA: di std_logic_vector (LPM_WIDTHA-1 daketiye 0); DATAB: di std_logic_vector (LPM_WIDTHB-1 daketiye 0); ACLR: di std_logic de:= '0'; CLOCK: di std_logic de := '0 logic'; := '1'; pêkhateya dawî;
4.4. Daxuyaniya VHDL LIBRARY_USE
Heke hûn Daxuyaniya Pêkhateya VHDL bikar bînin danezana PIRTÛKXANEYA-BIKARANÎN a VHDL ne hewce ye.
PIRTÛKXANE lpm; BIKARANÎN lpm.lpm_components.all;

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 17

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

4.5. Signals

Tablo 7.

LPM_MULT Signals Input

Navê sînyala

Required

Terîf

dataa[]

Erê

Ketina daneyan.

Ji bo cîhazên Intel Stratix 10, Intel Arria 10, û Intel Cyclone 10 GX, mezinahiya sînyala têketinê bi nirxa pîvana firehiya Dataa ve girêdayî ye.

Ji bo cîhazên kevn û Intel Cyclone 10 LP, mezinahiya sînyala têketinê bi nirxa parametreya LPM_WIDTHA ve girêdayî ye.

datab[]

Erê

Ketina daneyan.

Ji bo cîhazên Intel Stratix 10, Intel Arria 10, û Intel Cyclone 10 GX, mezinahiya sînyala têketinê bi nirxa pîvana firehiya Datab ve girêdayî ye.

Ji bo amûrên kevn û Intel Cyclone 10 LP, mezinahiya sînyala têketinê girêdayî ye

li ser nirxa parametre LPM_WIDTHB.

seet

Ketina demjimêrê ji bo karanîna boriyê.

Ji bo cîhazên kevintir û Intel Cyclone 10 LP, îşareta demjimêrê divê ji bo nirxên LPM_PIPELINE ji bilî 0-ê (xweserî) were çalak kirin.

Ji bo cîhazên Intel Stratix 10, Intel Arria 10, û Intel Cyclone 10 GX, ger nirxa Derengiyê ji 1-ê (pêşnûme) din be, divê nîşana demjimêrê were çalak kirin.

clken

Saet ji bo karanîna boriyê çalak dike. Dema ku sînyala clken bilind tê destnîşan kirin,

operasiyona lêzêdeker / jêderker pêk tê. Dema ku sînyala kêm e, operasyon tune

dibe. Heke ji holê rabe, nirxa xwerû 1 e.

aclr sclr

Nîşanek zelal a asynkron di her kêliyê de tê bikar anîn da ku boriyê li hemî 0-an vegerîne,

asynchronously bi sînyala saetê. Xeta boriya ber bi nepênase (X) ve dest pê dike

asta mantiqê. Derketin nirxek hevgirtî, lê ne-sifir in.

Nîşanek zelal a hevdemî ku di her kêliyê de tê bikar anîn da ku boriyê li hemî 0-an vegerîne,

hevdemî bi sînyala demjimêrê. Xeta boriya ber bi nepênase (X) ve dest pê dike

asta mantiqê. Derketin nirxek hevgirtî, lê ne-sifir in.

Tablo 8.

LPM_MULT sînyalên derketinê

sînyala Name

Required

Terîf

netîce[]

Erê

Daneyên derketinê.

Ji bo cîhazên kevintir û Intel Cyclone 10 LP, mezinahiya nîşana derketinê bi nirxa parametreya LPM_WIDTHP ve girêdayî ye. Ger LPM_WIDTHP < herî zêde (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) an (LPM_WIDTHA + LPM_WIDTHS), tenê LPM_WIDTHP MSB hene.

Ji bo Intel Stratix 10, Intel Arria 10 û Intel Cyclone 10 GX, mezinahiya nîşaneyên derketinê bi parametreya firehiya Encamê ve girêdayî ye.

4.6. Parametreyên ji bo Stratix V, Arria V, Cyclone V, û Intel Cyclone 10 Amûrên LP

4.6.1. Tabê Giştî

Tablo 9.

Tabê Giştî

Parametre

Giranî

Veavakirina Pirjimar

Ketina 'dataa' bi ketina 'datab' pir bikin

Nirxa Bingehîn

Terîf

Ketina 'dataa' bi ketina 'datab' pir bikin

Veavakirina xwestinê ji bo pirjimarkerê hilbijêrin.
berdewam…

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 18

Send Feedback

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

Parametre
Divê têketina 'dataa' çiqas fireh be? Divê têketina 'dane' çiqas fireh be? Divê firehiya 'encamê' çawa were destnîşankirin? Firehiyê bisînor bikin

Giranî
Ketina 'dataa' bi xwe zêde bike (operasyona çargoşekirinê)
1 - 256 bit

Nirxa Bingehîn

Terîf

8 bit

Firehiya porta dataa[] diyar bike.

1 - 256 bit

8 bit

Firehiya porta datab[] diyar bike.

Otomatîk firehiyê hesab bike Firahiyê sînordar bike
1 - 512 bit

Otomatîk y firehiyê hesab dike

Rêbaza xwestinê hilbijêrin da ku firehiya porta encam [] diyar bike.

16 bit

Firehiya encam[] portê diyar bike.
Ev nirx dê tenê bi bandor be heke hûn di parametreya Tîp de firehiyê bisînor bikin hilbijêrin.

4.6.2. Giştî 2 Tab

Tablo 10. Giştî 2 Tab

Parametre

Giranî

Ketina Datab

Ma otobusa têketina 'datab' nirxek domdar heye?

Na Erê

Tîpa Pirjimar

Kîjan cureyê

Bê îmze kirin

pirkirina tu dixwazî? Îmze kirin

Pêkanîna

Kîjan pêkanîna pirjimar divê were bikar anîn?

Pêkanîna xwerû bikar bînin
Dormeya pirjimarker a taybetî bikar bînin (Ji bo hemî malbatan peyda nabe)
Hêmanên mantiqê bikar bînin

Nirxa Bingehîn

Terîf

Ji bo diyarkirina nirxa domdar ya Erê hilbijêrin

Otobusa têketina 'datab', heke hebe.

Bê îmze kirin

Forma temsîlkirinê hem ji bo têketina dataa[] û hem jî datab[] diyar bikin.

Iyona pêkanîna xwerû bikar bînin

Rêbaza xwestinê hilbijêrin da ku firehiya porta encam [] diyar bike.

4.6.3. Pipelining Tab

Tablo 11. Pipelining Tab

Parametre

Ma hûn dixwazin boriyê No

karî?

Erê

Giranî

'aclr' ava bikin

—

port zelal asynchronous

Nirxa Bingehîn

Terîf

Erê hilbijêrin da ku qeyda boriyê li ser çalak bike

hilberîna pirjimarkerê û ya ku tê xwestin diyar bike

derengiya derketinê di çerxa demjimêrê de. Çalakkirina

qeyda boriyê derengiya zêde li ser zêde dike

karûabr.

Neqandin

Vê vebijarkê hilbijêrin da ku porta aclr çalak bike ku ji bo qeyda boriyê zelal asynkron bikar bîne.
berdewam…

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 19

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

Parametre
Saetek çalakkirina demjimêrek 'clken' biafirînin
Optimization
Hûn çi celeb optimîzasyonê dixwazin?

Nirx -
Qada Lezê ya Bingehîn

Nirxa Bingehîn

Terîf

Neqandin

Ji bo porta demjimêrê ya qeyda boriyê çalakkirina demjimêra bilind a çalak diyar dike

Destçûnî

Ji bo bingeha IP-ê xweşbîniya xwestinê diyar bikin.
Pêşniyaz hilbijêrin da ku nermalava Intel Quartus Prime bihêle ku çêtirîn çêtirîn çêtirîn ji bo bingeha IP-yê destnîşan bike.

4.7. Parametreyên ji bo Amûrên Intel Stratix 10, Intel Arria 10, û Intel Cyclone 10 GX

4.7.1. Tabê Giştî

Tablo 12. Tabela Giştî

Parametre

Giranî

Nirxa Bingehîn

Terîf

Tîpa Vesazkirina Pirjimar
Firehiyên Porta Daneyê

Ketina 'dataa' bi ketina 'datab' pir bikin
Ketina 'dataa' bi xwe zêde bike (operasyona çargoşekirinê)

Ketina 'dataa' bi ketina 'datab' pir bikin

Veavakirina xwestinê ji bo pirjimarkerê hilbijêrin.

Firehiya daneyê

1 - 256 bit

8 bit

Firehiya porta dataa[] diyar bike.

Firehiya daneyê

1 - 256 bit

8 bit

Firehiya porta datab[] diyar bike.

Divê firehiya 'encamê' çawa were destnîşankirin?

Awa

Otomatîk firehiyê hesab bike
Firehiyê bisînor bikin

Otomatîk y firehiyê hesab dike

Rêbaza xwestinê hilbijêrin da ku firehiya porta encam [] diyar bike.

Giranî

1 - 512 bit

16 bit

Firehiya encam[] portê diyar bike.
Ev nirx dê tenê bi bandor be heke hûn di parametreya Tîp de firehiyê bisînor bikin hilbijêrin.

Firehiya encam

1 - 512 bit

—

Firehiya bandorker a porta encam[] nîşan dide.

4.7.2. Giştî 2 Tab

Tablo 13. Giştî 2 Tab

Parametre

Ketina Datab

Ma otobusa têketina 'datab' nirxek domdar heye?

Na Erê

Giranî

Nirxa Bingehîn

Terîf

Ji bo diyarkirina nirxa domdar ya Erê hilbijêrin

Otobusa têketina 'datab', heke hebe.

berdewam…

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 20

Send Feedback

4. LPM_MULT (Multiplier) IP Core 683490 | 2020.10.05

Parametre

Giranî

Her nirxek ji 0 mezintir

Tîpa Pirjimar

Kîjan cureyê

Bê îmze kirin

pirkirina tu dixwazî? Îmze kirin

Şêweya Pêkanînê

Kîjan pêkanîna pirjimar divê were bikar anîn?

Pêkanîna xwerû bikar bînin
Dormeya pirjimarkerê ya taybetî bikar bînin
Hêmanên mantiqê bikar bînin

Nirxa Bingehîn

Terîf

Nirxa domdar a porta datab[] diyar bikin.

Bê îmze kirin

Forma temsîlkirinê hem ji bo têketina dataa[] û hem jî datab[] diyar bikin.

Iyona pêkanîna xwerû bikar bînin

Rêbaza xwestinê hilbijêrin da ku firehiya porta encam [] diyar bike.

4.7.3. Pipelining

Tablo 14. Pipelining Tab

Parametre

Giranî

Ma hûn dixwazin fonksiyonê bihêlin?

Pipeline

Na Erê

Derengiya Clear Signal Type

Her nirxek ji 0 mezintir.
TUNE ACLR SCLR

Saetek 'clken' biafirînin

—

saetê çalak bike

Hûn çi celeb optimîzasyonê dixwazin?

Awa

Qada Lezê ya Bingehîn

Nirxa Bingehîn

Terîf

No 1 NONE
—

Erê Hilbijêre da ku qeyda lûleyê li derana pirjimarê çalak bike. Çalakkirina qeyda boriyê derengiya zêde li derketinê zêde dike.
Di çerxa demjimêrê de derengiya derana xwestinê diyar bikin.
Ji bo qeydkirina boriyê celebê vesazkirinê diyar bikin. Heke hûn qeyda lûleyê bikar neynin, NONE hilbijêrin. ACLR-ê hilbijêrin ku ji bo qeyda boriyê zelal a asynchronous bikar bînin. Ev ê porta ACLR çêbike. SCLR hilbijêrin da ku ji bo qeyda boriyê zelal a hevdem bikar bînin. Ev ê porta SCLR çêbike.
Ji bo porta demjimêrê ya qeyda boriyê çalakkirina demjimêra bilind a çalak diyar dike

Destçûnî

Ji bo bingeha IP-ê xweşbîniya xwestinê diyar bikin.
Pêşniyaz hilbijêrin da ku nermalava Intel Quartus Prime bihêle ku ji bo bingeha IP-ê çêtirîn çêtirîn çêtirîn diyar bike.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 21

683490 | 2020.10.05 Feedback bişîne

5. LPM_ADD_SUB (Zêdeker/Zêdeker)

jimar 4.

Navika IP ya LPM_ADD_SUB dihêle hûn lêzêdekerek an jêderkerek bicîh bikin da ku komek daneyan lê zêde bikin an jê bikin da ku encamek ku tê de berhevok an cûdahiya nirxên têketinê vedihewîne hilberîne.

Nîgara jêrîn portên ji bo bingeha IP-ya LPM_ADD_SUB nîşan dide.

LPM_ADD_SUB Ports

LPM_ADD_SUB add_sub cin

dataa[]

saet clken datab[] aclr

encam[] overflow cout

inst

5.1. Taybetmendî
Navika IP ya LPM_ADD_SUB van taybetmendiyan pêşkêşî dike: · Zêdeker, jêderker û bi dînamîk vesazker/dakêşker çêdike.
fonksiyonên. · Firehiya daneya 1 bit piştgirî dike. · Forma nûnertiya daneyê ya wekî îmzekirî û bê îmze piştgirî dike. · Hilgirtina vebijarkî (deyn-derxistin), zelal a asynkron, û çalakkirina demjimêrê piştgirî dike
benderên input. · Pîvana hilanînê ya vebijarkî (deynkirin) û benderên derketinê yên zêde piştgirî dike. · Yek ji otobusên daneya têketinê ji domdar re destnîşan dike. · Pipelinekirina bi derengiya derana mîhengbar piştgirî dike.

ISO 9001:2015 Qeydkirî ye

5. LPM_ADD_SUB (Zêdeker/Zêdeker) 683490 | 2020.10.05
5.2. Prototîpa Verilog HDL
Prototîpa Verilog HDL ya jêrîn di Verilog Design de cih digire File (.v) lpm.v di pelrêça edasynthesis.
module lpm_add_sub (encam, cout, zêde, zêde_sub, cin, dataa, datab, demjimêr, clken, aclr); parametre lpm_type = "lpm_add_sub"; parametre lpm_width = 1; parametre lpm_direction = "NEBÛYÎ"; parametre lpm_representation = “IMZANÎ”; parametre lpm_pipeline = 0; parametre lpm_hint = "NEBÛYÎ"; input [lpm_width-1:0] dataa, datab; input add_sub, cin; saeta têketinê; input clken; input aclr; encam [lpm_width-1:0] encam; derçûn, derçûn; endmodule
5.3. Daxuyaniya Pêkhateya VHDL
Daxuyaniya pêkhateya VHDL di sêwirana VHDL de cih digire File (.vhd) LPM_PACK.vhd di pelrêça librariesvhdllpm.
pêkhateya LPM_ADD_SUB giştî (LPM_WIDTH: xwezayî;
LPM_DIRECTION : string := “NEBIKARANÎ”; LPM_REPRESENTATION: string := “IMZANÎ”; LPM_PIPELINE: xwezayî := 0; LPM_TYPE: string:= L_ADD_SUB; LPM_HINT : string := “NEBIKARANÎ”); port (DATAA: di std_logic_vector (LPM_WIDTH-1 daketiye 0); DATAB: di std_logic_vector (LPM_WIDTH-1 daketiye 0); ACLR: di std_logic de := '0'; CLOCK: di std_logic de := '0'; stdK; CL_EN; := '1'; li std_logic := 'Z' pêkhateya dawî;
5.4. Daxuyaniya VHDL LIBRARY_USE
Heke hûn Daxuyaniya Pêkhateya VHDL bikar bînin danezana PIRTÛKXANEYA-BIKARANÎN a VHDL ne hewce ye.
PIRTÛKXANE lpm; BIKARANÎN lpm.lpm_components.all;
5.5. Ports
Tabloyên jêrîn portên ketin û derketinê yên ji bo bingeha IP-ya LPM_ADD_SUB navnîş dikin.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 23

5. LPM_ADD_SUB (Zêdeker/Zêdeker) 683490 | 2020.10.05

Table 15. LPM_ADD_SUB IP Core Input Ports

Navê Port

Required

Terîf

cin

Hilgirin-di bit-erza kêm. Ji bo operasyonên lêzêdekirina, nirxa default e 0. Ji bo

operasyonên jêbirinê, nirxa xwerû 1 e.

dataa[]

Erê

Ketina daneyê. Mezinahiya porta têketinê bi nirxa parametreya LPM_WIDTH ve girêdayî ye.

datab[]

Erê

Ketina daneyê. Mezinahiya porta têketinê bi nirxa parametreya LPM_WIDTH ve girêdayî ye.

add_sub

Porta têketinê ya vebijarkî da ku veguheztina dînamîkî di navbera zêdeker û jêderker de çalak bike

fonksiyonên. Ger parametreya LPM_DIRECTION were bikar anîn, add_sub nikare were bikar anîn. Ger

jêbirin, nirxa xwerû ADD ye. Intel pêşniyar dike ku hûn bikar bînin

Parametreya LPM_DIRECTION ji bo destnîşankirina xebata fonksiyona LPM_ADD_SUB,

li şûna danasîna domdarek li porta add_sub.

seet

Ketina ji bo karanîna boriyê. Porta demjimêrê têketina demjimêrê ji bo boriyê peyda dike

emelî. Ji bo nirxên LPM_PIPELINE ji bilî 0-ê (xweserî), divê porta demjimêrê be

enabled.

clken

Saet ji bo karanîna boriyê çalak dike. Dema ku porta clken bilind tê destnîşan kirin, lêzêdeker/

operasyona jêbirinê pêk tê. Dema ku sînyala kêm be, ti operasyon pêk nayê. Ger

jêbirin, nirxa xwerû 1 e.

aclr

Asynchronous zelal ji bo bikaranîna pipeline. Xeta boriya ber bi nepênase (X) ve dest pê dike

asta mantiqê. Porta aclr dikare di her kêliyê de were bikar anîn da ku boriyê li hemî 0-an vegerîne,

asynchronously bi sînyala saetê.

Tablo 16. LPM_ADD_SUB Portên Derketina Core IP

Navê Port

Required

Terîf

netîce[]

Erê

Daneyên derketinê. Mezinahiya porta derketinê bi parametreya LPM_WIDTH ve girêdayî ye

giranî.

cout

Bit-a herî girîng (MSB) pêk bîne (deynkirin). Porta cout xwedan fizîkî ye

şirovekirina wekî pêkanîna (deynkirin) ya MSB. Porta cout tespît dike

di operasyonên NEDAŞÎ de zêde bûn. Porta cout ji bo bi heman rengî dixebite

Operasyonên ÎMZANÎ û BÊNÎŞAN.

seravgirtin

Hilbera îstîsna ya zêde ya bijarte. Porta serherê şiroveyek laşî wekî

XOR ya hilgirtinê ya MSB-ê bi hilgirtina MSB-ê re. Bendera zêdebûnê

dema ku encam ji rastbûna berdest derbas dibe destnîşan dike, û tenê dema ku ew tê bikar anîn

Nirxa parametreyê LPM_REPRESENTATION IMZANÎ ye.

5.6. Parametre

Tabloya jêrîn pîvanên bingehîn ên IP-ya LPM_ADD_SUB navnîş dike.

Tablo 17. LPM_ADD_SUB Parametreyên Core IP

Navê Parametrê LPM_WIDTH

Tîpa Integer

Pêdivî ye Erê

Terîf
Firehiya portên dataa[], datab[], û encam[] diyar dike.

LPM_DIRECTION

Ben

Nirxên ZÊDEKIRIN, SUB, û NEBIKARANÎN in. Heke ji holê were rakirin, nirxa xwerû DEFAULT e, ku rê dide parametreyê ku nirxa xwe ji porta add_sub bigire. Ger LPM_DIRECTION were bikar anîn porta add_sub nayê bikar anîn. Intel pêşniyar dike ku hûn parametreya LPM_DIRECTION bikar bînin da ku xebata fonksiyona LPM_ADD_SUB diyar bikin, li şûna ku domdarek li porta add_sub veqetînin.
berdewam…

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 24

Send Feedback

5. LPM_ADD_SUB (Zêdeker/Zêdeker) 683490 | 2020.10.05

Navê Parametre LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Tîpa String Integer String String String Integer
Ben

Pêdivî ye Na Na Na Na Na Na Na Na
Na

Terîf
Cureya lêzêdekirina hatî kirin diyar dike. Nirxên ÎMZANÎ û BÊNÎŞAN in. Ger ji holê were rakirin, nirxa xwerû IMZANÎ ye. Dema ku ev parametre li ser SIGNED tê danîn, lêker/kêrker têketina daneyê wekî temamkera du-ya îmzekirî şîrove dike.
Hejmara çerxên demjimêra derengbûnê yên ku bi encam[] re têkildar in diyar dike. Nirxa sifir (0) destnîşan dike ku dereng tune, û ku fonksiyonek bi tevahî tevlihev dê were destnîşan kirin. Ger ji holê were rakirin, nirxa xwerû 0 e (ne-pipelin).
Destûrê dide we ku hûn di sêwirana VHDL de pîvanên taybetî yên Intel-ê diyar bikin files (.vhd). Nirxa xwerû NEBIKARANÎN e.
Di sêwirana VHDL de pirtûkxaneya modulên parameterkirî (LPM) nas dike files.
Parametreya Intel-taybetî. Divê hûn pîvana LPM_HINT bikar bînin ku di sêwirana VHDL de ONE_INPUT_IS_CONSTANT parametre diyar bikin files. Nirx ERÊ, NA, û NEBARÎ ne. Ger yek têketin domdar be optimîzasyonek mezintir peyda dike. Ger ji holê were rakirin, nirxa xwerû NA ye.
Parametreya Intel-taybetî. Divê hûn pîvana LPM_HINT bikar bînin da ku pîvana MAXIMIZE_SPEED di sêwirana VHDL de diyar bikin files. Hûn dikarin nirxek di navbera 0 û 10-an de diyar bikin. Heke were bikar anîn, nermalava Intel Quartus Prime hewl dide ku mînakek taybetî ya fonksiyona LPM_ADD_SUB ji bo bilezbûnê çêtir bike, û ji vebijarka mentiqê Optimization Technique derbas dike. Ger MAXIMIZE_SPEED neyê bikar anîn, li şûna wê nirxa vebijarka Teknîka Optimîzasyonê tê bikar anîn. Ger mîhenga MAXIMIZE_SPEED 6 an mezintir be, Berhevkar bi karanîna zincîreyên hilgirtinê bingeha IP-ya LPM_ADD_SUB ji bo leza bilindtir xweş dike; heke mîheng 5 an kêmtir be, Berhevkar sêwiranê bêyî zincîrên hilgirtinê pêk tîne. Pêdivî ye ku ev pîvan ji bo cîhazên Cyclone, Stratix, û Stratix GX tenê dema ku porta add_sub neyê bikar anîn were destnîşan kirin.
Ev parametre ji bo mebestên modelkirin û simulasyona tevgerê tê bikar anîn. Edîtorê parametreyê nirxa vê pîvanê dihejmêre.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 25

683490 | 2020.10.05 Feedback bişîne

6. LPM_COMPARE (Berhevber)

jimar 5.

LPM_COMPARE IP-ya bingehîn nirxa du komên daneyan berhev dike da ku têkiliya di navbera wan de diyar bike. Di forma xweya herî hêsan de, hûn dikarin dergehek taybetî-OR bikar bînin da ku diyar bikin ka du bit daneyan wekhev in.

Nîgara jêrîn portên ji bo bingeha IP-ya LPM_COMPARE nîşan dide.

LPM_COMPARE Ports

LPM_COMPARE

clken

alb

aeb

dataa[]

agb

datab[]

ageb

seet

aneb

aclr

aleb

inst

6.1. Taybetmendî
LPM_COMPARE IP-ya bingehîn van taybetmendiyan pêşkêşî dike: · Fonksîyonek berawirdî çêdike ku du kom daneyan bide ber hev · Firehiya daneyê ya 1 bit piştgirî dike · Forma nûnertiya daneyê wekî îmzekirî û bêîmza piştgirî dike · Cûreyên derketinê yên jêrîn hilberîne:
— alb (ketina A ji ketina B kêmtir e) - aeb (ketina A ji ketina B re wekhev e) - agb (ketina A ji ketina B mezintir e) - ageb (ketina A ji ketina B mezintir an wekhev e) - aneb ( ketina A bi ketina B re ne wekhev e) — aleb (ketina A ji ketina B-yê kêmtir an wekhev e) · Asînkrona vebijarkî ya zelal û demjimêrî destek dike benderên têketinê · Ketina datab[] bi domdar ve girêdide · Bi derengiya derketinê ya vesazkirî piştgirî dide boriyê.

ISO 9001:2015 Qeydkirî ye

6. LPM_COMPARE (Berhevber) 683490 | 2020.10.05
6.2. Prototîpa Verilog HDL
Prototîpa Verilog HDL ya jêrîn di Verilog Design de cih digire File (.v) lpm.v di pelrêça edasynthesis.
module lpm_compare (alb, aeb, agb, aleb, aneb, ageb, dataa, datab, demjimêr, clken, aclr); parametre lpm_type = "lpm_compare"; parametre lpm_width = 1; parametre lpm_representation = "UNSIGNED"; parametre lpm_pipeline = 0; parametre lpm_hint = "NEBÛYÎ"; input [lpm_width-1:0] dataa, datab; saeta têketinê; input clken; input aclr; derketin alb, aeb, agb, aleb, aneb, ageb; endmodule
6.3. Daxuyaniya Pêkhateya VHDL
Daxuyaniya pêkhateya VHDL di sêwirana VHDL de cih digire File (.vhd) LPM_PACK.vhd di pelrêça librariesvhdllpm.
pêkhateya LPM_COMPARE giştî (LPM_WIDTH: xwezayî;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE: xwezayî := 0; LPM_TYPE: string := L_COMPARE; LPM_HINT : string := “NEBIKARANÎ”); port (DATAA: di std_logic_vector (LPM_WIDTH-1 daketiye 0); DATAB: di std_logic_vector (LPM_WIDTH-1 daketiye 0); ACLR: di std_logic de := '0'; CLOCK: di std_logic de := '0'; stdK; CL_EN; := 'AGB' : out std_logic : out std_logic; pêkhateya dawî;
6.4. Daxuyaniya VHDL LIBRARY_USE
Heke hûn Daxuyaniya Pêkhateya VHDL bikar bînin danezana PIRTÛKXANEYA-BIKARANÎN a VHDL ne hewce ye.
PIRTÛKXANE lpm; BIKARANÎN lpm.lpm_components.all;
6.5. Ports
Tabloyên jêrîn portên ketin û derketinê yên ji bo bingeha IP-ya LMP_COMPARE navnîş dikin.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 27

6. LPM_COMPARE (Berhevber) 683490 | 2020.10.05

Table 18. LPM_COMPARE IP core Ports Input

Navê Port

Required

Terîf

dataa[]

Erê

Ketina daneyê. Mezinahiya porta têketinê bi nirxa parametreya LPM_WIDTH ve girêdayî ye.

datab[]

Erê

Ketina daneyê. Mezinahiya porta têketinê bi nirxa parametreya LPM_WIDTH ve girêdayî ye.

seet

Ketina demjimêrê ji bo karanîna boriyê. Porta demjimêrê têketina demjimêrê ji bo boriyê peyda dike

emelî. Ji bo nirxên LPM_PIPELINE ji bilî 0-ê (xweserî), divê porta demjimêrê be

enabled.

clken

Saet ji bo karanîna boriyê çalak dike. Dema ku porta clken bilind tê destnîşan kirin,

operasyona berhevdanê pêk tê. Dema ku sînyala kêm be, ti operasyon pêk nayê. Ger

jêbirin, nirxa xwerû 1 e.

aclr

Asynchronous zelal ji bo bikaranîna pipeline. Xeta boriyê bi mantiqek (X) ya nediyar dest pê dike

deşt. Porta aclr dikare di her kêliyê de were bikar anîn da ku boriyê li hemî 0-an vegerîne,

asynchronously bi sînyala saetê.

Table 19. LPM_COMPARE IP core Ports Derketina

Navê Port

Required

Terîf

alb

Ji bo berhevkarê porta derketinê. Ger têketina A ji ketina B kêmtir be tê destnîşankirin.

aeb

Ji bo berhevkarê porta derketinê. Ger têketina A bi ketina B re wekhev be tê destnîşankirin.

agb

Ji bo berhevkarê porta derketinê. Ger têketina A ji ketina B mezintir be tê destnîşankirin.

ageb

Ji bo berhevkarê porta derketinê. Ger têketina A ji têketinê mezintir an wekhev be tê pejirandin

aneb

Ji bo berhevkarê porta derketinê. Ger têketina A bi ketina B re ne wekhev be tê pejirandin.

aleb

Ji bo berhevkarê porta derketinê. Ger têketina A ji ketina B-yê kêmtir an wekhev be tê destnîşankirin.

6.6. Parametre

Tabloya jêrîn pîvanên ji bo bingeha IP-ya LPM_COMPARE navnîş dike.

Tablo 20. Parametreyên bingehîn ên IP-ya LPM_COMPARE

Navê Parametre

Awa

Required

LPM_WIDTH

Hejmara tev Erê

LPM_REPRESENTATION

Ben

LPM_PIPELINE

Hejmara Temam

LPM_HINT

Ben

Terîf
Firehiya portên dataa[] û datab[] diyar dike.
Cûreya berhevdana hatî kirin diyar dike. Nirxên ÎMZANÎ û BÊNÎŞAN in. Ger ji holê were rakirin, nirxa xwerû NEDAŞ e. Dema ku ev nirxa parametreyê li ser SIGNED tête danîn, berawirdkar têketina daneyê wekî temamkera du-ya îmzekirî şîrove dike.
Hejmara çerxên demjimêrê yên derengmayînê yên ku bi derketina alb, aeb, agb, ageb, aleb, an aneb ve girêdayî ne diyar dike. Nirxa sifir (0) destnîşan dike ku dereng tune, û ku fonksiyonek bi tevahî tevlihev dê were destnîşan kirin. Heke ji holê were rakirin, nirxa xwerû 0 e (nepipelin).
Destûrê dide we ku hûn di sêwirana VHDL de pîvanên taybetî yên Intel-ê diyar bikin files (.vhd). Nirxa xwerû NEBIKARANÎN e.
berdewam…

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 28

Send Feedback

6. LPM_COMPARE (Berhevber) 683490 | 2020.10.05
Navê Parametrê LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Tîpa String String
Ben

Pêdivî ye No No
Na

Terîf
Di sêwirana VHDL de pirtûkxaneya modulên parameterkirî (LPM) nas dike files.
Ev parametre ji bo mebestên modelkirin û simulasyona tevgerê tê bikar anîn. Edîtorê parametreyê nirxa vê pîvanê dihejmêre.
Parametreya Intel-taybetî. Divê hûn pîvana LPM_HINT bikar bînin ku di sêwirana VHDL de ONE_INPUT_IS_CONSTANT parametre diyar bikin files. Nirx ERÊ, NA, an NEBARÎ ne. Ger têketinek domdar be xweşbîniyek mezintir peyda dike. Heke ji holê were rakirin, nirxa xwerû NA ye.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 29

683490 | 2020.10.05 Feedback bişîne

7. ALTECC (Koda Rastkirina Çewtiyê: Şîfre/Dekoder) Core IP

jimar 6.

Intel core IP-ya ALTECC peyda dike da ku fonksiyona ECC bicîh bîne. ECC daneyên xerabûyî yên ku di dema veguheztina daneyê de li milê wergirê çêdibe, tespît dike. Ev rêbaza rastkirina xeletiyê ji bo rewşên ku xeletî li şûna ku di teqînan de rasthatî çêdibin, çêtirîn e.

ECC di pêvajoya şîfrekirin û deşîfrekirina daneyan de xeletiyan tespît dike. Ji bo exampLe, dema ku ECC di serîlêdanek veguheztinê de tê sepandin, daneyên ku ji çavkaniyê têne xwendin berî ku ji wergirê re werin şandin têne kod kirin. Derketina (peyva kodê) ji şîfrekerê ji daneya xav a ku bi hejmara bitsên hevsengî ve hatine pêvekirin pêk tê. Hejmara tam a bitsên hevseng ên hatine pêvekirin bi hejmara bitsên di daneya têketinê de girêdayî ye. Peyva kodê ya hatî hilberandin dûv re ji mebestê re tê şandin.

Wergir peyva kodê distîne û deşîfre dike. Agahdariya ku ji hêla dekoderê ve hatî wergirtin diyar dike ka xeletiyek tê dîtin. Dekoder xeletiyên yek-bit û du-bit tespît dike, lê tenê dikare di daneyên xerabûyî de xeletiyên yek-bit rast bike. Ev celeb ECC rastkirina xeletiya yekane tespîtkirina xeletiya dualî ye (SECDED).

Hûn dikarin fonksiyonên şîfreker û dekoderê yên bingeha IP-ya ALTECC mîheng bikin. Ketina daneya ji şîfrekerê re tê kodkirin da ku peyva kodek çêbike ku ji têketina daneyê û biteyên hevseng ên hatî hilberandin pêk tê. Peyva kodê ya hatî çêkirin berî ku bigihîje bloka mebesta xwe ji bo deşîfrekirinê ji modula dekoderê re tê şandin. Dekoder vektorek sendromê çêdike da ku diyar bike ka di peyva koda wergirtî de xeletiyek heye an na. Dekoder tenê heke xeletiya yek-bit ji bitsên daneyê be daneyan rast dike. Ger xeletiya yek-bit ji bitsên parîteyê be, îşaretek nayê nîşankirin. Di dekoderê de îşaretên ala jî hene da ku rewşa daneya hatî wergirtin û çalakiya ku ji hêla dekoderê ve hatî kirin, heke hebe, nîşan bide.

Nîgarên jêrîn portên ji bo bingeha IP-ya ALTECC nîşan didin.

Portên Encoder ALTECC

ALTECC_ENCODER

jimare[]

q[]

seet

clocken

aclr

inst

ISO 9001:2015 Qeydkirî ye

7. ALTECC (Koda Rastkirina Çewtiyê: Şîfre/Dekoder) IP Core 683490 | 2020.10.05

jimar 7. Ports Decoder ALTECC

ALTECC_DECODER

data[] demjimêra demjimêr

q[] err_detected err_corrected
err_fatal

aclr

inst

7.1. Taybetmendiyên ALTECC Encoder

Navika IP-ya şîfrekera ALTECC van taybetmendiyan pêşkêşî dike: · Bi karanîna nexşeya kodkirina Hammingê kodkirina daneyê pêk tîne · 2 bit firehiya daneyê piştgirî dike · Forma nûnertiya daneya îmzekirî û ne îmzekirî piştgirî dike · Piştgiriya lûleyê bi derengiya derketinê ya yek an du çerxên demjimêrê · Piştgiriya vebijarkî portên asynkron zelal û saetê çalak dikin

Navika IP-ya şîfrekera ALTECC bi karanîna nexşeya Kodkirina Hammingê daneyan digire û şîfre dike. Plana Kodkirina Hamming biteyên hevsengiyê derdixe û wan bi daneya orîjînal ve zêde dike da ku peyva koda derketinê hilberîne. Hejmara bitsên hevseng ên hatine pêvekirin bi firehiya daneyê ve girêdayî ye.

Tabloya jêrîn hejmara bit-ên hevseng ên ku ji bo rêzikên cûda yên firehiyên daneyê hatine pêvekirin navnîş dike. Stûna Tevahiya Bîtan hejmara giştî ya bitsên daneya têketinê û bitsên pariyê yên pêvekirî nîşan dide.

Tablo 21.

Hejmara Bitsên Wekhevî û Peyva Kodê Li gorî Firehiya Daneyê

Firehiya Daneyên

Hejmara Bits Parity

Tevahiya Bit (Peyva Kodê)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Berhevkirina bit-a hevsengî vekolînek hevsengî bikar tîne. 1 bit zêde (di tabloyê de wekî +1 tê xuyang kirin) wekî MSB-ya peyva kodê li bitsên parîte tê pêvekirin. Ev piştrast dike ku peyva kodê jimareyek zewacê ya 1 heye. Ji bo example, eger firehiya daneyan 4 bit be, 4 bit parîtî bi daneyan ve têne zêdekirin da ku bibin kodek bi tevahî 8 bit. Ger 7 bit ji LSB ya peyva koda 8-bit xwedî jimareya 1-ê ya cêv be, bit-a 8-an (MSB) ya peyva kod 1 e ku hejmara giştî ya 1-an di peyva kodê de hej dike.
Nîgara jêrîn peyva kodê ya hatî çêkirin û birêkûpêkkirina bit û bitên daneyê di ketina daneya 8-bit de nîşan dide.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 31

7. ALTECC (Koda Rastkirina Çewtiyê: Şîfre/Dekoder) IP Core 683490 | 2020.10.05

jimar 8.

Bitikên hevsengî û Bitikên Daneyê Rêzkirina Di Peyvek Kod a 8-Bîtan de

MSB

LSB

4 bit pariyê

4 bit data

Navika IP-ya şîfrekera ALTECC di yek carê de tenê firehiyên têketinê ji 2 heta 64 bit qebûl dike. Firehiyên têketinê yên 12 bit, 29 bit, û 64 bit, ku bi îdeal ji cîhazên Intel re guncan in, bi rêzê ve 18 bit, 36 bit, û 72 bit derencan çêdikin. Hûn dikarin di edîtorê parameterê de tixûbdariya bitshilbijartinê kontrol bikin.

7.2. Prototîpa Verilog HDL (ALTECC_ENCODER)
Prototîpa Verilog HDL ya jêrîn di Verilog Design de cih digire File (.v) lpm.v di pelrêça edasynthesis.
module altecc_encoder #( Parametre syned_device_family = "nebikaranîn", parametre lpm_pipeline = 0, parametre width_codeword = 8, parametre width_dataword = 8, parametre lpm_type = "altecc_encoder", parametre lpm_hint = "têl nehate bikaranîn, crlock têl têxe nav, crlock têl têxe, têl kilr têketî" saeta têl, têlê têlê [firehiya_dataword-1:0] dane, têla deranê [width_codeword-1:0] q); endmodule

7.3. Prototîpa Verilog HDL (ALTECC_DECODER)
Prototîpa Verilog HDL ya jêrîn di Verilog Design de cih digire File (.v) lpm.v di pelrêça edasynthesis.
modula altecc_decoder #( parametre syned_device_family = "nebikaranîn", parametre lpm_pipeline = 0, parametre width_codeword = 8, parametre width_dataword = 8, parametre lpm_type = "altecc_decoder", parametre lpm_hint = "têl nebikaranîn a, crlock têl têketî") saeta têl, têla têlê [firehiya_kodêword-1:0] dane, têla deranê xelet_serastkirî, têla derketinê err_detected, têla derketinê err_fatal, têla derketinê [width_dataword-1:0] q); endmodule

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 32

Send Feedback

7. ALTECC (Koda Rastkirina Çewtiyê: Şîfre/Dekoder) IP Core 683490 | 2020.10.05
7.4. Daxuyaniya Pêkhateya VHDL (ALTECC_ENCODER)
Daxuyaniya pêkhateya VHDL di sêwirana VHDL de cih digire File (.vhd) altera_mf_components.vhd di pirtûkxanevhdlaltera_mf pelrêça.
component altecc_encoder generic (intend_device_family:string:= "nebikaranîn"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword: xwezayî := 8; lpm_hint:string := "NEKIRIN": cc_tep. ”); port(aclr:di std_logic:= '0'; saet:di std_logic := '0'; demjimêr:di std_logic := '1'; dane: di std_logic_vector(firehiya_dataword-1 daketiye 0); q:derve std_logic_vector(width_code -1 ber bi 0)); pêkhateya dawî;
7.5. Daxuyaniya Pêkhateya VHDL (ALTECC_DECODER)
Daxuyaniya pêkhateya VHDL di sêwirana VHDL de cih digire File (.vhd) altera_mf_components.vhd di pirtûkxanevhdlaltera_mf pelrêça.
component altecc_decoder generic (tention_device_family:string:= "nebikaranîn"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := "NEKIRÎN":dertealpm; cc ”); port(aclr:di std_logic:= '0'; demjimêr: di std_logic:= '0'; demjimêr: di std_logic:= '1'; dane: di std_logic_vector (firehiya_kodeword-1 daket 0); xelet_serast kirin: std_logic derket; err_detect : out std_logic; pêkhateya dawî;
7.6. Daxuyaniya VHDL LIBRARY_USE
Heke hûn Daxuyaniya Pêkhateya VHDL bikar bînin danezana PIRTÛKXANEYA-BIKARANÎN a VHDL ne hewce ye.
PIRTÛKXANE altera_mf; BIkaranîna altera_mf.altera_mf_components.all;
7.7. Portên Encoder
Tabloyên jêrîn portên ketin û derketinê yên ji bo core IP-ya şîfrekera ALTECC navnîş dikin.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 33

7. ALTECC (Koda Rastkirina Çewtiyê: Şîfre/Dekoder) IP Core 683490 | 2020.10.05

Table 22. ALTECC Encoder Ports Input

Navê Port

Required

Terîf

jimare[]

Erê

Porta têketina daneyê. Mezinahiya porta têketinê bi WIDTH_DATAWORD ve girêdayî ye

nirxa parametre. Porta daneyê [] daneyên xav ên ku werin kod kirin dihewîne.

seet

Erê

Porta têketina demjimêrê ku sînyala demjimêrê peyda dike da ku operasyona kodkirinê hevdeng bike.

Dema ku nirxa LPM_PIPELINE ji 0 mezintir be porta demjimêrê pêdivî ye.

clocken

Saet çalak bike. Heke ji holê rabe, nirxa xwerû 1 e.

aclr

Input zelal Asynchronous. Sînyala aclr ya bilind a çalak di her kêliyê de dikare were bikar anîn

qeydan bi asynkronî paqij bikin.

Table 23. Ports Derketina Encoder ALTECC

Navê Portê q[]

Pêdivî ye Erê

Terîf
Porta derketina daneya kodkirî. Mezinahiya porta derketinê bi nirxa parametreya WIDTH_CODEWORD ve girêdayî ye.

7.8. Dekoder Ports

Tabloyên jêrîn portên ketin û derketinê ji bo navika IP-ya dekodera ALTECC navnîş dikin.

Table 24. Ports Input Decoder ALTECC

Navê Port

Required

Terîf

jimare[]

Erê

Porta têketina daneyê. Mezinahiya porta têketinê bi nirxa parametreya WIDTH_CODEWORD ve girêdayî ye.

seet

Erê

Porta têketina demjimêrê ku sînyala demjimêrê peyda dike da ku operasyona kodkirinê hevdeng bike. Dema ku nirxa LPM_PIPELINE ji 0 mezintir be porta demjimêrê pêdivî ye.

clocken

Saet çalak bike. Heke ji holê rabe, nirxa xwerû 1 e.

aclr

Input zelal Asynchronous. Nîşaneya aclr ya bilind a çalak di her kêliyê de dikare were bikar anîn da ku bi rengek asynkronî tomaran paqij bike.

Table 25. ALTECC Decoder Ports Output

Navê Portê q[]

Pêdivî ye Erê

Terîf
Porta derketina daneya deşîfrekirî. Mezinahiya porta derketinê bi nirxa parametreya WIDTH_DATAWORD ve girêdayî ye.

err_detected Erê

Nîşana ala ku statûya daneya hatî wergirtin nîşan dide û xeletiyên ku hatine dîtin diyar dike.

err_correcte Erê d

Nîşana ala ku statûya daneya hatî wergirtin nîşan bide. Xeletiya yek-bit ku hatiye dîtin û rastkirin destnîşan dike. Hûn dikarin daneyan bikar bînin ji ber ku ew berê hatî rast kirin.

err_fatal

Erê

Nîşana ala ku statûya daneya hatî wergirtin nîşan bide. Xeletiya du-bit tê dîtin, lê nehatiye rastkirin nîşan dide. Ger ev îşaret were destnîşan kirin divê hûn daneyan bikar neynin.

syn_e

Nîşanek derketinê ya ku gava ku xeletiyek yek-bit li ser parîteyê were dîtin dê bilind bibe

bits.

7.9. Parametreyên Encoder
Tabloya jêrîn pîvanên ji bo core IP-ya şîfrekera ALTECC navnîş dike.

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 34

Send Feedback

7. ALTECC (Koda Rastkirina Çewtiyê: Şîfre/Dekoder) IP Core 683490 | 2020.10.05

Tablo 26. Parametreyên Encoder ALTECC

Navê Parametre

Awa

Required

Terîf

WIDTH_DATAWORD

Hejmara tev Erê

Firehiya daneya xav diyar dike. Nirx ji 2 heta 64 in. Heke were derxistin, nirxa xwerû 8 e.

WIDTH_CODEWORD

Hejmara tev Erê

Firehiya peyva kodê ya têkildar diyar dike. Nirxên derbasdar ji 6 heta 72 ne, ji bilî 9, 17, 33, û 65. Heke ji holê were rakirin, nirxa xwerû 13 ye.

LPM_PIPELINE

Hejmara Temam

Xeta boriyê ji bo çerxê diyar dike. Nirx ji 0 heta 2. Ger nirx 0 be, bender nayên qeyd kirin. Ger nirx 1 be, portên derketinê têne tomar kirin. Ger nirx 2 be, portên ketin û derketinê têne tomar kirin. Heke ji holê rabe, nirxa xwerû 0 e.

7.10. Parametreyên Dekoder

Tabloya jêrîn pîvanên bingehîn ên IP-ya dekodera ALTECC navnîş dike.

Tablo 27. Parametreyên Decoder ALTECC

Navê Parametrê WIDTH_DATAWORD

Tîpa Integer

Required

Terîf

Erê

Firehiya daneya xav diyar dike. Nirxên in 2 ber 64. The

nirxa xwerû 8 e.

WIDTH_CODEWORD

Integer

Erê

Firehiya peyva kodê ya têkildar diyar dike. Nirx 6 in

heta 72, ji bilî 9, 17, 33, û 65. Heke ji holê rabe, nirxa xwerû

13 e.

LPM_PIPELINE

Integer

Tomarkirina çerxê diyar dike. Nirxên ji 0 ber 2 in. Ger ku

nirx 0 e, tu qeyd nayê bicîh kirin. Ger nirx 1 be, wê

derketin qeydkirî ye. Ger nirx 2 be, hem têketin û hem jî

encam têne tomar kirin. Ger nirx ji 2 mezintir be, zêde

qeydên ji bo pêvek di encam de têne bicîh kirin

derengmayînên. Heke ji holê rabe, nirxa xwerû 0 e.

Portek 'syn_e' biafirînin

Integer

Vê parametreyê vekin da ku portek syn_e biafirîne.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 35

683490 | 2020.10.05 Feedback bişîne

8. Intel FPGA Multiply Adder IP Core

jimar 9.

Amûrên Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10, û Intel Cyclone 10 GX cîhazên) an ALTERA_MULT_ADD (Arria V, Stratix V, û Cyclone V) navika IP-yê destûrê dide we ku hûn zêdekerek zêdeker bicîh bikin.

Nîgara jêrîn portên ji bo Intel FPGA Multiply Adder an ALTERA_MULT_ADD IP-ya bingehîn nîşan dide.

Intel FPGA Multiply Adder an Portên ALTERA_MULT_ADD

Intel FPGA Multiply Adder an ALTERA_MULT_ADD

dataa[] nîşana datab[] nîşana datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
zincîra accum_sload[]

scanouta[] encam[]

aclr0 aclr1

inst
Pirjimar-zêdeker cotên têketinan qebûl dike, nirxan li hev zêde dike û dûv re li hilberên hemî cotên din zêde dike an jê kêm dike.
Ger hemî firehiyên daneya têketinê 9-bit fireh an piçûktir bin, fonksiyon ji bo cîhazên ku veavakirina 9 x 9 piştgirî dikin veavakirina pirjimara têketina 9 x 9 bit di bloka DSP de bikar tîne. Heke ne wusa be, bloka DSP-ê 18 × 18-bit pirjimarker bikar tîne da ku daneyên bi firehiyên di navbera 10 bit û 18 bit de hilîne. Ger di sêwiranekê de gelek navokên Intel FPGA Multiply Adder an ALTERA_MULT_ADD IP-yê çêbibin, fonksiyon li wekî têne belav kirin.

ISO 9001:2015 Qeydkirî ye

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
gelek blokên DSP-ê yên cihêreng bi qasî ku gengaz dibe da ku rêvekirina van blokan maqûltir be. Kêm zêdeker li ser bloka DSP-ê dihêle ku bêtir vebijarkên rêvekirinê di nav blokê de bi kêmkirina rêyên mayî yên cîhazê.
Qeyd û qeydên lûleyên zêde yên ji bo sînyalên jêrîn jî di hundurê bloka DSP de têne danîn: · Ketina daneyê · Hilbijartina îmzekirî an bê îmze · Hilbijartinê zêde bikin an jê bikin · Berhemên pirjimaran
Di doza encama encam de, qeyda yekem di bloka DSP de tê danîn. Lêbelê qeydên derengiya zêde di hêmanên mantiqê yên li derveyî blokê de têne danîn. Ji bloka DSP-ê ya dorhêl re, tevî têketina daneyan a pirjimarker, têketinên sînyala kontrolê, û derketinên lêzêdekerê, rêwiya birêkûpêk bikar tînin da ku bi cîhaza mayî re ragihînin. Hemî girêdanên di fonksiyonê de rêgezek taybetî di hundurê bloka DSP de bikar tînin. Dema ku hûn vebijarka guheztina daneya têketina qeydkirî ya pirjimarkerek ji pirjimarek berbi pirjimarek cîran hilbijêrin zincîrên tomarên veguheztinê vedihewîne.
Ji bo bêtir agahdarî li ser blokên DSP-ê di her rêzikên cîhaza Stratix V, û Arria V de, li beşa DSP Blocks ya pirtûkên destan ên li ser rûpela Wêje û Belgekirina Teknîkî binihêrin.
Agahdariya Têkildar AN 306: Di Amûrên FPGA de Bicîhkirina Pirjimarkeran
Zêdetir agahdarî li ser bicîhkirina pirjimaran bi karanîna DSP û blokên bîranînê di cîhazên Intel FPGA de peyda dike.
8.1. Taybetmendî
Intel FPGA Multiply Adder an ALTERA_MULT_ADD IP-ya bingehîn van taybetmendiyên jêrîn pêşkêşî dike: · Pirjimarek çêdike ku operasyonên pirjimariyê yên du tevlihev pêk bîne.
jimar Nîşe: Dema ku pirjimarker ji mezinahiya piştgirîya xwemalî mezintir têne çêkirin, dibe ku/
dê bibe bandorek performansê ya ku ji ber hilweşandina blokên DSP-ê pêk tê. · Firehiyên daneyê yên 1 256 bit piştgirî dike · Forma nûnertiya daneya îmzekirî û ne îmzekirî piştgirî dike · Bi derengiya têketinê ya mîhengkirî piştgirî dide boriyê · Vebijarkek ji bo guheztina dînamîkî di navbera piştgirîya daneya îmzekirî û ne îmzekirî de · Vebijarkek peyda dike ku bi dînamîk di navbera operasyona zêdekirin û jêbirinê de biguhezîne · Destek dike vebijarkî asînkron û hevdemî, zelal û demjimêrî benderên têketinê çalak dike · Moda qeydkirina derengmayîna sîstolî piştgirî dike · Bi 8 hejmera barkirinê ji her pirjimarker re pêş-zêdeker piştgirî dike · Berdewamiya barkirinê piştgirî dike da ku nerînên berhevkerê temam bike.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Pre-adder
Bi pêş-zêdeker, zêdekirin an jêkirin berî xwarina zêdekerê têne kirin.
Pênc awayên pêş-zêdeker hene: · Moda hêsan · Moda hevber · Moda têketinê · Moda çargoşe · Moda domdar

Not:

Dema ku pêş-zêdeker tê bikar anîn (hevbera pêş-zêdeker / moda têketinê / çargoşe), pêdivî ye ku hemî têketinên daneyê yên pirjimarker xwedî heman mîhenga demjimêrê bin.

8.1.1.1. Pre-adder Mode Simple

Di vê modê de, her du operand ji portên têketinê derdikevin û pêş-zêdeker nayê bikar anîn an jî derbas dibe. Ev moda xwerû ye.

Figure 10. Mode Simple Pre-adder
a0 b0

Mult0

netîce

8.1.1.2. Pre-adder Mode Coefficient
Di vê modê de, yek operandek pirjimar ji pêş-zêdekerê, û operandek din ji hilanîna hevbera hundurîn digire. Hilberîna hevseng destûrê dide 8 domdarên pêşwext. Nîşaneyên bijartina hevberê koefsel[0..3] ne.
Ev mod di hevkêşana jêrîn de tê diyar kirin.

Ya jêrîn moda hevbera pêş-zêdeker a pirjimarek nîşan dide.

Figure 11. Mode Coefficient Pre-adder

Preadder

Mult0

+/-

netîce

coefsel0 coef

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 38

Send Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Moda Ketina Pêş-lêkerê Di vê modê de, operandek pirjimarker ji pêş-zêdekerê, û operandek din ji porta têketina datac[] derdikeve. Ev mod di hevkêşana jêrîn de tê diyar kirin.

Ya jêrîn moda têketina pêş-zêdeker a pirjimarker nîşan dide.

Figure 12. Mode Input Pre-adder
a0 b0

Mult0

+/-

netîce

8.1.1.4. Moda Çargoşe ya Pre-adder Ev mod di hevkêşana jêrîn de tê xuyang kirin.

Ya jêrîn moda çargoşeya pêş-zêdeker a du pirjimaran nîşan dide.

Figure 13. Mode Square Pre-adder
a0 b0

Mult0

+/-

netîce

8.1.1.5. Pre-adder Mode Constant
Di vê modê de, yek operandek pirjimar ji porta têketinê, û operandek din ji hilanîna hevbera hundurîn digire. Hilberîna hevseng destûrê dide 8 domdarên pêşwext. Nîşaneyên bijartina hevberê koefsel[0..3] ne.
Ev mod di hevkêşana jêrîn de tê diyar kirin.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Nîgara jêrîn moda domdar a pêş-zêdeker a pirjimarker nîşan dide.

Wêne 14. Mode Constant Pre-adder
a0

Mult0

netîce

coefsel0
coef
8.1.2. Qeyda Derengiya Sîstolîk
Di mîmariya sîstolîk de, daneyên têketinê di nav kaskek qeydan de ku wekî tamponek daneyê tevdigerin tê veguheztin. Her qeydek têketinek s peyda dikeample ji bo pirjimarek ku ew bi hevbera têkildar tê zêdekirin. Zêdekera zincîrê encamên ku hêdî hêdî bi hev re ji pirjimarker û encamên berê yên qeydkirî yên ji porta têketina zincîreyê hilîne da ku encama dawî pêk bîne. Pêdivî ye ku her hêmanek zêde-zêde bi yek çerxek dereng were paşve xistin da ku dema ku li hev werin zêdekirin encam bi rêkûpêk hevdem bibin. Her derengiya li dû hev ji bo navnîşana hem bîranîna hevseng û hem jî tampona daneyê ya hêmanên zêde-zêdekirina wan ên têkildar tê bikar anîn. Ji bo example, yek dereng ji bo hêmana zêdekirina pirkirina duyemîn, du dereng ji bo hêmana pirjimar-zêdekirina sêyem, û hwd.
Wêne 15. Qeydên Sîstolîk
Tomarên sîstolîk

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 y(t)

x(t) encamên ji herikîna domdar a têketina s nîşan dideamples û y(t)
berhevoka komek input s temsîl dikeamples, û di demê de, bi wan zêde dibin
hevserokên têkildar. Encamên ketin û derketinê jî ji çepê ber bi rastê ve diherikin. C(0) heta c(N-1) hevberan diyar dike. Tomarên derengmayîna sîstolîk bi S-1 têne destnîşan kirin, lê 1 derengiya demjimêrek yekane temsîl dike. Qeydên derengmayîna sîstolîk li wan têne zêdekirin
ketin û derketinên ji bo boriyê bi rengekî ku encamên ji xêzkirinê misoger dike
operanda pirjimarker û hevokên berhevkirî di hevdeng de dimînin. Ev hêmana pêvajoyê
tê dubare kirin da ku dorhêlek ku fonksiyona fîlterkirinê hesab dike çêbike. Ev fonksiyon e
di hevkêşana jêrîn de diyar kirin.

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 40

Send Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N hejmara çerxên daneyan ên ku ketine berhevkerê, y(t) derana di dema t de, A(t) têketina di dema t de, û B(i) hevserok in. T û i di hevkêşeyê de bi demek taybetî re têkildar in, ji ber vê yekê ji bo hejmartina sample y(t) di dema t de, komek ketina samples li N xalên cuda yên demê, an A(n), A(n-1), A(n-2), … A(n-N+1) hewce ye. Koma N input samples bi N-ya hevseran têne zêdekirin û bi hev re têne berhev kirin ku encama dawîn y pêk bînin.
Mîmariya qeyda sîstolîk tenê ji bo modên sum-ji-2 û sum-ji-4 heye. Ji bo her du awayên mîmariya qeyda sîstolîk, pêdivî ye ku nîşana zincîra yekem bi 0-ê ve were girêdan.
Di jimareya jêrîn de pêkanîna qeyda derengmayîna sîstolî ya 2 pirjimaran nîşan dide.
Xiflteya 16. Pêkanîna Tomara Derengiya Sîstolî ya 2 Pirjimar
zincîrkirin

Mult0

+/-

Mult1

+/-

netîce
Berhevoka du pirjimaran di hevkêşana jêrîn de tête diyar kirin.
Di jimareya jêrîn de pêkanîna qeyda derengmayîna sîstolî ya 4 pirjimaran nîşan dide.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Xiflteya 17. Pêkanîna Tomara Derengiya Sîstolî ya 4 Pirjimar
zincîrkirin

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

netîce
Berhevoka çar pirkeran di hevkêşana jêrîn de diyar dibe. Xiflteya 18. Berhevoka 4 Pirjimar
Li jêr advan navnîş diketagyên pêkanîna qeyda sîstolîk: · Bikaranîna çavkaniya DSP-ê kêm dike · Di bloka DSP-ê de nexşeya bikêrhatî bi karanîna avahiya lêzêdekera zincîrê çalak dike.

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 42

Send Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Pre-load Constant
Berdewamiya barkirinê operandeya berhevkerê kontrol dike û berteka berhevkerê temam dike. LOADCONST_VALUE ya derbasdar ji 0 diguhere. Nirxa sabît bi 64N re wekhev e, ku N = LOADCONST_VALUE. Dema ku LOADCONST_VALUE li ser 2-ê were danîn, nirxa domdar bi 64-ê re wekhev e. Ev fonksiyon dikare wekî dorpêkirina alîgir were bikar anîn.
Nîgara jêrîn pêkanîna domdar a pêş-barkirinê nîşan dide.
Wêne 19. Berdewamiya barkirinê

Bersiva berhevkerê

çikyayî

Mult0

+/-

Mult1

+/b1

netîce

accum_sload sload_accum

Ji bo pêkanînên pirjimarker ên din serî li navenavên IP-ya jêrîn bidin: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Double Accumulator
Taybetmendiya akumulatora ducarî di riya berteka berhevkerê de qeydek zêde zêde dike. Tomara berhevkerê ducar li dû qeyda derketinê ye, ku tê de demjimêr, çalakkirina demjimêr, û aclr tê de ye. Tomara berhevkerê zêde bi derengiya yek-çerxê encamê vedigerîne. Ev taybetmendî dihêle hûn du kanalên berhevkar ên bi heman hejmarê çavkaniyê hebin.
Nîgara jêrîn pêkanîna ducarî ya akumulatorê nîşan dide.

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Xiflteya 20. Ducar Accumulator

Dou ble Accu mulator Tomar

Accu mulator feedba ck

Mult0

+/-

Mult1

+/b1

Encama encam Qeyda Hilberê

8.2. Prototîpa Verilog HDL
Hûn dikarin Prototîpa Intel FPGA Multiply Adder an ALTERA_MULT_ADD Verilog HDL bibînin file (altera_mult_add_rtl.v) li pirtûkxanemegafunctions directory.
8.3. Daxuyaniya Pêkhateya VHDL
Danezana pêkhateya VHDL di altera_lnsim_components.vhd de cih digire. pirtûkxanevhdl pelrêça altera_lnsim.
8.4. Daxuyaniya VHDL LIBRARY_USE
Heke hûn Daxuyaniya Pêkhateya VHDL bikar bînin danezana PIRTÛKXANEYA-BIKARANÎN a VHDL ne hewce ye.
PIRTÛKXANE altera_mf; BIkaranîna altera_mf.altera_mf_components.all;

8.5. Signals

Tabloyên jêrîn îşaretên ketin û derketinê yên Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD bingehîn IP-yê navnîş dikin.

Tablo 28. Zêdekera Pêvekerê Intel FPGA IPor ALTERA_MULT_ADD Sînyalên Ketinê

Nîşan

Required

Terîf

dataa_0[]/dataa_1[]/

Erê

dataa_2[]/dataa_3[]

Ketina daneyê ji bo pirjimar. Porta têketinê [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] fireh
berdewam…

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 44

Send Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signal datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] clock[1:0] aclr[1:0] sclr[1:0] en [1:0] nîşan
signb
scanina[] accum_sload

Pêwîste Erê Na
Na Na Na Na Na Na Na
Na
Na Na

Terîf
Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji van nîşanan re piştgirî dike. Dema ku hûn nirxa X-ê didin van nîşanan, nirxa X li ser sînyalên derketinê tê belav kirin.
Ketina daneyê ji bo pirjimar. Sînyala têketinê [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] fireh Modela simulasyonê ya vê IP-yê nirxa têketina nediyar (X) ji van sînyalan re piştgirî dike. Dema ku hûn nirxa X-ê ji van nîşanan re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Ketina daneyê ji bo pirjimar. Sînyala têketinê [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] fireh INPUT Hilbijêre ji bo parametreya moda pêşdibistanê Hilbijêre ji bo çalakkirina van nîşanan. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji van nîşanan re piştgirî dike. Dema ku hûn nirxa X-ê ji van nîşanan re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Porta têketina demjimêrê li qeyda têkildar. Ev îşaret dikare ji hêla her tomarek di navika IP-yê ve were bikar anîn. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji van nîşanan re piştgirî dike. Dema ku hûn nirxa X-ê ji van nîşanan re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Ketina zelal a asynkron a qeyda têkildar. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji van nîşanan re piştgirî dike. Dema ku hûn nirxa X-ê ji van nîşanan re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Ketina zelal a hevdem a ji bo qeyda têkildar. Modela simulasyonê ji bo vê IP-ê nirxa têketina nediyar X ji van nîşanan re piştgirî dike. Dema ku hûn nirxa X-ê ji van nîşanan re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin
Ketina sînyalê ji bo qeyda têkildar çalak bike. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji van nîşanan re piştgirî dike. Dema ku hûn nirxa X-ê ji van nîşanan re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Nûneratiya hejmarî ya têketina pirjimar A diyar dike. Heke îşaretek zêde be, pirjimar îşaretek A ketina pirjimarker wekî jimareyek nîşankirî digire dest. Ger sînyala îşaretekê kêm be, pirker ketina pirjimar A sînyala wekî jimarek bê îşaret dike. Ji bo Çalakkirina vê îşaretê VARIABLE hilbijêrin Ji bo Pirjimarkeran Formata temsîlkirinê çi ye. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji vê sînyalê re piştgirî dike. Dema ku hûn nirxa X-ê ji vê têketinê re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Nûnertiya hejmarî ya sînyala ketina pirjimar B diyar dike. Ger sînyala nîşanab bilind be, pirjimar sînyala ketina pirjimara B wekî jimareya du-ya temamker digire dest. Ger sînyala nîşanab kêm be, pirjimar sînyala ketina pirjimara B wekî jimarek bê îşaret dike. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji vê sînyalê re piştgirî dike. Dema ku hûn nirxa X-ê bidin vê têketinê, nirxa X li ser sînyalên derketinê tê belav kirin.
Ketina ji bo zincîra şopandinê A. Sînyala têketinê [WIDTH_A – 1, … 0] fireh. Dema ku pîvana INPUT_SOURCE_A nirxek SCANA hebe, nîşana scanina[] hewce ye.
Bi dînamîk diyar dike ka nirxa berhevkar sabît e. Ger sînyala accum_sload kêm be, wê hingê derketina pirjimarker di berhevkerê de tê barkirin. Accum_sload û sload_accum hevdemî bikar neynin.
berdewam…

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signal sload_accum
zincîre[] addnsub1
addnsub3
hevser0[] hevser1[] hevser2[] hevser3[]

Required No
Na Na
Na
Na Na Na Na Na

Terîf
Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji vê sînyalê re piştgirî dike. Dema ku hûn nirxa X-ê ji vê têketinê re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Bi dînamîk diyar dike ka nirxa berhevkar sabît e. Ger sînyala sload_accum bilind be, wê hingê derketina pirjimar di berhevkerê de tê barkirin. Accum_sload û sload_accum hevdemî bikar neynin. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji vê sînyalê re piştgirî dike. Dema ku hûn nirxa X-ê ji vê têketinê re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Encama otobusê têketina zêdeker ji s-yên pêşîntage. Sînyala têketinê [WIDTH_CHAININ - 1, … 0] fireh.
Zêdekirin an jêkxistinê li derencanên ji cota yekem a pirjimarkeran pêk bînin. Têkeve 1-ê ji îşaretek addnsub1 re da ku derketinên ji cota yekem a pirker zêde bikin. Têkeve 0 ji bo sînyala addnsub1 da ku derhaneyan ji cotê yekem a pirjimarkeran derxîne. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji vê sînyalê re piştgirî dike. Dema ku hûn nirxa X-ê ji vê têketinê re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Zêdekirin an jêkxistinê li derencanên ji cota yekem a pirjimarkeran pêk bînin. Ketina 1-ê li sînyala addnsub3 têxe da ku derketinên ji cotê duyemîn pirker zêde bike. Têkeve 0 ji bo îşaretek addnsub3 da ku derhaneyan ji cota yekem a pirjimaran derxîne. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji vê sînyalê re piştgirî dike. Dema ku hûn nirxa X-ê ji vê têketinê re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Nîşana ketina hevberê[0:3] ji pirjimara yekem re. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji vê sînyalê re piştgirî dike. Dema ku hûn nirxa X-ê ji vê têketinê re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Nîşana ketina hevberê[0:3]ji qatjimara duyemîn re. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji vê sînyalê re piştgirî dike. Dema ku hûn nirxa X-ê ji vê têketinê re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Nîşana têketina hevberî[0:3] ber bi pirjimara sêyemîn ve. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji vê sînyalê re piştgirî dike. Dema ku hûn nirxa X-ê ji vê têketinê re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.
Nîşana ketina hevberê [0:3] heya pirjimara çaremîn. Modela simulasyonê ya vê IP-ê nirxa têketina nediyar (X) ji vê sînyalê re piştgirî dike. Dema ku hûn nirxa X-ê ji vê têketinê re peyda dikin, nirxa X li ser sînyalên derketinê tê belav kirin.

Table 29. Zêdekirina Pêvek Intel FPGA Îşaretên Derketina IP

Nîşan

Required

Terîf

encam []

Erê

sînyala encam Multiplier. Sînyala derketinê [WIDTH_RESULT - 1 … 0] fireh

Modela simulasyonê ya ji bo vê IP-ê nirxa derketinê ya nediyar (X) piştgirî dike. Gava ku hûn nirxa X-ê wekî têketinê peyda dikin, nirxa X li ser vê sînyalê tê belav kirin.

scanouta []

Derketina zincîra şopandinê A. Sînyala derketinê [WIDTH_A - 1..0] fireh.

Ji bo hejmarên pirjimaran ji 2 zêdetir hilbijêrin û ji bo çalakkirina vê sînyalê Ketina A ya pirjimara bi parametreyê ve girêdayî ye Scan ketina zincîreyê hilbijêrin.

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 46

Send Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. Parametre

8.6.1. Tabê Giştî

Tablo 30. Tabela Giştî

Parametre

Parametreya IP-yê hatî çêkirin

Giranî

Hejmara pirjimaran çend e?

jimar_ji_m 1 – 4 lûtkevan

Divê otobusên têketina A width_a çiqas fireh bin?

1 - 256

Divê otobusên têketina B width_b çiqas fireh bin?

1 - 256

Divê otobusa derketinê ya 'encam' çiqas fireh be?

width_encam

1 - 256

Ji bo her demjimêrek demjimêrek têkildar biafirînin

gui_associate Li ser d_clock_enabl Off e

8.6.2. Tab Modes Extra

Tablo 31. Tabloya Rêbazên Zêdeyî

Parametre

Parametreya IP-yê hatî çêkirin

Giranî

Veavakirina Outputs

Hilberîna yekîneya lêzêdekar tomar bikin

gui_output_re Li ser

gister

Çavkaniya têketina demjimêrê çi ye?

gui_output_re gister_clock

Saet0 Saet1 Saet2

Çavkaniya têketina zelal a asynkron çi ye?

gui_output_re gister_aclr

TUNE ACLR0 ACLR1

Çavkaniya têketina zelal a hevdem çi ye?

gui_output_re gister_sclr

TUNE SCLR0 SCLR1

Operasyona Addder

Çi operasyon divê li ser derketinên cotê yekem ên pirjimaran were kirin?

gui_multiplier 1_direction

ZÊDEKIRIN, JIN, GUHERÎ

Nirxa pêşnuma 1
16

Terîf
Hejmara pirjimarên ku li hev werin zêdekirin. Nirx ji 1 heta 4 in. Firehiya porta dataa[] diyar bikin.

Firehiya porta datab[] diyar bike.

Firehiya encam[] portê diyar bike.

Vê vebijarkê hilbijêrin da ku demjimêrê çalak bikin

ji bo her saetê.

Nirxa Bingehîn

Terîf

Off Clock0
NONE NONE

Vê vebijarkê hilbijêrin da ku qeyda derketinê ya modula lêzêdeker çalak bike.
Saet0, Saet1 an Saet2 hilbijêrin da ku çavkaniya demjimêrê ji bo tomarên derketinê çalak bikin û diyar bikin. Pêdivî ye ku hûn hilberîna tomarkirina yekîneya lêzêdeker hilbijêrin da ku vê parameterê çalak bikin.
Çavkaniya zelal a asynkron ji bo qeyda derana zêdeker diyar dike. Pêdivî ye ku hûn hilberîna tomarkirina yekîneya lêzêdeker hilbijêrin da ku vê parameterê çalak bikin.
Çavkaniya zelal a hevdemî ji bo qeyda derana zêdeker diyar dike. Pêdivî ye ku hûn hilberîna tomarkirina yekîneya lêzêdeker hilbijêrin da ku vê parameterê çalak bikin.

LÊZÊDEKIRIN

Operasyona zêdekirin an jêbirinê hilbijêrin ku ji bo derketinên di navbera pirjimara yekem û duyemîn de pêk bînin.
· ADD-ê hilbijêrin ku operasyona lêzêdekirinê pêk bînin.
· SUB hilbijêrin da ku operasyona dakêşanê pêk bînin.
· VARIABLE hilbijêrin da ku porta addnsub1-ê ji bo kontrolkirina zêdekirin/derxistinê ya dînamîkî bikar bînin.
berdewam…

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametre

Parametreya IP-yê hatî çêkirin

Giranî

Têketina 'addnsub1' qeyd bikin

gui_addnsub_ Li ser multiplier_reg Off ister1

Çavkaniya têketina demjimêrê çi ye?

gui_addnsub_ multiplier_reg ister1_clock

Saet0 Saet1 Saet2

Çavkaniya têketina zelal a asynkron çi ye?

gui_addnsub_ multiplier_aclr 1

TUNE ACLR0 ACLR1

Çavkaniya têketina zelal a hevdem çi ye?

gui_addnsub_ multiplier_sclr 1

TUNE SCLR0 SCLR1

Çi operasyon divê li ser derketinên cotê duyemîn pirjimarkeran were kirin?

gui_multiplier 3_direction

ZÊDEKIRIN, JIN, GUHERÎ

Têketina 'addnsub3' qeyd bikin

gui_addnsub_ Li ser multiplier_reg Off ister3

Çavkaniya têketina demjimêrê çi ye?

gui_addnsub_ multiplier_reg ister3_clock

Saet0 Saet1 Saet2

Nirxa Bingehîn
Saet Off0 TEK TEK TEK TEK ZÊDE BIKE
Off Clock0

Terîf
Dema ku nirxa VARIABLE tê hilbijartin: · Nîşana addnsub1 ji bo bilind bike
operasyona zêdekirinê. · Nîşana addnsub1 ji bo nizm ajotin
operasyona jêbirinê. Ji bo çalakkirina vê pîvanê divê hûn ji du zêdekeran hilbijêrin.
Vê vebijarkê hilbijêrin da ku qeyda têketinê ji bo porta addnsub1 çalak bike. Ji bo çalakkirina vê parametreyê divê hûn VARIABLE hilbijêrin.
Saet0, Saet1 an Saet2 hilbijêrin da ku sînyala demjimêra têketinê ji bo qeyda addnsub1 diyar bikin. Divê hûn têketina 'addnsub1' tomar bikin ji bo çalakkirina vê pîvanê hilbijêrin.
Ji bo qeyda addnsub1 çavkaniya zelal a asynkron diyar dike. Divê hûn têketina 'addnsub1' tomar bikin ji bo çalakkirina vê pîvanê hilbijêrin.
Ji bo qeyda addnsub1 çavkaniya zelal a hevdemî diyar dike. Divê hûn têketina 'addnsub1' tomar bikin ji bo çalakkirina vê pîvanê hilbijêrin.
Operasyona zêdekirin an jêbirinê hilbijêrin ku ji bo derketinên di navbera pirjimara sêyemîn û çaremîn de pêk bînin. · ADD hilbijêrin ku lêzêdekirinê pêk bînin
emelî. · SUB-ê hilbijêrin da ku jêbirinê pêk bînin
emelî. · VARIABLE hilbijêrin ku addnsub1 bikar bînin
port ji bo lêzêdekirina dînamîk / kontrol jêbirin. Dema ku nirxa VARIABLE tê hilbijartin: · Ji bo operasyona zêdekirinê îşaretek addnsub1 berbi bilind bikşîne. · Ji bo operasyona jêbirinê sînyala addnsub1 ber bi nizm ve bikşînin. Divê hûn nirxa 4 hilbijêrin Ji bo hejmara pirjimaran çend e? ji bo çalakkirina vê parametre.
Vê vebijarkê hilbijêrin da ku qeyda têketinê ji bo sînyala addnsub3 çalak bike. Ji bo çalakkirina vê parametreyê divê hûn VARIABLE hilbijêrin.
Saet0, Saet1 an Saet2 hilbijêrin da ku sînyala demjimêra têketinê ji bo qeyda addnsub3 diyar bikin. Ji bo çalakkirina vê pîvanê divê hûn têketina 'addnsub3' tomar bikin.
berdewam…

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 48

Send Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametre
Çavkaniya têketina zelal a asynkron çi ye?

Parametreya IP-yê hatî çêkirin

Giranî

gui_addnsub_ multiplier_aclr 3

TUNE ACLR0 ACLR1

Çavkaniya têketina zelal a hevdem çi ye?

gui_addnsub_ multiplier_sclr 3

TUNE SCLR0 SCLR1

Polarity 'use_subadd' çalak bike

gui_use_subn On

lêzêdekirin

8.6.3. Multipliers Tab

Tablo 32. Pirjimar Tab

Parametre

Parametreya IP-yê hatî çêkirin

Giranî

Çi ye

gui_represent

formata nûnertiyê ation_a

ji bo Multipliers A inputs?

ÎMZANÎ, BÊNÎŞANÎ, GUHERÎ

Têketina `nîşana' qeyd bikin

gui_register_s Li ser

igna

Çavkaniya têketina demjimêrê çi ye?

gui_register_s igna_clock

Saet0 Saet1 Saet2

Çavkaniya têketina zelal a asynkron çi ye?

gui_register_s igna_aclr

TUNE ACLR0 ACLR1

Çavkaniya têketina zelal a hevdem çi ye?

gui_register_s igna_sclr

TUNE SCLR0 SCLR1

Çi ye

gui_represent

formata nûnertiyê ation_b

ji bo ketina Multipliers B?

ÎMZANÎ, BÊNÎŞANÎ, GUHERÎ

Têketina `signb' qeyd bikin

gui_register_s Li ser

ignb

Nirxa Bingehîn NONE
NETÛ

Terîf
Ji bo qeyda addnsub3 çavkaniya zelal a asynkron diyar dike. Divê hûn têketina 'addnsub3' tomar bikin ji bo çalakkirina vê pîvanê hilbijêrin.
Ji bo qeyda addnsub3 çavkaniya zelal a hevdemî diyar dike. Ji bo çalakkirina vê pîvanê divê hûn têketina 'addnsub3' tomar bikin.

Vê vebijarkê hilbijêre ku fonksiyonê berevajî bike

ji porta têketina addnsub.

Ji bo operasyona jêbirinê addnsub ber bi bilind ve ajotin.

Ji bo operasyona zêdekirinê addnsub ber bi nizm ve bikşînin.

Nirxa Bingehîn

Terîf

NEHATIYE Ji bo têketina pirker A formata temsîlkirinê diyar bike.

Vê vebijarkê hilbijêre ku nîşana çalak bike

fêhrist.

Divê hûn nirxa VARIABLE hilbijêrin ji bo formata temsîlkirinê ya ji bo têketinên Pirjimar A çi ye? parametre ji bo çalakkirina vê vebijêrkê.

Saet0

Saet0, Saet1 an Saet2 hilbijêrin da ku sînyala demjimêra têketinê ji bo qeydkirina nîşanê çalak bikin û diyar bikin.
Ji bo çalakkirina vê pîvanê divê hûn têketina `signa' tomar bikin hilbijêrin.

NETÛ

Çavkaniya zelal a asynkron ji bo qeyda nîşanê diyar dike.
Ji bo çalakkirina vê pîvanê divê hûn têketina `signa' tomar bikin hilbijêrin.

NETÛ

Çavkaniya zelal a hevdem a ji bo qeyda nîşanê diyar dike.
Ji bo çalakkirina vê pîvanê divê hûn têketina `signa' tomar bikin hilbijêrin.

NÎŞANÎ Ji bo têketina pirker B forma temsîlkirinê diyar bike.

Vê vebijarkê hilbijêre ku signb çalak bike

fêhrist.

berdewam…

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametre

Parametreya IP-yê hatî çêkirin

Giranî

Nirxa Bingehîn

Çavkaniya têketina demjimêrê çi ye?

gui_register_s ignb_clock

Saet0 Saet1 Saet2

Saet0

Çavkaniya têketina zelal a asynkron çi ye?

gui_register_s ignb_aclr

TUNE ACLR0 ACLR1

Çavkaniya têketina zelal a hevdem çi ye?

gui_register_s ignb_sclr

TUNE SCLR0 SCLR1

Veavakirina Input
Têketina A ya pirjimar tomar bike
Çavkaniya têketina demjimêrê çi ye?

gui_input_reg Li ser

ister_a

gui_input_reg ister_a_clock

Saet0 Saet1 Saet2

NONE NONE
Off Clock0

Çavkaniya têketina zelal a asynkron çi ye?

gui_input_reg ister_a_aclr

TUNE ACLR0 ACLR1

Çavkaniya têketina zelal a hevdem çi ye?

gui_input_reg ister_a_sclr

TUNE SCLR0 SCLR1

Têketina B ya pirjimar tomar bikin
Çavkaniya têketina demjimêrê çi ye?

gui_input_reg Li ser

ister_b

gui_input_reg ister_b_clock

Saet0 Saet1 Saet2

TUNE TUNE JI XWE JI KIRIN Saet0

Çavkaniya têketina zelal a asynkron çi ye?

gui_input_reg ister_b_aclr

TUNE ACLR0 ACLR1

NETÛ

Çavkaniya têketina zelal a hevdem çi ye?

gui_input_reg ister_b_sclr

TUNE SCLR0 SCLR1

NETÛ

Ketina A ya pirjimar bi çi ve girêdayî ye?

gui_multiplier Multiplier input Multiplier

_a_input

Ketina têketina zincîrê bişopîne

Terîf
Divê hûn nirxa VARIABLE hilbijêrin ji bo ku formata temsîlkirinê ya ji bo têketinên Pirjimar B çi ye? parametre ji bo çalakkirina vê vebijêrkê.
Saet0, Saet1 an Saet2 hilbijêrin da ku sînyala demjimêra têketinê ji bo qeyda nîşanê çalak bikin û diyar bikin. Ji bo çalakkirina vê parameterê divê hûn têketina 'signb' tomar bikin hilbijêrin.
Ji bo qeyda signb çavkaniya zelal a asynkron diyar dike. Ji bo çalakkirina vê parameterê divê hûn têketina 'signb' tomar bikin hilbijêrin.
Ji bo qeyda signb çavkaniya zelal a hevdemî diyar dike. Ji bo çalakkirina vê parameterê divê hûn têketina 'signb' tomar bikin hilbijêrin.
Vê vebijarkê hilbijêrin da ku qeyda têketinê ji bo otobusa têketina dataa çalak bike.
Saet0, Saet1 an Saet2 hilbijêrin da ku sînyala demjimêra têketina qeydê ji bo otobusa têketina daneyê çalak bikin û diyar bikin. Ji bo çalakkirina vê parameterê divê hûn têketina A-ya pirjimarê tomar bikin hilbijêrin.
Ji bo otobusa têketina dataa çavkaniyek zelal a asynkron a qeydê diyar dike. Ji bo çalakkirina vê parameterê divê hûn têketina A-ya pirjimarê tomar bikin hilbijêrin.
Ji bo otobusa têketina dataa çavkaniya zelal a hevdem a qeydê diyar dike. Ji bo çalakkirina vê parameterê divê hûn têketina A-ya pirjimarê tomar bikin hilbijêrin.
Vê vebijarkê hilbijêrin da ku qeyda têketinê ji bo otobusa têketina databê çalak bike.
Saet0, Saet1 an Saet2 hilbijêrin da ku ji bo otobusa têketina databê sînyala demjimêra têketina qeydê çalak bikin û diyar bikin. Ji bo çalakkirina vê parametreyê divê hûn têketina B ya pirjimarê tomar bikin hilbijêrin.
Ji bo otobusa têketina databê çavkaniya zelal a asynkron a qeydê diyar dike. Ji bo çalakkirina vê parametreyê divê hûn têketina B ya pirjimarê tomar bikin hilbijêrin.
Ji bo otobusa têketina databayê çavkaniya zelal a hevdem a qeydê diyar dike. Ji bo çalakkirina vê parametreyê divê hûn têketina B ya pirjimarê tomar bikin hilbijêrin.
Çavkaniya têketinê ji bo têketina A ya pirjimar hilbijêrin.
berdewam…

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 50

Send Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametre

Parametreya IP-yê hatî çêkirin

Giranî

Scanout A Veavakirina Register

Hilberîna zincîra şopandinê tomar bikin

gui_scanouta On

_fêhrist

Çavkaniya têketina demjimêrê çi ye?

gui_scanouta _register_cloc k

Saet0 Saet1 Saet2

Çavkaniya têketina zelal a asynkron çi ye?

gui_scanouta _register_aclr

TUNE ACLR0 ACLR1

Çavkaniya têketina zelal a hevdem çi ye?

gui_scanouta _register_sclr

TUNE SCLR0 SCLR1

8.6.4. Preadder Tab

Tablo 33. Tabloya Preadder

Parametre

Parametreya IP-yê hatî çêkirin

Giranî

Moda preadder hilbijêrin

preadder_mo de

HASAN, KOF, INPUT, QAR, BERDEWAM

Nirxa Bingehîn

Terîf
Ketina Pirjimar hilbijêrin da ku otobusa têketina dataa wekî çavkaniya pirjimar bikar bînin. Ketina zincîra Scan hilbijêrin da ku otobusa ketina skanînê wekî çavkaniya pirjimarkerê bikar bîne û otobusa derketinê ya şopandinê çalak bike. Dema ku hûn 2, 3 an 4 hilbijêrin ev pîvan heye ku ji bo hejmara pirjimaran çend e? parametre.

Saet Off0 TUNE

Vê vebijarkê hilbijêrin da ku qeyda encam ji bo otobusa derketinê ya scanouta çalak bike.
Divê hûn ketina zincîra Scan hilbijêrin ji bo Ketina A ya pirjimar bi çi ve girêdayî ye? parametre ji bo çalakkirina vê vebijêrkê.
Saet0, Saet1 an Saet2 hilbijêrin da ku sînyala demjimêra têketina qeydê ji bo otobusa derketinê ya scanouta çalak bikin û diyar bikin.
Ji bo çalakkirina vê vebijarkê divê hûn hilberîna qeydkirinê ya pîvana zincîra şopandinê vekin.
Ji bo otobusa derketina scanouta çavkaniyek zelal a asynkron a qeydê diyar dike.
Ji bo çalakkirina vê vebijarkê divê hûn hilberîna qeydkirinê ya pîvana zincîra şopandinê vekin.
Ji bo otobusa derketina scanouta çavkaniya zelal a hemdem a qeydê diyar dike.
Ji bo ku hûn vê vebijarkê çalak bikin divê hûn hilberîna tomarkirina pîvana zincîra şopandinê hilbijêrin.

Nirxa Bingehîn
ASAN

Terîf
Moda xebitandinê ji bo modula preadder diyar dike. HASAN: Vê modê pêşkêşkerê derbas dike. Ev moda xwerû ye. COEF: Ev mod derana pêşek û otobusa ketina coefselê wekî têketina pirjimar bikar tîne. INPUT: Vê modê derana pêşkêşker û otobusa têketina datac wekî têketinên pirjimarker bikar tîne. SQUARE: Ev moda derana pêşkerê wekî hem têketina pirjimarkerê bikar tîne.
berdewam…

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametre

Parametreya IP-yê hatî çêkirin

Giranî

Arasteya preadder hilbijêrin

gui_preadder ADD,

_ber

SUB

Divê otobusên têketina C width_c çiqas fireh bin?

1 - 256

Daneyên C Input Veavakirina qeydkirinê

Têketina datac tomar bikin

gui_datac_inp Li ser

ut_register

Çavkaniya têketina demjimêrê çi ye?

gui_datac_inp ut_register_cl ock

Saet0 Saet1 Saet2

Çavkaniya têketina zelal a asynkron çi ye?

gui_datac_inp ut_register_a clr

TUNE ACLR0 ACLR1

Çavkaniya têketina zelal a hevdem çi ye?

gui_datac_inp ut_register_sc lr

TUNE SCLR0 SCLR1

Coefficients
Divê firehiya kofê çiqas fireh be?

width_coef

1 - 27

Coef Register Veavakirina

Têketina coefselê qeyd bikin

gui_coef_regi Li ser

ster

Çavkaniya têketina demjimêrê çi ye?

gui_coef_regi ster_clock

Saet0 Saet1 Saet2

Nirxa Bingehîn
LÊZÊDEKIRIN
16

Terîf
BERDEWAM: Ev mod otobusa têketina dataa ya bi pêşkêşker û otobusa têketina coefsel wekî têketina pirjimar bikar tîne.
Operasyona pêşbirkê diyar dike. Ji bo çalakkirina vê pîvanê, ji bo moda Pêşkêşkera Hilbijartinê ya jêrîn hilbijêrin: · KOEF · INPUT · SQUARE an · BERDEWAM
Ji bo otobusa têketina C hejmara bit diyar dike. Divê hûn INPUT-ê ji bo moda Pêşkêşkera Hilbijartinê hilbijêrin da ku vê pîvanê çalak bikin.

Li ser Saetê0 TUNE

Vê vebijarkê hilbijêrin da ku qeyda têketinê ji bo otobusa têketina datac çalak bike. Ji bo çalakkirina vê vebijarkê divê hûn INPUT-ê destnîşan bikin ku parametreya moda preadder Hilbijêre.
Saet0, Saet1 an Saet2 hilbijêrin da ku sînyala demjimêra têketinê ji bo qeyda têketina datac diyar bikin. Ji bo çalakkirina vê parameterê divê hûn ketina datac tomar bikin hilbijêrin.
Ji bo qeyda têketina datac çavkaniya zelal a asynkron diyar dike. Ji bo çalakkirina vê parameterê divê hûn ketina datac tomar bikin hilbijêrin.
Ji bo qeyda têketina datac çavkaniya zelal a hevdemî diyar dike. Ji bo çalakkirina vê parameterê divê hûn ketina datac tomar bikin hilbijêrin.

Ji bo hejmara bits diyar dike

otobusa input coefsel.

Pêdivî ye ku hûn COEF an CONSTANT ji bo moda pêşkêşker hilbijêrin da ku vê pîvanê çalak bikin.

Li Clock0

Vê vebijarkê hilbijêrin da ku qeyda têketinê ji bo otobusa têketina coefsel çalak bike. Pêdivî ye ku hûn COEF an CONSTANT ji bo moda pêşkêşker hilbijêrin da ku vê pîvanê çalak bikin.
Saet0, Saet1 an Saet2 hilbijêrin da ku sînyala demjimêra têketinê ji bo qeyda têketina coefsel diyar bikin. Ji bo çalakkirina vê parameterê divê hûn ketina coefselê tomar bikin hilbijêrin.
berdewam…

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 52

Send Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametre
Çavkaniya têketina zelal a asynkron çi ye?

Parametreya IP-yê hatî çêkirin

Giranî

gui_coef_regi ster_aclr

TUNE ACLR0 ACLR1

Çavkanî ji bo têketina zelal a hevdemî çi ye

gui_coef_regi ster_sclr

TUNE SCLR0 SCLR1

Veavakirina Coefficient_0

coef0_0 ber coef0_7

0x00000 0xFFFFFFFF

Veavakirina Coefficient_1

coef1_0 ber coef1_7

0x00000 0xFFFFFFFF

Veavakirina Coefficient_2

coef2_0 ber coef2_7

0x00000 0xFFFFFFFF

Veavakirina Coefficient_3

coef3_0 ber coef3_7

0x00000 0xFFFFFFFF

8.6.5. Tabê Accumulator

Tablo 34. Acumulator Tab

Parametre

Parametreya IP-yê hatî çêkirin

Giranî

Acumulator çalak bike?

accumulator

BELÊ NA

Cureya operasyona akumulatorê çi ye?

accum_directi ADD,

SUB

Nirxa Bingehîn NONE
NETÛ
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Terîf
Çavkaniya zelal a asynkron ji bo qeyda têketina coefsel diyar dike. Ji bo çalakkirina vê parameterê divê hûn ketina coefselê tomar bikin hilbijêrin.
Ji bo qeyda têketina coefsel çavkaniya zelal a hevdem diyar dike. Ji bo çalakkirina vê parameterê divê hûn ketina coefselê tomar bikin hilbijêrin.
Nirxên hevberê ji bo vê pirjimara yekem diyar dike. Hejmara bit divê weka ku di wê de hatiye diyarkirin Firehiya hevberê çiqas fireh be? parametre. Pêdivî ye ku hûn COEF an CONSTANT ji bo moda pêşkêşker hilbijêrin da ku vê pîvanê çalak bikin.
Nirxên hevberê ji bo vê pirjimara duyemîn diyar dike. Hejmara bit divê weka ku di wê de hatiye diyarkirin Firehiya hevberê çiqas fireh be? parametre. Pêdivî ye ku hûn COEF an CONSTANT ji bo moda pêşkêşker hilbijêrin da ku vê pîvanê çalak bikin.
Ji bo vê pirjimara sêyem nirxên hevberê diyar dike. Hejmara bit divê weka ku di wê de hatiye diyarkirin Firehiya hevberê çiqas fireh be? parametre. Pêdivî ye ku hûn COEF an CONSTANT ji bo moda pêşkêşker hilbijêrin da ku vê pîvanê çalak bikin.
Ji bo vê qatjimara çaremîn nirxan diyar dike. Hejmara bit divê weka ku di wê de hatiye diyarkirin Firehiya hevberê çiqas fireh be? parametre. Pêdivî ye ku hûn COEF an CONSTANT ji bo moda pêşkêşker hilbijêrin da ku vê pîvanê çalak bikin.

Nirxa Bingehîn NO
LÊZÊDEKIRIN

Terîf
Ji bo çalakkirina akumulatorê ERÊ hilbijêrin. Dema ku hûn taybetmendiya berhevkerê bikar tînin divê hûn hilberîna tomarkirina yekîneya zêdeker hilbijêrin.
Xebata akumulatorê diyar dike: · Ji bo operasyona lêzêdekirinê ADD · Ji bo operasyona derxistinê SUB. Divê hûn YES-ê ji bo berhevkarê çalak bikin hilbijêrin? parametre ji bo çalakkirina vê vebijêrkê.
berdewam…

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametre
Berdewamiya barkirinê Berdewam Çalak bike

Parametreya IP-yê hatî çêkirin

Giranî

gui_ena_prelo On

ad_const

Têketina porta berhevkirinê bi çi ve girêdayî ye?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Ji bo barkirina pêşdibistanê loadconst_val 0 - 64 nirx hilbijêrin

çikyayî

Çavkaniya têketina demjimêrê çi ye?

gui_accum_sl oad_register_ saet

Saet0 Saet1 Saet2

Çavkaniya têketina zelal a asynkron çi ye?

gui_accum_sl oad_register_ aclr

TUNE ACLR0 ACLR1

Çavkaniya têketina zelal a hevdem çi ye?

gui_accum_sl oad_register_ sclr

TUNE SCLR0 SCLR1

Acumulatora ducar çalak bike

gui_double_a Li ser

ccum

Nirxa Bingehîn

Terîf

Accum_sload an çalak bike

sînyalên sload_accum û têketina qeyd bikin

da ku bi dînamîk têketinê hilbijêrin

berhevkar.

Dema ku accum_sload kêm be an sload_accum be, hilbera pirjimarker di berhevkerê de tê xwarin.

Dema ku accum_sload zêde be an sload_accum be, domdarek berbarkirinê ya ku bikarhêner diyar kiriye tê nav berhevkerê.

Divê hûn YES-ê ji bo berhevkarê çalak bikin hilbijêrin? parametre ji bo çalakkirina vê vebijêrkê.

ACCUM_SL OAD

Tevgera nîşana accum_sload/ sload_accum diyar dike.
ACCUM_SLOAD: Accum_sload nizm bişopînin da ku hilberîna pirjimarker li berhevkerê bar bikin.
SLOAD_ACCUM: sload_accum bilind bikşîne da ku hilbera pirjimarker li berhevkerê bar bike.
Ji bo çalakkirina vê pîvanê divê hûn vebijarka domdar a pêşbarkirina çalak bike hilbijêrin.

Nirxa domdar a pêşwext diyar bikin.

Ev nirx dikare bibe 2N ku N nirxa domdar a pêşwextkirî ye.

Dema ku N=64, ew sifirek sabît temsîl dike.

Ji bo çalakkirina vê pîvanê divê hûn vebijarka domdar a pêşbarkirina çalak bike hilbijêrin.

Saet0

Ji bo destnîşankirina sînyala demjimêra têketinê ya ji bo qeyda accum_sload/sload_accum Clock0, Clock1 an Clock2 hilbijêrin.
Ji bo çalakkirina vê pîvanê divê hûn vebijarka domdar a pêşbarkirina çalak bike hilbijêrin.

NETÛ

Ji bo qeyda accum_sload/sload_accum çavkaniya zelal a asynchron diyar dike.
Ji bo çalakkirina vê pîvanê divê hûn vebijarka domdar a pêşbarkirina çalak bike hilbijêrin.

NETÛ

Ji bo qeyda accum_sload/sload_accum çavkaniya zelal a hevdemî diyar dike.
Ji bo çalakkirina vê pîvanê divê hûn vebijarka domdar a pêşbarkirina çalak bike hilbijêrin.

Qeyda akumulatorê ducar çalak dike.

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 54

Send Feedback

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Tabê Sîstolîk/Cainout

Tablo 35. Tabela Sîstolîk/Zincîra Zêdeker

Parametre Veberkera zincîra çalak bike

Parametreya IP-yê hatî çêkirin

Giranî

chainout_add YES,

Cureya operasyona lêzêdekirina zincîra çi ye?

chainout_add ADD,

er_direction

SUB

Ketina 'negatîf' ji bo lêzêdekera zincîreyê çalak bike?

Port_negate

PORT_USED, PORT_BIKARANÎN

Têketina 'negatîf' qeyd bike? negate_regist er

NEQYDÎ, SEAT 0, SEAT1, SEAT2, SEAT3

Çavkaniya têketina zelal a asynkron çi ye?

negate_aclr

TUNE ACLR0 ACLR1

Çavkaniya têketina zelal a hevdem çi ye?

negate_sclr

TUNE SCLR0 SCLR1

Derengiya Sîstolîk
Tomarên derengmayîna sîstolîk çalak bike

gui_systolic_d Li ser

elay

Çavkaniya têketina demjimêrê çi ye?

gui_systolic_d CLOCK0,

elay_clock

CLOCK1,

Nirxa Bingehîn
NA

Terîf
ERÊ hilbijêrin da ku modula lêzêdekera zincîra çalak bike.

LÊZÊDEKIRIN

Operasyona lêzêdekirina zincîreyê diyar dike.
Ji bo operasyona jêbirinê, divê ÎMZANÎ ji bo têketinên Pirjimar A-yê forma temsîlkirinê çi ye were hilbijartin? û formata nûnertiyê ji bo têketinên Pirjimar B çi ye? di tabloya Pirrjimaran de.

PORT_UN BIKARANÎ

Ji bo çalakkirina sînyala têketina negatîf PORT_USED hilbijêrin.
Dema ku lêzêdekera zincîreyê neçalak bibe ev parametre nederbasdar e.

NEQEYDÊ ERED

Ji bo ku qeyda têketinê ji bo sînyala ketina negatîf çalak bike û ji bo qeyda negatîf sînyala demjimêra têketinê diyar bike.
Heke qeyda têketina negatîf ne hewce be, NEQYDIRÎ hilbijêrin
Dema ku hûn hilbijêrin ev parametre nederbasdar e:
· NA ji bo Enable chainout adder or
· PORT_UNUSED ji bo têketina 'negatîf' ji bo lêzêdekera zincîreyê çalak bike? parametre an

NETÛ

Ji bo qeyda negatîf çavkaniya zelal a asynkron diyar dike.
Dema ku hûn hilbijêrin ev parametre nederbasdar e:
· NA ji bo Enable chainout adder or
· PORT_UNUSED ji bo têketina 'negatîf' ji bo lêzêdekera zincîreyê çalak bike? parametre an

NETÛ

Ji bo qeyda negatîf çavkaniya zelal a hevdemî diyar dike.
Dema ku hûn hilbijêrin ev parametre nederbasdar e:
· NA ji bo Enable chainout adder or
· PORT_UNUSED ji bo têketina 'negatîf' ji bo lêzêdekera zincîreyê çalak bike? parametre an

JI CLOCK0

Vê vebijarkê hilbijêrin ku moda systolic çalak bike. Dema ku hûn 2, an 4 hilbijêrin, ji bo Hejmara pirjimaran çend e, ev pîvan heye? parametre. Pêdivî ye ku hûn derketina Tomarê ya yekîneya lêzêdeker çalak bikin da ku tomarên derengmayîna sîstolîk bikar bînin.
Ji bo qeyda derengiya systolî sînyala demjimêra têketinê diyar dike.
berdewam…

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Parametre

Parametreya IP-yê hatî çêkirin

Giranî

CLOCK2,

Çavkaniya têketina zelal a asynkron çi ye?

gui_systolic_d elay_aclr

TUNE ACLR0 ACLR1

Çavkaniya têketina zelal a hevdem çi ye?

gui_systolic_d elay_sclr

TUNE SCLR0 SCLR1

Nirxa Bingehîn
NETÛ
NETÛ

Terîf
Ji bo çalakkirina vê vebijarkê divê hûn tomarên derengiya systolic çalak bikin hilbijêrin.
Çavkaniya zelal a asynkron ji bo qeyda derengiya systolî diyar dike. Ji bo çalakkirina vê vebijarkê divê hûn tomarên derengiya systolic çalak bikin hilbijêrin.
Çavkaniya zelal a hevdemî ji bo qeyda derengiya systolic diyar dike. Ji bo çalakkirina vê vebijarkê divê hûn tomarên derengiya systolic çalak bikin hilbijêrin.

8.6.7. Pipelining Tab

Tablo 36. Pipelining Tab

Parametre Pipelining Configuration

Parametreya IP-yê hatî çêkirin

Giranî

Ma hûn dixwazin qeyda boriyê li têketinê zêde bikin?

gui_pipelining Na, Belê

Nirxa Bingehîn
Na

Ji kerema xwe re diyar bikin

latency

hejmara demjimêra derengiyê

cycles

Her nirxek ji 0-ê mezintir e

Çavkaniya têketina demjimêrê çi ye?

gui_input_dereng ncy_clock

SEAT 0, SEAT1, SEAT2

Çavkaniya têketina zelal a asynkron çi ye?

gui_input_late ncy_aclr

TUNE ACLR0 ACLR1

Çavkaniya têketina zelal a hevdem çi ye?

gui_input_late ncy_sclr

TUNE SCLR0 SCLR1

CLOCK0 TUNE

Terîf
Erê hilbijêrin da ku astek zêde ya qeyda lûleyê li sînyalên têketinê çalak bikin. Divê hûn ji bo nirxek ji 0 mezintir diyar bikin Ji kerema xwe hejmara parametreyên çerxên demjimêra derengiyê diyar bikin.
Di çerxên demjimêrê de derengiya xwestinê diyar dike. Yek asta qeyda boriyê = 1 dereng di çerxa demjimêrê de. Divê hûn ERÊ hilbijêrin ji bo Ma hûn dixwazin qeyda boriyê li têketinê zêde bikin? ji bo çalakkirina vê vebijêrkê.
Saet0, Saet1 an Saet2 hilbijêrin da ku sînyala demjimêra têketina qeyda boriyê çalak bikin û diyar bikin. Divê hûn ERÊ hilbijêrin ji bo Ma hûn dixwazin qeyda boriyê li têketinê zêde bikin? ji bo çalakkirina vê vebijêrkê.
Çavkaniya zelal a asynkron a qeydê ji bo qeyda boriyê ya zêde diyar dike. Divê hûn ERÊ hilbijêrin ji bo Ma hûn dixwazin qeyda boriyê li têketinê zêde bikin? ji bo çalakkirina vê vebijêrkê.
Çavkaniya zelal a hemdem a qeydê ji bo qeyda boriyê ya zêde diyar dike. Divê hûn ERÊ hilbijêrin ji bo Ma hûn dixwazin qeyda boriyê li têketinê zêde bikin? ji bo çalakkirina vê vebijêrkê.

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 56

Send Feedback

683490 | 2020.10.05 Feedback bişîne

9. ALTMEMMULT (Malqatkerê hevberê domdar-based bîra) Core IP

Baldarî:

Intel di guhertoya 20.3 ya Intel Quartus Prime Pro Edition de piştgirîya vê IP-yê rakirin. Ger bingeha IP-ya di sêwirana we de cîhazên di Intel Quartus Prime Pro Edition de armanc dike, hûn dikarin IP-yê bi LPM_MULT Intel FPGA IP-yê veguherînin an IP-ê ji nû ve biafirînin û sêwirana xwe bi karanîna nermalava Intel Quartus Prime Standard Edition berhev bikin.

Navika IP-ya ALTMEMMULT tê bikar anîn da ku bi karanîna blokên bîranîna onchip-ê yên ku di Intel FPGA-yê de têne dîtin (bi blokên bîranînê M512, M4K, M9K, û MLAB ve) pirjimar-bingeha bîranînê çêbikin. Ev navika IP-ê bikêr e heke hûn çavkaniyên têr tunebin ku hûn pirjimaran di hêmanên mantiqî (LEs) an çavkaniyên pirjimarker ên taybetî de bicîh bikin.
Navika IP-ya ALTMEMMULT fonksiyonek hevdem e ku demjimêrek hewce dike. Naveroka IP-ya ALTMEMMULT ji bo komek parameter û taybetmendiyan pirjimarek bi rêjeyek piçûktir û derengiya gengaz pêk tîne.
Nîgara jêrîn portên ji bo bingeha IP-ya ALTMEMMULT nîşan dide.

jimar 21. Portên ALTMEMMULT

ALTMEMMULT

data_in[] sload_data coeff_in[]

encam[] encam_derbasdar load_done

sload_coeff

saeta sclr
inst

Taybetmendiyên Agahdariya Têkildar li ser rûpela 71

9.1. Taybetmendî
Navika IP-ya ALTMEMMULT van taybetmendiyan pêşkêşî dike: · Bi karanîna blokên bîranînê yên li ser-çîpê ku di nav de têne dîtin, tenê pirjimarkerên bingehîn diafirîne.
Intel FPGAs · Firehiya daneyê ya 1 bit piştgirî dike · Forma nûnertiya daneya îmzekirî û ne îmzekirî piştgirî dike · Bi derengiya derketinê ya sabît piştgirî dide boriyê

ISO 9001:2015 Qeydkirî ye

9. ALTMEMMULT (Malqatkera hevbera domdar a li ser bingeha bîranînê) IP Core 683490 | 2020.10.05
· Di bîranîna gihîştina rasthatî (RAM) de çendîn sabit hilîne
· Vebijarkek peyda dike ku celebê bloka RAM-ê hilbijêrin
· Parçeyên têketina zelal û bargiran ên vebijarkî piştgirî dike
9.2. Prototîpa Verilog HDL
Prototîpa Verilog HDL ya jêrîn di Verilog Design de cih digire File (.v) altera_mf.v di pelrêça senteza eda.
module altmemmult #( parametre coeff_representation = "IMZANÎ", qasê parametre 0 = "NEKIRTIN", parametre data_representation = "IMZANÎN", parametre purpose_device_family = "nebikaranîn", parametre max_clock_cycles_per_result = 1, parametreya hejmara_of_block, parameterê_of_blocktype AU= total_latency = 1, parametre width_c = 1, parametre width_d = 1, parametre width_r = 1, parametre width_s = 1, parametre lpm_type = "altmemmult", parametre lpm_hint = "nebikaranîn") (saeta têlê têlê, têla têlê [width_c-1: 1]coeff_in, têla têlê [width_d-0:1] data_in, têla derketinê load_done, têla derketinê [width_r-0:1] encam, têla derketinê encam_valid, têla têlê sclr, têla têlê [width_s-0:1] sel, têl têl sload_coeff, têl têl sload_data)/* sentez syn_black_box=0 */; endmodule
9.3. Daxuyaniya Pêkhateya VHDL
Daxuyaniya pêkhateya VHDL di sêwirana VHDL de cih digire File (.vhd) altera_mf_components.vhd di pirtûkxanevhdlaltera_mf pelrêça.
component altmemmult generic (coeff_representation:string:= "SIGNED"; coefficient0:string:= "NEKIRIN"; data_representation:string := "SIGNED"; mebest_device_family:string := "nebikaranîn"; max_clock_sikler: max_clock_sikler: jimareya_xwezayî: := ram_block:string := AUTO_latency:natural width_r:natural := "altmemmult"); port(clock:in std_logic; coeff_in:in std_logic_vector(width_c-1 downto 1) := (yên din => '1'); data_in:in std_logic_vector(width_d-1 down 0);

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 58

Send Feedback

9. ALTMEMMULT (Malqatkera hevbera domdar a li ser bingeha bîranînê) IP Core 683490 | 2020.10.05

load_done: out std_logic; encam: out std_logic_vector(width_r-1 down to 0); result_valid: out std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 ber bi 0) := (yên din => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); pêkhateya dawî;

9.4. Ports

Tabloyên jêrîn portên ketin û derketinê yên ji bo core IP-ya ALTMEMMULT navnîş dikin.

Table 37. Ports Input ALTMEMMULT

Navê Port

Required

Terîf

seet

Erê

Ketina demjimêrê ji bo pirjimarkerê.

hevbend_di[]

Porta têketina hevberê ji bo pirjimar. Mezinahiya porta têketinê bi nirxa parametreya WIDTH_C ve girêdayî ye.

data_di[]

Erê

Porta têketina daneyê ji pirjimarkerê re. Mezinahiya porta têketinê bi nirxa parametreya WIDTH_D ve girêdayî ye.

sclr

Ketina zelal a hevdem. Heke neyê bikar anîn, nirxa xwerû çalak bilind e.

sel[]

Hilbijartina rêjeya sabît. Mezinahiya porta têketinê bi WIDTH_S ve girêdayî ye

nirxa parametre.

sload_coeff

Porta têketina hevdemî ya barkirinê. Nirxa hevbera hilbijartî ya niha bi nirxa ku di têketina coeff_in de hatî destnîşan kirin diguhezîne.

sload_data

Porta têketina daneya barkirina hevdem. Nîşana ku operasyona nû ya pirjimariyê diyar dike û her operasyona pirjimariyê ya heyî betal dike. Ger pîvana MAX_CLOCK_CYCLES_PER_RESULT nirxek 1 hebe, porta têketina sload_data tê paşguh kirin.

Table 38. Ports Derketina ALTMEMMULT

Navê Port

Required

Terîf

netîce[]

Erê

Porta derana pirjimar. Mezinahiya porta têketinê bi nirxa parametreya WIDTH_R ve girêdayî ye.

encam_derbasdar

Erê

Nîşan dide kengê derketî encamek derbasdar a pirjimariyek tam e. Ger pîvana MAX_CLOCK_CYCLES_PER_RESULT nirxek 1 hebe, porta encam_derbasdar nayê bikar anîn.

load_done

Nîşan dide kengê hevbera nû barkirinê qediya. Nîşana load_done destnîşan dike dema ku hevberek nû barkirinê qediya. Heya ku sînyala load_done bilind nebe, tu nirxek hevberek din nikare li bîra were barkirin.

9.5. Parametre

Tabloya jêrîn pîvanên ji bo navika IP-ya ALTMEMMULT navnîş dike.

Tablo 39.
WIDTH_D WIDTH_C

Parametreyên ALTMEMMULT
Navê Parametre

Type Required

Terîf

Hejmara tev Erê

Firehiya porta data_in[] diyar dike.

Hejmara tev Erê

Firehiya porta coeff_in[] diyar dike. berdewam…

Send Feedback

Rêbernameya Bikarhêner Corên IP-ya Arîtmetîk a Intel FPGA 59

9. ALTMEMMULT (Malqatkera hevbera domdar a li ser bingeha bîranînê) IP Core 683490 | 2020.10.05

Navê Parametrê WIDTH_R WIDTH

Belge / Çavkanî

intel FPGA Corên IP-ya Arîtmetîk a Bêkêmasî [pdf] Rehbera bikaranînê
FPGA Corên IP-ya Erêtmetîk ên Bêkêmasî, Corên IP-ya Arîtmetîk ên Yekjimar, Corên IP-ya Arîtmetîk, Corên IP-yê

Çavkanî

Manual Bikarhêner

Corên IP-ya Arîtmetîk a FPGA ya Têrjimar

Belge / Çavkanî

Çavkanî

Bihêle şîroveyek

Bersiv betal bike

Corên IP-ya Arîtmetîk a FPGA ya Têrjimar

Belge / Çavkanî

Çavkanî

Posts Related

Bihêle şîroveyek

Bersiv betal bike