Microsemi IGLOO2 HPMS AHB 버스 매트릭스 구성 사용 설명서

이글루2 HPMS
AHB 버스 매트릭스 구성

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소개

IGLOO2 시스템 빌더는 설계에 사용할 메모리 선택에 따라 메모리 매핑을 자동으로 구성합니다. 메모리 매핑에 대한 사용자 구성은 필요하지 않습니다.
HPMS AHB Bus Matrix 구성기를 사용하여 중재 계획을 구성할 수 있습니다. AHB Bus Matrix 액세스 옵션을 구성하려면 System Builder의 Security 탭을 사용합니다(그림 1 참조).
구성기에 입력된 값은 전원을 켜거나 DEVRST_N 외부 패드가 설정/해제될 때 SYSREG 블록에 로드됩니다.
이 문서에서는 이러한 옵션에 대한 간략한 설명을 제공합니다. 자세한 내용은 다음을 참조하십시오. Microsemi IGLOO2 실리콘 사용자 가이드.

구성 옵션

중재
AHB 버스 매트릭스의 각 슬레이브 디바이스에는 중재자가 들어 있습니다. 중재는 두 레벨에서 수행됩니다. 첫 번째 레벨에서 고정된 더 높은 우선순위 마스터는 슬레이브에 대한 모든 액세스 요청에 대해 평가됩니다. 두 번째 레벨에서 나머지 버스는 슬레이브에 대한 모든 액세스 요청에 대해 라운드 로빈 방식으로 평가됩니다.
메모 즉석에서 런타임 코드에서 중재 계획을 동적으로 재정의할 수 있습니다. 다음 슬레이브 중재 구성 매개변수는 SYSREG 블록의 사용자 프로그래밍 가능 레지스터입니다.
HPMS 옵션의 HPMS AHB 버스 매트릭스 탭에서 다음 매개변수를 구성할 수 있습니다.

프로그래밍 가능한 가중치 - MASTER_WEIGHT0_CR 및 MASTER_WEIGHT1_CR은 SYSREG 블록에 위치한 5비트 프로그래밍 가능한 레지스터로, 고정된 우선순위 마스터에 의해 중단되지 않고 또는 WRR 사이클에서 다음 마스터로 이동하기 전에 가중 마스터가 수행할 수 있는 연속 전송 수를 정의합니다. 각 마스터의 라운드 로빈 가중치는 1~32 사이의 값으로 사용자가 구성할 수 있습니다. 기본값은 1입니다(그림 1-1).

프로그래밍 가능한 슬레이브 최대 대기 시간 - 슬레이브 최대 대기 시간, ESRAM_MAX_LAT는 WRR 마스터가 슬레이브에 액세스하는 동안 eSRAM 액세스를 중재하는 고정 우선순위 마스터에 대한 피크 대기 시간을 결정하는 SYSREG 블록에 있는 3비트 프로그래밍 가능한 레지스터입니다. 정의된 대기 시간 기간 후에 WRR 마스터는 슬레이브 액세스를 위해 재중재해야 합니다. 슬레이브 최대 대기 시간은 1~8클럭 사이클(기본값 8)에서 구성할 수 있습니다. ESRAM_MAX_LAT는 eSRAM 슬레이브를 주소 지정하는 고정 우선순위 마스터에만 지원되며 WRR 마스터에는 영향을 미치지 않습니다. 시스템 설계자는 이 기능을 사용하여 eSRAM 액세스에 대한 프로세서 대기 시간이 정의된 수의 클록 사이클로 제한되도록 할 수 있습니다. 이는 실시간이 중요한 기능에 대한 ISR 대기 시간을 제한하는 데 도움이 됩니다(그림 1-2).

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