F Tile Serial Lite IV មគ្គុទ្ទេសក៍អ្នកប្រើ Intel FPGA IP

មាតិកា លាក់

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV ការណែនាំអ្នកប្រើប្រាស់ Intel® FPGA IP
បានធ្វើបច្ចុប្បន្នភាពសម្រាប់ Intel® Quartus® Prime Design Suite: 22.1 IP Version: 5.0.0

កំណែអនឡាញ ផ្ញើមតិកែលម្អ

UG-០៦

លេខសម្គាល់៖ 683074 កំណែ៖ 2022.04.28

មាតិកា
មាតិកា
1. អំពី F-Tile Serial Lite IV Intel® FPGA IP User Guide……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP ជាងview…………………………………………………………………. ៦ ២.១. ព័ត៌មានចេញផ្សាយ…………………………………………………………………………………..៧ ២.២. មុខងារដែលបានគាំទ្រ………………………………………………………………………………….. ៧ ២.៣. កម្រិតគាំទ្រកំណែ IP ……………………………………………………………………………..6 2.1. ការគាំទ្រកម្រិតល្បឿនឧបករណ៍…………………………………………………………………..7 2.2. ការប្រើប្រាស់ធនធាន និងភាពយឺតយ៉ាវ……………………………………………………………………………… ៩ ២.៦. ប្រសិទ្ធភាពកម្រិតបញ្ជូន………………………………………………………………………………. ៩
3. ការចាប់ផ្តើម……………………………………………………………………………………………. ១១ ៣.១. ការដំឡើង និងផ្តល់អាជ្ញាប័ណ្ណ Intel FPGA IP Cores …………………………………………………… 11 ៣.១.១. របៀបវាយតម្លៃ IP របស់ Intel FPGA …………………………………………………………………. ១១ ៣.២. ការកំណត់ IP Parameters and Options…………………………………………………… ១៤ ៣.៣. បង្កើត File រចនាសម្ព័ន្ធ……………………………………………………………………………… ១៤ ៣.៤. ការក្លែងធ្វើ Intel FPGA IP Cores ………………………………………………………………… 14 ៣.៤.១. ការក្លែងធ្វើ និងផ្ទៀងផ្ទាត់ការរចនា…………………………………………………… ១៧ ៣.៥. ការសំយោគស្នូល IP នៅក្នុងឧបករណ៍ EDA ផ្សេងទៀត ………………………………………………………. ១៧ ៣.៦. ការចងក្រងការរចនាពេញលេញ………………………………………………………………………………..១៨
៤.ការពិពណ៌នាមុខងារ……………………………………………………………………………….. ១៩ ៤.១. TX Datapath …………………………………………………………………………………………… 4 ៤.១.១. អាដាប់ទ័រ TX MAC ………………………………………………………………………….. ២១ ៤.១.២. Control Word (CW) Insertion………………………………………………………………… ២៣ ៤.១.៣. TX CRC…………………………………………………………………………………………… ២៨ ៤.១.៤. TX MII Encoder……………………………………………………………………………….19 ៤.១.៥. TX PCS និង PMA………………………………………………………………………….. ៣០ ៤.២. RX Datapath……………………………………………………………………………………………. ៣០ ៤.២.១. RX PCS និង PMA………………………………………………………………………….. ៣១ ៤.២.២. RX MII Decoder ……………………………………………………………………………… ៣១ ៤.២.៣. RX CRC…………………………………………………………………………………………….. ៣១ ៤.២.៤. RX Deskew………………………………………………………………………………….4.1 ៤.២.៥. ការដក RX CW ………………………………………………………………………… ៣៥ ៤.៣. F-Tile Serial Lite IV Intel FPGA ស្ថាបត្យកម្មនាឡិកា IP …………………………………………. ៣៦ ៤.៤. Reset and Link Initialization………………………………………………………………………………..៣៧ ៤.៤.១. TX Reset and Initialization Sequence…………………………………………………. ៣៨ ៤.៤.២. RX Reset and Initialization Sequence………………………………………………………. ៣៩ ៤.៥. អត្រាភ្ជាប់ និងការគណនាប្រសិទ្ធភាពកម្រិតបញ្ជូន…………………………………………………….. ៤០
5. ប៉ារ៉ាម៉ែត្រ…………………………………………………………………………………………………………. ៤២
6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals…………………………………………….. ៤៤ ៦.១. សញ្ញានាឡិកា………………………………………………………………………………………….៤៤ ៦.២. កំណត់សញ្ញាឡើងវិញ…………………………………………………………………………………………… ៤៤ ៦.៣. MAC Signals ………………………………………………………………………………………….. ៤៥ ៦.៤. Transceiver Reconfiguration Signals …………………………………………………………………… ៤៨ ៦.៥. សញ្ញា PMA ………………………………………………………………………………………………………… ៤៩

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 2

ផ្ញើមតិកែលម្អ

មាតិកា
7. ការរចនាជាមួយ F-Tile Serial Lite IV Intel FPGA IP……………………………………………… 51 7.1. កំណត់គោលការណ៍ណែនាំឡើងវិញ……………………………………………………………………………….. ៥១ ៧.២. សេចក្តីណែនាំអំពីការដោះស្រាយកំហុស………………………………………………………………………………..៥១
8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives…………………………………………. 52 9. Document Revision History for the F-Tile Serial Lite IV Intel FPGA IP User Guide………53

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 3

683074 | 2022.04.28 ផ្ញើមតិកែលម្អ

1. អំពី F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

ឯកសារនេះពិពណ៌នាអំពីលក្ខណៈពិសេស IP ការពិពណ៌នាអំពីស្ថាបត្យកម្ម ជំហានដើម្បីបង្កើត និងគោលការណ៍ណែនាំក្នុងការរចនា F-Tile Serial Lite IV Intel® FPGA IP ដោយប្រើឧបករណ៍បញ្ជូន F-tile នៅក្នុងឧបករណ៍ Intel AgilexTM ។

ទស្សនិកជនដែលមានបំណង

ឯកសារនេះត្រូវបានបម្រុងទុកសម្រាប់អ្នកប្រើប្រាស់ដូចខាងក្រោម៖
· រចនាស្ថាបត្យករដើម្បីធ្វើការជ្រើសរើស IP ក្នុងដំណាក់កាលធ្វើផែនការរចនាកម្រិតប្រព័ន្ធ
· អ្នករចនាផ្នែករឹងនៅពេលបញ្ចូល IP ទៅក្នុងការរចនាកម្រិតប្រព័ន្ធរបស់ពួកគេ។
· វិស្វករដែលមានសុពលភាពក្នុងអំឡុងពេលការក្លែងធ្វើកម្រិតប្រព័ន្ធ និងដំណាក់កាលសុពលភាពផ្នែករឹង

ឯកសារពាក់ព័ន្ធ

តារាងខាងក្រោមរាយបញ្ជីឯកសារយោងផ្សេងទៀតដែលទាក់ទងនឹង F-Tile Serial Lite IV Intel FPGA IP ។

តារាង 1 ។

ឯកសារពាក់ព័ន្ធ

ឯកសារយោង

F-Tile Serial Lite IV Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

សន្លឹកទិន្នន័យឧបករណ៍ Intel Agilex

ការពិពណ៌នា
ឯកសារនេះផ្តល់នូវជំនាន់ ការណែនាំអំពីការប្រើប្រាស់ និងការពិពណ៌នាមុខងារនៃ F-Tile Serial Lite IV Intel FPGA IP design examples នៅក្នុងឧបករណ៍ Intel Agilex ។
ឯកសារនេះពិពណ៌នាអំពីលក្ខណៈអគ្គិសនី លក្ខណៈប្តូរ ការកំណត់រចនាសម្ព័ន្ធ និងពេលវេលាសម្រាប់ឧបករណ៍ Intel Agilex ។

តារាង 2 ។
CW RS-FEC PMA TX RX PAM4 NRZ

បញ្ជីអក្សរកាត់ និងសទ្ទានុក្រម
អក្សរកាត់

ការពង្រីកការគ្រប់គ្រងពាក្យ Reed-Solomon Forward Error Correction Physical Medium Attachment Transmitter Receiver Pulse-Amplitude Modulation 4-Level Non-return-to-zero

បន្ត…

សាជីវកម្ម Intel ។ រក្សារសិទ្ធគ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

ISO 9001:2015 បានចុះឈ្មោះ

1. អំពី F-Tile Serial Lite IV Intel® FPGA IP User Guide 683074 | 2022.04.28

PCS MII XGMII

អក្សរកាត់

ការពង្រីក Physical Coding Sublayer Media Independent Interface 10 Gigabit Media Independent Interface

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 5

683074 | 2022.04.28 ផ្ញើមតិកែលម្អ

2. F-Tile Serial Lite IV Intel FPGA IP ជាងview

រូបភាពទី 1 ។

F-Tile Serial Lite IV Intel FPGA IP គឺសមរម្យសម្រាប់ការទំនាក់ទំនងទិន្នន័យកម្រិតបញ្ជូនខ្ពស់សម្រាប់កម្មវិធី chip-to-chip, board-to-board និង backplane ។

F-Tile Serial Lite IV Intel FPGA IP រួមបញ្ចូលការគ្រប់គ្រងការចូលប្រើប្រព័ន្ធផ្សព្វផ្សាយ (MAC) ស្រទាប់រងការសរសេរកូដរូបវ័ន្ត (PCS) និងប្លុកឯកសារភ្ជាប់ប្រព័ន្ធផ្សព្វផ្សាយរូបវន្ត (PMA) ។ IP គាំទ្រល្បឿនផ្ទេរទិន្នន័យរហូតដល់ 56 Gbps ក្នុងមួយគន្លង ជាមួយនឹងផ្លូវអតិបរមាចំនួន 4 PAM28 ឬ 16 Gbps ក្នុងមួយផ្លូវដែលមានអតិបរមា XNUMX ផ្លូវ NRZ ។ IP នេះផ្តល់នូវកម្រិតបញ្ជូនខ្ពស់ ស៊ុមលើសកម្រិតទាប ចំនួន I/O ទាប និងគាំទ្រលទ្ធភាពធ្វើមាត្រដ្ឋានខ្ពស់ទាំងចំនួនផ្លូវ និងល្បឿន។ IP នេះក៏អាចកំណត់រចនាសម្ព័ន្ធឡើងវិញបានយ៉ាងងាយដោយមានការគាំទ្រនូវអត្រាទិន្នន័យយ៉ាងទូលំទូលាយជាមួយនឹងរបៀប Ethernet PCS នៃឧបករណ៍បញ្ជូន F-tile ។

IP នេះគាំទ្ររបៀបបញ្ជូនពីរ៖
· របៀបមូលដ្ឋាន – នេះគឺជារបៀបស្ទ្រីមសុទ្ធ ដែលទិន្នន័យត្រូវបានផ្ញើដោយគ្មានកញ្ចប់ចាប់ផ្តើម វដ្តទទេ និងកញ្ចប់ព័ត៌មានបញ្ចប់ដើម្បីបង្កើនកម្រិតបញ្ជូន។ IP យកទិន្នន័យដែលមានសុពលភាពដំបូងជាការចាប់ផ្តើមនៃការផ្ទុះ។
· របៀបពេញ - នេះគឺជារបៀបផ្ទេរកញ្ចប់ព័ត៌មាន។ នៅក្នុងរបៀបនេះ IP ផ្ញើការផ្ទុះមួយ និងវដ្តនៃការធ្វើសមកាលកម្មនៅដើម និងចុងបញ្ចប់នៃកញ្ចប់ព័ត៌មានជាអ្នកកំណត់ព្រំដែន។

ដ្យាក្រាមប្លុកកម្រិតខ្ពស់ F-Tile Serial Lite IV

ចំណុចប្រទាក់ស្ទ្រីម Avalon TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n lanes bits (របៀប NRZ)/ 2*n lanes bits (PAM4 mode)

TX MAC

អាដាប់ទ័រ INSERT

អ៊ិនកូដ MII

កុំព្យូទ័រផ្ទាល់ខ្លួន

កុំព្យូទ័រ TX

TX MII

EMIB អ៊ិនកូដ SCRAMBLER FEC

TX PMA

n Lanes Bits (របៀប PAM4) / n Lanes Bits (របៀប NRZ)
TX Serial Interface

ចំណុចប្រទាក់ស្ទ្រីម Avalon RX
64*n lanes bits (របៀប NRZ)/ 2*n lanes bits (PAM4 mode)

កុំព្យូទ័រ RX

CW RMV

DESKEW

MII

តម្រឹមការឌិកូដ

RX MII

អឺអឹមប៊ី

ឌិកូដ BLOCK Sync & FEC DESCRAMBLER

RX PMA

CSR

2n Lanes Bits (PAM4 mode)/ n Lanes Bits (NRZ mode) RX Serial Interface
Avalon Memory-Mapped Interface Register Config

រឿងព្រេង

តក្កវិជ្ជាទន់

តក្កវិជ្ជារឹង

ISO 9001:2015 បានចុះឈ្មោះ

2. F-Tile Serial Lite IV Intel FPGA IP ជាងview 683074 | ៨០០.៥៥៨.៨៧២២

អ្នកអាចបង្កើត F-Tile Serial Lite IV Intel FPGA IP design examples ដើម្បីស្វែងយល់បន្ថែមអំពីលក្ខណៈពិសេស IP ។ សូមមើល F-Tile Serial Lite IV Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់។
ព័ត៌មានដែលទាក់ទង · ការពិពណ៌នាមុខងារនៅទំព័រ 19 · F-Tile Serial Lite IV Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

២.១. ចេញផ្សាយព័ត៌មាន

កំណែ Intel FPGA IP ត្រូវគ្នានឹងកំណែកម្មវិធី Intel Quartus® Prime Design Suite រហូតដល់ v19.1 ។ ចាប់ផ្តើមនៅក្នុង Intel Quartus Prime Design Suite កំណែ 19.2, Intel FPGA IP មានគ្រោងការណ៍កំណែថ្មី។

លេខ Intel FPGA IP version (XYZ) អាចផ្លាស់ប្តូរជាមួយនឹងកំណែកម្មវិធី Intel Quartus Prime នីមួយៗ។ ការផ្លាស់ប្តូរនៅក្នុង៖

· X បង្ហាញពីការកែប្រែដ៏សំខាន់នៃ IP ។ ប្រសិនបើអ្នកធ្វើបច្ចុប្បន្នភាពកម្មវិធី Intel Quartus Prime អ្នកត្រូវតែបង្កើត IP ឡើងវិញ។
· Y បង្ហាញ IP រួមបញ្ចូលមុខងារថ្មីៗ។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលមុខងារថ្មីៗទាំងនេះ។
· Z បង្ហាញ IP រួមបញ្ចូលការផ្លាស់ប្តូរតិចតួច។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលការផ្លាស់ប្តូរទាំងនេះ។

តារាង 3 ។

F-Tile Serial Lite IV Intel FPGA ព័ត៌មានចេញផ្សាយ IP

ធាតុ IP កំណែ Intel Quartus Prime Version កាលបរិច្ឆេទចេញផ្សាយលេខកូដបញ្ជាទិញ

5.0.0 22.1 2022.04.28 IP-SLITE4F

ការពិពណ៌នា

៣.១. លក្ខណៈពិសេសដែលបានគាំទ្រ
តារាងខាងក្រោមរាយបញ្ជីលក្ខណៈពិសេសដែលមាននៅក្នុង F-Tile Serial Lite IV Intel FPGA IP៖

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 7

2. F-Tile Serial Lite IV Intel FPGA IP ជាងview 683074 | ៨០០.៥៥៨.៨៧២២

តារាង 4 ។

លក្ខណៈពិសេស F-Tile Serial Lite IV Intel FPGA IP

លក្ខណៈ

ការពិពណ៌នា

ការផ្ទេរទិន្នន័យ

· សម្រាប់របៀប PAM4៖
- FHT គាំទ្រត្រឹមតែ 56.1, 58, និង 116 Gbps ក្នុងមួយផ្លូវដែលមានអតិបរមា 4 ផ្លូវ។
- FGT គាំទ្ររហូតដល់ 58 Gbps ក្នុងមួយផ្លូវដែលមានអតិបរមា 12 ផ្លូវ។
សូមមើលតារាងទី 18 នៅទំព័រ 42 សម្រាប់ព័ត៌មានលម្អិតអំពីអត្រាទិន្នន័យឧបករណ៍បញ្ជូនទិន្នន័យដែលគាំទ្រសម្រាប់របៀប PAM4 ។
· សម្រាប់របៀប NRZ៖
- FHT គាំទ្រត្រឹមតែ 28.05 និង 58 Gbps ក្នុងមួយផ្លូវដែលមានអតិបរមា 4 ផ្លូវ។
- FGT កំពុងគាំទ្ររហូតដល់ 28.05 Gbps ក្នុងមួយផ្លូវដែលមានអតិបរមា 16 ផ្លូវ។
សូមមើលតារាងទី 18 នៅទំព័រទី 42 សម្រាប់ព័ត៌មានលម្អិតអំពីអត្រាទិន្នន័យឧបករណ៍បញ្ជូនដែលគាំទ្រសម្រាប់របៀប NRZ ។
· គាំទ្រការផ្សាយបន្ត (មូលដ្ឋាន) ឬរបៀបកញ្ចប់ (ពេញ) ។
· គាំទ្រកញ្ចប់ស៊ុមលើសកម្រិតទាប។
·គាំទ្រការផ្ទេរ granularity បៃសម្រាប់រាល់ទំហំផ្ទុះ។
· គាំទ្រការតម្រឹមផ្លូវដែលផ្តួចផ្តើមដោយអ្នកប្រើប្រាស់ ឬដោយស្វ័យប្រវត្តិ។
· គាំទ្ររយៈពេលតម្រឹមកម្មវិធី។

ភី.ស៊ី

· ប្រើតក្កវិជ្ជា IP រឹង ដែលភ្ជាប់ជាមួយឧបករណ៍បញ្ជូនត Intel Agilex F-tile សម្រាប់ការកាត់បន្ថយធនធានតក្កវិជ្ជាទន់។
· គាំទ្ររបៀបម៉ូឌុល PAM4 សម្រាប់ការបញ្ជាក់ 100GBASE-KP4 ។ RS-FEC តែងតែត្រូវបានបើកនៅក្នុងរបៀបម៉ូឌុលនេះ។
· គាំទ្រ NRZ ជាមួយនឹងរបៀបម៉ូឌុល RS-FEC ស្រេចចិត្ត។
· គាំទ្រការឌិកូដ 64b/66b ។

ការរកឃើញកំហុស និងការដោះស្រាយ

· គាំទ្រការពិនិត្យមើលកំហុស CRC នៅលើផ្លូវទិន្នន័យ TX និង RX ។ ·គាំទ្រការពិនិត្យមើលកំហុសតំណ RX ។ ·គាំទ្រការរកឃើញកំហុស RX PCS ។

ចំណុចប្រទាក់

· គាំទ្រតែការផ្ទេរកញ្ចប់ព័ត៌មានពេញលេញជាមួយនឹងតំណភ្ជាប់ឯករាជ្យ។
· ប្រើការតភ្ជាប់ពីចំណុចមួយទៅចំណុចទៅឧបករណ៍ FPGA ជាច្រើនជាមួយនឹងភាពយឺតនៃការផ្ទេរទិន្នន័យទាប។
·គាំទ្រពាក្យបញ្ជាដែលកំណត់ដោយអ្នកប្រើប្រាស់។

២.៣. កម្រិតគាំទ្រកំណែ IP

កម្មវិធី Intel Quartus Prime និងឧបករណ៍ Intel FPGA គាំទ្រសម្រាប់ F-Tile Serial Lite IV Intel FPGA IP មានដូចខាងក្រោម៖

តារាង 5 ។

កំណែ IP និងកម្រិតគាំទ្រ

Intel Quartus Prime 22.1

ឧបករណ៍បញ្ជូន Intel Agilex F-tile

IP Version Simulation Compilation Design Hardware

5.0.0

២.៤. ការគាំទ្រកម្រិតល្បឿនឧបករណ៍
F-Tile Serial Lite IV Intel FPGA IP គាំទ្រកម្រិតល្បឿនខាងក្រោមសម្រាប់ឧបករណ៍ Intel Agilex F-tile៖ · កម្រិតល្បឿនបញ្ជូន៖ -1, -2, និង -3 · ថ្នាក់ល្បឿនស្នូល៖ -1, -2, និង - ៣

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 8

ផ្ញើមតិកែលម្អ

2. F-Tile Serial Lite IV Intel FPGA IP ជាងview 683074 | ៨០០.៥៥៨.៨៧២២

ព័ត៌មានពាក់ព័ន្ធ
សន្លឹកទិន្នន័យឧបករណ៍ Intel Agilex ព័ត៌មានបន្ថែមអំពីអត្រាទិន្នន័យដែលបានគាំទ្រនៅក្នុងឧបករណ៍បញ្ជូន Intel Agilex F-tile ។

២.៥. ការប្រើប្រាស់ធនធាន និងការពន្យាពេល

ធនធាន និងភាពយឺតយ៉ាវសម្រាប់ F-Tile Serial Lite IV Intel FPGA IP ត្រូវបានទទួលពីកម្មវិធី Intel Quartus Prime Pro Edition កំណែ 22.1។

តារាង 6 ។

Intel Agilex F-Tile Serial Lite IV ការប្រើប្រាស់ធនធាន IP របស់ Intel FPGA
ការវាស់វែងភាពយឺតយ៉ាវគឺផ្អែកលើភាពយឺតនៃការធ្វើដំណើរជុំពីការបញ្ចូល TX ស្នូលទៅទិន្នផលស្នូល RX ។

ប្រភេទឧបករណ៍បញ្ជូន

វ៉ារ្យ៉ង់

ចំនួននៃ Data Lanes Mode RS-FEC ALM

ភាពយឺតយ៉ាវ (វដ្តនាឡិកាស្នូល TX)

FGT

28.05 Gbps NRZ ១៦

Basic Disabled 21,691 65

Full Disabled ២២.១៣៥ ៦៥

មូលដ្ឋានបានបើក 21,915 189

បានបើកពេញ 22,452 189

58 Gbps PAM4 ១២

មូលដ្ឋានបានបើក 28,206 146

បានបើកពេញ 30,360 146

FHT

58 Gbps NRZ

មូលដ្ឋានបានបើក 15,793 146

បានបើកពេញ 16,624 146

58 Gbps PAM4 ១២

មូលដ្ឋានបានបើក 15,771 154

បានបើកពេញ 16,611 154

116 Gbps PAM4 ១២

មូលដ្ឋានបានបើក 21,605 128

បានបើកពេញ 23,148 128

២.៦. ប្រសិទ្ធភាពកម្រិតបញ្ជូន

តារាង 7 ។

ប្រសិទ្ធភាពកម្រិតបញ្ជូន

របៀបបញ្ជូនអថេរ

PAM 4

របៀបស្ទ្រីម RS-FEC

បានបើកដំណើរការពេញលេញ

បានបើកដំណើរការមូលដ្ឋាន

អត្រាប៊ីតចំណុចប្រទាក់ស៊េរីជា Gbps (RAW_RATE)
ទំហំនៃការផ្ទេរទិន្នន័យក្នុងចំនួនពាក្យ (BURST_SIZE) (1)
រយៈពេលតម្រឹមក្នុងរង្វង់នាឡិកា (SRL4_ALIGN_PERIOD)

១២៣ ៤

ការកំណត់

NRZ

ពេញ

ពិការ

បានបើក

28.0

2,048

4,096

Basic Disabled 28.0

បានបើកដំណើរការ 28.0

4,194,304

4,096

4,096 បន្ត…

(1) BURST_SIZE សម្រាប់របៀបមូលដ្ឋានខិតជិតភាពគ្មានកំណត់ ហេតុនេះចំនួនច្រើនត្រូវបានប្រើ។

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 9

2. F-Tile Serial Lite IV Intel FPGA IP ជាងview 683074 | ៨០០.៥៥៨.៨៧២២

អថេរ

ការកំណត់

អ៊ិនកូដ 64/66b

៣៤ ៣៥ ២៣ ៨៦ ៧ ៤

លើសពីទំហំផ្ទុះក្នុងចំនួនពាក្យ (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

កំឡុងពេលសម្គាល់តម្រឹម 81,915 ក្នុងវដ្តនាឡិកា (ALIGN_MARKER_PERIOD)

81,915

81,916

ទទឹងសញ្ញាសម្គាល់តម្រឹមក្នុង 5

វដ្តនាឡិកា

(ALIGN_MARKER_WIDTH)

ប្រសិទ្ធភាពកម្រិតបញ្ជូន (4)

៣៤ ៣៥ ២៣ ៨៦ ៧ ៤

អត្រាប្រសិទ្ធភាព (Gbps) (5)

៣៤ ៣៥ ២៣ ៨៦ ៧ ៤

ប្រេកង់នាឡិកាអ្នកប្រើប្រាស់អតិបរមា (MHz) (6)

៣៤ ៣៥ ២៣ ៨៦ ៧ ៤

ព័ត៌មានដែលទាក់ទង អត្រាភ្ជាប់ និងការគណនាប្រសិទ្ធភាពកម្រិតបញ្ជូន នៅទំព័រ 40

(2) ក្នុងទម្រង់ពេញ ទំហំ BURST_SIZE_OVHD គឺរួមបញ្ចូលពាក្យបញ្ជាដែលបានផ្គូផ្គង START/END នៅក្នុងស្ទ្រីមទិន្នន័យ។
(3) សម្រាប់មុខងារ Basic BURST_SIZE_OVHD គឺ 0 ព្រោះមិនមាន START/END កំឡុងពេលចាក់ផ្សាយ។
(4) យោងទៅលើអត្រាភ្ជាប់ និងការគណនាប្រសិទ្ធភាពកម្រិតបញ្ជូន សម្រាប់ការគណនាប្រសិទ្ធភាពកម្រិតបញ្ជូន។
(5) យោងទៅលើ Link Rate និង Bandwidth Efficiency Calculation សម្រាប់ការគណនាអត្រាមានប្រសិទ្ធភាព។
(6) យោងទៅលើអត្រាភ្ជាប់ និងការគណនាប្រសិទ្ធភាពកម្រិតបញ្ជូន សម្រាប់ការគណនាប្រេកង់នាឡិកាអ្នកប្រើប្រាស់អតិបរមា។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 10

ផ្ញើមតិកែលម្អ

683074 | 2022.04.28 ផ្ញើមតិកែលម្អ

3. ការចាប់ផ្តើម

៣.១. ការដំឡើង និងផ្តល់អាជ្ញាប័ណ្ណ Intel FPGA IP Cores

ការដំឡើងកម្មវិធី Intel Quartus Prime រួមមានបណ្ណាល័យ Intel FPGA IP ។ បណ្ណាល័យនេះផ្តល់នូវស្នូល IP ដែលមានប្រយោជន៍ជាច្រើនសម្រាប់ការប្រើប្រាស់ផលិតកម្មរបស់អ្នកដោយមិនចាំបាច់មានអាជ្ញាប័ណ្ណបន្ថែម។ Intel FPGA IP cores មួយចំនួនតម្រូវឱ្យទិញអាជ្ញាប័ណ្ណដាច់ដោយឡែកសម្រាប់ការប្រើប្រាស់ផលិតកម្ម។ របៀបវាយតម្លៃ IP របស់ Intel FPGA អនុញ្ញាតឱ្យអ្នកវាយតម្លៃស្នូល IP របស់ Intel FPGA ដែលមានអាជ្ញាប័ណ្ណទាំងនេះនៅក្នុងការក្លែងធ្វើ និងផ្នែករឹង មុនពេលសម្រេចចិត្តទិញអាជ្ញាប័ណ្ណស្នូល IP ផលិតកម្មពេញលេញ។ អ្នកគ្រាន់តែត្រូវការទិញអាជ្ញាប័ណ្ណផលិតកម្មពេញលេញសម្រាប់ Intel IP cores ដែលមានអាជ្ញាប័ណ្ណ បន្ទាប់ពីអ្នកបានបញ្ចប់ការសាកល្បងផ្នែករឹង និងរួចរាល់ក្នុងការប្រើប្រាស់ IP នៅក្នុងការផលិត។

កម្មវិធី Intel Quartus Prime ដំឡើងស្នូល IP នៅក្នុងទីតាំងខាងក្រោមតាមលំនាំដើម៖

រូបភាពទី 2 ។

ផ្លូវដំឡើងស្នូល IP
intelFPGA(_pro) quartus – មាន ip ផ្នែកទន់ Intel Quartus Prime – មានបណ្ណាល័យ Intel FPGA IP និងស្នូល IP ភាគីទីបី altera – មានកូដប្រភពបណ្ណាល័យ Intel FPGA IP - មានប្រភព Intel FPGA IP files

តារាង 8 ។

ទីតាំងដំឡើងស្នូល IP

ទីតាំង

កម្មវិធី

៖ intelFPGA_proquartusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

វេទិកាវីនដូ* លីនុច*

ចំណាំ៖

កម្មវិធី Intel Quartus Prime មិនគាំទ្រចន្លោះនៅក្នុងផ្លូវដំឡើងទេ។

៣.១.១. របៀបវាយតម្លៃ IP របស់ Intel FPGA
របៀបវាយតម្លៃ IP របស់ Intel FPGA ឥតគិតថ្លៃអនុញ្ញាតឱ្យអ្នកវាយតម្លៃ Intel FPGA IP cores ដែលមានអាជ្ញាប័ណ្ណនៅក្នុងការក្លែងធ្វើ និងផ្នែករឹងមុនពេលទិញ។ របៀបវាយតម្លៃ IP របស់ Intel FPGA គាំទ្រការវាយតម្លៃខាងក្រោមដោយគ្មានអាជ្ញាប័ណ្ណបន្ថែម៖
· ក្លែងធ្វើឥរិយាបថរបស់ Intel FPGA IP core ដែលមានអាជ្ញាប័ណ្ណនៅក្នុងប្រព័ន្ធរបស់អ្នក។ · ផ្ទៀងផ្ទាត់មុខងារ ទំហំ និងល្បឿននៃស្នូល IP យ៉ាងរហ័ស និងងាយស្រួល។ ·បង្កើតកម្មវិធីឧបករណ៍កំណត់ពេលវេលា files សម្រាប់ការរចនាដែលរួមបញ្ចូលស្នូល IP ។ · សរសេរកម្មវិធីឧបករណ៍ជាមួយស្នូល IP របស់អ្នក និងផ្ទៀងផ្ទាត់ការរចនារបស់អ្នកនៅក្នុងផ្នែករឹង។

ISO 9001:2015 បានចុះឈ្មោះ

3. ការចាប់ផ្តើម
683074 | ៨០០.៥៥៨.៨៧២២
របៀបវាយតម្លៃ IP របស់ Intel FPGA គាំទ្ររបៀបប្រតិបត្តិការដូចខាងក្រោម៖
· Tethered-អនុញ្ញាតឱ្យដំណើរការការរចនាដែលមានអាជ្ញាប័ណ្ណ Intel FPGA IP ដោយគ្មានកំណត់ជាមួយនឹងការភ្ជាប់រវាងក្តាររបស់អ្នក និងកុំព្យូទ័រម៉ាស៊ីន។ របៀបភ្ជាប់តម្រូវឱ្យមានក្រុមសកម្មភាពសាកល្បងរួមសៀរៀល (JTAG) ខ្សែភ្ជាប់រវាង JTAG ច្រកនៅលើក្តាររបស់អ្នក និងកុំព្យូទ័រម៉ាស៊ីនដែលកំពុងដំណើរការ Intel Quartus Prime Programmer សម្រាប់រយៈពេលនៃការវាយតម្លៃផ្នែករឹង។ អ្នកសរសេរកម្មវិធីគ្រាន់តែទាមទារការដំឡើងអប្បបរមានៃកម្មវិធី Intel Quartus Prime ប៉ុណ្ណោះ ហើយមិនត្រូវការអាជ្ញាប័ណ្ណ Intel Quartus Prime ទេ។ កុំព្យូទ័រម៉ាស៊ីនគ្រប់គ្រងពេលវេលាវាយតម្លៃដោយបញ្ជូនសញ្ញាតាមកាលកំណត់ទៅឧបករណ៍តាមរយៈ JTAG ច្រក។ ប្រសិនបើស្នូល IP ដែលមានអាជ្ញាប័ណ្ណទាំងអស់នៅក្នុងរបៀបភ្ជាប់ការគាំទ្រការរចនា ពេលវេលាវាយតម្លៃដំណើរការរហូតដល់ការវាយតម្លៃស្នូល IP ណាមួយផុតកំណត់។ ប្រសិនបើស្នូល IP ទាំងអស់គាំទ្រពេលវេលាវាយតម្លៃគ្មានដែនកំណត់ ឧបករណ៍មិនអស់ពេលទេ។
· Untethered-អនុញ្ញាតឱ្យដំណើរការការរចនាដែលមាន IP ដែលមានអាជ្ញាប័ណ្ណក្នុងរយៈពេលកំណត់។ ស្នូល IP ត្រឡប់ទៅរបៀប untethered ប្រសិនបើឧបករណ៍ផ្តាច់ចេញពីកុំព្យូទ័រម៉ាស៊ីនដែលកំពុងដំណើរការកម្មវិធី Intel Quartus Prime ។ ស្នូល IP ក៏ត្រឡប់ទៅរបៀប untethered ប្រសិនបើស្នូល IP ដែលមានអាជ្ញាប័ណ្ណផ្សេងទៀតនៅក្នុងការរចនាមិនគាំទ្ររបៀបភ្ជាប់។
នៅពេលដែលពេលវេលាវាយតម្លៃផុតកំណត់សម្រាប់ Intel FPGA IP ដែលមានអាជ្ញាប័ណ្ណណាមួយនៅក្នុងការរចនា ការរចនានឹងឈប់ដំណើរការ។ IP cores ទាំងអស់ដែលប្រើ Intel FPGA IP Evaluation Mode អស់ពេលដំណាលគ្នា នៅពេលដែលស្នូល IP ណាមួយនៅក្នុងការរចនាអស់ពេល។ នៅពេលដែលពេលវេលាវាយតម្លៃផុតកំណត់ អ្នកត្រូវតែរៀបចំកម្មវិធី FPGA ឡើងវិញ មុនពេលបន្តការផ្ទៀងផ្ទាត់ផ្នែករឹង។ ដើម្បីបន្តការប្រើប្រាស់ស្នូល IP សម្រាប់ការផលិត ទិញអាជ្ញាប័ណ្ណផលិតកម្មពេញលេញសម្រាប់ស្នូល IP ។
អ្នកត្រូវតែទិញអាជ្ញាប័ណ្ណ និងបង្កើតលេខកូដអាជ្ញាប័ណ្ណផលិតកម្មពេញលេញ មុនពេលអ្នកអាចបង្កើតកម្មវិធីឧបករណ៍ដែលមិនមានការរឹតបន្តឹង file. ក្នុងអំឡុងពេលរបៀបវាយតម្លៃ IP របស់ Intel FPGA កម្មវិធីចងក្រងបង្កើតកម្មវិធីឧបករណ៍កំណត់ពេលវេលាតែប៉ុណ្ណោះ file ( _time_limited.sof) ដែលផុតកំណត់នៅពេលវេលាកំណត់។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 12

ផ្ញើមតិកែលម្អ

3. ចាប់ផ្តើម 683074 | 2022.04.28

រូបភាពទី 3 ។

លំហូររបៀបវាយតម្លៃ IP របស់ Intel FPGA
ដំឡើងកម្មវិធី Intel Quartus Prime ជាមួយ Intel FPGA IP Library

កំណត់ប៉ារ៉ាម៉ែត្រ និងធ្វើភ្លាមៗនូវអាជ្ញាប័ណ្ណ Intel FPGA IP Core

ផ្ទៀងផ្ទាត់ IP នៅក្នុងកម្មវិធីត្រាប់តាមដែលគាំទ្រ

ចងក្រងការរចនានៅក្នុងកម្មវិធី Intel Quartus Prime

បង្កើតកម្មវិធីឧបករណ៍កំណត់ពេលវេលា File

រៀបចំកម្មវិធី Intel FPGA Device និងផ្ទៀងផ្ទាត់ប្រតិបត្តិការនៅលើក្រុមប្រឹក្សាភិបាល
គ្មាន IP រួចរាល់សម្រាប់ការប្រើប្រាស់ផលិតកម្មទេ?
បាទ ទិញផលិតកម្មពេញ
អាជ្ញាប័ណ្ណ IP

ចំណាំ៖

រួមបញ្ចូល IP ដែលមានអាជ្ញាប័ណ្ណនៅក្នុងផលិតផលពាណិជ្ជកម្ម
សូមមើលការណែនាំអ្នកប្រើស្នូល IP នីមួយៗសម្រាប់ជំហានប៉ារ៉ាម៉ែត្រ និងព័ត៌មានលម្អិតនៃការអនុវត្ត។
ក្រុមហ៊ុន Intel ផ្តល់អាជ្ញាប័ណ្ណ IP cores លើកៅអីមួយ និងមូលដ្ឋានជារៀងរហូត។ ថ្លៃអាជ្ញាប័ណ្ណរួមមានការថែទាំ និងការគាំទ្រឆ្នាំដំបូង។ អ្នកត្រូវតែបន្តកិច្ចសន្យាថែទាំ ដើម្បីទទួលបានព័ត៌មានថ្មីៗ ជួសជុលបញ្ហា និងជំនួយបច្ចេកទេសលើសពីឆ្នាំដំបូង។ អ្នកត្រូវតែទិញអាជ្ញាប័ណ្ណផលិតកម្មពេញលេញសម្រាប់ Intel FPGA IP cores ដែលទាមទារអាជ្ញាប័ណ្ណផលិតកម្ម មុនពេលបង្កើតកម្មវិធី files ដែលអ្នកអាចប្រើសម្រាប់ពេលវេលាគ្មានដែនកំណត់។ ក្នុងអំឡុងពេលរបៀបវាយតម្លៃ IP របស់ Intel FPGA កម្មវិធីចងក្រងបង្កើតកម្មវិធីឧបករណ៍កំណត់ពេលវេលាតែប៉ុណ្ណោះ file ( _time_limited.sof) ដែលផុតកំណត់នៅពេលវេលាកំណត់។ ដើម្បីទទួលបានលេខកូដអាជ្ញាប័ណ្ណផលិតកម្មរបស់អ្នក សូមចូលទៅកាន់មជ្ឈមណ្ឌលផ្តល់អាជ្ញាប័ណ្ណសេវាកម្មខ្លួនឯងរបស់ Intel FPGA ។
កិច្ចព្រមព្រៀងអាជ្ញាប័ណ្ណកម្មវិធី Intel FPGA គ្រប់គ្រងការដំឡើង និងការប្រើប្រាស់ស្នូល IP ដែលមានអាជ្ញាប័ណ្ណ កម្មវិធីរចនា Intel Quartus Prime និងស្នូល IP ដែលមិនមានអាជ្ញាប័ណ្ណទាំងអស់។

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 13

3. ចាប់ផ្តើម 683074 | 2022.04.28
ព័ត៌មានពាក់ព័ន្ធ · មជ្ឈមណ្ឌលគាំទ្រអាជ្ញាប័ណ្ណ Intel FPGA · ការណែនាំអំពីការដំឡើង និងអាជ្ញាប័ណ្ណកម្មវិធី Intel FPGA
៣.២. ការបញ្ជាក់ប៉ារ៉ាម៉ែត្រ IP និងជម្រើស
កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រ IP អនុញ្ញាតឱ្យអ្នកកំណត់រចនាសម្ព័ន្ធបំរែបំរួល IP ផ្ទាល់ខ្លួនរបស់អ្នកយ៉ាងឆាប់រហ័ស។ ប្រើជំហានខាងក្រោមដើម្បីបញ្ជាក់ជម្រើស IP និងប៉ារ៉ាម៉ែត្រនៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition ។
1. ប្រសិនបើអ្នកមិនទាន់មានគម្រោង Intel Quartus Prime Pro Edition ក្នុងការរួមបញ្ចូល F-Tile Serial Lite IV Intel FPGA IP របស់អ្នកទេ អ្នកត្រូវតែបង្កើតវាមួយ។ ក. នៅក្នុង Intel Quartus Prime Pro Edition សូមចុច File អ្នកជំនួយគម្រោងថ្មី ដើម្បីបង្កើតគម្រោង Quartus Prime ថ្មី ឬ File បើកគម្រោង ដើម្បីបើកគម្រោង Quartus Prime ដែលមានស្រាប់។ អ្នកជំនួយការរំលឹកអ្នកឱ្យបញ្ជាក់ឧបករណ៍។ ខ. បញ្ជាក់គ្រួសារឧបករណ៍ Intel Agilex ហើយជ្រើសរើសឧបករណ៍ F-tile ផលិតកម្មដែលបំពេញតាមតម្រូវការថ្នាក់ល្បឿនសម្រាប់ IP ។ គ. ចុច Finish ។
2. នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង និងជ្រើសរើស F-Tile Serial Lite IV Intel FPGA IP ។ បង្អួចបំរែបំរួល IP ថ្មីលេចឡើង។
3. បញ្ជាក់ឈ្មោះកម្រិតកំពូលសម្រាប់បំរែបំរួល IP ផ្ទាល់ខ្លួនថ្មីរបស់អ្នក។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្ររក្សាទុកការកំណត់បំរែបំរួល IP នៅក្នុង a file មានឈ្មោះ .ip
4. ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។ 5. បញ្ជាក់ប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួល IP របស់អ្នក។ សូមមើលផ្នែកប៉ារ៉ាម៉ែត្រសម្រាប់
ព័ត៌មានអំពីប៉ារ៉ាម៉ែត្រ F-Tile Serial Lite IV Intel FPGA IP ។ 6. ជាជម្រើស ដើម្បីបង្កើត testbench ក្លែងធ្វើ ឬការចងក្រង និងការរចនាផ្នែករឹង
example, ធ្វើតាមការណែនាំនៅក្នុង Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់។ 7. ចុចបង្កើត HDL ។ ប្រអប់ជំនាន់លេចឡើង។ 8. បញ្ជាក់ទិន្នផល file ជម្រើសជំនាន់ ហើយបន្ទាប់មកចុច បង្កើត។ បំរែបំរួល IP
files បង្កើតដោយយោងទៅតាមការបញ្ជាក់របស់អ្នក។ 9. ចុច Finish ។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្របន្ថែម .ip កម្រិតកំពូល file ទៅបច្ចុប្បន្ន
គម្រោងដោយស្វ័យប្រវត្តិ។ ប្រសិនបើអ្នកត្រូវបានជម្រុញឱ្យបន្ថែម .ip ដោយដៃ file ទៅកាន់គម្រោង សូមចុច បន្ថែម/លុបគម្រោង Files នៅក្នុងគម្រោងដើម្បីបន្ថែម file. 10. បន្ទាប់ពីបង្កើត និងធ្វើឱ្យបំរែបំរួល IP របស់អ្នកភ្លាមៗ សូមធ្វើការកំណត់ម្ជុលដែលសមស្រប ដើម្បីភ្ជាប់ច្រក និងកំណត់ប៉ារ៉ាម៉ែត្រ RTL នីមួយៗដែលសមស្រប។
ប៉ារ៉ាម៉ែត្រព័ត៌មានពាក់ព័ន្ធនៅទំព័រ 42
៣.៣. បង្កើត File រចនាសម្ព័ន្ធ
កម្មវិធី Intel Quartus Prime Pro Edition បង្កើតលទ្ធផល IP ខាងក្រោម file រចនាសម្ព័ន្ធ។
សម្រាប់ព័ត៌មានអំពី file រចនាសម្ព័ន្ធនៃការរចនា ឧample, យោងទៅលើ F-Tile Serial Lite IV Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 14

ផ្ញើមតិកែលម្អ

3. ចាប់ផ្តើម 683074 | 2022.04.28

រូបភាពទី 4. F-Tile Serial Lite IV Intel FPGA IP បានបង្កើត Files
.ip – ការរួមបញ្ចូល IP file

បំរែបំរួល IP files

_ បំរែបំរួល IP files

example_design

.cmp – ការប្រកាសសមាសភាគ VHDL file _bb.v – ប្រអប់ខ្មៅ Verilog HDL សំយោគ EDA file _inst.v និង .vhd – Sample គំរូ instantiation .xml- របាយការណ៍ XML file

Exampទីតាំងសម្រាប់ការរចនាស្នូល IP របស់អ្នកឧample fileស. ទីតាំងលំនាំដើមគឺឧample_design ប៉ុន្តែអ្នកត្រូវបានជម្រុញឱ្យបញ្ជាក់ផ្លូវផ្សេង។

.qgsimc – រាយប៉ារ៉ាម៉ែត្រក្លែងធ្វើដើម្បីគាំទ្រការបង្កើតឡើងវិញបន្ថែម .qgsynthc – រាយបញ្ជីប៉ារ៉ាម៉ែត្រសំយោគ ដើម្បីគាំទ្រការបង្កើតឡើងវិញបន្ថែម

.qip – រាយការសំយោគ IP files

_generation.rpt- របាយការណ៍បង្កើត IP

.sopcinfo- ការរួមបញ្ចូលខ្សែសង្វាក់ឧបករណ៍កម្មវិធី file .html- ការតភ្ជាប់ និងទិន្នន័យផែនទីអង្គចងចាំ

.csv – ការកំណត់ការកំណត់ file

.spd – រួមបញ្ចូលគ្នានូវស្គ្រីបក្លែងធ្វើបុគ្គល

ការក្លែងធ្វើ files

សំយោគ IP សំយោគ files

.v ការក្លែងធ្វើកម្រិតកំពូល file

.v ការសំយោគ IP កម្រិតកំពូល file

ស្គ្រីបក្លែងធ្វើ

បណ្ណាល័យស្នូល

សំយោគ
ការសំយោគស្នូល files

ស៊ីម
ការក្លែងធ្វើស្នូលរង files

តារាង 9 ។

F-Tile Serial Lite IV Intel FPGA IP បានបង្កើត Files

File ឈ្មោះ

ការពិពណ៌នា

.ip

ប្រព័ន្ធអ្នករចនាវេទិកា ឬបំរែបំរួល IP កម្រិតកំពូល file. គឺជាឈ្មោះដែលអ្នកផ្តល់បំរែបំរួល IP របស់អ្នក។

.cmp

សេចក្តីប្រកាសសមាសធាតុ VHDL (.cmp) file គឺជាអត្ថបទ file ដែលមាននិយមន័យទូទៅ និងច្រកក្នុងស្រុកដែលអ្នកអាចប្រើក្នុងការរចនា VHDL files.

.html

របាយការណ៍ដែលមានព័ត៌មានអំពីការតភ្ជាប់ ផែនទីអង្គចងចាំដែលបង្ហាញអាសយដ្ឋានរបស់ទាសករនីមួយៗទាក់ទងនឹងមេនីមួយៗដែលវាត្រូវបានភ្ជាប់ និងការកំណត់ប៉ារ៉ាម៉ែត្រ។

_generation.rpt

កំណត់ហេតុនៃការបង្កើត IP ឬអ្នករចនាវេទិកា file. សេចក្តីសង្ខេបនៃសារកំឡុងពេលបង្កើត IP ។

.qgsimc

រាយប៉ារ៉ាម៉ែត្រក្លែងធ្វើដើម្បីគាំទ្រការបង្កើតឡើងវិញបន្ថែម។

.qgsynthc

រាយបញ្ជីប៉ារ៉ាម៉ែត្រសំយោគ ដើម្បីគាំទ្រការបង្កើតឡើងវិញបន្ថែម។

.qip

មានព័ត៌មានចាំបាច់ទាំងអស់អំពីសមាសភាគ IP ដើម្បីរួមបញ្ចូល និងចងក្រងសមាសធាតុ IP នៅក្នុងកម្មវិធី Intel Quartus Prime ។
បន្ត…

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 15

3. ចាប់ផ្តើម 683074 | 2022.04.28

File ឈ្មោះ .sopcinfo
.csv .spd _bb.v _inst.v ឬ _inst.vhd .regmap
.svd
.v ឬ .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

ការពិពណ៌នា
ពិពណ៌នាអំពីការតភ្ជាប់ និងប៉ារ៉ាម៉ែត្រសមាសភាគ IP នៅក្នុងប្រព័ន្ធអ្នករចនាវេទិការបស់អ្នក។ អ្នកអាចញែកមាតិការបស់វាដើម្បីទទួលបានតម្រូវការនៅពេលអ្នកបង្កើតកម្មវិធីបញ្ជាកម្មវិធីសម្រាប់សមាសធាតុ IP ។ ឧបករណ៍ Downstream ដូចជាខ្សែសង្វាក់ឧបករណ៍ Nios® II ប្រើវា។ file. នេះ .sopcinfo file និង system.h file បង្កើតសម្រាប់ខ្សែសង្វាក់ឧបករណ៍ Nios II រួមមានព័ត៌មានផែនទីអាសយដ្ឋានសម្រាប់ទាសករនីមួយៗដែលទាក់ទងនឹងមេនីមួយៗដែលចូលប្រើ slave ។ ចៅហ្វាយនាយផ្សេងគ្នាអាចមានផែនទីអាសយដ្ឋានផ្សេងគ្នាដើម្បីចូលប្រើសមាសភាគទាសករជាក់លាក់មួយ។
មានព័ត៌មានអំពីស្ថានភាពធ្វើឱ្យប្រសើរឡើងនៃសមាសភាគ IP ។
ការបញ្ចូលចាំបាច់ file សម្រាប់ ip-make-simscript ដើម្បីបង្កើតស្គ្រីបក្លែងធ្វើសម្រាប់ម៉ាស៊ីនក្លែងធ្វើដែលបានគាំទ្រ។ .spd file មានបញ្ជីនៃ files ត្រូវបានបង្កើតឡើងសម្រាប់ការក្លែងធ្វើ រួមជាមួយនឹងព័ត៌មានអំពីការចងចាំដែលអ្នកអាចចាប់ផ្តើម។
អ្នកអាចប្រើប្រអប់ខ្មៅ Verilog (_bb.v) file ជាសេចក្តីប្រកាសម៉ូឌុលទទេសម្រាប់ប្រើជាប្រអប់ខ្មៅ។
HDL ឧample គំរូ instantiation ។ អ្នកអាចចម្លង និងបិទភ្ជាប់ខ្លឹមសារនៃឯកសារនេះ។ file ទៅក្នុង HDL របស់អ្នក។ file ដើម្បីធ្វើឱ្យការផ្លាស់ប្តូរ IP ភ្លាមៗ។
ប្រសិនបើ IP មានព័ត៌មានចុះឈ្មោះ .regmap file បង្កើត។ .regmap file ពិពណ៌នាអំពីព័ត៌មានផែនទីចុះឈ្មោះនៃចំណុចប្រទាក់មេ និង slave ។ នេះ។ file បំពេញបន្ថែម .sopcinfo file ដោយផ្តល់ព័ត៌មានចុះឈ្មោះលម្អិតបន្ថែមអំពីប្រព័ន្ធ។ វាបើកការបង្ហាញការចុះឈ្មោះ views និងស្ថិតិដែលអាចប្ដូរតាមបំណងរបស់អ្នកប្រើនៅក្នុង System Console។
អនុញ្ញាតឱ្យប្រព័ន្ធដំណើរការរឹង (HPS) ឧបករណ៍បំបាត់កំហុសប្រព័ន្ធ view ចុះឈ្មោះផែនទីនៃគ្រឿងកុំព្យូទ័រដែលភ្ជាប់ទៅនឹង HPS នៅក្នុងប្រព័ន្ធអ្នករចនាវេទិកា។ កំឡុងពេលសំយោគ .svd files សម្រាប់ slave interfaces ដែលអាចមើលឃើញដោយ System Console masters ត្រូវបានរក្សាទុកក្នុង .sof file នៅក្នុងផ្នែកបំបាត់កំហុស។ កុងសូលប្រព័ន្ធអានផ្នែកនេះ ដែលអ្នករចនាវេទិកាអាចសួរដើម្បីចុះឈ្មោះព័ត៌មានផែនទី។ សម្រាប់ slaves ប្រព័ន្ធ អ្នករចនាវេទិកាអាចចូលប្រើការចុះឈ្មោះតាមឈ្មោះ។
HDL files ដែលធ្វើអោយម៉ូឌុលរងនីមួយៗ ឬ IP កូនសម្រាប់សំយោគ ឬក្លែងធ្វើ។
មានស្គ្រីប ModelSim*/QuestaSim* msim_setup.tcl ដើម្បីដំឡើង និងដំណើរការការក្លែងធ្វើ។
មានស្គ្រីបសែល vcs_setup.sh ដើម្បីដំឡើង និងដំណើរការការក្លែងធ្វើ VCS*។ មានស្គ្រីបសែល vcsmx_setup.sh និង synopsys_sim.setup file ដើម្បីដំឡើង និងដំណើរការការក្លែងធ្វើ VCS MX ។
មានស្គ្រីបសែល xcelium_setup.sh និងការដំឡើងផ្សេងទៀត។ files ដើម្បីដំឡើង និងដំណើរការការក្លែងធ្វើ Xcelium*។
មានផ្ទុក HDL files សម្រាប់ម៉ូឌុលរង IP ។
សម្រាប់ថតឯកសារ IP របស់កុមារនីមួយៗ អ្នករចនាវេទិកាបង្កើតថតរង synth/ និង sim/ ។

៣.៤. ការក្លែងធ្វើ Intel FPGA IP Cores
កម្មវិធី Intel Quartus Prime គាំទ្រការក្លែងធ្វើ RTL ស្នូល IP នៅក្នុងការក្លែងធ្វើ EDA ជាក់លាក់។ ការបង្កើត IP ជាជម្រើសបង្កើតការក្លែងធ្វើ files, រួមទាំងគំរូក្លែងធ្វើមុខងារ, testbench ណាមួយ (ឬឧample design) និងស្គ្រីបដំឡើងកម្មវិធីក្លែងធ្វើជាក់លាក់របស់អ្នកលក់សម្រាប់ស្នូល IP នីមួយៗ។ អ្នកអាចប្រើគំរូក្លែងធ្វើមុខងារនិងការសាកល្បងណាមួយឬអតីតample រចនាសម្រាប់ការក្លែងធ្វើ។ លទ្ធផលបង្កើត IP ក៏អាចរួមបញ្ចូលស្គ្រីបដើម្បីចងក្រង និងដំណើរការ testbench ណាមួយ។ ស្គ្រីបរាយបញ្ជីម៉ូដែល ឬបណ្ណាល័យទាំងអស់ដែលអ្នកត្រូវការដើម្បីក្លែងធ្វើ IP ស្នូលរបស់អ្នក។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 16

ផ្ញើមតិកែលម្អ

3. ចាប់ផ្តើម 683074 | 2022.04.28

កម្មវិធី Intel Quartus Prime ផ្តល់នូវការរួមបញ្ចូលជាមួយម៉ាស៊ីនក្លែងធ្វើជាច្រើន និងគាំទ្រលំហូរនៃការក្លែងធ្វើជាច្រើន រួមទាំងលំហូរនៃការក្លែងធ្វើផ្ទាល់ខ្លួន និងស្គ្រីបផ្ទាល់ខ្លួនរបស់អ្នក។ លំហូរណាមួយដែលអ្នកជ្រើសរើស ការក្លែងធ្វើស្នូល IP ពាក់ព័ន្ធនឹងជំហានខាងក្រោម៖
1. បង្កើត IP HDL, testbench (ឬឧample design) និងស្គ្រីបដំឡើងកម្មវិធីក្លែងធ្វើ files.
2. រៀបចំបរិយាកាសក្លែងធ្វើរបស់អ្នក និងស្គ្រីបក្លែងធ្វើណាមួយ។
3. ចងក្រងបណ្ណាល័យគំរូក្លែងធ្វើ។
4. ដំណើរការកម្មវិធីក្លែងធ្វើរបស់អ្នក។

៣.៤.១. ការក្លែងធ្វើ និងផ្ទៀងផ្ទាត់ការរចនា

តាមលំនាំដើម កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្របង្កើតស្គ្រីបជាក់លាក់នៃកម្មវិធីត្រាប់តាមដែលមានពាក្យបញ្ជាដើម្បីចងក្រង លម្អិត និងក្លែងធ្វើគំរូ Intel FPGA IP និងបណ្ណាល័យគំរូក្លែងធ្វើ fileស. អ្នកអាចចម្លងពាក្យបញ្ជាទៅក្នុងស្គ្រីបសាកល្បងសាកល្បងរបស់អ្នក ឬកែសម្រួលទាំងនេះ files ដើម្បីបន្ថែមពាក្យបញ្ជាសម្រាប់ការចងក្រង លម្អិត និងក្លែងធ្វើការរចនា និងសាកល្បងរបស់អ្នក។

តារាង 10. Intel FPGA IP Core Simulation Scripts

ក្លែងធ្វើ

File ថតឯកសារ

ម៉ូដែលស៊ីម

_sim/អ្នកណែនាំ

QuestaSim

វីស៊ីអេស

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

សេស្យូម

_sim/xcelium

ស្គ្រីប msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

៣.៥. ការសំយោគស្នូល IP នៅក្នុងឧបករណ៍ EDA ផ្សេងទៀត។
ជាជម្រើស ប្រើឧបករណ៍ EDA ដែលគាំទ្រមួយផ្សេងទៀតដើម្បីសំយោគការរចនាដែលរួមបញ្ចូល Intel FPGA IP cores ។ នៅពេលអ្នកបង្កើតការសំយោគស្នូល IP files សម្រាប់ប្រើជាមួយឧបករណ៍សំយោគ EDA ភាគីទីបី អ្នកអាចបង្កើតបញ្ជីកំណត់តំបន់ និងពេលវេលាប៉ាន់ស្មាន។ ដើម្បីបើកដំណើរការជំនាន់ សូមបើកបង្កើតពេលវេលា និងការប៉ាន់ស្មានធនធានសម្រាប់ឧបករណ៍សំយោគ EDA ភាគីទីបី នៅពេលប្ដូរ IP របស់អ្នកតាមបំណង។
តារាងប៉ាន់ស្មានតំបន់ និងពេលវេលាពិពណ៌នាអំពីការតភ្ជាប់ស្នូល IP និងស្ថាបត្យកម្ម ប៉ុន្តែមិនរួមបញ្ចូលព័ត៌មានលម្អិតអំពីមុខងារពិតនោះទេ។ ព័ត៌មាននេះអនុញ្ញាតឱ្យមានឧបករណ៍សំយោគភាគីទីបីជាក់លាក់ ដើម្បីរាយការណ៍តំបន់ និងការប៉ាន់ស្មានពេលវេលាកាន់តែប្រសើរ។ លើសពីនេះ ឧបករណ៍សំយោគអាចប្រើព័ត៌មានអំពីពេលវេលា ដើម្បីសម្រេចបាននូវការបង្កើនប្រសិទ្ធភាពដែលជំរុញដោយពេលវេលា និងបង្កើនគុណភាពនៃលទ្ធផល។
កម្មវិធី Intel Quartus Prime បង្កើត _syn.v បញ្ជីសុទ្ធ file ក្នុងទម្រង់ Verilog HDL ដោយមិនគិតពីទិន្នផល file ទម្រង់ដែលអ្នកបញ្ជាក់។ ប្រសិនបើអ្នកប្រើ netlist នេះសម្រាប់ការសំយោគ អ្នកត្រូវតែរួមបញ្ចូល IP core wrapper file .v ឬ .vhd នៅក្នុងគម្រោង Intel Quartus Prime របស់អ្នក។

(7) ប្រសិនបើអ្នកមិនបានដំឡើងជម្រើសឧបករណ៍ EDA- ដែលអាចឱ្យអ្នកចាប់ផ្តើមការក្លែងធ្វើ EDA ភាគីទីបីពីកម្មវិធី Intel Quartus Prime-ដំណើរការស្គ្រីបនេះនៅក្នុងកុងសូល ModelSim ឬ QuestaSim simulator Tcl (មិនមែននៅក្នុង Intel Quartus Prime software កុងសូល Tcl) ដើម្បីជៀសវាងកំហុសណាមួយ។

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 17

3. ចាប់ផ្តើម 683074 | 2022.04.28
៣.៦. ការចងក្រងការរចនាពេញលេញ
អ្នកអាចប្រើពាក្យបញ្ជា Start Compilation នៅលើម៉ឺនុយដំណើរការនៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition ដើម្បីចងក្រងការរចនារបស់អ្នក។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 18

ផ្ញើមតិកែលម្អ

683074 | 2022.04.28 ផ្ញើមតិកែលម្អ

4. ការពិពណ៌នាមុខងារ

រូបភាពទី 5 ។

F-Tile Serial Lite IV Intel FPGA IP មាន MAC និង Ethernet PCS ។ MAC ទំនាក់ទំនងជាមួយ PCS ផ្ទាល់ខ្លួនតាមរយៈចំណុចប្រទាក់ MII ។

IP គាំទ្ររបៀបម៉ូឌុលពីរ៖
· PAM4- ផ្តល់ចំនួនផ្លូវពី 1 ទៅ 12 សម្រាប់ជ្រើសរើស។ IP តែងតែធ្វើឱ្យបណ្តាញ PCS ពីរភ្លាមៗសម្រាប់ផ្លូវនីមួយៗនៅក្នុងរបៀបម៉ូឌុល PAM4 ។
· NRZ-ផ្តល់ចំនួនផ្លូវពី 1 ដល់ 16 សម្រាប់ជ្រើសរើស។

របៀបម៉ូឌុលនីមួយៗគាំទ្ររបៀបទិន្នន័យពីរ៖
· របៀបមូលដ្ឋាន – នេះគឺជារបៀបស្ទ្រីមសុទ្ធ ដែលទិន្នន័យត្រូវបានផ្ញើដោយគ្មានកញ្ចប់ចាប់ផ្តើម វដ្តទទេ និងកញ្ចប់ព័ត៌មានបញ្ចប់ដើម្បីបង្កើនកម្រិតបញ្ជូន។ IP យកទិន្នន័យដែលមានសុពលភាពដំបូងជាការចាប់ផ្តើមនៃការផ្ទុះ។

ការផ្ទេរទិន្នន័យរបៀបមូលដ្ឋាន tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 បានចុះឈ្មោះ

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

រូបភាពទី 6 ។

· របៀបពេញ នេះគឺជាការផ្ទេរទិន្នន័យរបៀបកញ្ចប់។ នៅក្នុងរបៀបនេះ IP ផ្ញើការផ្ទុះមួយ និងវដ្តនៃការធ្វើសមកាលកម្មនៅពេលចាប់ផ្តើម និងចុងបញ្ចប់នៃកញ្ចប់ព័ត៌មានជាអ្នកកំណត់ព្រំដែន។

ការផ្ទេរទិន្នន័យរបៀបពេញ tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ព័ត៌មានដែលពាក់ព័ន្ធ · F-Tile Serial Lite IV Intel FPGA IP Overview នៅទំព័រ 6 · F-Tile Serial Lite IV Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

៤.១. ផ្លូវទិន្នន័យ TX
ផ្លូវទិន្នន័យ TX មានសមាសធាតុដូចខាងក្រោមៈ · អាដាប់ទ័រ MAC · ទប់ស្កាត់ការបញ្ចូលពាក្យ · CRC · កម្មវិធីបំលែងកូដ MII · ប្លុក PCS · ប្លុក PMA

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 20

ផ្ញើមតិកែលម្អ

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28
រូបភាពទី 7. TX Datapath

ពីតក្កវិជ្ជាអ្នកប្រើប្រាស់

TX MAC

ចំណុចប្រទាក់ស្ទ្រីម Avalon

អាដាប់ទ័រ MAC

គ្រប់គ្រងការបញ្ចូលពាក្យ

កាកបាទក្រហមកម្ពុជា

ឧបករណ៍បំលែងកូដ MII

MII Interface ផ្ទាល់ខ្លួន PCS
PCS និង PMA

TX Serial Interface ទៅឧបករណ៍ FPGA ផ្សេងទៀត។

៤.១.១. អាដាប់ទ័រ TX MAC
អាដាប់ទ័រ TX MAC គ្រប់គ្រងការបញ្ជូនទិន្នន័យទៅកាន់តក្កវិជ្ជាអ្នកប្រើប្រាស់ដោយប្រើចំណុចប្រទាក់ស្ទ្រីមAvalon®។ ប្លុកនេះគាំទ្រការបញ្ជូនព័ត៌មានដែលកំណត់ដោយអ្នកប្រើប្រាស់ និងការគ្រប់គ្រងលំហូរ។

ការផ្ទេរព័ត៌មានដែលកំណត់ដោយអ្នកប្រើប្រាស់

នៅក្នុងរបៀបពេញ IP ផ្តល់សញ្ញា tx_is_usr_cmd ដែលអ្នកអាចប្រើដើម្បីចាប់ផ្តើមវដ្តព័ត៌មានដែលកំណត់ដោយអ្នកប្រើប្រាស់ ដូចជាការបញ្ជូន XOFF/XON ទៅកាន់តក្កវិជ្ជាអ្នកប្រើប្រាស់។ អ្នកអាចចាប់ផ្តើមវដ្តនៃការបញ្ជូនព័ត៌មានដែលកំណត់ដោយអ្នកប្រើប្រាស់ដោយអះអាងសញ្ញានេះ និងផ្ទេរព័ត៌មានដោយប្រើ tx_avs_data រួមជាមួយនឹងការអះអាងនៃសញ្ញា tx_avs_startofpacket និង tx_avs_valid ។ ប្លុកបន្ទាប់មក deasserts tx_avs_ready សម្រាប់ពីរវដ្ត។

ចំណាំ៖

មុខងារព័ត៌មានដែលកំណត់ដោយអ្នកប្រើប្រាស់គឺអាចប្រើបានតែក្នុងទម្រង់ពេញប៉ុណ្ណោះ។

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 21

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

រូបភាពទី 8 ។

ការគ្រប់គ្រងលំហូរ

មានលក្ខខណ្ឌដែល TX MAC មិនទាន់រួចរាល់ក្នុងការទទួលទិន្នន័យពីតក្កវិជ្ជាអ្នកប្រើប្រាស់ ដូចជាអំឡុងពេលដំណើរការតម្រឹមតំណឡើងវិញ ឬនៅពេលដែលមិនមានទិន្នន័យសម្រាប់បញ្ជូនពីតក្កវិជ្ជាអ្នកប្រើប្រាស់។ ដើម្បីជៀសវាងការបាត់បង់ទិន្នន័យដោយសារលក្ខខណ្ឌទាំងនេះ IP ប្រើសញ្ញា tx_avs_ready ដើម្បីគ្រប់គ្រងលំហូរទិន្នន័យពីតក្កវិជ្ជាអ្នកប្រើប្រាស់។ IP បង្ហាញសញ្ញានៅពេលលក្ខខណ្ឌខាងក្រោមកើតឡើង៖
· នៅពេលដែល tx_avs_startofpacket ត្រូវបានអះអាង, tx_avs_ready ត្រូវបានលុបចោលសម្រាប់វដ្តនាឡិកាមួយ។
· នៅពេលដែល tx_avs_endofpacket ត្រូវបានអះអាង, tx_avs_ready ត្រូវបានលុបចោលសម្រាប់វដ្តនាឡិកាមួយ។
· នៅពេលដែល CWs ដែលបានផ្គូផ្គងណាមួយត្រូវបានអះអាង tx_avs_ready ត្រូវបានលុបចោលសម្រាប់វដ្តនាឡិកាពីរ។
· នៅពេលដែលការបញ្ចូលសញ្ញាសម្គាល់ការតម្រឹម RS-FEC កើតឡើងនៅចំណុចប្រទាក់ PCS ផ្ទាល់ខ្លួននោះ tx_avs_ready ត្រូវបានលុបចោលសម្រាប់វដ្តនាឡិកាចំនួនបួន។
· រៀងរាល់ 17 វដ្តនាឡិកាស្នូលអ៊ីសឺរណិតនៅក្នុងរបៀបម៉ូឌុល PAM4 និងរាល់ 33 វដ្តនៃស្នូលអ៊ីសឺរណិតនៅក្នុងរបៀបម៉ូឌុល NRZ ។ tx_avs_ready ត្រូវបានលុបចោលសម្រាប់វដ្តនាឡិកាមួយ។
· នៅពេលដែលតក្កវិជ្ជារបស់អ្នកប្រើ deasserts tx_avs_valid កំឡុងពេលគ្មានការបញ្ជូនទិន្នន័យ។

ដ្យាក្រាមពេលវេលាខាងក្រោមគឺឧamples នៃអាដាប់ទ័រ TX MAC ដោយប្រើ tx_avs_ready សម្រាប់ការគ្រប់គ្រងលំហូរទិន្នន័យ។

ការគ្រប់គ្រងលំហូរជាមួយ tx_avs_valid Deassertion និង START/END Paired CWs

tx_core_clkout

tx_avs_valid tx_avs_data

ឃ៣ ឃ៥ ឃ៧

សញ្ញាដែលមានសុពលភាព

ឃ ២ ឃ ៤

tx_avs_ready tx_avs_startofpacket

សញ្ញាដែលត្រៀមរួចរាល់សម្រាប់វដ្តពីរដើម្បីបញ្ចូល END-STRT CW

tx_avs_endofpacket

usrif_data

ឃ៣ ឃ៥ ឃ៧

CW_data

DN END STRT D0 D1 D2 D3 ទទេ D4

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 22

ផ្ញើមតិកែលម្អ

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

រូបភាពទី 9 ។

ការគ្រប់គ្រងលំហូរជាមួយនឹងការបញ្ចូលសញ្ញាសម្គាល់តម្រឹម
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_រួចរាល់

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN DN DN DN DN +1 DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN DN

i_sl_tx_mii_ត្រឹមត្រូវ។

i_sl_tx_mii_d[63:0]

DN-១៤

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

រូបភាពទី 10 ។

ការគ្រប់គ្រងលំហូរជាមួយ START/END Paired CWs ស្របពេលជាមួយនឹងការបញ្ចូលសញ្ញាសម្គាល់តម្រឹម

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_រួចរាល់

១២៣ ៤

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_ត្រឹមត្រូវ។

i_sl_tx_mii_d[63:0]

DN-១៤

បញ្ចប់ STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

៤.១.២. ការបញ្ចូលពាក្យបញ្ជា (CW)
F-Tile Serial Lite IV Intel FPGA IP បង្កើត CWs ដោយផ្អែកលើសញ្ញាបញ្ចូលពីតក្កវិជ្ជាអ្នកប្រើប្រាស់។ CWs បង្ហាញពីការកំណត់ព្រំដែនកញ្ចប់ព័ត៌មាន ស្ថានភាពការបញ្ជូន ឬទិន្នន័យអ្នកប្រើប្រាស់ទៅកាន់ប្លុក PCS ហើយពួកវាបានមកពីលេខកូដត្រួតពិនិត្យ XGMII ។
តារាងខាងក្រោមបង្ហាញការពិពណ៌នានៃ CWs ដែលគាំទ្រ៖

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 23

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

តារាង 11 ។
ចាប់ផ្តើម បញ្ចប់ តម្រឹម

ការពិពណ៌នាអំពី CWs ដែលគាំទ្រ

ចំនួនពាក្យ (1 ពាក្យ

= ៦៤ ប៊ីត)

បាទ

EMPTY_CYC

បាទ

IDLE

ទេ

ទិន្នន័យ

បាទ

ក្នុងក្រុម

ការពិពណ៌នា
ការចាប់ផ្តើមនៃការកំណត់ព្រំដែនទិន្នន័យ។ ចុងបញ្ចប់នៃការកំណត់ព្រំដែនទិន្នន័យ។ ពាក្យបញ្ជា (CW) សម្រាប់ការតម្រឹម RX ។ វដ្តទទេក្នុងការផ្ទេរទិន្នន័យ។ IDLE (ចេញពីក្រុម) ។ បន្ទុក។

តារាង 12. ការពិពណ៌នាវាល CW
វាល RSVD num_valid_bytes_eob
EMPTY eop sop seop តម្រឹម CRC32 usr

ការពិពណ៌នា
វាលបម្រុង។ អាចត្រូវបានប្រើសម្រាប់ការបន្ថែមនាពេលអនាគត។ ជាប់នឹង 0 ។
ចំនួនបៃត្រឹមត្រូវក្នុងពាក្យចុងក្រោយ (64 ប៊ីត)។ នេះគឺជាតម្លៃ 3 ប៊ីត។ · 3'b000: 8 បៃ · 3'b001: 1 បៃ · 3'b010: 2 បៃ · 3'b011: 3 បៃ · 3'b100: 4 បៃ · 3'b101: 5 បៃ · 3'b110: 6 បៃ · 3'b111: 7 បៃ
ចំនួនពាក្យដែលមិនត្រឹមត្រូវនៅចុងបញ្ចប់នៃការផ្ទុះ។
ចង្អុលបង្ហាញចំណុចប្រទាក់ស្ទ្រីម RX Avalon ដើម្បីអះអាងនូវសញ្ញាបញ្ចប់នៃកញ្ចប់ព័ត៌មាន។
ចង្អុលបង្ហាញចំណុចប្រទាក់ស្ទ្រីម RX Avalon ដើម្បីបញ្ជាក់សញ្ញាចាប់ផ្តើមនៃកញ្ចប់ព័ត៌មាន។
ចង្អុលបង្ហាញចំណុចប្រទាក់ស្ទ្រីម RX Avalon ដើម្បីអះអាងកញ្ចប់ព័ត៌មានចាប់ផ្តើម និងកញ្ចប់ព័ត៌មានបញ្ចប់ក្នុងវដ្តដូចគ្នា។
ពិនិត្យមើលការតម្រឹម RX ។
តម្លៃនៃ CRC ដែលបានគណនា។
បង្ហាញថាពាក្យបញ្ជា (CW) មានព័ត៌មានកំណត់ដោយអ្នកប្រើប្រាស់។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 24

ផ្ញើមតិកែលម្អ

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

៤.១.២.១. ការចាប់ផ្តើមនៃការផ្ទុះ CW

រូបភាពទី 11. ការចាប់ផ្តើមនៃការផ្ទុះទ្រង់ទ្រាយ CW

ចាប់ផ្តើម

១៦:៩

RSVD

១៦:៩

RSVD

១៦:៩

RSVD

ទិន្នន័យ

39:32 31:24

RSVD RSVD

១៦:៩

sop usr align=0 seop

១៦:៩

ឆានែល

១៦:៩

'hFB(START)

គ្រប់គ្រង 7:0

តារាង 13 ។

នៅក្នុងរបៀបពេញ អ្នកអាចបញ្ចូល START CW ដោយអះអាងនូវសញ្ញា tx_avs_startofpacket ។ នៅពេលអ្នកអះអាងតែសញ្ញា tx_avs_startofpacket នោះ sop bit ត្រូវបានកំណត់។ នៅពេលអ្នកអះអាងទាំងសញ្ញា tx_avs_startofpacket និង tx_avs_endofpacket នោះ seop bit ត្រូវបានកំណត់។

ចាប់ផ្តើមតម្លៃវាល CW
វាលសូប / សប
usr (8)
តម្រឹម

តម្លៃ

អាស្រ័យលើសញ្ញា tx_is_usr_cmd៖

1: នៅពេលដែល tx_is_usr_cmd = 1

0: នៅពេលដែល tx_is_usr_cmd = 0

នៅក្នុងរបៀបមូលដ្ឋាន MAC ផ្ញើ START CW បន្ទាប់ពីការកំណត់ឡើងវិញត្រូវបានលុបចោល។ ប្រសិនបើគ្មានទិន្នន័យទេ MAC បន្តផ្ញើ EMPTY_CYC ផ្គូផ្គងជាមួយ END និង START CWs រហូតដល់អ្នកចាប់ផ្តើមផ្ញើទិន្នន័យ។

៤.១.២.២. ចុងបញ្ចប់នៃការផ្ទុះ CW

រូបភាពទី 12. ទម្រង់ CW បញ្ចប់

ចប់

១៦:៩

' hFD

១៦:៩

CRC32[31:24]

១៦:៩

CRC32[23:16]

ទិន្នន័យ 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

១៦:៩

RSVD

ទទេ

១៦:៩

RSVD

num_valid_bytes_eob

គ្រប់គ្រង

១៦:៩

(8) វាត្រូវបានគាំទ្រតែក្នុងទម្រង់ពេញប៉ុណ្ណោះ។
ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 25

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

តារាង 14 ។

MAC បញ្ចូល END CW នៅពេលដែល tx_avs_endofpacket ត្រូវបានអះអាង។ END CW មានចំនួនបៃត្រឹមត្រូវនៅពាក្យទិន្នន័យចុងក្រោយ និងព័ត៌មាន CRC ។

តម្លៃ CRC គឺជាលទ្ធផល CRC 32 ប៊ីតសម្រាប់ទិន្នន័យរវាង START CW និងពាក្យទិន្នន័យមុន END CW ។

តារាងខាងក្រោមបង្ហាញតម្លៃនៃវាលនៅក្នុង END CW ។

បញ្ចប់តម្លៃវាល CW
វាល eop CRC32 num_valid_bytes_eob

តម្លៃ ១
តម្លៃគណនា CRC32 ។ ចំនួនបៃដែលត្រឹមត្រូវនៅពាក្យទិន្នន័យចុងក្រោយ។

៤.១.២.៣. ការតម្រឹមផ្គូផ្គង CW

រូបភាពទី 13. ការតម្រឹមផ្គូផ្គងទម្រង់ CW

តម្រឹមគូ CW ជាមួយ START/END

ចំណុចប្រទាក់ XGMII 64+8 ប៊ីត

ចាប់ផ្តើម

១៦:៩

RSVD

១៦:៩

RSVD

១៦:៩

RSVD

ទិន្នន័យ

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

១៦:៩

RSVD

១៦:៩

' hFB

គ្រប់គ្រង 7:0

ចំណុចប្រទាក់ XGMII 64+8 ប៊ីត

ចប់

១៦:៩

' hFD

១៦:៩

RSVD

១៦:៩

RSVD

ទិន្នន័យ

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

១៦:៩

RSVD

១៦:៩

RSVD

គ្រប់គ្រង 7:0

ALIGN CW គឺជា CW ដែលផ្គូផ្គងជាមួយ START/END ឬ END/START CWs ។ អ្នកអាចបញ្ចូល CW ដែលបានផ្គូផ្គង ALIGN ដោយអះអាងនូវសញ្ញា tx_link_reinit កំណត់ការរាប់រយៈពេលតម្រឹម ឬចាប់ផ្តើមកំណត់ឡើងវិញ។ នៅពេលដែល ALIGN បានផ្គូផ្គង CW ត្រូវបានបញ្ចូល វាលតម្រឹមត្រូវបានកំណត់ទៅ 1 ដើម្បីចាប់ផ្តើមប្លុកតម្រឹមអ្នកទទួល ដើម្បីពិនិត្យមើលការតម្រឹមទិន្នន័យនៅគ្រប់ផ្លូវទាំងអស់។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 26

ផ្ញើមតិកែលម្អ

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

តារាង 15 ។

តម្រឹមតម្លៃវាល CW
តម្រឹមវាល
អេបសប យូស ស៊ប

តម្លៃ 1 0 0 0 0

៤.១.២.៤. វដ្តទទេ CW

រូបភាពទី 14. ទម្រង់ CW វដ្តទទេ

EMPTY_CYC ផ្គូផ្គងជាមួយ END/START

ចំណុចប្រទាក់ XGMII 64+8 ប៊ីត

ចប់

១៦:៩

' hFD

១៦:៩

RSVD

១៦:៩

RSVD

ទិន្នន័យ

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

១៦:៩

RSVD

១៦:៩

RSVD

គ្រប់គ្រង 7:0

ចំណុចប្រទាក់ XGMII 64+8 ប៊ីត

ចាប់ផ្តើម

១៦:៩

RSVD

១៦:៩

RSVD

១៦:៩

RSVD

ទិន្នន័យ

39:32 31:24

RSVD RSVD

១៦:៩

sop=0 usr=0 align=0 seop=0

១៦:៩

RSVD

១៦:៩

' hFB

គ្រប់គ្រង 7:0

តារាង 16 ។

នៅពេលអ្នកបដិសេធ tx_avs_valid សម្រាប់វដ្តនាឡិកាពីរអំឡុងពេលផ្ទុះ MAC បញ្ចូល EMPTY_CYC CW ដែលផ្គូផ្គងជាមួយ END/START CWs ។ អ្នកអាចប្រើ CW នេះនៅពេលដែលមិនមានទិន្នន័យសម្រាប់បញ្ជូនភ្លាមៗ។

នៅពេលដែលអ្នក deassert tx_avs_valid សម្រាប់វដ្តមួយ IP deasserts tx_avs_valid សម្រាប់រយៈពេលពីរដងនៃ tx_avs_valid deassertion ដើម្បីបង្កើតគូនៃ END/START CWs ។

តម្លៃវាល EMPTY_CYC CW
តម្រឹមវាល
អេប

តម្លៃ 0 0

បន្ត…

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 27

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

Field sop usr seop

តម្លៃ 0 0 0

៤.១.២.៥. Idle CW

រូបភាពទី 15. ទម្រង់ Idle CW

IDLE CW

១៦:៩

ម៉ោង០៧

១៦:៩

ម៉ោង០៧

១៦:៩

ម៉ោង០៧

ទិន្នន័យ

39:32 31:24

'h07'h07

១៦:៩

ម៉ោង០៧

១៦:៩

ម៉ោង០៧

១៦:៩

ម៉ោង០៧

គ្រប់គ្រង 7:0

MAC បញ្ចូល IDLE CW នៅពេលដែលគ្មានការបញ្ជូន។ ក្នុងអំឡុងពេលនេះ សញ្ញា tx_avs_valid មានកម្រិតទាប។
អ្នកអាចប្រើ IDLE CW នៅពេលការបញ្ជូនបន្តបានបញ្ចប់ ឬការបញ្ជូនគឺស្ថិតក្នុងស្ថានភាពទំនេរ។

៤.១.២.៦. ពាក្យទិន្នន័យ

ពាក្យទិន្នន័យគឺជាបន្ទុកនៃកញ្ចប់ព័ត៌មាន។ ប៊ីតត្រួតពិនិត្យ XGMII ទាំងអស់ត្រូវបានកំណត់ទៅជា 0 ក្នុងទម្រង់ពាក្យទិន្នន័យ។

រូបភាពទី 16. ទម្រង់ពាក្យទិន្នន័យ

ចំណុចប្រទាក់ XGMII 64+8 ប៊ីត

ពាក្យទិន្នន័យ

១៦:៩

ទិន្នន័យអ្នកប្រើប្រាស់ 7

១៦:៩

ទិន្នន័យអ្នកប្រើប្រាស់ 6

១៦:៩

ទិន្នន័យអ្នកប្រើប្រាស់ 5

ទិន្នន័យ

39:32 31:24

ទិន្នន័យអ្នកប្រើប្រាស់ ៤ ទិន្នន័យអ្នកប្រើប្រាស់ ៣

១៦:៩

ទិន្នន័យអ្នកប្រើប្រាស់ 2

១៦:៩

ទិន្នន័យអ្នកប្រើប្រាស់ 1

១៦:៩

ទិន្នន័យអ្នកប្រើប្រាស់ 0

គ្រប់គ្រង 7:0

៤.១.៣. TX CRC
អ្នកអាចបើកប្លុក TX CRC ដោយប្រើ បើកប៉ារ៉ាម៉ែត្រ CRC នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ។ មុខងារនេះត្រូវបានគាំទ្រទាំងក្នុងទម្រង់មូលដ្ឋាន និងពេញ។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 28

ផ្ញើមតិកែលម្អ

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

MAC បន្ថែមតម្លៃ CRC ទៅ END CW ដោយអះអាងនូវសញ្ញា tx_avs_endofpacket ។ នៅក្នុងរបៀប BASIC មានតែ ALIGN CW ដែលផ្គូផ្គងជាមួយ END CW មានវាល CRC ត្រឹមត្រូវ។
ចំណុចប្រទាក់ប្លុក TX CRC ជាមួយ TX Control Word Insertion និង TX MII Encode block ។ ប្លុក TX CRC គណនាតម្លៃ CRC សម្រាប់តម្លៃ 64 ប៊ីតក្នុងមួយវដ្តទិន្នន័យដែលចាប់ផ្តើមពី START CW រហូតដល់ END CW ។
អ្នកអាចអះអាងនូវសញ្ញា crc_error_inject ទៅនឹងទិន្នន័យដែលខូចដោយចេតនានៅក្នុងផ្លូវជាក់លាក់មួយដើម្បីបង្កើតកំហុស CRC ។

៤.១.៤. អ៊ិនកូដ TX MII

ឧបករណ៍បំលែងកូដ TX MII គ្រប់គ្រងការបញ្ជូនកញ្ចប់ព័ត៌មានពី MAC ទៅ TX PCS ។

តួលេខខាងក្រោមបង្ហាញពីគំរូទិន្នន័យនៅលើឡានក្រុង MII 8 ប៊ីតនៅក្នុងរបៀបម៉ូឌុល PAM4 ។ START និង END CW លេចឡើងម្តងក្នុងគ្រប់ផ្លូវ MII ពីរ។

រូបភាពទី 17. PAM4 Modulation Mode MII Data Pattern

វដ្ត ១

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

តួលេខខាងក្រោមបង្ហាញពីគំរូទិន្នន័យនៅលើឡានក្រុង MII 8 ប៊ីតនៅក្នុងរបៀបម៉ូឌុល NRZ ។ START និង END CW លេចឡើងនៅគ្រប់ផ្លូវ MII ។

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 29

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

រូបភាពទី 18. របៀបម៉ូឌុល NRZ គំរូទិន្នន័យ MII

វដ្ត ១

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

៤.១.៥. TX PCS និង PMA
F-Tile Serial Lite IV Intel FPGA IP កំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូន F-tile ទៅជារបៀប Ethernet PCS ។

៤.២. ផ្លូវទិន្នន័យ RX
ផ្លូវទិន្នន័យ RX មានសមាសធាតុដូចខាងក្រោមៈ · ប្លុក PMA · ប្លុក PCS · អ្នកឌិកូដ MII · CRC · ប្លុក Deskew · គ្រប់គ្រងប្លុកការដកចេញពាក្យ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 30

ផ្ញើមតិកែលម្អ

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28
រូបភាពទី 19. RX Datapath

ទៅកាន់តក្កវិជ្ជាអ្នកប្រើប្រាស់ Avalon Streaming Interface
RX MAC
គ្រប់គ្រងការដកពាក្យចេញ
Deskew

កាកបាទក្រហមកម្ពុជា

ឌិកូដ MII

MII Interface ផ្ទាល់ខ្លួន PCS
PCS និង PMA

ចំណុចប្រទាក់ស៊េរី RX ពីឧបករណ៍ FPGA ផ្សេងទៀត។
៤.២.១. RX PCS និង PMA
F-Tile Serial Lite IV Intel FPGA IP កំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូន F-tile ទៅជារបៀប Ethernet PCS ។
៤.២.២. ឧបករណ៍ឌិកូដ RX MII
ប្លុកនេះកំណត់ថាតើទិន្នន័យចូលមានពាក្យបញ្ជា និងសញ្ញាសម្គាល់តម្រឹម។ ឧបករណ៍ឌិកូដ RX MII បញ្ចេញទិន្នន័យជាទម្រង់ 1-bit valid, 1-bit marker indicator, 1bit control indicator, and 64-bit data per lane។
៤.២.៣. RX CRC
អ្នកអាចបើកប្លុក TX CRC ដោយប្រើ បើកប៉ារ៉ាម៉ែត្រ CRC នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ។ មុខងារនេះត្រូវបានគាំទ្រទាំងក្នុងទម្រង់មូលដ្ឋាន និងពេញ។ ចំណុចប្រទាក់ប្លុក RX CRC ជាមួយ RX Control Word Removal និង RX MII Decoder blocks ។ IP អះអាងនូវសញ្ញា rx_crc_error នៅពេលមានកំហុស CRC កើតឡើង។

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 31

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28
IP deasserts rx_crc_error នៅរាល់ការផ្ទុះថ្មី។ វាគឺជាលទ្ធផលសម្រាប់តក្កវិជ្ជាអ្នកប្រើសម្រាប់ការដោះស្រាយកំហុសតក្កវិជ្ជាអ្នកប្រើ។
៤.២.៤. RX Deskew
ប្លុក RX deskew រកឃើញសញ្ញាសម្គាល់តម្រឹមសម្រាប់ផ្លូវនីមួយៗ ហើយតម្រឹមទិន្នន័យឡើងវិញ មុនពេលបញ្ជូនវាទៅប្លុកការដកយកចេញ RX CW ។
អ្នកអាចជ្រើសរើសដើម្បីអនុញ្ញាតឱ្យស្នូល IP តម្រឹមទិន្នន័យសម្រាប់ផ្លូវនីមួយៗដោយស្វ័យប្រវត្តិ នៅពេលមានកំហុសក្នុងការតម្រឹមកើតឡើង ដោយកំណត់បើកប៉ារ៉ាម៉ែត្រការតម្រឹមដោយស្វ័យប្រវត្តិនៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ។ ប្រសិនបើអ្នកបិទមុខងារតម្រឹមដោយស្វ័យប្រវត្តិ ស្នូល IP អះអាងសញ្ញា rx_error ដើម្បីបង្ហាញពីកំហុសក្នុងការតម្រឹម។ អ្នកត្រូវតែអះអាង rx_link_reinit ដើម្បីចាប់ផ្តើមដំណើរការតម្រឹមផ្លូវ នៅពេលមានកំហុសក្នុងការតម្រឹមផ្លូវកើតឡើង។
RX deskew រកឃើញសញ្ញាសម្គាល់ការតម្រឹមដោយផ្អែកលើម៉ាស៊ីនរដ្ឋ។ ដ្យាក្រាមខាងក្រោមបង្ហាញពីរដ្ឋនៅក្នុងប្លុក RX deskew ។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 32

ផ្ញើមតិកែលម្អ

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

រូបភាពទី 20 ។

RX Deskew Lane Alignment State Machine ជាមួយនឹងគំនូសតាងលំហូរដែលបានបើកការតម្រឹមដោយស្វ័យប្រវត្តិ
ចាប់ផ្តើម

IDLE

កំណត់ឡើងវិញ = 1 បាទ ទេ។

PCS ទាំងអស់។

ទេ

ផ្លូវរួចរាល់ហើយ?

បាទ

រង់ចាំ

រាល់សញ្ញាសម្គាល់សមកាលកម្មលេខ
រកឃើញ?
បាទ
តំរឹម

ទេ
បាទអស់ពេលហើយ?

បាទ
បាត់បង់ការតម្រឹម?
គ្មានទីបញ្ចប់

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 33

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

រូបភាពទី 21 ។

RX Deskew Lane Alignment State Machine with Auto Alignment Disabled Flow Chart
ចាប់ផ្តើម

IDLE

កំណត់ឡើងវិញ = 1 បាទ ទេ។

PCS ទាំងអស់។

ទេ

ផ្លូវរួចរាល់ហើយ?

បាទ

បាទ
rx_link_reinit = 1
គ្មានកំហុស

ទេ បាទ អស់ពេល?

រង់ចាំ
គ្មានសញ្ញាសម្គាល់សមកាលកម្មទាំងអស់។
រកឃើញ?
បាទ តម្រឹម

បាទ
បាត់បង់ការតម្រឹម?
ទេ
ចប់
1. ដំណើរការតម្រឹមចាប់ផ្តើមដោយរដ្ឋ IDLE ។ ប្លុកផ្លាស់ទីទៅស្ថានភាព WAIT នៅពេលដែលផ្លូវ PCS ទាំងអស់រួចរាល់ ហើយ rx_link_reinit ត្រូវបានលុបចោល។
2. នៅក្នុងស្ថានភាព WAIT ប្លុកត្រួតពិនិត្យសញ្ញាសម្គាល់ដែលបានរកឃើញទាំងអស់ត្រូវបានអះអាងនៅក្នុងវដ្តដូចគ្នា។ ប្រសិនបើលក្ខខណ្ឌនេះជាការពិត ប្លុកនឹងផ្លាស់ទីទៅស្ថានភាព ALIGNED ។
3. នៅពេលដែលប្លុកស្ថិតនៅក្នុងស្ថានភាព ALIGNED វាបង្ហាញថាផ្លូវត្រូវបានតម្រឹម។ នៅក្នុងស្ថានភាពនេះ ប្លុកបន្តត្រួតពិនិត្យការតម្រឹមផ្លូវ ហើយពិនិត្យមើលថាតើសញ្ញាសម្គាល់ទាំងអស់មានវត្តមាននៅក្នុងវដ្តដូចគ្នាដែរឬទេ។ ប្រសិនបើយ៉ាងហោចណាស់មានសញ្ញាសម្គាល់មួយមិនមានវត្តមាននៅក្នុងវដ្តដូចគ្នា ហើយប៉ារ៉ាម៉ែត្រអនុញ្ញាតការតម្រឹមដោយស្វ័យប្រវត្តិត្រូវបានកំណត់ នោះប្លុកនឹងទៅ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 34

ផ្ញើមតិកែលម្អ

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

រដ្ឋ IDLE ដើម្បីចាប់ផ្តើមដំណើរការតម្រឹមឡើងវិញ។ ប្រសិនបើការបើកការតម្រឹមដោយស្វ័យប្រវត្តិមិនត្រូវបានកំណត់ ហើយយ៉ាងហោចណាស់សញ្ញាសម្គាល់មួយមិនមានវត្តមាននៅក្នុងវដ្តដូចគ្នានោះ ប្លុកនឹងទៅស្ថានភាព ERROR ហើយរង់ចាំសម្រាប់តក្កវិជ្ជាអ្នកប្រើប្រាស់ដើម្បីអះអាងសញ្ញា rx_link_reinit ដើម្បីចាប់ផ្តើមដំណើរការតម្រឹមផ្លូវ។

រូបភាពទី 22. ការតម្រឹមផ្លូវជាមួយបើកការតម្រឹមស្វ័យប្រវត្តិបានបើក rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

រដ្ឋ Deskew

តម្រឹម

IDLE

រង់ចាំ

តម្រឹម

AUTO_ALIGN = 1

រូបភាពទី 23. ការតម្រឹមផ្លូវជាមួយនឹងការបើកការតម្រឹមដោយស្វ័យប្រវត្តិបិទ rx_core_clk

rx_link_up

rx_link_reinit

and_all_markers

រដ្ឋ Deskew

តម្រឹម

កំហុស

IDLE

រង់ចាំ

តម្រឹម

AUTO_ALIGN = 0
៤.២.៥. ការដក RX CW
ប្លុកនេះឌិកូដ CWs និងបញ្ជូនទិន្នន័យទៅកាន់តក្កវិជ្ជាអ្នកប្រើប្រាស់ដោយប្រើចំណុចប្រទាក់ស្ទ្រីម Avalon បន្ទាប់ពីការដក CWs ចេញ។
នៅពេលដែលមិនមានទិន្នន័យត្រឹមត្រូវ ប្លុកការដកយកចេញ RX CW deasserts rx_avs_valid signal ។
នៅក្នុងរបៀប FULL ប្រសិនបើប៊ីតអ្នកប្រើប្រាស់ត្រូវបានកំណត់ ប្លុកនេះអះអាងសញ្ញា rx_is_usr_cmd ហើយទិន្នន័យនៅក្នុងវដ្តនាឡិកាដំបូងត្រូវបានប្រើជាព័ត៌មាន ឬពាក្យបញ្ជាដែលកំណត់ដោយអ្នកប្រើប្រាស់។
នៅពេលដែល rx_avs_ready deasserts និង rx_avs_valid asserts ប្លុកការដក RX CW បង្កើតលក្ខខណ្ឌកំហុសមួយចំពោះតក្កវិជ្ជាអ្នកប្រើប្រាស់។
សញ្ញាស្ទ្រីម Avalon ទាក់ទងនឹងប្លុកនេះមានដូចខាងក្រោម៖ · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 35

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (អាចប្រើបានតែក្នុងទម្រង់ពេញ)
៤.៣. F-Tile Serial Lite IV Intel FPGA ស្ថាបត្យកម្មនាឡិកា IP
F-Tile Serial Lite IV Intel FPGA IP មានការបញ្ចូលនាឡិកាចំនួនបួនដែលបង្កើតនាឡិកាទៅកាន់ប្លុកផ្សេងៗគ្នា៖ · នាឡិកាយោងបញ្ជូន (xcvr_ref_clk)– នាឡិកាបញ្ចូលពីនាឡិកាខាងក្រៅ
បន្ទះសៀគ្វី ឬលំយោលដែលបង្កើតនាឡិកាសម្រាប់ TX MAC, RX MAC, និង TX និង RX ប្លុក PCS ផ្ទាល់ខ្លួន។ យោងទៅប៉ារ៉ាម៉ែត្រសម្រាប់ជួរប្រេកង់ដែលគាំទ្រ។ · នាឡិកាស្នូល TX (tx_core_clk) – នាឡិកានេះបានមកពីឧបករណ៍បញ្ជូន PLL ត្រូវបានប្រើសម្រាប់ TX MAC ។ នាឡិកានេះក៏ជានាឡិកាលទ្ធផលពីឧបករណ៍បញ្ជូនសញ្ញា F-tile ដើម្បីភ្ជាប់ទៅតក្កវិជ្ជាអ្នកប្រើប្រាស់ TX ។ · នាឡិកាស្នូល RX (rx_core_clk) – នាឡិកានេះបានមកពីឧបករណ៍បញ្ជូន PLL ត្រូវបានប្រើសម្រាប់ RX deskew FIFO និង RX MAC ។ នាឡិកានេះក៏ជានាឡិកាលទ្ធផលពីឧបករណ៍បញ្ជូនសញ្ញា F-tile ដើម្បីភ្ជាប់ទៅតក្កវិជ្ជាអ្នកប្រើប្រាស់ RX ។ · នាឡិកាសម្រាប់ចំណុចប្រទាក់កំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូនសារឡើងវិញ (reconfig_clk)-នាឡិកាបញ្ចូលពីសៀគ្វីនាឡិកាខាងក្រៅ ឬលំយោលដែលបង្កើតនាឡិកាសម្រាប់ចំណុចប្រទាក់កំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូនសារឡើងវិញ F-tile នៅក្នុងទាំង TX និង RX datapaths ។ ប្រេកង់នាឡិកាគឺពី 100 ទៅ 162 MHz ។
ដ្យាក្រាមប្លុកខាងក្រោមបង្ហាញ F-Tile Serial Lite IV Intel FPGA IP clock domains និងការតភ្ជាប់ក្នុង IP ។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 36

ផ្ញើមតិកែលម្អ

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

រូបភាពទី 24 ។

F-Tile Serial Lite IV Intel FPGA ស្ថាបត្យកម្មនាឡិកា IP

លំយោល។

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver កំណត់រចនាសម្ព័ន្ធនាឡិកា
(reconfig_clk)

tx_core_clkout (ភ្ជាប់ទៅតក្កវិជ្ជាអ្នកប្រើប្រាស់)

tx_core_clk=clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

នាឡិកាចំណុចប្រទាក់កំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូន

(reconfig_clk)

លំយោល។

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (ភ្ជាប់ទៅតក្កវិជ្ជាអ្នកប្រើប្រាស់)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX ទិន្នន័យ
TX MAC

serial_link[n-1:0]

Deskew

FIFO

ចំណុចប្រទាក់ស្ទ្រីម Avalon RX ទិន្នន័យ RX MAC

Avalon Streaming Interface RX Data
RX MAC

Deskew FIFO

rx_core_clkout (ភ្ជាប់ទៅតក្កវិជ្ជាអ្នកប្រើប្រាស់)

rx_core_clk= clk_pll_div64[mid_ch]

កុំព្យូទ័រផ្ទាល់ខ្លួន

serial_link[n-1:0]

TX MAC

Avalon Streaming Interface TX ទិន្នន័យ

tx_core_clk=clk_pll_div64[mid_ch]

tx_core_clkout (ភ្ជាប់ទៅតក្កវិជ្ជាអ្នកប្រើប្រាស់)

នាឡិកាបញ្ជូនព័ត៌មាន (xcvr_ref_clk)
នាឡិកាបញ្ជូនព័ត៌មាន (xcvr_ref_clk)

Oscillator *

រឿងព្រេង

ឧបករណ៍ FPGA
ដែននាឡិកាស្នូល TX
ដែននាឡិកាស្នូល RX
ដែននាឡិកាយោងឧបករណ៍បញ្ជូនសញ្ញា ឧបករណ៍ខាងក្រៅ សញ្ញាទិន្នន័យ

៤.៤. កំណត់ឡើងវិញ និងភ្ជាប់ការចាប់ផ្តើម
ប្លុក MAC, F-tile Hard IP និងប្លុកកំណត់រចនាសម្ព័ន្ធឡើងវិញមានសញ្ញាកំណត់ឡើងវិញខុសៗគ្នា៖ · ប្លុក TX និង RX MAC ប្រើសញ្ញាកំណត់ឡើងវិញ tx_core_rst_n និង rx_core_rst_n ។ · tx_pcs_fec_phy_reset_n និង rx_pcs_fec_phy_reset_n កំណត់ឡើងវិញនូវសញ្ញាដ្រាយ
ឧបករណ៍បញ្ជាកំណត់ឡើងវិញទន់ដើម្បីកំណត់ F-tile Hard IP ឡើងវិញ។ · ប្លុកកំណត់រចនាសម្ព័ន្ធឡើងវិញប្រើសញ្ញាកំណត់ឡើងវិញ reconfig_reset ។

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 37

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

រូបភាពទី 25. កំណត់ស្ថាបត្យកម្មឡើងវិញ
Avalon Streaming Interface TX ទិន្នន័យ
MAC
Avalon Streaming SYNC Interface RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile Hard IP

TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

កំណត់តក្កវិជ្ជាឡើងវិញ
ព័ត៌មានដែលទាក់ទង · កំណត់គោលការណ៍ណែនាំឡើងវិញនៅទំព័រ 51 · F-Tile Serial Lite IV Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
៤.៤.១. TX កំណត់ឡើងវិញនិងលំដាប់ចាប់ផ្តើម
លំដាប់កំណត់ឡើងវិញ TX សម្រាប់ F-Tile Serial Lite IV Intel FPGA IP មានដូចខាងក្រោម៖ 1. អះអាង tx_pcs_fec_phy_reset_n, tx_core_rst_n និង reconfig_reset
ក្នុងពេលដំណាលគ្នាដើម្បីកំណត់ F-tile hard IP, MAC និងប្លុកកំណត់រចនាសម្ព័ន្ធឡើងវិញ។ ចេញផ្សាយ tx_pcs_fec_phy_reset_n និងការកំណត់រចនាសម្ព័ន្ធឡើងវិញបន្ទាប់ពីរង់ចាំ tx_reset_ack ដើម្បីធានាថាប្លុកត្រូវបានកំណត់ឡើងវិញត្រឹមត្រូវ។ 2. IP បន្ទាប់មកអះអាងនូវសញ្ញា phy_tx_lanes_stable, tx_pll_locked និង phy_ehip_ready បន្ទាប់ពីការកំណត់ឡើងវិញ tx_pcs_fec_phy_reset_n ត្រូវបានចេញផ្សាយ ដើម្បីបង្ហាញថា TX PHY រួចរាល់សម្រាប់ការបញ្ជូន។ 3. សញ្ញា tx_core_rst_n deasserts បន្ទាប់ពីសញ្ញា phy_ehip_ready ឡើងខ្ពស់។ 4. IP ចាប់ផ្តើមបញ្ជូនតួអក្សរ IDLE នៅលើចំណុចប្រទាក់ MII នៅពេលដែល MAC អស់ការកំណត់ឡើងវិញ។ មិនមានតម្រូវការសម្រាប់ការតម្រឹមផ្លូវ TX និង skewing ព្រោះផ្លូវទាំងអស់ប្រើនាឡិកាដូចគ្នា។ 5. ខណៈពេលដែលបញ្ជូនតួអក្សរ IDLE, MAC អះអាងនូវសញ្ញា tx_link_up ។ 6. បន្ទាប់មក MAC ចាប់ផ្តើមបញ្ជូន ALIGN ផ្គូផ្គងជាមួយ START/END ឬ END/START CW នៅចន្លោះពេលថេរ ដើម្បីចាប់ផ្តើមដំណើរការតម្រឹមផ្លូវរបស់អ្នកទទួលដែលបានតភ្ជាប់។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 38

ផ្ញើមតិកែលម្អ

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

រូបភាពទី 26 ។

TX កំណត់ឡើងវិញ និងដ្យាក្រាមកំណត់ពេលចាប់ផ្តើម
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n ១

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_រួចរាល់

tx_li nk_up

7
១២៣ ៤

៤.៤.២. RX កំណត់ឡើងវិញនិងលំដាប់ចាប់ផ្តើម
លំដាប់កំណត់ឡើងវិញ RX សម្រាប់ F-Tile Serial Lite IV Intel FPGA IP មានដូចខាងក្រោម៖
1. អះអាង rx_pcs_fec_phy_reset_n, rx_core_rst_n, និង reconfig_reset ក្នុងពេលដំណាលគ្នាដើម្បីកំណត់ F-tile hard IP, MAC និងប្លុកកំណត់រចនាសម្ព័ន្ធឡើងវិញ។ ចេញផ្សាយ rx_pcs_fec_phy_reset_n និងការកំណត់រចនាសម្ព័ន្ធឡើងវិញបន្ទាប់ពីរង់ចាំ rx_reset_ack ដើម្បីធានាថាប្លុកត្រូវបានកំណត់ឡើងវិញយ៉ាងត្រឹមត្រូវ។
2. IP បន្ទាប់មកអះអាងនូវសញ្ញា phy_rx_pcs_ready បន្ទាប់ពីការកំណត់ PCS ផ្ទាល់ខ្លួនត្រូវបានចេញផ្សាយ ដើម្បីបង្ហាញថា RX PHY រួចរាល់សម្រាប់ការបញ្ជូន។
3. សញ្ញា rx_core_rst_n deasserts បន្ទាប់ពីសញ្ញា phy_rx_pcs_ready ឡើងខ្ពស់។
4. IP ចាប់ផ្តើមដំណើរការតម្រឹមផ្លូវ បន្ទាប់ពីការកំណត់ឡើងវិញ RX MAC ត្រូវបានចេញផ្សាយ ហើយនៅពេលទទួលបាន ALIGN ផ្គូផ្គងជាមួយ START/END ឬ END/START CW ។
5. ប្លុក RX deskew អះអាងសញ្ញា rx_link_up នៅពេលដែលការតម្រឹមសម្រាប់ផ្លូវទាំងអស់បានបញ្ចប់។
6. បន្ទាប់មក IP អះអាងសញ្ញា rx_link_up ទៅកាន់តក្កវិជ្ជាអ្នកប្រើប្រាស់ ដើម្បីបង្ហាញថាតំណ RX រួចរាល់ដើម្បីចាប់ផ្តើមទទួលទិន្នន័យ។

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 39

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28

រូបភាពទី 27. RX Reset and Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n ១

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_រួចរាល់

rx_link_up

3 3 3 2

១២៣ ៤

៦៧ ៨

៤.៥. អត្រាភ្ជាប់ និងការគណនាប្រសិទ្ធភាពកម្រិតបញ្ជូន

ការគណនាប្រសិទ្ធភាពកម្រិតបញ្ជូនរបស់ F-Tile Serial Lite IV Intel FPGA IP មានដូចខាងក្រោម៖

ប្រសិទ្ធភាពកម្រិតបញ្ជូន = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period

តារាងទី 17. ការពិពណ៌នាអថេរប្រសិទ្ធភាពកម្រិតបញ្ជូន

អថេរ

ការពិពណ៌នា

raw_rate burst_size

នេះគឺជាអត្រាប៊ីតដែលសម្រេចបានដោយចំណុចប្រទាក់សៀរៀល។ raw_rate = ទទឹង SERDES * ប្រេកង់នាឡិកាឧបករណ៍ចាប់សញ្ញា Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
តម្លៃនៃទំហំផ្ទុះ។ ដើម្បីគណនាប្រសិទ្ធភាពកម្រិតបញ្ជូនជាមធ្យម សូមប្រើតម្លៃទំហំផ្ទុះទូទៅ។ សម្រាប់អត្រាអតិបរមា សូមប្រើតម្លៃទំហំផ្ទុះអតិបរមា។

burst_size_ovhd

តម្លៃនៃទំហំផ្ទុះ។
នៅក្នុងរបៀបពេញ តម្លៃ burst_size_ovhd គឺសំដៅទៅលើ CWs ដែលបានផ្គូផ្គង START និង END ។
នៅក្នុងមុខងារ Basic មិនមាន burst_size_ovhd ទេ ព្រោះមិនមាន START និង END ផ្គូផ្គង CWs ។

align_marker_period

តម្លៃនៃរយៈពេលដែលសញ្ញាសម្គាល់តម្រឹមត្រូវបានបញ្ចូល។ តម្លៃគឺ 81920 វដ្តនាឡិកាសម្រាប់ការចងក្រង និង 1280 សម្រាប់ការក្លែងធ្វើលឿន។ តម្លៃនេះត្រូវបានទទួលពីតក្កវិជ្ជារឹង PCS ។

align_marker_width srl4_align_period

ចំនួនវដ្តនាឡិកាដែលសញ្ញាសម្គាល់តម្រឹមត្រឹមត្រូវត្រូវបានរក្សាទុកខ្ពស់។
ចំនួនវដ្តនាឡិការវាងសញ្ញាសម្គាល់តម្រឹមពីរ។ អ្នកអាចកំណត់តម្លៃនេះដោយប្រើប៉ារ៉ាម៉ែត្រ Alignment Period នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 40

ផ្ញើមតិកែលម្អ

4. ការពិពណ៌នាមុខងារ 683074 | 2022.04.28
ការគណនាអត្រាតំណមានដូចខាងក្រោម៖ អត្រាប្រសិទ្ធភាព = ប្រសិទ្ធភាពកម្រិតបញ្ជូន * raw_rate អ្នកអាចទទួលបានប្រេកង់នាឡិកាអ្នកប្រើប្រាស់អតិបរមាជាមួយនឹងសមីការខាងក្រោម។ ការគណនាប្រេកង់នាឡិកាអ្នកប្រើប្រាស់អតិបរមាសន្មត់ថាការផ្សាយទិន្នន័យបន្ត ហើយគ្មានវដ្ត IDLE កើតឡើងនៅតក្កវិជ្ជាអ្នកប្រើប្រាស់ទេ។ អត្រានេះគឺមានសារៈសំខាន់នៅពេលរចនាតក្កវិជ្ជាអ្នកប្រើប្រាស់ FIFO ដើម្បីជៀសវាងការហៀរចេញរបស់ FIFO ។ ប្រេកង់នាឡិកាអ្នកប្រើប្រាស់អតិបរមា = អត្រាប្រសិទ្ធភាព / 64

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 41

683074 | 2022.04.28 ផ្ញើមតិកែលម្អ

5. ប៉ារ៉ាម៉ែត្រ

តារាង 18. F-Tile Serial Lite IV Intel FPGA IP Parameter Description

ប៉ារ៉ាម៉ែត្រ

តម្លៃ

លំនាំដើម

ការពិពណ៌នា

ជម្រើសរចនាទូទៅ

ប្រភេទម៉ូឌុល PMA

· PAM4 · NRZ

PAM 4

ជ្រើសរើសរបៀបម៉ូឌុល PCS ។

ប្រភេទ PMA

· FHT · FGT

FGT

ជ្រើសរើសប្រភេទឧបករណ៍បញ្ជូន។

អត្រាទិន្នន័យ PMA

· សម្រាប់របៀប PAM4៖
- ប្រភេទឧបករណ៍បញ្ជូន FGT: 20 Gbps 58 Gbps
- ប្រភេទឧបករណ៍បញ្ជូន FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· សម្រាប់របៀប NRZ៖
- ប្រភេទឧបករណ៍បញ្ជូន FGT: 10 Gbps 28.05 Gbps
- ប្រភេទឧបករណ៍បញ្ជូន FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

បញ្ជាក់អត្រាទិន្នន័យប្រកបដោយប្រសិទ្ធភាពនៅទិន្នផលនៃឧបករណ៍បញ្ជូនដែលរួមបញ្ចូលការបញ្ជូន និងតម្លៃលើសផ្សេងទៀត។ តម្លៃត្រូវបានគណនាដោយ IP ដោយបង្គត់រហូតដល់ខ្ទង់ទសភាគ 1 ក្នុងឯកតា Gbps ។

របៀប PMA

· Duplex · Tx · Rx

ពីរជាន់

សម្រាប់ប្រភេទឧបករណ៍បញ្ជូន FHT ទិសដៅដែលបានគាំទ្រគឺពីរជាន់ប៉ុណ្ណោះ។ សម្រាប់ប្រភេទឧបករណ៍បញ្ជូន FGT ទិសដៅដែលគាំទ្រគឺ Duplex, Tx និង Rx ។

ចំនួន PMA

· សម្រាប់របៀប PAM4៖

ផ្លូវ

- ១ ដល់ ១២

· សម្រាប់របៀប NRZ៖

- ១ ដល់ ១២

ជ្រើសរើសចំនួនផ្លូវ។ សម្រាប់ការរចនាសាមញ្ញ ចំនួនផ្លូវដែលគាំទ្រគឺ 1 ។

ប្រេកង់នាឡិកាយោង PLL

· សម្រាប់ប្រភេទឧបករណ៍បញ្ជូន FHT: 156.25 MHz
· សម្រាប់ប្រភេទឧបករណ៍បញ្ជូន FGT: 27.5 MHz 379.84375 MHz អាស្រ័យលើអត្រាទិន្នន័យឧបករណ៍បញ្ជូនដែលបានជ្រើសរើស។

· សម្រាប់ប្រភេទឧបករណ៍បញ្ជូន FHT: 156.25 MHz
· សម្រាប់ប្រភេទឧបករណ៍បញ្ជូន FGT: 165 MHz

បញ្ជាក់ប្រេកង់នាឡិកាយោងរបស់ឧបករណ៍បញ្ជូន។

ប្រព័ន្ធ PLL

—

នាឡិកាយោង

ប្រេកង់

170 MHz

មានសម្រាប់តែប្រភេទឧបករណ៍បញ្ជូន FHT ប៉ុណ្ណោះ។ បញ្ជាក់នាឡិកាយោង System PLL ហើយនឹងត្រូវបានប្រើជាការបញ្ចូលនៃ F-Tile Reference និង System PLL Clocks Intel FPGA IP ដើម្បីបង្កើតនាឡិកា System PLL ។

ប្រេកង់ប្រព័ន្ធ PLL
រយៈពេលតម្រឹម

— ១២៨ ៦៥៥៣៦

បើកដំណើរការ RS-FEC

បើក

876.5625 MHz 128 បើក

បញ្ជាក់ប្រេកង់នាឡិកាប្រព័ន្ធ PLL ។
បញ្ជាក់រយៈពេលសម្គាល់តម្រឹម។ តម្លៃត្រូវតែ x2 ។ បើកដើម្បីបើកមុខងារ RS-FEC ។
បន្ត…

ISO 9001:2015 បានចុះឈ្មោះ

5. ប៉ារ៉ាម៉ែត្រ 683074 | 2022.04.28

ប៉ារ៉ាម៉ែត្រ

តម្លៃ

លំនាំដើម

ការពិពណ៌នា

បិទ

សម្រាប់របៀបម៉ូឌុល PAM4 PCS RS-FEC ត្រូវបានបើកជានិច្ច។

ចំណុចប្រទាក់អ្នកប្រើ

របៀបស្ទ្រីម

· ពេញ · មូលដ្ឋាន

ពេញ

ជ្រើសរើសការផ្សាយទិន្នន័យសម្រាប់ IP ។

ពេញ៖ របៀបនេះផ្ញើវដ្តនៃការចាប់ផ្តើមនៃកញ្ចប់ព័ត៌មាន និងចុងបញ្ចប់នៃកញ្ចប់ព័ត៌មាននៅក្នុងស៊ុមមួយ។

មូលដ្ឋាន៖ នេះគឺជារបៀបស្ទ្រីមសុទ្ធ ដែលទិន្នន័យត្រូវបានផ្ញើដោយគ្មានកញ្ចប់ចាប់ផ្តើម ទទេ និងចុងបញ្ចប់នៃកញ្ចប់ ដើម្បីបង្កើនកម្រិតបញ្ជូន។

បើកដំណើរការ CRC

បើក បិទ

បិទ

បើក ដើម្បីបើកការរកឃើញ និងកែកំហុស CRC។

បើកការតម្រឹមដោយស្វ័យប្រវត្តិ

បើក បិទ

បិទ

បើកដើម្បីបើកមុខងារតម្រឹមផ្លូវដោយស្វ័យប្រវត្តិ។

បើកដំណើរការចំណុចបញ្ចប់បំបាត់កំហុស

បើក បិទ

បិទ

នៅពេល ON នោះ F-Tile Serial Lite IV Intel FPGA IP រួមបញ្ចូលនូវ Debug Endpoint ដែលត្រូវបានបង្កប់ ដែលភ្ជាប់ខាងក្នុងទៅចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ Avalon ។ IP អាចអនុវត្តការធ្វើតេស្តជាក់លាក់ និងមុខងារបំបាត់កំហុសតាមរយៈ JTAG ដោយប្រើ System Console ។ តម្លៃលំនាំដើមគឺបិទ។

ការរួមបញ្ចូលសាមញ្ញ (ការកំណត់ប៉ារ៉ាម៉ែត្រនេះអាចប្រើបានតែនៅពេលដែលអ្នកជ្រើសរើសការរចនា FGT dual simplex ប៉ុណ្ណោះ។)

RSFEC បានបើកនៅលើ Serial Lite IV Simplex IP ផ្សេងទៀតដែលដាក់នៅឆានែល FGT ដូចគ្នា

បើក បិទ

បិទ

បើកជម្រើសនេះ ប្រសិនបើអ្នកតម្រូវឱ្យមានការលាយបញ្ចូលគ្នានៃការកំណត់រចនាសម្ព័ន្ធជាមួយ RS-FEC ដែលបានបើក និងបិទសម្រាប់ F-Tile Serial Lite IV Intel FPGA IP នៅក្នុងការរចនាសាមញ្ញពីរសម្រាប់របៀបបញ្ជូន NRZ ដែលទាំង TX និង RX ត្រូវបានដាក់នៅលើ FGT ដូចគ្នា ឆានែល។

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 43

683074 | 2022.04.28 ផ្ញើមតិកែលម្អ

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals

៦.១. សញ្ញានាឡិកា

តារាងទី 19. សញ្ញានាឡិកា

ឈ្មោះ

ទិសដៅទទឹង

ការពិពណ៌នា

tx_core_clkout

ចេញនាឡិកាស្នូល TX សម្រាប់ចំណុចប្រទាក់កុំព្យូទ័រផ្ទាល់ខ្លួន TX, TX MAC និងតក្កវិជ្ជាអ្នកប្រើចូល

ផ្លូវទិន្នន័យ TX ។

នាឡិកានេះត្រូវបានបង្កើតចេញពីប្លុក PCS ផ្ទាល់ខ្លួន។

rx_core_clkout

លទ្ធផលនាឡិកាស្នូល RX សម្រាប់ចំណុចប្រទាក់ RX ផ្ទាល់ខ្លួន PCS, RX deskew FIFO, RX MAC

និងតក្កវិជ្ជាអ្នកប្រើប្រាស់នៅក្នុង RX datapath ។

នាឡិកានេះត្រូវបានបង្កើតចេញពីប្លុក PCS ផ្ទាល់ខ្លួន។

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

នាឡិកាយោងឧបករណ៍បញ្ជូនបញ្ចូល។

នៅពេលដែលប្រភេទឧបករណ៍បញ្ជូនត្រូវបានកំណត់ទៅ FGT សូមភ្ជាប់នាឡិកានេះទៅនឹងសញ្ញាលទ្ធផល (out_refclk_fgt_0) នៃ F-Tile Reference និង System PLL Clocks Intel FPGA IP ។ នៅពេលដែលប្រភេទឧបករណ៍បញ្ជូនត្រូវបានកំណត់ទៅ FHT សូមភ្ជាប់

នាឡិកានេះទៅកាន់សញ្ញាទិន្នផល (out_fht_cmmpll_clk_0) នៃ F-Tile Reference and System PLL Clocks Intel FPGA IP ។

យោងទៅប៉ារ៉ាម៉ែត្រសម្រាប់ជួរប្រេកង់ដែលគាំទ្រ។

នាឡិកាបញ្ចូលបញ្ចូលសម្រាប់ចំណុចប្រទាក់កំណត់រចនាសម្ព័ន្ធឧបករណ៍ទទួលឡើងវិញ។

ប្រេកង់នាឡិកាគឺពី 100 ទៅ 162 MHz ។

ភ្ជាប់សញ្ញានាឡិកាបញ្ចូលនេះទៅសៀគ្វីនាឡិកាខាងក្រៅ ឬលំយោល។

ប្រេកង់នាឡិកាគឺពី 100 ទៅ 162 MHz ។

ភ្ជាប់សញ្ញានាឡិកាបញ្ចូលនេះទៅសៀគ្វីនាឡិកាខាងក្រៅ ឬលំយោល។

out_systempll_clk_ ១

បញ្ចូល

នាឡិកាប្រព័ន្ធ PLL ។
ភ្ជាប់នាឡិកានេះទៅនឹងសញ្ញាលទ្ធផល (out_systempll_clk_0) នៃ F-Tile Reference and System PLL Clocks Intel FPGA IP ។

ប៉ារ៉ាម៉ែត្រព័ត៌មានពាក់ព័ន្ធនៅទំព័រ 42

៦.២. កំណត់សញ្ញាឡើងវិញ

តារាង 20. កំណត់សញ្ញាឡើងវិញ

ឈ្មោះ

ទិសដៅទទឹង

tx_core_rst_n

បញ្ចូល

Clock Domain Asynchronous

rx_core_rst_n

បញ្ចូល

អសមកាល

tx_pcs_fec_phy_reset_n ១

បញ្ចូល

អសមកាល

ការពិពណ៌នា

សញ្ញាកំណត់ឡើងវិញសកម្ម-ទាប។ កំណត់ F-Tile Serial Lite IV TX MAC ឡើងវិញ។

សញ្ញាកំណត់ឡើងវិញសកម្ម-ទាប។ កំណត់ F-Tile Serial Lite IV RX MAC ឡើងវិញ។

សញ្ញាកំណត់ឡើងវិញសកម្ម-ទាប។

បន្ត…

ISO 9001:2015 បានចុះឈ្មោះ

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

ឈ្មោះ

ដែននាឡិកាទិសដៅទទឹង

ការពិពណ៌នា

កំណត់កុំព្យូទ័រផ្ទាល់ខ្លួន F-Tile Serial Lite IV TX ឡើងវិញ។

rx_pcs_fec_phy_reset_n ១

បញ្ចូល

អសមកាល

សញ្ញាកំណត់ឡើងវិញសកម្ម-ទាប។ កំណត់កុំព្យូទ័រផ្ទាល់ខ្លួន F-Tile Serial Lite IV RX ឡើងវិញ។

reconfig_reset

បញ្ចូល

reconfig_clk សញ្ញាកំណត់ឡើងវិញសកម្ម-កម្រិតខ្ពស់។

កំណត់ឡើងវិញនូវប្លុកកំណត់រចនាសម្ព័ន្ធចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ Avalon ឡើងវិញ។

reconfig_sl_reset

បញ្ចូល reconfig_sl_clk សញ្ញាកំណត់ឡើងវិញសកម្មកម្រិតខ្ពស់។

៦.៣. សញ្ញា MAC

តារាង 21 ។

សញ្ញា TX MAC
នៅក្នុងតារាងនេះ N តំណាងឱ្យចំនួនផ្លូវដែលបានកំណត់នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ។

ឈ្មោះ

ទទឹង

ដែននាឡិកាទិសដៅ

ការពិពណ៌នា

tx_avs_រួចរាល់

លទ្ធផល tx_core_clkout សញ្ញាស្ទ្រីម Avalon ។

នៅពេលអះអាង បង្ហាញថា TX MAC រួចរាល់ក្នុងការទទួលយកទិន្នន័យ។

tx_avs_data

· (64*N)*2 (របៀប PAM4)
· 64*N (របៀប NRZ)

បញ្ចូល

tx_core_clkout សញ្ញាស្ទ្រីម Avalon ។ ទិន្នន័យ TX ។

tx_avs_channel

បញ្ចូល tx_core_clkout សញ្ញាស្ទ្រីម Avalon ។

លេខឆានែលសម្រាប់ទិន្នន័យដែលត្រូវបានផ្ទេរនៅលើវដ្តបច្ចុប្បន្ន។

សញ្ញានេះមិនមាននៅក្នុងមុខងារមូលដ្ឋានទេ។

tx_avs_ត្រឹមត្រូវ។

បញ្ចូល tx_core_clkout សញ្ញាស្ទ្រីម Avalon ។

នៅពេលអះអាង បង្ហាញថាសញ្ញាទិន្នន័យ TX មានសុពលភាព។

tx_avs_startofpacket

បញ្ចូល tx_core_clkout សញ្ញាស្ទ្រីម Avalon ។

នៅពេលអះអាង បង្ហាញពីការចាប់ផ្តើមនៃកញ្ចប់ទិន្នន័យ TX ។

អះអាងសម្រាប់តែវដ្តនាឡិកាតែមួយសម្រាប់កញ្ចប់នីមួយៗ។

សញ្ញានេះមិនមាននៅក្នុងមុខងារមូលដ្ឋានទេ។

tx_avs_endofpacket

បញ្ចូល tx_core_clkout សញ្ញាស្ទ្រីម Avalon ។

នៅពេលអះអាង បង្ហាញពីចុងបញ្ចប់នៃកញ្ចប់ទិន្នន័យ TX ។

អះអាងសម្រាប់តែវដ្តនាឡិកាតែមួយសម្រាប់កញ្ចប់នីមួយៗ។

សញ្ញានេះមិនមាននៅក្នុងមុខងារមូលដ្ឋានទេ។

tx_avs_ទទេ

បញ្ចូល tx_core_clkout សញ្ញាស្ទ្រីម Avalon ។

ចង្អុលបង្ហាញចំនួនពាក្យដែលមិនត្រឹមត្រូវនៅក្នុងការផ្ទុះចុងក្រោយនៃទិន្នន័យ TX ។

សញ្ញានេះមិនមាននៅក្នុងមុខងារមូលដ្ឋានទេ។

tx_num_valid_bytes_eob

បញ្ចូល

tx_core_clkout

ចង្អុលបង្ហាញចំនួនបៃដែលត្រឹមត្រូវនៅក្នុងពាក្យចុងក្រោយនៃការផ្ទុះចុងក្រោយ។ សញ្ញានេះមិនមាននៅក្នុងមុខងារមូលដ្ឋានទេ។
បន្ត…

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

ឈ្មោះ tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

ទទឹង ៣៦
៦៧ ៨
ន ០

ដែននាឡិកាទិសដៅ

ការពិពណ៌នា

បញ្ចូល

tx_core_clkout

នៅពេលអះអាង សញ្ញានេះចាប់ផ្តើមវដ្តព័ត៌មានដែលកំណត់ដោយអ្នកប្រើប្រាស់។
អះអាងសញ្ញានេះនៅវដ្ដនាឡិកាដូចគ្នានឹងការអះអាង tx_startofpacket ។
សញ្ញានេះមិនមាននៅក្នុងមុខងារមូលដ្ឋានទេ។

លទ្ធផល tx_core_clkout នៅពេលអះអាង បង្ហាញថាតំណភ្ជាប់ទិន្នន័យ TX គឺរួចរាល់សម្រាប់ការបញ្ជូនទិន្នន័យ។

ទិន្នផល

tx_core_clkout

នៅពេលមានការអះអាង សញ្ញានេះចាប់ផ្តើមការតម្រឹមផ្លូវឡើងវិញ។
អះអាងសញ្ញានេះសម្រាប់វដ្តនាឡិកាមួយដើម្បីកេះ MAC ដើម្បីផ្ញើ ALIGN CW ។

បញ្ចូល

tx_core_clkout នៅពេលអះអាង MAC បញ្ចូលកំហុស CRC32 ទៅកាន់ផ្លូវដែលបានជ្រើសរើស។

លទ្ធផល tx_core_clkout មិនត្រូវបានប្រើទេ។

ដ្យាក្រាមពេលវេលាខាងក្រោមបង្ហាញពីអតីតample នៃការបញ្ជូនទិន្នន័យ TX នៃ 10 ពាក្យពីតក្កវិជ្ជាអ្នកប្រើប្រាស់ឆ្លងកាត់ 10 TX serial lanes ។

រូបភាពទី 28 ។

ដ្យាក្រាមពេលវេលាបញ្ជូនទិន្នន័យ TX
tx_core_clkout

tx_avs_ត្រឹមត្រូវ។

tx_avs_រួចរាល់

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

០,…,៩

… N-10..

ផ្លូវ 0

…………

STRT ០ ១០

N-10 END STRT 0

ផ្លូវ 1

…………

STRT ០ ១០

N-9 END STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

ផ្លូវ 9

…………

STRT ០ ១០

N-1 END STRT 9

N-1 END IDLE IDLE

តារាង 22 ។

សញ្ញា RX MAC
នៅក្នុងតារាងនេះ N តំណាងឱ្យចំនួនផ្លូវដែលបានកំណត់នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ។

ឈ្មោះ

ទទឹង

ដែននាឡិកាទិសដៅ

ការពិពណ៌នា

rx_avs_រួចរាល់

បញ្ចូល rx_core_clkout សញ្ញាស្ទ្រីម Avalon ។

នៅពេលអះអាង បង្ហាញថាតក្កវិជ្ជារបស់អ្នកប្រើរួចរាល់ក្នុងការទទួលយកទិន្នន័យ។

rx_avs_data

(64*N)*2 (របៀប PAM4)
64*N (របៀប NRZ)

ទិន្នផល

rx_core_clkout សញ្ញាស្ទ្រីម Avalon ។ ទិន្នន័យ RX ។

rx_avs_channel

លទ្ធផល rx_core_clkout សញ្ញាស្ទ្រីម Avalon ។

លេខឆានែលសម្រាប់ទិន្នន័យ

បានទទួលនៅលើវដ្តបច្ចុប្បន្ន។

សញ្ញានេះមិនមាននៅក្នុងមុខងារមូលដ្ឋានទេ។

rx_avs_valid

លទ្ធផល rx_core_clkout សញ្ញាស្ទ្រីម Avalon ។

បន្ត…

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 46

ផ្ញើមតិកែលម្អ

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

ឈ្មោះ

ទទឹង

ដែននាឡិកាទិសដៅ

ការពិពណ៌នា

នៅពេលអះអាង បង្ហាញថាសញ្ញាទិន្នន័យ RX មានសុពលភាព។

rx_avs_startofpacket

លទ្ធផល rx_core_clkout សញ្ញាស្ទ្រីម Avalon ។

នៅពេលអះអាង បង្ហាញពីការចាប់ផ្តើមនៃកញ្ចប់ទិន្នន័យ RX ។

អះអាងសម្រាប់តែវដ្តនាឡិកាតែមួយសម្រាប់កញ្ចប់នីមួយៗ។

សញ្ញានេះមិនមាននៅក្នុងមុខងារមូលដ្ឋានទេ។

rx_avs_endofpacket

លទ្ធផល rx_core_clkout សញ្ញាស្ទ្រីម Avalon ។

នៅពេលអះអាង បង្ហាញពីការបញ្ចប់នៃកញ្ចប់ទិន្នន័យ RX ។

អះអាងសម្រាប់តែវដ្តនាឡិកាតែមួយសម្រាប់កញ្ចប់នីមួយៗ។

សញ្ញានេះមិនមាននៅក្នុងមុខងារមូលដ្ឋានទេ។

rx_avs_ទទេ

លទ្ធផល rx_core_clkout សញ្ញាស្ទ្រីម Avalon ។

ចង្អុលបង្ហាញចំនួនពាក្យដែលមិនត្រឹមត្រូវនៅក្នុងការផ្ទុះចុងក្រោយនៃទិន្នន័យ RX ។

សញ្ញានេះមិនមាននៅក្នុងមុខងារមូលដ្ឋានទេ។

rx_num_valid_bytes_eob

ទិន្នផល

rx_core_clkout បង្ហាញចំនួនបៃត្រឹមត្រូវនៅក្នុងពាក្យចុងក្រោយនៃការផ្ទុះចុងក្រោយ។
សញ្ញានេះមិនមាននៅក្នុងមុខងារមូលដ្ឋានទេ។

rx_is_usr_cmd

លទ្ធផល rx_core_clkout នៅពេលអះអាង សញ្ញានេះចាប់ផ្តើមអ្នកប្រើប្រាស់-

វដ្តព័ត៌មានដែលបានកំណត់។

អះអាងសញ្ញានេះនៅវដ្ដនាឡិកាដូចគ្នានឹងការអះអាង tx_startofpacket ។

សញ្ញានេះមិនមាននៅក្នុងមុខងារមូលដ្ឋានទេ។

rx_link_up

លទ្ធផល rx_core_clkout ពេលអះអាង បង្ហាញតំណទិន្នន័យ RX

រួចរាល់សម្រាប់ការទទួលទិន្នន័យ។

rx_link_reinit

បញ្ចូល rx_core_clkout នៅពេលអះអាង សញ្ញានេះចាប់ផ្តើមផ្លូវ

ការតម្រឹមឡើងវិញ។

ប្រសិនបើអ្នកបិទបើកការតម្រឹមស្វ័យប្រវត្តិ អះអាងសញ្ញានេះសម្រាប់វដ្តនាឡិកាមួយ ដើម្បីកេះ MAC ដើម្បីតម្រឹមផ្លូវឡើងវិញ។ ប្រសិនបើកំណត់បើកការតម្រឹមដោយស្វ័យប្រវត្តិនោះ MAC តម្រឹមផ្លូវដោយស្វ័យប្រវត្តិឡើងវិញ។

កុំអះអាងសញ្ញានេះនៅពេលបើកការតម្រឹមស្វ័យប្រវត្តិត្រូវបានកំណត់។

rx_error

(N*2*2)+3 (របៀប PAM4)
(N*2)*3 (របៀប NRZ)

ទិន្នផល

rx_core_clkout

នៅពេលអះអាង បង្ហាញពីលក្ខខណ្ឌកំហុសកើតឡើងនៅក្នុងផ្លូវទិន្នន័យ RX ។
· [(N*2+2):N+3] = បង្ហាញកំហុស PCS សម្រាប់ផ្លូវជាក់លាក់។
· [N+2] = បង្ហាញកំហុសក្នុងការតម្រឹម។ ចាប់ផ្តើមការតម្រឹមផ្លូវឡើងវិញ ប្រសិនបើប៊ីតនេះត្រូវបានអះអាង។
· [N+1]= បង្ហាញថាទិន្នន័យត្រូវបានបញ្ជូនទៅតក្កវិជ្ជាអ្នកប្រើប្រាស់ នៅពេលដែលតក្កវិជ្ជាអ្នកប្រើប្រាស់មិនទាន់រួចរាល់។
· [N] = បង្ហាញពីការបាត់បង់ការតម្រឹម។
· [(N-1):0] = បង្ហាញថាទិន្នន័យមានកំហុស CRC ។

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

៦.៤. សញ្ញាកំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជូន

តារាង 23 ។

សញ្ញាកំណត់រចនាសម្ព័ន្ធ PCS ឡើងវិញ
នៅក្នុងតារាងនេះ N តំណាងឱ្យចំនួនផ្លូវដែលបានកំណត់នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ។

ឈ្មោះ

ទទឹង

ដែននាឡិកាទិសដៅ

ការពិពណ៌នា

reconfig_sl_read

បញ្ចូលពាក្យបញ្ជា reconfig_sl_ កំណត់រចនាសម្ព័ន្ធ PCS ឡើងវិញ

clk

សញ្ញា។

reconfig_sl_write

បញ្ចូល reconfig_sl_ សរសេរការកំណត់រចនាសម្ព័ន្ធ PCS ឡើងវិញ

clk

សញ្ញាបញ្ជា។

reconfig_sl_អាសយដ្ឋាន

14 ប៊ីត + clogb2N

បញ្ចូល

reconfig_sl_ clk

បញ្ជាក់ការកំណត់រចនាសម្ព័ន្ធ PCS ឡើងវិញអាសយដ្ឋានចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ Avalon ក្នុងផ្លូវដែលបានជ្រើសរើស។
ផ្លូវនីមួយៗមាន 14 ប៊ីត ហើយប៊ីតខាងលើសំដៅលើផ្លូវអុហ្វសិត។
Example សម្រាប់ការរចនា 4-lane NRZ/PAM4 ជាមួយនឹង reconfig_sl_address[13:0] សំដៅលើតម្លៃអាសយដ្ឋាន៖
· reconfig_sl_address[15:1 4] កំណត់ទៅ 00 = អាសយដ្ឋានសម្រាប់ផ្លូវ 0 ។
· reconfig_sl_address[15:1 4] កំណត់ទៅ 01 = អាសយដ្ឋានសម្រាប់ផ្លូវ 1 ។
· reconfig_sl_address[15:1 4] កំណត់ទៅ 10 = អាសយដ្ឋានសម្រាប់ផ្លូវ 2 ។
· reconfig_sl_address[15:1 4] កំណត់ទៅ 11 = អាសយដ្ឋានសម្រាប់ផ្លូវ 3 ។

reconfig_sl_readdata

លទ្ធផល reconfig_sl_ បញ្ជាក់ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ PCS ឡើងវិញ

clk

ដែលត្រូវអានដោយវដ្តត្រៀមរួចជាស្រេចក្នុង ក

ផ្លូវដែលបានជ្រើសរើស។

reconfig_sl_waitrequest

លទ្ធផល reconfig_sl_ តំណាងឱ្យការកំណត់រចនាសម្ព័ន្ធ PCS ឡើងវិញ

clk

ចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ Avalon

សញ្ញាឈប់នៅក្នុងផ្លូវដែលបានជ្រើសរើស។

reconfig_sl_writedata

បញ្ចូល reconfig_sl_ បញ្ជាក់ទិន្នន័យកំណត់រចនាសម្ព័ន្ធ PCS ឡើងវិញ

clk

ដែលត្រូវសរសេរនៅលើវដ្តនៃការសរសេរក្នុង ក

ផ្លូវដែលបានជ្រើសរើស។

reconfig_sl_readdata_vali

ទិន្នផល

reconfig_sl_ បញ្ជាក់ការកំណត់រចនាសម្ព័ន្ធ PCS ឡើងវិញ

clk

ទិន្នន័យដែលទទួលបានគឺត្រឹមត្រូវក្នុងការជ្រើសរើស

ផ្លូវ។

តារាង 24 ។

សញ្ញាកំណត់រចនាសម្ព័ន្ធ IP រឹង F-Tile
នៅក្នុងតារាងនេះ N តំណាងឱ្យចំនួនផ្លូវដែលបានកំណត់នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ។

ឈ្មោះ

ទទឹង

ដែននាឡិកាទិសដៅ

ការពិពណ៌នា

reconfig_read

បញ្ចូល reconfig_clk PMA reconfiguration អាន

សញ្ញាបញ្ជា។

reconfig_write

បញ្ចូល reconfig_clk PMA reconfiguration សរសេរ

សញ្ញាបញ្ជា។

reconfig_អាសយដ្ឋាន

18 ប៊ីត + clog2bN

បញ្ចូល

reconfig_clk

បញ្ជាក់អាសយដ្ឋានចំណុចប្រទាក់ដែលបានគូសផែនទីអង្គចងចាំ PMA Avalon នៅក្នុងផ្លូវដែលបានជ្រើសរើស។
បន្ត…

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 48

ផ្ញើមតិកែលម្អ

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

ឈ្មោះ
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdata ត្រឹមត្រូវ

ទទឹង
32 1 32 1

ដែននាឡិកាទិសដៅ

ការពិពណ៌នា

នៅក្នុងរបៀប PAM4 ad NRZ ទាំងពីរ ផ្លូវនីមួយៗមាន 18 ប៊ីត ហើយប៊ីតខាងលើដែលនៅសេសសល់គឺសំដៅលើផ្លូវអុហ្វសិត។
Example សម្រាប់ការរចនា 4 ផ្លូវ៖
· reconfig_address[19:18] កំណត់ទៅ 00 = អាសយដ្ឋានសម្រាប់ផ្លូវ 0 ។
· reconfig_address[19:18] កំណត់ទៅ 01 = អាសយដ្ឋានសម្រាប់ផ្លូវ 1 ។
· reconfig_address[19:18] កំណត់ទៅ 10 = អាសយដ្ឋានសម្រាប់ផ្លូវ 2 ។
· reconfig_address[19:18] កំណត់ទៅ 11 = អាសយដ្ឋានសម្រាប់ផ្លូវ 3 ។

ទិន្នផល

reconfig_clk បញ្ជាក់ទិន្នន័យ PMA ដែលត្រូវអានដោយវដ្តត្រៀមរួចជាស្រេចក្នុងផ្លូវដែលបានជ្រើសរើស។

ទិន្នផល

reconfig_clk តំណាងឱ្យ PMA Avalon memorymapped interface signal ជាប់គាំងនៅក្នុងផ្លូវដែលបានជ្រើសរើស។

បញ្ចូល

reconfig_clk បញ្ជាក់ទិន្នន័យ PMA ដែលត្រូវសរសេរលើវដ្ដសរសេរក្នុងផ្លូវដែលបានជ្រើស។

ទិន្នផល

reconfig_clk បញ្ជាក់ការកំណត់រចនាសម្ព័ន្ធ PMA ឡើងវិញនូវទិន្នន័យដែលបានទទួលគឺត្រឹមត្រូវនៅក្នុងផ្លូវដែលបានជ្រើសរើស។

៦.៥. សញ្ញា PMA

តារាង 25 ។

សញ្ញា PMA
នៅក្នុងតារាងនេះ N តំណាងឱ្យចំនួនផ្លូវដែលបានកំណត់នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ។

ឈ្មោះ

ទទឹង

ដែននាឡិកាទិសដៅ

ការពិពណ៌នា

phy_tx_lanes_stable

N*2 (របៀប PAM4)
N (របៀប NRZ)

ទិន្នផល

Asynchronous នៅពេលអះអាង បង្ហាញថា TX datapath រួចរាល់ក្នុងការផ្ញើទិន្នន័យ។

tx_pll_locked

N*2 (របៀប PAM4)
N (របៀប NRZ)

ទិន្នផល

Asynchronous នៅពេលអះអាង បង្ហាញថា TX PLL បានសម្រេចស្ថានភាពចាក់សោ។

phy_ehip_រួចរាល់

N*2 (របៀប PAM4)
N (របៀប NRZ)

ទិន្នផល

អសមកាល

នៅពេលអះអាង បង្ហាញថា PCS ផ្ទាល់ខ្លួនបានបញ្ចប់ការចាប់ផ្ដើមខាងក្នុង និងរួចរាល់សម្រាប់ការបញ្ជូន។
សញ្ញានេះអះអាងបន្ទាប់ពី tx_pcs_fec_phy_reset_n និង tx_pcs_fec_phy_reset_nare deasserted ។

tx_serial_data

ទិន្នផល TX សៀរៀលនាឡិកា ម្ជុលសៀរៀល TX ។

rx_serial_data

បញ្ចូលនាឡិកាសៀរៀល RX ម្ជុលសៀរៀល RX ។

phy_rx_block_lock

N*2 (របៀប PAM4)
N (របៀប NRZ)

ទិន្នផល

Asynchronous នៅពេលអះអាង បង្ហាញថាការតម្រឹមប្លុក 66b បានបញ្ចប់សម្រាប់ផ្លូវ។

rx_cdr_lock

N*2 (របៀប PAM4)

ទិន្នផល

អសមកាល

នៅពេលអះអាង បង្ហាញថានាឡិកាដែលបានទាញយកមកវិញត្រូវបានចាក់សោទិន្នន័យ។
បន្ត…

ផ្ញើមតិកែលម្អ

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface Signals 683074 | 2022.04.28

ឈ្មោះ phy_rx_pcs_រួចរាល់ phy_rx_hi_ber

ទទឹង

ដែននាឡិកាទិសដៅ

ការពិពណ៌នា

N (របៀប NRZ)

N*2 (របៀប PAM4)
N (របៀប NRZ)

ទិន្នផល

អសមកាល

នៅពេលមានការអះអាង បង្ហាញថាផ្លូវ RX នៃឆានែលអ៊ីសឺរណិតដែលត្រូវគ្នាត្រូវបានតម្រឹមយ៉ាងពេញលេញ និងរួចរាល់ក្នុងការទទួលទិន្នន័យ។

N*2 (របៀប PAM4)
N (របៀប NRZ)

ទិន្នផល

អសមកាល

នៅពេលអះអាង បង្ហាញថា RX PCS នៃឆានែលអ៊ីសឺរណិតដែលត្រូវគ្នាគឺស្ថិតនៅក្នុងស្ថានភាព HI BER ។

F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ 50

ផ្ញើមតិកែលម្អ

683074 | 2022.04.28 ផ្ញើមតិកែលម្អ

7. ការរចនាជាមួយ F-Tile Serial Lite IV Intel FPGA IP

៧.១. កំណត់គោលការណ៍ណែនាំឡើងវិញ
អនុវត្តតាមគោលការណ៍ណែនាំកំណត់ឡើងវិញទាំងនេះ ដើម្បីអនុវត្តការកំណត់ឡើងវិញកម្រិតប្រព័ន្ធរបស់អ្នក។
· Tie tx_pcs_fec_phy_reset_n និង rx_pcs_fec_phy_reset_n ផ្តល់សញ្ញារួមគ្នានៅលើកម្រិតប្រព័ន្ធ ដើម្បីកំណត់ TX និង RX PCS ឡើងវិញក្នុងពេលដំណាលគ្នា។
· អះអាង tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, និង reconfig_reset signals ក្នុងពេលតែមួយ។ សូមមើលការកំណត់ឡើងវិញ និងភ្ជាប់ការចាប់ផ្តើមសម្រាប់ព័ត៌មានបន្ថែមអំពីការកំណត់ឡើងវិញ IP និងលំដាប់ចាប់ផ្តើម។
· សង្កត់ tx_pcs_fec_phy_reset_n ហើយ rx_pcs_fec_phy_reset_n បង្ហាញសញ្ញាទាប ហើយ reconfig_reset signal ខ្ពស់ ហើយរង់ចាំ tx_reset_ack និង rx_reset_ack ដើម្បីកំណត់ឡើងវិញបានត្រឹមត្រូវ F-tile hard IP និងប្លុកកំណត់រចនាសម្ព័ន្ធឡើងវិញ។
· ដើម្បីសម្រេចបាននូវការភ្ជាប់រហ័សរវាងឧបករណ៍ FPGA កំណត់ឡើងវិញនូវ F-Tile Serial Lite IV Intel FPGA IPs ដែលបានភ្ជាប់ឡើងវិញក្នុងពេលតែមួយ។ សូមមើល F-Tile Serial Lite IV Intel FPGA IP Design Example មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់សម្រាប់ព័ត៌មានអំពីការត្រួតពិនិត្យ IP TX និងតំណ RX ដោយប្រើប្រអប់ឧបករណ៍។
ព័ត៌មានពាក់ព័ន្ធ
· កំណត់ឡើងវិញ និងភ្ជាប់ការចាប់ផ្តើមឡើងវិញនៅទំព័រ 37
· F-Tile Serial Lite IV Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

៧.២. ការណែនាំអំពីការគ្រប់គ្រងកំហុស

តារាងខាងក្រោមរាយបញ្ជីការណែនាំអំពីការគ្រប់គ្រងកំហុសសម្រាប់លក្ខខណ្ឌកំហុសដែលអាចកើតឡើងជាមួយនឹងការរចនា F-Tile Serial Lite IV Intel FPGA IP ។

តារាងទី 26. លក្ខខណ្ឌកំហុស និងការណែនាំអំពីការដោះស្រាយ

ស្ថានភាពកំហុស
ផ្លូវមួយ ឬច្រើនមិនអាចបង្កើតទំនាក់ទំនងបានទេ បន្ទាប់ពីពេលវេលាកំណត់។

ការណែនាំ
អនុវត្តប្រព័ន្ធអស់ពេលដើម្បីកំណត់តំណឡើងវិញនៅកម្រិតកម្មវិធី។

ផ្លូវមួយបាត់បង់ការទំនាក់ទំនងបន្ទាប់ពីការទំនាក់ទំនងត្រូវបានបង្កើតឡើង។
ផ្លូវមួយបាត់បង់ទំនាក់ទំនងក្នុងអំឡុងពេលដំណើរការ deskew ។

វាអាចកើតឡើងបន្ទាប់ពី ឬអំឡុងពេលផ្ទេរទិន្នន័យ។ អនុវត្តការរកឃើញការបាត់បង់តំណនៅកម្រិតកម្មវិធី ហើយកំណត់តំណឡើងវិញ។
អនុវត្តដំណើរការបង្កើតតំណឡើងវិញសម្រាប់ផ្លូវដែលមានកំហុស។ អ្នកត្រូវតែធានាថា board routing មិនលើសពី 320 UI ។

ការតម្រឹមផ្លូវបាត់បង់បន្ទាប់ពីបានតម្រឹមផ្លូវទាំងអស់។

វាអាចកើតឡើងបន្ទាប់ពី ឬអំឡុងពេលផ្ទេរទិន្នន័យ។ អនុវត្តការរកឃើញការបាត់បង់ការតម្រឹមផ្លូវនៅកម្រិតកម្មវិធី ដើម្បីចាប់ផ្តើមដំណើរការតម្រឹមផ្លូវឡើងវិញ។

ISO 9001:2015 បានចុះឈ្មោះ

683074 | 2022.04.28 ផ្ញើមតិកែលម្អ

8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives

កំណែ IP គឺដូចគ្នាទៅនឹងកំណែកម្មវិធី Intel Quartus Prime Design Suite រហូតដល់ v19.1។ ពី Intel Quartus Prime Design Suite កំណែ 19.2 ឬថ្មីជាងនេះ ស្នូល IP មានគ្រោងការណ៍កំណែ IP ថ្មី។

ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត។

កំណែ Intel Quartus Prime
21.3

IP Core កំណែ 3.0.0

មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ F-Tile Serial Lite IV Intel® FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

ISO 9001:2015 បានចុះឈ្មោះ

683074 | 2022.04.28 ផ្ញើមតិកែលម្អ

9. ប្រវត្តិកែប្រែឯកសារសម្រាប់ F-Tile Serial Lite IV Intel FPGA IP មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

ឯកសារលេខ ២១០៥១៨
១២៣ ៤

កំណែ Intel Quartus Prime
22.1
១២៣ ៤

IP កំណែ 5.0.0
១២៣ ៤

ការផ្លាស់ប្តូរ
· តារាងដែលបានធ្វើបច្ចុប្បន្នភាព៖ លក្ខណៈពិសេស F-Tile Serial Lite IV Intel FPGA IP - ការពិពណ៌នាអំពីការផ្ទេរទិន្នន័យដែលបានធ្វើបច្ចុប្បន្នភាពជាមួយនឹងការគាំទ្រអត្រាបញ្ជូន FHT បន្ថែម៖ 58G NRZ, 58G PAM4 និង 116G PAM4
· តារាងដែលបានធ្វើបច្ចុប្បន្នភាព៖ F-Tile Serial Lite IV Intel FPGA IP Parameter Description — បានបន្ថែមប៉ារ៉ាម៉ែត្រថ្មី · ប្រេកង់នាឡិកាយោងប្រព័ន្ធ PLL · បើកដំណើរការចំណុចបញ្ចប់បំបាត់កំហុស — បានធ្វើបច្ចុប្បន្នភាពតម្លៃសម្រាប់អត្រាទិន្នន័យ PMA — បានធ្វើបច្ចុប្បន្នភាពការដាក់ឈ្មោះប៉ារ៉ាម៉ែត្រដែលត្រូវគ្នានឹង GUI
· បានធ្វើបច្ចុប្បន្នភាពការពិពណ៌នាសម្រាប់ការផ្ទេរទិន្នន័យនៅក្នុងតារាង៖ លក្ខណៈពិសេស F-Tile Serial Lite IV Intel FPGA IP ។
· ប្តូរឈ្មោះតារាង IP ទៅ F-Tile Serial Lite IV Intel FPGA IP Parameter Description នៅក្នុងផ្នែក Parameters សម្រាប់ភាពច្បាស់លាស់។
· តារាងដែលបានធ្វើបច្ចុប្បន្នភាព៖ ប៉ារ៉ាម៉ែត្រ IP៖ — បានបន្ថែមប៉ារ៉ាម៉ែត្រថ្មី-RSFEC ដែលបានបើកនៅលើ Serial Lite IV Simplex IP ផ្សេងទៀតដែលដាក់នៅឆានែល FGT ដូចគ្នា។ - បានធ្វើបច្ចុប្បន្នភាពតម្លៃលំនាំដើមសម្រាប់ប្រេកង់នាឡិកាយោង Transceiver ។
ការចេញផ្សាយដំបូង។

ISO 9001:2015 បានចុះឈ្មោះ

ឯកសារ/ធនធាន

	Intel F Tile Serial Lite IV Intel FPGA IP [pdf] ការណែនាំអ្នកប្រើប្រាស់ F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdf] ការណែនាំអ្នកប្រើប្រាស់ F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP