intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց

Բովանդակություն թաքցնել

1 FPGA ամբողջ թվային թվաբանական IP միջուկներ

FPGA ամբողջ թվային թվաբանական IP միջուկներ

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց
Թարմացվել է Intel® Quartus® Prime Design Suite-ի համար՝ 20.3

Առցանց տարբերակ Ուղարկել հետադարձ կապ

UG-01063

ID՝ 683490 Տարբերակ՝ 2020.10.05

Բովանդակություն
Բովանդակություն
1. Intel FPGA ամբողջ թվային թվաբանական IP միջուկներ………………………………………………………………….. 5
2. LPM_ՀԱՇՎԻՉ (Հաշվիչ) IP միջուկ…………………………………………………………………………….. 7 2.1. Առանձնահատկություններ…………………………………………………………………………………………………………………7 2.2. Verilog HDL-ի նախատիպ………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… VHDL բաղադրիչի հռչակագիր………………………………………………………………………….8 2.3. VHDL ԳՐԱԴԱՐԱՆ_ՕԳՏԱԳՈՐԾՄԱՆ Հռչակագիր……………………………………………………………………… 8 2.4. Նավահանգիստներ………………………………………………………………………………………………………..9 2.5. Պարամետրեր………………………………………………………………………………………………………… 9
3. LPM_DIVIDE (բաժանարար) Intel FPGA IP միջուկ……………………………………………………………….. 12 3.1. Հատկություններ………………………………………………………………………………………………. 12 3.2. Verilog HDL նախատիպ………………………………………………………………………………… 12 3.3. VHDL բաղադրիչի հռչակագիր……………………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE Հայտարարություն……………………………………………………………………… 13 3.5. Նավահանգիստներ………………………………………………………………………………………………………… 13 3.6. Պարամետրեր………………………………………………………………………………………………………… 14
4. LPM_MULT (բազմապատկիչ) IP միջուկ………………………………………………………………………………… 16 4.1. Հատկություններ………………………………………………………………………………………………. 16 4.2. Verilog HDL նախատիպ…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… VHDL բաղադրիչի հռչակագիր…………………………………………………………………………….. 17 4.3. VHDL LIBRARY_USE Հայտարարություն……………………………………………………………………… 17 4.4. Ազդանշաններ……………………………………………………………………………………………………… 17 4.5. Stratix V, Arria V, Cyclone V և Intel Cyclone 18 LP սարքերի պարամետրեր…………… 4.6 10. Ընդհանուր ներդիր……………………………………………………………………………………18 4.6.1. Ընդհանուր 18 Ներդիր……………………………………………………………………………………… 4.6.2 2. Խողովակաշարերի ներդիր…………………………………………………………………………………… 19 4.6.3. Պարամետրեր Intel Stratix 19, Intel Arria 4.7 և Intel Cyclone 10 GX սարքերի համար………….. 10 10. Ընդհանուր ներդիր……………………………………………………………………………………20 4.7.1. Ընդհանուր 20 Ներդիր…………………………………………………………………………………… 4.7.2 2. Խողովակաշարեր………………………………………………………………………………………………………………………
5. LPM_ADD_SUB (Հավելող/հանող)…………………………………………………………………………… 22 5.1. Հատկություններ………………………………………………………………………………………………. 22 5.2. Verilog HDL նախատիպ……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… VHDL բաղադրիչի հռչակագիր……………………………………………………………………………….. 23 5.3. VHDL LIBRARY_USE Հայտարարություն……………………………………………………………………… 23 5.4. Նավահանգիստներ……………………………………………………………………………………………………… 23 5.5. Պարամետրեր………………………………………………………………………………………………… 23
6. LPM_COMPARE (Համեմատիչ)…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… Հատկություններ………………………………………………………………………………………………. 26 6.1. Verilog HDL նախատիպ……………………………………………………………………………… 26 6.2. VHDL բաղադրիչի հռչակագիր………………………………………………………………………….. 27 6.3. VHDL LIBRARY_USE Հայտարարություն………………………………………………………………………… 27 6.4. Նավահանգիստներ……………………………………………………………………………………………………… 27 6.5. Պարամետրեր……………………………………………………………………………………………………… 27

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 2

Ուղարկել կարծիք

Բովանդակություն

7. ALTECC (սխալի ուղղման կոդ. կոդավորիչ/ապակոդավորիչ) IP միջուկ……………………………………… 30
7.1. ALTECC կոդավորիչի առանձնահատկությունները……………………………………………………………………………..31 7.2. Verilog HDL նախատիպ (ALTECC_ENCODER)……………………………………………………… 32 7.3. Verilog HDL նախատիպ (ALTECC_DECODER)……………………………………………………… 32 7.4. VHDL բաղադրիչի հռչակագիր (ALTECC_ENCODER)…………………………………………………33 7.5. VHDL բաղադրիչի հռչակագիր (ALTECC_DECODER)………………………………………………33 7.6. VHDL LIBRARY_USE Հայտարարություն……………………………………………………………………… 33 7.7. Encoder Ports………………………………………………………………………………………… 33 7.8. Ապակոդավորիչի նավահանգիստներ……………………………………………………………………………………………………………………………………………………………………………………………………………………………………34 7.9. Encoder Parameters………………………………………………………………………………… 34 7.10. Ապակոդավորիչի պարամետրեր ………………………………………………………………………………………………………………………………………………………………………………………………………………
8. Intel FPGA Multiply Adder IP Core………………………………………………………………………. 36
8.1. Հատկություններ………………………………………………………………………………………………. 37 8.1.1. Նախավելիչ……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… Սիստոլիկ հետաձգման գրանցամատյան………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 38 8.1.2. Նախնական բեռնվածություն…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… Կրկնակի կուտակիչ………………………………………………………………… 40
8.2. Verilog HDL նախատիպ……………………………………………………………………………… 44 8.3. VHDL բաղադրիչի հռչակագիր………………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE Հայտարարություն……………………………………………………………………… 44 8.5. Ազդանշաններ…………………………………………………………………………………………………… 44 8.6. Պարամետրեր……………………………………………………………………………………………… 47
8.6.1. Ընդհանուր ներդիր……………………………………………………………………………………47 8.6.2. Լրացուցիչ ռեժիմների ներդիր…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… Բազմապատկիչների ներդիր…………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 47 8.6.3. Preadder Tab………………………………………………………………………………… 49 8.6.4. Կուտակիչի ներդիր……………………………………………………………………………….. 51 8.6.5. Սիստոլիկ/շղթայական ներդիր………………………………………………………………………… 53 8.6.6. Խողովակաշարերի ներդիր………………………………………………………………………………… 55
9. ALTMEMMULT (Հիշողության վրա հիմնված հաստատուն գործակիցի բազմապատկիչ) IP միջուկ……………………… 57
9.1. Հատկություններ………………………………………………………………………………………………. 57 9.2. Verilog HDL նախատիպ……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… VHDL բաղադրիչի հռչակագիր……………………………………………………………………….. 58 9.3. Նավահանգիստներ……………………………………………………………………………………………………… 58 9.4. Պարամետրեր……………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Բազմապատկել-Կուտակել) IP միջուկ…………………………………………………… 61
10.1. Առանձնահատկություններ………………………………………………………………………………………………………………………………………………………………………………………….. 62 10.2. Verilog HDL նախատիպ……………………………………………………………………………………………………………………………..62 10.3. VHDL բաղադրիչի հռչակագիր……………………………………………………………………… 63 10.4. VHDL ԳՐԱԴԱՐԱՆ_ՕԳՏԱԳՈՐԾՄԱՆ Հռչակագիր……………………………………………………………………………… 63 10.5. Նավահանգիստներ………………………………………………………………………………………………………… 63 10.6. Պարամետրեր………………………………………………………………………………………………………… 64
11. ALTMULT_ADD (Multiply-Adder) IP Core……………………………………………………………..69
11.1. Առանձնահատկություններ…………………………………………………………………………………………………….. 71 11.2. Verilog HDL նախատիպ……………………………………………………………………………..72 11.3. VHDL բաղադրիչի հռչակագիր……………………………………………………………………… 72 11.4. VHDL ԳՐԱԴԱՐԱՆ_ՕԳՏԱԳՈՐԾՄԱՆ Հռչակագիր……………………………………………………………………72

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 3

Բովանդակություն
11.5. Նավահանգիստներ………………………………………………………………………………………………………… 72 11.6. Պարամետրեր………………………………………………………………………………………………… 73
12. ALTMULT_COMPLEX (Կոմպլեքս բազմապատկիչ) IP միջուկ………………………………………………… 86 12.1. Բարդ բազմապատկում………………………………………………………………………………… 86 12.2. Կանոնական ներկայացում…………………………………………………………………………… 87 12.3. Պայմանական ներկայացուցչություն………………………………………………………………………… 87 12.4. Առանձնահատկություններ……………………………………………………………………………………………………….. 88 12.5. Verilog HDL-ի նախատիպ………………………………………………………………………………..88 12.6. VHDL բաղադրիչի հռչակագիր…………………………………………………………………… 89 12.7. VHDL ԳՐԱԴԱՐԱՆ_ՕԳՏԱԳՈՐԾՄԱՆ Հռչակագիր…………………………………………………………………89 12.8. Ազդանշաններ……………………………………………………………………………………………………… 89 12.9. Պարամետրեր………………………………………………………………………………………………… 90
13. ALTSQRT (Integer Square Root) IP Core………………………………………………………………92 13.1. Առանձնահատկություններ……………………………………………………………………………………………………….. 92 13.2. Verilog HDL նախատիպ……………………………………………………………………………..92 13.3. VHDL բաղադրիչի հռչակագիր……………………………………………………………………… 93 13.4. VHDL ԳՐԱԴԱՐԱՆ_ՕԳՏԱԳՈՐԾՄԱՆ Հռչակագիր…………………………………………………………………93 13.5. Նավահանգիստներ………………………………………………………………………………………………………… 93 13.6. Պարամետրեր…………………………………………………………………………………………………… 94
14. PARALLEL_ADD (Զուգահեռ ավելացնող) IP Core………………………………………………………………………………….. 95 14.1. Առանձնահատկություն…………………………………………………………………………………………………….95 14.2. Verilog HDL-ի նախատիպ……………………………………………………………………………..95 14.3. VHDL բաղադրիչի հռչակագիր……………………………………………………………………… 96 14.4. VHDL ԳՐԱԴԱՐԱՆ_ՕԳՏԱԳՈՐԾՄԱՆ Հռչակագիր…………………………………………………………………96 14.5. Նավահանգիստներ………………………………………………………………………………………………………… 96 14.6. Պարամետրեր………………………………………………………………………………………………………… 97
15. Ամբողջ թվային թվաբանական IP միջուկներ Օգտագործողի ուղեցույց Փաստաթղթերի արխիվներ…………………………………… 98
16. Փաստաթղթերի վերանայման պատմություն Intel FPGA ամբողջ թվային թվաբանական IP միջուկների համար Օգտագործողի ուղեցույց…. 99

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 4

Ուղարկել կարծիք

683490 | 2020.10.05 Ուղարկել կարծիք

1. Intel FPGA ամբողջ թվային թվաբանական IP միջուկներ

Ձեր դիզայնում մաթեմատիկական գործողություններ կատարելու համար կարող եք օգտագործել Intel® FPGA ամբողջ թվային IP միջուկները:

Այս գործառույթներն առաջարկում են ավելի արդյունավետ տրամաբանական սինթեզ և սարքի իրականացում, քան ձեր սեփական գործառույթների կոդավորումը: Դուք կարող եք հարմարեցնել IP միջուկները՝ ձեր դիզայնի պահանջներին համապատասխանելու համար:

Intel-ի ամբողջ թվային թվաբանական IP միջուկները բաժանվում են հետևյալ երկու կատեգորիաների. · Պարամետրացված մոդուլների գրադարան (LPM) IP միջուկներ · Intel-ի հատուկ (ALT) IP միջուկներ

Հետևյալ աղյուսակում թվարկված են IP-ի ամբողջ թվային թվաբանական միջուկները:

Աղյուսակ 1.

IP միջուկների ցուցակ

IP միջուկներ

LPM IP միջուկներ

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel-ի հատուկ (ALT) IP միջուկներ ALTECC

Ֆունկցիան ավարտված էview Counter Divider Multiplier
Ավելացնող կամ հանող Համեմատող
ECC Encoder/Decoder

Աջակցվող սարք
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V,Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V շարունակություն…

Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը: *Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:

ISO 9001:2015 Գրանցված է

1. Intel FPGA Integer Arithmetic IP Cores 683490 | 2020.10.05

IP միջուկներ Intel FPGA բազմապատկիչ գումարող կամ ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

Ֆունկցիան ավարտված էview Բազմապատկիչ-Ավելացնող
Հիշողության վրա հիմնված Constant Coefficient Multiplier
Multiplier-Acumulator Multiplier-Adder
Կոմպլեքս բազմապատկիչ
Ամբողջական քառակուսի արմատ
Զուգահեռ գումարող

Աջակցվող սարք
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Ցիկլոն 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Առնչվող տեղեկատվություն
· Intel FPGA-ներ և ծրագրավորվող սարքերի թողարկման նշումներ
· Ներածություն Intel FPGA IP միջուկների մասին Ավելի շատ տեղեկատվություն է տրամադրում Intel FPGA IP միջուկների մասին:
· Floating-Point IP Cores Օգտագործողի ուղեցույց Տրամադրում է լրացուցիչ տեղեկություններ Intel FPGA Floating-Point IP միջուկների մասին:
· Ներածություն Intel FPGA IP միջուկներին Տրամադրում է ընդհանուր տեղեկատվություն բոլոր Intel FPGA IP միջուկների մասին, ներառյալ IP միջուկների պարամետրավորումը, գեներացումը, արդիականացումը և մոդելավորումը:
· Տարբերակից անկախ IP-ի և Qsys սիմուլյացիոն սցենարների ստեղծում Ստեղծեք սիմուլյացիոն սկրիպտներ, որոնք չեն պահանջում ձեռքով թարմացումներ ծրագրային ապահովման կամ IP տարբերակի թարմացման համար:
· Ծրագրի կառավարման լավագույն փորձի ուղեցույցներ՝ ձեր նախագծի և IP-ի արդյունավետ կառավարման և տեղափոխելիության համար files.
· Ամբողջ թվային թվաբանական IP միջուկներ Օգտագործողի ուղեցույց Փաստաթղթերի արխիվներ 98-րդ էջում Տրամադրում է օգտատերերի ուղեցույցների ցանկ ամբողջ թվային թվաբանական IP միջուկների նախորդ տարբերակների համար:

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 6

Ուղարկել կարծիք

683490 | 2020.10.05 Ուղարկել կարծիք

2. LPM_COUNTER (Հաշվիչ) IP Core

Նկար 1.

LPM_COUNTER IP միջուկը երկուական հաշվիչ է, որը ստեղծում է մինչև 256 բիթ լայնությամբ ելքեր ունեցող վերև, ներքև և վերև կամ վար հաշվիչներ:

Հետևյալ նկարը ցույց է տալիս LPM_COUNTER IP միջուկի պորտերը:

LPM_COUNTER նավահանգիստներ

LPM_COUNTER

ssclr sload sset տվյալները[]

ք[]

վերև վար

կոուտ

aclr aload aset

clk_en cnt_en cin
ինստ

2.1. Առանձնահատկություններ
LPM_COUNTER IP միջուկն առաջարկում է հետևյալ հնարավորությունները.
- Պարզ երկուական – զրոյից սկսած հաշվիչը կամ 255-ից սկսած նվազումը
— Մոդուլ – հաշվիչը ավելանում կամ նվազում է օգտագործողի կողմից սահմանված մոդուլի արժեքից և կրկնում
· Աջակցում է կամընտիր համաժամանակյա մաքրման, բեռնման և մուտքագրման պորտերին · Աջակցում է ընտրովի ասինխրոն մաքրման, բեռնման և տեղադրման մուտքային պորտերին · Աջակցում է կամընտիր թվի միացման և ժամացույցի միացման մուտքի միացքներին · Աջակցում է կամընտիր փոխադրման և կատարման պորտերին

ISO 9001:2015 Գրանցված է

2. LPM_COUNTER (Հաշվիչ) IP Core
683490 | 2020.10.05
2.2. Verilog HDL նախատիպ
Հետևյալ Verilog HDL նախատիպը գտնվում է Verilog Design-ում File (.v) lpm.v է edasynthesis գրացուցակ.
մոդուլ lpm_counter (q, տվյալներ, ժամացույց, cin, cout, clk_en, cnt_en, վերև, aset, aclr, aload, sset, sclr, sload, eq); պարամետր lpm_type = «lpm_counter»; պարամետր lpm_width = 1; պարամետր lpm_modulus = 0; պարամետր lpm_direction = «ՉՕգտագործված»; պարամետր lpm_value = «ՉՕգտագործված»; պարամետր lpm_svalue = «ՉՕգտագործված»; պարամետր lpm_pvalue = «ՉՕգտագործված»; պարամետր lpm_port_updown = «PORT_CONNECTIVITY»; պարամետր lpm_hint = «ՉՕգտագործված»; ելք [lpm_width-1:0] q; ելքային ելք; ելք [15:0] հավասար; մուտքային cin; մուտքագրել [lpm_width-1:0] տվյալներ; մուտքագրման ժամացույց, clk_en, cnt_en, վերև; մուտքագրման ակտիվ, aclr, aload; մուտքագրման հավաքածու, sclr, sload; էնդմոդուլ
2.3. VHDL բաղադրիչի հռչակագիր
VHDL բաղադրիչի հռչակագիրը գտնվում է VHDL դիզայնում File (.vhd) LPM_PACK.vhd-ում librariesvhdllpm գրացուցակ:
բաղադրիչ LPM_COUNTER ընդհանուր (LPM_WIDTH: բնական; LPM_MODULUS: բնական:= 0; LPM_DIRECTION: string := «UNUSED»; LPM_AVALUE: string := «UNUSED»; LPM_SVALUE: string := «UNUSPORT_UPY»DOW; LPM_PVALUE : string := “UNUSED”; նավահանգիստ (ՏՎՅԱԼՆԵՐ՝ std_logic_vector-ում (LPM_WIDTH-1 մինչև 0):= (OTHERS =>
«0»); ԺԱՄԱՑՈՒՅՑ՝ std_logic-ում; CLK_EN: std_logic-ում:= '1'; CNT_EN: std_logic-ում:= '1'; UPDOWN. std_logic-ում:= '1'; SLOAD: std_logic-ում:= '0'; SSET: std_logic-ում:= '0'; SCLR: std_logic-ում:= '0'; ALOAD: std_logic-ում:= '0'; ASET. std_logic-ում:= '0'; ACLR: std_logic-ում:= '0'; CIN՝ std_logic-ում:= '1'; COUT : out std_logic := '0'; Q. դուրս std_logic_vector (LPM_WIDTH-1 մինչև 0); EQ. դուրս std_logic_vector (15-ից մինչև 0));
վերջնական բաղադրիչ;

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 8

Ուղարկել կարծիք

2. LPM_COUNTER (Հաշվիչ) IP Core 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE հռչակագիր
VHDL LIBRARY-USE հռչակագիրը չի պահանջվում, եթե դուք օգտագործում եք VHDL բաղադրիչի հռչակագիրը:
ԳՐԱԴԱՐԱՆ lpm; ՕԳՏԱԳՈՐԾԵԼ lpm.lpm_components.all;

2.5. Նավահանգիստներ

Հետևյալ աղյուսակներում թվարկված են LPM_COUNTER IP միջուկի մուտքային և ելքային պորտերը:

Աղյուսակ 2.

LPM_COUNTER Մուտքային պորտեր

Նավահանգստի անվանումը

Պահանջվում է

Նկարագրություն

տվյալներ[]

Ոչ

Զուգահեռ տվյալների մուտքագրում հաշվիչին: Մուտքային պորտի չափը կախված է LPM_WIDTH պարամետրի արժեքից:

ժամացույց

Այո՛

Ժամացույցի մուտքագրում դրական եզրերով:

clk_en

Ոչ

Ժամացույցը միացնում է մուտքագրումը բոլոր համաժամանակյա գործողությունները միացնելու համար: Բաց թողնելու դեպքում լռելյայն արժեքը 1 է:

cnt_en

Ոչ

Count-ը թույլ է տալիս մուտքագրումը անջատել հաշվումը, երբ նշվում է ցածր՝ առանց ազդելու sload, sset կամ sclr: Բաց թողնելու դեպքում լռելյայն արժեքը 1 է:

վերև վար

Ոչ

Վերահսկում է հաշվարկի ուղղությունը: Երբ հաստատվում է բարձր (1), հաշվարկի ուղղությունը վեր է, իսկ ցածր (0) հաշվման ուղղությունը ներքև է: Եթե օգտագործվում է LPM_DIRECTION պարամետրը, վերևի պորտը հնարավոր չէ միացնել: Եթե LPM_DIRECTION չի օգտագործվում, վերևի միացքը պարտադիր չէ: Եթե բաց թողնված է, ապա լռելյայն արժեքը բարձր է (1):

cin

Ոչ

Կատարեք ցածր կարգի բիթ: Վերևի հաշվիչների համար cin մուտքագրման պահվածքն է

նույնական է cnt_en մուտքագրման վարքագծին: Բաց թողնելու դեպքում լռելյայն արժեքը 1 է

(VCC):

ակր

Ոչ

Ասինխրոն հստակ մուտքագրում: Եթե և՛ ակտիվը, և՛ aclr-ն օգտագործվում և հաստատվում են, aclr-ը վերացնում է ակտիվը: Բաց թողնելու դեպքում լռելյայն արժեքը 0 է (անջատված):

ակտիվ

Ոչ

Ասինխրոն հավաքածուի մուտքագրում: Նշում է q[] ելքերը որպես բոլոր 1-ները կամ LPM_AVALUE պարամետրով սահմանված արժեքին: Եթե և՛ aset, և՛ aclr պորտերը օգտագործվում և հաստատվում են, ապա aclr միացքի արժեքը գերազանցում է aset միացքի արժեքը: Եթե բաց թողնված է, ապա կանխադրված արժեքը 0 է, անջատված է:

բեռնել

Ոչ

Ասինխրոն բեռի մուտքագրում, որն ասինխրոն կերպով բեռնում է հաշվիչը՝ տվյալների մուտքագրման արժեքով: Երբ բեռնման պորտն օգտագործվում է, տվյալների[] պորտը պետք է միացված լինի: Եթե բաց թողնված է, ապա կանխադրված արժեքը 0 է, անջատված է:

sclr

Ոչ

Սինխրոն հստակ մուտքագրում, որը մաքրում է հաշվիչը հաջորդ ակտիվ ժամացույցի եզրին: Եթե և՛ sset, և՛ sclr պորտերը օգտագործվում և հաստատվում են, sclr պորտի արժեքը գերազանցում է sset պորտի արժեքը: Եթե բաց թողնված է, ապա կանխադրված արժեքը 0 է, անջատված է:

սեթ

Ոչ

Սինխրոն հավաքածուի մուտքագրում, որը հաշվիչը դնում է ժամացույցի հաջորդ ակտիվ եզրին: Նշում է q ելքերի արժեքը որպես բոլոր 1-ները կամ LPM_SVALUE պարամետրով սահմանված արժեքին: Եթե և՛ sset, և՛ sclr պորտերը օգտագործվում և հաստատված են,
sclr պորտի արժեքը գերազանցում է sset պորտի արժեքը: Բաց թողնելու դեպքում լռելյայն արժեքը 0 է (անջատված):

ծանրաբեռնվածություն

Ոչ

Սինխրոն բեռնվածքի մուտքագրում, որը բեռնում է հաշվիչի տվյալները[] հաջորդ ակտիվ ժամացույցի եզրին: Երբ օգտագործվում է բեռնաթափման նավահանգիստը, տվյալների[] պորտը պետք է միացված լինի: Բաց թողնելու դեպքում լռելյայն արժեքը 0 է (անջատված):

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 9

2. LPM_COUNTER (Հաշվիչ) IP Core 683490 | 2020.10.05

Աղյուսակ 3.

LPM_COUNTER Ելքային պորտեր

Նավահանգստի անվանումը

Պահանջվում է

Նկարագրություն

ք[]

Ոչ

Տվյալների ելք հաշվիչից: Ելքային պորտի չափը կախված է նրանից

LPM_WIDTH պարամետրի արժեքը: Կամ q[] կամ eq[15..0] պորտերից առնվազն մեկը

պետք է միացված լինի:

հավասար [15..0]

Ոչ

Հաշվիչի վերծանման ելք: Eq[15..0] նավահանգիստը հասանելի չէ պարամետրերի խմբագրիչում, քանի որ պարամետրը աջակցում է միայն AHDL-ին:
Կամ q[] պորտը կամ eq[] պորտը պետք է միացված լինի: Կարող են օգտագործվել մինչև c eq պորտեր (0 <= c <= 15): Վերծանված են միայն 16 ամենացածր քանակի արժեքները: Երբ հաշվարկի արժեքը c է, eqc ելքը հաստատվում է բարձր (1): Նախample, երբ հաշվարկը 0 է, eq0 = 1, երբ հաշվարկը 1 է, eq1 = 1, և երբ հաշվարկը 15 է, հավասար 15 = 1: 16 կամ ավելի մեծ արժեքների համար վերծանված ելքը պահանջում է արտաքին վերծանում: Eq[15..0] ելքերը ասինխրոն են q[] ելքի հետ:

կոուտ

Ոչ

Հաշվիչի MSB բիտի միացք: Այն կարող է օգտագործվել մեկ այլ հաշվիչին միանալու համար՝ ավելի մեծ հաշվիչ ստեղծելու համար:

2.6: Պարամետրեր

Հետևյալ աղյուսակը թվարկում է LPM_COUNTER IP միջուկի պարամետրերը:

Աղյուսակ 4.

LPM_COUNTER Պարամետրեր

Պարամետրի անվանումը

Տեսակ

LPM_WIDTH

Ամբողջ թիվ

LPM_DIRECTION

Լարային

LPM_MODULUS LPM_AVALUE

Ամբողջ թիվ
Ամբողջ թիվ / տող

LPM_SVALUE LPM_HINT

Ամբողջ թիվ / տող
Լարային

LPM_TYPE

Լարային

Պահանջվում է Այո Ոչ Ոչ Ոչ
Ոչ Ոչ
Ոչ

Նկարագրություն
Նշում է տվյալների[] և q[] պորտերի լայնությունը, եթե դրանք օգտագործվում են:
Արժեքները վերև, ներքև և Չօգտագործված են: Եթե օգտագործվում է LPM_DIRECTION պարամետրը, վերևի պորտը հնարավոր չէ միացնել: Երբ վերևի միացքը միացված չէ, LPM_DIRECTION պարամետրի լռելյայն արժեքը UP է:
Առավելագույն հաշվարկը, գումարած մեկ: Հաշվիչի ցիկլում եզակի վիճակների քանակը: Եթե բեռնվածության արժեքը LPM_MODULUS պարամետրից մեծ է, հաշվիչի վարքագիծը նշված չէ:
Մշտական արժեք, որը բեռնվում է, երբ ակտիվը բարձր է հայտարարվում: Եթե նշված արժեքը մեծ է կամ հավասար է , հաշվիչի վարքագիծը չսահմանված (X) տրամաբանական մակարդակ է, որտեղ LPM_MODULUS է, եթե առկա է, կամ 2 ^ LPM_WIDTH: Intel-ը խորհուրդ է տալիս այս արժեքը նշել որպես տասնորդական թիվ AHDL դիզայնի համար:
Մշտական արժեք, որը բեռնվում է ժամացույցի պորտի բարձրացող եզրին, երբ sset պորտը բարձր է: Intel-ը խորհուրդ է տալիս այս արժեքը նշել որպես տասնորդական թիվ AHDL դիզայնի համար:
Երբ դուք օրինականացնում եք պարամետրացված մոդուլների գրադարանը (LPM) գործառույթը VHDL դիզայնում File (.vhd), դուք պետք է օգտագործեք LPM_HINT պարամետրը՝ Intel-ի հատուկ պարամետրը նշելու համար: Նախample: LPM_HINT = «CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = ԱՅՈ»
Լռելյայն արժեքը ՉԻ ՕԳՏԱԳՈՐԾՎԱԾ է:
Նույնականացնում է պարամետրացված մոդուլների գրադարանը (LPM) էության անվանումը VHDL դիզայնում files.
շարունակել…

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 10

Ուղարկել կարծիք

2. LPM_COUNTER (Հաշվիչ) IP Core 683490 | 2020.10.05

Պարամետրի անունը INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Մուտքագրեք String String
Լարային
Լարային

Պահանջվող No No
Ոչ
Ոչ

Նկարագրություն
Այս պարամետրը օգտագործվում է մոդելավորման և վարքագծային մոդելավորման նպատակներով: Այս պարամետրը օգտագործվում է մոդելավորման և վարքագծային մոդելավորման նպատակներով: Պարամետրերի խմբագրիչը հաշվարկում է այս պարամետրի արժեքը:
Intel-ի հատուկ պարամետր: VHDL դիզայնում CARRY_CNT_EN պարամետրը նշելու համար դուք պետք է օգտագործեք LPM_HINT պարամետրը fileս. Արժեքներն են SMART, ON, OFF և UNESED: Թույլ է տալիս LPM_COUNTER ֆունկցիան տարածել cnt_en ազդանշանը փոխանցման շղթայի միջոցով: Որոշ դեպքերում, CARRY_CNT_EN պարամետրի կարգավորումը կարող է մի փոքր ազդել արագության վրա, ուստի կարող եք անջատել այն: Լռելյայն արժեքը SMART-ն է, որն ապահովում է լավագույն փոխզիջում չափի և արագության միջև:
Intel-ի հատուկ պարամետր: VHDL դիզայնում LABWIDE_SCLR պարամետրը նշելու համար պետք է օգտագործեք LPM_HINT պարամետրը fileս. Արժեքները միացված են, ԱՆՋԱՏՎԱԾ կամ ՉՕԳՏԱԳՈՐԾՎԱԾ: Լռելյայն արժեքը միացված է: Թույլ է տալիս անջատել LABwide sclr գործառույթի օգտագործումը, որը հայտնաբերված է հնացած սարքերի ընտանիքներում: Այս ընտրանքն անջատելը մեծացնում է մասնակի լցված LAB-ները ամբողջությամբ օգտագործելու հնարավորությունները, և այդպիսով կարող է թույլ տալ ավելի բարձր տրամաբանական խտություն, երբ SCLR-ը չի կիրառվում ամբողջական LAB-ի վրա: Այս պարամետրը հասանելի է հետընթաց համատեղելիության համար, և Intel-ը խորհուրդ է տալիս չօգտագործել այս պարամետրը:
Նշում է վերև ներքև մուտքագրման պորտի օգտագործումը: Եթե բաց թողնվի, լռելյայն արժեքը PORT_CONNECTIVITY է: Երբ պորտի արժեքը սահմանվում է PORT_USED, նավահանգիստը համարվում է օգտագործված: Երբ պորտի արժեքը սահմանվում է PORT_UNUSED, նավահանգիստը համարվում է չօգտագործված: Երբ պորտի արժեքը սահմանվում է PORT_CONNECTIVITY, պորտի օգտագործումը որոշվում է՝ ստուգելով պորտի միացումը:

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 11

683490 | 2020.10.05 Ուղարկել կարծիք

3. LPM_DIVIDE (բաժանարար) Intel FPGA IP Core

Նկար 2.

LPM_DIVIDE Intel FPGA IP միջուկն իրականացնում է բաժանարար՝ համարիչի մուտքային արժեքը բաժանելու համարիչի մուտքային արժեքի վրա՝ արտադրելու գործակից և մնացորդ:

Հետևյալ նկարը ցույց է տալիս LPM_DIVIDE IP միջուկի պորտերը:

LPM_DIVIDE նավահանգիստներ

LPM_DIVIDE

numer[] denom[] ժամացույց

գործակից[] մնում է[]

clken aclr

ինստ

3.1. Առանձնահատկություններ
LPM_DIVIDE IP միջուկն առաջարկում է հետևյալ հատկանիշները.
արժեք՝ գործակից և մնացորդ արտադրելու համար: · Աջակցում է տվյալների լայնությունը 1 բիթ: · Աջակցում է ստորագրված և չստորագրված տվյալների ներկայացման ձևաչափին և համարիչի համար
և հայտարարի արժեքները: · Աջակցում է տարածքի կամ արագության օպտիմալացմանը: · Տրամադրում է դրական մնացորդի արդյունքը նշելու տարբերակ: · Աջակցում է խողովակաշարերի կարգավորելի ելքային հետաձգմանը: · Աջակցում է ընտրովի ասինխրոն մաքրման և ժամացույցի միացման նավահանգիստներին:

3.2. Verilog HDL նախատիպ
Հետևյալ Verilog HDL նախատիպը գտնվում է Verilog Design-ում File (.v) lpm.v է edasynthesis գրացուցակ.
մոդուլ lpm_divide ( քանորդ, մնա, համար, անվանում, ժամացույց, clken, aclr); պարամետր lpm_type = «lpm_divide»; պարամետր lpm_widthn = 1; պարամետր lpm_widthd = 1; պարամետր lpm_nrepresentation = «UNSIGNED»; պարամետր lpm_drepresentation = «ՉՍՏՈՐԱԳՐՎԱԾ»; պարամետր lpm_remainderpositive = «ՃԻՇՏ»; պարամետր lpm_pipeline = 0;

ISO 9001:2015 Գրանցված է

3. LPM_DIVIDE (բաժանարար) Intel FPGA IP Core 683490 | 2020.10.05

պարամետր lpm_hint = «ՉՕգտագործված»; մուտքային ժամացույց; մուտքագրում clken; մուտքագրում aclr; մուտքագրում [lpm_widthn-1:0] համարը; մուտքագրում [lpm_widthd-1:0] անվանում; ելքային [lpm_widthn-1:0] գործակից; ելքը [lpm_widthd-1:0] մնում է; էնդմոդուլ

3.3. VHDL բաղադրիչի հռչակագիր
VHDL բաղադրիչի հռչակագիրը գտնվում է VHDL դիզայնում File (.vhd) LPM_PACK.vhd-ում librariesvhdllpm գրացուցակ:
բաղադրիչ LPM_DIVIDE ընդհանուր (LPM_WIDTHN՝ բնական; LPM_WIDTHD՝ բնական;
LPM_NREPRESENTATION : string := «UNSIGNED»; LPM_DREPRESENTATION : string := «UNSIGNED»; LPM_PIPELINE՝ բնական := 0; LPM_TYPE : string := L_DIVIDE; LPM_HINT : string := «ՉՕգտագործված»); նավահանգիստ (NUMER: std_logic_vector-ում (LPM_WIDTHN-1 մինչև 0); DENOM: std_logic_vector-ում (LPM_WIDTHD-1 մինչև 0); ACLR: std_logic-ում:= '0'; CLOCK: std_logic-ում := '0: CLK'; := '1'; վերջնական բաղադրիչ;

3.4. VHDL LIBRARY_USE հռչակագիր
VHDL LIBRARY-USE հռչակագիրը չի պահանջվում, եթե դուք օգտագործում եք VHDL բաղադրիչի հռչակագիրը:
ԳՐԱԴԱՐԱՆ lpm; ՕԳՏԱԳՈՐԾԵԼ lpm.lpm_components.all;

3.5. Նավահանգիստներ

Հետևյալ աղյուսակներում թվարկված են LPM_DIVIDE IP միջուկի մուտքային և ելքային պորտերը:

Աղյուսակ 5.

LPM_DIVIDE Մուտքային պորտեր

Նավահանգստի անվանումը

Պահանջվում է

համարը[]

Այո՛

դավանանք[]

Այո՛

Նկարագրություն
Համարիչի տվյալների մուտքագրում: Մուտքային պորտի չափը կախված է LPM_WIDTHN պարամետրի արժեքից:
Հայտարարի տվյալների մուտքագրում: Մուտքային պորտի չափը կախված է LPM_WIDTHD պարամետրի արժեքից:
շարունակել…

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 13

3. LPM_DIVIDE (բաժանարար) Intel FPGA IP Core 683490 | 2020.10.05

Նավահանգիստ Անունը ժամացույցը clken
ակր

Պահանջվող No No
Ոչ

Նկարագրություն
Ժամացույցի մուտքագրում խողովակաշարով օգտագործման համար: LPM_PIPELINE 0-ից տարբեր արժեքների համար (կանխադրված), ժամացույցի պորտը պետք է միացված լինի:
Ժամացույցը միացնում է խողովակաշարային օգտագործումը: Երբ clken պորտը հաստատված է բարձր, բաժանման գործողությունը տեղի է ունենում: Երբ ազդանշանը ցածր է, ոչ մի գործողություն չի կատարվում: Բաց թողնելու դեպքում լռելյայն արժեքը 1 է:
Ասինխրոն թափանցիկ միացք, որն օգտագործվում է ցանկացած պահի խողովակաշարը վերակայելու համար բոլոր «0»-ները ժամացույցի մուտքագրման հետ ասինխրոն կերպով:

Աղյուսակ 6.

LPM_DIVIDE ելքային պորտեր

Նավահանգստի անվանումը

Պահանջվում է

Նկարագրություն

գործակից[]

Այո՛

Տվյալների ելք. Ելքային պորտի չափը կախված է LPM_WIDTHN-ից

պարամետրի արժեքը.

մնալ[]

Այո՛

Տվյալների ելք. Ելքային պորտի չափը կախված է LPM_WIDTHD-ից

պարամետրի արժեքը.

3.6: Պարամետրեր

Հետևյալ աղյուսակը թվարկում է LPM_DIVIDE Intel FPGA IP միջուկի պարամետրերը:

Պարամետրի անվանումը

Տեսակ

Պահանջվում է

Նկարագրություն

LPM_WIDTHN

Ամբողջ թիվ

Այո՛

Նշում է թվի [] և

quotient[] նավահանգիստներ. Արժեքները 1-ից 64 են:

LPM_WIDTHD

Ամբողջ թիվ

Այո՛

Նշում է դենոմի լայնությունները և

մնա[] նավահանգիստներ։ Արժեքները 1-ից 64 են:

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

Ոչ

Համարիչի մուտքագրման նշանի ներկայացում:

Արժեքները ՍՏՈՐԱԳՐՎԱԾ են և ՉՍՏՈՐԱԳՐՎԱԾ: Երբ սա

պարամետրը դրված է SIGNED, բաժանարար

մեկնաբանում է numer[] մուտքագրումը որպես ստորագրված երկու

լրացնում.

Ոչ

Հայտարարի մուտքագրման նշանի ներկայացում:

Արժեքները ՍՏՈՐԱԳՐՎԱԾ են և ՉՍՏՈՐԱԳՐՎԱԾ: Երբ սա

պարամետրը դրված է SIGNED, բաժանարար

մեկնաբանում է denom[] մուտքագրումը որպես ստորագրված երկու

լրացնում.

LPM_TYPE

Լարային

Ոչ

Նույնականացնում է պարամետրացվածների գրադարանը

մոդուլների (LPM) անձի անվանումը VHDL դիզայնում

files (.vhd).

LPM_HINT

Լարային

Ոչ

Երբ դուք օրինականացնում եք գրադարանը

պարամետրացված մոդուլները (LPM) գործում են ա

VHDL դիզայն File (.vhd), դուք պետք է օգտագործեք

LPM_HINT պարամետր՝ Intel-ը նշելու համար

կոնկրետ պարամետր: Նախample՝ LPM_HINT

= «CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = ԱՅՈ

լռելյայն արժեքը Չօգտագործված է:

LPM_REMAINDERPOSITIVE

Լարային

Ոչ

Intel-ի հատուկ պարամետր: Դուք պետք է օգտագործեք

LPM_HINT պարամետրը նշելու համար

LPM_REMAINDERPOSITIVE պարամետրը

VHDL դիզայն fileս. Արժեքները ճշմարիտ են կամ կեղծ:

Եթե այս պարամետրը սահմանված է TRUE, ապա

Մնացած պորտի արժեքը պետք է ավելի մեծ լինի

շարունակել…

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 14

Ուղարկել կարծիք

3. LPM_DIVIDE (բաժանարար) Intel FPGA IP Core 683490 | 2020.10.05

Պարամետրի անվանումը

Տեսակ

MAXIMIZE_SPEED

Ամբողջ թիվ

LPM_PIPELINE

Ամբողջ թիվ

INTENDED_DEVICE_FAMILY SKIP_BITS

Լարի ամբողջ թիվ

Պահանջվող թիվ
Ոչ Ոչ Ոչ

Նկարագրություն
քան կամ հավասար է զրոյի: Եթե այս պարամետրը դրված է TRUE, ապա մնացած[] պորտի արժեքը կա՛մ զրո է, կա՛մ արժեքը նույն նշանն է՝ դրական կամ բացասական, ինչպես թվային պորտի արժեքը: Տարածքը նվազեցնելու և արագությունը բարելավելու համար Intel-ը խորհուրդ է տալիս այս պարամետրը դնել TRUE-ի այն գործողություններում, որտեղ մնացորդը պետք է լինի դրական կամ որտեղ մնացորդը կարևոր չէ:
Intel-ի հատուկ պարամետր: VHDL դիզայնում MAXIMIZE_SPEED պարամետրը նշելու համար դուք պետք է օգտագործեք LPM_HINT պարամետրը fileս. Արժեքներն են [0..9]: Եթե օգտագործվում է, Intel Quartus Prime ծրագրաշարը փորձում է օպտիմիզացնել LPM_DIVIDE ֆունկցիայի կոնկրետ օրինակը արագության, այլ ոչ թե երթուղղելիության համար, և անտեսում է Optimization Technique տրամաբանական տարբերակի կարգավորումը: Եթե MAXIMIZE_SPEED-ը չօգտագործված է, փոխարենը օգտագործվում է Optimization Technique տարբերակի արժեքը: Եթե MAXIMIZE_SPEED-ի արժեքը 6 կամ ավելի է, Կազմիչը օպտիմալացնում է LPM_DIVIDE IP միջուկը ավելի բարձր արագության համար՝ օգտագործելով փոխադրման շղթաներ; եթե արժեքը 5 կամ պակաս է, կոմպիլյատորն իրականացնում է դիզայնը առանց կրող շղթաների:
Նշում է հետաձգման ժամացույցի ցիկլերի քանակը, որոնք կապված են [] և մնացորդների [] ելքերի հետ: Զրո (0) արժեքը ցույց է տալիս, որ ուշացում գոյություն չունի, և որ զուտ կոմբինացիոն ֆունկցիա է ստեղծվել: Եթե բաց թողնված է, ապա լռելյայն արժեքը 0 է (ոչ խողովակաշար): Դուք չեք կարող LPM_PIPELINE պարամետրի համար նշել LPM_WIDTHN-ից բարձր արժեք:
Այս պարամետրը օգտագործվում է մոդելավորման և վարքագծային մոդելավորման նպատակներով: Պարամետրերի խմբագրիչը հաշվարկում է այս պարամետրի արժեքը:
Թույլ է տալիս ավելի արդյունավետ կոտորակային բիթերի բաժանում` օպտիմալացնել տրամաբանությունը առաջատար բիթերի վրա` ապահովելով առաջատար GND-ի թիվը LPM_DIVIDE IP միջուկին: Նշեք առաջատար GND-ի քանակը այս պարամետրի ելքի գործակիցի վրա:

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 15

683490 | 2020.10.05 Ուղարկել կարծիք

4. LPM_MULT (բազմապատկիչ) IP Core

Նկար 3.

LPM_MULT IP միջուկը իրականացնում է բազմապատկիչ՝ երկու մուտքային տվյալների արժեքները բազմապատկելու համար՝ արտադրանքը որպես արդյունք արտադրելու համար:

Հետևյալ նկարը ցույց է տալիս LPM_MULT IP միջուկի պորտերը:

LPM_Mult Ports

LPM_MULT ժամացույցի տվյալներ[] արդյունք[] տվյալների բազա[] aclr/sclr clken
ինստ

Առնչվող տեղեկատվության առանձնահատկությունները 71-րդ էջում

4.1. Առանձնահատկություններ
LPM_MULT IP միջուկն առաջարկում է հետևյալ հատկանիշները. · Ստեղծում է բազմապատկիչ, որը բազմապատկում է մուտքային տվյալների երկու արժեքները. տարբերակ՝ հատուկ թվային ազդանշանի մշակման մեջ (DSP)
բլոկային սխեմաներ կամ տրամաբանական տարրեր (LEs) Նշում. Երբ կառուցվում են բնիկ աջակցվող չափից մեծ բազմապատկիչներ, կարող են/
կլինի կատարողականի ազդեցություն, որը բխում է DSP բլոկների կասկադից: · Աջակցում է կամընտիր ասինխրոն մաքրման և ժամացույցի միացման մուտքային պորտերին · Աջակցում է կամընտիր համաժամանակյա մաքրմանը Intel Stratix 10, Intel Arria 10 և Intel Cyclone 10 GX սարքերի համար

ISO 9001:2015 Գրանցված է

4. LPM_MULT (Բազմապատկիչ) IP Core 683490 | 2020.10.05
4.2. Verilog HDL նախատիպ
Հետևյալ Verilog HDL նախատիպը գտնվում է Verilog Design-ում File (.v) lpm.v է edasynthesis գրացուցակ.
մոդուլ lpm_mult (արդյունք, dataa, datab, գումար, ժամացույց, clken, aclr) պարամետր lpm_type = «lpm_mult»; պարամետր lpm_widtha = 1; պարամետր lpm_widthb = 1; պարամետր lpm_widths = 1; պարամետր lpm_widthp = 1; պարամետր lpm_representation = «ՉՍՏՈՐԱԳՐՎԱԾ»; պարամետր lpm_pipeline = 0; պարամետր lpm_hint = «ՉՕգտագործված»; մուտքային ժամացույց; մուտքագրում clken; մուտքագրում aclr; մուտքագրում [lpm_widtha-1:0] dataa; մուտքագրում [lpm_widthb-1:0] տվյալների շտեմարան; մուտքագրում [lpm_widths-1:0] գումար; ելք [lpm_widthp-1:0] արդյունք; էնդմոդուլ
4.3. VHDL բաղադրիչի հռչակագիր
VHDL բաղադրիչի հռչակագիրը գտնվում է VHDL դիզայնում File (.vhd) LPM_PACK.vhd-ում librariesvhdllpm գրացուցակ:
բաղադրիչ LPM_MULT ընդհանուր (LPM_WIDTHA: բնական; LPM_WIDTHB: բնական; LPM_WIDTHS: բնական:= 1; LPM_WIDTHP: բնական;
LPM_REPRESENTATION : string := «UNSIGNED»; LPM_PIPELINE՝ բնական := 0; LPM_TYPE. տող := L_MULT; LPM_HINT : string := «Չօգտագործված»); միացք (DATAA: std_logic_vector-ում (LPM_WIDTHA-1 մինչև 0); DATAB: std_logic_vector-ում (LPM_WIDTHB-1 մինչև 0); ACLR: std_logic-ում:= '0'; CLOCK: std_logic-ում := K_EN: in; := '0'; վերջնական բաղադրիչ;
4.4. VHDL LIBRARY_USE հռչակագիր
VHDL LIBRARY-USE հռչակագիրը չի պահանջվում, եթե դուք օգտագործում եք VHDL բաղադրիչի հռչակագիրը:
ԳՐԱԴԱՐԱՆ lpm; ՕԳՏԱԳՈՐԾԵԼ lpm.lpm_components.all;

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 17

4. LPM_MULT (Բազմապատկիչ) IP Core 683490 | 2020.10.05

4.5. Ազդանշաններ

Աղյուսակ 7.

LPM_MULT Մուտքային ազդանշաններ

Ազդանշանի անվանումը

Պահանջվում է

Նկարագրություն

տվյալների[]

Այո՛

Տվյալների մուտքագրում.

Intel Stratix 10, Intel Arria 10 և Intel Cyclone 10 GX սարքերի համար մուտքային ազդանշանի չափը կախված է Dataa լայնության պարամետրի արժեքից:

Ավելի հին և Intel Cyclone 10 LP սարքերի համար մուտքային ազդանշանի չափը կախված է LPM_WIDTHA պարամետրի արժեքից:

տվյալների շտեմարան[]

Այո՛

Տվյալների մուտքագրում.

Intel Stratix 10, Intel Arria 10 և Intel Cyclone 10 GX սարքերի համար մուտքային ազդանշանի չափը կախված է Datab լայնության պարամետրի արժեքից:

Ավելի հին և Intel Cyclone 10 LP սարքերի համար մուտքային ազդանշանի չափը կախված է

LPM_WIDTHB պարամետրի արժեքի վրա:

ժամացույց

Ոչ

Ժամացույցի մուտքագրում խողովակաշարով օգտագործման համար:

Ավելի հին և Intel Cyclone 10 LP սարքերի համար ժամացույցի ազդանշանը պետք է միացված լինի LPM_PIPELINE 0-ից տարբեր արժեքների համար (կանխադրված):

Intel Stratix 10, Intel Arria 10 և Intel Cyclone 10 GX սարքերի համար ժամացույցի ազդանշանը պետք է միացված լինի, եթե Latency արժեքը 1-ից տարբեր է (կանխադրված):

կլկեն

Ոչ

Ժամացույցի միացում խողովակաշարով օգտագործման համար: Երբ clken ազդանշանը հաստատվում է բարձր,

տեղի է ունենում գումարող/հանող գործողություն: Երբ ազդանշանը ցածր է, ոչ մի գործողություն

տեղի է ունենում. Բաց թողնելու դեպքում լռելյայն արժեքը 1 է:

aclr sclr

Ոչ

Ասինխրոն հստակ ազդանշան, որն օգտագործվում է ցանկացած պահի խողովակաշարը բոլոր 0-ներին վերակայելու համար,

ասինխրոն ժամացույցի ազդանշանին: Խողովակաշարը սկզբնավորվում է մինչև չսահմանված (X)

տրամաբանական մակարդակ. Արդյունքները համահունչ, բայց ոչ զրոյական արժեք են:

Ոչ

Սինխրոն հստակ ազդանշան, որն օգտագործվում է ցանկացած պահի խողովակաշարը բոլոր 0-ներին վերակայելու համար,

սինխրոն ժամացույցի ազդանշանի հետ: Խողովակաշարը սկզբնավորվում է մինչև չսահմանված (X)

տրամաբանական մակարդակ. Արդյունքները համահունչ, բայց ոչ զրոյական արժեք են:

Աղյուսակ 8.

LPM_MULT Ելքային ազդանշաններ

ազդանշան Անուն

Պահանջվում է

Նկարագրություն

արդյունք[]

Այո՛

Տվյալների ելք.

Ավելի հին և Intel Cyclone 10 LP սարքերի համար ելքային ազդանշանի չափը կախված է LPM_WIDTHP պարամետրի արժեքից: Եթե LPM_WIDTHP < առավելագույնը (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) կամ (LPM_WIDTHA + LPM_WIDTHS), ապա առկա են միայն LPM_WIDTHP MSB-ները:

Intel Stratix 10-ի, Intel Arria 10-ի և Intel Cyclone 10 GX-ի համար ելքային ազդանշանների չափը կախված է Result width պարամետրից:

4.6. Stratix V, Arria V, Cyclone V և Intel Cyclone 10 LP սարքերի պարամետրեր

4.6.1. Ընդհանուր ներդիր

Աղյուսակ 9.

Ընդհանուր ներդիր

Պարամետր

Արժեք

Բազմապատկիչի կոնֆիգուրացիա

Բազմապատկեք «տվյալների» մուտքագրումը «տվյալների» մուտքագրմամբ

Կանխադրված արժեք

Նկարագրություն

Բազմապատկեք «տվյալների» մուտքագրումը «տվյալների» մուտքագրմամբ

Ընտրեք ցանկալի կոնֆիգուրացիան բազմապատկիչի համար:
շարունակել…

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 18

Ուղարկել կարծիք

4. LPM_MULT (Բազմապատկիչ) IP Core 683490 | 2020.10.05

Պարամետր
Որքա՞ն լայն պետք է լինի «տվյալների» մուտքագրումը: Որքա՞ն լայն պետք է լինի «տվյալների» մուտքագրումը: Ինչպե՞ս պետք է որոշվի «արդյունքի» ելքի լայնությունը: Սահմանափակեք լայնությունը

Արժեք
Բազմապատկել «տվյալների» մուտքագրումը ինքն իրեն (քառակուսի գործողություն)
1-256 բիթ

Կանխադրված արժեք

Նկարագրություն

8 բիթ

Նշեք dataa[] պորտի լայնությունը:

1-256 բիթ

8 բիթ

Նշեք տվյալների բազայի [] պորտի լայնությունը:

Ավտոմատ հաշվարկել լայնությունը Սահմանափակել լայնությունը
1-512 բիթ

Ինքնաբերաբար հաշվարկում եք լայնությունը

Ընտրեք ցանկալի մեթոդը՝ արդյունքի [] պորտի լայնությունը որոշելու համար:

16 բիթ

Նշեք արդյունքի [] պորտի լայնությունը:
Այս արժեքը արդյունավետ կլինի միայն այն դեպքում, եթե ընտրեք «Սահմանափակել լայնությունը» Type պարամետրում:

4.6.2. Ընդհանուր 2 ներդիր

Աղյուսակ 10. Ընդհանուր 2 Tab

Պարամետր

Արժեք

Տվյալների բազայի մուտքագրում

Արդյո՞ք «տվյալների» մուտքագրման ավտոբուսը հաստատուն արժեք ունի:

Ոչ Այո

Բազմապատկման տեսակը

Որ տեսակի

Չստորագրված

բազմապատկել եք ուզում? Ստորագրվել է

Իրականացում

Ո՞ր բազմապատկիչի իրականացումը պետք է օգտագործվի:

Օգտագործեք լռելյայն իրականացումը
Օգտագործեք հատուկ բազմապատկիչ սխեման (հասանելի չէ բոլոր ընտանիքների համար)
Օգտագործեք տրամաբանական տարրեր

Կանխադրված արժեք

Նկարագրություն

Ոչ

Ընտրեք Այո՝ նշելու հաստատուն արժեքը

«տվյալների» մուտքագրման ավտոբուս, եթե այդպիսիք կան:

Չստորագրված

Նշեք ներկայացման ձևաչափը և՛ dataa[], և՛ datab[] մուտքերի համար:

Օգտագործեք լռելյայն իրականացման իոնը

Ընտրեք ցանկալի մեթոդը՝ արդյունքի [] պորտի լայնությունը որոշելու համար:

4.6.3. Խողովակաշարերի ներդիր

Աղյուսակ 11. Խողովակաշարերի ներդիր

Պարամետր

Ցանկանու՞մ եք խողովակաշարով անցկացնել No

գործառույթ

Այո՛

Արժեք

Ստեղծեք «aclr»

—

ասինխրոն հստակ պորտ

Կանխադրված արժեք

Նկարագրություն

Ոչ

Ընտրեք Այո՝ խողովակաշարի գրանցումը ակտիվացնելու համար

բազմապատկիչի արդյունքը և նշեք ցանկալիը

ելքային ուշացում ժամացույցի ցիկլում: Միացնելով

խողովակաշարի ռեգիստրը ավելացնում է լրացուցիչ ուշացում

ելքը։

Նշված չէ

Ընտրեք այս տարբերակը՝ aclr նավահանգիստը խողովակաշարի ռեգիստրի համար ասինխրոն մաքրում օգտագործելու համար:
շարունակել…

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 19

4. LPM_MULT (Բազմապատկիչ) IP Core 683490 | 2020.10.05

Պարամետր
Ստեղծեք «clken» ժամացույցի միացման ժամացույց
Օպտիմալացում
Ինչ տեսակի օպտիմալացում եք ուզում:

Արժեք -
Կանխադրված արագության տարածք

Կանխադրված արժեք

Նկարագրություն

Նշված չէ

Նշում է ակտիվ բարձր ժամացույցի հնարավորությունը խողովակաշարի ռեգիստրի ժամացույցի պորտի համար

Կանխադրված

Նշեք IP միջուկի ցանկալի օպտիմալացումը:
Ընտրեք «Լռակյաց»՝ Intel Quartus Prime ծրագրակազմին թույլ տալու համար որոշել IP միջուկի լավագույն օպտիմալացումը:

4.7. Պարամետրեր Intel Stratix 10, Intel Arria 10 և Intel Cyclone 10 GX սարքերի համար

4.7.1. Ընդհանուր ներդիր

Աղյուսակ 12. Ընդհանուր ներդիր

Պարամետր

Արժեք

Կանխադրված արժեք

Նկարագրություն

Բազմապատկիչի կոնֆիգուրացիայի տեսակը
Տվյալների նավահանգիստների լայնություններ

Բազմապատկեք «տվյալների» մուտքագրումը «տվյալների» մուտքագրմամբ
Բազմապատկել «տվյալների» մուտքագրումը ինքն իրեն (քառակուսի գործողություն)

Բազմապատկեք «տվյալների» մուտքագրումը «տվյալների» մուտքագրմամբ

Ընտրեք ցանկալի կոնֆիգուրացիան բազմապատկիչի համար:

Տվյալների լայնությունը

1-256 բիթ

8 բիթ

Նշեք dataa[] պորտի լայնությունը:

Տվյալների շտեմարանի լայնությունը

1-256 բիթ

8 բիթ

Նշեք տվյալների բազայի [] պորտի լայնությունը:

Ինչպե՞ս պետք է որոշվի «արդյունքի» ելքի լայնությունը:

Տեսակ

Ավտոմատ հաշվարկել լայնությունը
Սահմանափակեք լայնությունը

Ինքնաբերաբար հաշվարկում եք լայնությունը

Ընտրեք ցանկալի մեթոդը՝ արդյունքի [] պորտի լայնությունը որոշելու համար:

Արժեք

1-512 բիթ

16 բիթ

Արդյունքի լայնությունը

1-512 բիթ

—

Ցուցադրում է արդյունքի [] պորտի արդյունավետ լայնությունը:

4.7.2. Ընդհանուր 2 ներդիր

Աղյուսակ 13. Ընդհանուր 2 Tab

Պարամետր

Տվյալների բազայի մուտքագրում

Արդյո՞ք «տվյալների» մուտքագրման ավտոբուսը հաստատուն արժեք ունի:

Ոչ Այո

Արժեք

Կանխադրված արժեք

Նկարագրություն

Ոչ

Ընտրեք Այո՝ նշելու հաստատուն արժեքը

«տվյալների» մուտքագրման ավտոբուս, եթե այդպիսիք կան:

շարունակել…

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 20

Ուղարկել կարծիք

4. LPM_MULT (Բազմապատկիչ) IP Core 683490 | 2020.10.05

Պարամետր

Արժեք

0-ից մեծ ցանկացած արժեք

Բազմապատկման տեսակը

Որ տեսակի

Չստորագրված

բազմապատկել եք ուզում? Ստորագրվել է

Իրականացման ոճը

Ո՞ր բազմապատկիչի իրականացումը պետք է օգտագործվի:

Օգտագործեք լռելյայն իրականացումը
Օգտագործեք հատուկ բազմապատկիչ սխեման
Օգտագործեք տրամաբանական տարրեր

Կանխադրված արժեք

Նկարագրություն

Նշեք datab[] պորտի մշտական արժեքը:

Չստորագրված

Նշեք ներկայացման ձևաչափը և՛ dataa[], և՛ datab[] մուտքերի համար:

Օգտագործեք լռելյայն իրականացման իոնը

Ընտրեք ցանկալի մեթոդը՝ արդյունքի [] պորտի լայնությունը որոշելու համար:

4.7.3. Խողովակաշարեր

Աղյուսակ 14. Խողովակաշարերի ներդիր

Պարամետր

Արժեք

Ցանկանու՞մ եք միացնել ֆունկցիան:

Խողովակաշար

Ոչ Այո

Latency Մաքրել ազդանշանի տեսակը

0-ից մեծ ցանկացած արժեք:
ՉԿԱ ACLR SCLR

Ստեղծեք «clken» ժամացույց

—

միացնել ժամացույցը

Ինչ տեսակի օպտիմալացում եք ուզում:

Տեսակ

Կանխադրված արագության տարածք

Կանխադրված արժեք

Նկարագրություն

No 1 ՈՉ ՄԻ
—

Ընտրեք Այո՝ խողովակաշարի գրանցումը բազմապատկիչի ելքին միացնելու համար: Խողովակաշարի ռեգիստրը միացնելը լրացուցիչ ուշացում է ավելացնում արդյունքին:
Նշեք ցանկալի ելքային հետաձգումը ժամացույցի ցիկլում:
Նշեք խողովակաշարի ռեգիստրի վերակայման տեսակը: Ընտրեք NONE, եթե դուք չեք օգտագործում խողովակաշարի որևէ ռեգիստր: Ընտրեք ACLR՝ գազատարի ռեգիստրի համար ասինխրոն մաքրում օգտագործելու համար: Սա կստեղծի ACLR պորտ: Ընտրեք SCLR՝ խողովակաշարի ռեգիստրի համար համաժամանակյա մաքրում օգտագործելու համար: Սա կստեղծի SCLR պորտ:
Նշում է ակտիվ բարձր ժամացույցի հնարավորությունը խողովակաշարի ռեգիստրի ժամացույցի պորտի համար

Կանխադրված

Նշեք IP միջուկի ցանկալի օպտիմալացումը:
Ընտրեք «Լռակյաց»՝ թույլ տալու Intel Quartus Prime ծրագրակազմին որոշելու IP միջուկի լավագույն օպտիմալացումը:

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 21

683490 | 2020.10.05 Ուղարկել կարծիք

5. LPM_ADD_SUB (Ավելող/հանող)

Նկար 4.

LPM_ADD_SUB IP միջուկը թույլ է տալիս ներդնել գումարող կամ հանող՝ ավելացնելու կամ հանելու տվյալների հավաքածուներ՝ մուտքային արժեքների գումարը կամ տարբերությունը պարունակող ելք ստանալու համար:

Հետևյալ նկարը ցույց է տալիս LPM_ADD_SUB IP միջուկի պորտերը:

LPM_ADD_SUB նավահանգիստներ

LPM_ADD_SUB add_sub cin

տվյալների[]

clock clken datab[] aclr

result[] արտահոսք

ինստ

5.1. Առանձնահատկություններ
LPM_ADD_SUB IP միջուկն առաջարկում է հետևյալ հնարավորությունները.
գործառույթները։ · Աջակցում է տվյալների լայնությունը 1 բիթ: · Աջակցում է տվյալների ներկայացման ձևաչափին, ինչպիսիք են ստորագրված և չստորագրված: · Աջակցում է կամընտիր տեղափոխման (փոխառում), ասինխրոն մաքրման և ժամացույցի միացմանը
մուտքային նավահանգիստներ. · Աջակցում է կամընտիր կատարման (փոխառություն) և արտահոսքի ելքային նավահանգիստները: · Նշանակում է մուտքային տվյալների ավտոբուսներից որևէ մեկը հաստատունի: · Աջակցում է խողովակաշարերի կարգավորելի ելքային ուշացումով:

ISO 9001:2015 Գրանցված է

5. LPM_ADD_SUB (Ավելող/հանող) 683490 | 2020.10.05
5.2. Verilog HDL նախատիպ
Հետևյալ Verilog HDL նախատիպը գտնվում է Verilog Design-ում File (.v) lpm.v է edasynthesis գրացուցակ.
մոդուլ lpm_add_sub (արդյունք, cout, վարարում, add_sub, cin, dataa, datab, ժամացույց, clken, aclr); պարամետր lpm_type = «lpm_add_sub»; պարամետր lpm_width = 1; պարամետր lpm_direction = «ՉՕգտագործված»; պարամետր lpm_representation = «ՍՏՈՐԱԳՐՎԱԾ»; պարամետր lpm_pipeline = 0; պարամետր lpm_hint = «ՉՕգտագործված»; մուտքագրում [lpm_width-1:0] dataa, datab; մուտքագրել add_sub, cin; մուտքային ժամացույց; մուտքագրում clken; մուտքագրում aclr; ելք [lpm_width-1:0] արդյունք; ելքային ելք, վարարում; էնդմոդուլ
5.3. VHDL բաղադրիչի հռչակագիր
VHDL բաղադրիչի հռչակագիրը գտնվում է VHDL դիզայնում File (.vhd) LPM_PACK.vhd-ում librariesvhdllpm գրացուցակ:
բաղադրիչ LPM_ADD_SUB ընդհանուր (LPM_WIDTH՝ բնական;
LPM_DIRECTION : string := «ՉՕգտագործված»; LPM_REPRESENTATION. string := «ՍՏՈՐԱԳՐՎԱԾ»; LPM_PIPELINE՝ բնական := 0; LPM_TYPE՝ տող := L_ADD_SUB; LPM_HINT : string := «Չօգտագործված»); նավահանգիստ (DATAA: std_logic_vector-ում (LPM_WIDTH-1 մինչև 0); DATAB: std_logic_vector-ում (LPM_WIDTH-1 մինչև 0); ACLR. := 'CIN': std_logic := 'Z'; վերջնական բաղադրիչ;
5.4. VHDL LIBRARY_USE հռչակագիր
VHDL LIBRARY-USE հռչակագիրը չի պահանջվում, եթե դուք օգտագործում եք VHDL բաղադրիչի հռչակագիրը:
ԳՐԱԴԱՐԱՆ lpm; ՕԳՏԱԳՈՐԾԵԼ lpm.lpm_components.all;
5.5. Նավահանգիստներ
Հետևյալ աղյուսակներում թվարկված են LPM_ADD_SUB IP միջուկի մուտքային և ելքային պորտերը:

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 23

5. LPM_ADD_SUB (Ավելող/հանող) 683490 | 2020.10.05

Աղյուսակ 15. LPM_ADD_SUB IP Core մուտքային պորտեր

Նավահանգստի անվանումը

Պահանջվում է

Նկարագրություն

cin

Ոչ

Կատարեք ցածր կարգի բիթ: Ավելացման գործողությունների համար լռելյայն արժեքը 0 է: For

հանման գործողություններ, լռելյայն արժեքը 1 է:

տվյալների[]

Այո՛

Տվյալների մուտքագրում. Մուտքային պորտի չափը կախված է LPM_WIDTH պարամետրի արժեքից:

տվյալների շտեմարան[]

Այո՛

Տվյալների մուտքագրում. Մուտքային պորտի չափը կախված է LPM_WIDTH պարամետրի արժեքից:

add_sub

Ոչ

Լրացուցիչ մուտքային միացք՝ գումարողի և հանողի միջև դինամիկ փոխարկումը հնարավոր դարձնելու համար

գործառույթները։ Եթե օգտագործվում է LPM_DIRECTION պարամետրը, add_sub չի կարող օգտագործվել: Եթե

բաց թողնված, լռելյայն արժեքը ADD է: Intel-ը խորհուրդ է տալիս օգտագործել

LPM_DIRECTION պարամետր՝ LPM_ADD_SUB ֆունկցիայի գործողությունը նշելու համար,

այլ ոչ թե add_sub պորտին հաստատուն վերագրելը:

ժամացույց

Ոչ

Ներածում խողովակաշարով օգտագործման համար: Ժամացույցի նավահանգիստը ապահովում է ժամացույցի մուտքագրումը խողովակաշարի համար

շահագործման. LPM_PIPELINE 0-ից տարբեր արժեքների համար (կանխադրված), ժամացույցի պորտը պետք է լինի

միացված է:

կլկեն

Ոչ

Ժամացույցի միացում խողովակաշարով օգտագործման համար: Երբ clken պորտը հաստատվում է բարձր, գումարող/

տեղի է ունենում հանիչի գործողություն. Երբ ազդանշանը ցածր է, ոչ մի գործողություն չի կատարվում: Եթե

բաց թողնված, լռելյայն արժեքը 1 է:

ակր

Ոչ

Ասինխրոն մաքուր խողովակաշարով օգտագործման համար: Խողովակաշարը սկզբնավորվում է մինչև չսահմանված (X)

տրամաբանական մակարդակ. Aclr նավահանգիստը կարող է օգտագործվել ցանկացած պահի խողովակաշարը բոլոր 0-ներին վերակայելու համար,

ասինխրոն ժամացույցի ազդանշանին:

Աղյուսակ 16. LPM_ADD_SUB IP հիմնական ելքային պորտեր

Նավահանգստի անվանումը

Պահանջվում է

Նկարագրություն

արդյունք[]

Այո՛

Տվյալների ելք. Ելքային պորտի չափը կախված է LPM_WIDTH պարամետրից

արժեքը։

կոուտ

Ոչ

Կատարել (փոխառել) ամենակարևոր բիթը (MSB): Cout նավահանգիստն ունի ֆիզիկական

մեկնաբանությունը որպես MSB-ի իրականացում (փոխառություն): Cout նավահանգիստը հայտնաբերում է

արտահոսք չստորագրված գործառնություններում: Cout նավահանգիստը գործում է նույն կերպ

ՍՏՈՐԱԳՐՎԱԾ և ՉՍՏՈՐԱԳՐՎԱԾ գործողություններ.

վարարել

Ոչ

Ընտրովի արտահոսքի բացառության ելք: Հորդառատ նավահանգիստն ունի ֆիզիկական մեկնաբանություն որպես

MSB-ի տեղափոխման XOR-ը MSB-ի կատարմամբ: Հորդառատ նավահանգիստ

պնդում է, երբ արդյունքները գերազանցում են հասանելի ճշգրտությունը, և օգտագործվում է միայն այն դեպքում, երբ

LPM_REPRESENTATION պարամետրի արժեքը SIGNED է:

5.6: Պարամետրեր

Հետևյալ աղյուսակը թվարկում է LPM_ADD_SUB IP-ի հիմնական պարամետրերը:

Աղյուսակ 17. LPM_ADD_SUB IP հիմնական պարամետրեր

Պարամետրի անունը LPM_WIDTH

Մուտքագրեք ամբողջ թիվ

Պահանջվում է Այո

Նկարագրություն
Նշում է dataa[], datab[] և result[] պորտերի լայնությունը:

LPM_DIRECTION

Լարային

Ոչ

Արժեքներն են՝ ADD, SUB և Չօգտագործված: Եթե բաց թողնված է, ապա լռելյայն արժեքը DEFAULT է, որն ուղղորդում է պարամետրին վերցնել իր արժեքը add_sub պորտից: Add_sub պորտը չի կարող օգտագործվել, եթե օգտագործվում է LPM_DIRECTION: Intel-ը խորհուրդ է տալիս օգտագործել LPM_DIRECTION պարամետրը LPM_ADD_SUB ֆունկցիայի գործողությունը նշելու համար, այլ ոչ թե add_sub պորտին հաստատուն նշանակել:
շարունակել…

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 24

Ուղարկել կարծիք

5. LPM_ADD_SUB (Ավելող/հանող) 683490 | 2020.10.05

Պարամետրի անունը LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Type String Integer String String String Integer
Լարային

Պահանջվում է ոչ ոչ ոչ ոչ ոչ ոչ ոչ
Ոչ

Նկարագրություն
Նշում է կատարված հավելման տեսակը: Արժեքները ՍՏՈՐԱԳՐՎԱԾ են և ՉՍՏՈՐԱԳՐՎԱԾ: Եթե բաց թողնված է, ապա լռելյայն արժեքը SIGNED է: Երբ այս պարամետրը դրված է SIGNED-ի վրա, գումարողը/հանողը մեկնաբանում է տվյալների մուտքագրումը որպես ստորագրված երկուսի լրացում:
Նշում է արդյունքի [] արդյունքի հետ կապված հետաձգված ժամացույցի ցիկլերի քանակը: Զրո (0) արժեքը ցույց է տալիս, որ ուշացում գոյություն չունի, և որ զուտ կոմբինացիոն ֆունկցիան կստեղծվի: Եթե բաց թողնված է, ապա լռելյայն արժեքը 0 է (ոչ խողովակաշարային):
Թույլ է տալիս VHDL դիզայնում նշել Intel-ի հատուկ պարամետրեր files (.vhd). Լռելյայն արժեքը ՉԻ ՕԳՏԱԳՈՐԾՎԱԾ է:
Նույնականացնում է պարամետրացված մոդուլների գրադարանը (LPM) էության անվանումը VHDL դիզայնում files.
Intel-ի հատուկ պարամետր: VHDL դիզայնում ONE_INPUT_IS_CONSTANT պարամետրը նշելու համար դուք պետք է օգտագործեք LPM_HINT պարամետրը fileս. Արժեքներն են՝ ԱՅՈ, ՈՉ և ՉՕԳՏԱԳՈՐԾՎԱԾ։ Ապահովում է ավելի մեծ օպտիմալացում, եթե մեկ մուտքագրումը հաստատուն է: Եթե բաց թողնված է, ապա լռելյայն արժեքը NO է:
Intel-ի հատուկ պարամետր: VHDL դիզայնում MAXIMIZE_SPEED պարամետրը նշելու համար դուք պետք է օգտագործեք LPM_HINT պարամետրը fileս. Դուք կարող եք նշել արժեք 0-ից 10-ի միջև: Եթե օգտագործվում է, Intel Quartus Prime ծրագրաշարը փորձում է օպտիմիզացնել LPM_ADD_SUB ֆունկցիայի կոնկրետ օրինակը արագության համար, այլ ոչ թե երթուղղելիության համար, և անտեսում է Optimization Technique տրամաբանական տարբերակի կարգավորումը: Եթե MAXIMIZE_SPEED-ը չօգտագործված է, փոխարենը օգտագործվում է Optimization Technique տարբերակի արժեքը: Եթե MAXIMIZE_SPEED-ի պարամետրը 6 կամ ավելի է, Կոմպիլյատորը օպտիմիզացնում է LPM_ADD_SUB IP միջուկը ավելի մեծ արագության համար՝ օգտագործելով կրող շղթաներ; եթե պարամետրը 5 կամ պակաս է, Կազմողն իրականացնում է դիզայնը առանց շղթաների: Այս պարամետրը պետք է նշվի Cyclone, Stratix և Stratix GX սարքերի համար միայն այն դեպքում, երբ add_sub պորտը չի օգտագործվում:
Այս պարամետրը օգտագործվում է մոդելավորման և վարքագծային մոդելավորման նպատակներով: Պարամետրերի խմբագրիչը հաշվարկում է այս պարամետրի արժեքը:

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 25

683490 | 2020.10.05 Ուղարկել կարծիք

6. LPM_COMPARE (համեմատող)

Նկար 5.

LPM_COMPARE IP միջուկը համեմատում է տվյալների երկու հավաքածուների արժեքը՝ որոշելու նրանց միջև կապը: Իր ամենապարզ ձևով դուք կարող եք օգտագործել բացառիկ-OR gate՝ որոշելու, թե արդյոք տվյալների երկու բիթերը հավասար են:

Հետևյալ նկարը ցույց է տալիս LPM_COMPARE IP միջուկի պորտերը:

LPM_COMPARE նավահանգիստներ

LPM_COMPARE

կլկեն

ալբ

աեբ

տվյալների[]

ագբ

տվյալների շտեմարան[]

ագեբ

ժամացույց

անեբ

ակր

ալեբ

ինստ

6.1. Առանձնահատկություններ
LPM_COMPARE IP միջուկն առաջարկում է հետևյալ հատկանիշները. · Ստեղծում է համեմատիչ ֆունկցիա՝ տվյալների երկու հավաքածու համեմատելու համար.
— alb (ներածումը A-ն փոքր է մուտքագրումից B) - aeb (ներածումը A-ն հավասար է մուտքագրմանը B) - agb (ներածումը A-ն ավելի մեծ է, քան մուտքային B-ն) - ageb (ներածումը A-ն մեծ է կամ հավասար է մուտքագրմանը) - aneb ( A մուտքը հավասար չէ B մուտքին) — aleb (ներածումը A-ն փոքր է կամ հավասար է մուտքագրմանը B) · Աջակցում է կամընտիր ասինխրոն մաքրման և ժամացույցի միացման մուտքային պորտերին · Վերագրում է տվյալների շտեմարանի [] մուտքագրումը հաստատունի · Աջակցում է խողովակաշարը կարգավորելի ելքային ուշացումով

ISO 9001:2015 Գրանցված է

6. LPM_COMPARE (Համեմատիչ) 683490 | 2020.10.05
6.2. Verilog HDL նախատիպ
Հետևյալ Verilog HDL նախատիպը գտնվում է Verilog Design-ում File (.v) lpm.v է edasynthesis գրացուցակ.
մոդուլ lpm_compare (alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr); պարամետր lpm_type = «lpm_compare»; պարամետր lpm_width = 1; պարամետր lpm_representation = «ՉՍՏՈՐԱԳՐՎԱԾ»; պարամետր lpm_pipeline = 0; պարամետր lpm_hint = «ՉՕգտագործված»; մուտքագրում [lpm_width-1:0] dataa, datab; մուտքային ժամացույց; մուտքագրում clken; մուտքագրում aclr; ելք ալբ, աեբ, ագբ, ալեբ, անեբ, ագեբ; էնդմոդուլ
6.3. VHDL բաղադրիչի հռչակագիր
VHDL բաղադրիչի հռչակագիրը գտնվում է VHDL դիզայնում File (.vhd) LPM_PACK.vhd-ում librariesvhdllpm գրացուցակ:
բաղադրիչ LPM_COMPARE ընդհանուր (LPM_WIDTH : բնական;
LPM_REPRESENTATION : string := «UNSIGNED»; LPM_PIPELINE՝ բնական := 0; LPM_TYPE. տող := L_COMPARE; LPM_HINT : string := «Չօգտագործված»); նավահանգիստ (DATAA: std_logic_vector-ում (LPM_WIDTH-1 մինչև 0); DATAB: std_logic_vector-ում (LPM_WIDTH-1 մինչև 0); ACLR. := 'AGB : out std_logic : out std_logic ; վերջնական բաղադրիչ;
6.4. VHDL LIBRARY_USE հռչակագիր
VHDL LIBRARY-USE հռչակագիրը չի պահանջվում, եթե դուք օգտագործում եք VHDL բաղադրիչի հռչակագիրը:
ԳՐԱԴԱՐԱՆ lpm; ՕԳՏԱԳՈՐԾԵԼ lpm.lpm_components.all;
6.5. Նավահանգիստներ
Հետևյալ աղյուսակներում թվարկված են LMP_COMPARE IP միջուկի մուտքային և ելքային պորտերը:

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 27

6. LPM_COMPARE (Համեմատիչ) 683490 | 2020.10.05

Աղյուսակ 18. LPM_COMPARE IP միջուկի մուտքային պորտեր

Նավահանգստի անվանումը

Պահանջվում է

Նկարագրություն

տվյալների[]

Այո՛

Տվյալների մուտքագրում. Մուտքային պորտի չափը կախված է LPM_WIDTH պարամետրի արժեքից:

տվյալների շտեմարան[]

Այո՛

Տվյալների մուտքագրում. Մուտքային պորտի չափը կախված է LPM_WIDTH պարամետրի արժեքից:

ժամացույց

Ոչ

Ժամացույցի մուտքագրում խողովակաշարով օգտագործման համար: Ժամացույցի նավահանգիստը ապահովում է ժամացույցի մուտքագրումը խողովակաշարի համար

շահագործման. LPM_PIPELINE 0-ից տարբեր արժեքների համար (կանխադրված), ժամացույցի պորտը պետք է լինի

միացված է:

կլկեն

Ոչ

Ժամացույցի միացում խողովակաշարով օգտագործման համար: Երբ clken նավահանգիստը հաստատվում է բարձր, ապա

տեղի է ունենում համեմատական գործողություն. Երբ ազդանշանը ցածր է, ոչ մի գործողություն չի կատարվում: Եթե

բաց թողնված, լռելյայն արժեքը 1 է:

ակր

Ոչ

Ասինխրոն մաքուր խողովակաշարով օգտագործման համար: Խողովակաշարը սկզբնավորվում է չսահմանված (X) տրամաբանությամբ

մակարդակ. Aclr նավահանգիստը կարող է օգտագործվել ցանկացած պահի խողովակաշարը բոլոր 0-ներին վերակայելու համար,

ասինխրոն ժամացույցի ազդանշանին:

Աղյուսակ 19. LPM_COMPARE IP հիմնական ելքային պորտեր

Նավահանգստի անվանումը

Պահանջվում է

Նկարագրություն

ալբ

Ոչ

Ելքային միացք համեմատիչի համար: Հաստատվում է, եթե A մուտքը փոքր է B մուտքից:

աեբ

Ոչ

Ելքային միացք համեմատիչի համար: Պնդվում է, եթե A մուտքը հավասար է B մուտքին:

ագբ

Ոչ

Ելքային միացք համեմատիչի համար: Պնդվում է, եթե A մուտքագրումը մեծ է B մուտքից:

ագեբ

Ոչ

Ելքային միացք համեմատիչի համար: Պնդվում է, եթե A մուտքագրումը մեծ է կամ հավասար է մուտքագրմանը

անեբ

Ոչ

Ելքային միացք համեմատիչի համար: Պնդվում է, եթե A մուտքը հավասար չէ B մուտքին:

ալեբ

Ոչ

Ելքային միացք համեմատիչի համար: Պնդվում է, եթե A մուտքագրումը փոքր է կամ հավասար է B մուտքին:

6.6: Պարամետրեր

Հետևյալ աղյուսակը թվարկում է LPM_COMPARE IP միջուկի պարամետրերը:

Աղյուսակ 20. LPM_COMPARE IP-ի հիմնական պարամետրերը

Պարամետրի անվանումը

Տեսակ

Պահանջվում է

LPM_WIDTH

Ամբողջ թիվ Այո

LPM_REPRESENTATION

Լարային

Ոչ

LPM_PIPELINE

Ամբողջական թիվ

LPM_HINT

Լարային

Ոչ

Նկարագրություն
Նշում է dataa[] և datab[] նավահանգիստների լայնությունները:
Նշում է կատարված համեմատության տեսակը: Արժեքները ՍՏՈՐԱԳՐՎԱԾ են և ՉՍՏՈՐԱԳՐՎԱԾ: Եթե բաց թողնված է, ապա լռելյայն արժեքը UNSIGNED է: Երբ այս պարամետրի արժեքը սահմանվում է SIGNED, համեմատիչը մեկնաբանում է տվյալների մուտքագրումը որպես ստորագրված երկուսի լրացում:
Նշում է հետաձգման ժամացույցի ցիկլերի քանակը՝ կապված alb, aeb, agb, ageb, aleb կամ aneb ելքերի հետ: Զրո (0) արժեքը ցույց է տալիս, որ ուշացում գոյություն չունի, և որ զուտ կոմբինացիոն ֆունկցիան կստեղծվի: Եթե բաց թողնված է, ապա լռելյայն արժեքը 0 է (ոչ խողովակաշար):
Թույլ է տալիս VHDL դիզայնում նշել Intel-ի հատուկ պարամետրեր files (.vhd). Լռելյայն արժեքը ՉԻ ՕԳՏԱԳՈՐԾՎԱԾ է:
շարունակել…

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 28

Ուղարկել կարծիք

6. LPM_COMPARE (Համեմատիչ) 683490 | 2020.10.05
Պարամետրի անունը LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Մուտքագրեք String String
Լարային

Պահանջվող No No
Ոչ

Նկարագրություն
Նույնականացնում է պարամետրացված մոդուլների գրադարանը (LPM) էության անվանումը VHDL դիզայնում files.
Այս պարամետրը օգտագործվում է մոդելավորման և վարքագծային մոդելավորման նպատակներով: Պարամետրերի խմբագրիչը հաշվարկում է այս պարամետրի արժեքը:
Intel-ի հատուկ պարամետր: VHDL դիզայնում ONE_INPUT_IS_CONSTANT պարամետրը նշելու համար դուք պետք է օգտագործեք LPM_HINT պարամետրը fileս. Արժեքներն են՝ ԱՅՈ, ՈՉ կամ ՉՕԳՏԱԳՈՐԾՎԱԾ: Ապահովում է ավելի մեծ օպտիմիզացում, եթե մուտքը հաստատուն է: Եթե բաց թողնված է, ապա լռելյայն արժեքը NO է:

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 29

683490 | 2020.10.05 Ուղարկել կարծիք

7. ALTECC (Սխալների ուղղման կոդը՝ Encoder/Decoder) IP Core

Նկար 6.

Intel-ը տրամադրում է ALTECC IP միջուկը ECC գործառույթն իրականացնելու համար: ECC-ն հայտնաբերում է կոռումպացված տվյալներ, որոնք հայտնվում են ստացողի կողմից տվյալների փոխանցման ժամանակ: Սխալների ուղղման այս մեթոդը լավագույնս համապատասխանում է այն իրավիճակներին, երբ սխալները տեղի են ունենում պատահականորեն, այլ ոչ թե պոռթկումներով:

ECC-ն հայտնաբերում է սխալները տվյալների կոդավորման և վերծանման գործընթացի միջոցով: Նախample, երբ ECC-ը կիրառվում է փոխանցման հավելվածում, աղբյուրից կարդացվող տվյալները կոդավորվում են նախքան ստացողին ուղարկելը: Կոդավորիչից ելքը (կոդ բառը) բաղկացած է չմշակված տվյալներից, որոնք կցվում են հավասարության բիթերի քանակով: Կցված հավասարության բիթերի ճշգրիտ թիվը կախված է մուտքային տվյալների բիթերի քանակից: Ստեղծված կոդ բառն այնուհետև փոխանցվում է նպատակակետին:

Ստացողը ստանում է կոդը բառը և վերծանում այն: Ապակոդավորողի կողմից ստացված տեղեկատվությունը որոշում է, թե արդյոք սխալ է հայտնաբերվել: Ապակոդավորիչը հայտնաբերում է մեկ բիթ և կրկնակի բիթային սխալներ, բայց կարող է ուղղել միայն մեկ բիթային սխալները կոռումպացված տվյալների մեջ: ECC-ի այս տեսակը մեկ սխալի ուղղման կրկնակի սխալի հայտնաբերումն է (SECDED):

Դուք կարող եք կարգավորել ALTECC IP միջուկի կոդավորիչ և ապակոդավորիչ գործառույթները: Կոդավորիչի տվյալների մուտքագրումը կոդավորվում է կոդային բառ ստեղծելու համար, որը տվյալների մուտքագրման և առաջացած հավասարության բիթերի համակցությունն է: Ստեղծված կոդ բառը փոխանցվում է ապակոդավորիչի մոդուլին՝ ապակոդավորման համար՝ մինչև իր նպատակակետին հասնելը: Ապակոդավորիչը գեներացնում է համախտանիշի վեկտոր՝ որոշելու, թե արդյոք ստացված կոդային բառում սխալ կա: Ապակոդավորիչը շտկում է տվյալները միայն այն դեպքում, եթե մեկ բիթային սխալը տվյալների բիթերից է: Ոչ մի ազդանշան չի նշվում, եթե մեկ բիթային սխալը հավասարության բիթերից է: Ապակոդավորիչն ունի նաև դրոշի ազդանշաններ՝ ցույց տալու ստացված տվյալների կարգավիճակը և ապակոդավորողի կողմից ձեռնարկված գործողությունները, եթե այդպիսիք կան:

Հետևյալ նկարները ցույց են տալիս ALTECC IP միջուկի նավահանգիստները:

ALTECC կոդավորիչ պորտեր

ALTECC_ENCODER

տվյալներ[]

ք[]

ժամացույց

ակր

ինստ

ISO 9001:2015 Գրանցված է

7. ALTECC (Error Correction Code. Encoder/Decoder) IP Core 683490 | 2020.10.05

Նկար 7. ALTECC ապակոդավորիչ պորտեր

ALTECC_DECODER

data[] ժամացույցի ժամացույց

q[] err_detected err_corrected
err_fatal

ակր

ինստ

7.1. ALTECC կոդավորիչի առանձնահատկությունները

ALTECC կոդավորիչի IP միջուկն առաջարկում է հետևյալ հատկանիշները. ասինխրոն մաքրման և ժամացույցի միացման նավահանգիստները

ALTECC կոդավորիչի IP միջուկը ընդունում և կոդավորում է տվյալները՝ օգտագործելով Համինգ կոդավորման սխեմա: Համինգի կոդավորման սխեման ստանում է հավասարության բիթերը և դրանք ավելացնում սկզբնական տվյալներին՝ ելքային կոդ բառը արտադրելու համար: Կցված հավասարության բիթերի քանակը կախված է տվյալների լայնությունից:

Հետևյալ աղյուսակը թվարկում է հավասարության բիթերի քանակը, որոնք կցված են տվյալների լայնությունների տարբեր տիրույթների համար: Ընդհանուր բիթերի սյունակը ներկայացնում է մուտքային տվյալների բիթերի և կցված հավասարության բիթերի ընդհանուր թիվը:

Աղյուսակ 21.

Հավասարաչափ բիթերի և կոդ բառի քանակը՝ ըստ տվյալների լայնության

Տվյալների լայնությունը

Հավասարաչափ բիթերի քանակը

Ընդհանուր բիթ (Code Word)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Հավասարության բիթերի ստացումն օգտագործում է հավասարաչափության ստուգում: Լրացուցիչ 1 բիթը (ցուցված է աղյուսակում որպես +1) կցվում է հավասարության բիթերին որպես կոդ բառի MSB: Սա ապահովում է, որ կոդ բառն ունի 1-ի զույգ թիվը: Նախample, եթե տվյալների լայնությունը 4 բիթ է, ապա տվյալներին կցվում են 4 հավասարության բիթ՝ ընդհանուր 8 բիթով ծածկագիր դառնալու համար: Եթե 7-բիթանոց կոդային բառի LSB-ից 8 բիթերն ունեն 1 կենտ թիվ, ապա կոդ բառի 8-րդ բիթը (MSB) 1 է, ինչը կոդային բառի 1-երի ընդհանուր թիվը դարձնում է զույգ:
Հետևյալ նկարը ցույց է տալիս գեներացված կոդ բառը և հավասարության բիթերի և տվյալների բիթերի դասավորությունը 8-բիթանոց տվյալների մուտքագրման մեջ:

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 31

7. ALTECC (Error Correction Code. Encoder/Decoder) IP Core 683490 | 2020.10.05

Նկար 8.

Հավասարության բիթերը և տվյալների բիթերի դասավորությունը 8-բիթանոց գեներացված կոդ բառում

MSB

LSB

4 հավասարության բիթ

4 տվյալների բիթ

ALTECC կոդավորիչի IP միջուկը միաժամանակ ընդունում է միայն մուտքային լայնություններ 2-ից 64 բիթ: 12 բիթ, 29 բիթ և 64 բիթ մուտքային լայնություններ, որոնք իդեալականորեն համապատասխանում են Intel սարքերին, արտադրում են համապատասխանաբար 18 բիթ, 36 բիթ և 72 բիթ ելքեր: Դուք կարող եք վերահսկել բիթերի ընտրության սահմանափակումը պարամետրերի խմբագրիչում:

7.2. Verilog HDL նախատիպ (ALTECC_ENCODER)
Հետևյալ Verilog HDL նախատիպը գտնվում է Verilog Design-ում File (.v) lpm.v է edasynthesis գրացուցակ.
մոդուլ altecc_encoder #( պարամետր syned_device_family = «չօգտագործված», պարամետր lpm_pipeline = 0, պարամետր width_codeword = 8, պարամետր width_dataword = 8, պարամետր lpm_type = «altecc_encoder», պարամետր lpm_hint = «չօգտագործված մետաղալարեր մուտքագրել aclr») մետաղալար ժամացույց, մուտքային լար [width_dataword-1:0] տվյալներ, ելքային լար [width_codeword-1:0] q); էնդմոդուլ

7.3. Verilog HDL նախատիպ (ALTECC_DECODER)
Հետևյալ Verilog HDL նախատիպը գտնվում է Verilog Design-ում File (.v) lpm.v է edasynthesis գրացուցակ.
մոդուլ altecc_decoder #( պարամետր նախատեսված_device_family = «չօգտագործված», պարամետր lpm_pipeline = 0, պարամետր width_codeword = 8, պարամետր width_dataword = 8, պարամետր lpm_type = «altecc_decoder», պարամետր lpm_hint = «չօգտագործված մետաղալարեր մուտքագրել aclr») մետաղալար ժամացույց, մուտքային լար [լայնություն_կոդ բառ-1:0] տվյալներ, ելքային լար err_corrected, ելքային լար err_detected, ելքային մետաղալար err_fatal, ելքային մետաղալար [width_dataword-1:0] q); էնդմոդուլ

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 32

Ուղարկել կարծիք

7. ALTECC (Error Correction Code. Encoder/Decoder) IP Core 683490 | 2020.10.05
7.4. VHDL բաղադրիչի հռչակագիր (ALTECC_ENCODER)
VHDL բաղադրիչի հռչակագիրը գտնվում է VHDL դիզայնում File (.vhd) altera_mf_components.vhd է librariesvhdlaltera_mf գրացուցակ:
բաղադրիչ altecc_encoder ընդհանուր (նախագծված_device_family:string:= «չօգտագործված»; lpm_pipeline:natural:= 0; width_codeword:natural:= 8; width_dataword:natural:= 8; lpm_hint:string := «UNUSED»: »); port(aclr:in std_logic:= '0'; clock:in std_logic:= '0'; clocken:in std_logic:= '1'; data:in std_logic_vector(width_dataword-1 down to 0); q:out std_logic_vector(width_code) -1-ից մինչև 0)); վերջնական բաղադրիչ;
7.5. VHDL բաղադրիչի հռչակագիր (ALTECC_DECODER)
VHDL բաղադրիչի հռչակագիրը գտնվում է VHDL դիզայնում File (.vhd) altera_mf_components.vhd է librariesvhdlaltera_mf գրացուցակ:
բաղադրիչ altecc_decoder ընդհանուր (նախագծված_device_family:string:= «չօգտագործված»; lpm_pipeline:natural:= 0; width_codeword:natural:= 8; width_dataword:natural:= 8; lpm_hint:string:= «UNUSED»: »); port(aclr:in std_logic:= '0'; clock:in std_logic:= '0'; clocken:in std_logic:= '1'; data:in std_logic_vector(width_codeword-1 down to 0); err_corrected: out std_logic; err_detect : դուրս std_logic; վերջնական բաղադրիչ;
7.6. VHDL LIBRARY_USE հռչակագիր
VHDL LIBRARY-USE հռչակագիրը չի պահանջվում, եթե դուք օգտագործում եք VHDL բաղադրիչի հռչակագիրը:
ԳՐԱԴԱՐԱՆ altera_mf; ՕԳՏԱԳՈՐԾԵԼ altera_mf.altera_mf_components.all;
7.7. Կոդավորիչի պորտեր
Հետևյալ աղյուսակներում թվարկված են ALTECC կոդավորիչի IP միջուկի մուտքային և ելքային պորտերը:

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 33

7. ALTECC (Error Correction Code. Encoder/Decoder) IP Core 683490 | 2020.10.05

Աղյուսակ 22. ALTECC կոդավորիչի մուտքային պորտեր

Նավահանգստի անվանումը

Պահանջվում է

Նկարագրություն

տվյալներ[]

Այո՛

Տվյալների մուտքագրման նավահանգիստ: Մուտքային պորտի չափը կախված է WIDTH_DATAWORD-ից

պարամետրի արժեքը. Տվյալների[] նավահանգիստը պարունակում է կոդավորման ենթակա չմշակված տվյալները:

ժամացույց

Այո՛

Ժամացույցի մուտքային միացք, որն ապահովում է ժամացույցի ազդանշան՝ կոդավորման գործողությունը համաժամացնելու համար:

Ժամացույցի միացքը պահանջվում է, երբ LPM_PIPELINE արժեքը 0-ից մեծ է:

ժամացույց

Ոչ

Միացնել ժամացույցը: Բաց թողնելու դեպքում լռելյայն արժեքը 1 է:

ակր

Ոչ

Ասինխրոն հստակ մուտքագրում: Ակտիվ բարձր aclr ազդանշանը կարող է օգտագործվել ցանկացած պահի, որպեսզի

ասինխրոն կերպով մաքրել գրանցամատյանները:

Աղյուսակ 23. ALTECC կոդավորիչի ելքային պորտեր

Նավահանգստի անվանումը q[]

Պահանջվում է Այո

Նկարագրություն
Կոդավորված տվյալների ելքային նավահանգիստ: Ելքային պորտի չափը կախված է WIDTH_CODEWORD պարամետրի արժեքից:

7.8. Decoder Ports

Հետևյալ աղյուսակներում թվարկված են ALTECC ապակոդավորիչի IP միջուկի մուտքային և ելքային պորտերը:

Աղյուսակ 24. ALTECC ապակոդավորիչի մուտքային պորտեր

Նավահանգստի անվանումը

Պահանջվում է

Նկարագրություն

տվյալներ[]

Այո՛

Տվյալների մուտքագրման նավահանգիստ: Մուտքային պորտի չափը կախված է WIDTH_CODEWORD պարամետրի արժեքից:

ժամացույց

Այո՛

Ժամացույցի մուտքային պորտ, որն ապահովում է ժամացույցի ազդանշան՝ կոդավորման գործողությունը համաժամացնելու համար: Ժամացույցի միացքը պահանջվում է, երբ LPM_PIPELINE արժեքը 0-ից մեծ է:

ժամացույց

Ոչ

Միացնել ժամացույցը: Բաց թողնելու դեպքում լռելյայն արժեքը 1 է:

ակր

Ոչ

Ասինխրոն հստակ մուտքագրում: Ակտիվ բարձր aclr ազդանշանը կարող է օգտագործվել ցանկացած պահի ռեգիստրները ասինխրոն կերպով մաքրելու համար:

Աղյուսակ 25. ALTECC ապակոդավորիչի ելքային պորտեր

Նավահանգստի անվանումը q[]

Պահանջվում է Այո

Նկարագրություն
Վերծանված տվյալների ելքային նավահանգիստ: Ելքային պորտի չափը կախված է WIDTH_DATAWORD պարամետրի արժեքից:

err_detected Այո

Դրոշի ազդանշան՝ ստացված տվյալների կարգավիճակն արտացոլելու համար և նշում է հայտնաբերված սխալները:

err_correcte Այո դ

Դրոշի ազդանշան՝ ստացված տվյալների կարգավիճակը արտացոլելու համար: Նշանակում է հայտնաբերված և ուղղված մեկ բիթ սխալ: Դուք կարող եք օգտագործել տվյալները, քանի որ դրանք արդեն ուղղվել են:

err_fatal

Այո՛

Դրոշի ազդանշան՝ ստացված տվյալների կարգավիճակը արտացոլելու համար: Նշանակում է հայտնաբերված, բայց չուղղված կրկնակի բիթ սխալ: Դուք չպետք է օգտագործեք տվյալները, եթե այս ազդանշանը հաստատված է:

syn_e

Ոչ

Ելքային ազդանշան, որը կբարձրանա, երբ մեկ բիթային սխալ հայտնաբերվի հավասարության վրա

բիթ.

7.9. Կոդավորիչի պարամետրերը
Հետևյալ աղյուսակը թվարկում է ALTECC կոդավորիչի IP միջուկի պարամետրերը:

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 34

Ուղարկել կարծիք

7. ALTECC (Error Correction Code. Encoder/Decoder) IP Core 683490 | 2020.10.05

Աղյուսակ 26. ALTECC կոդավորիչի պարամետրերը

Պարամետրի անվանումը

Տեսակ

Պահանջվում է

Նկարագրություն

WIDTH_DATAWORD

Ամբողջ թիվ Այո

Նշում է չմշակված տվյալների լայնությունը: Արժեքները 2-ից 64 են: Եթե բաց թողնվի, ապա լռելյայն արժեքը 8 է:

WIDTH_CODEWORD

Ամբողջ թիվ Այո

Նշում է համապատասխան կոդ բառի լայնությունը: Վավեր արժեքներն են 6-ից մինչև 72-ը, բացառությամբ 9-ի, 17-ի, 33-ի և 65-ի: Եթե բաց թողնվի, ապա կանխադրված արժեքը 13 է:

LPM_PIPELINE

Ամբողջական թիվ

Նշում է խողովակաշարը շղթայի համար: Արժեքները 0-ից 2 են: Եթե արժեքը 0 է, ապա նավահանգիստները գրանցված չեն: Եթե արժեքը 1 է, ապա ելքային նավահանգիստները գրանցվում են: Եթե արժեքը 2 է, մուտքային և ելքային պորտերը գրանցվում են: Բաց թողնելու դեպքում լռելյայն արժեքը 0 է:

7.10. Ապակոդավորիչի պարամետրեր

Հետևյալ աղյուսակում ներկայացված են ALTECC ապակոդավորիչի IP հիմնական պարամետրերը:

Աղյուսակ 27. ALTECC ապակոդավորիչի պարամետրերը

Պարամետրի անունը WIDTH_DATAWORD

Մուտքագրեք ամբողջ թիվ

Պահանջվում է

Նկարագրություն

Այո՛

Նշում է չմշակված տվյալների լայնությունը: Արժեքները 2-ից 64 են

լռելյայն արժեքը 8 է:

WIDTH_CODEWORD

Ամբողջ թիվ

Այո՛

Նշում է համապատասխան կոդ բառի լայնությունը: Արժեքները 6 են

մինչև 72, բացառությամբ 9-ի, 17-ի, 33-ի և 65-ի: Եթե բաց թողնվի, ապա կանխադրված արժեքը

13 է։

LPM_PIPELINE

Ամբողջ թիվ

Ոչ

Նշում է շղթայի ռեգիստրը: Արժեքները 0-ից 2 են: Եթե

արժեքը 0 է, գրանցում չի իրականացվում: Եթե արժեքը 1 է, ապա

ելքը գրանցված է. Եթե արժեքը 2 է, և՛ մուտքագրումը, և՛

արտադրանքը գրանցված է. Եթե արժեքը 2-ից մեծ է, լրացուցիչ

գրանցամատյանները ներդրվում են ելքի վրա հավելյալի համար

ուշացումներ. Բաց թողնելու դեպքում լռելյայն արժեքը 0 է:

Ստեղծեք «syn_e» պորտ

Ամբողջ թիվ

Ոչ

Միացրեք այս պարամետրը՝ syn_e պորտ ստեղծելու համար:

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 35

683490 | 2020.10.05 Ուղարկել կարծիք

8. Intel FPGA Multiply Adder IP Core

Նկար 9.

Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10 և Intel Cyclone 10 GX սարքեր) կամ ALTERA_MULT_ADD (Arria V, Stratix V և Cyclone V սարքեր) IP միջուկը թույլ է տալիս ներդնել բազմապատկիչ հավելիչ:

Հետևյալ նկարը ցույց է տալիս Intel FPGA Multiply Adder-ի կամ ALTERA_MULT_ADD IP միջուկի պորտերը:

Intel FPGA Multiply Adder կամ ALTERA_MULT_ADD պորտեր

Intel FPGA Multiply Adder կամ ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload շղթա[]

scanouta[] արդյունք[]

aclr0 aclr1

ինստ
Բազմապատկիչ-հավելիչն ընդունում է զույգ մուտքեր, բազմապատկում է արժեքները միասին և այնուհետև ավելացնում կամ հանում է բոլոր մյուս զույգերի արտադրյալներին:
Եթե մուտքային տվյալների բոլոր լայնություններն ունեն 9 բիթ լայնություն կամ ավելի փոքր, ֆունկցիան օգտագործում է 9 x 9 բիթ մուտքագրման բազմապատկիչ կոնֆիգուրացիան DSP բլոկում սարքերի համար, որոնք աջակցում են 9 x 9 կոնֆիգուրացիան: Եթե ոչ, ապա DSP բլոկը օգտագործում է 18 × 18-բիթանոց մուտքային բազմապատկիչներ՝ 10 բիթից մինչև 18 բիթ լայնություններով տվյալների մշակման համար: Եթե դիզայնում առաջանում են մի քանի Intel FPGA Multiply Adder կամ ALTERA_MULT_ADD IP միջուկներ, գործառույթները բաշխվում են հետևյալ կերպ.

ISO 9001:2015 Գրանցված է

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
Հնարավորինս շատ տարբեր DSP բլոկներ, որպեսզի այս բլոկների երթուղին ավելի ճկուն լինի: Ավելի քիչ բազմապատկիչներ մեկ DSP բլոկի համար թույլ են տալիս ավելի շատ երթուղային ընտրություն կատարել դեպի բլոկ՝ նվազագույնի հասցնելով սարքի մնացած մասերի ուղիները:
Հետևյալ ազդանշանների ռեգիստրները և լրացուցիչ խողովակաշարային ռեգիստրները նույնպես տեղադրվում են DSP բլոկի ներսում.
Ելքային արդյունքի դեպքում առաջին ռեգիստրը տեղադրվում է DSP բլոկում։ Այնուամենայնիվ, լրացուցիչ հետաձգման ռեգիստրները տեղադրվում են բլոկի սահմաններից դուրս գտնվող տրամաբանական տարրերում: DSP բլոկի ծայրամասային մասում, ներառյալ տվյալների մուտքերը բազմապատկիչին, վերահսկիչ ազդանշանի մուտքերը և գումարիչի ելքերը, օգտագործեք կանոնավոր երթուղում՝ սարքի մնացած մասերի հետ հաղորդակցվելու համար: Ֆունկցիայի բոլոր միացումներն օգտագործում են հատուկ երթուղի DSP բլոկի ներսում: Այս հատուկ երթուղին ներառում է հերթափոխի գրանցման շղթաներ, երբ ընտրում եք բազմապատկիչի գրանցված մուտքային տվյալները մեկ բազմապատկիչից հարակից բազմապատկիչ տեղափոխելու տարբերակը:
Stratix V և Arria V սարքերի ցանկացած շարքի DSP բլոկների մասին լրացուցիչ տեղեկությունների համար տե՛ս գրականություն և տեխնիկական փաստաթղթեր էջի համապատասխան ձեռնարկների DSP Blocks գլուխը:
Առնչվող տեղեկատվություն AN 306. FPGA սարքերում բազմապատկիչների ներդրում
Տրամադրում է ավելի շատ տեղեկատվություն Intel FPGA սարքերում DSP-ի և հիշողության բլոկների օգտագործմամբ բազմապատկիչների ներդրման մասին:
8.1. Առանձնահատկություններ
Intel FPGA Multiply Adder-ը կամ ALTERA_MULT_ADD IP միջուկն առաջարկում է հետևյալ հնարավորությունները.
թվեր Ծանոթագրություն. Երբ կառուցում եք բնիկ աջակցվող չափից մեծ բազմապատկիչներ, կարող են/
կլինի կատարողականի ազդեցություն, որը բխում է DSP բլոկների կասկադից: · Աջակցում է տվյալների լայնությունը 1 256 բիթ · Աջակցում է ստորագրված և չստորագրված տվյալների ներկայացման ձևաչափ · Աջակցում է խողովակաշարը կարգավորելի մուտքային ուշացումով · Ապահովում է ստորագրված և չստորագրված տվյալների միջև դինամիկ փոխանջատման տարբերակ · Տրամադրում է ավելացնելու և հանելու գործողությունների միջև դինամիկ անցնելու տարբերակ · Աջակցում է կամընտիր ասինխրոն և համաժամանակյա հստակ և ժամացույցի միացման մուտքային պորտեր · Աջակցում է սիստոլիկ հետաձգման գրանցման ռեժիմին · Աջակցում է նախնական ավելացմանը 8 նախնական բեռնման գործակիցներով մեկ բազմապատկիչի համար · Աջակցում է նախնական բեռնվածության հաստատունը՝ լրացնելու կուտակիչի հետադարձ կապը

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Նախավելիչ
Նախագումարով գումարումները կամ հանումները կատարվում են բազմապատկիչին կերակրելուց առաջ:
Գոյություն ունի նախնական գումարման հինգ ռեժիմ՝ · Պարզ ռեժիմ · Գործակից ռեժիմ · Ներածման ռեժիմ · Քառակուսի ռեժիմ · Մշտական ռեժիմ

Նշում.

Երբ օգտագործվում է նախնական հավելիչը (նախավելիչի գործակից/մուտքային/քառակուսի ռեժիմ), բոլոր տվյալների մուտքագրումները բազմապատկիչին պետք է ունենան նույն ժամացույցի կարգավորումը:

8.1.1.1. Pre-adder Պարզ ռեժիմ

Այս ռեժիմում երկու օպերանդներն էլ բխում են մուտքային պորտերից, իսկ նախնական հավելիչը չի օգտագործվում կամ շրջանցվում: Սա լռելյայն ռեժիմն է:

Նկար 10. Pre-adder Simple Mode
a0 b0

Mult0

արդյունք

8.1.1.2. Pre-adder Coefficient Mode
Այս ռեժիմում մի բազմապատկիչ օպերանդը բխում է նախնական գումարողից, իսկ մյուս օպերանդը բխում է ներքին գործակիցների պահեստից։ Գործակիցների պահեստավորումը թույլ է տալիս մինչև 8 նախադրված հաստատուններ: Գործակիցների ընտրության ազդանշաններն են coefsel[0..3]:
Այս ռեժիմն արտահայտվում է հետևյալ հավասարմամբ.

Հետևյալը ցույց է տալիս բազմապատկիչի նախնական գումարման գործակիցի ռեժիմը:

Գծապատկեր 11. Pre-adder Coefficient Mode

Preadder

Mult0

+/-

արդյունք

coefsel0 coef

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 38

Ուղարկել կարծիք

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Pre-adder Input Mode Այս ռեժիմում մի բազմապատկիչ օպերանդը բխում է նախահավելիչից, իսկ մյուս օպերանդը բխում է datac[] մուտքային պորտից: Այս ռեժիմն արտահայտվում է հետևյալ հավասարմամբ.

Հետևյալը ցույց է տալիս բազմապատկիչի նախնական գումարման մուտքագրման ռեժիմը:

Նկար 12. Pre-adder Input Mode
a0 b0

Mult0

+/-

արդյունք

8.1.1.4. Pre-adder Square Mode Այս ռեժիմն արտահայտվում է հետևյալ հավասարմամբ.

Հետևյալը ցույց է տալիս երկու բազմապատկիչների նախնական գումարման քառակուսի ռեժիմը:

Նկար 13. Pre-adder Square Mode
a0 b0

Mult0

+/-

արդյունք

8.1.1.5. Pre-adder Constant Mode
Այս ռեժիմում մի բազմապատկիչ օպերանդը բխում է մուտքային պորտից, իսկ մյուս օպերանդը բխում է ներքին գործակիցների պահեստից։ Գործակիցների պահեստավորումը թույլ է տալիս մինչև 8 նախադրված հաստատուններ: Գործակիցների ընտրության ազդանշաններն են coefsel[0..3]:
Այս ռեժիմն արտահայտվում է հետևյալ հավասարմամբ.

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Հետևյալ նկարը ցույց է տալիս բազմապատկիչի նախնական գումարման հաստատուն ռեժիմը:

Նկար 14. Pre-adder Constant Mode
a0

Mult0

արդյունք

գործակից 0
գործակից
8.1.2. Սիստոլիկ հետաձգման գրանցում
Սիստոլիկ ճարտարապետության մեջ մուտքային տվյալները սնվում են ռեգիստրների կասկադում, որոնք գործում են որպես տվյալների բուֆեր: Յուրաքանչյուր ռեգիստր տրամադրում է մուտքային sample դեպի բազմապատկիչ, որտեղ այն բազմապատկվում է համապատասխան գործակցով: Շղթայական հավելիչը պահպանում է աստիճանաբար համակցված արդյունքները բազմապատկիչից և նախկինում գրանցված արդյունքը chainin[] մուտքագրման պորտից՝ վերջնական արդյունքը ձևավորելու համար: Բազմապատկման ավելացման յուրաքանչյուր տարր պետք է հետաձգվի մեկ ցիկլով, որպեսզի արդյունքները պատշաճ կերպով համաժամանակացվեն, երբ գումարվեն միասին: Յուրաքանչյուր հաջորդական ուշացում օգտագործվում է ինչպես գործակցի հիշողությունը, այնպես էլ դրանց համապատասխան բազմապատկման ավելացման տարրերի տվյալների բուֆերը հասցեագրելու համար: Նախample, մեկ ուշացում երկրորդ բազմապատկել ավելացնել տարրի համար, երկու ուշացում երրորդ բազմապատկել-ավելացնել տարրի համար և այլն:
Նկար 15. Սիստոլիկ ռեգիստրներ
Սիստոլիկ ռեգիստրներ

x(t) c(0)

S -1

գ(1)

S -1

գ(2)

S -1

c(N-1)

S -1

S -1 y(t)

x(t)-ը ներկայացնում է s մուտքագրման շարունակական հոսքի արդյունքներըamples և y(t)
ներկայացնում է մուտքագրման s-ի բազմության գումարումըamples, և ժամանակի ընթացքում՝ բազմապատկված դրանցով
համապատասխան գործակիցները: Ե՛վ մուտքային, և՛ ելքային արդյունքները հոսում են ձախից աջ: c(0)-ից c(N-1)-ը նշանակում է գործակիցները: Սիստոլիկ հետաձգման գրանցամատյանները նշվում են S-1-ով, մինչդեռ 1-ը ներկայացնում է մեկ ժամացույցի ուշացում: Սիստոլիկ հետաձգման գրանցամատյանները ավելացվում են
մուտքերն ու ելքերը խողովակաշարերի համար այնպես, որ ապահովեն արդյունքները
բազմապատկիչ օպերանդը և կուտակված գումարները մնում են համաժամանակյա: Այս մշակման տարրը
կրկնօրինակվում է՝ ձևավորելու մի շղթա, որը հաշվարկում է զտման ֆունկցիան: Այս ֆունկցիան է
արտահայտված հետևյալ հավասարմամբ.

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 40

Ուղարկել կարծիք

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N-ը ներկայացնում է կուտակիչ մուտքագրված տվյալների ցիկլերի քանակը, y(t)-ը ներկայացնում է t-ի ելքը, A(t)-ն ներկայացնում է մուտքագրումը t-ի ժամանակ, իսկ B(i)-ը՝ գործակիցները: Հավասարման մեջ t-ը և i-ը համապատասխանում են ժամանակի որոշակի ակնթարթին, ուստի ելքային s-ը հաշվարկելու համարample y(t) t ժամանակում, մուտքագրման խումբ samples N ժամանակի տարբեր կետերում, կամ A(n), A(n-1), A(n-2), … A(n-N+1): N մուտքագրման խումբը samples-ները բազմապատկվում են N գործակիցներով և գումարվում միասին՝ վերջնական արդյունքը կազմելու համար y:
Սիստոլիկ ռեգիստրի ճարտարապետությունը հասանելի է միայն sum-of-2 և sum-of-4 ռեժիմների համար: Սիստոլիկ ռեգիստրի ճարտարապետության երկու ռեժիմների համար էլ առաջին շղթայական ազդանշանը պետք է կապված լինի 0-ի հետ:
Հետևյալ նկարը ցույց է տալիս 2 բազմապատկիչների սիստոլիկ հետաձգման ռեգիստրի իրականացումը:
Գծապատկեր 16. Սիստոլիկ հետաձգման ռեգիստրի 2 բազմապատկիչների ներդրում
շղթա

Mult0

+/-

Mult1

+/-

արդյունք
Երկու բազմապատկիչների գումարն արտահայտվում է հետևյալ հավասարմամբ.
Հետևյալ նկարը ցույց է տալիս 4 բազմապատկիչների սիստոլիկ հետաձգման ռեգիստրի իրականացումը:

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Գծապատկեր 17. Սիստոլիկ հետաձգման ռեգիստրի 4 բազմապատկիչների ներդրում
շղթա

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

արդյունք
Չորս բազմապատկիչների գումարն արտահայտվում է հետևյալ հավասարմամբ. Նկար 18. 4 բազմապատկիչների գումարը
Հետևյալը թվարկում է advan-ըtagՍիստոլիկ ռեգիստրի ներդրման էս.

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 42

Ուղարկել կարծիք

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Pre-load Constant
Նախաբեռնվածության հաստատունը վերահսկում է կուտակիչի օպերանդը և լրացնում է կուտակիչի հետադարձ կապը: Վավեր LOADCONST_VALUE-ը տատանվում է 0-ից: Հաստատուն արժեքը հավասար է 64N-ի, որտեղ N = LOADCONST_VALUE: Երբ LOADCONST_VALUE-ը սահմանվում է 2, հաստատուն արժեքը հավասար է 64-ի: Այս ֆունկցիան կարող է օգտագործվել որպես կողմնակալ կլորացում:
Հետևյալ նկարը ցույց է տալիս նախաբեռնվածության մշտական իրականացումը:
Նկար 19. Նախաբեռնման հաստատուն

Կուտակիչի հետադարձ կապ

մշտական

Mult0

+/-

Mult1

+/b1

արդյունք

accum_sload sload_accum

Տե՛ս հետևյալ IP միջուկները այլ բազմապատկիչ իրականացումների համար՝ · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Կրկնակի կուտակիչ
Կրկնակի կուտակիչի ֆունկցիան ավելացնում է լրացուցիչ ռեգիստր կուտակիչի հետադարձ կապի ճանապարհին: Կրկնակի կուտակիչ ռեգիստրը հետևում է ելքային ռեգիստրին, որը ներառում է ժամացույցը, ժամացույցի միացումը և aclr: Լրացուցիչ կուտակիչ ռեգիստրը վերադարձնում է արդյունքը մեկ ցիկլի ուշացումով: Այս հատկությունը թույլ է տալիս ունենալ երկու կուտակիչ ալիքներ՝ նույն ռեսուրսների քանակով:
Հետևյալ նկարը ցույց է տալիս կրկնակի կուտակիչի իրականացումը:

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Նկար 20. Կրկնակի կուտակիչ

Dou ble Accu mulator Գրանցում

Accu mulator feedba ck

Mult0

+/-

Mult1

+/b1

Արդյունք արդյունք Արդյունք գրանցում

8.2. Verilog HDL նախատիպ
Դուք կարող եք գտնել Intel FPGA Multiply Adder կամ ALTERA_MULT_ADD Verilog HDL նախատիպը file (altera_mult_add_rtl.v) մեջ librariesmegafunctions տեղեկատու:
8.3. VHDL բաղադրիչի հռչակագիր
VHDL բաղադրիչի հռչակագիրը գտնվում է altera_lnsim_components.vhd-ում՝ librariesvhdl altera_lnsim գրացուցակը:
8.4. VHDL LIBRARY_USE հռչակագիր
VHDL LIBRARY-USE հռչակագիրը չի պահանջվում, եթե դուք օգտագործում եք VHDL բաղադրիչի հռչակագիրը:
ԳՐԱԴԱՐԱՆ altera_mf; ՕԳՏԱԳՈՐԾԵԼ altera_mf.altera_mf_components.all;

8.5. Ազդանշաններ

Հետևյալ աղյուսակները թվարկում են Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD IP միջուկի մուտքային և ելքային ազդանշանները:

Աղյուսակ 28. Բազմապատկել Intel FPGA IP կամ ALTERA_MULT_ADD մուտքային ազդանշանները

Ազդանշան

Պահանջվում է

Նկարագրություն

dataa_0[]/dataa_1[]/

Այո՛

dataa_2[]/dataa_3[]

Տվյալների մուտքագրում բազմապատկիչին: Մուտքի միացք [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] լայնություն
շարունակել…

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 44

Ուղարկել կարծիք

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Ազդանշանի տվյալներb_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] clock[1:0] aclr[1:0] sclr[1:0] ena [1:0] նշան
նշանբ
scanina[] accum_sload

Պահանջվում է Այո Ոչ
Ոչ, ոչ, ոչ, ոչ
Ոչ
Ոչ Ոչ

Նկարագրություն
Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանների համար անորոշ մուտքային արժեք (X): Երբ դուք տալիս եք X արժեք այս ազդանշաններին, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Տվյալների մուտքագրում բազմապատկիչին: Մուտքային ազդանշան [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] լայնություն Այս IP-ի սիմուլյացիոն մոդելն աջակցում է այս ազդանշանների մուտքի անորոշ արժեք (X): Երբ դուք տալիս եք X արժեք այս ազդանշաններին, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Տվյալների մուտքագրում բազմապատկիչին: Մուտքային ազդանշան [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] լայնությամբ Ընտրեք INPUT-ը Select preadder ռեժիմի պարամետրի համար՝ այս ազդանշանները միացնելու համար: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանների համար անորոշ մուտքային արժեք (X): Երբ դուք տալիս եք X արժեք այս ազդանշաններին, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Ժամացույցի մուտքագրման պորտը համապատասխան ռեգիստրին: Այս ազդանշանը կարող է օգտագործվել IP միջուկի ցանկացած ռեգիստրի կողմից: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանների համար անորոշ մուտքային արժեք (X): Երբ դուք տալիս եք X արժեք այս ազդանշաններին, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Համապատասխան ռեգիստրում ասինխրոն հստակ մուտքագրում: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանների համար անորոշ մուտքային արժեք (X): Երբ դուք տալիս եք X արժեք այս ազդանշաններին, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Համաժամանակյա հստակ մուտքագրում համապատասխան ռեգիստրում: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանների համար X մուտքային արժեքի չորոշված: Երբ դուք տալիս եք X արժեք այս ազդանշաններին, X արժեքը տարածվում է ելքային ազդանշանների վրա
Միացնել ազդանշանի մուտքագրումը համապատասխան ռեգիստրում: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանների համար անորոշ մուտքային արժեք (X): Երբ դուք տալիս եք X արժեք այս ազդանշաններին, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Հատկորոշում է բազմապատկիչ մուտքագրման A-ի թվային ներկայացումը: Եթե ազդանշանի ազդանշանը բարձր է, ապա բազմապատկիչը վերաբերվում է բազմապատկիչ մուտքի A ազդանշանին որպես ստորագրված թիվ: Եթե ազդանշանի ազդանշանը ցածր է, ապա բազմապատկիչը վերաբերվում է բազմապատկիչ մուտքագրվող A ազդանշանին որպես անստորագիր թվի: Ընտրեք ՓՈՓՈԽԱԿԱՆ՝ այս ազդանշանը միացնելու համար բազմապատկիչներ A մուտքագրման պարամետրի ներկայացման ձևաչափի համար: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանի անորոշ մուտքային արժեք (X): Երբ այս մուտքին X արժեք եք տալիս, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Հատկանշում է բազմապատկիչ մուտքագրման B ազդանշանի թվային ներկայացումը: Եթե signb ազդանշանը բարձր է, ապա բազմապատկիչը վերաբերվում է բազմապատկիչ մուտքի B ազդանշանին որպես ստորագրված երկուսի լրացման համար: Եթե signb ազդանշանը ցածր է, ապա բազմապատկիչը վերաբերվում է բազմապատկիչ մուտքագրվող B ազդանշանին որպես չնշանված թիվ: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանի անորոշ մուտքային արժեք (X): Երբ այս մուտքին X արժեք եք տալիս, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Մուտք սկանավորման շղթայի համար A. Մուտքային ազդանշան [WIDTH_A – 1, … 0] լայնությամբ: Երբ INPUT_SOURCE_A պարամետրն ունի SCANA արժեք, պահանջվում է scanina[] ազդանշան:
Դինամիկ կերպով սահմանում է, թե արդյոք կուտակիչի արժեքը հաստատուն է: Եթե accum_sload ազդանշանը ցածր է, ապա բազմապատկիչի ելքը բեռնվում է կուտակիչում: Մի օգտագործեք accum_sload և sload_accum միաժամանակ:
շարունակել…

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Ազդանշան sload_accum
chainin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Պահանջվող թիվ
Ոչ Ոչ
Ոչ
Ոչ ոչ ոչ ոչ

Նկարագրություն
Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանի անորոշ մուտքային արժեք (X): Երբ այս մուտքին X արժեք եք տալիս, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Դինամիկ կերպով սահմանում է, թե արդյոք կուտակիչի արժեքը հաստատուն է: Եթե sload_accum ազդանշանը բարձր է, ապա բազմապատկիչի ելքը բեռնվում է կուտակիչում: Մի օգտագործեք accum_sload և sload_accum միաժամանակ: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանի անորոշ մուտքային արժեք (X): Երբ այս մուտքին X արժեք եք տալիս, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Ավելացրեք արդյունքի մուտքագրման ավտոբուսը նախորդ s-իցtagե. Մուտքային ազդանշան [WIDTH_CHAININ – 1, … 0] լայնությամբ:
Կատարեք գումարում կամ հանում առաջին զույգ բազմապատկիչների ելքերին: Մուտքագրեք 1 addnsub1 ազդանշանին՝ առաջին զույգ բազմապատկիչների ելքերը ավելացնելու համար: Մուտքագրեք 0 addnsub1 ազդանշանին՝ առաջին զույգ բազմապատկիչներից ելքերը հանելու համար: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանի անորոշ մուտքային արժեք (X): Երբ այս մուտքին X արժեք եք տալիս, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Կատարեք գումարում կամ հանում առաջին զույգ բազմապատկիչների ելքերին: Մուտքագրեք 1 addnsub3 ազդանշանին՝ երկրորդ զույգ բազմապատկիչների ելքերը ավելացնելու համար: Մուտքագրեք 0 addnsub3 ազդանշանին՝ ելքերը առաջին զույգ բազմապատկիչներից հանելու համար: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանի անորոշ մուտքային արժեք (X): Երբ այս մուտքին X արժեք եք տալիս, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Գործակից մուտքային ազդանշան[0:3] առաջին բազմապատկիչին: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանի անորոշ մուտքային արժեք (X): Երբ այս մուտքին X արժեք եք տալիս, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Գործակիցի մուտքային ազդանշան[0:3] երկրորդ բազմապատկիչին: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանի անորոշ մուտքային արժեք (X): Երբ այս մուտքին X արժեք եք տալիս, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Գործակից մուտքային ազդանշան[0:3] երրորդ բազմապատկիչին: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանի անորոշ մուտքային արժեք (X): Երբ այս մուտքին X արժեք եք տալիս, X արժեքը տարածվում է ելքային ազդանշանների վրա:
Գործակից մուտքային ազդանշան [0:3] չորրորդ բազմապատկիչին: Այս IP-ի մոդելավորման մոդելն աջակցում է այս ազդանշանի անորոշ մուտքային արժեք (X): Երբ այս մուտքին X արժեք եք տալիս, X արժեքը տարածվում է ելքային ազդանշանների վրա:

Աղյուսակ 29. Multiply Adder Intel FPGA IP ելքային ազդանշանները

Ազդանշան

Պահանջվում է

Նկարագրություն

արդյունք []

Այո՛

Բազմապատկիչ ելքային ազդանշան: Ելքային ազդանշան [WIDTH_RESULT – 1 … 0] լայնությամբ

Այս IP-ի մոդելավորման մոդելն աջակցում է անորոշ ելքային արժեք (X): Երբ որպես մուտքագրում եք X արժեքը, X արժեքը տարածվում է այս ազդանշանի վրա:

scanouta []

Ոչ

Սկան շղթայի ելք A. Ելքային ազդանշան [WIDTH_A – 1..0] լայնություն:

Բազմապատկիչների թվերի համար ընտրեք 2-ից ավելին և ընտրեք Scan chain input-ի համար, թե ինչ է պարամետրին միացված բազմապատկիչի մուտքագրումը A մուտքագրումը՝ այս ազդանշանը միացնելու համար:

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 46

Ուղարկել կարծիք

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6: Պարամետրեր

8.6.1. Ընդհանուր ներդիր

Աղյուսակ 30. Ընդհանուր ներդիր

Պարամետր

IP-ի ստեղծած պարամետր

Արժեք

Որքա՞ն է բազմապատկիչների թիվը:

թիվ_մ 1 – 4 ուլտիպլիկատոր

Որքա՞ն լայն պետք է լինեն A width_a մուտքային ավտոբուսները:

1-256

Որքա՞ն լայն պետք է լինեն B width_b մուտքային ավտոբուսները:

1-256

Որքա՞ն լայն պետք է լինի «արդյունքի» ելքային ավտոբուսը:

լայնության_արդյունք

1-256

Ստեղծեք հարակից ժամացույցի հնարավորություն յուրաքանչյուր ժամացույցի համար

gui_associate On d_clock_enabl Անջատված էլ

8.6.2. Լրացուցիչ ռեժիմների ներդիր

Աղյուսակ 31. Լրացուցիչ ռեժիմներ Tab

Պարամետր

IP-ի ստեղծած պարամետր

Արժեք

Արդյունքների կազմաձևում

Գրանցեք ավելացնող միավորի ելքը

gui_output_re Միացված է

գրիչ

Անջատված

Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_output_re gister_clock

Ժամացույց0 Ժամացույց1 Ժամացույց2

Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

gui_output_re gister_aclr

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

gui_output_re gister_sclr

ՉԿԱ SCLR0 SCLR1

Ավելացնողի գործողություն

Ի՞նչ գործողություն պետք է կատարվի առաջին զույգ բազմապատկիչների ելքերի վրա:

gui_multiplier 1_direction

ԱՎԵԼԱՑՆԵԼ, ԵՆԹԱԴՐԵԼ, ՓՈՓՈԽԱԿԱՆ

Կանխադրված արժեքը 1
16

Նկարագրություն
Միասին գումարվող բազմապատկիչների թիվը: Արժեքները 1-ից 4 են: Նշեք dataa[] պորտի լայնությունը:

Նշեք տվյալների բազայի [] պորտի լայնությունը:

Նշեք արդյունքի [] պորտի լայնությունը:

Անջատված

Ընտրեք այս տարբերակը՝ ժամացույցը միացնելու համար

յուրաքանչյուր ժամացույցի համար:

Կանխադրված արժեք

Նկարագրություն

Անջատված ժամացույց 0
ՈՉ ՈՉ ՈՉ

Ընտրեք այս տարբերակը՝ ավելացնող մոդուլի ելքային ռեգիստրը միացնելու համար:
Ընտրեք Clock0, Clock1 կամ Clock2՝ ելքային ռեգիստրների ժամացույցի աղբյուրը միացնելու և նշելու համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք «Գրանցել ելքային միավորի միավորը»:
Հատկորոշում է ասինխրոն հստակ աղբյուրը գումարող ելքային ռեգիստրի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք «Գրանցել ելքային միավորի միավորը»:
Հատկորոշում է համաժամանակյա հստակ աղբյուրը գումարող ելքային ռեգիստրի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք «Գրանցել ելքային միավորի միավորը»:

ԱՎԵԼԱՑՆԵԼ

Առաջին և երկրորդ բազմապատկիչների միջև ելքերի համար ընտրեք գումարման կամ հանման գործողությունը:
· Ավելացման գործողություն կատարելու համար ընտրեք ADD:
· Ընտրեք SUB՝ հանման գործողություն կատարելու համար:
· Ընտրեք VARIABLE՝ ավելացնելու/հանման դինամիկ կառավարման համար addnsub1 պորտն օգտագործելու համար:
շարունակել…

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Պարամետր

IP-ի ստեղծած պարամետր

Արժեք

Գրանցեք «addnsub1» մուտքագրումը

gui_addnsub_ On multiplier_reg Off ister1

Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_addnsub_ multiplier_reg ister1_clock

Ժամացույց0 Ժամացույց1 Ժամացույց2

Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

gui_addnsub_ multiplier_aclr 1

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

gui_addnsub_ multiplier_sclr 1

ՉԿԱ SCLR0 SCLR1

Ի՞նչ գործողություն պետք է կատարվի երկրորդ զույգ բազմապատկիչների ելքերի վրա:

gui_multiplier 3_direction

ԱՎԵԼԱՑՆԵԼ, ԵՆԹԱԴՐԵԼ, ՓՈՓՈԽԱԿԱՆ

Գրանցեք «addnsub3» մուտքագրումը

gui_addnsub_ On multiplier_reg Off ister3

Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_addnsub_ multiplier_reg ister3_clock

Ժամացույց0 Ժամացույց1 Ժամացույց2

Կանխադրված արժեք
Անջատված Ժամացույց0 ՉԿԱ ԱՎԵԼԱՑՆԵԼ
Անջատված ժամացույց 0

Նկարագրություն
Երբ ընտրված է VARIABLE արժեքը. · Տեղափոխեք addnsub1 ազդանշանը բարձր համար
ավելացման գործողություն. · Տեղափոխեք addnsub1 ազդանշանը ցածր համար
հանման գործողություն. Այս պարամետրը միացնելու համար դուք պետք է ընտրեք երկուից ավելի բազմապատկիչ:
Ընտրեք այս տարբերակը՝ addnsub1 պորտի մուտքային ռեգիստրը միացնելու համար: Դուք պետք է ընտրեք ՓՈՓՈԽԱԿԱՆ՝ այս պարամետրը միացնելու համար ինչ գործողություն պետք է կատարվի առաջին զույգ բազմապատկիչների ելքերի վրա:
Ընտրեք Clock0, Clock1 կամ Clock2՝ ավելացնելու ժամացույցի մուտքային ազդանշանը addnsub1 ռեգիստրի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել «addnsub1» մուտքագրումը:
Նշում է asynchronous հստակ աղբյուրը addnsub1 ռեգիստրի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել «addnsub1» մուտքագրումը:
Նշում է համաժամանակյա հստակ աղբյուրը addnsub1 ռեգիստրի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել «addnsub1» մուտքագրումը:
Երրորդ և չորրորդ բազմապատկիչների միջև ելքերի համար ընտրեք գումարման կամ հանման գործողությունը: · Ավելացում կատարելու համար ընտրեք ADD
շահագործման. · Ընտրեք SUB՝ հանում կատարելու համար
շահագործման. · Ընտրեք VARIABLE՝ addnsub1-ն օգտագործելու համար
միացք դինամիկ գումարման/հանման կառավարման համար: Երբ ընտրված է VARIABLE արժեքը. · Հանման գործողության համար ավելացնել addnsub1 ազդանշանը ցածր մակարդակի վրա: Դուք պետք է ընտրեք 1 արժեքը բազմապատկիչների համար: այս պարամետրը միացնելու համար:
Ընտրեք այս տարբերակը՝ addnsub3 ազդանշանի մուտքային ռեգիստրը միացնելու համար: Դուք պետք է ընտրեք ՓՈՓՈԽԱԿԱՆ՝ այս պարամետրը միացնելու համար ինչ գործողություն պետք է կատարվի երկրորդ զույգ բազմապատկիչների ելքերի վրա:
Ընտրեք Clock0, Clock1 կամ Clock2՝ ավելացնելու ժամացույցի մուտքային ազդանշանը addnsub3 ռեգիստրի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել «addnsub3» մուտքագրումը:
շարունակել…

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 48

Ուղարկել կարծիք

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Պարամետր
Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

IP-ի ստեղծած պարամետր

Արժեք

gui_addnsub_ multiplier_aclr 3

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

gui_addnsub_ multiplier_sclr 3

ՉԿԱ SCLR0 SCLR1

Բևեռականություն Միացնել «use_subadd»

gui_use_subn Միացված է

ավելացնել

Անջատված

8.6.3. Multipliers Tab

Աղյուսակ 32. Multipliers Tab

Պարամետր

IP-ի ստեղծած պարամետր

Արժեք

Ինչ է

gui_represent

ներկայացման ձևաչափ ation_a

բազմապատկիչ A մուտքերի համար?

ՍՏՈՐԱԳՐՎԱԾ, ՉՍՏՈՐԱԳՐՎԱԾ, ՓՈՓՈԽԱԿԱՆ

Գրանցեք «signa» մուտքագրումը

gui_register_s Միացված է

իգնա

Անջատված

Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_register_s igna_clock

Ժամացույց0 Ժամացույց1 Ժամացույց2

Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

gui_register_s igna_aclr

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

gui_register_s igna_sclr

ՉԿԱ SCLR0 SCLR1

Ինչ է

gui_represent

ներկայացման ձևաչափ ation_b

Բազմապատկիչների B մուտքերի համար?

ՍՏՈՐԱԳՐՎԱԾ, ՉՍՏՈՐԱԳՐՎԱԾ, ՓՈՓՈԽԱԿԱՆ

Գրանցեք «signb» մուտքագրումը

gui_register_s Միացված է

ignb

Անջատված

Կանխադրված արժեք ՉԿԱ
ՉԿԱ

Նկարագրություն
Նշում է asynchronous հստակ աղբյուրը addnsub3 ռեգիստրի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել «addnsub3» մուտքագրումը:
Նշում է համաժամանակյա հստակ աղբյուրը addnsub3 ռեգիստրի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել «addnsub3» մուտքագրումը:

Անջատված

Ընտրեք այս տարբերակը՝ ֆունկցիան հակադարձելու համար

addnsub մուտքային պորտից:

Հանման գործողության համար ավելացրեք addnsub բարձր:

Ավելացման գործողության համար դրեք addnsub-ը ցածր մակարդակի:

Կանխադրված արժեք

Նկարագրություն

ՉՍՏՈՐԱԳՐՎԱԾ Նշեք բազմապատկիչ A մուտքագրման ներկայացման ձևաչափը:

Անջատված

Ընտրեք այս տարբերակը՝ ազդանշանը միացնելու համար

գրանցել.

Դուք պետք է ընտրեք ՓՈՓՈԽԱԿԱՆ արժեքը: Ինչպիսի՞ն է բազմապատկիչ A մուտքերի ներկայացման ձևաչափը: պարամետր այս տարբերակը միացնելու համար:

Ժամացույց 0

Ընտրեք Clock0, Clock1 կամ Clock2՝ ազդանշանային ռեգիստրի մուտքային ժամացույցի ազդանշանը միացնելու և նշելու համար:
Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել «signa» մուտքագրումը:

ՉԿԱ

Նշում է ազդանշանային ռեգիստրի ասինխրոն հստակ աղբյուրը:
Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել «signa» մուտքագրումը:

ՉԿԱ

Նշում է ազդանշանային ռեգիստրի համաժամանակյա հստակ աղբյուրը:
Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել «signa» մուտքագրումը:

ՉՍՏՈՐԱԳՐՎԱԾ Նշեք բազմապատկիչ B մուտքագրման ներկայացման ձևաչափը:

Անջատված

Ընտրեք այս տարբերակը՝ signb-ը միացնելու համար

գրանցել.

շարունակել…

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Պարամետր

IP-ի ստեղծած պարամետր

Արժեք

Կանխադրված արժեք

Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_register_s ignb_clock

Ժամացույց0 Ժամացույց1 Ժամացույց2

Ժամացույց 0

Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

gui_register_s ignb_aclr

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

gui_register_s ignb_sclr

ՉԿԱ SCLR0 SCLR1

Ներածման կոնֆիգուրացիա
Գրանցեք բազմապատկիչի A մուտքագրումը
Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_input_reg Միացված է

ister_a

Անջատված

gui_input_reg ister_a_clock

Ժամացույց0 Ժամացույց1 Ժամացույց2

ՈՉ ՈՉ ՈՉ
Անջատված ժամացույց 0

Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

gui_input_reg ister_a_aclr

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

gui_input_reg ister_a_sclr

ՉԿԱ SCLR0 SCLR1

Գրանցեք բազմապատկիչի B մուտքը
Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_input_reg Միացված է

ister_b

Անջատված

gui_input_reg ister_b_clock

Ժամացույց0 Ժամացույց1 Ժամացույց2

ՈՉ ՈՉ ՈՉ Անջատված Ժամացույց 0

Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

gui_input_reg ister_b_aclr

ՉԿԱ ACLR0 ACLR1

ՉԿԱ

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

gui_input_reg ister_b_sclr

ՉԿԱ SCLR0 SCLR1

ՉԿԱ

Ինչի՞ն է միացված բազմապատկիչի մուտքային Ա-ն:

gui_multiplier Multiplier input Multiplier

_a_մուտք

Սկան շղթայի մուտքագրում

Նկարագրություն
Դուք պետք է ընտրեք ՓՈՓՈԽԱԿԱՆ արժեքը: Ինչպիսի՞ն է բազմապատկիչների B մուտքերի ներկայացման ձևաչափը: պարամետր այս տարբերակը միացնելու համար:
Ընտրեք Clock0 , Clock1 կամ Clock2՝ signb ռեգիստրի մուտքային ժամացույցի ազդանշանը միացնելու և նշելու համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել «signb» մուտքագրումը:
Նշում է signb ռեգիստրի ասինխրոն հստակ աղբյուրը: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել «signb» մուտքագրումը:
Նշում է signb ռեգիստրի համաժամանակյա հստակ աղբյուրը: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել «signb» մուտքագրումը:
Ընտրեք այս տարբերակը տվյալների մուտքագրման ավտոբուսի մուտքային ռեգիստրը միացնելու համար:
Ընտրեք Clock0, Clock1 կամ Clock2՝ տվյալների մուտքագրման ավտոբուսի համար ռեգիստրի մուտքային ժամացույցի ազդանշանը միացնելու և նշելու համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք բազմապատկիչի մուտքագրման A մուտքագրումը:
Նշում է ռեգիստրի ասինխրոն հստակ աղբյուրը տվյալների մուտքագրման ավտոբուսի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք բազմապատկիչի մուտքագրման A մուտքագրումը:
Նշում է ռեգիստրի համաժամանակյա հստակ աղբյուրը տվյալների մուտքագրման ավտոբուսի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք բազմապատկիչի մուտքագրման A մուտքագրումը:
Ընտրեք այս տարբերակը տվյալների բազայի մուտքագրման ավտոբուսի մուտքային ռեգիստրը միացնելու համար:
Ընտրեք Clock0, Clock1 կամ Clock2՝ տվյալների բազայի մուտքագրման ավտոբուսի համար ռեգիստրի մուտքային ժամացույցի ազդանշանը միացնելու և նշելու համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք բազմապատկիչի մուտքագրման B մուտքագրում:
Նշում է ռեգիստրի ասինխրոն հստակ աղբյուրը տվյալների բազայի մուտքագրման ավտոբուսի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք բազմապատկիչի մուտքագրման B մուտքագրում:
Նշում է ռեգիստրի համաժամանակյա հստակ աղբյուրը տվյալների բազայի մուտքագրման ավտոբուսի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք բազմապատկիչի մուտքագրման B մուտքագրում:
Ընտրեք մուտքագրման աղբյուրը բազմապատկիչի A մուտքագրման համար:
շարունակել…

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 50

Ուղարկել կարծիք

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Պարամետր

IP-ի ստեղծած պարամետր

Արժեք

Scanout A ռեգիստրի կոնֆիգուրացիա

Գրանցեք սկանավորման շղթայի ելքը

gui_scanouta On

_գրանցվել

Անջատված

Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_scanouta _register_cloc k

Ժամացույց0 Ժամացույց1 Ժամացույց2

Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

gui_scanouta _register_aclr

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

gui_scanouta _register_sclr

ՉԿԱ SCLR0 SCLR1

8.6.4. Preadder Tab

Աղյուսակ 33. Preadder Tab

Պարամետր

IP-ի ստեղծած պարամետր

Արժեք

Ընտրեք պատրաստող ռեժիմ

preadder_mo de

ՊԱՐԶ, ԿՈԵՖ, ՄՈՒՏՔ, ՔԱՌԱԿԱՑԻ, ՄՇՏԱԿԱՆ

Կանխադրված արժեք

Նկարագրություն
Ընտրեք Multiplier input՝ տվյալների մուտքագրման ավտոբուսը որպես աղբյուր բազմապատկիչ օգտագործելու համար: Ընտրեք Scan chain input-ը, որպեսզի օգտագործեք scanin ներածման ավտոբուսը որպես աղբյուր բազմապատկիչին և միացրեք սկանավորման ելքային ավտոբուսը: Այս պարամետրը հասանելի է, երբ ընտրում եք 2, 3 կամ 4, քանի՞ բազմապատկիչների թիվը: պարամետր.

Անջատված Ժամացույց0 ՉԿԱ ՉԿԱ

Ընտրեք այս տարբերակը՝ scanouta ելքային ավտոբուսի համար ելքային ռեգիստրը միացնելու համար:
Դուք պետք է ընտրեք Scan chain input-ի համար, թե ինչի՞ն է միացված բազմապատկիչի մուտքը A: պարամետր այս տարբերակը միացնելու համար:
Ընտրեք Clock0 , Clock1 կամ Clock2՝ scanouta ելքային ավտոբուսի ռեգիստրի մուտքային ժամացույցի ազդանշանը միացնելու և նշելու համար:
Այս տարբերակը ակտիվացնելու համար դուք պետք է միացնեք սկանավորման շղթայի պարամետրի գրանցման ելքը:
Նշում է ռեգիստրի ասինխրոն հստակ աղբյուրը scanouta ելքային ավտոբուսի համար:
Այս տարբերակը ակտիվացնելու համար դուք պետք է միացնեք սկանավորման շղթայի պարամետրի գրանցման ելքը:
Նշում է ռեգիստրի համաժամանակյա հստակ աղբյուրը scanouta ելքային ավտոբուսի համար:
Այս տարբերակը միացնելու համար դուք պետք է ընտրեք «Scan output of the scan chain» պարամետրը:

Կանխադրված արժեք
ՊԱՐԶ

Նկարագրություն
Նշում է preadder մոդուլի շահագործման ռեժիմը: ՊԱՐԶ. Այս ռեժիմը շրջանցում է հաղորդիչը: Սա լռելյայն ռեժիմն է: COEF. Այս ռեժիմը օգտագործում է preadder-ի և coefsel-ի մուտքագրման ավտոբուսի ելքը՝ որպես մուտքեր դեպի բազմապատկիչ: INPUT. Այս ռեժիմը օգտագործում է preadder-ի և datac մուտքագրման ավտոբուսի ելքը որպես մուտքեր դեպի բազմապատկիչ: Քառակուսի. Այս ռեժիմն օգտագործում է պրադդերի ելքը որպես բազմապատկիչի երկու մուտքեր:
շարունակել…

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Պարամետր

IP-ի ստեղծած պարամետր

Արժեք

Ընտրեք պատրաստիչի ուղղությունը

gui_preadder ADD,

_ուղղություն

ԵՆԹԱԿԱ

Որքա՞ն լայն պետք է լինեն C width_c մուտքագրման ավտոբուսները:

1-256

Տվյալների C մուտքագրման ռեգիստրի կազմաձևում

Գրանցեք տվյալների մուտքագրումը

gui_datac_inp Միացված է

ut_register

Անջատված

Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_datac_inp ut_register_cl ock

Ժամացույց0 Ժամացույց1 Ժամացույց2

Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

gui_datac_inp ut_register_a clr

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

gui_datac_inp ut_register_sc lr

ՉԿԱ SCLR0 SCLR1

Գործակիցներ
Որքա՞ն լայն պետք է լինի գործադիրի լայնությունը:

լայնություն_ գործակից

1-27

Coef Register Configuration

Գրանցեք կոեֆսելի մուտքագրումը

gui_coef_regi On

ստեր

Անջատված

Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_coef_regi ster_clock

Ժամացույց0 Ժամացույց1 Ժամացույց2

Կանխադրված արժեք
ԱՎԵԼԱՑՆԵԼ
16

Նկարագրություն
CONSTANT. Այս ռեժիմը օգտագործում է տվյալների մուտքագրման ավտոբուս՝ preadder-ով շրջանցված և coefsel մուտքագրման ավտոբուս՝ որպես մուտքեր դեպի բազմապատկիչ:
Հատկանշում է Preadder-ի աշխատանքը: Այս պարամետրը միացնելու համար ընտրեք հետևյալը Ընտրել պատրաստող ռեժիմի համար՝ · COEF · INPUT · SQUARE կամ · CONSTANT
Նշում է C մուտքային ավտոբուսի բիթերի քանակը: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք INPUT-ը Select preadder ռեժիմի համար:

Clock0-ում ՈՉ ՉԿԱ

Ընտրեք այս տարբերակը՝ տվյալների մուտքագրման ավտոբուսի մուտքային ռեգիստրը միացնելու համար: Այս տարբերակը միացնելու համար դուք պետք է INPUT-ը դնեք Ընտրել նախադեր ռեժիմի պարամետրին:
Ընտրեք Clock0, Clock1 կամ Clock2՝ տվյալների մուտքագրման ռեգիստրի մուտքային ժամացույցի ազդանշանը նշելու համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել տվյալների մուտքագրումը:
Նշում է տվյալների ներածման ռեգիստրի ասինխրոն հստակ աղբյուրը: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել տվյալների մուտքագրումը:
Նշում է տվյալների ներածման ռեգիստրի համաժամանակյա հստակ աղբյուրը: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցվել տվյալների մուտքագրումը:

Նշում է բիթերի քանակը

coefsel մուտքագրման ավտոբուս.

Այս պարամետրը միացնելու համար դուք պետք է ընտրեք COEF կամ CONSTANT՝ preadder ռեժիմի համար:

Ժամացույց 0-ում

Ընտրեք այս տարբերակը՝ կոեֆսելի մուտքագրման ավտոբուսի համար մուտքային ռեգիստրը միացնելու համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք COEF կամ CONSTANT՝ preadder ռեժիմի համար:
Ընտրեք Clock0 , Clock1 կամ Clock2՝ նշելու մուտքային ժամացույցի ազդանշանը համակցված մուտքային ռեգիստրի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցեք կոեֆսելի մուտքագրումը:
շարունակել…

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 52

Ուղարկել կարծիք

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Պարամետր
Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

IP-ի ստեղծած պարամետր

Արժեք

gui_coef_regi ster_aclr

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը

gui_coef_regi ster_sclr

ՉԿԱ SCLR0 SCLR1

Coefficient_0 կոնֆիգուրացիա

coef0_0-ից մինչև coef0_7

0x00000 0xFFFFFFFF

Coefficient_1 կոնֆիգուրացիա

coef1_0-ից մինչև coef1_7

0x00000 0xFFFFFFFF

Coefficient_2 կոնֆիգուրացիա

coef2_0-ից մինչև coef2_7

0x00000 0xFFFFFFFF

Coefficient_3 կոնֆիգուրացիա

coef3_0-ից մինչև coef3_7

0x00000 0xFFFFFFFF

8.6.5. Կուտակիչի ներդիր

Աղյուսակ 34. Կուտակիչ Tab

Պարամետր

IP-ի ստեղծած պարամետր

Արժեք

Միացնե՞լ կուտակիչը:

կուտակիչ

ԱՅՈ ՈՉ

Ո՞րն է կուտակիչի շահագործման տեսակը:

accum_directi ADD,

ԵՆԹԱԿԱ

Կանխադրված արժեք ՉԿԱ
ՉԿԱ
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Նկարագրություն
Հատկանշում է ասինխրոն հստակ աղբյուրը կոեֆսելի մուտքագրման ռեգիստրի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցեք կոեֆսելի մուտքագրումը:
Հատկանշում է համաժամանակյա հստակ աղբյուրը կոեֆսելի մուտքագրման ռեգիստրի համար: Այս պարամետրը միացնելու համար դուք պետք է ընտրեք Գրանցեք կոեֆսելի մուտքագրումը:
Նշում է այս առաջին բազմապատկիչի գործակիցների արժեքները: Բիթերի թիվը պետք է լինի նույնը, ինչ նշված է «Որքա՞ն լայն պետք է լինի գործակիցի լայնությունը»: պարամետր. Այս պարամետրը միացնելու համար դուք պետք է ընտրեք COEF կամ CONSTANT՝ preadder ռեժիմի համար:
Նշում է գործակիցների արժեքները այս երկրորդ բազմապատկիչի համար: Բիթերի թիվը պետք է լինի նույնը, ինչ նշված է «Որքա՞ն լայն պետք է լինի գործակիցի լայնությունը»: պարամետր. Այս պարամետրը միացնելու համար դուք պետք է ընտրեք COEF կամ CONSTANT՝ preadder ռեժիմի համար:
Նշում է այս երրորդ բազմապատկիչի գործակիցների արժեքները: Բիթերի թիվը պետք է լինի նույնը, ինչ նշված է «Որքա՞ն լայն պետք է լինի գործակիցի լայնությունը»: պարամետր. Այս պարամետրը միացնելու համար դուք պետք է ընտրեք COEF կամ CONSTANT՝ preadder ռեժիմի համար:
Նշում է այս չորրորդ բազմապատկիչի գործակիցների արժեքները: Բիթերի թիվը պետք է լինի նույնը, ինչ նշված է «Որքա՞ն լայն պետք է լինի գործակիցի լայնությունը»: պարամետր. Այս պարամետրը միացնելու համար դուք պետք է ընտրեք COEF կամ CONSTANT՝ preadder ռեժիմի համար:

Կանխադրված արժեք NO
ԱՎԵԼԱՑՆԵԼ

Նկարագրություն
Ընտրեք YES՝ կուտակիչն ակտիվացնելու համար: Կուտակիչի ֆունկցիան օգտագործելիս պետք է ընտրեք «Գրանցել ավելացնող միավորի թողարկումը»:
Հստակեցնում է կուտակիչի աշխատանքը. Դուք պետք է ընտրեք YES-ը միացնել կուտակիչը: պարամետր այս տարբերակը միացնելու համար:
շարունակել…

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Պարամետր
Preload Constant Միացնել նախաբեռնման հաստատունը

IP-ի ստեղծած պարամետր

Արժեք

gui_ena_prelo On

ad_const

Անջատված

Ինչի՞ն է միացված կուտակային պորտի մուտքը:

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Ընտրեք արժեքը նախաբեռնման համար loadconst_val 0 – 64

մշտական

Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_accum_sl oad_register_ ժամացույց

Ժամացույց0 Ժամացույց1 Ժամացույց2

Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

gui_accum_sl oad_register_ aclr

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

gui_accum_sl oad_register_ sclr

ՉԿԱ SCLR0 SCLR1

Միացնել կրկնակի կուտակիչը

gui_double_a Միացված է

ccum

Անջատված

Կանխադրված արժեք

Նկարագրություն

Անջատված

Միացնել accum_sload կամ

sload_accum ազդանշաններ և գրանցման մուտքագրում

-ի մուտքագրումը դինամիկ ընտրելու համար

կուտակիչ:

Երբ accum_sload ցածր է կամ sload_accum, բազմապատկիչի ելքը սնվում է կուտակիչ:

Երբ accum_sload-ը բարձր է կամ sload_accum, օգտագործողի կողմից սահմանված նախաբեռնման հաստատունը սնվում է կուտակիչ:

Դուք պետք է ընտրեք YES-ը միացնել կուտակիչը: պարամետր այս տարբերակը միացնելու համար:

ACCUM_SL OAD

Նշում է accum_sload/ sload_accum ազդանշանի վարքագիծը:
ACCUM_SLOAD. վարեք accum_sload ցածր՝ բազմապատկիչի ելքը կուտակիչում բեռնելու համար:
SLOAD_ACCUM․ sload_accum բարձրացրեք՝ բազմապատկիչի ելքը կուտակիչում բեռնելու համար:
Այս պարամետրը միացնելու համար դուք պետք է ընտրեք «Միացնել նախաբեռնման հաստատուն» տարբերակը:

Նշեք նախադրված հաստատուն արժեքը:

Այս արժեքը կարող է լինել 2N, որտեղ N-ը նախադրված հաստատուն արժեքն է:

Երբ N=64, այն ներկայացնում է հաստատուն զրո:

Այս պարամետրը միացնելու համար դուք պետք է ընտրեք «Միացնել նախաբեռնման հաստատուն» տարբերակը:

Ժամացույց 0

Ընտրեք Clock0 , Clock1 կամ Clock2՝ accum_sload/sload_accum ռեգիստրի մուտքային ժամացույցի ազդանշանը նշելու համար:
Այս պարամետրը միացնելու համար դուք պետք է ընտրեք «Միացնել նախաբեռնման հաստատուն» տարբերակը:

ՉԿԱ

Նշում է asynchronous հստակ աղբյուրը accum_sload/sload_accum ռեգիստրի համար:
Այս պարամետրը միացնելու համար դուք պետք է ընտրեք «Միացնել նախաբեռնման հաստատուն» տարբերակը:

ՉԿԱ

Նշում է համաժամանակյա հստակ աղբյուրը accum_sload/sload_accum ռեգիստրի համար:
Այս պարամետրը միացնելու համար դուք պետք է ընտրեք «Միացնել նախաբեռնման հաստատուն» տարբերակը:

Անջատված

Միացնում է կրկնակի կուտակիչի ռեգիստրը:

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 54

Ուղարկել կարծիք

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Սիստոլիկ/Chainout Tab

Աղյուսակ 35. Սիստոլիկ/շղթայական ավելացնող ներդիր

Պարամետր Միացնել շղթայական հավելիչը

IP-ի ստեղծած պարամետր

Արժեք

chainout_add YES,

ՈՉ

Ո՞րն է շղթայական հավելման գործողության տեսակը:

chainout_add ADD,

er_direction

ԵՆԹԱԿԱ

Միացնե՞լ «ժխտել» մուտքագրումը շղթայական ավելացնողի համար:

Port_negate

PORT_USED, PORT_UNUSED

Գրանցե՞լ «ժխտել» մուտքագրումը: negate_regist er

ՉԳՐԱՆՑՎԱԾ, CLOCK0, CLOCK1, CLOCK2, CLOCK3

Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

negate_aclr

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

negate_sclr

ՉԿԱ SCLR0 SCLR1

Սիստոլիկ հետաձգում
Միացնել սիստոլիկ հետաձգման գրանցամատյանները

gui_systolic_d Միացված է

էլեյ

Անջատված

Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_systolic_d CLOCK0,

elay_clock

ԺԱՄԱՑՈՒՅՑ 1,

Կանխադրված արժեք
ՈՉ

Նկարագրություն
Ընտրեք ԱՅՈ՝ շղթայական ավելացնող մոդուլը միացնելու համար:

ԱՎԵԼԱՑՆԵԼ

Հատկանշում է շղթայական ավելացման գործողությունը:
Հանման գործողության համար SIGNED-ը պետք է ընտրվի: և ո՞րն է բազմապատկիչ B մուտքերի ներկայացման ձևաչափը: Multipliers ներդիրում:

ՕԳՏԱԳՈՐԾՎԵԼ Է PORT_UN

Ընտրեք PORT_USED՝ մուտքային ազդանշանի ժխտումը միացնելու համար:
Այս պարամետրը անվավեր է, երբ շղթայական հավելումն անջատված է:

ՉԳՐԱՆՑՎԵԼ ERED

Մուտքային ռեգիստրը միացնելու համար ժխտել մուտքային ազդանշանը և սահմանում է մուտքային ժամացույցի ազդանշանը ժխտող ռեգիստրի համար:
Ընտրեք ՉԳՐԱՆՑՎԱԾ, եթե անհրաժեշտ չէ մուտքագրման ռեգիստրի մերժումը
Այս պարամետրը անվավեր է, երբ ընտրում եք՝
· ՈՉ միացնել շղթայական հավելիչը կամ
· PORT_UNUSED-ը միացնե՞լ «չեղարկել» մուտքագրումը շղթայական ավելացնողի համար: պարամետր կամ

ՉԿԱ

Հատկորոշում է ժխտական ռեգիստրի ասինխրոն հստակ աղբյուրը:
Այս պարամետրը անվավեր է, երբ ընտրում եք՝
· ՈՉ միացնել շղթայական հավելիչը կամ
· PORT_UNUSED-ը միացնե՞լ «չեղարկել» մուտքագրումը շղթայական ավելացնողի համար: պարամետր կամ

ՉԿԱ

Նշում է ժխտական ռեգիստրի համաժամանակյա հստակ աղբյուրը:
Այս պարամետրը անվավեր է, երբ ընտրում եք՝
· ՈՉ միացնել շղթայական հավելիչը կամ
· PORT_UNUSED-ը միացնե՞լ «չեղարկել» մուտքագրումը շղթայական ավելացնողի համար: պարամետր կամ

Անջատված CLOCK0

Ընտրեք այս տարբերակը՝ սիստոլիկ ռեժիմը միացնելու համար: Այս պարամետրը հասանելի է, երբ ընտրում եք 2 կամ 4, քանի՞ է բազմապատկիչների թիվը: պարամետր. Դուք պետք է ակտիվացնեք գումարման միավորի գրանցման ելքը՝ սիստոլիկ հետաձգման ռեգիստրներն օգտագործելու համար:
Նշում է մուտքային ժամացույցի ազդանշանը սիստոլիկ հետաձգման ռեգիստրի համար:
շարունակել…

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Պարամետր

IP-ի ստեղծած պարամետր

Արժեք

ԺԱՄԱՑՈՒՅՑ 2,

Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

gui_systolic_d elay_aclr

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

gui_systolic_d elay_sclr

ՉԿԱ SCLR0 SCLR1

Կանխադրված արժեք
ՉԿԱ
ՉԿԱ

Նկարագրություն
Այս տարբերակը միացնելու համար դուք պետք է ընտրեք միացնել սիստոլիկ հետաձգման ռեգիստրները:
Նշում է ասինխրոն հստակ աղբյուրը սիստոլիկ հետաձգման ռեգիստրի համար: Այս տարբերակը միացնելու համար դուք պետք է ընտրեք միացնել սիստոլիկ հետաձգման ռեգիստրները:
Նշում է սիստոլիկ հետաձգման ռեգիստրի համաժամանակյա հստակ աղբյուրը: Այս տարբերակը միացնելու համար դուք պետք է ընտրեք միացնել սիստոլիկ հետաձգման ռեգիստրները:

8.6.7. Խողովակաշարերի ներդիր

Աղյուսակ 36. Խողովակաշարերի ներդիր

Պարամետրի խողովակաշարի կոնֆիգուրացիա

IP-ի ստեղծած պարամետր

Արժեք

Ցանկանու՞մ եք ավելացնել խողովակաշարի ռեգիստրը մուտքագրմանը:

gui_pipelining Ոչ, այո

Կանխադրված արժեք
Ոչ

Խնդրում ենք նշել

ուշացում

ուշացման ժամացույցի քանակը

ցիկլեր

0-ից մեծ ցանկացած արժեք

Ո՞րն է ժամացույցի մուտքագրման աղբյուրը:

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

Ո՞րն է ասինխրոն հստակ մուտքագրման աղբյուրը:

gui_input_late ncy_aclr

ՉԿԱ ACLR0 ACLR1

Ո՞րն է համաժամանակյա հստակ մուտքագրման աղբյուրը:

gui_input_late ncy_sclr

ՉԿԱ SCLR0 SCLR1

ԺԱՄԱՑՈՑ0 ՉԿԱ ՉԿԱ

Նկարագրություն
Ընտրեք Այո՝ մուտքային ազդանշաններին խողովակաշարի ռեգիստրի լրացուցիչ մակարդակ միացնելու համար: Դուք պետք է նշեք 0-ից մեծ արժեք՝ Խնդրում ենք նշել ուշացման ժամացույցի ցիկլերի քանակը:
Նշում է ցանկալի հետաձգումը ժամացույցի ցիկլերում: Խողովակաշարի ռեգիստրի մեկ մակարդակ = 1 ուշացում ժամացույցի ցիկլում: Դուք պետք է ընտրեք YES-ի համար Ցանկանու՞մ եք ավելացնել խողովակաշարի ռեգիստրը մուտքագրմանը: այս տարբերակը միացնելու համար:
Ընտրեք Clock0 , Clock1 կամ Clock2՝ խողովակաշարի ռեգիստրի մուտքային ժամացույցի ազդանշանը միացնելու և նշելու համար: Դուք պետք է ընտրեք YES-ի համար Ցանկանու՞մ եք ավելացնել խողովակաշարի ռեգիստրը մուտքագրմանը: այս տարբերակը միացնելու համար:
Նշում է ռեգիստրի ասինխրոն հստակ աղբյուրը լրացուցիչ խողովակաշարի ռեգիստրի համար: Դուք պետք է ընտրեք YES-ի համար Ցանկանու՞մ եք ավելացնել խողովակաշարի ռեգիստրը մուտքագրմանը: այս տարբերակը միացնելու համար:
Նշում է ռեգիստրի համաժամանակյա հստակ աղբյուրը լրացուցիչ խողովակաշարի ռեգիստրի համար: Դուք պետք է ընտրեք YES-ի համար Ցանկանու՞մ եք ավելացնել խողովակաշարի ռեգիստրը մուտքագրմանը: այս տարբերակը միացնելու համար:

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 56

Ուղարկել կարծիք

683490 | 2020.10.05 Ուղարկել կարծիք

9. ALTMEMMULT (հիշողության վրա հիմնված մշտական գործակիցի բազմապատկիչ) IP միջուկ

Ուշադրություն.

Intel-ը հանել է այս IP-ի աջակցությունը Intel Quartus Prime Pro Edition 20.3 տարբերակում: Եթե ձեր դիզայնի IP միջուկը թիրախավորում է Intel Quartus Prime Pro Edition-ի սարքերը, կարող եք IP-ն փոխարինել LPM_MULT Intel FPGA IP-ով կամ նորից ստեղծել IP-ն և կազմել ձեր դիզայնը՝ օգտագործելով Intel Quartus Prime Standard Edition ծրագրակազմը:

ALTMEMMULT IP միջուկն օգտագործվում է հիշողության վրա հիմնված բազմապատկիչներ ստեղծելու համար՝ օգտագործելով Intel FPGA-ներում հայտնաբերված օնչիպային հիշողության բլոկները (M512, M4K, M9K և MLAB հիշողության բլոկներով): Այս IP միջուկը օգտակար է, եթե դուք չունեք բավարար ռեսուրսներ տրամաբանական տարրերում (LEs) կամ հատուկ բազմապատկիչ ռեսուրսներում բազմապատկիչներ իրականացնելու համար:
ALTMEMMULT IP միջուկը համաժամանակյա ֆունկցիա է, որը պահանջում է ժամացույց: ALTMEMMULT IP միջուկն իրականացնում է պարամետրերի և բնութագրերի տվյալ փաթեթի համար հնարավոր ամենափոքր թողունակությամբ և ուշացումով բազմապատկիչ:
Հետևյալ նկարը ցույց է տալիս ALTMEMMULT IP միջուկի նավահանգիստները:

Նկար 21. ALTMEMMULT պորտեր

ALTMEMMULT

data_in[] sload_data coeff_in[]

արդյունք[] result_valid load_done

sload_coeff

sclr ժամացույց
ինստ

Առնչվող տեղեկատվության առանձնահատկությունները 71-րդ էջում

9.1. Առանձնահատկություններ
ALTMEMMULT IP միջուկն առաջարկում է հետևյալ հնարավորությունները.
Intel FPGAs · Աջակցում է տվյալների լայնությունը 1 բիթ · Աջակցում է ստորագրված և չստորագրված տվյալների ներկայացման ձևաչափ · Աջակցում է խողովակաշարերի ֆիքսված ելքային ուշացումով

ISO 9001:2015 Գրանցված է

9. ALTMEMMULT (Հիշողության վրա հիմնված Constant Coefficient Multiplier) IP Core 683490 | 2020.10.05
· Պահպանում է բազմակի հաստատուններ պատահական մուտքի հիշողության մեջ (RAM)
· Տրամադրում է RAM-ի բլոկի տեսակը ընտրելու տարբերակ
· Աջակցում է կամընտիր համաժամանակյա հստակ և բեռի վերահսկման մուտքային նավահանգիստներին
9.2. Verilog HDL նախատիպ
Հետևյալ Verilog HDL նախատիպը գտնվում է Verilog Design-ում File (.v) altera_mf.v-ում էդա սինթեզի գրացուցակ.
մոդուլի altmemmult #( պարամետր coeff_representation = «ՍՏՈՐԱԳՐՎԵԼ Է», պարամետրի գործակից 0 = «ՉՕգտագործված», պարամետր data_representation = «SIGNED», պարամետր syned_device_family = «չօգտագործված», պարամետր max_clock_cycles_per_result = 1, պարամետրի համարը_of_b, AU_գործակիցի պարամետր = total_latency = 1, պարամետր width_c = 1, պարամետր width_d = 1, պարամետր width_r = 1, պարամետր width_s = 1, պարամետր lpm_type = «altmemmult», պարամետր lpm_hint = «չօգտագործված») (մուտքային լարերի ժամացույց, մուտքային լար [width_c-1: 1]coeff_in, մուտքային լար [width_d-0:1] data_in, ելքային լարը load_done, ելքային լար [width_r-0:1] արդյունք, ելքային մետաղալար result_valid, մուտքային մետաղալար sclr, մուտքային լար [width_s-0:1] sel, մուտքագրում մետաղալար sload_coeff, մուտքային մետաղալար sload_data)/* synthesis syn_black_box=0 */; էնդմոդուլ
9.3. VHDL բաղադրիչի հռչակագիր
VHDL բաղադրիչի հռչակագիրը գտնվում է VHDL դիզայնում File (.vhd) altera_mf_components.vhd է librariesvhdlaltera_mf գրացուցակ:
բաղադրիչ altmemmult ընդհանուր (coeff_representation:string:= «SIGNED»; coefficient0:string:= «Չօգտագործված»; data_representation:string:= «SIGNED»; նախատեսված_device_family:string:= «չօգտագործված»; max_clock_cycles: := ram_block:string := AUTO_latency:natural width_r:natural := lpm «altmemmult»); port(clock:in std_logic; coeff_in:in std_logic_vector(width_c-1 downto 1) := (մյուսները => '1'); data_in:in std_logic_vector(width_d-1 downto 0);

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 58

Ուղարկել կարծիք

9. ALTMEMMULT (Հիշողության վրա հիմնված Constant Coefficient Multiplier) IP Core 683490 | 2020.10.05

load_done: out std_logic; արդյունք: out std_logic_vector (լայնություն_r-1 մինչև 0); result_valid:out std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (մյուսները => '0'); sload_coeff:std_logic := '0'; sload_data:std_logic := '0'); վերջնական բաղադրիչ;

9.4. Նավահանգիստներ

Հետևյալ աղյուսակներում թվարկված են ALTMEMMULT IP միջուկի մուտքային և ելքային պորտերը:

Աղյուսակ 37. ALTMEMMULT Մուտքային պորտեր

Նավահանգստի անվանումը

Պահանջվում է

Նկարագրություն

ժամացույց

Այո՛

Ժամացույցի մուտքագրում բազմապատկիչին:

coeff_in[]

Ոչ

Գործակից մուտքագրման պորտը բազմապատկիչի համար: Մուտքային պորտի չափը կախված է WIDTH_C պարամետրի արժեքից:

data_in[]

Այո՛

Տվյալների մուտքագրման միացք դեպի բազմապատկիչ: Մուտքային պորտի չափը կախված է WIDTH_D պարամետրի արժեքից:

sclr

Ոչ

Սինխրոն հստակ մուտքագրում: Եթե չի օգտագործվում, ապա լռելյայն արժեքը ակտիվ բարձր է:

sel[]

Ոչ

Ֆիքսված գործակիցի ընտրություն. Մուտքային պորտի չափը կախված է WIDTH_S-ից

պարամետրի արժեքը.

sload_coeff

Ոչ

Սինխրոն բեռնվածության գործակից մուտքագրման միացք: Փոխարինում է ընթացիկ ընտրված գործակցի արժեքը coeff_in մուտքագրում նշված արժեքով:

sload_data

Ոչ

Սինխրոն բեռնվածքի տվյալների մուտքագրման միացք: Ազդանշան, որը սահմանում է նոր բազմապատկման գործողությունը և չեղարկում գոյություն ունեցող բազմապատկման գործողությունը: Եթե MAX_CLOCK_CYCLES_PER_RESULT պարամետրն ունի 1 արժեք, ապա sload_data մուտքագրման նավահանգիստն անտեսվում է:

Աղյուսակ 38. ALTMEMMULT ելքային պորտեր

Նավահանգստի անվանումը

Պահանջվում է

Նկարագրություն

արդյունք[]

Այո՛

Բազմապատկիչ ելքային նավահանգիստ: Մուտքային պորտի չափը կախված է WIDTH_R պարամետրի արժեքից:

արդյունք_վավեր

Այո՛

Ցույց է տալիս, երբ ելքը լրիվ բազմապատկման վավեր արդյունք է: Եթե MAX_CLOCK_CYCLES_PER_RESULT պարամետրն ունի 1 արժեք, ապա result_valid ելքային պորտը չի օգտագործվում:

load_done

Ոչ

Ցույց է տալիս, երբ նոր գործակիցն ավարտել է բեռնումը: load_done ազդանշանը հաստատում է, երբ նոր գործակիցն ավարտում է բեռնումը: Եթե load_done ազդանշանը բարձր չէ, այլ գործակից արժեք չի կարող բեռնվել հիշողության մեջ:

9.5: Պարամետրեր

Հետևյալ աղյուսակը թվարկում է ALTMEMMULT IP միջուկի պարամետրերը:

Աղյուսակ 39.
WIDTH_D WIDTH_C

ALTMEMMULT Պարամետրեր
Պարամետրի անվանումը

Տեսակը պարտադիր է

Նկարագրություն

Ամբողջ թիվ Այո

Նշում է data_in[] պորտի լայնությունը:

Ամբողջ թիվ Այո

Նշում է coeff_in[] պորտի լայնությունը: շարունակել…

Ուղարկել կարծիք

Intel FPGA Ամբողջ թվային թվաբանական IP միջուկների օգտագործման ուղեցույց 59

9. ALTMEMMULT (Հիշողության վրա հիմնված Constant Coefficient Multiplier) IP Core 683490 | 2020.10.05

Պարամետրի անունը WIDTH_R WIDTH

Փաստաթղթեր / ռեսուրսներ

intel FPGA Ամբողջ թվային թվաբանական IP միջուկներ [pdf] Օգտագործողի ուղեցույց
FPGA ամբողջ թվային թվաբանական IP միջուկներ, ամբողջ թվային թվաբանական IP միջուկներ, թվաբանական IP միջուկներ, IP միջուկներ

Հղումներ

Օգտագործողի ձեռնարկ

FPGA ամբողջ թվային թվաբանական IP միջուկներ

Փաստաթղթեր / ռեսուրսներ

Հղումներ

Թողնել մեկնաբանություն

Չեղարկել պատասխանը

FPGA ամբողջ թվային թվաբանական IP միջուկներ

Փաստաթղթեր / ռեսուրսներ

Հղումներ

Առնչվող գրառումներ

Թողնել մեկնաբանություն

Չեղարկել պատասխանը