intel FPGA Integer Aritmetic IP Cores User Guide

Tartalom elrejt

1 FPGA egész szám aritmetikai IP magok

2 Dokumentumok / Források

2.1 Hivatkozások

3 Kapcsolódó bejegyzések

FPGA egész szám aritmetikai IP magok

View Fullscreen

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv
Frissítve az Intel® Quartus® Prime Design Suite számára: 20.3

Online verzió Visszajelzés küldése

UG-01063

ID: 683490 Verzió: 2020.10.05

Tartalom
Tartalom
1. Intel FPGA Integer Aritmetic IP magok…………………………………………………………………….. 5
2. LPM_SZÁMLÁLÓ (számláló) IP Core…………………………………………………………………………….. 7 2.1. Jellemzők……………………………………………………………………………………………………7 2.2. Verilog HDL prototípus………………………………………………………………………………….. 8 2.3. VHDL komponens nyilatkozat……………………………………………………………………….8 2.4. VHDL LIBRARY_USE nyilatkozat………………………………………………………………………… 9 2.5. Portok………………………………………………………………………………………………………..9 2.6. Paraméterek……………………………………………………………………………………………… 10
3. LPM_DIVIDE (osztó) Intel FPGA IP Core…………………………………………………………….. 12 3.1. Jellemzők………………………………………………………………………………………………. 12 3.2. Verilog HDL prototípus………………………………………………………………………………… 12 3.3. VHDL komponens nyilatkozat…………………………………………………………………….. 13 3.4. VHDL LIBRARY_USE nyilatkozat……………………………………………………………………. 13 3.5. Portok……………………………………………………………………………………………………… 13 3.6. Paraméterek……………………………………………………………………………………………… 14
4. LPM_MULT (szorzó) IP-mag……………………………………………………………………………. 16 4.1. Jellemzők………………………………………………………………………………………………. 16 4.2. Verilog HDL prototípus………………………………………………………………………………… 17 4.3. VHDL komponens nyilatkozat…………………………………………………………………….. 17 4.4. VHDL LIBRARY_USE nyilatkozat……………………………………………………………………. 17 4.5. Jelek…………………………………………………………………………………………………… 18 4.6. Stratix V, Arria V, Cyclone V és Intel Cyclone 10 LP eszközök paraméterei…………… 18 4.6.1. Általános fül……………………………………………………………………………………18 4.6.2. General 2 Tab……………………………………………………………………………… 19 4.6.3. Csővezetékezés fül………………………………………………………………………………… 19 4.7. Paraméterek Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX eszközökhöz……….. 20 4.7.1. Általános fül……………………………………………………………………………………20 4.7.2. Általános 2. lap………………………………………………………………………………… 20 4.7.3. Csővezetékezés………………………………………………………………………………………………
5. LPM_ADD_SUB (összeadó/kivonó)……………………………………………………………………… 22 5.1. Jellemzők………………………………………………………………………………………………. 22 5.2. Verilog HDL prototípus………………………………………………………………………………… 23 5.3. VHDL komponens nyilatkozat…………………………………………………………………….. 23 5.4. VHDL LIBRARY_USE nyilatkozat……………………………………………………………………. 23 5.5. Portok………………………………………………………………………………………………………… 23 5.6. Paraméterek……………………………………………………………………………………………… 24
6. LPM_COMPARE (Összehasonlító)………………………………………………………………………………… 26 6.1. Jellemzők………………………………………………………………………………………………. 26 6.2. Verilog HDL prototípus………………………………………………………………………………… 27 6.3. VHDL komponens nyilatkozat…………………………………………………………………….. 27 6.4. VHDL LIBRARY_USE nyilatkozat……………………………………………………………………. 27 6.5. Portok………………………………………………………………………………………………………… 27 6.6. Paraméterek………………………………………………………………………………………………… 28

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 2

Visszajelzés küldése

Tartalom

7. ALTECC (Hibajavító kód: kódoló/dekódoló) IP Core………………………………………… 30
7.1. ALTECC Encoder jellemzői………………………………………………………………………………..31 7.2. Verilog HDL prototípus (ALTECC_ENCODER)………………………………………………………. 32 7.3. Verilog HDL prototípus (ALTECC_DECODER)………………………………………………………. 32 7.4. VHDL komponens nyilatkozat (ALTECC_ENCODER)………………………………………………33 7.5. VHDL komponens nyilatkozat (ALTECC_DECODER)………………………………………………33 7.6. VHDL LIBRARY_USE nyilatkozat……………………………………………………………………. 33 7.7. Kódoló portok …………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. Dekóder portok……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. Kódoló paraméterek ………………………………………………………………… 33 7.8. Dekóder paraméterei ………………………………………………………………………………… 34
8. Intel FPGA Multiply Adder IP Core……………………………………………………………………. 36
8.1. Jellemzők………………………………………………………………………………………………. 37 8.1.1. Előadó…………………………………………………………………………………….. 38 8.1.2. Szisztolés késleltetési regiszter…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 40 8.1.3. Pre-load Constant………………………………………………………………………… 43 8.1.4. Dupla akkumulátor………………………………………………………………………… 43
8.2. Verilog HDL prototípus…………………………………………………………………………………… 44 8.3. VHDL komponens nyilatkozat……………………………………………………………………….. 44 8.4. VHDL LIBRARY_USE nyilatkozat……………………………………………………………………. 44 8.5. Jelek…………………………………………………………………………………………………… 44 8.6. Paraméterek………………………………………………………………………………………………… 47
8.6.1. Általános fül………………………………………………………………………………………47 8.6.2. Extra módok fül…………………………………………………………………………….. 47 8.6.3. Szorzók fül………………………………………………………………………………….. 49 8.6.4. Preadder Tab………………………………………………………………………………. 51 8.6.5. Akkumulátor fül…………………………………………………………………………….. 53 8.6.6. Szisztolés/Chainout lap……………………………………………………………………. 55 8.6.7. Csővezetékezés fül…………………………………………………………………………………… 56
9. ALTMEMMULT (memória alapú állandó együttható szorzó) IP Core……………………… 57
9.1. Jellemzők………………………………………………………………………………………………. 57 9.2. Verilog HDL prototípus…………………………………………………………………………………… 58 9.3. VHDL komponens nyilatkozat……………………………………………………………………….. 58 9.4. Portok………………………………………………………………………………………………………… 59 9.5. Paraméterek………………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (többször felhalmozó) IP Core…………………………………………………… 61
10.1. Jellemzők………………………………………………………………………………………………….. 62 10.2. Verilog HDL prototípus………………………………………………………………………………..62 10.3. VHDL komponens nyilatkozat……………………………………………………………………… 63 10.4. VHDL LIBRARY_USE nyilatkozat……………………………………………………………………… 63 10.5. Portok……………………………………………………………………………………………………. 63 10.6. Paraméterek…………………………………………………………………………………………. 64
11. ALTMULT_ADD (Multiply-Adder) IP Core………………………………………………………………..69
11.1. Jellemzők………………………………………………………………………………………………….. 71 11.2. Verilog HDL prototípus………………………………………………………………………………..72 11.3. VHDL komponens nyilatkozat……………………………………………………………………… 72 11.4. VHDL LIBRARY_USE nyilatkozat………………………………………………………………………72

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 3

Tartalom
11.5. Portok……………………………………………………………………………………………………. 72 11.6. Paraméterek…………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (komplex szorzó) IP Core ………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. Komplex szorzás……………………………………………………………………………. 86 12.1. Kanonikus ábrázolás………………………………………………………………………… 86 12.2. Hagyományos képviselet……………………………………………………………………. 87 12.3. Jellemzők……………………………………………………………………………………………….. 87 12.4. Verilog HDL prototípus………………………………………………………………………………..88 12.5. VHDL komponens nyilatkozat……………………………………………………………………… 88 12.6. VHDL LIBRARY_USE nyilatkozat………………………………………………………………………89 12.7. Jelek………………………………………………………………………………………………. 89 12.8. Paraméterek…………………………………………………………………………………………. 89
13. ALTSQRT (Egész négyzetgyök) IP mag…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. Jellemzők……………………………………………………………………………………………….. 92 13.1. Verilog HDL prototípus………………………………………………………………………………..92 13.2. VHDL komponens nyilatkozat……………………………………………………………………… 92 13.3. VHDL LIBRARY_USE nyilatkozat………………………………………………………………………93 13.4. Portok……………………………………………………………………………………………………. 93 13.5. Paraméterek…………………………………………………………………………………………. 93
14. PARALLEL_ADD (Parallel Adder) IP Core……………………………………………………………….. 95 14.1. Funkció………………………………………………………………………………………………….95 14.2. Verilog HDL prototípus……………………………………………………………………………..95 14.3. VHDL komponens nyilatkozat……………………………………………………………………… 96 14.4. VHDL LIBRARY_USE nyilatkozat………………………………………………………………………96 14.5. Portok……………………………………………………………………………………………………. 96 14.6. Paraméterek…………………………………………………………………………………………. 97
15. Integer Aritmetic IP Cores User Guide Dokumentumarchívumok…………………………………… 98
16. Dokumentum felülvizsgálati előzmények az Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyvéhez…. 99

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 4

Visszajelzés küldése

683490 | 2020.10.05 Visszajelzés küldése

1. Intel FPGA Integer Aritmetic IP magok

Az Intel® FPGA integer IP magokat használhatja matematikai műveletek végrehajtására a tervezés során.

Ezek a funkciók hatékonyabb logikai szintézist és eszközmegvalósítást kínálnak, mint a saját függvények kódolása. Testreszabhatja az IP-magokat, hogy megfeleljenek a tervezési követelményeknek.

Az Intel integer aritmetic IP magok a következő két kategóriába sorolhatók: · Paraméterezett modulok könyvtára (LPM) IP magok · Intel-specifikus (ALT) IP magok

Az alábbi táblázat felsorolja az egész számok számtani IP-magjait.

1. táblázat.

Az IP magok listája

IP magok

LPM IP magok

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Intel-specifikus (ALT) IP magok ALTECC

Funkció végeview Számláló osztó szorzó
Összeadó vagy kivonó Összehasonlító
ECC kódoló/dekódoló

Támogatott eszköz
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V folytatás…

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.

ISO 9001: 2015 bejegyezve

1. Intel FPGA Integer Aritmetic IP magok 683490 | 2020.10.05

IP-magok Intel FPGA Multiply Adder vagy ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

Funkció végeview Szorzó-összeadó
Memória alapú állandó együttható szorzó
Szorzó-Akkumulátor Szorzó-összeadó
Komplex szorzó
Egész négyzetgyök
Párhuzamos összeadó

Támogatott eszköz
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Kapcsolódó információk
· Intel FPGA-k és programozható eszközök kiadási megjegyzései
· Az Intel FPGA IP magok bemutatása További információt nyújt az Intel FPGA IP magokról.
· Lebegőpontos IP-magok felhasználói kézikönyv További információt nyújt az Intel FPGA lebegőpontos IP-magokról.
· Az Intel FPGA IP-magok bemutatása Általános információkat nyújt az összes Intel FPGA IP-magról, beleértve a paraméterezést, az előállítást, a frissítést és az IP-magok szimulálását.
· Verziófüggetlen IP- és Qsys-szimulációs szkriptek létrehozása Szimulációs szkriptek létrehozása, amelyekhez nincs szükség manuális szoftverfrissítésre vagy IP-verziófrissítésre.
· Projektmenedzsment legjobb gyakorlataira vonatkozó irányelvek a projekt és az IP hatékony kezeléséhez és hordozhatóságához files.
· Integer Aritmetic IP Cores Felhasználói útmutató Dokumentumarchívum, 98. oldal Az Integer Aritmetic IP magok korábbi verzióihoz tartozó felhasználói útmutatók listáját tartalmazza.

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 6

Visszajelzés küldése

683490 | 2020.10.05 Visszajelzés küldése

2. LPM_COUNTER (számláló) IP Core

1. ábra.

Az LPM_COUNTER IP mag egy bináris számláló, amely felfelé, lefelé és felfelé vagy lefelé mutató számlálókat hoz létre akár 256 bit széles kimenettel.

A következő ábra az LPM_COUNTER IP mag portjait mutatja.

LPM_COUNTER portok

LPM_COUNTER

ssclr sload sset data[]

q[]

fel le

cout

aclr aload aset

clk_en cnt_en cin
inst

2.1. Jellemzők
Az LPM_COUNTER IP mag a következő szolgáltatásokat kínálja: · Fel, le és fel/le számlálókat generál · A következő számlálótípusokat állítja elő:
— Sima bináris – a számláló nullától kezdődően növekszik, vagy 255-től csökken
— Modulus – a számláló a felhasználó által megadott modulusértékhez növekszik vagy csökken, és ismétlődik
· Támogatja az opcionális szinkron törlési, betöltési és beállítási bemeneti portokat · Támogatja az opcionális aszinkron törlési, betöltési és beállítási bemeneti portokat · Támogatja az opcionális számlálást engedélyező és órajelet engedélyező bemeneti portokat · Támogatja az opcionális szállítási és szállítási portokat

ISO 9001: 2015 bejegyezve

2. LPM_COUNTER (számláló) IP Core
683490 | 2020.10.05
2.2. Verilog HDL prototípus
A következő Verilog HDL prototípus a Verilog Designban található File (.v) lpm.v a edasynthesis könyvtár.
modul lpm_counter ( q, adatok, óra, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, slr, sload, eq ); paraméter lpm_type = “lpm_counter”; paraméter lpm_width = 1; paraméter lpm_modulus = 0; paraméter lpm_direction = “UNUSED”; paraméter lpm_avalue = “UNUSED”; paraméter lpm_svalue = “UNUSED”; paraméter lpm_pvalue = “UNUSED”; paraméter lpm_port_updown = "PORT_CONNECTIVITY"; paraméter lpm_hint = "UNUSED"; kimenet [lpm_width-1:0] q; kimeneti cout; kimenet [15:0] ekv; bemeneti cin; beviteli [lpm_width-1:0] adatok; bemeneti óra, clk_en, cnt_en, felfelé; input aset, aclr, aload; bemenet sset, slr, sload; végmodul
2.3. VHDL komponens nyilatkozat
A VHDL komponens deklarációja a VHDL tervezésben található File (.vhd) LPM_PACK.vhd a librariesvhdllpm könyvtárban.
komponens LPM_COUNTER általános ( LPM_WIDTH : természetes; LPM_MODULUS : természetes := 0; LPM_DIRECTION : string := „UNUSED”; LPM_AVALUE : string := „UNUSED”; LPM_SVALUE : string := „UNUSED”; LPM_MODULUS= string := 1 ; LPM_PVALUE : string := "UNUSED"; port (ADATOK : in std_logic_vector(LPM_WIDTH-0 downto XNUMX):= (EGYÉB =>
'0'); ÓRA: in std_logic; CLK_EN : in std_logic := '1'; CNT_EN : in std_logic := '1'; UPDOWN : in std_logic := '1'; BETÖLTÉS : in std_logic := '0'; SSET : in std_logic := '0'; SCLR : in std_logic := '0'; BETÖLTÉS : in std_logic := '0'; ASET : in std_logic := '0'; ACLR : in std_logic := '0'; CIN : in std_logic := '1'; COUT : out std_logic := '0'; K: out std_logic_vector(LPM_WIDTH-1 downto 0); EQ : out std_logic_vector(15 downto 0));
végkomponens;

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 8

Visszajelzés küldése

2. LPM_COUNTER (számláló) IP Core 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE nyilatkozat
A VHDL LIBRARY-USE deklaráció nem szükséges, ha a VHDL komponens nyilatkozatot használja.
KÖNYVTÁR lpm; HASZNÁLATA lpm.lpm_components.all;

2.5. Portok

A következő táblázatok felsorolják az LPM_COUNTER IP mag bemeneti és kimeneti portjait.

2. táblázat.

LPM_COUNTER bemeneti portok

Port neve

Kívánt

Leírás

adat[]

Nem

Párhuzamos adatbevitel a számlálóba. A bemeneti port mérete az LPM_WIDTH paraméter értékétől függ.

óra

Igen

Pozitív élű triggerelt óra bemenet.

clk_en

Nem

Az óra engedélyezése az összes szinkron tevékenység engedélyezéséhez. Ha kihagyja, az alapértelmezett érték 1.

cnt_en

Nem

A Count engedélyezése bemenet letiltja a számlálást, ha alacsony értéket állítanak be, anélkül, hogy az sload, sset vagy slr befolyásolná. Ha kihagyja, az alapértelmezett érték 1.

fel le

Nem

Szabályozza a számolás irányát. Magas (1) állítás esetén a számlálási irány felfelé, alacsony (0) állítás esetén pedig lefelé. Ha az LPM_DIRECTION paramétert használja, a felfelé irányuló port nem csatlakoztatható. Ha az LPM_DIRECTION nincs használva, a felfelé irányuló port nem kötelező. Ha kihagyja, az alapértelmezett érték felfelé (1).

cin

Nem

Átvitel az alacsony rendű bitre. A felfelé mutató számlálók esetében a cin bemenet viselkedése a következő

megegyezik a cnt_en bemenet viselkedésével. Ha kihagyja, az alapértelmezett érték 1

(VCC).

aclr

Nem

Aszinkron törlés bemenet. Ha az aset és az aclr is használatban van és érvényesül, az aclr felülbírálja az asetát. Ha kihagyja, az alapértelmezett érték 0 (letiltva).

aset

Nem

Aszinkron beállított bemenet. A q[] kimeneteket mind 1-ként adja meg, vagy az LPM_AVALUE paraméter által megadott értékre. Ha mind az aset, mind az aclr portot használjuk és érvényesítjük, az aclr port értéke felülírja az aset port értékét. Ha kihagyja, az alapértelmezett érték 0, letiltva.

aload

Nem

Aszinkron terhelés bemenet, amely aszinkron módon betölti a számlálót az adatbeviteli értékkel. Az aload port használatakor a data[] portot csatlakoztatni kell. Ha kihagyja, az alapértelmezett érték 0, letiltva.

slr

Nem

Szinkron törlés bemenet, amely törli a számlálót a következő aktív óraélen. Ha mind az sset, mind az slr portot használjuk és érvényesítjük, az slr port értéke felülírja az sset port értékét. Ha kihagyja, az alapértelmezett érték 0, letiltva.

beállítva

Nem

Szinkron beállított bemenet, amely a számlálót a következő aktív óraélre állítja. A q kimenetek értékét mind 1-ként adja meg, vagy az LPM_SVALUE paraméter által megadott értékre. Ha az sset és az slr port is használatban van és érvényesül,
az slr port értéke felülírja az sset port értékét. Ha kihagyja, az alapértelmezett érték 0 (letiltva).

sload

Nem

Szinkron terhelés bemenet, amely a következő aktív óraélen tölti be a számlálót az adatokkal []. Amikor a betöltési portot használja, az adat[] portot csatlakoztatni kell. Ha kihagyja, az alapértelmezett érték 0 (letiltva).

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 9

2. LPM_COUNTER (számláló) IP Core 683490 | 2020.10.05

3. táblázat.

LPM_COUNTER kimeneti portok

Port neve

Kívánt

Leírás

q[]

Nem

Adatkimenet a számlálóból. A kimeneti port mérete a

LPM_WIDTH paraméter értéke. Vagy q[], vagy legalább az eq[15..0] portok egyike

csatlakoztatni kell.

eq[15..0]

Nem

Számláló dekódolás kimenet. Az eq[15..0] port nem érhető el a paraméterszerkesztőben, mert a paraméter csak az AHDL-t támogatja.
A q[] vagy az eq[] portot csatlakoztatni kell. Legfeljebb c eq port használható (0 <= c <= 15). Csak a 16 legalacsonyabb érték dekódolása történik meg. Ha a számérték c, az eqc kimenet magas (1) lesz. Plample, ha a szám 0, eq0 = 1, ha a szám 1, eq1 = 1, és ha a szám 15, eq 15 = 1. A dekódolt kimenet 16-os vagy nagyobb számértékekhez külső dekódolást igényel. Az eq[15..0] kimenetek aszinkronok a q[] kimenettel.

cout

Nem

A számláló MSB bitjének végrehajtási portja. Használható egy másik számlálóhoz való csatlakozáshoz, hogy nagyobb számlálót hozzon létre.

2.6. Paraméterek

A következő táblázat felsorolja az LPM_COUNTER IP-mag paramétereit.

4. táblázat.

LPM_COUNTER paraméterek

Paraméter neve

Írja be

LPM_WIDTH

Egész szám

LPM_DIRECTION

Húr

LPM_MODULUS LPM_AVALUE

Egész szám
Integer/ String

LPM_SVALUE LPM_HINT

Integer/ String
Húr

LPM_TYPE

Húr

Kötelező Igen Nem Nem Nem Nem
Nem Nem
Nem

Leírás
Megadja az adat[] és q[] portok szélességét, ha használják.
Az értékek UP, DOWN és UNUSED. Ha az LPM_DIRECTION paramétert használja, a felfelé irányuló port nem csatlakoztatható. Ha az updown port nincs csatlakoztatva, az LPM_DIRECTION paraméter alapértelmezett értéke UP.
A maximális szám, plusz egy. Egyedi állapotok száma a számláló ciklusában. Ha a terhelési érték nagyobb, mint az LPM_MODULUS paraméter, akkor a számláló viselkedése nincs megadva.
Állandó érték, amely akkor töltődik be, ha az aset értéke magas. Ha a megadott érték nagyobb vagy egyenlő, mint , a számláló viselkedése egy meghatározatlan (X) logikai szint, ahol LPM_MODULUS, ha van, vagy 2 ^ LPM_WIDTH. Az Intel azt javasolja, hogy ezt az értéket decimális számként adja meg az AHDL-tervek esetében.
Állandó érték, amely az óraport felfutó élére kerül, amikor az sset port magasra van állítva. Az Intel azt javasolja, hogy ezt az értéket decimális számként adja meg az AHDL-tervek esetében.
Amikor a paraméterezett modulok (LPM) függvénytárát példányosítja egy VHDL-tervezésben File (.vhd), az LPM_HINT paramétert kell használnia egy Intel-specifikus paraméter megadásához. Plample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = IGEN"
Az alapértelmezett érték UNUSED.
Azonosítja a paraméterezett modulok (LPM) entitásnevét a VHDL tervezésben files.
folytatás…

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 10

Visszajelzés küldése

2. LPM_COUNTER (számláló) IP Core 683490 | 2020.10.05

Paraméter neve INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Írja be a String karakterláncot
Húr
Húr

Kötelező Nem Nem
Nem
Nem

Leírás
Ezt a paramétert modellezési és viselkedésszimulációs célokra használják. Ezt a paramétert modellezési és viselkedésszimulációs célokra használják. A paraméterszerkesztő kiszámítja ennek a paraméternek az értékét.
Intel-specifikus paraméter. Az LPM_HINT paraméterrel kell megadni a CARRY_CNT_EN paramétert a VHDL tervezésben files. Az értékek: SMART, ON, OFF és UNUSED. Lehetővé teszi az LPM_COUNTER függvény számára, hogy a cnt_en jelet továbbítsa a átviteli láncon keresztül. Egyes esetekben a CARRY_CNT_EN paraméter beállítása enyhén befolyásolhatja a sebességet, ezért érdemes kikapcsolni. Az alapértelmezett érték a SMART, amely a legjobb kompromisszumot biztosítja a méret és a sebesség között.
Intel-specifikus paraméter. Az LPM_HINT paramétert kell használnia a LABWIDE_SCLR paraméter megadásához VHDL tervezésben files. Az értékek BE, KI vagy UNUSED. Az alapértelmezett érték BE. Lehetővé teszi az elavult eszközcsaládokban található LABwide slr funkció használatának letiltását. Ennek az opciónak a kikapcsolása növeli a részben kitöltött LAB-ok teljes kihasználásának esélyét, és így nagyobb logikai sűrűséget tesz lehetővé, ha az SCLR nem vonatkozik a teljes LAB-ra. Ez a paraméter a visszamenőleges kompatibilitáshoz érhető el, és az Intel azt javasolja, hogy ne használja ezt a paramétert.
Meghatározza a felfelé irányuló bemeneti port használatát. Ha kihagyja, az alapértelmezett érték a PORT_CONNECTIVITY. Ha a port értéke PORT_USED, a port használtként kezeli. Ha a port értéke PORT_UNUSED, akkor a port nem használtként kezeli. Ha a port értéke PORT_CONNECTIVITY, a porthasználatot a portkapcsolat ellenőrzése határozza meg.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 11

683490 | 2020.10.05 Visszajelzés küldése

3. LPM_DIVIDE (osztó) Intel FPGA IP Core

2. ábra.

Az LPM_DIVIDE Intel FPGA IP mag egy osztót valósít meg, amely elosztja a számláló bemeneti értékét a nevező bemeneti értékével, így hányadost és maradékot állít elő.

A következő ábra az LPM_DIVIDE IP mag portjait mutatja.

LPM_DIVIDE Portok

LPM_DIVIDE

numer[] denom[] óra

hányados[] marad[]

clken aclr

inst

3.1. Jellemzők
Az LPM_DIVIDE IP mag a következő funkciókat kínálja: · Osztót hoz létre, amely elosztja a számláló bemeneti értékét egy nevező bemenettel
érték hányados és maradék előállításához. · 1 bites adatszélességet támogat. · Támogatja az aláírt és előjel nélküli adatábrázolási formátumot mind a számlálónál
és a nevezőértékek. · Támogatja a terület vagy a sebesség optimalizálását. · Lehetőséget biztosít pozitív maradék kimenet megadására. · Támogatja a pipeline konfigurálható kimeneti késleltetést. · Támogatja az opcionális aszinkron törlést és az órajelet engedélyező portokat.

3.2. Verilog HDL prototípus
A következő Verilog HDL prototípus a Verilog Designban található File (.v) lpm.v a edasynthesis könyvtár.
modul lpm_divide ( hányados, maradék, szám, denom, óra, clken, aclr); paraméter lpm_type = "lpm_divide"; paraméter lpm_widthn = 1; paraméter lpm_widthd = 1; paraméter lpm_nrepresentation = “UNSIGNED”; paraméter lpm_drepresentation = “UNSIGNED”; paraméter lpm_remainderpositive = "IGAZ"; paraméter lpm_pipeline = 0;

ISO 9001: 2015 bejegyezve

3. LPM_DIVIDE (osztó) Intel FPGA IP Core 683490 | 2020.10.05

paraméter lpm_hint = "UNUSED"; bemeneti óra; bemenet clken; bemenet aclr; input [lpm_widthn-1:0] numer; bemenet [lpm_widthd-1:0] denom; kimeneti [lpm_widthn-1:0] hányados; kimenet [lpm_widthd-1:0] marad; végmodul

3.3. VHDL komponens nyilatkozat
A VHDL komponens deklarációja a VHDL tervezésben található File (.vhd) LPM_PACK.vhd a librariesvhdllpm könyvtárban.
komponens LPM_DIVIDE általános (LPM_WIDTHN : természetes; LPM_WIDTHD : természetes;
LPM_NREPRESENTATION : string := “UNSIGNED”; LPM_DREPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : természetes := 0; LPM_TYPE : string := L_DIVIDE; LPM_HINT : string := “UNUSED”); port (NUMER : in std_logic_vector(LPM_WIDTHN-1 downto 0); DENOM : in std_logic_vector(LPM_WIDTHD-1 downto 0); ACLR : in std_logic := '0'; CLOCK : in std_logic in std_logic': C := '0'; QUOTIENT : out std_logic_vector(LPM_WIDTHN-1 downto 1) REMAIN : out std_logic_vector(LPM_WIDTHD-0 downto 1)); végkomponens;

3.4. VHDL LIBRARY_USE nyilatkozat
A VHDL LIBRARY-USE deklaráció nem szükséges, ha a VHDL komponens nyilatkozatot használja.
KÖNYVTÁR lpm; HASZNÁLATA lpm.lpm_components.all;

3.5. Portok

A következő táblázatok felsorolják az LPM_DIVIDE IP-mag bemeneti és kimeneti portjait.

5. táblázat.

LPM_DIVIDE Bemeneti portok

Port neve

Kívánt

szám[]

Igen

denom[]

Igen

Leírás
Számláló adatbevitel. A bemeneti port mérete az LPM_WIDTHN paraméter értékétől függ.
A nevező adatbevitele. A bemeneti port mérete az LPM_WIDTHD paraméter értékétől függ.
folytatás…

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 13

3. LPM_DIVIDE (osztó) Intel FPGA IP Core 683490 | 2020.10.05

Port neve óra clken
aclr

Kötelező Nem Nem
Nem

Leírás
Órabemenet csővezetékes használathoz. A 0-tól eltérő LPM_PIPELINE értékek esetén (alapértelmezett) az óraportot engedélyezni kell.
Az óra lehetővé teszi a csővezetékes használatot. Amikor a clken port magasra van állítva, megtörténik az osztási művelet. Ha a jel alacsony, nem történik művelet. Ha kihagyja, az alapértelmezett érték 1.
Aszinkron törlési port, amellyel bármikor visszaállíthatja a folyamatot minden 0-ra az órabemenettel aszinkron módon.

6. táblázat.

LPM_DIVIDE Kimeneti portok

Port neve

Kívánt

Leírás

hányados[]

Igen

Adatkimenet. A kimeneti port mérete az LPM_WIDTHN-től függ

paraméter értéke.

marad[]

Igen

Adatkimenet. A kimeneti port mérete az LPM_WIDTHD-től függ

paraméter értéke.

3.6. Paraméterek

A következő táblázat felsorolja az LPM_DIVIDE Intel FPGA IP mag paramétereit.

Paraméter neve

Írja be

Kívánt

Leírás

LPM_WIDTHN

Egész szám

Igen

Megadja a numer[] és a szélességét

hányados[] portok. Az értékek 1 és 64 között vannak.

LPM_WIDTHD

Egész szám

Igen

Megadja a denom[] és a szélességét

marad[] portok. Az értékek 1 és 64 között vannak.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

Nem

A számláló bemenetének előjeles ábrázolása.

Az értékek ALÁÍRVA és ELŐÍRHETETLENEK. Amikor ezt

paraméter SIGNED-re van állítva, az osztó

a numer[] bemenetet kettős előjelűként értelmezi

kiegészítik.

Nem

A nevező bemenetének előjel-ábrázolása.

Az értékek ALÁÍRVA és ELŐÍRHETETLENEK. Amikor ezt

paraméter SIGNED-re van állítva, az osztó

a denom[] bemenetet kettős előjelűként értelmezi

kiegészítik.

LPM_TYPE

Húr

Nem

Azonosítja a paraméterezett könyvtárat

modulok (LPM) entitás neve a VHDL tervezésben

files (.vhd).

LPM_HINT

Húr

Nem

Amikor példányosít egy könyvtárat

paraméterezett modulok (LPM) funkció a

VHDL tervezés File (.vhd), használd a

LPM_HINT paraméter egy Intel-

konkrét paraméter. Plample: LPM_HINT

= "CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = IGEN” Az

alapértelmezett érték UNUSED.

LPM_REMAINDERPOSITIVE

Húr

Nem

Intel-specifikus paraméter. Használnia kell a

LPM_HINT paraméter megadása a

LPM_REMAINDERPOSITIVE paraméter be

VHDL kialakítás files. Az értékek IGAZ vagy HAMIS.

Ha ez a paraméter IGAZ-ra van állítva, akkor a

a maradék[] port értékének nagyobbnak kell lennie

folytatás…

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 14

Visszajelzés küldése

3. LPM_DIVIDE (osztó) Intel FPGA IP Core 683490 | 2020.10.05

Paraméter neve

Írja be

MAXIMIZE_SPEED

Egész szám

LPM_PIPELINE

Egész szám

INTENDED_DEVICE_FAMILY SKIP_BITS

String Integer

Kötelező sz
Nem Nem Nem

Leírás
nullánál vagy azzal egyenlő. Ha ez a paraméter TRUE-ra van állítva, akkor a maradék[] port értéke vagy nulla, vagy az érték megegyezik a numerikus port értékével, pozitív vagy negatív előjellel. A terület csökkentése és a sebesség növelése érdekében az Intel azt javasolja, hogy ezt a paramétert IGAZ értékre állítsa olyan műveleteknél, ahol a maradéknak pozitívnak kell lennie, vagy ahol a maradék nem fontos.
Intel-specifikus paraméter. Az LPM_HINT paraméterrel kell megadni a MAXIMIZE_SPEED paramétert a VHDL tervezésben files. Az értékek [0..9]. Ha használják, az Intel Quartus Prime szoftver megpróbálja optimalizálni az LPM_DIVIDE függvény egy adott példányát a sebességre, nem pedig az irányíthatóságra, és felülbírálja az Optimization Technique logika beállítását. Ha a MAXIMIZE_SPEED nincs használatban, a rendszer az Optimalizálási technika beállítás értékét használja helyette. Ha a MAXIMIZE_SPEED értéke 6 vagy nagyobb, a fordító átviteli láncok használatával nagyobb sebességre optimalizálja az LPM_DIVIDE IP magot; ha az érték 5 vagy kevesebb, akkor a fordító hordozóláncok nélkül valósítja meg a tervezést.
Megadja a hányados[] és a maradék[] kimenetekhez társított késleltetési órajelek számát. A nulla (0) érték azt jelzi, hogy nem létezik késleltetés, és egy tisztán kombinációs függvény példányosodik. Ha kihagyja, az alapértelmezett érték 0 (non pipeline). Az LPM_PIPELINE paraméternek nem adható meg LPM_WIDTHN-nél nagyobb érték.
Ezt a paramétert modellezési és viselkedésszimulációs célokra használják. A paraméterszerkesztő kiszámítja ennek a paraméternek az értékét.
Lehetővé teszi a hatékonyabb tört bitosztást a logika optimalizálása érdekében a vezető biteken azáltal, hogy megadja a vezető GND számát az LPM_DIVIDE IP magnak. Adja meg a vezető GND számát a hányados kimenetén ehhez a paraméterhez.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 15

683490 | 2020.10.05 Visszajelzés küldése

4. LPM_MULT (szorzó) IP Core

3. ábra.

Az LPM_MULT IP mag egy szorzót valósít meg két bemeneti adatérték megszorzásához, hogy egy terméket kimenetként állítson elő.

A következő ábra az LPM_MULT IP mag portjait mutatja.

LPM_Mult Ports

LPM_MULT óra adata[] eredmény[] adatb[] aclr/sclr clken
inst

Kapcsolódó információs szolgáltatások a 71. oldalon

4.1. Jellemzők
Az LPM_MULT IP mag a következő funkciókat kínálja: · Két bemeneti adatértéket megszorzó szorzót generál · Támogatja az 1 bites adatszélességet · Támogatja az előjeles és előjel nélküli adatábrázolási formátumot · Támogatja a terület vagy sebesség optimalizálását · Támogatja a feldolgozást konfigurálható kimeneti késleltetéssel · Biztosít egy lehetőség a dedikált digitális jelfeldolgozásban (DSP) való megvalósításra
blokkáramkör vagy logikai elemek (LE-k) Megjegyzés: A natívan támogatott méretnél nagyobb szorzók építésekor előfordulhat/
a DSP blokkok kaszkádolásából származó teljesítményhatás lesz. · Támogatja az opcionális aszinkron törlést és az órajelet engedélyező bemeneti portokat · Támogatja az opcionális szinkron törlést az Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX eszközökhöz

ISO 9001: 2015 bejegyezve

4. LPM_MULT (szorzó) IP Core 683490 | 2020.10.05
4.2. Verilog HDL prototípus
A következő Verilog HDL prototípus a Verilog Designban található File (.v) lpm.v a edasynthesis könyvtár.
modul lpm_mult ( eredmény, dataa, datab, sum, clock, clken, aclr ) paraméter lpm_type = “lpm_mult”; paraméter lpm_widtha = 1; paraméter lpm_widthb = 1; paraméter lpm_widths = 1; paraméter lpm_widthp = 1; paraméter lpm_representation = “ELÍRÁS ELLEN”; paraméter lpm_pipeline = 0; paraméter lpm_hint = "UNUSED"; bemeneti óra; bemenet clken; bemenet aclr; input [lpm_widtha-1:0] dataa; input [lpm_widthb-1:0] datab; input [lpm_widths-1:0] összeg; kimeneti [lpm_widthp-1:0] eredmény; végmodul
4.3. VHDL komponens nyilatkozat
A VHDL komponens deklarációja a VHDL tervezésben található File (.vhd) LPM_PACK.vhd a librariesvhdllpm könyvtárban.
komponens LPM_MULT általános ( LPM_WIDTHA : természetes; LPM_WIDTHB : természetes; LPM_WIDTHS : természetes := 1; LPM_WIDTHP : természetes;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : természetes := 0; LPM_TYPE: string := L_MULT; LPM_HINT : string := “UNUSED”); port ( DATAA : in std_logic_vector(LPM_WIDTHA-1 downto 0); DATAB : in std_logic_vector(LPM_WIDTHB-1 downto 0); ACLR : in std_logic := '0'; CLOCK : in std_logic' in CNC_EN := '0'; SUM : in std_logic_vector(LPM_WIDTHS-1 downto 1) := (OTHERS => '0' RESULT : out std_logic_vector(LPM_WIDTHP-0 downto 1)); végkomponens;
4.4. VHDL LIBRARY_USE nyilatkozat
A VHDL LIBRARY-USE deklaráció nem szükséges, ha a VHDL komponens nyilatkozatot használja.
KÖNYVTÁR lpm; HASZNÁLATA lpm.lpm_components.all;

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 17

4. LPM_MULT (szorzó) IP Core 683490 | 2020.10.05

4.5. Jelek

7. táblázat.

LPM_MULT bemeneti jelek

Jel neve

Kívánt

Leírás

dataa[]

Igen

Adatbemenet.

Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX eszközök esetén a bemeneti jel mérete a Dataa width paraméter értékétől függ.

Régebbi és Intel Cyclone 10 LP eszközök esetén a bemeneti jel mérete az LPM_WIDTHA paraméterértéktől függ.

adatb[]

Igen

Adatbemenet.

Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX eszközök esetén a bemeneti jel mérete a Datab width paraméter értékétől függ.

Régebbi és Intel Cyclone 10 LP eszközök esetén a bemeneti jel mérete függ

az LPM_WIDTHB paraméter értékén.

óra

Nem

Órabemenet csővezetékes használathoz.

Régebbi és Intel Cyclone 10 LP eszközök esetén az órajelet engedélyezni kell a 0-tól eltérő LPM_PIPELINE értékekhez (alapértelmezett).

Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX eszközök esetén az órajelet engedélyezni kell, ha a késleltetés értéke 1-től eltérő (alapértelmezett).

clken

Nem

Óra engedélyezése csővezetékes használathoz. Amikor a clken jel magasra van állítva, a

összeadó/kivonó művelet történik. Ha a jel alacsony, nincs művelet

bekövetkezik. Ha kihagyja, az alapértelmezett érték 1.

aclr slr

Nem

Aszinkron törlési jel, amellyel bármikor visszaállíthatja a csővezetéket minden 0-ra,

aszinkron módon az órajelhez. A folyamat egy meghatározatlan (X) értékre inicializálódik

logikai szinten. A kimenetek konzisztens, de nem nulla értékek.

Nem

Szinkron törlési jel, amellyel bármikor visszaállíthatja a csővezetéket minden 0-ra,

szinkronban az órajellel. A folyamat egy meghatározatlan (X) értékre inicializálódik

logikai szinten. A kimenetek konzisztens, de nem nulla értékek.

8. táblázat.

LPM_MULT Kimeneti jelek

jel Név

Kívánt

Leírás

eredmény[]

Igen

Adatkimenet.

Régebbi és Intel Cyclone 10 LP eszközök esetén a kimeneti jel mérete az LPM_WIDTHP paraméterértéktől függ. Ha LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) vagy (LPM_WIDTHA + LPM_WIDTHS), akkor csak az LPM_WIDTHP MSB-k vannak jelen.

Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX esetén a kimeneti jelek mérete a Result width paramétertől függ.

4.6. Paraméterek a Stratix V, Arria V, Cyclone V és Intel Cyclone 10 LP eszközökhöz

4.6.1. Általános lap

9. táblázat.

Általános lap

Paraméter

Érték

Szorzó konfiguráció

Szorozzuk meg az „adat” bemenetet az „adat” bemenettel

Alapértelmezett érték

Leírás

Szorozzuk meg az „adat” bemenetet az „adat” bemenettel

Válassza ki a szorzó kívánt konfigurációját.
folytatás…

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 18

Visszajelzés küldése

4. LPM_MULT (szorzó) IP Core 683490 | 2020.10.05

Paraméter
Milyen széles legyen az 'dataa' bemenet? Milyen széles legyen az "adat" bemenet? Hogyan kell meghatározni az „eredmény” kimenet szélességét? Korlátozza a szélességet

Érték
Az „adat” bemenet szorzata önmagával (négyzetesítési művelet)
1-256 bites

Alapértelmezett érték

Leírás

8 bites

Adja meg a dataa[] port szélességét.

1-256 bites

8 bites

Adja meg a datab[] port szélességét.

A szélesség automatikus kiszámítása Korlátozza a szélességet
1-512 bites

Automatikusan kiszámolja a szélességet

Válassza ki a kívánt módszert az eredmény[] port szélességének meghatározásához.

16 bites

Adja meg az eredmény[] port szélességét.
Ez az érték csak akkor lesz hatásos, ha a Típus paraméterben a Szélesség korlátozása lehetőséget választja.

4.6.2. Általános 2. tab

10. táblázat. Általános 2. tab

Paraméter

Érték

Adatbázis bemenet

Az "adat" bemeneti busznak állandó értéke van?

Nem Igen

Szorzás típusa

Milyen típusú

Aláírás nélküli

szorzást akarsz? Aláírva

Végrehajtás

Melyik szorzó implementációt érdemes használni?

Használja az alapértelmezett megvalósítást
Használja a dedikált szorzóáramkört (nem minden családban érhető el)
Használjon logikai elemeket

Alapértelmezett érték

Leírás

Nem

Válassza az Igen lehetőséget a konstans érték megadásához

`datab' bemeneti busz, ha van.

Aláírás nélküli

Adja meg a dataa[] és datab[] bemenetek ábrázolási formátumát.

Használja az alapértelmezett megvalósítási iont

Válassza ki a kívánt módszert az eredmény[] port szélességének meghatározásához.

4.6.3. Csővezetés fül

11. táblázat: Csővezetés fül

Paraméter

Szeretné csővezetéken keresztül a sz

funkció?

Igen

Érték

Hozzon létre egy "aclr"-t

—

aszinkron tiszta port

Alapértelmezett érték

Leírás

Nem

Válassza az Igen lehetőséget a csővezeték-regiszter engedélyezéséhez

szorzó kimenetét, és adja meg a kívántat

kimeneti késleltetés órajelben. Engedélyezve a

pipeline regiszter extra késleltetést ad a

kimenet.

Nincs bejelölve

Válassza ezt a beállítást, ha engedélyezni szeretné, hogy az aclr port aszinkron törlést használjon a folyamatregiszterhez.
folytatás…

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 19

4. LPM_MULT (szorzó) IP Core 683490 | 2020.10.05

Paraméter
Hozzon létre egy „clken” órát engedélyező órát
Optimalizálás
Milyen típusú optimalizálást szeretne?

Érték -
Alapértelmezett sebességi terület

Alapértelmezett érték

Leírás

Nincs bejelölve

Meghatározza az aktív magas órajel engedélyezését a csővezeték-regiszter óraportjához

Alapértelmezett

Adja meg az IP-mag kívánt optimalizálását.
Válassza az Alapértelmezett lehetőséget, hogy az Intel Quartus Prime szoftver meghatározza az IP-mag legjobb optimalizálását.

4.7. Az Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX eszközök paraméterei

4.7.1. Általános lap

12. táblázat: Általános lap

Paraméter

Érték

Alapértelmezett érték

Leírás

Szorzó konfigurációs típusa
Adatport szélességek

Szorozzuk meg az „adat” bemenetet az „adat” bemenettel
Az „adat” bemenet szorzata önmagával (négyzetesítési művelet)

Szorozzuk meg az „adat” bemenetet az „adat” bemenettel

Válassza ki a szorzó kívánt konfigurációját.

Adatszélesség

1-256 bites

8 bites

Adja meg a dataa[] port szélességét.

Adatbázis szélessége

1-256 bites

8 bites

Adja meg a datab[] port szélességét.

Hogyan kell meghatározni az „eredmény” kimenet szélességét?

Írja be

Automatikusan számítja ki a szélességet
Korlátozza a szélességet

Automatikusan kiszámolja a szélességet

Válassza ki a kívánt módszert az eredmény[] port szélességének meghatározásához.

Érték

1-512 bites

16 bites

Adja meg az eredmény[] port szélességét.
Ez az érték csak akkor lesz hatásos, ha a Típus paraméterben a Szélesség korlátozása lehetőséget választja.

Az eredmény szélessége

1-512 bites

—

Megjeleníti az eredmény[] port tényleges szélességét.

4.7.2. Általános 2. tab

13. táblázat. Általános 2. tab

Paraméter

Adatbázis bemenet

Az "adat" bemeneti busznak állandó értéke van?

Nem Igen

Érték

Alapértelmezett érték

Leírás

Nem

Válassza az Igen lehetőséget a konstans érték megadásához

`datab' bemeneti busz, ha van.

folytatás…

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 20

Visszajelzés küldése

4. LPM_MULT (szorzó) IP Core 683490 | 2020.10.05

Paraméter

Érték

Bármilyen 0-nál nagyobb érték

Szorzás típusa

Milyen típusú

Aláírás nélküli

szorzást akarsz? Aláírva

Megvalósítási stílus

Melyik szorzó implementációt érdemes használni?

Használja az alapértelmezett megvalósítást
Használja a dedikált szorzóáramkört
Használjon logikai elemeket

Alapértelmezett érték

Leírás

Adja meg a datab[] port állandó értékét.

Aláírás nélküli

Adja meg a dataa[] és datab[] bemenetek ábrázolási formátumát.

Használja az alapértelmezett megvalósítási iont

Válassza ki a kívánt módszert az eredmény[] port szélességének meghatározásához.

4.7.3. Csővezetékezés

14. táblázat: Csővezetés fül

Paraméter

Érték

Csővezetékbe szeretné helyezni a függvényt?

Csővezeték

Nem Igen

A késleltetés törlése jeltípus

Bármilyen 0-nál nagyobb érték.
NINCS ACLR SCLR

Hozzon létre egy „clken” órát

—

engedélyezze az órát

Milyen típusú optimalizálást szeretne?

Írja be

Alapértelmezett sebességi terület

Alapértelmezett érték

Leírás

Nem 1 NINCS
—

Válassza az Igen lehetőséget a csővezeték-regiszter engedélyezéséhez a szorzó kimenetén. A folyamatregiszter engedélyezése extra késleltetést ad a kimenethez.
Adja meg a kívánt kimeneti késleltetést az órajelben.
Adja meg a csővezeték-regiszter alaphelyzetbe állításának típusát. Válassza a NINCS lehetőséget, ha nem használ csővezeték-regisztert. Válassza az ACLR-t az aszinkron törlés használatához a csővezeték-regiszterhez. Ez létrehozza az ACLR portot. Válassza az SCLR-t a szinkron törlés használatához a csővezeték-regiszterhez. Ez létrehozza az SCLR portot.
Meghatározza az aktív magas órajel engedélyezését a csővezeték-regiszter óraportjához

Alapértelmezett

Adja meg az IP-mag kívánt optimalizálását.
Válassza az Alapértelmezett lehetőséget, hogy az Intel Quartus Prime szoftver meghatározza az IP-mag legjobb optimalizálását.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 21

683490 | 2020.10.05 Visszajelzés küldése

5. LPM_ADD_SUB (összeadó/kivonó)

4. ábra.

Az LPM_ADD_SUB IP mag lehetővé teszi, hogy egy összeadót vagy kivonót valósítson meg adathalmazok összeadásához vagy kivonásához a bemeneti értékek összegét vagy különbségét tartalmazó kimenet létrehozásához.

A következő ábra az LPM_ADD_SUB IP-mag portjait mutatja.

LPM_ADD_SUB Portok

LPM_ADD_SUB add_sub cin

dataa[]

óra clken datab[] aclr

result[] overflow cout

inst

5.1. Jellemzők
Az LPM_ADD_SUB IP mag a következő szolgáltatásokat kínálja: · Összeadót, kivonót és dinamikusan konfigurálható összeadót/kivonót generál
funkciókat. · 1 bites adatszélességet támogat. · Támogatja az aláírt és aláíratlan adatábrázolási formátumokat. · Támogatja az opcionális behordást (kölcsönzést), az aszinkron törlést és az óra engedélyezését
bemeneti portok. · Támogatja az opcionális szállítási (kölcsönzési) és túlcsordulási kimeneti portokat. · Bármelyik bemeneti adatbuszhoz hozzárendel egy állandót. · Támogatja a folyamatkezelést konfigurálható kimeneti késleltetéssel.

ISO 9001: 2015 bejegyezve

5. LPM_ADD_SUB (összeadó/kivonó) 683490 | 2020.10.05
5.2. Verilog HDL prototípus
A következő Verilog HDL prototípus a Verilog Designban található File (.v) lpm.v a edasynthesis könyvtár.
modul lpm_add_sub ( eredmény, cout, túlcsordulás, add_sub, cin, dataa, datab, óra, clken, aclr ); paraméter lpm_type = “lpm_add_sub”; paraméter lpm_width = 1; paraméter lpm_direction = “UNUSED”; paraméter lpm_representation = “SZIGNÁLT”; paraméter lpm_pipeline = 0; paraméter lpm_hint = "UNUSED"; input [lpm_width-1:0] dataa, datab; bemenet add_sub, cin; bemeneti óra; bemenet clken; bemenet aclr; kimeneti [lpm_width-1:0] eredmény; output cout, overflow; végmodul
5.3. VHDL komponens nyilatkozat
A VHDL komponens deklarációja a VHDL tervezésben található File (.vhd) LPM_PACK.vhd a librariesvhdllpm könyvtárban.
komponens LPM_ADD_SUB általános (LPM_WIDTH : természetes;
LPM_DIRECTION : string := “UNUSED”; LPM_REPRESENTATION: string := “SIGNED”; LPM_PIPELINE : természetes := 0; LPM_TYPE : string := L_ADD_SUB; LPM_HINT : string := “UNUSED”); port (DATAA : in std_logic_vector(LPM_WIDTH-1 downto 0); DATAB : in std_logic_vector(LPM_WIDTH-1 downto 0); ACLR : in std_logic := '0'; CLOCK : in std_logic: in std_logic' := EN := '0'; in std_logic := 'Z' : in std_logic := '1' végkomponens;
5.4. VHDL LIBRARY_USE nyilatkozat
A VHDL LIBRARY-USE deklaráció nem szükséges, ha a VHDL komponens nyilatkozatot használja.
KÖNYVTÁR lpm; HASZNÁLATA lpm.lpm_components.all;
5.5. Portok
A következő táblázatok felsorolják az LPM_ADD_SUB IP-mag bemeneti és kimeneti portjait.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 23

5. LPM_ADD_SUB (összeadó/kivonó) 683490 | 2020.10.05

15. táblázat: LPM_ADD_SUB IP Core bemeneti portok

Port neve

Kívánt

Leírás

cin

Nem

Átvitel az alacsony rendű bitre. Összeadási műveleteknél az alapértelmezett érték 0. For

kivonási műveletek esetén az alapértelmezett érték 1.

dataa[]

Igen

Adatbemenet. A bemeneti port mérete az LPM_WIDTH paraméter értékétől függ.

adatb[]

Igen

Adatbemenet. A bemeneti port mérete az LPM_WIDTH paraméter értékétől függ.

add_sub

Nem

Opcionális bemeneti port az összeadó és a kivonó közötti dinamikus váltáshoz

funkciókat. Ha az LPM_DIRECTION paramétert használja, az add_sub nem használható. Ha

kihagyva, az alapértelmezett érték az ADD. Az Intel azt javasolja, hogy használja a

LPM_DIRECTION paraméter az LPM_ADD_SUB függvény működésének meghatározásához,

ahelyett, hogy állandót rendelne az add_sub porthoz.

óra

Nem

Bemenet a csővezetékes használathoz. Az óra port biztosítja az órabemenetet egy csővezetékhez

művelet. A 0-tól eltérő (alapértelmezett) LPM_PIPELINE értékek esetén az óracsatlakozásnak ilyennek kell lennie

engedélyezve van.

clken

Nem

Óra engedélyezése csővezetékes használathoz. Amikor a clken port magasra van állítva, az adder/

kivonó művelet történik. Ha a jel alacsony, nem történik művelet. Ha

kihagyva az alapértelmezett érték 1.

aclr

Nem

Aszinkron tiszta csővezetékes használatra. A folyamat egy meghatározatlan (X) értékre inicializálódik

logikai szinten. Az aclr port bármikor használható a folyamat minden 0-ra való visszaállítására,

aszinkron módon az órajelhez.

16. táblázat: LPM_ADD_SUB IP Core kimeneti portok

Port neve

Kívánt

Leírás

eredmény[]

Igen

Adatkimenet. A kimeneti port mérete az LPM_WIDTH paramétertől függ

érték.

cout

Nem

A legjelentősebb bit (MSB) végrehajtása (kölcsönzése). A cout portnak van egy fizikai

értelmezése az MSB végrehajtása (kölcsönfelvétele). A cout port észleli

túlcsordulás AZ ELJELZÉSTELEN műveleteknél. A cout port ugyanúgy működik

ALÁÍRTOTT és NEM ELŐÍRTOTT műveletek.

túlcsordulás

Nem

Opcionális túlcsordulási kivétel kimenet. A túlcsordulási portnak van egy fizikai értelmezése:

az MSB-be történő behordás XOR-ja az MSB végrehajtásával. A túlfolyó nyílás

kijelenti, ha az eredmények meghaladják a rendelkezésre álló pontosságot, és csak akkor használatos, ha a

Az LPM_REPRESENTATION paraméter értéke SIGNED.

5.6. Paraméterek

A következő táblázat felsorolja az LPM_ADD_SUB IP-mag paramétereit.

17. táblázat: LPM_ADD_SUB IP alapparaméterek

Paraméter neve LPM_WIDTH

Írja be Integer

Kötelező Igen

Leírás
Megadja a dataa[], datab[] és result[] portok szélességét.

LPM_DIRECTION

Húr

Nem

Az értékek: ADD, SUB és UNUSED. Ha kihagyja, az alapértelmezett érték a DEFAULT, ami arra utasítja a paramétert, hogy az add_sub portról vegye át az értékét. Az add_sub port nem használható, ha az LPM_DIRECTION használatban van. Az Intel azt javasolja, hogy az LPM_DIRECTION paraméterrel adja meg az LPM_ADD_SUB függvény működését, ne pedig állandót rendeljen az add_sub porthoz.
folytatás…

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 24

Visszajelzés küldése

5. LPM_ADD_SUB (összeadó/kivonó) 683490 | 2020.10.05

Paraméter neve LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Típus String Integer String Karakterlánc Egész
Húr

Kötelező Nem Nem Nem Nem Nem Nem Nem
Nem

Leírás
Meghatározza a végrehajtott hozzáadás típusát. Az értékek ALÁÍRVA és ELŐÍRHETETLENEK. Ha kihagyja, az alapértelmezett érték SIGNED. Ha ez a paraméter SIGNED-re van állítva, az összeadó/kivonó az adatbevitelt az előjeles kettes komplementereként értelmezi.
Megadja az eredmény[] kimenethez társított késleltetési óraciklusok számát. A nulla (0) érték azt jelzi, hogy nem létezik késleltetés, és egy tisztán kombinációs függvény példányosodik. Ha kihagyja, az alapértelmezett érték 0 (nem csővezetékes).
Lehetővé teszi Intel-specifikus paraméterek megadását a VHDL tervezésben files (.vhd). Az alapértelmezett érték UNUSED.
Azonosítja a paraméterezett modulok (LPM) entitásnevét a VHDL tervezésben files.
Intel-specifikus paraméter. Az LPM_HINT paramétert kell használnia a ONE_INPUT_IS_CONSTANT paraméter megadásához VHDL tervezésben files. Az értékek: YES, NO és UNUSED. Jobb optimalizálást biztosít, ha az egyik bemenet állandó. Ha kihagyja, az alapértelmezett érték NEM.
Intel-specifikus paraméter. Az LPM_HINT paraméterrel kell megadni a MAXIMIZE_SPEED paramétert a VHDL tervezésben files. 0 és 10 közötti értéket adhat meg. Ha használja, az Intel Quartus Prime szoftver megpróbálja optimalizálni az LPM_ADD_SUB függvény egy adott példányát a sebességre, nem pedig az irányíthatóságra, és felülbírálja az Optimization Technique logikai beállítást. Ha a MAXIMIZE_SPEED nincs használatban, a rendszer az Optimalizálási technika beállítás értékét használja helyette. Ha a MAXIMIZE_SPEED beállítása 6 vagy nagyobb, a fordító átviteli láncok segítségével nagyobb sebességre optimalizálja az LPM_ADD_SUB IP magot; ha a beállítás 5 vagy kevesebb, a Compiler hordozóláncok nélkül valósítja meg a tervezést. Ezt a paramétert csak akkor kell megadni a Cyclone, Stratix és Stratix GX eszközökhöz, ha az add_sub port nincs használatban.
Ezt a paramétert modellezési és viselkedésszimulációs célokra használják. A paraméterszerkesztő kiszámítja ennek a paraméternek az értékét.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 25

683490 | 2020.10.05 Visszajelzés küldése

6. LPM_COMPARE (összehasonlító)

5. ábra.

Az LPM_COMPARE IP mag összehasonlítja két adatkészlet értékét, hogy meghatározza a köztük lévő kapcsolatot. A legegyszerűbb formában egy kizárólagos VAGY kaput használhat annak meghatározására, hogy két adatbit egyenlő-e.

A következő ábra az LPM_COMPARE IP mag portjait mutatja.

LPM_COMPARE Portok

LPM_COMPARE

clken

alb

aeb

dataa[]

agb

adatb[]

korb

óra

vagy

aclr

aleb

inst

6.1. Jellemzők
Az LPM_COMPARE IP mag a következő funkciókat kínálja: · Összehasonlító funkciót hoz létre két adatkészlet összehasonlításához · Támogatja az 1 bites adatszélességet · Támogatja az adatábrázolási formátumokat, például az előjeles és az előjel nélküli · A következő kimeneti típusokat állítja elő:
— alb (A bemenet kisebb, mint B bemenet) — aeb (A bemenet egyenlő a B bemenettel) — agb (Az A bemenet nagyobb, mint a B bemenet) — ageb (Az A bemenet nagyobb vagy egyenlő, mint a B bemenet) — aneb ( Az A bemenet nem egyenlő a B bemenettel) – aleb (az A bemenet kisebb vagy egyenlő, mint a B bemenet) · Támogatja az opcionális aszinkron törlést és az órajelet engedélyező bemeneti portokat · Állandóhoz rendeli a datab[] bemenetet · Támogatja a pipeline-t konfigurálható kimeneti késleltetéssel

ISO 9001: 2015 bejegyezve

6. LPM_COMPARE (összehasonlító) 683490 | 2020.10.05
6.2. Verilog HDL prototípus
A következő Verilog HDL prototípus a Verilog Designban található File (.v) lpm.v a edasynthesis könyvtár.
lpm_compare modul ( alb, aeb, agb, aleb, aneb, ageb, dataa, datab, óra, clken, aclr ); paraméter lpm_type = "lpm_compare"; paraméter lpm_width = 1; paraméter lpm_representation = “ELÍRÁS ELLEN”; paraméter lpm_pipeline = 0; paraméter lpm_hint = "UNUSED"; input [lpm_width-1:0] dataa, datab; bemeneti óra; bemenet clken; bemenet aclr; kimenet alb, aeb, agb, aleb, aneb, ageb; végmodul
6.3. VHDL komponens nyilatkozat
A VHDL komponens deklarációja a VHDL tervezésben található File (.vhd) LPM_PACK.vhd a librariesvhdllpm könyvtárban.
komponens LPM_COMPARE általános (LPM_WIDTH : természetes;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : természetes := 0; LPM_TYPE: string := L_COMPARE; LPM_HINT : string := “UNUSED”); port (DATAA : in std_logic_vector(LPM_WIDTH-1 downto 0); DATAB : in std_logic_vector(LPM_WIDTH-1 downto 0); ACLR : in std_logic := '0'; CLOCK : in std_logic: in std_logic' := EN := '0': out std_logic. AEB: out std_logic; végkomponens;
6.4. VHDL LIBRARY_USE nyilatkozat
A VHDL LIBRARY-USE deklaráció nem szükséges, ha a VHDL komponens nyilatkozatot használja.
KÖNYVTÁR lpm; HASZNÁLATA lpm.lpm_components.all;
6.5. Portok
A következő táblázatok felsorolják az LMP_COMPARE IP mag bemeneti és kimeneti portjait.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 27

6. LPM_COMPARE (összehasonlító) 683490 | 2020.10.05

18. táblázat: LPM_COMPARE IP mag bemeneti portok

Port neve

Kívánt

Leírás

dataa[]

Igen

Adatbemenet. A bemeneti port mérete az LPM_WIDTH paraméter értékétől függ.

adatb[]

Igen

Adatbemenet. A bemeneti port mérete az LPM_WIDTH paraméter értékétől függ.

óra

Nem

Órabemenet csővezetékes használathoz. Az óra port biztosítja az órabemenetet egy csővezetékhez

művelet. A 0-tól eltérő (alapértelmezett) LPM_PIPELINE értékek esetén az óracsatlakozásnak ilyennek kell lennie

engedélyezve van.

clken

Nem

Óra engedélyezése csővezetékes használathoz. Amikor a clken portot magasra állítják, a

összehasonlító művelet történik. Ha a jel alacsony, nem történik művelet. Ha

kihagyva az alapértelmezett érték 1.

aclr

Nem

Aszinkron tiszta csővezetékes használatra. A folyamat egy meghatározatlan (X) logikára inicializálódik

szint. Az aclr port bármikor használható a folyamat minden 0-ra való visszaállítására,

aszinkron módon az órajelhez.

19. táblázat: LPM_COMPARE IP mag kimeneti portok

Port neve

Kívánt

Leírás

alb

Nem

Kimeneti port a komparátorhoz. Akkor érvényesül, ha az A bemenet kisebb, mint a B bemenet.

aeb

Nem

Kimeneti port a komparátorhoz. Akkor érvényesül, ha az A bemenet egyenlő a B bemenettel.

agb

Nem

Kimeneti port a komparátorhoz. Akkor érvényesül, ha az A bemenet nagyobb, mint a B bemenet.

korb

Nem

Kimeneti port a komparátorhoz. Akkor érvényes, ha az A bemenet nagyobb vagy egyenlő, mint a bemenet

vagy

Nem

Kimeneti port a komparátorhoz. Akkor érvényesül, ha az A bemenet nem egyenlő a B bemenettel.

aleb

Nem

Kimeneti port a komparátorhoz. Akkor érvényesül, ha az A bemenet kisebb vagy egyenlő, mint a B bemenet.

6.6. Paraméterek

A következő táblázat felsorolja az LPM_COMPARE IP mag paramétereit.

20. táblázat: LPM_COMPARE IP magparaméterek

Paraméter neve

Írja be

Kívánt

LPM_WIDTH

Integer Igen

LPM_REPRESENTATION

Húr

Nem

LPM_PIPELINE

Egész szám

LPM_HINT

Húr

Nem

Leírás
Megadja a dataa[] és datab[] portok szélességét.
Meghatározza az elvégzett összehasonlítás típusát. Az értékek ALÁÍRVA és ELŐÍRHETETLENEK. Ha kihagyja, az alapértelmezett érték NEM ELŐÍRJA. Ha ez a paraméter értéke SIGNED, a komparátor az adatbevitelt az előjeles kettő komplementereként értelmezi.
Meghatározza az alb, aeb, agb, ageb, aleb vagy aneb kimenethez társított késleltetési óraciklusok számát. A nulla (0) érték azt jelzi, hogy nem létezik késleltetés, és egy tisztán kombinációs függvény példányosodik. Ha kihagyja, az alapértelmezett érték 0 (non pipeline).
Lehetővé teszi Intel-specifikus paraméterek megadását a VHDL tervezésben files (.vhd). Az alapértelmezett érték UNUSED.
folytatás…

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 28

Visszajelzés küldése

6. LPM_COMPARE (összehasonlító) 683490 | 2020.10.05
Paraméter neve LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Írja be a String karakterláncot
Húr

Kötelező Nem Nem
Nem

Leírás
Azonosítja a paraméterezett modulok (LPM) entitásnevét a VHDL tervezésben files.
Ezt a paramétert modellezési és viselkedésszimulációs célokra használják. A paraméterszerkesztő kiszámítja ennek a paraméternek az értékét.
Intel-specifikus paraméter. Az LPM_HINT paramétert kell használnia a ONE_INPUT_IS_CONSTANT paraméter megadásához VHDL tervezésben files. Az értékek YES, NO vagy UNUSED. Jobb optimalizálást biztosít, ha a bemenet állandó. Ha kihagyja, az alapértelmezett érték NEM.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 29

683490 | 2020.10.05 Visszajelzés küldése

7. ALTECC (Hibajavító kód: kódoló/dekódoló) IP Core

6. ábra.

Az Intel biztosítja az ALTECC IP magot az ECC funkció megvalósításához. Az ECC észleli az adatátvitel során a vevőoldalon előforduló sérült adatokat. Ez a hibajavítási módszer a legalkalmasabb olyan helyzetekben, amikor a hibák véletlenszerűen, nem pedig sorozatokban fordulnak elő.

Az ECC az adatok kódolása és dekódolása során észleli a hibákat. PlampHa az ECC-t egy átviteli alkalmazásban alkalmazzák, a forrásból kiolvasott adatok kódolásra kerülnek, mielőtt elküldik őket a vevőnek. A kódoló kimenete (kódszó) a nyers adatokból áll, hozzáfűzve a paritásbitek számával. A hozzáfűzött paritásbitek pontos száma a bemeneti adatok bitjeinek számától függ. A generált kódszó ezután elküldésre kerül a célállomásra.

A vevő megkapja a kódszót és dekódolja azt. A dekóder által kapott információ meghatározza, hogy a rendszer hibát észlel-e. A dekóder észleli az egybites és kétbites hibákat, de csak az egybites hibákat tudja kijavítani a sérült adatokban. Ez a fajta ECC az egyszeri hibajavító kettős hibaérzékelés (SECDED).

Beállíthatja az ALTECC IP mag kódoló és dekódoló funkcióit. A kódolóba bevitt adatok kódolása egy kódszó létrehozására történik, amely az adatbevitel és a generált paritásbitek kombinációja. A generált kódszó közvetlenül a célblokk elérése előtt kerül továbbításra a dekódoló modulhoz dekódolás céljából. A dekóder egy szindrómavektort generál annak meghatározására, hogy van-e hiba a vett kódszóban. A dekódoló csak akkor javítja az adatokat, ha az egybites hiba az adatbitekből származik. Nincs jel, ha az egybites hiba a paritásbitekből származik. A dekódernek zászlójelei is vannak, amelyek jelzik a fogadott adatok állapotát és a dekódoló által végrehajtott műveleteket, ha vannak ilyenek.

A következő ábrák az ALTECC IP mag portjait mutatják.

ALTECC kódoló portok

ALTECC_ENCODER

adat[]

q[]

óra

clocken

aclr

inst

ISO 9001: 2015 bejegyezve

7. ALTECC (Hibajavító kód: kódoló/dekódoló) IP Core 683490 | 2020.10.05

7. ábra: ALTECC dekóder portok

ALTECC_DECODER

adat[] óra óra

q[] err_detected err_corrected
err_fatal

aclr

inst

7.1. ALTECC kódoló jellemzők

Az ALTECC kódoló IP mag a következő funkciókat kínálja: · Adatkódolást hajt végre a Hamming kódolási sémával · Támogatja a 2 bites adatszélességet · Támogatja az előjeles és előjel nélküli adatábrázolási formátumot · Támogatja a csővezetékeket egy vagy két órajeles kimeneti késleltetéssel · Támogatja az opcionális aszinkron törlési és órajelet engedélyező portok

Az ALTECC kódoló IP magja a Hamming kódolási séma segítségével fogadja és kódolja az adatokat. A Hamming-kódolási séma levezeti a paritásbiteket, és hozzáfűzi azokat az eredeti adatokhoz, hogy létrehozza a kimeneti kódszót. A hozzáfűzött paritásbitek száma az adat szélességétől függ.

Az alábbi táblázat felsorolja a különböző adatszélesség-tartományokhoz hozzáfűzött paritásbitek számát. Az Összes bitek oszlop a bemeneti adatbitek és a hozzáfűzött paritásbitek teljes számát mutatja.

21. táblázat.

Paritásbitek száma és kódszavak az adatszélesség szerint

Adatszélesség

Paritásbitek száma

Összes bit (kódszó)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

A paritásbit levezetése páros paritás ellenőrzést használ. A további 1 bit (a táblázatban +1-ként jelenik meg) a kódszó MSB-jeként hozzá van fűzve a paritásbitekhez. Ez biztosítja, hogy a kódszó páros számú 1 legyen. Plample, ha az adatszélesség 4 bit, akkor 4 paritásbitet hozzáfűzünk az adatokhoz, így összesen 8 bites kódszó lesz. Ha a 7 bites kódszó LSB-jéből származó 8 bit páratlan számú 1-et tartalmaz, akkor a kódszó 8. bitje (MSB) 1, így a kódszóban lévő 1-ek száma páros.
A következő ábra a generált kódszót, valamint a paritásbitek és adatbitek elrendezését mutatja egy 8 bites adatbemenetben.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 31

7. ALTECC (Hibajavító kód: kódoló/dekódoló) IP Core 683490 | 2020.10.05

8. ábra.

Paritásbitek és adatbitek elrendezése 8 bites generált kódszóban

MSB

LSB

4 paritás bit

4 adatbit

Az ALTECC kódoló IP magja egyszerre csak 2 és 64 bit közötti bemeneti szélességet fogad el. A 12 bites, 29 bites és 64 bites bemeneti szélességek, amelyek ideálisak az Intel eszközökhöz, 18 bites, 36 bites és 72 bites kimenetet generálnak. A bitkiválasztás korlátozását a paraméterszerkesztőben szabályozhatja.

7.2. Verilog HDL prototípus (ALTECC_ENCODER)
A következő Verilog HDL prototípus a Verilog Designban található File (.v) lpm.v a edasynthesis könyvtár.
module altecc_encoder #(paraméter tervezett_device_family = "unused", paraméter lpm_pipeline = 0, paraméter width_codeword = 8, paraméter width_dataword = 8, paraméter lpm_type = "altecc_encoder", paraméter lpm_hint = "unused") ( bemeneti vezeték aclr, bemeneti vezeték óra huzal órajel, bemeneti vezeték [width_dataword-1:0] data, output wire [width_codeword-1:0] q); végmodul

7.3. Verilog HDL prototípus (ALTECC_DECODER)
A következő Verilog HDL prototípus a Verilog Designban található File (.v) lpm.v a edasynthesis könyvtár.
module altecc_decoder #(paraméter tervezett_device_family = "unused", paraméter lpm_pipeline = 0, paraméter width_codeword = 8, paraméter width_dataword = 8, paraméter lpm_type = "altecc_decoder", paraméter lpm_hint = "unused") ( bemeneti vezeték aclr, bemeneti vezeték óra vezeték órajel, bemeneti vezeték [szélesség_kódszó-1:0] adat, kimeneti vezeték hibás_javítva, kimeneti vezeték hibás_észlelt, kimeneti vezeték hibás_végzetes, kimeneti vezeték [szélesség_adatszó-1:0] q); végmodul

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 32

Visszajelzés küldése

7. ALTECC (Hibajavító kód: kódoló/dekódoló) IP Core 683490 | 2020.10.05
7.4. VHDL komponens nyilatkozat (ALTECC_ENCODER)
A VHDL komponens deklarációja a VHDL tervezésben található File (.vhd) altera_mf_components.vhd a librariesvhdlaltera_mf könyvtárban.
komponens altecc_encoder generic ( szánt_eszköz_család:karakterlánc := "unused"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := "UNUSED"; lpmccen_coder ”); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_dataword-1 downto 0); q:out std_logic_vector -1-től 0-ig)); végkomponens;
7.5. VHDL komponens nyilatkozat (ALTECC_DECODER)
A VHDL komponens deklarációja a VHDL tervezésben található File (.vhd) altera_mf_components.vhd a librariesvhdlaltera_mf könyvtárban.
komponens altecc_decoder generic ( szánt_eszköz_család:karakterlánc := „unused”; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := „UNUSED” ”); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_codeword-1 downto 0); err_corrected : deecttderd_logic out; : out std_logic; q:out std_logic_vector(width_dataword-1 downto 0); végkomponens;
7.6. VHDL LIBRARY_USE nyilatkozat
A VHDL LIBRARY-USE deklaráció nem szükséges, ha a VHDL komponens nyilatkozatot használja.
KÖNYVTÁR altera_mf; HASZNÁLATA altera_mf.altera_mf_components.all;
7.7. Kódoló portok
A következő táblázatok felsorolják az ALTECC kódoló IP mag bemeneti és kimeneti portjait.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 33

7. ALTECC (Hibajavító kód: kódoló/dekódoló) IP Core 683490 | 2020.10.05

22. táblázat: ALTECC kódoló bemeneti portok

Port neve

Kívánt

Leírás

adat[]

Igen

Adatbeviteli port. A bemeneti port mérete a WIDTH_DATAWORD-tól függ

paraméter értéke. A data[] port tartalmazza a kódolandó nyers adatokat.

óra

Igen

Óra bemeneti port, amely órajelet biztosít a kódolási művelet szinkronizálásához.

Az óraportra akkor van szükség, ha az LPM_PIPELINE értéke nagyobb, mint 0.

clocken

Nem

Óra engedélyezése. Ha kihagyja, az alapértelmezett érték 1.

aclr

Nem

Aszinkron törlés bemenet. Az aktív magas aclr jel bármikor használható

aszinkron törli a regisztereket.

23. táblázat: ALTECC kódoló kimeneti portok

Port neve q[]

Kötelező Igen

Leírás
Kódolt adatkimeneti port. A kimeneti port mérete a WIDTH_CODEWORD paraméter értékétől függ.

7.8. Dekóder portok

A következő táblázatok felsorolják az ALTECC dekóder IP mag bemeneti és kimeneti portjait.

24. táblázat: ALTECC dekóder bemeneti portok

Port neve

Kívánt

Leírás

adat[]

Igen

Adatbeviteli port. A bemeneti port mérete a WIDTH_CODEWORD paraméter értékétől függ.

óra

Igen

Óra bemeneti port, amely órajelet biztosít a kódolási művelet szinkronizálásához. Az óraportra akkor van szükség, ha az LPM_PIPELINE értéke nagyobb, mint 0.

clocken

Nem

Óra engedélyezése. Ha kihagyja, az alapértelmezett érték 1.

aclr

Nem

Aszinkron törlés bemenet. Az aktív high aclr jel bármikor felhasználható a regiszterek aszinkron törlésére.

25. táblázat: ALTECC dekóder kimeneti portok

Port neve q[]

Kötelező Igen

Leírás
Dekódolt adatkimeneti port. A kimeneti port mérete a WIDTH_DATAWORD paraméter értékétől függ.

err_detected Igen

Jelzőjel, amely tükrözi a fogadott adatok állapotát, és meghatározza a talált hibákat.

err_correcte Igen d

Jelölőjel, amely tükrözi a fogadott adatok állapotát. A talált és kijavított egybites hibát jelöli. Használhatja az adatokat, mert azokat már javították.

err_fatal

Igen

Jelölőjel, amely tükrözi a fogadott adatok állapotát. A talált, de nem javított duplabites hibát jelöli. Nem használhatja fel az adatokat, ha ez a jel érvényesül.

régóta

Nem

Kimeneti jel, amely magasra emelkedik, ha egybites hibát észlel a paritáson

bitek.

7.9. Kódoló paraméterei
A következő táblázat felsorolja az ALTECC kódoló IP mag paramétereit.

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 34

Visszajelzés küldése

7. ALTECC (Hibajavító kód: kódoló/dekódoló) IP Core 683490 | 2020.10.05

26. táblázat: ALTECC kódoló paraméterek

Paraméter neve

Írja be

Kívánt

Leírás

WIDTH_DATAWORD

Integer Igen

Meghatározza a nyers adatok szélességét. Az értékek 2 és 64 között vannak. Ha kimarad, az alapértelmezett érték 8.

WIDTH_CODEWORD

Integer Igen

Megadja a megfelelő kódszó szélességét. Az érvényes értékek 6 és 72 között vannak, a 9, 17, 33 és 65 kivételével. Ha kihagyja, az alapértelmezett érték 13.

LPM_PIPELINE

Egész szám

Meghatározza az áramkör csővezetékét. Az értékek 0 és 2 között vannak. Ha az érték 0, akkor a portok nincsenek regisztrálva. Ha az érték 1, a kimeneti portok regisztrálva lesznek. Ha az érték 2, a bemeneti és kimeneti portok regisztrálva vannak. Ha kihagyja, az alapértelmezett érték 0.

7.10. Dekóder paraméterei

A következő táblázat felsorolja az ALTECC dekódoló IP magparamétereit.

27. táblázat: ALTECC dekóder paraméterei

Paraméter neve WIDTH_DATAWORD

Írja be Integer

Kívánt

Leírás

Igen

Meghatározza a nyers adatok szélességét. Az értékek 2 és 64 között vannak

alapértelmezett értéke 8.

WIDTH_CODEWORD

Egész szám

Igen

Megadja a megfelelő kódszó szélességét. Az értékek 6

72-ig, a 9, 17, 33 és 65 kivételével. Ha kimarad, az alapértelmezett érték

a 13.

LPM_PIPELINE

Egész szám

Nem

Megadja az áramkör regiszterét. Az értékek 0 és 2 között vannak. Ha a

érték 0, nincs regiszter implementálva. Ha az érték 1, a

kimenet regisztrálva van. Ha az érték 2, akkor a bemenet és a

kimenet regisztrálva van. Ha az érték nagyobb, mint 2, további

a regiszterek a kiegészítő kimenetén vannak megvalósítva

látenciák. Ha kihagyja, az alapértelmezett érték 0.

Hozzon létre egy "syn_e" portot

Egész szám

Nem

A syn_e port létrehozásához kapcsolja be ezt a paramétert.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 35

683490 | 2020.10.05 Visszajelzés küldése

8. Intel FPGA Multiply Adder IP Core

9. ábra.

Az Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX eszközök) vagy ALTERA_MULT_ADD (Arria V, Stratix V és Cyclone V eszközök) IP magja lehetővé teszi egy szorzóösszeadó megvalósítását.

A következő ábra az Intel FPGA Multiply Adder vagy az ALTERA_MULT_ADD IP-mag portjait mutatja.

Intel FPGA Multiply Adder vagy ALTERA_MULT_ADD portok

Intel FPGA Multiply Adder vagy ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] eredmény[]

aclr0 aclr1

inst
A szorzó-összeadó elfogadja a bemeneti párokat, összeszorozza az értékeket, majd összeadja vagy kivonja az összes többi pár szorzatát.
Ha az összes bemeneti adatszélesség 9 bit széles vagy kisebb, a funkció a 9 x 9 bites bemeneti szorzókonfigurációt használja a DSP blokkban azoknál az eszközöknél, amelyek támogatják a 9 x 9 konfigurációt. Ha nem, a DSP blokk 18 × 18 bites bemeneti szorzót használ a 10 bit és 18 bit közötti szélességű adatok feldolgozásához. Ha egy tervben több Intel FPGA Multiply Adder vagy ALTERA_MULT_ADD IP mag fordul elő, akkor a funkciók a következőre vannak elosztva:

ISO 9001: 2015 bejegyezve

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
a lehető legtöbb különböző DSP blokkot, hogy ezekhez a blokkokhoz való irányítás rugalmasabb legyen. A DSP blokkonkénti kevesebb szorzó több útválasztási lehetőséget tesz lehetővé a blokkba az eszköz többi részéhez vezető útvonal minimalizálásával.
A következő jelek regiszterei és extra pipeline regiszterei szintén a DSP blokkon belül vannak elhelyezve: · Adatbevitel · Előjeles vagy előjel nélküli kijelölés · Kiválasztás összeadása vagy kivonása · Szorzók szorzatai
A kimeneti eredmény esetén az első regiszter a DSP blokkba kerül. Az extra késleltetési regiszterek azonban a blokkon kívüli logikai elemekben vannak elhelyezve. A DSP blokk perifériája, beleértve a szorzó adatbemeneteit, a vezérlőjel bemeneteit és az összeadó kimeneteit, rendszeres útválasztást használ az eszköz többi részével való kommunikációhoz. A funkció minden kapcsolata dedikált útválasztást használ a DSP blokkon belül. Ez a dedikált útválasztás magában foglalja az eltolási regiszterláncokat, amikor kiválasztja a szorzó regisztrált bemeneti adatainak az egyik szorzóról a szomszédos szorzóra való áthelyezését.
A Stratix V és Arria V készüléksorozatok bármelyikében található DSP blokkokkal kapcsolatos további információkért tekintse meg a megfelelő kézikönyvek DSP blokkok fejezetét az Irodalom és műszaki dokumentáció oldalon.
Kapcsolódó információk AN 306: Multiplikátorok megvalósítása FPGA-eszközökben
További információt nyújt a DSP-t és memóriablokkokat használó szorzók megvalósításáról az Intel FPGA-eszközökben.
8.1. Jellemzők
Az Intel FPGA Multiply Adder vagy ALTERA_MULT_ADD IP mag a következő funkciókat kínálja: · Szorzót generál két összetett szorzási művelet végrehajtásához
számok Megjegyzés: A natívan támogatott méretnél nagyobb szorzók építésekor előfordulhat/
a DSP blokkok kaszkádolásából származó teljesítményhatás lesz. · Támogatja az 1 256 bites adatszélességet · Támogatja az előjeles és előjel nélküli adatábrázolási formátumot · Támogatja a feldolgozást konfigurálható bemeneti késleltetéssel · Lehetőséget biztosít az aláírt és előjel nélküli adatok közötti dinamikus váltásra · Lehetőséget biztosít az összeadás és a kivonás közötti dinamikus váltásra · Támogatja opcionális aszinkron és szinkron törlési és órajelet engedélyező bemeneti portok · Támogatja a szisztolés késleltetési regiszter módot · Támogatja az elő-összeadót 8 előterhelési együtthatóval szorzónként · Támogatja az előterhelési állandót az akkumulátor visszacsatolása kiegészítésére

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.1. Elő-összeadó
Előösszeadónál az összeadások vagy kivonások a szorzó betáplálása előtt történnek.
Öt elő-összeadási mód létezik: · Egyszerű mód · Együttható mód · Beviteli mód · Négyzet mód · Állandó mód

Jegyzet:

Előösszeadó használatakor (összeadás előtti együttható/bemenet/négyzet mód), a szorzó minden adatbevitelének azonos órabeállítással kell rendelkeznie.

8.1.1.1. Összeadás előtti Egyszerű mód

Ebben a módban mindkét operandus a bemeneti portokból származik, és az elő-összeadó nem kerül felhasználásra vagy kiiktatásra. Ez az alapértelmezett mód.

10. ábra: Összeadás előtti egyszerű mód
a0 b0

Mult0

eredmény

8.1.1.2. Összeadás előtti együttható mód
Ebben a módban az egyik szorzó operandus az előösszeadóból, a másik pedig a belső együtthatótárolóból származik. Az együttható tárolása legfeljebb 8 előre beállított állandót tesz lehetővé. Az együttható kiválasztási jelek coefsel[0..3].
Ezt a módot a következő egyenlet fejezi ki.

Az alábbiakban egy szorzó összeadás előtti együttható módját mutatjuk be.

11. ábra Összeadás előtti együttható mód

Preadder

Mult0

+/-

eredmény

coefsel0 coef

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 38

Visszajelzés küldése

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05
8.1.1.3. Összeadó előtti bemeneti mód Ebben a módban az egyik szorzó operandus az előösszeadóból, a másik pedig a datac[] bemeneti portból származik. Ezt a módot a következő egyenlet fejezi ki.

Az alábbiakban egy szorzó összeadó előtti beviteli módja látható.

12. ábra: Összeadó előtti beviteli mód
a0 b0

Mult0

+/-

eredmény

8.1.1.4. Összeadás előtti Négyzet mód Ezt a módot a következő egyenlet fejezi ki.

Az alábbiakban két szorzó összeadás előtti négyzetmódja látható.

13. ábra: Elő-összeadó Négyzet mód
a0 b0

Mult0

+/-

eredmény

8.1.1.5. Összeadás előtti állandó mód
Ebben a módban az egyik szorzó operandus a bemeneti portból, a másik pedig a belső együtthatótárolóból származik. Az együttható tárolása legfeljebb 8 előre beállított állandót tesz lehetővé. Az együttható kiválasztási jelek coefsel[0..3].
Ezt a módot a következő egyenlet fejezi ki.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

A következő ábra egy szorzó összeadás előtti konstans módját mutatja.

14. ábra: Összeadó előtti állandó mód
a0

Mult0

eredmény

coefsel0
koef
8.1.2. Szisztolés késleltetési regiszter
A szisztolés architektúrában a bemeneti adatokat a regiszterek kaszkádjába táplálják, amelyek adatpufferként működnek. Minden regiszter egy s bemenetet adample egy szorzóhoz, ahol megszorozzuk a megfelelő együtthatóval. A láncösszeadó eltárolja a szorzóból származó fokozatosan összevont eredményeket és a chainin[] bemeneti portról korábban regisztrált eredményt, így alkotja meg a végeredményt. Minden szorzás-összeadás elemet egyetlen ciklussal késleltetni kell, hogy az eredmények megfelelően szinkronizálódjanak az összeadáskor. Minden egymást követő késleltetés az együtthatómemóriát és a megfelelő szorzás-összeadás elemeinek adatpufferét egyaránt megcímzi. Plample, egyetlen késleltetés a második szorzás-összeadás elemhez, két késleltetés a harmadik szorzás-összeadás elemhez, és így tovább.
15. ábra Szisztolés regiszterek
Szisztolés regiszterek

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 y(t)

x(t) az s bemenet folytonos folyamából származó eredményeket jelöliamples és y(t)
egy s bemeneti halmaz összegzését jelentiamples, és idővel, megszorozva az övékkel
megfelelő együtthatók. Mind a bemeneti, mind a kimeneti eredmények balról jobbra haladnak. A c(0) - c(N-1) az együtthatókat jelöli. A szisztolés késleltetési regisztereket S-1 jelöli, míg az 1 egyetlen órajel késleltetést jelent. A szisztolés késleltetési regiszterek hozzáadódnak a címhez
a bemeneteket és kimeneteket a csővezetékezéshez oly módon, hogy biztosítsa az eredményeket a
szorzó operandus és a felhalmozott összegek szinkronban maradnak. Ez a feldolgozó elem
replikálódik egy áramkör létrehozására, amely kiszámítja a szűrési függvényt. Ez a funkció az
a következő egyenletben fejezzük ki.

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 40

Visszajelzés küldése

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

N az akkumulátorba bevitt adatciklusok számát jelöli, y(t) a kimenetet a t időpontban, A(t) a t időpontban lévő bemenetet, B(i) pedig az együtthatók. Az egyenletben szereplő t és i egy adott időpillanatnak felel meg, így az s kimenet kiszámításáhozample y(t) a t időpontban, az s bemenetek csoportjaamples N különböző időpontban, vagy A(n), A(n-1), A(n-2), … A(n-N+1) szükséges. Az N bemenet csoportja sampA le-eket megszorozzuk N együtthatóval, és összeadjuk az y végeredményhez.
A szisztolés regiszter architektúra csak a 2 összege és a 4 összege módokhoz érhető el. Mindkét szisztolés regiszter architektúra módban az első láncindító jelet 0-hoz kell kötni.
A következő ábra 2 szorzó szisztolés késleltetési regiszter megvalósítását mutatja be.
16. ábra: 2 szorzó szisztolés késleltetési regiszterének megvalósítása
láncin

Mult0

+/-

Mult1

+/-

eredmény
Két szorzó összegét a következő egyenlet fejezi ki.
A következő ábra 4 szorzó szisztolés késleltetési regiszter megvalósítását mutatja be.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

17. ábra: 4 szorzó szisztolés késleltetési regiszterének megvalósítása
láncin

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

eredmény
Négy szorzó összegét a következő egyenlet fejezi ki. 18. ábra 4 szorzó összege
Az alábbiakban felsoroljuk az advantagA szisztolés regiszter implementációja: · Csökkenti a DSP erőforrás felhasználást · Lehetővé teszi a hatékony leképezést a DSP blokkban a láncösszeadó szerkezet segítségével

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 42

Visszajelzés küldése

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.1.3. Előtöltési állandó
Az előterhelési állandó vezérli az akkumulátor operandusát, és kiegészíti az akkumulátor visszacsatolását. Az érvényes LOADCONST_VALUE 0-ig terjed. Az állandó érték 64N, ahol N = LOADCONST_VALUE. Ha a LOADCONST_VALUE 2-re van állítva, az állandó érték 64. Ez a függvény torzított kerekítésként használható.
A következő ábra az előtöltési állandó megvalósítást mutatja.
19. ábra Előtöltési állandó

Akkumulátor visszajelzés

állandó

Mult0

+/-

Mult1

+/b1

eredmény

accum_sload sload_acum

Tekintse meg a következő IP-magokat az egyéb szorzómegvalósításokhoz: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Dupla akkumulátor
A dupla akkumulátoros funkció egy további regisztert ad hozzá az akkumulátor visszacsatolási útvonalához. A kettős akkumulátorregiszter követi a kimeneti regisztert, amely tartalmazza az órát, az óra engedélyezését és az aclr-t. A további akkumulátorregiszter egy ciklusos késleltetéssel adja vissza az eredményt. Ez a funkció lehetővé teszi, hogy két gyűjtőcsatornája legyen azonos erőforrás-számmal.
A következő ábra a kettős akkumulátoros megvalósítást mutatja be.

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

20. ábra Dupla akkumulátor

Dupla akkumulátor regisztráció

Akkumulátor visszajelzés

Mult0

+/-

Mult1

+/b1

Kimeneti eredmény Kimeneti regiszter

8.2. Verilog HDL prototípus
Megtalálható az Intel FPGA Multiply Adder vagy az ALTERA_MULT_ADD Verilog HDL prototípus file (altera_mult_add_rtl.v) a librariesmegafunctions könyvtár.
8.3. VHDL komponens nyilatkozat
A VHDL összetevő deklarációja az altera_lnsim_components.vhd fájlban található librariesvhdl altera_lnsim könyvtár.
8.4. VHDL LIBRARY_USE nyilatkozat
A VHDL LIBRARY-USE deklaráció nem szükséges, ha a VHDL komponens nyilatkozatot használja.
KÖNYVTÁR altera_mf; HASZNÁLATA altera_mf.altera_mf_components.all;

8.5. Jelek

A következő táblázatok felsorolják a Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD IP mag bemeneti és kimeneti jeleit.

28. táblázat: Összeadó Intel FPGA IPor ALTERA_MULT_ADD bemeneti jelek

Jel

Kívánt

Leírás

dataa_0[]/dataa_1[]/

Igen

data_2[]/dataa_3[]

Adatbevitel a szorzóba. Bemeneti port [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] széles
folytatás…

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 44

Visszajelzés küldése

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Signal datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] clock[1:0] aclr[1:0] sclr[1:0] en [1:0] jel
jelb
scanina[] accum_sload

Kötelező Igen Nem
Nem nem nem NEM NEM
Nem
Nem Nem

Leírás
A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ezekhez a jelekhez. Ha X értéket ad meg ezeknek a jeleknek, az X érték a kimeneti jeleken továbbítódik.
Adatbevitel a szorzóba. Bemeneti jel [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] széles A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ezekhez a jelekhez. Ha X értéket ad meg ezeknek a jeleknek, az X érték továbbítódik a kimeneti jeleken.
Adatbevitel a szorzóba. Bemeneti jel [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] széles Válassza az INPUT lehetőséget a Select preadder mode paraméternél a jelek engedélyezéséhez. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ezekhez a jelekhez. Ha X értéket ad meg ezeknek a jeleknek, az X érték továbbítódik a kimeneti jeleken.
Óra bemeneti portja a megfelelő regiszterhez. Ezt a jelet az IP mag bármely regisztere használhatja. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ezekhez a jelekhez. Ha X értéket ad meg ezeknek a jeleknek, az X érték továbbítódik a kimeneti jeleken.
Aszinkron törlés bemenet a megfelelő regiszterbe. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ezekhez a jelekhez. Ha X értéket ad meg ezeknek a jeleknek, az X érték továbbítódik a kimeneti jeleken.
Szinkron törlés bemenet a megfelelő regiszterbe. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan X bemeneti értéket ezekhez a jelekhez. Ha X értéket ad meg ezeknek a jeleknek, az X érték a kimeneti jeleken továbbítódik
Engedélyezze a jelbemenetet a megfelelő regiszterbe. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ezekhez a jelekhez. Ha X értéket ad meg ezeknek a jeleknek, az X érték továbbítódik a kimeneti jeleken.
Megadja az A szorzóbemenet numerikus megjelenítését. Ha az előjel magas, a szorzó az A szorzóbemeneti jelet előjeles számként kezeli. Ha az előjel alacsony, a szorzó a szorzó A bemeneti jelét előjel nélküli számként kezeli. Válassza a VARIABLE (VÁLTOZÓ) lehetőséget a Mi a szorzók ábrázolási formátuma. A bemeneti paraméter engedélyezi ezt a jelet. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ehhez a jelhez. Ha X értéket ad meg ennek a bemenetnek, az X érték továbbítódik a kimeneti jeleken.
Megadja a szorzó B bemeneti jelének numerikus megjelenítését. Ha az előjel magas, a szorzó a szorzó B bemeneti jelét kettős előjelű komplementszámként kezeli. Ha a jelb jel alacsony, a szorzó a szorzó B bemeneti jelét előjel nélküli számként kezeli. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ehhez a jelhez. Ha X értéket ad meg ennek a bemenetnek, az X érték továbbítódik a kimeneti jeleken.
Bemenet az A szkennelési lánchoz. Bemeneti jel [WIDTH_A – 1, … 0] széles. Ha az INPUT_SOURCE_A paraméter értéke SCANA, akkor a scanina[] jelre van szükség.
Dinamikusan meghatározza, hogy az akkumulátor értéke állandó-e. Ha az accum_sload jel alacsony, akkor a szorzó kimenete betöltődik az akkumulátorba. Ne használja egyszerre az accum_sload és a sload_accum paramétereket.
folytatás…

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Sload_acum jel
láncin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Kötelező sz
Nem Nem
Nem
Nem nem nem nem

Leírás
A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ehhez a jelhez. Ha X értéket ad meg ennek a bemenetnek, az X érték továbbítódik a kimeneti jeleken.
Dinamikusan meghatározza, hogy az akkumulátor értéke állandó-e. Ha a sload_accum jel magas, akkor a szorzó kimenete betöltődik az akkumulátorba. Ne használja egyszerre az accum_sload és a sload_accum paramétereket. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ehhez a jelhez. Ha X értéket ad meg ennek a bemenetnek, az X érték továbbítódik a kimeneti jeleken.
Összeadó eredmény bemeneti busz az előző s-bőltage. Bemeneti jel [WIDTH_CHAININ – 1, … 0] széles.
Végezzen összeadást vagy kivonást az első szorzópár kimeneteiből. Az 1. bemenet az addnsub1 jelhez az első szorzópár kimeneteinek összeadásához. Adjon 0-t az addnsub1 jelhez, hogy kivonja a kimeneteket az első szorzópárból. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ehhez a jelhez. Ha X értéket ad meg ennek a bemenetnek, az X érték továbbítódik a kimeneti jeleken.
Végezzen összeadást vagy kivonást az első szorzópár kimeneteiből. Adja meg az 1. bemenetet az addnsub3 jelhez a második szorzópár kimeneteinek összeadásához. Adjon 0-t az addnsub3 jelhez, hogy kivonja a kimeneteket az első szorzópárból. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ehhez a jelhez. Ha X értéket ad meg ennek a bemenetnek, az X érték továbbítódik a kimeneti jeleken.
Együttható bemeneti jel[0:3] az első szorzóhoz. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ehhez a jelhez. Ha X értéket ad meg ennek a bemenetnek, az X érték továbbítódik a kimeneti jeleken.
Együttható bemeneti jel[0:3] a második szorzóhoz. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ehhez a jelhez. Ha X értéket ad meg ennek a bemenetnek, az X érték továbbítódik a kimeneti jeleken.
Együttható bemeneti jel[0:3]a harmadik szorzóhoz. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ehhez a jelhez. Ha X értéket ad meg ennek a bemenetnek, az X érték továbbítódik a kimeneti jeleken.
Együttható bemeneti jel [0:3] a negyedik szorzóhoz. A szimulációs modell ehhez az IP-hez támogatja a meghatározatlan bemeneti értéket (X) ehhez a jelhez. Ha X értéket ad meg ennek a bemenetnek, az X érték továbbítódik a kimeneti jeleken.

29. táblázat: Összeadó Intel FPGA IP kimeneti jelek szorzása

Jel

Kívánt

Leírás

eredmény []

Igen

Multiplikátor kimeneti jel. Kimeneti jel [WIDTH_RESULT – 1 … 0] széles

Ennek az IP-nek a szimulációs modellje a meghatározatlan kimeneti értéket (X) támogatja. Ha X értéket ad meg bemenetként, az X érték ezen a jelen terjed.

Scanouta []

Nem

Az A szkennelési lánc kimenete. Kimeneti jel [WIDTH_A – 1..0] széles.

Válasszon 2-nél többet a szorzók számához, és válassza a Láncbemenet keresése lehetőséget a Mi a szorzó A bemenete a paraméterhez csatlakoztatva a jel engedélyezéséhez.

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 46

Visszajelzés küldése

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6. Paraméterek

8.6.1. Általános lap

30. táblázat: Általános lap

Paraméter

IP generált paraméter

Érték

Mennyi a szorzók száma?

m_szám 1 – 4 szorzó

Milyen szélesek legyenek az A width_a bemeneti buszok?

1 – 256

Milyen szélesek legyenek a B width_b bemeneti buszok?

1 – 256

Milyen széles legyen az 'eredmény' kimeneti busz?

szélesség_eredmény

1 – 256

Hozzon létre egy kapcsolódó óraengedélyt minden órához

gui_associate Be d_clock_enabl Ki e

8.6.2. Extra módok lap

31. táblázat: Extra módok fül

Paraméter

IP generált paraméter

Érték

Kimenetek konfigurációja

Regisztrálja az összeadó egység kimenetét

gui_output_re Be

giszter

Mi az óra bemeneti forrása?

gui_output_re gister_clock

Óra0 Óra1 Óra2

Mi az aszinkron törlési bemenet forrása?

gui_output_re gister_aclr

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

gui_output_re gister_sclr

NINCS SCLR0 SCLR1

Összeadó művelet

Milyen műveletet kell végrehajtani az első szorzópár kimenetein?

gui_multiplier 1_direction

ADD, SUB, VARIABLE

Alapértelmezett érték 1
16

Leírás
Az összeadandó szorzók száma. Az értékek 1-től 4-ig terjedhetnek. Adja meg a dataa[] port szélességét.

Adja meg a datab[] port szélességét.

Adja meg az eredmény[] port szélességét.

Válassza ezt a lehetőséget az óra engedélyezésének létrehozásához

minden órára.

Alapértelmezett érték

Leírás

Off Clock0
NINCS NINCS

Válassza ezt az opciót az összeadó modul kimeneti regiszterének engedélyezéséhez.
Válassza az Óra0, Óra1 vagy Óra2 lehetőséget a kimeneti regiszterek órajelforrásának engedélyezéséhez és megadásához. A paraméter engedélyezéséhez ki kell választania az összeadó egység kimenetének regisztrálását.
Megadja az összeadó kimeneti regiszterének aszinkron törlési forrását. A paraméter engedélyezéséhez ki kell választania az összeadó egység kimenetének regisztrálását.
Megadja az összeadó kimeneti regiszterének szinkron törlési forrását. A paraméter engedélyezéséhez ki kell választania az összeadó egység kimenetének regisztrálását.

HOZZÁAD

Válassza ki az összeadás vagy kivonás műveletét az első és a második szorzó közötti kimenetekhez.
· Válassza a HOZZÁADÁS lehetőséget az összeadási művelet végrehajtásához.
· Válassza a SUB elemet a kivonási művelet végrehajtásához.
· Válassza a VÁLTOZÓ lehetőséget az addnsub1 port dinamikus összeadás/kivonás vezérléséhez való használatához.
folytatás…

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Paraméter

IP generált paraméter

Érték

Regisztrálja az „addnsub1” bemenetet

gui_addnsub_ On multiplier_reg Off ister1

Mi az óra bemeneti forrása?

gui_addnsub_ multiplier_reg ister1_clock

Óra0 Óra1 Óra2

Mi az aszinkron törlési bemenet forrása?

gui_addnsub_ multiplier_aclr 1

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

gui_addnsub_ multiplier_sclr 1

NINCS SCLR0 SCLR1

Milyen műveletet kell végrehajtani a második szorzópár kimenetein?

gui_multiplier 3_direction

ADD, SUB, VARIABLE

Regisztrálja az „addnsub3” bemenetet

gui_addnsub_ On multiplier_reg Off ister3

Mi az óra bemeneti forrása?

gui_addnsub_ multiplier_reg ister3_clock

Óra0 Óra1 Óra2

Alapértelmezett érték
Off Clock0 NINCS NINCS HOZZÁAD
Off Clock0

Leírás
Ha a VARIABLE érték van kiválasztva: · Hajtsa az addnsub1 jelet magasra
összeadási művelet. · Hajtsa az addnsub1 jelet alacsonyra a következőhöz
kivonási művelet. A paraméter engedélyezéséhez kettőnél több szorzót kell kiválasztania.
Válassza ezt az opciót az addnsub1 port bemeneti regiszterének engedélyezéséhez. A paraméter engedélyezéséhez ki kell választania a VARIABLE lehetőséget a Milyen műveletet kell végrehajtani az első szorzópár kimenetein.
Válassza az Óra0, Óra1 vagy Óra2 lehetőséget az addnsub1 regiszter bemeneti órajelének megadásához. A paraméter engedélyezéséhez válassza az „addnsub1” bemenet regisztrálása lehetőséget.
Megadja az addnsub1 regiszter aszinkron törlési forrását. A paraméter engedélyezéséhez válassza az „addnsub1” bemenet regisztrálása lehetőséget.
Megadja az addnsub1 regiszter szinkron törlési forrását. A paraméter engedélyezéséhez válassza az „addnsub1” bemenet regisztrálása lehetőséget.
Válassza ki az összeadás vagy kivonás műveletét a harmadik és a negyedik szorzó közötti kimenetekhez. · A hozzáadáshoz válassza a HOZZÁADÁS lehetőséget
művelet. · Válassza a SUB elemet a kivonás végrehajtásához
művelet. · Válassza a VARIABLE lehetőséget az addnsub1 használatához
port a dinamikus összeadás/kivonás szabályozásához. Ha a VARIABLE érték van kiválasztva: · Hajtsa az addnsub1 jelet magasra az összeadási művelethez. · Hajtsa az addnsub1 jelet alacsony szintre a kivonási művelethez. A 4-es értéket kell kiválasztania a Mennyi a szorzók száma? hogy engedélyezze ezt a paramétert.
Válassza ezt az opciót az addnsub3 jel bemeneti regiszterének engedélyezéséhez. A paraméter engedélyezéséhez ki kell választania a VARIABLE lehetőséget a Milyen műveletet kell végrehajtani a második szorzópár kimenetein.
Válassza az Óra0, Óra1 vagy Óra2 lehetőséget az addnsub3 regiszter bemeneti órajelének megadásához. A paraméter engedélyezéséhez válassza az „addnsub3” bemenet regisztrálása lehetőséget.
folytatás…

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 48

Visszajelzés küldése

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Paraméter
Mi az aszinkron törlési bemenet forrása?

IP generált paraméter

Érték

gui_addnsub_ multiplier_aclr 3

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

gui_addnsub_ multiplier_sclr 3

NINCS SCLR0 SCLR1

Polaritás engedélyezése `use_subadd'

gui_use_subn Be

add hozzá

8.6.3. Szorzók fül

32. táblázat: Szorzók tab

Paraméter

IP generált paraméter

Érték

Mi az a

gui_represent

reprezentációs formátum ation_a

A szorzók bemeneteihez?

ALÁÍRVA, ELŐÍRÁSTALAN, VÁLTOZÓ

Regisztrálja a `signa' bemenetet

gui_register_s Be

igna

Mi az óra bemeneti forrása?

gui_register_s igna_clock

Óra0 Óra1 Óra2

Mi az aszinkron törlési bemenet forrása?

gui_register_s igna_aclr

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

gui_register_s igna_sclr

NINCS SCLR0 SCLR1

Mi az a

gui_represent

reprezentációs formátum ation_b

B szorzók bemeneteihez?

ALÁÍRVA, ELŐÍRÁSTALAN, VÁLTOZÓ

Regisztrálja a `signb' bemenetet

gui_register_s Be

ignb

Alapértelmezett érték NINCS
EGYIK SEM

Leírás
Megadja az addnsub3 regiszter aszinkron törlési forrását. A paraméter engedélyezéséhez válassza az „addnsub3” bemenet regisztrálása lehetőséget.
Megadja az addnsub3 regiszter szinkron törlési forrását. A paraméter engedélyezéséhez válassza az „addnsub3” bemenet regisztrálása lehetőséget.

Válassza ezt az opciót a funkció megfordításához

az addnsub bemeneti portról.

Hajtsa az addnsub-ot magasra a kivonási művelethez.

Hajtsa az addnsub-ot alacsonyra a hozzáadás műveletéhez.

Alapértelmezett érték

Leírás

NEM ELŐÍRT Adja meg az A szorzó bemenetének ábrázolási formátumát.

Válassza ezt a lehetőséget a jel engedélyezéséhez

nyilvántartás.

Ki kell választania a VARIABLE értéket a Mi az A szorzó bemenetek ábrázolási formátuma? paramétert az opció engedélyezéséhez.

Óra0

Válassza az Óra0, Óra1 vagy Óra2 lehetőséget a jelregiszter engedélyezéséhez és bemeneti órajelének megadásához.
A paraméter engedélyezéséhez válassza a Signa bemenet regisztrálása lehetőséget.

EGYIK SEM

Megadja az aláírás-regiszter aszinkron törlési forrását.
A paraméter engedélyezéséhez válassza a Signa bemenet regisztrálása lehetőséget.

EGYIK SEM

Megadja az aláírás-regiszter szinkron törlési forrását.
A paraméter engedélyezéséhez válassza a Signa bemenet regisztrálása lehetőséget.

NEM ELŐÍRTA Adja meg a B szorzó bemenetének ábrázolási formátumát.

Válassza ezt a lehetőséget a jelb engedélyezéséhez

nyilvántartás.

folytatás…

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Paraméter

IP generált paraméter

Érték

Alapértelmezett érték

Mi az óra bemeneti forrása?

gui_register_s ignb_clock

Óra0 Óra1 Óra2

Óra0

Mi az aszinkron törlési bemenet forrása?

gui_register_s ignb_aclr

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

gui_register_s ignb_sclr

NINCS SCLR0 SCLR1

Bemeneti konfiguráció
Regisztrálja a szorzó A bemenetét
Mi az óra bemeneti forrása?

gui_input_reg Be

ister_a

gui_input_reg ister_a_clock

Óra0 Óra1 Óra2

NINCS NINCS
Off Clock0

Mi az aszinkron törlési bemenet forrása?

gui_input_reg ister_a_aclr

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

gui_input_reg ister_a_sclr

NINCS SCLR0 SCLR1

Regisztrálja a szorzó B bemenetét
Mi az óra bemeneti forrása?

gui_input_reg Be

ister_b

gui_input_reg ister_b_clock

Óra0 Óra1 Óra2

NINCS NINCS Off Clock0

Mi az aszinkron törlési bemenet forrása?

gui_input_reg ister_b_aclr

NINCS ACLR0 ACLR1

EGYIK SEM

Mi a szinkron törlési bemenet forrása?

gui_input_reg ister_b_sclr

NINCS SCLR0 SCLR1

EGYIK SEM

Mire csatlakozik a szorzó A bemenete?

gui_multiplier Szorzó bemenet Szorzó

_a_bemenet

Szkennelési lánc bemenet

Leírás
Ki kell választania a VARIABLE értéket a Mi a szorzó B bemenetek ábrázolási formátuma? paramétert az opció engedélyezéséhez.
Válassza az Óra0, Óra1 vagy Óra2 lehetőséget az engedélyezéshez és a bemeneti órajel megadásához a signb regiszterhez. A paraméter engedélyezéséhez ki kell választania a `signb' bemenet regisztrálását.
Megadja a signb regiszter aszinkron törlési forrását. A paraméter engedélyezéséhez ki kell választania a `signb' bemenet regisztrálását.
Megadja a jelb regiszter szinkron törlési forrását. A paraméter engedélyezéséhez ki kell választania a `signb' bemenet regisztrálását.
Válassza ezt az opciót az adatbemeneti busz bemeneti regiszterének engedélyezéséhez.
Válassza a Clock0 , Clock1 vagy Clock2 lehetőséget az adatbemeneti busz regiszterbemeneti órajelének engedélyezéséhez és megadásához. A paraméter engedélyezéséhez ki kell választania a szorzó A bemenetének regisztrálását.
Megadja a regiszter aszinkron törlési forrását az adatbemeneti buszhoz. A paraméter engedélyezéséhez ki kell választania a szorzó A bemenetének regisztrálását.
Megadja a regiszter szinkron törlési forrását az adatbemeneti buszhoz. A paraméter engedélyezéséhez ki kell választania a szorzó A bemenetének regisztrálását.
Válassza ezt a lehetőséget, hogy engedélyezze a bemeneti regisztert az adatbusz bemeneti busz számára.
Válassza az Óra0, Óra1 vagy Óra2 lehetőséget, hogy engedélyezze és megadja a regiszter bemeneti órajelet az adatb-bemeneti busz számára. A paraméter engedélyezéséhez ki kell választania a szorzó B bemenetének regisztrálását.
Megadja a regiszter aszinkron törlési forrását az adatb-bemeneti buszhoz. A paraméter engedélyezéséhez ki kell választania a szorzó B bemenetének regisztrálását.
Megadja a regiszter szinkron törlési forrását az adatbusz bemeneti buszhoz. A paraméter engedélyezéséhez ki kell választania a szorzó B bemenetének regisztrálását.
Válassza ki a bemeneti forrást a szorzó A bemenetéhez.
folytatás…

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 50

Visszajelzés küldése

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Paraméter

IP generált paraméter

Érték

Scanout A regisztrációs konfiguráció

Regisztrálja a szkennelési lánc kimenetét

gui_scanouta Be

_nyilvántartás

Mi az óra bemeneti forrása?

gui_scanouta _register_cloc k

Óra0 Óra1 Óra2

Mi az aszinkron törlési bemenet forrása?

gui_scanouta _register_aclr

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

gui_scanouta _register_sclr

NINCS SCLR0 SCLR1

8.6.4. Preadder Tab

33. táblázat: Előkészítő fül

Paraméter

IP generált paraméter

Érték

Válassza ki a preadder módot

preadder_mo de

EGYSZERŰ, COEF, BEMENET, SZÖVEG, ÁLLANDÓ

Alapértelmezett érték

Leírás
Válassza a Szorzó bemenetet, ha adatbemeneti buszt szeretne használni a szorzó forrásaként. Válassza a Szkennelési lánc bemenetet, ha a szkennelési bemeneti buszt a szorzó forrásaként szeretné használni, és engedélyezni szeretné a keresési kimeneti buszt. Ez a paraméter akkor érhető el, ha a 2, 3 vagy 4 értéket választja a Mi a szorzók száma? paraméter.

Off Clock0 NINCS NINCS

Válassza ezt a lehetőséget, hogy engedélyezze a kimeneti regisztert a scanouta kimeneti busz számára.
Ki kell választania a Láncbemenet keresése lehetőséget a Mihez kapcsolódik a szorzó A bemenete? paramétert az opció engedélyezéséhez.
Válassza az Óra0, Óra1 vagy Óra2 lehetőséget, hogy engedélyezze és megadja a regiszter bemeneti órajelet a scanouta kimeneti buszhoz.
Az opció engedélyezéséhez be kell kapcsolnia a vizsgálati lánc paraméter kimenetének regisztrálását.
Megadja a regiszter aszinkron törlési forrását a scanouta kimeneti buszhoz.
Az opció engedélyezéséhez be kell kapcsolnia a vizsgálati lánc paraméter kimenetének regisztrálását.
Megadja a regiszter szinkron törlési forrását a scanouta kimeneti buszhoz.
A beállítás engedélyezéséhez ki kell választania a vizsgálati lánc paraméter kimenetének regisztrálása lehetőséget.

Alapértelmezett érték
EGYSZERŰ

Leírás
Meghatározza az előadó modul működési módját. EGYSZERŰ: Ez a mód kihagyja a preaddert. Ez az alapértelmezett mód. COEF: Ez a mód a preadder és a coefsel bemeneti busz kimenetét használja a szorzó bemeneteként. INPUT: Ez a mód az előadó és az adatbemeneti busz kimenetét használja a szorzó bemeneteként. SQUARE: Ez a mód az előadó kimenetét használja a szorzó mindkét bemeneteként.
folytatás…

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Paraméter

IP generált paraméter

Érték

Válassza ki a preadder irányát

gui_preadder ADD,

_irány

ALATTI

Milyen szélesek legyenek a C width_c bemeneti buszok?

1 – 256

Adat C bemeneti regiszter konfigurációja

Regisztrálja az adatbevitelt

gui_datac_inp Be

ut_register

Mi az óra bemeneti forrása?

gui_datac_inp ut_register_cl ock

Óra0 Óra1 Óra2

Mi az aszinkron törlési bemenet forrása?

gui_datac_inp ut_register_a clr

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

gui_datac_inp ut_register_sc lr

NINCS SCLR0 SCLR1

Együtthatók
Milyen széles legyen a koefficiens szélessége?

szélesség_koef

1 – 27

Coef regiszter konfigurációja

Regisztrálja a coefsel bemenetet

gui_coef_regi Be

ster

Mi az óra bemeneti forrása?

gui_coef_regi ster_clock

Óra0 Óra1 Óra2

Alapértelmezett érték
HOZZÁAD
16

Leírás
CONSTANT: Ez a mód egy adatbemeneti buszt használ előadó kiiktatásával és együtthatós bemeneti buszt a szorzó bemeneteként.
Meghatározza a preadder működését. A paraméter engedélyezéséhez válassza ki a következőket a Select preadder mode mezőben: · COEF · INPUT · SQUARE vagy · CONSTANT
Megadja a C bemeneti busz bitjeinek számát. Ennek a paraméternek az engedélyezéséhez ki kell választania az INPUT-ot a Select preadder módhoz.

On Clock0 NINCS NINCS

Válassza ezt az opciót az adatbeviteli busz bemeneti regiszterének engedélyezéséhez. Ennek az opciónak az engedélyezéséhez be kell állítania az INPUT-ot a Select preadder mode paraméterre.
Válassza az Óra0, Óra1 vagy Óra2 lehetőséget az adatbemeneti regiszter bemeneti órajelének megadásához. A paraméter engedélyezéséhez ki kell választania az Adatbemenet regisztrálása lehetőséget.
Megadja az adatbeviteli regiszter aszinkron törlési forrását. A paraméter engedélyezéséhez ki kell választania az Adatbemenet regisztrálása lehetőséget.
Megadja az adatbeviteli regiszter szinkron törlési forrását. A paraméter engedélyezéséhez ki kell választania az Adatbemenet regisztrálása lehetőséget.

Megadja a bitek számát

coefsel bemeneti busz.

Ennek a paraméternek a bekapcsolásához ki kell választania a COEF vagy a CONSTANT lehetőséget az előadó módhoz.

Órán 0

Válassza ezt a lehetőséget, hogy engedélyezze a bemeneti regisztert a coefsel bemeneti busz számára. A paraméter engedélyezéséhez a COEF-et vagy a CONSTANT-t kell kiválasztania az előadó módhoz.
Válassza az Óra0, Óra1 vagy Óra2 lehetőséget a coefsel bemeneti regiszter bemeneti órajelének megadásához. A paraméter engedélyezéséhez válassza a Coefsel bemenet regisztrálása lehetőséget.
folytatás…

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 52

Visszajelzés küldése

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Paraméter
Mi az aszinkron törlési bemenet forrása?

IP generált paraméter

Érték

gui_coef_regi ster_aclr

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

gui_coef_regi ster_sclr

NINCS SCLR0 SCLR1

Együttható_0 Konfiguráció

coef0_0 - coef0_7

0x00000 0xFFFFFF

Együttható_1 Konfiguráció

coef1_0 - coef1_7

0x00000 0xFFFFFF

Együttható_2 Konfiguráció

coef2_0 - coef2_7

0x00000 0xFFFFFF

Együttható_3 Konfiguráció

coef3_0 - coef3_7

0x00000 0xFFFFFF

8.6.5. Akkumulátor fül

34. táblázat: Akkumulátor fül

Paraméter

IP generált paraméter

Érték

Engedélyezi az akkumulátort?

akkumulátor

IGEN NEM

Mi az akkumulátoros működés típusa?

accum_directi ADD,

ALATTI

Alapértelmezett érték NINCS
EGYIK SEM
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Leírás
Megadja az aszinkron tiszta forrást a coefsel bemeneti regiszterhez. A paraméter engedélyezéséhez válassza a Coefsel bemenet regisztrálása lehetőséget.
Megadja a szinkron törlési forrást a coefsel bemeneti regiszterhez. A paraméter engedélyezéséhez válassza a Coefsel bemenet regisztrálása lehetőséget.
Megadja ennek az első szorzónak az együttható értékeit. A bitek számának meg kell egyeznie a Milyen széles legyen az együttható szélessége? paraméter. A paraméter engedélyezéséhez a COEF-et vagy a CONSTANT-t kell kiválasztania az előadó módhoz.
Megadja ennek a második szorzónak az együttható értékeit. A bitek számának meg kell egyeznie a Milyen széles legyen az együttható szélessége? paraméter. A paraméter engedélyezéséhez a COEF-et vagy a CONSTANT-t kell kiválasztania az előadó módhoz.
Megadja ennek a harmadik szorzónak az együttható értékeit. A bitek számának meg kell egyeznie a Milyen széles legyen az együttható szélessége? paraméter. A paraméter engedélyezéséhez a COEF-et vagy a CONSTANT-t kell kiválasztania az előadó módhoz.
Megadja ennek a negyedik szorzónak az együttható értékeit. A bitek számának meg kell egyeznie a Milyen széles legyen az együttható szélessége? paraméter. A paraméter engedélyezéséhez a COEF-et vagy a CONSTANT-t kell kiválasztania az előadó módhoz.

Alapértelmezett érték NO
HOZZÁAD

Leírás
Válassza az IGEN lehetőséget az akkumulátor engedélyezéséhez. Az akkumulátor funkció használatakor ki kell választani az összeadó egység kimenetének regisztrálását.
Meghatározza az akkumulátor működését: · ADD az összeadás művelethez · SUB a kivonás művelethez. Az Akkumulátor engedélyezése? paramétert az opció engedélyezéséhez.
folytatás…

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Paraméter
Preload Constant Előtöltési állandó engedélyezése

IP generált paraméter

Érték

gui_ena_prelo Be

ad_const

Mire csatlakozik az akumulációs port bemenete?

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Válassza ki az előtöltési loadconst_val értékét 0 – 64 között

állandó

Mi az óra bemeneti forrása?

gui_accum_sl oad_register_ óra

Óra0 Óra1 Óra2

Mi az aszinkron törlési bemenet forrása?

gui_accum_sl oad_register_ aclr

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

gui_accum_sl oad_register_ slr

NINCS SCLR0 SCLR1

Dupla akkumulátor engedélyezése

gui_double_a Be

ccum

Alapértelmezett érték

Leírás

Engedélyezze az accum_sload vagy

sload_accum jelek és regiszter bemenet

a bemenet dinamikus kiválasztásához a

akkumulátor.

Ha accum_sload alacsony vagy sload_accum, a szorzó kimenete az akkumulátorba kerül.

Ha accum_sload magas vagy sload_accum, akkor a felhasználó által megadott előterhelési állandó betáplálódik az akkumulátorba.

Az Akkumulátor engedélyezése? paramétert az opció engedélyezéséhez.

ACCUM_SL OAD

Megadja az accum_sload/sload_accum jel viselkedését.
ACCUM_SLOAD: Hajtsa az accum_sload low paramétert a szorzókimenet betöltéséhez az akkumulátorra.
SLOAD_ACCUM: Hajtsa meg a sload_accum magas értéket a szorzó kimenetének az akkumulátorba való betöltéséhez.
A paraméter engedélyezéséhez ki kell választania az Előtöltési állandó engedélyezése lehetőséget.

Adja meg az előre beállított állandó értéket.

Ez az érték 2N lehet, ahol N az előre beállított állandó érték.

Ha N=64, akkor ez egy állandó nullát jelent.

A paraméter engedélyezéséhez ki kell választania az Előtöltési állandó engedélyezése lehetőséget.

Óra0

Válassza az Óra0, Óra1 vagy Óra2 lehetőséget az accum_sload/sload_acum regiszter bemeneti órajelének megadásához.
A paraméter engedélyezéséhez ki kell választania az Előtöltési állandó engedélyezése lehetőséget.

EGYIK SEM

Megadja az accum_sload/sload_accum regiszter aszinkron törlési forrását.
A paraméter engedélyezéséhez ki kell választania az Előtöltési állandó engedélyezése lehetőséget.

EGYIK SEM

Megadja az accum_sload/sload_accum regiszter szinkron törlési forrását.
A paraméter engedélyezéséhez ki kell választania az Előtöltési állandó engedélyezése lehetőséget.

Engedélyezi a dupla akkumulátoros regisztert.

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 54

Visszajelzés küldése

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

8.6.6. Szisztolés/Chainout Tab

35. táblázat: Szisztolés/Lánctalanítás Összegző Tab

Paraméter Leláncolási összeadó engedélyezése

IP generált paraméter

Érték

chainout_add IGEN,

NEM

Mi a láncleválasztó összeadó művelet típusa?

chainout_add ADD,

er_direction

ALATTI

Engedélyezi a `negatív' bemenetet a láncleválasztási összeadóhoz?

Port_negate

PORT_USED, PORT_UNUSED

Regisztrálja a `negatív' bemenetet? negate_regist er

NEM REGISZTRÁLT, CLOCK0, CLOCK1, CLOCK2, CLOCK3

Mi az aszinkron törlési bemenet forrása?

negate_aclr

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

negate_sclr

NINCS SCLR0 SCLR1

Szisztolés késleltetés
Engedélyezze a szisztolés késleltetési regisztereket

gui_systolic_d Be

Elay

Mi az óra bemeneti forrása?

gui_systolic_d CLOCK0,

elay_clock

ÓRA1,

Alapértelmezett érték
NEM

Leírás
Válassza az IGEN lehetőséget a láncleválasztó modul engedélyezéséhez.

HOZZÁAD

Meghatározza a láncleválasztási összeadó műveletét.
A kivonási művelethez a SIGNED értéket kell kiválasztani a Mi az ábrázolási formátum az A szorzó bemeneteknél? és Mi a szorzó B bemenetek ábrázolási formátuma? a Szorzók lapon.

PORT_UN HASZNÁLT

Válassza ki a PORT_USED lehetőséget a bemeneti jel negálásának engedélyezéséhez.
Ez a paraméter érvénytelen, ha a láncleválasztási összeadó le van tiltva.

UNNREGIST ERED

A bemeneti regiszter engedélyezése a negatív bemeneti jelhez, és megadja a bemeneti órajelet a negatív regiszterhez.
Válassza az NEM REGISZTRÁLT lehetőséget, ha nincs szükség a negativ bemeneti regiszterre
Ez a paraméter érvénytelen, ha a következőket választja:
· NEM az Enable chainout adder vagy
· PORT_UNUSED: Engedélyezi a „negatív” bemenetet a láncleválasztó összeadóhoz? paraméter ill

EGYIK SEM

Megadja a negatív regiszter aszinkron törlési forrását.
Ez a paraméter érvénytelen, ha a következőket választja:
· NEM az Enable chainout adder vagy
· PORT_UNUSED: Engedélyezi a „negatív” bemenetet a láncleválasztó összeadóhoz? paraméter ill

EGYIK SEM

Megadja a szinkron törlési forrást a negációs regiszterhez.
Ez a paraméter érvénytelen, ha a következőket választja:
· NEM az Enable chainout adder vagy
· PORT_UNUSED: Engedélyezi a „negatív” bemenetet a láncleválasztó összeadóhoz? paraméter ill

Off CLOCK0

Válassza ezt a lehetőséget a szisztolés mód engedélyezéséhez. Ez a paraméter akkor érhető el, ha 2-t vagy 4-et választ a Mennyi a szorzók száma? paraméter. A szisztolés késleltetési regiszterek használatához engedélyeznie kell az összeadó egység regiszter kimenetét.
Megadja a bemeneti órajelet a szisztolés késleltetési regiszterhez.
folytatás…

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05

Paraméter

IP generált paraméter

Érték

ÓRA2,

Mi az aszinkron törlési bemenet forrása?

gui_systolic_d elay_aclr

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

gui_systolic_d elay_sclr

NINCS SCLR0 SCLR1

Alapértelmezett érték
EGYIK SEM
EGYIK SEM

Leírás
A beállítás engedélyezéséhez ki kell választania a szisztolés késleltetési regiszterek engedélyezését.
Megadja a szisztolés késleltetési regiszter aszinkron törlési forrását. A beállítás engedélyezéséhez ki kell választania a szisztolés késleltetési regiszterek engedélyezését.
Megadja a szisztolés késleltetési regiszter szinkron törlési forrását. A beállítás engedélyezéséhez ki kell választania a szisztolés késleltetési regiszterek engedélyezését.

8.6.7. Csővezetés fül

36. táblázat: Csővezetés fül

Paraméter Pipelining Configuration

IP generált paraméter

Érték

Szeretné hozzáadni a pipeline regisztert a bemenethez?

gui_pipelining Nem, igen

Alapértelmezett érték
Nem

Kérjük, adja meg a

késleltetés

késleltetési óra száma

ciklusok

Bármilyen 0-nál nagyobb érték

Mi az óra bemeneti forrása?

gui_input_late ncy_clock

ÓRA0, ÓRA1, ÓRA2

Mi az aszinkron törlési bemenet forrása?

gui_input_late ncy_aclr

NINCS ACLR0 ACLR1

Mi a szinkron törlési bemenet forrása?

gui_input_late ncy_sclr

NINCS SCLR0 SCLR1

ÓRA0 NINCS NINCS

Leírás
Válassza az Igen lehetőséget, ha a bemeneti jelekhez további csővezeték-regiszterszintet szeretne engedélyezni. 0-nál nagyobb értéket kell megadnia a Kérjük, adja meg a késleltetési óraciklusok számát paraméterhez.
Meghatározza a kívánt késleltetést az óraciklusokban. A folyamatregiszter egy szintje = 1 késleltetés az órajelben. IGEN-t kell választania a Hozzá kívánja adni a csővezeték-regisztert a bemenethez? hogy engedélyezze ezt az opciót.
Válassza az Óra0, Óra1 vagy Óra2 lehetőséget a csővezeték-regiszter bemeneti órajelének engedélyezéséhez és megadásához. IGEN-t kell választania a Hozzá kívánja adni a csővezeték-regisztert a bemenethez? hogy engedélyezze ezt az opciót.
Megadja a regiszter aszinkron törlési forrását a további folyamatregiszterhez. IGEN-t kell választania a Hozzá kívánja adni a csővezeték-regisztert a bemenethez? hogy engedélyezze ezt az opciót.
Megadja a regiszter szinkron törlési forrását a további folyamatregiszterhez. IGEN-t kell választania a Hozzá kívánja adni a csővezeték-regisztert a bemenethez? hogy engedélyezze ezt az opciót.

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 56

Visszajelzés küldése

683490 | 2020.10.05 Visszajelzés küldése

9. ALTMEMMULT (memória alapú állandó együttható szorzó) IP Core

Figyelem:

Az Intel megszüntette ennek az IP-címnek a támogatását az Intel Quartus Prime Pro Edition 20.3-as verziójában. Ha a tervezésben az IP-mag az Intel Quartus Prime Pro Edition eszközeit célozza meg, lecserélheti az IP-t LPM_MULT Intel FPGA IP-re, vagy újragenerálhatja az IP-címet, és lefordíthatja a tervet az Intel Quartus Prime Standard Edition szoftverrel.

Az ALTMEMMULT IP magot memóriaalapú szorzók létrehozására használják az Intel FPGA-kban található onchip memóriablokkokkal (M512, M4K, M9K és MLAB memóriablokkokkal). Ez az IP-mag akkor hasznos, ha nem rendelkezik elegendő erőforrással a szorzók logikai elemekben (LE) vagy dedikált szorzóerőforrásokban való megvalósításához.
Az ALTMEMMULT IP mag egy szinkron funkció, amelyhez óra kell. Az ALTMEMMULT IP mag egy adott paraméter- és specifikációkészlethez a lehető legkisebb áteresztőképességű és késleltetésű szorzót valósítja meg.
A következő ábra az ALTMEMMULT IP mag portjait mutatja.

21. ábra ALTMEMMULT portok

ALTMEMMULT

data_in[] sload_data coeff_in[]

result[] result_valid load_done

sload_coeff

slr óra
inst

Kapcsolódó információs szolgáltatások a 71. oldalon

9.1. Jellemzők
Az ALTMEMMULT IP mag a következő funkciókat kínálja: · Csak memória alapú szorzót hoz létre a lapkán található memóriablokkokkal
Intel FPGA-k · Támogatja az 1 bites adatszélességet · Támogatja az előjeles és előjel nélküli adatmegjelenítési formátumot · Támogatja a csővezetékezést rögzített kimeneti késleltetéssel

ISO 9001: 2015 bejegyezve

9. ALTMEMMULT (memória alapú állandó együttható szorzó) IP Core 683490 | 2020.10.05
· Több állandót tárol a véletlen hozzáférésű memóriában (RAM)
· Lehetőséget biztosít a RAM blokk típusának kiválasztására
· Támogatja az opcionális szinkron tiszta és terhelésvezérlő bemeneti portokat
9.2. Verilog HDL prototípus
A következő Verilog HDL prototípus a Verilog Designban található File (.v) altera_mf.v a eda szintézis könyvtár.
module altmemmult #(paraméter coeff_representation = "SIGNED", paraméter együttható 0 = "UNUSED", paraméter data_representation = "SIGNED", paraméter szánt_device_family = "unused", paraméter max_clock_cycles_per_result = 1, paraméter száma_együttható = 1, paraméter "AUTOlock_type" paraméter total_latency = 1, paraméter szélesség_c = 1, paraméter szélesség_d = 1, paraméter width_r = 1, paraméter width_s = 1, paraméter lpm_type = "altmemmult", paraméter lpm_hint = "unused" ( bemeneti vezeték óra, bemeneti vezeték [width_c-1: bemenet vezeték sload_coeff, bemeneti vezeték sload_data)/* szintézis syn_black_box=0 */; végmodul
9.3. VHDL komponens nyilatkozat
A VHDL komponens deklarációja a VHDL tervezésben található File (.vhd) altera_mf_components.vhd a librariesvhdlaltera_mf könyvtárban.
komponens altmemmult generic ( coeff_representation:string := “SIGNED”; coefficient0:string := “UNUSED”; data_representation:string := “SIGNED”; tervezett_eszköz_család:karakterlánc := “unused”; max_clock_cycles_ural_perális_resultof:1. := 1; ram_block_type:string „altmemmult”); port( clock:in std_logic; coeff_in:in std_logic_vector(width_c-1 downto 1) := (others => '0'); data_in:in std_logic_vector(width_d-0 downto 1);

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 58

Visszajelzés küldése

9. ALTMEMMULT (memória alapú állandó együttható szorzó) IP Core 683490 | 2020.10.05

load_done:out std_logic; result:out std_logic_vector(width_r-1 downto 0); result_valid:out std_logic; slr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (egyéb => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); végkomponens;

9.4. Portok

A következő táblázatok felsorolják az ALTMEMMULT IP mag bemeneti és kimeneti portjait.

37. táblázat: ALTMEMMULT bemeneti portok

Port neve

Kívánt

Leírás

óra

Igen

Óra bemenet a szorzóba.

coeff_in[]

Nem

Együttható bemeneti port a szorzóhoz. A bemeneti port mérete a WIDTH_C paraméter értékétől függ.

data_in[]

Igen

Adatbeviteli port a szorzóhoz. A bemeneti port mérete a WIDTH_D paraméter értékétől függ.

slr

Nem

Szinkron törlés bemenet. Ha nincs használatban, az alapértelmezett érték aktív magas.

Sel[]

Nem

Fix együttható kiválasztása. A bemeneti port mérete a WIDTH_S-től függ

paraméter értéke.

sload_coeff

Nem

Szinkron terhelési együttható bemeneti port. Az aktuálisan kiválasztott együttható értéket lecseréli a coeff_in bemenetben megadott értékre.

sload_data

Nem

Szinkron terhelési adatbeviteli port. Jel, amely új szorzási műveletet határoz meg, és töröl minden meglévő szorzási műveletet. Ha a MAX_CLOCK_CYCLES_PER_RESULT paraméter értéke 1, a sload_data bemeneti port figyelmen kívül marad.

38. táblázat: ALTMEMMULT kimeneti portok

Port neve

Kívánt

Leírás

eredmény[]

Igen

Szorzó kimeneti port. A bemeneti port mérete a WIDTH_R paraméter értékétől függ.

eredmény_érvényes

Igen

Azt jelzi, ha a kimenet egy teljes szorzás érvényes eredménye. Ha a MAX_CLOCK_CYCLES_PER_RESULT paraméter értéke 1, akkor a result_valid kimeneti port nem kerül felhasználásra.

load_done

Nem

Azt jelzi, hogy az új együttható betöltése befejeződött. A load_done jel akkor érvényes, ha egy új együttható betöltése befejeződött. Hacsak a load_done jel nem magas, más együtthatóérték nem tölthető be a memóriába.

9.5. Paraméterek

Az alábbi táblázat felsorolja az ALTMEMMULT IP mag paramétereit.

39. táblázat.
WIDTH_D WIDTH_C

ALTMEMMULT paraméterek
Paraméter neve

Típus Kötelező

Leírás

Integer Igen

Megadja a data_in[] port szélességét.

Integer Igen

Megadja a coeff_in[] port szélességét. folytatás…

Visszajelzés küldése

Intel FPGA Integer Aritmetic IP Cores felhasználói kézikönyv 59

9. ALTMEMMULT (memória alapú állandó együttható szorzó) IP Core 683490 | 2020.10.05

Paraméter neve WIDTH_R WIDTH

Dokumentumok / Források

intel FPGA Integer Aritmetic IP magok [pdf] Felhasználói útmutató
FPGA egész szám aritmetikai IP magok, egész szám aritmetikai IP magok, aritmetikai IP magok, IP magok

Hivatkozások

Felhasználói kézikönyv

FPGA egész szám aritmetikai IP magok

Dokumentumok / Források

Hivatkozások

Hagyj megjegyzést

Válasz visszavonása