25G Ethernet Intel® FPGA IP kibocsátási megjegyzések
Felhasználói kézikönyv
25G Ethernet Intel FPGA IP kiadási megjegyzések (Intel Agilex eszközök)
Az Intel® FPGA IP-verziói egyeznek az Intel Quartus® Prime Design Suite szoftververzióival a 19.1-es verzióig. Az Intel Quartus Prime Design Suite szoftver 19.2-es verziójától kezdődően az Intel FPGA IP új verziószámítási sémával rendelkezik.
Az Intel FPGA IP verziószáma (XYZ) az Intel Quartus Prime szoftver minden verziójával változhat. Változás a következőkben:
- X az IP jelentős felülvizsgálatát jelzi. Ha frissíti az Intel Quartus Prime szoftvert, újra kell generálnia az IP-t.
- Y azt jelzi, hogy az IP új funkciókat tartalmaz. Újragenerálja az IP-címét, hogy tartalmazza ezeket az új funkciókat.
- A Z azt jelzi, hogy az IP kisebb változtatásokat tartalmaz. Újragenerálja az IP-címét, hogy belefoglalja ezeket a változtatásokat.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
1. táblázat v1.0.0 2022.09.26
| Intel Quartus Prime verzió | Leírás | Hatás |
| 22.3 | Támogatás hozzáadva az Intel Agilex™ F-tile eszközcsaládhoz. • Csak a 25G sebesség támogatott. • Az 1588-as Precision Time Protocol nem támogatott. |
— |
Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.
ISO
9001:2015
Bejegyzett
25G Ethernet Intel FPGA IP kiadási megjegyzések (Intel Stratix 10 eszközök)
Ha egy adott IP-verzióhoz nem érhető el kibocsátási megjegyzés, akkor az IP-cím nem változik az adott verzióban. A v18.1-ig terjedő IP-frissítésekkel kapcsolatos információkért tekintse meg az Intel Quartus Prime Design Suite frissítési kiadási megjegyzéseit.
Az Intel FPGA IP-verziói megfelelnek az Intel Quartus Prime Design Suite szoftververzióknak a 19.1-es verzióig. Az Intel Quartus Prime Design Suite szoftver 19.2-es verziójától kezdve, az Intel
Az FPGA IP-nek új verziózási sémája van.
Az Intel FPGA IP verziószáma (XYZ) az Intel Quartus Prime szoftver minden verziójával változhat. Változás a következőkben:
- X az IP jelentős felülvizsgálatát jelzi. Ha frissíti az Intel Quartus Prime szoftvert, újra kell generálnia az IP-t.
- Y azt jelzi, hogy az IP új funkciókat tartalmaz. Újragenerálja az IP-címét, hogy tartalmazza ezeket az új funkciókat.
- A Z azt jelzi, hogy az IP kisebb változtatásokat tartalmaz. Újragenerálja az IP-címét, hogy belefoglalja ezeket a változtatásokat.
Kapcsolódó információk
- Intel Quartus Prime Design Suite frissítési kibocsátási megjegyzések
- 25G Ethernet Intel Stratix®10 FPGA IP felhasználói kézikönyv Archívum
- 25G Ethernet Intel Stratix® 10 FPGA IP Design Example Felhasználói kézikönyv Archívum
- Hiba a 25G Ethernet Intel FPGA IP-hez a Tudásbázisban
2.1. 25G Ethernet Intel FPGA IP v19.4.1
2. táblázat v19.4.1 2020.12.14
| Intel Quartus Prime verzió | Leírás | Hatás |
| 20.4 | Hossz-ellenőrző frissítés a VLAN-kereteken: • A 25G Ethernet Intel FPGA IP korábbi verzióiban a túlméretezett keret hiba a következő feltételek teljesülése esetén érvényesül: 1. VLAN a. A VLAN felismerés engedélyezve van. b. Az IP a maximális TX/RX kerethossznak és 1-4 oktettnek megfelelő hosszúságú kereteket ad/fogad. 2. SVLAN a. Az SVLAN-érzékelés engedélyezve van. b. Az IP a maximális TX/RX kerethossznak és 1-8 oktettnek megfelelő hosszúságú kereteket ad/fogad. • Ebben a verzióban az IP-cím frissítve van, hogy kijavítsa ezt a viselkedést. |
— |
| Frissítettük az Avalon® memórialeképezett interfész hozzáférését a status_* interfészhez, hogy megakadályozzuk az Avalon memórialeképezett időkorlátját a nem létező címek olvasása során: • A 25G Ethernet Intel FPGA IP korábbi verzióiban az Avalon memórialeképezett interfész a status_* interfészen nem létező címekre történő beolvasása a status_waitrequest parancsot érvényesítette mindaddig, amíg az Avalon memórialeképezett mester kérése lejár. A problémát most javítottuk, hogy ne tartsunk várakozó kérést, ha nem létező címhez férünk hozzá. |
— | |
| Az RS-FEC-kompatibilis változatok már 100%-os átvitelt támogatnak. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
3. táblázat v19.4.0 2019.12.16
| Intel Quartus Prime verzió | Leírás | Hatás |
| 19.4 | rx_am_lock viselkedésváltozás: • A 25G Ethernet Intel FPGA IP korábbi verzióiban az rx_am_lock jel ugyanúgy viselkedik, mint az rx_block_lock minden változatban. • Ebben a verzióban az RSFEC-kompatibilis IP-változatoknál az rx_am_lock mostantól érvényesíti az igazítási zárolást. A nem RSFEC-kompatibilis változatok esetében az rx_am_lock továbbra is ugyanúgy viselkedik, mint az rx_block_lock. |
Az interfészjel, az rx_am_lock, az RSFEC-kompatibilis változatok korábbi verzióitól eltérően viselkedik. |
| Frissítettük az RX MAC Start of Packetet: • A korábbi verziókban az RX MAC csak a START karaktert ellenőrzi a csomag kezdetének meghatározásához. • Ebben a verzióban az RX MAC alapértelmezés szerint a START karakteren kívül a Start of Frame Limiter (SFD) számára is ellenőrzi a bejövő csomagokat. • Ha a preambulum átadási mód engedélyezve van, a MAC csak a START karaktert ellenőrzi, hogy lehetővé tegye az egyéni előtagot. |
— | |
| Új regiszter hozzáadva a preambulum ellenőrzésének engedélyezéséhez: • Az RX MAC regiszterekben a 0x50A [4] eltolású regiszter 1-re írható, hogy lehetővé tegye a preambulum ellenőrzését. Ez a regiszter egy „nem érdekel”, ha a preambulum áthaladás engedélyezve van. |
— |
2.3. 25G Ethernet Intel FPGA IP v19.3.0
4. táblázat v19.3.0 2019.09.30
| Intel Quartus Prime verzió | Leírás | Hatás |
| 19.3 | A MAC+PCS+PMA változat esetén az adó-vevő burkoló modul neve dinamikusan generálódik. Ez megakadályozza a nem kívánt modulütközést, ha az IP több példányát használják egy rendszerben. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
5. táblázat v19.2.0 2019.07.01
| Intel Quartus Prime verzió | Leírás | Hatás |
| 19.2 | Tervezés plample 25G Ethernet Intel FPGA IP-hez: • Frissítettük az Intel Stratix® 10 eszközök célfejlesztő készletét az Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kitről Intel Stratix 10 10 GX Signal Integrity L-Tile (termelés) Fejlesztőkészlet. |
— |
2.5. 25G Ethernet Intel FPGA IP v19.1
6. táblázat v19.1, 2019. április
| Leírás | Hatás |
| Új funkció hozzáadva – adaptív mód az RX PMA adaptációhoz: • Új paraméter hozzáadva – az automatikus adaptáció aktiválásának engedélyezése RX PMA CTLE/DFE módban. |
Ezek a változtatások nem kötelezőek. Ha nem frissíti az IP-magot, az nem rendelkezik ezzel az új funkcióval. |
| Az Altera Debug Master Endpoint (ADME) engedélyezése paramétert átnevezte a Native PHY Debug Master Endpoint (NPDME) engedélyezésére az Intel Quartus Prime Pro Edition szoftverben történt Intel márkaváltásnak megfelelően. Az Intel Quartus Prime Standard Edition szoftver továbbra is az Altera Debug Master Endpoint (ADME) engedélyezése funkciót használja. | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
7. táblázat: 18.1-es verzió, 2018. szeptember
| Leírás | Hatás |
| Új funkció hozzáadva – választható PMA: • Új paraméter hozzáadva – Core Variants. |
Ezek a változtatások nem kötelezőek. Ha nem frissíti az IP-magot, az nem rendelkezik ezekkel az új funkciókkal. |
| • Új jel hozzáadva az 1588 Precision Time Protocol Interface-hez – latency_sclk. | |
| Tervezés plample 25G Ethernet Intel FPGA IP-hez: Az Intel Stratix 10 eszközök célfejlesztő készletét Stratix 10 GX FPGA fejlesztőkészletről Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kitre nevezték át. |
— |
Kapcsolódó információk
- 25G Ethernet Intel Stratix 10 FPGA IP felhasználói kézikönyv
- 25G Ethernet Intel Stratix 10 FPGA IP Design Example Felhasználói kézikönyv
- Hiba a 25G Ethernet IP maghoz a Tudásbázisban
2.7. 25G Ethernet Intel FPGA IP v18.0
8. táblázat: 18.0-s verzió, 2018. május
| Leírás | Hatás |
| Első kiadás Intel Stratix 10 eszközökhöz. | — |
2.8. 25G Ethernet Intel Stratix 10 FPGA IP felhasználói kézikönyv Archívum
Az IP-verziók megegyeznek az Intel Quartus Prime Design Suite szoftververzióival 19.1-ig. Az Intel Quartus Prime Design Suite szoftver 19.2-es vagy újabb verziójától kezdve az IP-magok új IP-verziós sémával rendelkeznek.
Ha egy IP-magverzió nem szerepel a listán, akkor az előző IP-magverzió felhasználói útmutatója érvényes.
| Intel Quartus Prime verzió | IP Core verzió | Felhasználói kézikönyv |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP felhasználói kézikönyv |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP felhasználói kézikönyv |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP felhasználói kézikönyv |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 FPGA IP felhasználói kézikönyv |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 FPGA IP felhasználói kézikönyv |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP felhasználói kézikönyv |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP felhasználói kézikönyv |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP felhasználói kézikönyv |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP Design Example Felhasználói kézikönyv Archívum
Az IP-verziók megegyeznek az Intel Quartus Prime Design Suite szoftververzióival 19.1-ig. Az Intel Quartus Prime Design Suite szoftver 19.2-es vagy újabb verziójától kezdve az IP-magok új IP-verziós sémával rendelkeznek.
Ha egy IP-magverzió nem szerepel a listán, akkor az előző IP-magverzió felhasználói útmutatója érvényes.
| Intel Quartus Prime verzió | IP Core verzió | Felhasználói kézikönyv |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Felhasználói kézikönyv |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Felhasználói kézikönyv |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Felhasználói kézikönyv |
25G Ethernet Intel FPGA IP kiadási megjegyzések (Intel Arria 10 eszközök)
Ha egy adott IP-verzióhoz nem érhető el kibocsátási megjegyzés, akkor az IP-cím nem változik az adott verzióban. A v18.1-ig terjedő IP-frissítésekkel kapcsolatos információkért tekintse meg az Intel Quartus Prime Design Suite frissítési kiadási megjegyzéseit.
Az Intel FPGA IP-verziói megfelelnek az Intel Quartus Prime Design Suite szoftververzióknak a 19.1-es verzióig. Az Intel Quartus Prime Design Suite szoftver 19.2-es verziójától kezdődően az Intel FPGA IP új verziószámítási sémával rendelkezik.
Az Intel FPGA IP verziószáma (XYZ) az Intel Quartus Prime szoftver minden verziójával változhat. Változás a következőkben:
- X az IP jelentős felülvizsgálatát jelzi. Ha frissíti az Intel Quartus Prime szoftvert, újra kell generálnia az IP-t.
- Y azt jelzi, hogy az IP új funkciókat tartalmaz. Újragenerálja az IP-címét, hogy tartalmazza ezeket az új funkciókat.
- A Z azt jelzi, hogy az IP kisebb változtatásokat tartalmaz. Újragenerálja az IP-címét, hogy belefoglalja ezeket a változtatásokat.
Kapcsolódó információk
- Intel Quartus Prime Design Suite frissítési kibocsátási megjegyzések
- 25G Ethernet Intel Arria® 10 FPGA IP felhasználói útmutató
- 25G Ethernet Intel Arria® 10 FPGA IP Design Example Felhasználói kézikönyv
- Hiba a 25G Ethernet Intel FPGA IP-hez a Tudásbázisban
3.1. 25G Ethernet Intel FPGA IP v19.4.1
9. táblázat v19.4.1 2020.12.14
| Intel Quartus Prime verzió | Leírás | Hatás |
| 20.4 | Hossz-ellenőrző frissítés a VLAN-kereteken: • A 25G Ethernet Intel FPGA IP korábbi verzióiban a túlméretezett keret hiba a következő feltételek teljesülése esetén érvényesül: 1. VLAN a. A VLAN felismerés engedélyezve van. b. Az IP a maximális TX/RX kerethossznak és 1-4 oktettnek megfelelő hosszúságú kereteket ad/fogad. 2. SVLAN a. Az SVLAN-érzékelés engedélyezve van. b. Az IP a maximális TX/RX kerethossznak és 1-8 oktettnek megfelelő hosszúságú kereteket ad/fogad. • Ebben a verzióban az IP-cím frissítve van, hogy kijavítsa ezt a viselkedést. |
— |
| Frissítettük az Avalon memórialeképezett interfész hozzáférését a status_* interfészhez, hogy megakadályozzuk az Avalon memórialeképezett időkorlátját a nem létező címek olvasása során: • Az IP frissítésre kerül, hogy visszavonja a várakozási kérést, ha nem létező címhez férnek hozzá a status_* felületen. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
10. táblázat v19.4.0 2019.12.16
| Intel Quartus Prime verzió | Leírás | Hatás |
| 19.4 | rx_am_lock viselkedésváltozás: • A 25G Ethernet Intel FPGA IP korábbi verzióiban az rx_am_lock jel ugyanúgy viselkedik, mint az rx_block_lock minden változatban. • Ebben a verzióban az RSFEC-kompatibilis IP-változatoknál az rx_am_lock mostantól érvényesíti az igazítási zárolást. A nem RSFEC-kompatibilis változatok esetében az rx_am_lock továbbra is ugyanúgy viselkedik, mint az rx_block_lock. |
Az interfészjel, az rx_am_lock, az RSFEC-kompatibilis változatok korábbi verzióitól eltérően viselkedik. |
| Frissítettük az RX MAC Start of Packetet: • A korábbi verziókban az RX MAC csak a START karaktert ellenőrzi a csomag kezdetének meghatározásához. • Ebben a verzióban az RX MAC alapértelmezés szerint a START karakteren kívül a Start of Frame Limiter (SFD) számára is ellenőrzi a bejövő csomagokat. • Ha a preambulum átadási mód engedélyezve van, a MAC csak a START karaktert ellenőrzi, hogy lehetővé tegye az egyéni előtagot. |
— | |
| Új regiszter hozzáadva a preambulum ellenőrzésének engedélyezéséhez: • Az RX MAC regiszterekben a 0x50A [4] eltolású regiszter 1-re írható, hogy lehetővé tegye a preambulum ellenőrzését. Ez a regiszter egy „nem érdekel”, ha a preambulum áthaladás engedélyezve van. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
11. táblázat v19.1, 2019. április
| Leírás | Hatás |
| Az Altera Debug Master Endpoint (ADME) engedélyezése paramétert átnevezte a Native PHY Debug Master Endpoint (NPDME) engedélyezésére az Intel Quartus Prime Pro Edition szoftverben történt Intel márkaváltásnak megfelelően. Az Intel Quartus Prime Standard Edition szoftver továbbra is az Altera Debug Master Endpoint (ADME) engedélyezése funkciót használja. | — |
3.4. 25G Ethernet IP Core v17.0
12. táblázat: 17.0-s verzió, 2017. május
| Leírás | Hatás |
| Hozzáadott árnyék funkció a statisztikai regiszterek olvasásához. • A TX statisztikai regiszterekben a 0x845 eltolásnál lévő CLEAR_TX_STATS regisztert új CNTR_TX_CONFIG regiszterre cserélte. Az új regiszter egy árnyékkérést és egy paritáshiba-törlő bitet ad az összes TX statisztikai regisztert törlő bithez. Új CNTR_RX_STATUS regiszter hozzáadva a 0x846 eltolásnál, amely egy paritáshiba bitet és egy állapotbitet tartalmaz az árnyékkéréshez. • Az RX statisztikai regiszterekben a CLEAR_RX_STATS regiszter 0x945 eltolásnál új CNTR_RX_CONFIG regiszterre cserélve. Az új regiszter egy árnyékkérést és egy paritáshiba törlő bitet ad a bithez. amely törli az összes TX statisztikai regisztert. Új CNTR_TX_STATUS regiszter hozzáadva a 0x946 eltolásnál, amely tartalmazza egy paritáshiba bitet és egy állapotbitet az árnyékkéréshez. |
Az új funkció a statisztikák számlálóinak megnövelt megbízhatóságát támogatja. Statisztikai számláló olvasásához először állítsa be az árnyékkérő bitet az adott regiszterkészlethez (RX vagy TX), majd olvassa el a regiszter pillanatképéből. A beolvasott értékek növekedése leáll, amíg az árnyék funkció érvényben van, de a mögöttes számlálók továbbra is növekednek. A kérés alaphelyzetbe állítása után a számlálók visszaállítják a felhalmozott értékeket. Ezenkívül az új regisztermezők tartalmazzák a parityerror állapotot és a törlési biteket. |
| Módosított RS-FEC igazítási marker formátum, hogy megfeleljen az IEEE 108by már véglegesített 802.3. szakaszának leírás. Korábban az RS-FEC funkció megfelelt a 25G/50G konzorcium 3. ütemezésének, az IEEE előtt specifikáció véglegesítése. |
Az RX RS-FEC immár mind a régi, mind az új igazítási markereket észleli és rögzíti, de a TX RS-FEC csak az új IEEE igazítási jelölőformátumot állítja elő. |
Kapcsolódó információk
- 25G Ethernet IP Core felhasználói kézikönyv
- Hiba a 25G Ethernet IP maghoz a Tudásbázisban
3.5. 25G Ethernet IP Core v16.1
13. táblázat: 16.1-es verzió, 2016. október
| Leírás | Hatás |
| Első kiadás az Intel FPGA IP Library-ban. | — |
Kapcsolódó információk
- 25G Ethernet IP Core felhasználói kézikönyv
- Hiba a 25G Ethernet IP maghoz a Tudásbázisban
3.6. 25G Ethernet Intel Arria® 10 FPGA IP felhasználói kézikönyv Archívum
Az IP-verziók megegyeznek az Intel Quartus Prime Design Suite szoftververzióival 19.1-ig. Az Intel Quartus Prime Design Suite szoftver 19.2-es vagy újabb verziójától kezdve az IP-magok új IP-verziós sémával rendelkeznek.
Ha egy IP-magverzió nem szerepel a listán, akkor az előző IP-magverzió felhasználói útmutatója érvényes.
| Intel Quartus Prime verzió | IP verzió | Felhasználói kézikönyv |
| 20.3 | 19.4.0 | 25G Ethernet Intel Arria® 10 FPGA IP felhasználói útmutató |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 FPGA IP felhasználói útmutató |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 FPGA IP felhasználói útmutató |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Design Example Felhasználó Útmutató Archívum
Az IP-verziók megegyeznek az Intel Quartus Prime Design Suite szoftververzióival 19.1-ig. Az Intel Quartus Prime Design Suite szoftver 19.2-es vagy újabb verziójától kezdve az IP-magok új IP-verziós sémával rendelkeznek.
Ha egy IP-magverzió nem szerepel a listán, akkor az előző IP-magverzió felhasználói útmutatója érvényes.
| Intel Quartus Prime verzió | IP Core verzió | Felhasználói kézikönyv |
| 16.1 | 16.1 | 25G Ethernet tervezés plample Felhasználói kézikönyv |
25G Ethernet Intel® FPGA IP kibocsátási megjegyzések
Online verzió
Visszajelzés küldése
ID: 683067
Verzió: 2022.09.26
Dokumentumok / Források
 |
Intel 25G Ethernet Intel FPGA IP [pdf] Felhasználói útmutató 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |