Aplicacións integradas de STMicroelectronics ST92F120

INTRODUCIÓN

Os microcontroladores para aplicacións integradas tenden a integrar cada vez máis periféricos e memorias máis grandes. Proporcionar os produtos axeitados coas funcións correctas, como Flash, EEPROM emulada e unha ampla gama de periféricos ao custo correcto é sempre un reto. É por iso que é obrigatorio reducir o tamaño da matriz do microcontrolador regularmente tan pronto como a tecnoloxía o permita. Este paso importante aplícase ao ST92F120.
O propósito deste documento é presentar as diferenzas entre o microcontrolador ST92F120 en tecnoloxía de 0.50 micras fronte ao ST92F124/F150/F250 en tecnoloxía de 0.35 micras. Ofrece algunhas pautas para actualizar aplicacións tanto para os seus aspectos de software como de hardware.
Na primeira parte deste documento, enuméranse as diferenzas entre os dispositivos ST92F120 e ST92F124/F150/F250. Na segunda parte descríbense as modificacións necesarias para o hardware e software da aplicación.

ACTUALIZACIÓN DO ST92F120 AO ST92F124/F150/F250
Os microcontroladores ST92F124/F150/F250 que usan tecnoloxía de 0.35 micras son similares aos microcontroladores ST92F120 que usan tecnoloxía de 0.50 micras, pero a redución úsase para engadir algunhas novas características e mellorar o rendemento dos dispositivos ST92F124/F150/F250. Case todos os periféricos manteñen as mesmas características, polo que este documento céntrase só nas seccións modificadas. Se non hai diferenza entre o periférico de 0.50 micras fronte ao de 0.35, agás a súa tecnoloxía e metodoloxía de deseño, non se presenta o periférico. O novo conversor analóxico a dixital (ADC) é o principal cambio. Este ADC usa un único conversor A/D de 16 canles con resolución de 10 bits en lugar de dous conversores A/D de 8 canles con resolución de 8 bits. A nova organización da memoria, novo reset e unidade de control do reloxo, vol internotagOs reguladores e os novos búfers de E/S serán case cambios transparentes para a aplicación. Os novos periféricos son a Controller Area Network (CAN) e a Interface de Comunicación Serial asíncrona (SCI-A).

PINOUTO
O ST92F124/F150/F250 foi deseñado para poder substituír ao ST92F120. Así, os pinouts son case iguais. As poucas diferenzas descríbense a continuación:

• Clock2 foi reasignado do porto P9.6 ao P4.1
• As canles de entrada analóxica foron reasignadas segundo a seguinte táboa.

Táboa 1. Asignación de canles de entrada analóxica

PIN	Pinout ST92F120	Pinout ST92F124/F150/F250
P8.7	A1IN0	AIN7
…	…	…
P8.0	A1IN7	AIN0
P7.7	A0IN7	AIN15
…	…	…
P7.0	A0IN0	AIN8

• RXCLK1(P9.3), TXCLK1/CLKOUT1 (P9.2), DCD1 (P9.3), RTS1 (P9.5) foron eliminados porque SCI1 foi substituído por SCI-A.
• Engadíronse A21(P9.7) ata A16 (P9.2) para poder abordar ata 22 bits externamente.
• Hai dous novos dispositivos periféricos CAN dispoñibles: TX2 e RX0 (CAN0) nos portos P0 e P5.0 e TX5.1 e RX1 (CAN1) nos pinos dedicados.

RW RESET ESTADO
No estado Restablecer, RW mantense alto cunha tracción interna débil mentres que non estaba no ST92F120.

DISTINTORES DE SCHMITT

• Os portos de E/S con disparadores Schmitt especiais xa non están presentes no ST92F124/F150/F250, pero son substituídos por portos de E/S con disparadores Schmitt de alta histéresis. Os pinos de E/S relacionados son: P6[5-4].
• Diferenzas sobre VIL e VIH. Consulte a táboa 2.

Táboa 2. Nivel de entrada Schmitt Trigger DC Características eléctricas
(VDD = 5 V ± 10 %, TA = –40 °C a +125 °C, a menos que se especifique o contrario)

Símbolo	Parámetro	Dispositivo	Valor			Unidade
			Min	Típ(1)	Máx
VIH	Entrada de disparador Schmitt estándar de alto nivel P2[5:4]-P2[1:0]-P3[7:4]-P3[2:0]- P4[4:3]-P4[1:0]-P5[7:4]-P5[2:0]- P6[3:0]-P6[7:6]-P7[7:0]-P8[7:0]- P9[7:0]	ST92F120	0.7 x VDD			V
		ST92F124/F150/F250	0.6 x VDD			V
VIL	Entrada de disparador Schmitt estándar de baixo nivel P2[5:4]-P2[1:0]-P3[7:4] P3[2:0]- P4[4:3]-P4[1:0]-P5[7:4]-P5[2:0]- P6[3:0]-P6[7:6]-P7[7:0]-P8[7:0]- P9[7:0]	ST92F120			0.8	V
		ST92F124/F150/F250			0.2 x VDD	V
	Entrada de baixo nivel High Hyst.Schmitt Trigger P4[7:6]-P6[5:4]	ST92F120			0.3 x VDD	V
		ST92F124/F150/F250			0.25 x VDD	V
VHYS	Histérese de entrada Disparador Schmitt estándar P2[5:4]-P2[1:0]-P3[7:4]-P3[2:0]- P4[4:3]-P4[1:0]-P5[7:4]-P5[2:0]- P6[3:0]-P6[7:6]-P7[7:0]-P8[7:0]- P9[7:0]	ST92F120		600		mV
		ST92F124/F150/F250		250		mV
	Histérese de entrada High Hyst. Schmitt Trigger P4[7:6]	ST92F120		800		mV
		ST92F124/F150/F250		1000		mV
	Histérese de entrada High Hyst. Schmitt Trigger P6[5:4]	ST92F120		900		mV
		ST92F124/F150/F250		1000		mV

A menos que se indique o contrario, os datos típicos baséanse en TA= 25°C e VDD= 5V. Só se informan para liñas de guía de deseño non probadas en produción.

ORGANIZACIÓN DA MEMORIA

Memoria externa
No ST92F120, só 16 bits estaban dispoñibles externamente. Agora, no dispositivo ST92F124/F150/F250, os 22 bits da MMU están dispoñibles externamente. Esta organización úsase para facilitar a dirección de ata 4 Mbytes externos. Pero os segmentos de 0h a 3h e de 20h a 23h non están dispoñibles externamente.

Organización do sector Flash
Os sectores F0 a F3 teñen unha nova organización nos dispositivos Flash 128K e 60K como se mostra na táboa 5 e na táboa 6. A táboa 3. e a táboa 4 mostran a organización anterior.

Táboa 3. Estrutura da memoria para o dispositivo Flash ST128F92 de 120K

Sector	Enderezos	Tamaño máximo
TestFlash (TF) (Reservado) Área OTP Rexistros de protección (reservados)	230000h a 231F7Fh 231F80h a 231FFBh 231FFCh a 231FFFh	8064 bytes 124 bytes 4 bytes
Flash 0 (F0) Flash 1 (F1) Flash 2 (F2) Flash 3 (F3)	000000h a 00FFFFh 010000h a 01BFFFh 01C000h a 01DFFFh 01E000h a 01FFFFh	64 kB 48 kB 8 kB 8 kB
EEPROM 0 (E0) EEPROM 1 (E1) EEPROM emulada	228000 h a 228 FFFh 22C000h a 22CFFFh 220000h a 2203FFh	4 kB 4 kB 1 Kbyte

Táboa 4. Estrutura da memoria para o dispositivo Flash ST60F92 de 120K

Sector	Enderezos	Tamaño máximo
TestFlash (TF) (Reservado) Área OTP Rexistros de protección (reservados)	230000h a 231F7Fh 231F80h a 231FFBh 231FFCh a 231FFFh	8064 bytes 124 bytes 4 bytes
Flash 0 (F0) Flash reservado 1 (F1) Flash 2 (F2)	000000 h a 000 FFFh 001000h a 00FFFFh 010000h a 01BFFFh 01C000h a 01DFFFh	4 kB 60 kB 48 kB 8 kB
EEPROM 0 (E0) EEPROM 1 (E1) EEPROM emulada	228000 h a 228 FFFh 22C000h a 22CFFFh 220000h a 2203FFh	4 kB 4 Kbytes 1 Kbyte

Sector	Enderezos	Tamaño máximo
TestFlash (TF) (Reservado) Área OTP Rexistros de protección (reservados)	230000h a 231F7Fh 231F80h a 231FFBh 231FFCh a 231FFFh	8064 bytes 124 bytes 4 bytes
Flash 0 (F0) Flash 1 (F1) Flash 2 (F2) Flash 3 (F3)	000000 h a 001 FFFh 002000 h a 003 FFFh 004000h a 00FFFFh 010000h a 01FFFFh	8 kB 8 kB 48 kB 64 kB

Sector	Enderezos	Tamaño máximo
EEPROM emulada por hardware sec-
tors	228000 h a 22 CFFFh	8 kB
(reservado)
EEPROM emulada	220000h a 2203FFh	1 Kbyte

Sector	Enderezos	Tamaño máximo
TestFlash (TF) (Reservado) Área OTP Rexistros de protección (reservados)	230000h a 231F7Fh 231F80h a 231FFBh 231FFCh a 231FFFh	8064 bytes 124 bytes 4 bytes
Flash 0 (F0) Flash 1 (F1) Flash 2 (F2) Flash 3 (F3)	000000 h a 001 FFFh 002000 h a 003 FFFh 004000h a 00BFFFh 010000 h a 013 FFFh	8 kB 8 kB 32 kB 16 kB
Sectores EEPROM emulados por hardware (reservado) EEPROM emulada	228000 h a 22 CFFFh   220000h a 2203FFh	8 kB   1 Kbyte

Dado que a localización do vector de restablecemento do usuario está definida no enderezo 0x000000, a aplicación pode usar o sector F0 como unha área de carga de arranque de usuario de 8 Kbytes ou os sectores F0 e F1 como unha área de 16 Kbytes.

Ubicación de rexistro de control de Flash e E3PROM
Para gardar un rexistro de punteiro de datos (DPR), os rexistros de control Flash e E3PROM (Emulated E2PROM) son remapeados desde a páxina 0x89 á páxina 0x88 onde se atopa a área E3PROM. Deste xeito, só se usa un DPR para apuntar tanto ás variables E3PROM como aos rexistros de control Flash e E2PROM. Pero os rexistros aínda están accesibles no enderezo anterior. Os novos enderezos rexistrais son:

• FCR 0x221000 e 0x224000
• ECR 0x221001 e 0x224001
• FESR0 0x221002 e 0x224002
• FESR1 0x221003 e 0x224003
  Na aplicación, estas localizacións de rexistro adoitan definirse no script de ligazón file.

RESET E UNIDADE DE CONTROL DO RELOXO (RCCU)
Oscilador

Implícase un novo oscilador de baixa potencia coas seguintes especificacións de destino:

• Máx. 200 µamp. consumo en modo Running,
• 0 amp. en modo de parada,

PLL
Engadiuse un bit (bit7 FREEN) ao rexistro PLLCONF (R246, páxina 55), isto é para activar o modo de execución libre. O valor de reinicio deste rexistro é 0x07. Cando se restablece o bit FREEN, ten o mesmo comportamento que no ST92F120, o que significa que o PLL está desactivado cando:

• entrar en modo de parada,
• DX(2:0) = 111 no rexistro PLLCONF,
• entrar en modos de baixa potencia (Wait For Interrupt ou Low Power Wait for Interrupt) seguindo a instrución WFI.

Cando se establece o bit FREEN e se produce algunha das condicións indicadas anteriormente, o PLL entra en modo de marcha libre e oscila a unha frecuencia baixa que normalmente é duns 50 kHz.
Ademais, cando o PLL fornece o reloxo interno, se o sinal do reloxo desaparece (por exemplo, debido a un resonador roto ou desconectado...), prodúcese automaticamente un sinal de reloxo de seguridade, que permite que o ST9 realice algunhas operacións de rescate.
A frecuencia deste sinal de reloxo depende dos bits DX[0..2] do rexistro PLLCONF (R246, páxina 55).
Consulte a folla de datos ST92F124/F150/F250 para obter máis detalles.

 VOL INTERNOTAGE REGULADOR
No ST92F124/F150/F250, o núcleo funciona a 3.3 V, mentres que as E/S aínda funcionan a 5 V. Para suministrar a alimentación de 3.3 V ao núcleo, engadiuse un regulador interno.

En realidade, este voltagO regulador consta de 2 reguladores:

• un vol. principaltagregulador e (VR),
• unha baixa potencia voltage regulador (LPVR).

O vol principaltagO regulador (VR) proporciona a corrente requirida polo dispositivo en todos os modos de funcionamento. O voltagO regulador (VR) estabilizase engadindo un capacitor externo (300 nF mínimo) nun dos dous pinos Vreg. Estes pinos Vreg non son capaces de controlar outros dispositivos externos e só se utilizan para regular a fonte de alimentación do núcleo interno.
A baixa potencia voltago regulador (LPVR) xera un vol non estabilizadotage de aproximadamente VDD/2, cunha disipación estática interna mínima. A corrente de saída é limitada, polo que non é suficiente para o modo de funcionamento completo do dispositivo. Proporciona un consumo de enerxía reducido cando o chip está en modo de baixa potencia (modos Esperar a interrupción, Esperar a interromper a baixa potencia, Parar ou Deter).
Cando o VR está activo, o LPVR desactívase automaticamente.

TEMPORIZADOR DE FUNCIÓN AMPLIADA

As modificacións de hardware no temporizador de funcións ampliadas do ST92F124/F150/F250 en comparación co ST92F120 só se refiren ás funcións de xeración de interrupcións. Pero engadiuse algunha información específica á documentación relativa ao modo de comparación forzada e ao modo One Pulse. Esta información pódese atopar na folla de datos actualizada ST92F124/F150/F250.

Captura de entrada/Comparación de saída
No ST92F124/F150/F250, as interrupcións IC1 e IC2 (OC1 e OC2) pódense activar por separado. Isto faise usando 4 novos bits no rexistro CR3:

• IC1IE=CR3[7]: Activación da interrupción da captura de entrada 1. Se se restablece, inhibírase a interrupción da captura de entrada 1. Cando se establece, xérase unha interrupción se se establece a bandeira ICF1.
• OC1IE=CR3[6]: Activación de interrupción de comparación de saída 1. Cando se restablece, inhibírase a interrupción da comparación de saída 1. Cando se establece, xérase unha interrupción se se establece a bandeira OCF2.
• IC2IE=CR3[5]: Activación da interrupción da captura de entrada 2. Cando se restablece, inhibírase a interrupción de Input Capture 2. Cando se establece, xérase unha interrupción se se establece a bandeira ICF2.
• OC2IE=CR3[4]: Activación de interrupción de comparación de saída 2. Cando se restablece, inhibírase a interrupción de comparación de saída 2. Cando se establece, xérase unha interrupción se se establece a bandeira OCF2.
  Nota: A interrupción IC1IE e IC2IE (OC1IE e OC2IE) non son significativas se o ICIE (OCIE) está configurado. Para ser tido en conta, o ICIE (OCIE) debe ser reiniciado.

Modo PWM
O bit OCF1 non pode ser configurado polo hardware no modo PWM, pero o bit OCF2 establécese cada vez que o contador coincide co valor do rexistro OC2R. Isto pode xerar unha interrupción se o OCIE está configurado ou se o OCIE se restablece e se configura OC2IE. Esta interrupción axudará a calquera aplicación onde os anchos de pulso ou os períodos necesiten ser cambiados de forma interactiva.

CONVERTIDOR A/D (ADC)
Engadiuse un novo conversor A/D coas seguintes características principais:

• 16 canles,
• resolución de 10 bits,
• Frecuencia máxima de 4 MHz (reloxo ADC),
• 8 ciclos de reloxo ADC para samptempo de descanso,
• Ciclo de reloxo de 20 ADC para o tempo de conversión,
• Lectura de entrada cero 0x0000,
• Lectura a escala completa 0xFFC0,
• A precisión absoluta é de ± 4 LSB.

Este novo conversor A/D ten a mesma arquitectura que o anterior. Aínda admite a función de control analóxico, pero agora só usa 2 das 16 canles. Estas dúas canles son contiguas e os enderezos das canles pódense seleccionar mediante o software. Coa solución anterior que usaba dúas celas ADC, estaban dispoñibles catro canles analóxicos de control pero en enderezos de canles fixos, canles 2 e 6.
Consulte a folla de datos actualizada ST92F124/F150/F250 para obter a descrición do novo convertidor A/D.
 I²C

RESTABLECIMIENTO DE BIT I²C IERRP
No ST92F124/F150/F250 I²C, o bit IERRP (I2CISR) pódese restablecer mediante o software aínda que se estableza unha das seguintes marcas:

• SCLF, ADDTX, AF, STOPF, ARLO e BERR no rexistro I2CSR2
• Bit SB no Rexistro I2CSR1

Non é certo para o ST92F120 I²C: o bit IERRP non se pode restablecer polo software se se establece unha destas bandeiras. Por este motivo, no ST92F120, a rutina de interrupción correspondente (introducida despois dun primeiro evento) volve entrar inmediatamente se ocorreu outro evento durante a primeira execución da rutina.

INICIO SOLICITUDE DE EVENTO
Existe unha diferenza entre o ST92F120 e o ST92F124/F150/F250 I²C no mecanismo de xeración de bits START.
Para xerar un evento START, o código da aplicación establece os bits START e ACK no rexistro I2CCR:
– I2CCCR |= I2Cm_START + I2Cm_ACK;

Sen a opción de optimización do compilador seleccionada, tradúcese no ensamblador do seguinte xeito:

• – ou R240, #12
• – ld r0,R240
• – ld R240,r0

A instrución OR establece o bit de inicio. No ST92F124/F150/F250, a segunda execución da instrución de carga dá como resultado unha segunda solicitude de evento START. Este segundo evento START ocorre despois da seguinte transmisión de bytes.
Con calquera das opcións de optimización do compilador seleccionada, o código ensamblador non solicita un segundo evento START:
– ou R240, #12

NOVOS PERIFÉRICOS

• Engadíronse ata 2 celas CAN (Controller Area Network). As especificacións están dispoñibles na folla de datos actualizada ST92F124/F150/F250.
• Hai ata 2 SCI dispoñibles: o SCI-M (SCI multiprotocolo) é o mesmo que no ST92F120, pero o SCI-A (SCI asíncrono) é novo. As especificacións deste novo periférico están dispoñibles na folla de datos actualizada ST92F124/F150/F250.

2 MODIFICACIÓNS DE HARDWARE E SOFTWARE NO TABLERO DE APLICACIÓN

PINOUTO

• Debido á súa reasignación, CLOCK2 non se pode usar na mesma aplicación.
• SCI1 só se pode usar en modo asíncrono (SCI-A).
• As modificacións do mapeo das canles de entrada analóxicas pódense xestionar facilmente mediante software.

VOL INTERNOTAGE REGULADOR
Debido á presenza do vol internotagNo regulador, os capacitores externos son necesarios nos pinos Vreg para proporcionar ao núcleo unha fonte de alimentación estabilizada. No ST92F124/F150/F250, o núcleo funciona a 3.3 V, mentres que as E/S aínda funcionan a 5 V. O valor mínimo recomendado é 600 nF ou 2*300 nF e a distancia entre os pinos Vreg e os capacitores debe manterse ao mínimo.
Non é necesario facer outras modificacións na tarxeta de aplicación de hardware.

REGISTROS DE CONTROL DE FLASH E EEPROM E ORGANIZACIÓN DA MEMORIA
Para gardar 1 DPR, pódense modificar as definicións de enderezos de símbolo que corresponden aos rexistros de control Flash e EEPROM. Isto faise xeralmente no script de ligazón file. Os 4 rexistros, FCR, ECR e FESR[0:1], definíronse en 0x221000, 0x221001, 0x221002 e 0x221003, respectivamente.
A reorganización do sector Flash de 128 Kbyte tamén afecta ao script do enlazador file. Deberá modificarse de acordo coa nova organización sectorial.
Consulte a Sección 1.4.2 para obter a descrición da nova organización do sector Flash.

RESET E UNIDADE DE CONTROL DO RELOXO

Oscilador
Oscilador de cristal
Aínda que se manteña a compatibilidade co deseño da placa ST92F120, xa non se recomenda inserir unha resistencia de 1 MOhm en paralelo co oscilador de cristal externo nunha placa de aplicación ST92F124/F150/F250.

Fugas
Mentres que o ST92F120 é sensible á fuga de GND a OSCIN, o ST92F124/F1 50/F250 é sensible á fuga de VDD a OSCIN. Recoméndase rodear o oscilador de cristal por un anel de terra na placa de circuíto impreso e aplicar unha película de revestimento para evitar problemas de humidade, se é necesario.
Reloxo externo
Aínda que se manteña a compatibilidade co deseño da placa ST92F120, recoméndase aplicar o reloxo externo na entrada OSCOUT.
O adiantotagson:

• pódese usar un sinal de entrada TTL estándar mentres que o ST92F120 Vil do reloxo externo está entre 400 mV e 500 mV.
• a resistencia externa entre OSCOUT e VDD non é necesaria.

PLL
Modo estándar
O valor de reinicio do rexistro PLLCONF (p55, R246) iniciará a aplicación do mesmo xeito que no ST92F120. Para utilizar o modo de funcionamento libre nas condicións descritas na Sección 1.5, debe configurarse o bit PLLCONF[7].

Modo de reloxo de seguridade
Usando o ST92F120, se o sinal do reloxo desaparece, o núcleo ST9 e o reloxo periférico están parados, non se pode facer nada para configurar a aplicación nun estado seguro.
O deseño ST92F124/F150/F250 introduce o sinal de reloxo de seguridade, a aplicación pódese configurar nun estado seguro.
Cando o sinal do reloxo desaparece (por exemplo, debido a un resonador roto ou desconectado), ocorre o evento de desbloqueo do PLL.
A forma máis segura de xestionar este evento é activar a interrupción externa INTD0 e asignala á RCCU configurando o bit INT_SEL no rexistro CLKCTL.
A rutina de interrupción asociada comproba a orixe da interrupción (consulte o capítulo 7.3.6 Xeración de interrupcións da folla de datos ST92F124/F150/F250) e configura a aplicación nun estado seguro.
Nota: O reloxo periférico non se detén e calquera sinal externo xerado polo microcontrolador (por exemplo PWM, comunicación en serie...) debe deterse durante as primeiras instrucións executadas pola rutina de interrupción.

TEMPORIZADOR DE FUNCIÓN AMPLIADA
Captura de entrada/Comparación de saída
Para xerar unha interrupción do temporizador, é posible que teña que actualizar un programa desenvolvido para o ST92F120 en certos casos:

• Se as interrupcións do temporizador IC1 e IC2 (OC1 e OC2) se usan, debe configurarse ICIE (OCIE) do rexistro CR1. O valor do IC1IE e IC2IE (OC1IE e OC2IE) no rexistro CR3 non é significativo. Polo tanto, o programa non ten que ser modificado neste caso.
• Se só se precisa unha interrupción, debe restablecerse ICIE (OCIE) e establecer IC1IE ou IC2IE (OC1IE ou OC2IE) dependendo da interrupción utilizada.
• Se non se utiliza ningunha das interrupcións do temporizador, ICIE, IC1IE e IC2IE (OCIE, OC1IE e OC2IE), deben restablecerse todas.

Modo PWM
Agora pódese xerar unha interrupción do temporizador cada vez que Contador = OC2R:

• Para activalo, configure OCIE ou OC2IE,
• Para desactivalo, restablece OCIE E OC2IE.

ADC de 10 BITS
Dado que o novo ADC é totalmente diferente, o programa terá que actualizarse:

• Todos os rexistros de datos son de 10 bits, que inclúen os rexistros de limiar. Así, cada rexistro está dividido en dous rexistros de 8 bits: un rexistro superior e un rexistro inferior, nos que só se utilizan os 2 bits máis significativos:
• A canle de conversión de inicio agora está definida polos bits CLR1[7:4] (Pg63, R252).
• As canles de control analóxico son seleccionadas polos bits CLR1[3:0]. A única condición é que as dúas canles deben ser contiguas.
• O reloxo ADC se selecciona con CLR2[7:5] (Pg63, R253).
• Non se modificaron os rexistros de interrupcións.

Debido ao aumento da lonxitude dos rexistros ADC, o mapa de rexistros é diferente. A localización dos novos rexistros indícase na descrición do ADC na folla de datos actualizada ST92F124/F150/F250.
I²C

RESET BIT IERRP
Na rutina de interrupción ST92F124/F150/F250 dedicada ao evento Error Pending (configurado IERRP), débese implementar un bucle de software.
Este bucle verifica cada bandeira e executa as accións necesarias correspondentes. O bucle non rematará ata que se restablezan todas as bandeiras.
Ao final desta execución do bucle de software, o software restablece o bit IERRP e o código sae da rutina de interrupción.

START Solicitude de evento
Para evitar calquera evento dobre START non desexado, use calquera das opcións de optimización do compilador, no Makefile.

Por exemplo:
CFLAGS = -m$(MODELO) -I$(INCDIR) -O3 -c -g -Wa,-alhd=$*.lis

ACTUALIZANDO E RECONFIGURANDO O SEU EMULADOR ST9 HDS2V2

INTRODUCIÓN
Esta sección contén información sobre como actualizar o firmware do seu emulador ou reconfiguralo para admitir unha sonda ST92F150. Unha vez que reconfigure o seu emulador para admitir unha sonda ST92F150, pode volver configuralo para admitir outra sonda (por exemploample a sonda ST92F120) seguindo o mesmo procedemento e escollendo a sonda adecuada.

REQUISITOS PARA ACTUALIZAR E/OU RECONFIGURAR O TEU EMULADOR
Os seguintes emuladores e sondas de emulación ST9 HDS2V2 admiten actualizacións e/ou reconfiguración con hardware de sonda novo:

• ST92F150-EMU2
• ST92F120-EMU2
• ST90158-EMU2 e ST90158-EMU2B
• ST92141-EMU2
• ST92163-EMU2
  Antes de tentar realizar a actualización/reconfiguración do teu emulador, debes asegurarte de que se cumpren TODAS as seguintes condicións:
• A versión do monitor do teu emulador ST9-HDS2V2 é superior ou igual a 2.00. [Podes ver que versión de monitor ten o teu emulador no campo Destino da xanela Acerca da depuración visual de ST9+, que abres seleccionando Axuda>Acerca de... no menú principal de ST9+ Visual Debug.]
• Se o seu PC funciona co sistema operativo Windows ® NT ®, debe ter os privilexios de administrador.
• Debe ter instalado a ST9+ V6.1.1 (ou posterior) Toolchain no PC host conectado ao seu emulador ST9 HDS2V2.

COMO ACTUALIZAR/RECONFIGURAR O SEU EMULADOR ST9 HDS2V2
O procedemento indica como actualizar/reconfigurar o seu emulador ST9 HDS2V2. Asegúrate de cumprir todos os requisitos previos antes de comezar, se non, podes danar o teu emulador realizando este procedemento.

1. Asegúrate de que o teu emulador ST9 HDS2V2 está conectado a través do porto paralelo ao teu PC host con Windows ® 95, 98, 2000 ou NT ®. Se estás reconfigurando o teu emulador para que se use cunha nova sonda, a nova sonda debe estar conectada fisicamente á placa principal HDS2V2 mediante os tres cables flexibles.
2. No PC host, desde Windows ®, seleccione Inicio > Executar....
3. Fai clic no botón Examinar para buscar o cartafol onde instalou a cadea de ferramentas ST9+ V6.1.1. Por defecto, a ruta do cartafol de instalación é C:\ST9PlusV6.1.1\… No cartafol de instalación, busque o subcartafol ..\downloader\.
4. Localiza o ..\descargador\ \ cartafol correspondente ao nome do emulador que quere actualizar/configurar.
   Por example, se quere reconfigurar o seu emulador ST92F120 para que se use coa sonda de emulación ST92F150-EMU2, busque o ..\downloader\ \ directorio.
   5. A continuación, seleccione o directorio correspondente á versión que desexa instalar (por exemploample, a versión V1.01 atópase en ..\downloader\ \v92\) e seleccione file (por example, setup_st92f150.bat).
   6. Fai clic en Abrir.
   7. Faga clic en Aceptar na xanela Executar. A actualización comezará. Só tes que seguir as instrucións que aparecen na pantalla do teu PC.
   AVISO: Non pares o emulador nin o programa mentres a actualización está en curso. O teu emulador pode estar danado.

“A PRESENTE NOTA QUE É UNICAMENTE ORIENTABLE PRETENDE A PROPORCIONAR AOS CLIENTES INFORMACIÓN RESPECTO AO SEU PRODUTO PARA QUE AFORREN TEMPO. COMO RESULTADO, STMICROELECTRONICS NON SERÁ RESPONSABLE DE NINGÚN DANOS DIRECTOS, INDIRECTOS OU CONSECUENTES CON RESPECTO A CALQUERA RECLAMACIÓN DERIVADA DO CONTIDO DESTA NOTA E/OU DO USO QUE FIAN OS CLIENTES DA INFORMACIÓN CONTIDA NESTE PRODUTO. ”

Crese que a información proporcionada é precisa e fiable. Non obstante, STMicroelectronics non asume ningunha responsabilidade polas consecuencias do uso desta información nin por calquera infracción de patentes ou outros dereitos de terceiros que poidan derivarse do seu uso. Non se concede ningunha licenza por implicación ou doutro xeito baixo ningunha patente ou dereito de patente de STMicroelectronics. As especificacións mencionadas nesta publicación están suxeitas a cambios sen previo aviso. Esta publicación substitúe e substitúe toda a información proporcionada anteriormente. Os produtos de STMicroelectronics non están autorizados para o seu uso como compoñentes críticos en dispositivos ou sistemas de soporte vital sen a aprobación expresa por escrito de STMicroelectronics.
O logotipo de ST é unha marca rexistrada de STMicroelectronics
2003 STMicroelectronics – Todos os dereitos reservados.

A compra de compoñentes I2C por STMicroelectronics supón unha licenza baixo a patente I2C de Philips. Os dereitos para utilizar estes compoñentes nun sistema I2C concédense sempre que o sistema cumpra coa especificación estándar I2C definida por Philips.
Grupo de empresas STMicroelectronics
Australia – Brasil – Canadá – China – Finlandia – Francia – Alemaña – Hong Kong – India – Israel – Italia – Xapón
Malaisia ​​– Malta – Marrocos – Singapur – España – Suecia – Suíza – Reino Unido – EUA
http://www.st.com

Documentos/Recursos

Aplicacións integradas de STMicroelectronics ST92F120 [pdfInstrucións ST92F120 Aplicacións integradas, ST92F120, Aplicacións integradas, Aplicacións

Referencias

• Manual de usuario