Notaichean fuasglaidh IP 25G Ethernet Intel® FPGA
Stiùireadh Cleachdaiche
Notaichean fuasglaidh IP 25G Ethernet Intel FPGA (Innealan Intel Agilex)
Bidh dreachan IP Intel® FPGA a’ maidseadh dreachan bathar-bog Intel Quartus® Prime Design Suite gu v19.1. A’ tòiseachadh ann an dreach bathar-bog Intel Quartus Prime Design Suite 19.2, tha sgeama dreach ùr aig Intel FPGA IP.
Faodaidh an àireamh tionndadh Intel FPGA IP (XYZ) atharrachadh le gach dreach bathar-bog Intel Quartus Prime. Atharrachadh ann an:
- Tha X a’ comharrachadh ath-sgrùdadh mòr air an IP. Ma bheir thu ùrachadh air bathar-bog Intel Quartus Prime, feumaidh tu an IP ath-nuadhachadh.
- Tha Y a’ comharrachadh gu bheil feartan ùra aig an IP. Ath-nuadhaich an IP agad gus na feartan ùra sin a thoirt a-steach.
- Tha Z a’ comharrachadh gu bheil an IP a’ toirt a-steach atharrachaidhean beaga. Ath-nuadhaich an IP agad gus na h-atharrachaidhean sin a ghabhail a-steach.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
Clàr 1. v1.0.0 2022.09.26
| Intel Quartus Prìomh Tionndadh | Tuairisgeul | Buaidh |
| 22.3 | Taic a bharrachd airson teaghlach inneal-leac Intel Agilex ™. • Chan eil ach ìre astar 25G a 'faighinn taic. • Chan eil taic ri 1588 Precision Time Protocol. |
— |
Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor a rèir mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh na còrach atharrachaidhean a dhèanamh air toraidhean agus seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean. * Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.
ISO
9001:2015
Clàraichte
Notaichean fuasglaidh IP 25G Ethernet Intel FPGA (Intel Stratix 10 Innealan)
Mura h-eil nota fuasglaidh ri fhaighinn airson dreach IP sònraichte, chan eil atharrachadh sam bith aig an IP san dreach sin. Airson fiosrachadh mu sgaoilidhean ùrachadh IP suas gu v18.1, thoir sùil air Notaichean fuasglaidh ùrachadh Intel Quartus Prime Design Suite.
Bidh dreachan IP Intel FPGA a’ maidseadh dreachan bathar-bog Intel Quartus Prime Design gu ruige v19.1. A’ tòiseachadh ann an dreach bathar-bog Intel Quartus Prime Design Suite 19.2, Intel
Tha sgeama dreach ùr aig FPGA IP.
Faodaidh an àireamh tionndadh Intel FPGA IP (XYZ) atharrachadh le gach dreach bathar-bog Intel Quartus Prime. Atharrachadh ann an:
- Tha X a’ comharrachadh ath-sgrùdadh mòr air an IP. Ma bheir thu ùrachadh air bathar-bog Intel Quartus Prime, feumaidh tu an IP ath-nuadhachadh.
- Tha Y a’ comharrachadh gu bheil feartan ùra aig an IP. Ath-nuadhaich an IP agad gus na feartan ùra sin a thoirt a-steach.
- Tha Z a’ comharrachadh gu bheil an IP a’ toirt a-steach atharrachaidhean beaga. Ath-nuadhaich an IP agad gus na h-atharrachaidhean sin a ghabhail a-steach.
Fiosrachadh Co-cheangailte
- Notaichean fuasglaidh ùrachadh Intel Quartus Prime Design Suite
- Tasglannan stiùiridh cleachdaiche 25G Ethernet Intel Stratix®10 FPGA IP
- 25G Ethernet Intel Stratix® 10 FPGA IP Design Example Tasglann Stiùireadh Luchd-cleachdaidh
- Mearachd airson an 25G Ethernet Intel FPGA IP anns a’ Bhunait Eòlais
2.1. 25G Ethernet Intel FPGA IP v19.4.1
Clàr 2. v19.4.1 2020.12.14
| Intel Quartus Prìomh Tionndadh | Tuairisgeul | Buaidh |
| 20.4 | Ùrachadh sgrùdaidh faid air frèamaichean VLAN: • Ann an dreachan roimhe de 25G Ethernet Intel FPGA IP, thathas a’ dearbhadh mearachd frèam mòr nuair a thèid na cumhaichean a leanas a choileanadh: 1. VLAN a. Tha lorg VLAN air a chomasachadh. b. Bidh an IP a’ sgaoileadh / a’ faighinn frèamaichean le faid a’ tighinn gu an fhad frèam TX / RX as àirde a bharrachd air 1 gu 4 octets. 2. SVLAN a. Tha lorg SVLAN air a chomasachadh. b. Bidh an IP a’ sgaoileadh / a’ faighinn frèamaichean le faid a’ tighinn gu an fhad frèam TX / RX as àirde a bharrachd air 1 gu 8 octets. • Anns an tionndadh seo, tha an IP air ùrachadh gus an giùlan seo a cheartachadh. |
— |
| Dh’ ùraich sinn ruigsinneachd eadar-aghaidh le mapa cuimhne Avalon® air an eadar-aghaidh status_* gus casg a chuir air ùine mapa cuimhne Avalon fhad ‘s a leughas tu gu seòlaidhean nach eil ann: • Ann an dreachan roimhe de 25G Ethernet Intel FPGA IP, bidh eadar-aghaidh le mapa cuimhne Avalon a’ leughadh gu seòlaidhean nach eil ann air an eadar-aghaidh status_* a’ dearbhadh status_waitrequest gus an tig iarrtas maighstir cuimhne Avalon seachad. Tha a’ chùis a-nis air a rèiteach gus nach cùm thu iarrtas feitheamh nuair a gheibhear cothrom air seòladh nach eil ann. |
— | |
| Tha caochlaidhean le comas RS-FEC a-nis a’ toirt taic do thionndadh 100%. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
Clàr 3. v19.4.0 2019.12.16
| Intel Quartus Prìomh Tionndadh | Tuairisgeul | Buaidh |
| 19.4 | rx_am_lock atharrachadh giùlan: • Ann an dreachan roimhe den 25G Ethernet Intel FPGA IP, bidh an comharra rx_am_lock a 'giùlain an aon rud ri rx_block_lock thairis air a h-uile caochladh. • Anns an tionndadh seo, airson tionndaidhean le comas RSFEC den IP, tha rx_am_lock a-nis ag ràdh nuair a thèid glas co-thaobhadh a choileanadh. Airson caochlaidhean nach eil comasach air RSFEC, bidh rx_am_lock fhathast a’ giùlan an aon rud ri rx_block_lock. |
Bidh an comharra eadar-aghaidh, rx_am_lock, gad ghiùlan fhèin ann an dòigh eadar-dhealaichte bho na dreachan roimhe airson na caochlaidhean le comas RSFEC. |
| Ùraich am pasgan tòiseachaidh RX MAC: • Ann an dreachan roimhe, chan eil an RX MAC a’ sgrùdadh ach airson caractar START gus toiseach pacaid a dhearbhadh. • Anns an tionndadh seo, tha an RX MAC a-nis a’ sgrùdadh airson pacaidean a tha a’ tighinn a-steach airson Start of Frame Delimiter (SFD), a bharrachd air a’ charactar START gu bunaiteach. • Ma tha am modh pas-seachad ro-ràdh air a chomasachadh, cha dèan an MAC sgrùdadh ach airson a’ charactar START gus ro-ràdh gnàthaichte a cheadachadh. |
— | |
| Chuir sinn clàr ùr ris gus sgrùdadh ro-ràdh a chomasachadh: • Ann an clàran RX MAC, faodar an clàr aig 0x50A a chothromachadh [4] a sgrìobhadh gu 1 gus an ro-shealladh a dhèanamh comasach. Tha an clàr seo “na gabh dragh” nuair a bhios an ro-ràdh seachad air a chomasachadh. |
— |
2.3. 25G Ethernet Intel FPGA IP v19.3.0
Clàr 4. v19.3.0 2019.09.30
| Intel Quartus Prìomh Tionndadh | Tuairisgeul | Buaidh |
| 19.3 | Airson caochladair MAC + PCS + PMA, tha an t-ainm modal còmhdach transceiver a-nis air a chruthachadh gu dinamach. Bidh seo a’ cur casg air bualadh mhodalan gun iarraidh ma thathas a’ cleachdadh iomadh suidheachadh den IP ann an siostam. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
Clàr 5. v19.2.0 2019.07.01
| Intel Quartus Prìomh Tionndadh | Tuairisgeul | Buaidh |
| 19.2 | Dealbhadh Example airson 25G Ethernet Intel FPGA IP: • Ùraich sinn an roghainn inneal leasachaidh targaid airson innealan Intel Stratix® 10 bho Intel Stratix 10 L-Tile GX Transceiver Signal Signal Development Kit gu Intel Stratix 10 10 GX Signal Integrity L-Tile (Riochdachadh) Kit Leasachaidh. |
— |
2.5. 25G Ethernet Intel FPGA IP v19.1
Clàr 6. v19.1 Giblean 2019
| Tuairisgeul | Buaidh |
| Chaidh feart ùr a chuir ris - modh atharrachail airson RX PMA Adaptation: • Chuir sinn paramadair ùr ris - Dèan comas air atharrachadh fèin-ghluasadach airson modh RX PMA CTLE/DFE. |
Tha na h-atharrachaidhean sin roghainneil. Mura dèan thu ùrachadh air do chridhe IP, chan eil am feart ùr seo aige. |
| Air ath-ainmeachadh am paramadair Enable Altera Debug Master Endpoint (ADME) gus comas a thoirt do Native PHY Debug Master Endpoint (NPDME) a rèir ath-bhranndadh Intel ann am bathar-bog Intel Quartus Prime Pro Edition. Tha bathar-bog Intel Quartus Prime Standard Edition fhathast a’ cleachdadh Enable Altera Debug Master Endpoint (ADME). | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
Clàr 7. Tionndadh 18.1 Sultain 2018
| Tuairisgeul | Buaidh |
| Chuir sinn feart ùr ris - PMA Roghnach: • Chaidh paramadair ùr a chur ris – Prìomh Chaochlaidhean. |
Tha na h-atharrachaidhean sin roghainneil. Mura dèan thu ùrachadh air do chridhe IP, chan eil na feartan ùra sin aige. |
| • Chuir sinn comharra ùr ris airson 1588 Precision Time Protocol Interface — latency_sclk. | |
| Dealbhadh Example airson 25G Ethernet Intel FPGA IP: Air ath-ainmeachadh an roghainn inneal leasachaidh targaid airson innealan Intel Stratix 10 bho Stratix 10 GX FPGA Development Kit gu Stratix 10 L-Tile GX Transceiver Signal Signal Development Kit. |
— |
Fiosrachadh Co-cheangailte
- 25G Ethernet Intel Stratix 10 FPGA IP Stiùireadh Cleachdaiche
- 25G Ethernet Intel Stratix 10 FPGA IP Design Example Stiùireadh Cleachdaiche
- Mearachd airson cridhe 25G Ethernet IP anns a’ Bhunait Eòlais
2.7. 25G Ethernet Intel FPGA IP v18.0
Clàr 8. Tionndadh 18.0 Cèitean 2018
| Tuairisgeul | Buaidh |
| Sgaoileadh tùsail airson innealan Intel Stratix 10. | — |
2.8. Tasglannan stiùiridh cleachdaiche 25G Ethernet Intel Stratix 10 FPGA IP
Tha dreachan IP an aon rud ris na dreachan bathar-bog Intel Quartus Prime Design suas gu v19.1. Bho dreach bathar-bog Intel Quartus Prime Design Suite 19.2 no nas fhaide air adhart, tha sgeama tionndadh IP ùr aig coraichean IP.
Mura h-eil dreach bunaiteach IP air a liostadh, tha an stiùireadh cleachdaiche airson an dreach bunaiteach IP a’ buntainn.
| Intel Quartus Prìomh Tionndadh | Tionndadh Core IP | Stiùireadh Cleachdaiche |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Stiùireadh Cleachdaiche |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Stiùireadh Cleachdaiche |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 FPGA IP Stiùireadh Cleachdaiche |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 FPGA IP Stiùireadh Cleachdaiche |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 FPGA IP Stiùireadh Cleachdaiche |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Stiùireadh Cleachdaiche |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Stiùireadh Cleachdaiche |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Stiùireadh Cleachdaiche |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP Design Example Tasglann Stiùireadh Luchd-cleachdaidh
Tha dreachan IP an aon rud ris na dreachan bathar-bog Intel Quartus Prime Design suas gu v19.1. Bho dreach bathar-bog Intel Quartus Prime Design Suite 19.2 no nas fhaide air adhart, tha sgeama tionndadh IP ùr aig coraichean IP.
Mura h-eil dreach bunaiteach IP air a liostadh, tha an stiùireadh cleachdaiche airson an dreach bunaiteach IP a’ buntainn.
| Intel Quartus Prìomh Tionndadh | Tionndadh Core IP | Stiùireadh Cleachdaiche |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Stiùireadh Cleachdaiche |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Stiùireadh Cleachdaiche |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Design Example Stiùireadh Cleachdaiche |
Notaichean fuasglaidh IP 25G Ethernet Intel FPGA (Innealan Intel Arria 10)
Mura h-eil nota fuasglaidh ri fhaighinn airson dreach IP sònraichte, chan eil atharrachadh sam bith aig an IP san dreach sin. Airson fiosrachadh mu sgaoilidhean ùrachadh IP suas gu v18.1, thoir sùil air Notaichean fuasglaidh ùrachadh Intel Quartus Prime Design Suite.
Bidh dreachan IP Intel FPGA a’ maidseadh dreachan bathar-bog Intel Quartus Prime Design gu ruige v19.1. A’ tòiseachadh ann an dreach bathar-bog Intel Quartus Prime Design Suite 19.2, tha sgeama dreach ùr aig Intel FPGA IP.
Faodaidh an àireamh tionndadh Intel FPGA IP (XYZ) atharrachadh le gach dreach bathar-bog Intel Quartus Prime. Atharrachadh ann an:
- Tha X a’ comharrachadh ath-sgrùdadh mòr air an IP. Ma bheir thu ùrachadh air bathar-bog Intel Quartus Prime, feumaidh tu an IP ath-nuadhachadh.
- Tha Y a’ comharrachadh gu bheil feartan ùra aig an IP. Ath-nuadhaich an IP agad gus na feartan ùra sin a thoirt a-steach.
- Tha Z a’ comharrachadh gu bheil an IP a’ toirt a-steach atharrachaidhean beaga. Ath-nuadhaich an IP agad gus na h-atharrachaidhean sin a ghabhail a-steach.
Fiosrachadh Co-cheangailte
- Notaichean fuasglaidh ùrachadh Intel Quartus Prime Design Suite
- 25G Ethernet Intel Arria® 10 FPGA IP Stiùireadh Cleachdaiche
- 25G Ethernet Intel Arria® 10 FPGA IP Design Example Stiùireadh Cleachdaiche
- Mearachd airson an 25G Ethernet Intel FPGA IP anns a’ Bhunait Eòlais
3.1. 25G Ethernet Intel FPGA IP v19.4.1
Clàr 9. v19.4.1 2020.12.14
| Intel Quartus Prìomh Tionndadh | Tuairisgeul | Buaidh |
| 20.4 | Ùrachadh sgrùdaidh faid air frèamaichean VLAN: • Ann an dreachan roimhe de 25G Ethernet Intel FPGA IP, thathas a’ dearbhadh mearachd frèam mòr nuair a thèid na cumhaichean a leanas a choileanadh: 1. VLAN a. Tha lorg VLAN air a chomasachadh. b. Bidh an IP a’ sgaoileadh / a’ faighinn frèamaichean le faid a’ tighinn gu an fhad frèam TX / RX as àirde a bharrachd air 1 gu 4 octets. 2. SVLAN a. Tha lorg SVLAN air a chomasachadh. b. Bidh an IP a’ sgaoileadh / a’ faighinn frèamaichean le faid a’ tighinn gu an fhad frèam TX / RX as àirde a bharrachd air 1 gu 8 octets. • Anns an tionndadh seo, tha an IP air ùrachadh gus an giùlan seo a cheartachadh. |
— |
| Dh’ ùraich sinn ruigsinneachd eadar-aghaidh le mapa cuimhne Avalon air an eadar-aghaidh status_* gus casg a chuir air ùine mapa cuimhne Avalon nuair a leughas tu gu seòlaidhean nach eil ann: • Tha an IP air ùrachadh gus iarrtas feitheamh a dhì-dhearbhadh nuair a gheibhear seòladh nach eil ann air an eadar-aghaidh status_*. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
Clàr 10. v19.4.0 2019.12.16
| Intel Quartus Prìomh Tionndadh | Tuairisgeul | Buaidh |
| 19.4 | rx_am_lock atharrachadh giùlan: • Ann an dreachan roimhe den 25G Ethernet Intel FPGA IP, bidh an comharra rx_am_lock a 'giùlain an aon rud ri rx_block_lock thairis air a h-uile caochladh. • Anns an tionndadh seo, airson tionndaidhean le comas RSFEC den IP, tha rx_am_lock a-nis ag ràdh nuair a thèid glas co-thaobhadh a choileanadh. Airson caochlaidhean nach eil comasach air RSFEC, bidh rx_am_lock fhathast a’ giùlan an aon rud ri rx_block_lock. |
Bidh an comharra eadar-aghaidh, rx_am_lock, gad ghiùlan fhèin ann an dòigh eadar-dhealaichte bho na dreachan roimhe airson na caochlaidhean le comas RSFEC. |
| Ùraich am pasgan tòiseachaidh RX MAC: • Ann an dreachan roimhe, chan eil an RX MAC a’ sgrùdadh ach airson caractar START gus toiseach pacaid a dhearbhadh. • Anns an tionndadh seo, tha an RX MAC a-nis a’ sgrùdadh airson pacaidean a tha a’ tighinn a-steach airson Start of Frame Delimiter (SFD), a bharrachd air a’ charactar START gu bunaiteach. • Ma tha am modh pas-seachad ro-ràdh air a chomasachadh, cha dèan an MAC sgrùdadh ach airson a’ charactar START gus ro-ràdh gnàthaichte a cheadachadh. |
— | |
| Chuir sinn clàr ùr ris gus sgrùdadh ro-ràdh a chomasachadh: • Ann an clàran RX MAC, faodar an clàr aig 0x50A a chothromachadh [4] a sgrìobhadh gu 1 gus an ro-shealladh a dhèanamh comasach. Tha an clàr seo “na gabh dragh” nuair a bhios an ro-ràdh seachad air a chomasachadh. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
Clàr 11. v19.1 Giblean 2019
| Tuairisgeul | Buaidh |
| Air ath-ainmeachadh am paramadair Enable Altera Debug Master Endpoint (ADME) gus comas a thoirt do Native PHY Debug Master Endpoint (NPDME) a rèir ath-bhranndadh Intel ann am bathar-bog Intel Quartus Prime Pro Edition. Tha bathar-bog Intel Quartus Prime Standard Edition fhathast a’ cleachdadh Enable Altera Debug Master Endpoint (ADME). | — |
3.4. 25G Ethernet IP Core v17.0
Clàr 12. Tionndadh 17.0 Cèitean 2017
| Tuairisgeul | Buaidh |
| Feart sgàil air a chur ris airson clàran staitistig a leughadh. • Ann an clàran staitistig TX, chaidh clàr ùr CNTR_TX_CONFIG a chuir na àite a’ chlàir CLEAR_TX_STATS aig offset 0x845. Tha an clàr ùr a’ cur iarrtas sgàile agus pìos soilleir de mhearachd co-ionannachd ris a’ phàirt a ghlanas a h-uile clàr staitistig TX. Chaidh clàr ùr CNTR_RX_STATUS a chur ris aig offset 0x846, a tha a’ toirt a-steach pìos mearachd co-ionannachd agus pìos inbhe airson an iarrtas sgàil. • Ann an clàran staitistig RX, chuir clàr ùr CNTR_RX_CONFIG an àite clàr CLEAR_RX_STATS aig co-chothromachadh 0x945. a ghlanas a h-uile clàr staitistig TX. Clàr ùr CNTR_TX_STATUS air a chur ris aig offset 0x946, tha sin a’ toirt a-steach pìos mearachd co-ionannachd agus pìos inbhe airson an iarrtas sgàile. |
Tha am feart ùr a’ toirt taic do dh’ earbsa nas fheàrr ann an leughaidhean cuntair staitistig. Gus cunntas staitistig a leughadh, an toiseach suidhich am pìos iarrtas sgàil airson an t-seata chlàran sin (RX no TX), agus an uairsin leugh bho gheàrr-chunntas den chlàr. Bidh na luachan leughaidh a’ stad a bhith ag àrdachadh fhad ‘s a tha am feart sgàil ann an èifeachd, ach tha na cunntairean bunaiteach a’ leantainn air adhart ag àrdachadh. Às deidh dhut an t-iarrtas ath-shuidheachadh, bidh na cunntairean ag ath-thòiseachadh na luachan cruinnichte aca. A bharrachd air an sin, tha na raointean clàraidh ùr a’ toirt a-steach inbhe mearachd co-ionannachd agus pìosan soilleir. |
| Cruth comharrachaidh co-thaobhadh RS-FEC atharraichte gus cumail ri Clàs 108 de IEEE 802.3by a tha a-nis deiseil sònrachadh. Roimhe sin bha am feart RS-FEC a’ gèilleadh ri Clàr Co-bhanntachd 25G / 50G 3, ro IEEE crìochnachadh sònrachadh. |
Bidh an RX RS-FEC a-nis a’ lorg agus a’ glasadh gu gach cuid na comharran co-thaobhadh sean is ùr, ach chan eil an TX RS-FEC a’ gineadh ach an cruth comharrachaidh co-thaobhadh IEEE ùr. |
Fiosrachadh Co-cheangailte
- Stiùireadh cleachdaiche bunaiteach 25G Ethernet IP
- Mearachd airson cridhe 25G Ethernet IP anns a’ Bhunait Eòlais
3.5. 25G Ethernet IP Core v16.1
Clàr 13. Tionndadh 16.1 Dàmhair 2016
| Tuairisgeul | Buaidh |
| Sgaoileadh tùsail ann an Leabharlann IP Intel FPGA. | — |
Fiosrachadh Co-cheangailte
- Stiùireadh cleachdaiche bunaiteach 25G Ethernet IP
- Mearachd airson cridhe 25G Ethernet IP anns a’ Bhunait Eòlais
3.6. 25G Ethernet Tasglann Stiùireadh Cleachdaiche Intel Arria® 10 FPGA IP
Tha dreachan IP an aon rud ris na dreachan bathar-bog Intel Quartus Prime Design suas gu v19.1. Bho dreach bathar-bog Intel Quartus Prime Design Suite 19.2 no nas fhaide air adhart, tha sgeama tionndadh IP ùr aig coraichean IP.
Mura h-eil dreach bunaiteach IP air a liostadh, tha an stiùireadh cleachdaiche airson an dreach bunaiteach IP a’ buntainn.
| Intel Quartus Prìomh Tionndadh | Tionndadh IP | Stiùireadh Cleachdaiche |
| 20.3 | 19.4.0 | 25G Ethernet Intel Arria® 10 FPGA IP Stiùireadh Cleachdaiche |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 Stiùireadh Cleachdaiche IP FPGA |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 Stiùireadh Cleachdaiche IP FPGA |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Design Example Cleachdaiche Tasglann Stiùiridh
Tha dreachan IP an aon rud ris na dreachan bathar-bog Intel Quartus Prime Design suas gu v19.1. Bho dreach bathar-bog Intel Quartus Prime Design Suite 19.2 no nas fhaide air adhart, tha sgeama tionndadh IP ùr aig coraichean IP.
Mura h-eil dreach bunaiteach IP air a liostadh, tha an stiùireadh cleachdaiche airson an dreach bunaiteach IP a’ buntainn.
| Intel Quartus Prìomh Tionndadh | Tionndadh Core IP | Stiùireadh Cleachdaiche |
| 16.1 | 16.1 | Dealbhadh Ethernet 25G Example Stiùireadh Cleachdaiche |
Notaichean fuasglaidh IP 25G Ethernet Intel® FPGA
Tionndadh air-loidhne
Cuir fios air ais
Àireamh a' Chlàir: 683067
Tionndadh: 2022.09.26
Sgrìobhainnean/Goireasan
 |
Intel 25G Ethernet Intel FPGA IP [pdfStiùireadh Cleachdaiche 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |