Madala latentsusega E-Tile 40G Ethernet Intel FPGA IP Design Example

Kiirjuhend

Madala latentsusega E-Tile 40G Etherneti Intel® FPGA IP-tuum pakub simulatsioonitesti ja riistvaradisainiample, mis toetab kompileerimist ja riistvara testimist. Kui loote kujunduse ntample, loob Intel Quartus® Prime IP-parameetrite redaktor automaatselt fileon vajalik disaini simuleerimiseks, kompileerimiseks ja testimiseks riistvaras. Lisaks saate koostatud riistvaradisaini interoperatiivseks testimiseks alla laadida Inteli seadmepõhisesse arenduskomplekti. Inteli FPGA IP sisaldab ka ainult kompileerimiseks mõeldud eksemplariample projekt, mille abil saate kiiresti hinnata IP-tuuma pindala ja ajastust. Madala latentsusega E-Tile 40G Ethernet Intel FPGA IP toetab disaini example põlvkonna laia valikut parameetreid. Kuid disain examples ei hõlma madala latentsusega E-Tile 40G Ethernet Intel FPGA IP Core kõiki võimalikke parameetreid.

Disaini arendamise sammud Example

Seotud teave

• Madala latentsusega E-Tile 40G Ethernet Intel FPGA IP kasutusjuhend
  Üksikasjaliku teabe saamiseks madala latentsusega E-Tile 40G Etherneti IP kohta.
• Madala latentsusega E-Tile 40G Ethernet Intel FPGA IP väljalaskemärkmed
  IP-väljalaske märkustes on loetletud konkreetse versiooni IP-muudatused.

Disaini loomine Example

Menetlus

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

Example Disaini vahekaart madala latentsusega E-Tile 40G Etherneti parameetrite redaktoris
Disaini loomiseks valige Stratix 10 TX E-Tile Transiiver Signaali terviklikkuse arenduskomplektample Intel Stratix® 10 seadmete jaoks. Valige Agilexi F-seeria Transceiver-SoC arenduskomplekt, et luua kujundus example Intel Agilex™ seadmete jaoks.

Järgige neid samme, et luua riistvarakujundus ntample ja testbench:

1. Klõpsake tarkvaras Intel Quartus Prime Pro Edition File ➤ Uue projekti viisard
   uue Intel Quartus Prime'i projekti loomiseks või File ➤ Olemasoleva Intel Quartus Prime'i tarkvaraprojekti avamiseks avage projekt. Viisard palub teil määrata seadmepere ja seade.
   Märkus: Disain ntample kirjutab valiku sihtplaadil oleva seadmega üle. Sihtplaadi määrate kujunduse menüüst ntample valikud Exampvahekaart Kujundus (8. samm).
2. Otsige IP-kataloogist üles ja valige Low Latency E-Tile 40G Ethernet Intel FPGA IP. Ilmub aken New IP Variation.
3. Määrake oma kohandatud IP-variatsioonile tipptaseme nimi. Intel Quartus Prime IP-parameetrite redaktor salvestab IP-variatsiooni sätted a file nimega .ip.
4. Klõpsake nuppu OK. Ilmub IP-parameetrite redaktor.
5. Määrake vahekaardil IP oma IP-tuumavariatsiooni parameetrid.
   Märkus: Madala latentsusega E-Tile 40G Etherneti Intel FPGA IP disain example ei simuleeri õigesti ja ei tööta õigesti, kui määrate mõne järgmistest parameetritest:
   1. Luba preambuli edastamine on sisse lülitatud
   2. Valmis latentsusaeg on seatud väärtusele 3
   3. Luba TX CRC sisestamine on välja lülitatud
6. On Example Disain vahekaardil Example Kujundus Files, lubage katsestendi genereerimiseks suvand Simulatsioon ja valige suvand Süntees, et genereerida ainult kompileerimis- ja riistvarakujundusampvähem.
   Märkus: Example Disain, jaotises Loodud HDL-vorming on saadaval ainult Verilog HDL. See IP-tuum ei toeta VHDL-i.
7. Jaotises Target Development Kit valige Stratix 10 TX E-Tile transiiveri signaali terviklikkuse arenduskomplekt või Agilexi F-seeria transiiver-SoC arenduskomplekt.
   Märkus: valitud arenduskomplekt kirjutab üle etapis Step
   1. Intel Stratix 10 E-tile sihtseade on 1SG280LU3F50E3VGS1.
   2. Intel Agilex E-tile seadme sihtmärk on AGFB014R24A2E2VR0.
8. Klõpsake nuppu Genereeri eksample Disain nupp. Vali ExampIlmub aken Design Directory.
9. Kui soovite kujundust muuta, ntample kataloogi tee või nimi kuvatavatest vaikeväärtustest (alt_e40c3_0_example_design), sirvige uut teed ja tippige uus kujundus example kataloogi nimi (ample_dir>).
10. Klõpsake nuppu OK.

Seotud teave

• IP põhiparameetrid
  Annab rohkem teavet teie IP-tuuma kohandamise kohta.
• Intel Stratix 10 E-Tile TX signaali terviklikkuse arenduskomplekt
• Intel Agilex F-seeria FPGA arenduskomplekt

Disain ntample Parameetrid

Näidises olevad parameetridample Disain Tab

Parameeter	Kirjeldus
Valige Disain	Saadaval exampIP parameetrite seadistuste kujundused. Kui valite eelseadistatud teegist kujunduse, kuvatakse sellel väljal valitud kujundus.
Example Kujundus Files	The files genereerida erineva arendusfaasi jaoks. •    Simulatsioon— genereerib vajaliku files endise jäljendamiseksampdisain. •    Süntees- genereerib sünteesi files. Kasutage neid files koostada kujundus tarkvaras Intel Quartus Prime Pro Edition riistvara testimiseks ja staatilise ajastuse analüüsi tegemiseks.
Genereeri File Vorming	RTL-i formaat files simulatsiooniks – Verilog või VHDL.
Valige juhatus	Toetatud riistvara disaini rakendamiseks. Kui valite Inteli arendusplaadi, Sihtseade on see, mis sobib arenduskomplektis oleva seadmega. Kui see menüü pole saadaval, pole teie valitud valikute jaoks toetatud tahvlit. Agilexi F-seeria transiiveri-SoC arenduskomplekt: see suvand võimaldab testida disaini ntample valitud Inteli FPGA IP arenduskomplektil. See valik valib automaatselt Sihtseade AGFB014R24A2E2VR0. Kui teie tahvli versioonil on erinev seadmeklass, saate sihtseadet muuta.
jätkus…

Parameeter	Kirjeldus
	Stratix 10 TX E-Tile transiiveri signaali terviklikkuse arenduskomplekt: see suvand võimaldab testida disaini ntample valitud Inteli FPGA IP arenduskomplektil. See valik valib automaatselt Sihtseade 1ST280EY2F55E2VG kohta. Kui teie tahvli versioonil on erinev seadmeklass, saate sihtseadet muuta. Mitte ühtegi: see valik välistab disaini riistvara aspektid, ntample.

Kataloogi struktuur
Madala latentsusega E-Tile 40G Etherneti IP-tuuma disain example file kataloogid sisaldavad järgmist genereeritud files disaini jaoks ntample.

Kataloogistruktuur loodud disaini jaoks Example

• Simulatsioon files (ainult simulatsiooni katsestend) asuvadample_dir>/example_testbench.
• Ainult kogumikus eksample design asubample_dir>/ koostamise_testi_kujundus.
• Riistvara konfiguratsioon ja test files (riistvara disain ntample) asuvadample_dir>/hardware_test_design

Kataloog ja File Kirjeldused

File Nimed	Kirjeldus
eth_ex_40g.qpf	Intel Quartus Prime projekt file.
eth_ex_40g.qsf	Intel Quartus Prime'i projekti sätted file.
jätkus…

File Nimed	Kirjeldus
eth_ex_40g.sdc	Sünopsia* Disainipiirangud file. Saate seda kopeerida ja muuta file teie enda madala latentsusega E-Tile 40G Etherneti Intel FPGA IP disaini jaoks.
eth_ex_40g.srf	Intel Quartus Prime'i projekti sõnumite mahasurumise reegel file.
eth_ex_40g.v	Tipptasemel Verilog HDL disain example file.
eth_ex_40g_clock.sdc	Sünopsia disainipiirangud file kellade jaoks.
tavaline/	Riistvara disain ntample toetada files.
hwtest/main.tcl	Peamine file süsteemikonsooli juurdepääsuks.

Disaini simuleerimine Example Testbench
Disaini saate kompileerida ja simuleerida, käivitades käsurealt simulatsiooniskripti.

1. Muutke käsureal töökataloogiksample_dir>/example_testbench.
2. Käivitage simulatsiooniskript teie valitud toetatud simulaatori jaoks. Skript kompileerib ja käivitab simulaatoris testimise

Juhised testpingi simuleerimiseks

Simulaator	Juhised
ModelSim*	Tippige käsureale vsim -do run_vsim.do. Kui eelistate simuleerida ilma ModelSim GUI-d avamata, tippige vsim -c -do run_vsim.do. Märkus. ModelSim-AE ja ModelSim-ASE simulaatorid ei saa seda IP-tuuma simuleerida. Peate kasutama mõnda muud toetatud ModelSimi simulaatorit, näiteks ModelSim SE.
VCS*	Tippige käsureale sh run_vcs.sh
VCS MX	Tippige käsureale sh run_vcsmx.sh. Kasutage seda skripti, kui kujundus sisaldab Verilog HDL-i ja System Verilog koos VHDL-iga.
NCSim	Tippige käsureale sh run_ncsim.sh
Xcelium*	Tippige käsureale sh run_xcelium.sh

Edukas simulatsioon lõpeb järgmise teatega: Simulation Passed. või Testbench on valmis. Pärast edukat lõpetamist saate tulemusi analüüsida.

Disaini koostamine ja konfigureerimine Example riistvaras
Inteli FPGA IP-tuumaparameetrite redaktor võimaldab teil kompileerida ja konfigureerida disaini ntample sihtarenduskomplektil

Disaini koostamiseks ja konfigureerimiseks ntampriistvara osas toimige järgmiselt.

1. Käivitage tarkvara Intel Quartus Prime Pro Edition ja valige kujunduse koostamiseks käsk Töötlemine ➤ Alusta kompileerimist.
2. Pärast SRAM-i objekti loomist file .sof, järgige neid samme, et programmeerida riistvarakujundus ntample Inteli seadmes:
   1. Valige Tööriistad ➤ Programmeerija.
   2. Programmeerijas klõpsake nuppu Riistvara häälestus.
   3. Valige programmeerimisseade.
   4. Valige ja lisage Intel TX-plaat oma Intel Quartus Prime Pro Editioni seansile.
   5. Veenduge, et režiimiks on valitud JTAG.
   6. Valige Inteli seade ja klõpsake nuppu Lisa seade. Programmeerija kuvab teie pardal olevate seadmete vaheliste ühenduste plokkskeemi.
   7. Märkige oma .sof-i real märkeruut faili .sof jaoks.
   8. Lülitage .sof jaoks sisse suvand Programmeerimine/konfigureerimine.
   9. Klõpsake nuppu Start.

Seotud teave

• Hierarhilise ja meeskonnapõhise disaini järkjärguline koostamine
• Inteli FPGA seadmete programmeerimine

Sihtseadme muutmine riistvarakujunduses Example
Kui olete sihtseadmeks valinud Stratix 10 TX E-Tile transiiveri signaali terviklikkuse arenduskomplekti, genereerib madala latentsusega E-Tile 40G Etherneti Inteli FPGA IP-tuum riistvara ex.ample disain sihtseadmele 1ST280EY2F55E2VG. Kui olete sihtseadmeks valinud Agilexi F-seeria transiiver-SoC arenduskomplekti, genereerib madala latentsusega E-Tile 40G Etherneti Inteli FPGA IP-tuum riistvara ex.ample disain sihtseadmele AGFB014R24A2E2VR0. Määratud sihtseade võib erineda teie arenduskomplektis olevast seadmest. Riistvarakujunduses sihtseadme muutmiseks ntample, järgige neid samme:

1. Käivitage tarkvara Intel Quartus Prime Pro Edition ja avage riistvara testprojekt file /hardware_test_design/eth_ex_40g.qpf.
2. Menüüs Ülesanded klõpsake nuppu Seade. Ilmub dialoogiboks Device.
3. Valige dialoogiboksis Seade e-plaadil põhinev sihtseadmete tabel, mis ühtib teie arenduskomplektis oleva seadme osanumbriga. Vaadake Inteli arenduskomplekti linki websaidilt lisateabe saamiseks.
4. Seadme valimisel kuvatakse viip, nagu on näidatud alloleval joonisel. Loodud viigumäärangute ja I/O-määrangute säilitamiseks valige Ei.
   Intel Quartus Prime'i viip seadme valimiseks
5. Tehke oma disaini täielik kompileerimine.

Nüüd saate kujundust oma riistvaras testida.

Seotud teave

• Intel Stratix 10 E-Tile TX signaali terviklikkuse arenduskomplekt
• Intel Agilex F-seeria FPGA arenduskomplekt

Madala latentsusega E-Tile 40G Etherneti Inteli FPGA IP-disaini testimine riistvaras
Pärast madala latentsusega E-Tile 40G Etherneti Inteli FPGA IP-tuumadisaini koostamist example ja konfigureerige see oma Inteli seadmes, saate süsteemikonsooli abil programmeerida IP-tuuma ja selle manustatud PHY IP-tuumaregistrid. Süsteemikonsooli sisselülitamiseks ja riistvara disaini testimiseks, ntample, järgige neid samme:

1. Süsteemikonsooli käivitamiseks valige Intel Quartus Prime Pro Editioni tarkvaras Tööriistad ➤ Süsteemi silumistööriistad ➤ Süsteemikonsool.
2. Tippige Tcl-konsooli paanil cd hwtest, et muuta kataloogiks /hardware_test_design/hwtest.
3. Tippige lähtekoodiga main.tcl, et avada ühendus J-gaTAG meister.

Täiendav disain ntampIP-tuuma programmeerimiseks on saadaval käsud le:

• chkphy_status: kuvab kella sagedusi ja PHY luku olekut.
• chkmac_stats: kuvab MAC-i statistikaloendurite väärtused.
• clear_all_stats: Tühjendab IP põhistatistika loendurid.
• start_pkt_gen: Käivitab pakettide generaatori.
• stop_pkt_gen: Peatab pakettide generaatori.
• sys_reset_digital_analog: Süsteemi lähtestamine.
• loop_on: Lülitab sisse sisemise jada tagasilülituse
• loop_off: Lülitab sisemise jada tagasilülituse välja.
• reg_read : Tagastab IP-tuumregistri väärtuse at .
• reg_write : Kirjutab IP-tuumregistrisse aadressil .

Järgige testimisprotseduuri disainilahenduse jaotises Riistvara testimine ntample ja jälgige testitulemusi süsteemikonsoolis.

Seotud teave
Disainilahenduste analüüsimine ja silumine süsteemikonsooliga

Disain ntample Kirjeldus

E-plaadil põhinev 40G Etherneti disain example demonstreerib madala latentsusega E-Tile 40G Ethernet Intel FPGA IP-tuuma funktsioone koos E-tile-põhise transiiveri liidesega, mis ühildub IEEE 802.3ba standardi CAUI-4 spetsifikatsiooniga. Saate luua kujunduse Example Disain vahekaart Low Latency E-Tile 40G Ethernet Intel FPGA IP parameetrite redaktoris.
Disaini genereerimiseks ntample, peate esmalt määrama parameetrite väärtused selle IP-tuuma variatsiooni jaoks, mida kavatsete oma lõpptootes luua. Disaini loomine ntample loob IP-tuuma koopia; katselaud ja riistvara disain ntampkasutage seda variatsiooni DUT-na. Kui te ei määra DUT-i parameetriväärtusi nii, et need vastaksid teie lõpptoote parameetriväärtustele, on disainilahendus ntampgenereeritav le ei kasuta teie kavandatud IP-tuumvariatsiooni.

Märkus.
Teststend demonstreerib IP-südamiku põhitesti. See ei ole mõeldud täieliku kinnituskeskkonna asendamiseks. Peate oma väikese latentsusega E-Tile 40G Etherneti Intel FPGA IP-disaini põhjalikumalt kontrollima simulatsioonis ja riistvaras.

Omadused

• Toetab 40G Etherneti MAC/PCS IP-tuuma E-tile transiiveri jaoks, kasutades Intel Stratix 10 või Intel Agilexi seadet.
• Toetab preambuli edastamist ja linkide koolitust.
• Loob disaini ntample MAC-statistika loendurite funktsiooniga.
• Pakub testbenchi ja simulatsiooni skripti.

Riist- ja tarkvaranõuded
Et testida endistampdisaini, kasutage järgmist riist- ja tarkvara:

• Tarkvara Intel Quartus Prime Pro Edition
• Süsteemi konsool
• ModelSim, VCS, VCS MX, NCSim või Xcelium Simulator
• Inteli Stratix 10 TX E-Tile transiiveri signaali terviklikkuse arenduskomplekt või Intel Agilexi F-seeria transiiveri-SoC arenduskomplekt

Funktsionaalne kirjeldus
Selles jaotises kirjeldatakse 40G Etherneti MAC/PCS IP-tuuma, mis kasutab Inteli seadet E-tile-põhises transiiveris. Edastussuunas aktsepteerib MAC kliendi kaadreid ja lisab pakettidevahelise lünga (IPG), preambuli, kaadri eraldaja alguse (SFD), täidise ja CRC bitid enne nende edastamist PHY-le. PHY kodeerib MAC-kaadri nii, nagu on vaja usaldusväärseks edastamiseks üle meediumi kaugotsa. Vastuvõtmise suunas edastab PHY kaadrid MAC-ile. MAC aktsepteerib PHY kaadreid, teostab kontrolle, eemaldab CRC, preambuli ja SFD ning edastab ülejäänud kaadri kliendile.

Simulatsioon

Testpink saadab liiklust läbi IP-tuuma, rakendades IP-tuuma edastus- ja vastuvõtupoolt.

Madala latentsusega E-Tile 40G Etherneti disain Example plokkskeem

Simulatsiooni disain ntample tipptaseme test file on basic_avl_tb_top.sv. See file annab PHY-le kella viite clk_ref 156.25 Mhz. See sisaldab ülesannet saata ja vastu võtta 10 paketti.

Madala latentsusega E-Tile 40G Ethernet Core Testbench File Kirjeldused

File Nimed	Kirjeldus
Testpink ja simulatsioon Files
basic_avl_tb_top.sv	Tipptasemel katselaud file. Testbench loob DUT-i ja käitab Verilog HDL-i ülesandeid, et luua ja vastu võtta pakette.
basic_avl_tb_top_nc.sv	Tipptasemel katselaud file ühildub NCSim simulaatoriga.
basic_avl_tb_top_msim.sv	Tipptasemel katselaud file ühildub ModelSim simulaatoriga.
Testbenchi skriptid
run_vsim.do	Mentor Graphics* ModelSim skript testbenchi käitamiseks.
run_vcs.sh	Synopsys VCS-i skript testbenndi käitamiseks.
jätkus…

File Nimed	Kirjeldus
run_vcsmx.sh	Synopsys VCS MX skript (kombineeritud Verilog HDL ja System Verilog koos VHDL-iga) katsestendi käitamiseks.
run_ncsim.sh	Cadence NCSim skript testbenchi käitamiseks.
run_xcelium.sh	Cadence Xceliumi skript testbenchi käivitamiseks.

Edukas testkäivitus kuvab väljundi, mis kinnitab järgmist käitumist:

1. Ootab RX-kella settimist
2. PHY oleku printimine
3. Saadan 10 pakki
4. 10 paki vastuvõtmine
5. Kuvatakse teade "Testbench complete".

Järgmised sampväljund illustreerib edukat simulatsioonikatset:

• #Ootan RX-i joondamist
• #RX deskew lukustatud
• #RX sõiduraja joondus lukustatud
• #TX lubatud
• #** 1. paketi saatmine…
• #** 2. paketi saatmine…
• #** 3. paketi saatmine…
• #** 4. paketi saatmine…
• #** 5. paketi saatmine…
• #** 6. paketi saatmine…
• #** 7. paketi saatmine…
• #**Saadud pakett 1…
• #** 8. paketi saatmine…
• #**Saadud pakett 2…
• #** 9. paketi saatmine…
• #**Saadud pakett 3…
• #** 10. paketi saatmine…
• #**Saadud pakett 4…
• #**Saadud pakett 5…
• #**Saadud pakett 6…
• #**Saadud pakett 7…
• #**Saadud pakett 8…
• #**Saadud pakett 9…
• #**Saadud pakett 10…

Seotud teave
Disaini simuleerimine Example Testbench lk 7

Riistvara testimine
Riistvara disainis ntample, saate programmeerida IP-tuuma sisemise jada tagasilülituse režiimis ja genereerida liiklust edastuspoolel, mis loob tagasi läbi vastuvõtupoole.

Madala latentsusega E-Tile 40G Etherneti IP riistvara disain Example kõrgetasemeline plokkskeem

Madala latentsusega E-Tile 40G Etherneti riistvara disain example sisaldab järgmisi komponente:

• Madala latentsusega E-Tile 40G Ethernet Intel FPGA IP-tuum.
• Kliendiloogika, mis koordineerib IP-tuuma programmeerimist ning pakettide genereerimist ja kontrollimist.
• IOPLL genereerib 100 MHz kella 50 MHz sisendkellast kuni riistvarakujunduseniample.
• JTAG kontroller, mis suhtleb Inteli süsteemikonsooliga. Suhtlete kliendiloogikaga süsteemikonsooli kaudu.

Disaini testimiseks järgige protseduuri, mis on esitatud seotud teabe lingilample valitud riistvaras.

Seotud teave

• Madala latentsusega E-Tile 40G Etherneti Intel FPGA IP disaini testimine jaotises Riistvara lk 9
• Disainilahenduste analüüsimine ja silumine süsteemikonsooliga

Sisemine loopback test
Käivitage need toimingud sisemise tagasisilmuse testi tegemiseks.

1. Lähtestage süsteem.
   sys_reset_digital_analog
2. Kuvage kella sagedus ja PHY olek.
   chkphy_status
3. Lülitage sisse sisemine loopback test.
   loop_on
4. Kuvage kella sagedus ja PHY olek. Rx_clk on seatud 312.5 MHz ja
   rx_pcs_ready on seatud väärtusele 1.
   chkphy_status
5. Käivitage pakettide generaator.
   start_pkt_gen
6. Peatage pakettide generaator.
   stop_pkt_gen
7. Review edastatud ja vastuvõetud pakettide arv.
   chkmac_stats
8. Lülitage sisemine loopback test välja.
   loop_off

Väline loopback test
Käivitage need toimingud välise tagasisilmuse testi tegemiseks.

1. Lähtestage süsteem.
   sys_reset_digital_analog
2. Kuvage kella sagedus ja PHY olek. Rx_clk on seatud 312.5 MHz ja
   rx_pcs_ready on seatud väärtusele 1. chkphy_status
3. Käivitage pakettide generaator.
   start_pkt_gen
4. Peatage pakettide generaator.
   stop_pkt_gen
5. Review edastatud ja vastuvõetud pakettide arv.
   chkmac_stats

Madala latentsusega E-Tile 40G Etherneti disain Example Registrid

Madala latentsusega E-Tile 40G Etherneti riistvara disain Example Registreeri Kaart
Loetleb riistvaradisaini mälukaardistatud registrivahemikud ntample. Nendele registritele pääsete juurde süsteemikonsooli funktsioonidega reg_read ja reg_write.

Sõnanihe	Registri tüüp
0x300-0x3FF	PHY registrid
0x400-0x4FF	TX MAC registrid
0x500-0x5FF	RX MAC registrid
0x800-0x8FF	Statistika Loendurregistrid – TX suund
0x900-0x9FF	Statistika Loendurite registrid – RX suund
0x1000-1016	Pakettklientide registrid

Pakettklientide registrid
Saate kohandada madala latentsusega E-Tile 40G Etherneti riistvarakujundust, ntample kliendiregistrite programmeerimisega.

Addr	Nimi	Natuke	Kirjeldus	HW lähtestamise väärtus	Juurdepääs
0x1008	Paketi suuruse seadistamine	[29:0]	Määrake edastuspaketi suurus baitides. Need bitid sõltuvad PKT_GEN_TX_CTRL registrist. • Bit [29:16]: määrake paketi suuruse ülempiir baitides. See kehtib ainult järkjärgulise režiimi puhul. • Bitt [13:0]: — Fikseeritud režiimi puhul määravad need bitid edastuspaketi suuruse baitides. — Inkrementaalrežiimi puhul määravad need bitid paketi juurdekasvubaidid.	0x25800040	RW
0x1009	Paketinumbrite juhtimine	[31:0]	Määrake paketigeneraatorist edastatavate pakettide arv.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• Bitt [0]: reserveeritud. • Bit [1]: paketigeneraatori keelamisbitt. Määrake selle biti väärtuseks 1, et pakettgeneraator välja lülitada, ja lähtestage see väärtusele 0, et pakettgeneraator sisse lülitada. • Bitt [2]: reserveeritud. • Bit [3]: väärtus on 1, kui IP tuum on MAC loopback režiimis; on väärtus 0, kui pakettklient kasutab paketigeneraatorit.	0x6	RW
jätkus…

Addr	Nimi	Natuke	Kirjeldus	HW lähtestamise väärtus	Juurdepääs
			• Bitt [5:4]: — 00: juhuslik režiim — 01: fikseeritud režiim — 10: astmeline režiim • Bit [6]: määrake selle biti väärtuseks 1, et kasutada 0x1009 registrit, et lülitada välja pakettgeneraator, mis põhineb edastatavate pakettide fikseeritud arvul. Vastasel juhul kasutatakse paketigeneraatori väljalülitamiseks PKT_GEN_TX_CTRL registri bitti [1]. • Bitt [7]: — 1: edastamiseks ilma lünkadeta pakettide vahel. — 0: edastamiseks juhusliku vahega pakettide vahel.
0x1011	Sihtkoha aadress on väiksem 32 bitti	[31:0]	Sihtkoha aadress (madalam 32 bitti)	0x56780ADD	RW
0x1012	Sihtkoha aadress on ülemine 16 bitti	[15:0]	Sihtkoha aadress (üle 16 bitti)	0x1234	RW
0x1013	Allikaaadress on väiksem 32 bitti	[31:0]	Allika aadress (madalam 32 bitti)	0x43210ADD	RW
0x1014	Allika aadress on ülemine 16 bitti	[15:0]	Allika aadress (ülemine 16 bitti)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	MAC loopback lähtestamine. Disaini lähtestamiseks määrake väärtusele 1, ntample MAC loopback.	1'b0	RW

Seotud teave
Madala latentsusega E-Tile 40G Etherneti juhtimis- ja olekuregistri kirjeldused Kirjeldab madala latentsusega E-Tile 40G Etherneti IP-tuumaregistreid.

Disain ntample liidese signaalid
Madala latentsusega E-Tile 40G Etherneti testpink on iseseisev ja ei nõua sisendsignaalide juhtimist.

Madala latentsusega E-Tile 40G Etherneti riistvara disain Example liidese signaalid

Signaal	Suund	Kommentaarid
clk50	Sisend	Seda kella juhib tahvli ostsillaator. • Sõitke Intel Stratix 50 plaadil sagedusel 10 MHz. • Sõita 100 MHz Intel Agilexi plaadil. Riistvara disain ntample suunab selle kella seadme IOPLL-i sisendisse ja konfigureerib IOPLL-i juhtima sisemiselt 100 MHz kella.
clk_ref	Sisend	Sõida 156.25 MHz.
jätkus…

Signaal	Suund	Kommentaarid
cpu_resetn	Sisend	Lähtestab IP-tuuma. Aktiivne madal. Juhib globaalse kõva lähtestamise csr_reset_n IP-tuumikule.
tx_serial [3:0]	Väljund	Transiiveri PHY väljundi jadaandmed.
rx_serial [3:0]	Sisend	Transiiver PHY sisend jadaandmed.
user_led[7:0]	Väljund	Olekusignaalid. Riistvara disain ntample ühendab need bitid sihtplaadil asuvate ajami LED-idega. Üksikud bitid peegeldavad järgmisi signaali väärtusi ja kella käitumist: • [0]: IP-tuuma põhilähtestussignaal • [1]: faili clk_ref jagatud versioon • [2]: clk50 jagatud versioon • [3]: 100 MHz olekukella jagatud versioon • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Seotud teave
Liidesed ja signaalide kirjeldused Annab üksikasjalikud kirjeldused madala latentsusega E-Tile 40G Etherneti IP-tuumasignaalide ja liideste kohta, kuhu need kuuluvad.

Madala latentsusega E-Tile 40G Ethernet Intel FPGA IP-arhiivid
Kui IP-tuumaversiooni loendis pole, kehtib eelmise IP-tuumaversiooni kasutusjuhend.

Intel Quartus Prime versioon	IP Core versioon	Kasutusjuhend
20.1	19.1.0	Madala latentsusega E-Tile 40G Etherneti disain Example Kasutusjuhend

Dokumendi läbivaatamise ajalugu madala latentsusega E-tile 40G Etherneti disaini jaoks Example Kasutusjuhend

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
2020.06.22	20.2	20.0.0	Lisatud seadme tugi Intel Agilexi seadmetele.
2020.04.13	20.1	19.1.0	Esialgne väljalase.

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

Dokumendid / Ressursid

Intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdfKasutusjuhend Madala latentsusega E-Tile 40G Ethernet Intel FPGA IP Design Example, madal latentsusaeg, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example

Viited

• Kasutusjuhend