Οδηγός χρήστη intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP

Περιεχόμενα κρύβω

1 Ακέραιοι αριθμητικοί πυρήνες IP FPGA

2 Έγγραφα / Πόροι

2.1 Αναφορές

3 Σχετικές αναρτήσεις

Ακέραιοι αριθμητικοί πυρήνες IP FPGA

View Fullscreen

Οδηγός χρήστη Intel FPGA Integer Arithmetic IP Cores
Ενημερώθηκε για την Intel® Quartus® Prime Design Suite: 20.3

Online Έκδοση Αποστολή σχολίων

UG-01063

ID: 683490 Έκδοση: 2020.10.05

Περιεχόμενα
Περιεχόμενα
1. Ακέραιοι αριθμητικοί πυρήνες IP της Intel FPGA………………………………………………………………….. 5
2. LPM_COUNTER (Μετρητής) Πυρήνας IP………………………………………………………………………….. 7 2.1. Χαρακτηριστικά…………………………………………………………………………………………………7 2.2. Πρωτότυπο Verilog HDL…………………………………………………………………………….. 8 2.3. Δήλωση στοιχείου VHDL………………………………………………………………………….8 2.4. Δήλωση VHDL BIBRARY_USE……………………………………………………………………… 9 2.5. Λιμένες……………………………………………………………………………………………………..9 2.6. Παράμετροι……………………………………………………………………………………………… 10
3. LPM_DIVIDE (Divider) Intel FPGA IP Core…………………………………………………………….. 12 3.1. Χαρακτηριστικά……………………………………………………………………………………………………. 12 3.2. Πρωτότυπο Verilog HDL……………………………………………………………………………… 12 3.3. Δήλωση στοιχείου VHDL…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 13 3.4. Δήλωση VHDL BIBRARY_USE…………………………………………………………………… 13 3.5. Λιμένες……………………………………………………………………………………………………… 13 3.6. Παράμετροι………………………………………………………………………………………………… 14
4. LPM_MULT (Πολλαπλασιαστής) Πυρήνας IP……………………………………………………………………………. 16 4.1. Χαρακτηριστικά……………………………………………………………………………………………………. 16 4.2. Πρωτότυπο Verilog HDL……………………………………………………………………………… 17 4.3. Δήλωση Στοιχείου VHDL……………………………………………………………………………….. 17 4.4. Δήλωση VHDL BIBRARY_USE…………………………………………………………………… 17 4.5. Σήματα………………………………………………………………………………………………… 18 4.6. Παράμετροι για συσκευές Stratix V, Arria V, Cyclone V και Intel Cyclone 10 LP…………… 18 4.6.1. Καρτέλα Γενική……………………………………………………………………………………18 4.6.2. Γενικά 2 Καρτέλα…………………………………………………………………………………… 19 4.6.3. Καρτέλα Σωληνώσεων…………………………………………………………………………………… 19 4.7. Παράμετροι για συσκευές Intel Stratix 10, Intel Arria 10 και Intel Cyclone 10 GX……….. 20 4.7.1. Καρτέλα Γενικά……………………………………………………………………………………20 4.7.2. Γενικά 2 Καρτέλα………………………………………………………………………………… 20 4.7.3. Σωληνώσεις………………………………………………………………………………………21
5. LPM_ADD_SUB (Αθροιστής/ Αφαιρετικός)………………………………………………………………………… 22 5.1. Χαρακτηριστικά……………………………………………………………………………………………………. 22 5.2. Πρωτότυπο Verilog HDL……………………………………………………………………………… 23 5.3. Δήλωση Στοιχείου VHDL…………………………………………………………………………….. 23 5.4. Δήλωση VHDL BIBRARY_USE…………………………………………………………………… 23 5.5. Λιμένες……………………………………………………………………………………………………… 23 5.6. Παράμετροι……………………………………………………………………………………………… 24
6. LPM_COMPARE (Συγκριτικός)………………………………………………………………………………… 26 6.1. Χαρακτηριστικά……………………………………………………………………………………………………. 26 6.2. Πρωτότυπο Verilog HDL……………………………………………………………………………… 27 6.3. Δήλωση Στοιχείου VHDL…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 27 6.4. Δήλωση VHDL BIBRARY_USE…………………………………………………………………… 27 6.5. Λιμένες…………………………………………………………………………………………………… 27 6.6. Παράμετροι………………………………………………………………………………………………… 28

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 2

Αποστολή σχολίων

Περιεχόμενα

7. ALTECC (Κωδικός διόρθωσης σφάλματος: Κωδικοποιητής/Αποκωδικοποιητής) Πυρήνας IP……………………………………… 30
7.1. Χαρακτηριστικά κωδικοποιητή ALTECC…………………………………………………………………………..31 7.2. Πρωτότυπο Verilog HDL (ALTECC_ENCODER)……………………………………………………. 32 7.3. Πρωτότυπο Verilog HDL (ALTECC_DECODER)……………………………………………………. 32 7.4. Δήλωση στοιχείου VHDL (ALTECC_ENCODER)………………………………………………33 7.5. Δήλωση εξαρτημάτων VHDL (ALTECC_DECODER)………………………………………………33 7.6. Δήλωση VHDL BIBRARY_USE…………………………………………………………………… 33 7.7. Θύρες κωδικοποιητή…………………………………………………………………………………………… 33 7.8. Θύρες αποκωδικοποιητή…………………………………………………………………………………………34 7.9. Παράμετροι κωδικοποιητή…………………………………………………………………………………… 34 7.10. Παράμετροι αποκωδικοποιητή …………………………………………………………………………………… 35
8. Intel FPGA πολλαπλασιαστής IP Core αθροιστή……………………………………………………………………. 36
8.1. Χαρακτηριστικά……………………………………………………………………………………………………. 37 8.1.1. Προαθροιστής…………………………………………………………………………………….. 38 8.1.2. Μητρώο συστολικής καθυστέρησης .............................................................................. .. 40 8.1.3. Σταθερά προφόρτισης……………………………………………………………………………… 43 8.1.4. Διπλός Συσσωρευτής…………………………………………………………………… 43
8.2. Πρωτότυπο Verilog HDL…………………………………………………………………………… 44 8.3. Δήλωση στοιχείου VHDL……………………………………………………………………….. 44 8.4. Δήλωση VHDL BIBRARY_USE…………………………………………………………………… 44 8.5. Σήματα………………………………………………………………………………………………… 44 8.6. Παράμετροι…………………………………………………………………………………………… 47
8.6.1. Καρτέλα Γενικά……………………………………………………………………………………47 8.6.2. Καρτέλα Extra Modes………………………………………………………………………….. 47 8.6.3. Καρτέλα Πολλαπλασιαστές………………………………………………………………………………….. 49 8.6.4. Καρτέλα Preadder…………………………………………………………………………………. 51 8.6.5. Καρτέλα συσσωρευτή……………………………………………………………………………….. 53 8.6.6. Καρτέλα Συστολική/ Αλυσίδα…………………………………………………………………………. 55 8.6.7. Καρτέλα αγωγών…………………………………………………………………………………… 56
9. ALTMEMMULT (Πολλαπλασιαστής σταθερού συντελεστή με βάση τη μνήμη) Πυρήνας IP……………………… 57
9.1. Χαρακτηριστικά……………………………………………………………………………………………………. 57 9.2. Πρωτότυπο Verilog HDL……………………………………………………………………………… 58 9.3. Δήλωση στοιχείου VHDL……………………………………………………………………….. 58 9.4. Λιμένες…………………………………………………………………………………………………… 59 9.5. Παράμετροι…………………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Πολλαπλασιασμός-Συσσώρευση) Πυρήνας IP………………………………………………… 61
10.1. Χαρακτηριστικά…………………………………………………………………………………………….. 62 10.2. Πρωτότυπο Verilog HDL…………………………………………………………………………..62 10.3. Δήλωση εξαρτημάτων VHDL……………………………………………………………………… 63 10.4. ΒΙΒΛΙΟΘΗΚΗ_ΧΡΗΣΗΣ VHDL Δήλωση…………………………………………………………………63 10.5. Λιμένες……………………………………………………………………………………………………… 63 10.6. Παράμετροι………………………………………………………………………………………………. 64
11. ALTMULT_ADD (Πολλαπλός Προσθετικός) Πυρήνας IP……………………………………………………………..69
11.1. Χαρακτηριστικά…………………………………………………………………………………………….. 71 11.2. Πρωτότυπο Verilog HDL…………………………………………………………………………..72 11.3. Δήλωση στοιχείου VHDL……………………………………………………………………… 72 11.4. Δήλωση VHDL BIBRARY_USE……………………………………………………………………72

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 3

Περιεχόμενα
11.5. Λιμένες……………………………………………………………………………………………………… 72 11.6. Παράμετροι………………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Πολλαπλασιαστής Μιγαδικού) Πυρήνας IP………………………………………………… 86 12.1. Μιγαδικός πολλαπλασιασμός………………………………………………………………………………. 86 12.2. Κανονική αναπαράσταση……………………………………………………………………………… 87 12.3. Συμβατική αντιπροσώπευση……………………………………………………………………………. 87 12.4. Χαρακτηριστικά………………………………………………………………………………………….. 88 12.5. Πρωτότυπο Verilog HDL…………………………………………………………………………..88 12.6. Δήλωση στοιχείων VHDL…………………………………………………………………………………………………………………………………………………………………………………………………… Δήλωση VHDL BIBRARY_USE…………………………………………………………………89 12.7. Σήματα…………………………………………………………………………………………………. 89 12.8. Παράμετροι………………………………………………………………………………………………. 89
13. ALTSQRT (Τετραγωνική Ρίζα Ακέραιος) Πυρήνας IP………………………………………………………………92 13.1. Χαρακτηριστικά…………………………………………………………………………………………….. 92 13.2. Πρωτότυπο Verilog HDL…………………………………………………………………………..92 13.3. Δήλωση στοιχείων VHDL…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… Δήλωση VHDL BIBRARY_USE…………………………………………………………………93 13.4. Λιμένες…………………………………………………………………………………………………… 93 13.5. Παράμετροι………………………………………………………………………………………………. 93
14. PARALLEL_ADD (Parallel Adder) Πυρήνας IP……………………………………………………………….. 95 14.1. Χαρακτηριστικό……………………………………………………………………………………………….95 14.2. Πρωτότυπο Verilog HDL…………………………………………………………………………..95 14.3. Δήλωση στοιχείων VHDL……………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………… VHDL BIBRARY_USE Δήλωση…………………………………………………………………96 14.4. Λιμένες……………………………………………………………………………………………………… 96 14.5. Παράμετροι………………………………………………………………………………………………. 96
15. Οδηγός χρήστη Ακέραιος Αριθμητικός Πυρήνες IP Αρχεία εγγράφων…………………………………… 98
16. Οδηγός χρήσης Ιστορικό αναθεώρησης εγγράφων για Intel FPGA Integer Arithmetic IP Cores…. 99

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 4

Αποστολή σχολίων

683490 | 2020.10.05 Αποστολή σχολίων

1. Ακέραιοι αριθμητικοί πυρήνες IP της Intel FPGA

Μπορείτε να χρησιμοποιήσετε τους ακέραιους πυρήνες IP της Intel® FPGA για να εκτελέσετε μαθηματικές πράξεις στη σχεδίασή σας.

Αυτές οι λειτουργίες προσφέρουν πιο αποτελεσματική σύνθεση λογικής και υλοποίηση συσκευών από την κωδικοποίηση των δικών σας συναρτήσεων. Μπορείτε να προσαρμόσετε τους πυρήνες IP για να ικανοποιούν τις απαιτήσεις σχεδιασμού σας.

Οι ακέραιοι αριθμητικοί πυρήνες IP της Intel χωρίζονται στις ακόλουθες δύο κατηγορίες: · Βιβλιοθήκη παραμετροποιημένων μονάδων (LPM) Πυρήνες IP · Ειδικοί για την Intel (ALT) πυρήνες IP

Ο παρακάτω πίνακας παραθέτει τους ακέραιους αριθμητικούς πυρήνες IP.

Πίνακας 1.

Λίστα Πυρήνων IP

Πυρήνες IP

Πυρήνες IP LPM

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
Ειδικοί για την Intel (ALT) Πυρήνες IP ALTECC

Λειτουργία Overview Counter Divider Multiplier
Συγκριτής αθροιστή ή αφαιρετικού
Κωδικοποιητής/Αποκωδικοποιητής ECC

Υποστηριζόμενη συσκευή
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone® IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP,
Intel Cyclone 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel Cyclone 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V,Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V συνέχισε…

Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. *Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.

ISO 9001: 2015 εγγεγραμμένο

1. Intel FPGA Integer Arithmetic IP Cores 683490 | 2020.10.05/XNUMX/XNUMX

Πυρήνες IP Intel FPGA Πολλαπλασιαστής ή ALTERA_MULT_ADD ALTMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

Λειτουργία Overview Πολλαπλασιαστής-Αθροιστής
Πολλαπλασιαστής σταθερού συντελεστή με βάση τη μνήμη
Πολλαπλασιαστής-Συσσωρευτής Πολλαπλασιαστής-Αθροιστής
Μιγαδικός πολλαπλασιαστής
Ακέραιος Τετραγωνικός Ρίζας
Παράλληλος αθροιστής

Υποστηριζόμενη συσκευή
Arria V, Stratix V, Cyclone V, Intel Stratix 10, Intel Arria 10, Intel Cyclone
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Cyclone IV E, Cyclone IV GX, Intel Cyclone 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Cyclone IV E, Cyclone IV GX, Cyclone V, Intel
Cyclone 10 GX, Intel Cyclone 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Cyclone IV E, Cyclone IV GX,
Cyclone V, Intel Cyclone 10 LP, Intel Cyclone 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Σχετικές Πληροφορίες
· Σημειώσεις έκδοσης FPGA της Intel και προγραμματιζόμενες συσκευές
· Εισαγωγή στους πυρήνες IP της Intel FPGA Παρέχει περισσότερες πληροφορίες σχετικά με τους πυρήνες IP της Intel FPGA.
· Οδηγός χρήστη Floating-Point IP Cores Παρέχει περισσότερες πληροφορίες σχετικά με τους πυρήνες IP Floating-Point της Intel FPGA.
· Εισαγωγή στους πυρήνες IP της Intel FPGA Παρέχει γενικές πληροφορίες για όλους τους πυρήνες IP της Intel FPGA, συμπεριλαμβανομένης της παραμετροποίησης, της δημιουργίας, της αναβάθμισης και της προσομοίωσης πυρήνων IP.
· Δημιουργία σεναρίων προσομοίωσης IP ανεξάρτητης έκδοσης και Qsys Δημιουργήστε σενάρια προσομοίωσης που δεν απαιτούν μη αυτόματες ενημερώσεις για αναβαθμίσεις λογισμικού ή έκδοσης IP.
· Οδηγίες βέλτιστων πρακτικών διαχείρισης έργου για αποτελεσματική διαχείριση και φορητότητα του έργου και της IP σας files.
· Οδηγός χρήστη Integer Arithmetic Cores IP Archives Document στη σελίδα 98 Παρέχει μια λίστα με οδηγούς χρήσης για προηγούμενες εκδόσεις των πυρήνων Ακέραιας Αριθμητικής IP.

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 6

Αποστολή σχολίων

683490 | 2020.10.05 Αποστολή σχολίων

2. LPM_COUNTER (Μετρητής) Πυρήνας IP

Εικόνα 1.

Ο πυρήνας IP LPM_COUNTER είναι ένας δυαδικός μετρητής που δημιουργεί μετρητές άνω, κάτω και άνω ή κάτω μετρητές με εξόδους πλάτους έως 256 bit.

Το παρακάτω σχήμα δείχνει τις θύρες για τον πυρήνα IP LPM_COUNTER.

LPM_COUNTER Θύρες

LPM_COUNTER

ssclr sload δεδομένων sset[]

q[]

πάνω κάτω

cout

aclr aload aset

clk_en cnt_en cin
ενστ

2.1. Χαρακτηριστικά
Ο πυρήνας IP LPM_COUNTER προσφέρει τις ακόλουθες δυνατότητες: · Δημιουργεί μετρητές πάνω, κάτω και πάνω/κάτω · Δημιουργεί τους ακόλουθους τύπους μετρητών:
— Απλό δυαδικό – οι αυξήσεις του μετρητή ξεκινώντας από το μηδέν ή μειώνονται ξεκινώντας από το 255
— Modulus – ο μετρητής αυξάνεται ή μειώνεται από την τιμή συντελεστή που καθορίζεται από τον χρήστη και επαναλαμβάνει
· Υποστηρίζει προαιρετικές σύγχρονες θύρες εισόδου διαγραφής, φόρτωσης και ρύθμισης · Υποστηρίζει προαιρετικές ασύγχρονες θύρες εισόδου διαγραφής, φόρτωσης και ρύθμισης · Υποστηρίζει προαιρετικές θύρες εισόδου ενεργοποίησης μέτρησης και ενεργοποίησης ρολογιού · Υποστηρίζει προαιρετικές θύρες μεταφοράς και μεταφοράς

ISO 9001: 2015 εγγεγραμμένο

2. LPM_COUNTER (Μετρητής) Πυρήνας IP
683490 | 2020.10.05
2.2. Πρωτότυπο Verilog HDL
Το παρακάτω πρωτότυπο Verilog HDL βρίσκεται στο Verilog Design File (.v) lpm.v στο κατάλογος edasynthesis.
ενότητα lpm_counter (q, δεδομένα, ρολόι, cin, cout, clk_en, cnt_en, updown, aset, aclr, aload, sset, sclr, sload, eq ); παράμετρος lpm_type = "lpm_counter"; παράμετρος lpm_width = 1; παράμετρος lpm_modulus = 0; παράμετρος lpm_direction = "ΜΗ ΧΡΗΣΙΜΟΠΟΙΗΜΕΝΟ"; παράμετρος lpm_value = "ΜΗ ΧΡΗΣΙΜΟΠΟΙΗΜΕΝΟ"; παράμετρος lpm_svalue = "ΜΗ ΧΡΗΣΙΜΟΠΟΙΗΜΕΝΟ"; παράμετρος lpm_pvalue = "ΜΗ ΧΡΗΣΙΜΟΠΟΙΗΜΕΝΟ"; παράμετρος lpm_port_updown = "PORT_CONNECTIVITY"; παράμετρος lpm_hint = "ΧΡΗΣΙΜΟΠΟΙΕΙΤΑΙ"; έξοδος [lpm_width-1:0] q; εξόδου εξόδου? έξοδος [15:0] eq; είσοδος cin? εισαγωγή δεδομένων [lpm_width-1:0]. ρολόι εισόδου, clk_en, cnt_en, updown; input aset, aclr, aload; input sset, sclr, sload; endmodule
2.3. Δήλωση στοιχείων VHDL
Η δήλωση στοιχείου VHDL βρίσκεται στο σχέδιο VHDL File (.vhd) LPM_PACK.vhd στο κατάλογος librariesvhdllpm.
συστατικό LPM_COUNTER γενικό ( LPM_WIDTH : natural; LPM_MODULUS : natural := 0; LPM_DIRECTION : string := "UNUSED"; LPM_AVALUE : string := "UNUSED"; LPM_SVALUE : string := "UNUSPORT_UPY"DOWNOW; ; LPM_PVALUE : string := “UNUSED”; θύρα (ΔΕΔΟΜΕΝΑ : σε std_logic_vector(LPM_WIDTH-1 κάτω στο 0):= (OTHERS =>
'0'); CLOCK: στο std_logic; CLK_EN : στο std_logic := '1'; CNT_EN : στο std_logic := '1'; UPDOWN : στο std_logic := '1'; SLOAD : στο std_logic := '0'; SSET : στο std_logic := '0'; SCLR : στο std_logic := '0'; ALOAD : στο std_logic := '0'; ASET : σε std_logic := '0'; ACLR : σε std_logic := '0'; CIN : στο std_logic := '1'; COUT : out std_logic := '0'; Q : out std_logic_vector(LPM_WIDTH-1 downto 0); EQ : out std_logic_vector(15 downto 0));
τελικό εξάρτημα?

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 8

Αποστολή σχολίων

2. LPM_COUNTER (Μετρητής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

2.4. Δήλωση VHDL LIBRARY_USE
Η δήλωση VHDL LIBRARY-USE δεν απαιτείται εάν χρησιμοποιείτε τη δήλωση στοιχείων VHDL.
ΒΙΒΛΙΟΘΗΚΗ lpm; ΧΡΗΣΗ lpm.lpm_components.all;

2.5. λιμάνια

Οι παρακάτω πίνακες παραθέτουν τις θύρες εισόδου και εξόδου για τον πυρήνα IP LPM_COUNTER.

Πίνακας 2.

LPM_COUNTER Θύρες εισόδου

Όνομα λιμένα

Υποχρεούμαι

Περιγραφή

δεδομένα[]

Οχι

Παράλληλη εισαγωγή δεδομένων στον μετρητή. Το μέγεθος της θύρας εισόδου εξαρτάται από την τιμή της παραμέτρου LPM_WIDTH.

ρολόι

Ναί

Είσοδος ρολογιού με θετική ενεργοποίηση.

clk_en

Οχι

Είσοδος ενεργοποίησης ρολογιού για ενεργοποίηση όλων των σύγχρονων δραστηριοτήτων. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 1.

cnt_en

Οχι

Η καταμέτρηση ενεργοποιεί την είσοδο για την απενεργοποίηση της καταμέτρησης όταν δηλώνεται χαμηλή χωρίς να επηρεάζει το sload, το sset ή το sclr. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 1.

πάνω κάτω

Οχι

Ελέγχει την κατεύθυνση της μέτρησης. Όταν δηλώνεται υψηλό (1), η κατεύθυνση μέτρησης είναι προς τα πάνω και όταν δηλώνεται χαμηλή (0), η κατεύθυνση μέτρησης είναι προς τα κάτω. Εάν χρησιμοποιείται η παράμετρος LPM_DIRECTION, η επάνω θύρα δεν μπορεί να συνδεθεί. Εάν το LPM_DIRECTION δεν χρησιμοποιείται, η θύρα προς τα πάνω είναι προαιρετική. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι επάνω (1).

cin

Οχι

Μεταφορά στο κομμάτι χαμηλής τάξης. Για τους επάνω μετρητές, η συμπεριφορά της εισόδου cin είναι

πανομοιότυπη με τη συμπεριφορά της εισόδου cnt_en. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 1

(VCC).

aclr

Οχι

Ασύγχρονη καθαρή είσοδος. Εάν χρησιμοποιούνται και επιβεβαιώνονται και το στοιχείο και το aclr, το aclr αντικαθιστά το στοιχείο. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι 0 (απενεργοποιημένη).

περιουσιακό στοιχείο

Οχι

Ασύγχρονη είσοδος συνόλου. Καθορίζει τις εξόδους q[] ως όλες τις 1 ή την τιμή που καθορίζεται από την παράμετρο LPM_AVALUE. Εάν χρησιμοποιούνται και δηλώνονται και οι δύο θύρες aset και aclr, η τιμή της θύρας aclr υπερισχύει της τιμής της θύρας aset. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 0, απενεργοποιημένη.

φορτίο

Οχι

Ασύγχρονη είσοδος φορτίου που φορτώνει ασύγχρονα τον μετρητή με την τιμή στην είσοδο δεδομένων. Όταν χρησιμοποιείται η θύρα φορτίου, πρέπει να συνδεθεί η θύρα δεδομένων[]. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 0, απενεργοποιημένη.

sclr

Οχι

Σύγχρονη καθαρή είσοδος που διαγράφει τον μετρητή στην επόμενη ενεργή άκρη του ρολογιού. Εάν χρησιμοποιούνται και επιβεβαιώνονται και οι δύο θύρες sset και sclr, η τιμή της θύρας sclr υπερισχύει της τιμής της θύρας sset. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 0, απενεργοποιημένη.

σετ

Οχι

Σύγχρονη είσοδος συνόλου που θέτει τον μετρητή στην επόμενη ενεργή άκρη του ρολογιού. Καθορίζει την τιμή των εξόδων q ως όλα τα 1 ή την τιμή που καθορίζεται από την παράμετρο LPM_SVALUE. Εάν χρησιμοποιούνται και επιβεβαιώνονται και οι δύο θύρες sset και sclr,
η τιμή της θύρας sclr υπερισχύει της τιμής της θύρας sset. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι 0 (απενεργοποιημένη).

φορτίο

Οχι

Σύγχρονη είσοδος φορτίου που φορτώνει τον μετρητή με δεδομένα[] στην επόμενη ενεργή άκρη του ρολογιού. Όταν χρησιμοποιείται η θύρα φόρτωσης, η θύρα δεδομένων[] πρέπει να είναι συνδεδεμένη. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι 0 (απενεργοποιημένη).

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 9

2. LPM_COUNTER (Μετρητής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Πίνακας 3.

LPM_COUNTER Θύρες εξόδου

Όνομα λιμένα

Υποχρεούμαι

Περιγραφή

q[]

Οχι

Έξοδος δεδομένων από τον μετρητή. Το μέγεθος της θύρας εξόδου εξαρτάται από το

Τιμή παραμέτρου LPM_WIDTH. Είτε q[] είτε τουλάχιστον μία από τις θύρες eq[15..0]

πρέπει να συνδεθεί.

εξ.[15..0]

Οχι

Έξοδος αποκωδικοποίησης μετρητή. Η θύρα eq[15..0] δεν είναι προσβάσιμη στον επεξεργαστή παραμέτρων επειδή η παράμετρος υποστηρίζει μόνο AHDL.
Πρέπει να συνδεθεί είτε η θύρα q[] είτε η θύρα eq[]. Μπορούν να χρησιμοποιηθούν έως και c eq θύρες (0 <= c <= 15). Αποκωδικοποιούνται μόνο οι 16 χαμηλότερες τιμές καταμέτρησης. Όταν η τιμή μέτρησης είναι c, η έξοδος eqc βεβαιώνεται υψηλή (1). Για π.χample, όταν η μέτρηση είναι 0, eq0 = 1, όταν η μέτρηση είναι 1, eq1 = 1, και όταν η μέτρηση είναι 15, eq 15 = 1. Η αποκωδικοποιημένη έξοδος για τιμές μέτρησης 16 ή μεγαλύτερες απαιτεί εξωτερική αποκωδικοποίηση. Οι έξοδοι eq[15..0] είναι ασύγχρονες με την έξοδο q[].

cout

Οχι

Θύρα διεξαγωγής του bit MSB του μετρητή. Μπορεί να χρησιμοποιηθεί για σύνδεση σε άλλο μετρητή για τη δημιουργία μεγαλύτερου μετρητή.

2.6. Παράμετροι

Ο παρακάτω πίνακας παραθέτει τις παραμέτρους για τον πυρήνα IP LPM_COUNTER.

Πίνακας 4.

LPM_COUNTER Παράμετροι

Όνομα παραμέτρου

Τύπος

LPM_WIDTH

Ακέραιος αριθμός

LPM_DIRECTION

Σειρά

LPM_MODULUS LPM_AVALUE

Ακέραιος αριθμός
Ακέραιος/ Συμβολοσειρά

LPM_SVALUE LPM_HINT

Ακέραιος/ Συμβολοσειρά
Σειρά

LPM_TYPE

Σειρά

Υποχρεωτικό Ναι Όχι Όχι Όχι
Όχι Όχι
Οχι

Περιγραφή
Καθορίζει τα πλάτη των θυρών δεδομένων[] και q[], εάν χρησιμοποιούνται.
Οι τιμές είναι ΠΑΝΩ, ΚΑΤΩ και ΑΧΡΗΣΙΜΟΠΟΙΗΜΕΝΟΙ. Εάν χρησιμοποιείται η παράμετρος LPM_DIRECTION, η επάνω θύρα δεν μπορεί να συνδεθεί. Όταν η επάνω θύρα δεν είναι συνδεδεμένη, η προεπιλεγμένη τιμή της παραμέτρου LPM_DIRECTION είναι UP.
Το μέγιστο πλήθος, συν ένα. Αριθμός μοναδικών καταστάσεων στον κύκλο του μετρητή. Εάν η τιμή φορτίου είναι μεγαλύτερη από την παράμετρο LPM_MODULUS, η συμπεριφορά του μετρητή δεν καθορίζεται.
Σταθερή τιμή που φορτώνεται όταν το στοιχείο δηλώνεται υψηλό. Εάν η καθορισμένη τιμή είναι μεγαλύτερη ή ίση με , η συμπεριφορά του μετρητή είναι ένα απροσδιόριστο (Χ) λογικό επίπεδο, όπου είναι LPM_MODULUS, εάν υπάρχει, ή 2 ^ LPM_WIDTH. Η Intel συνιστά να καθορίσετε αυτήν την τιμή ως δεκαδικό αριθμό για σχέδια AHDL.
Σταθερή τιμή που φορτώνεται στην ανερχόμενη άκρη της θύρας ρολογιού όταν η θύρα sset δηλώνεται ψηλά. Η Intel συνιστά να καθορίσετε αυτήν την τιμή ως δεκαδικό αριθμό για σχέδια AHDL.
Όταν δημιουργείτε μια βιβλιοθήκη παραμετροποιημένων μονάδων (LPM) λειτουργεί σε ένα σχέδιο VHDL File (.vhd), πρέπει να χρησιμοποιήσετε την παράμετρο LPM_HINT για να καθορίσετε μια συγκεκριμένη παράμετρο Intel. Για π.χample: LPM_HINT = "CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = YES"
Η προεπιλεγμένη τιμή είναι UNUSED.
Προσδιορίζει το όνομα της οντότητας της βιβλιοθήκης των παραμετροποιημένων λειτουργικών μονάδων (LPM) στη σχεδίαση VHDL files.
συνέχισε…

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 10

Αποστολή σχολίων

2. LPM_COUNTER (Μετρητής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Όνομα παραμέτρου INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Πληκτρολογήστε String String
Σειρά
Σειρά

Απαιτούμενο Αρ
Οχι
Οχι

Περιγραφή
Αυτή η παράμετρος χρησιμοποιείται για σκοπούς μοντελοποίησης και προσομοίωσης συμπεριφοράς. Αυτή η παράμετρος χρησιμοποιείται για σκοπούς μοντελοποίησης και προσομοίωσης συμπεριφοράς. Ο επεξεργαστής παραμέτρων υπολογίζει την τιμή για αυτήν την παράμετρο.
Ειδική παράμετρος Intel. Πρέπει να χρησιμοποιήσετε την παράμετρο LPM_HINT για να καθορίσετε την παράμετρο CARRY_CNT_EN στη σχεδίαση VHDL fileμικρό. Οι τιμές είναι SMART, ON, OFF και UNED. Ενεργοποιεί τη συνάρτηση LPM_COUNTER για τη μετάδοση του σήματος cnt_en μέσω της αλυσίδας μεταφοράς. Σε ορισμένες περιπτώσεις, η ρύθμιση παραμέτρου CARRY_CNT_EN μπορεί να έχει ελαφρά επίδραση στην ταχύτητα, επομένως ίσως θέλετε να την απενεργοποιήσετε. Η προεπιλεγμένη τιμή είναι SMART, η οποία παρέχει την καλύτερη αντιστάθμιση μεταξύ μεγέθους και ταχύτητας.
Ειδική παράμετρος Intel. Πρέπει να χρησιμοποιήσετε την παράμετρο LPM_HINT για να καθορίσετε την παράμετρο LABWIDE_SCLR στη σχεδίαση VHDL fileμικρό. Οι τιμές είναι ON, OFF ή UNED. Η προεπιλεγμένη τιμή είναι ON. Σας επιτρέπει να απενεργοποιήσετε τη χρήση της δυνατότητας LABwide sclr που βρίσκεται σε παρωχημένες οικογένειες συσκευών. Η απενεργοποίηση αυτής της επιλογής αυξάνει τις πιθανότητες πλήρους χρήσης των μερικώς γεμισμένων LAB και, επομένως, μπορεί να επιτρέψει υψηλότερη λογική πυκνότητα όταν το SCLR δεν εφαρμόζεται σε ένα πλήρες LAB. Αυτή η παράμετρος είναι διαθέσιμη για συμβατότητα προς τα πίσω και η Intel σας συνιστά να μην χρησιμοποιείτε αυτήν την παράμετρο.
Καθορίζει τη χρήση της θύρας εισόδου πάνω προς τα κάτω. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι PORT_CONNECTIVITY. Όταν η τιμή θύρας έχει οριστεί σε PORT_USED, η θύρα αντιμετωπίζεται ως χρησιμοποιούμενη. Όταν η τιμή θύρας έχει οριστεί σε PORT_UNUSED, η θύρα αντιμετωπίζεται ως αχρησιμοποίητη. Όταν η τιμή θύρας έχει οριστεί σε PORT_CONNECTIVITY, η χρήση της θύρας προσδιορίζεται ελέγχοντας τη συνδεσιμότητα της θύρας.

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 11

683490 | 2020.10.05 Αποστολή σχολίων

3. LPM_DIVIDE (Divider) Intel FPGA IP Core

Εικόνα 2.

Ο πυρήνας LPM_DIVIDE Intel FPGA IP υλοποιεί έναν διαιρέτη για τη διαίρεση μιας τιμής εισόδου αριθμητή με μια τιμή εισόδου παρονομαστή για την παραγωγή ενός πηλίκου και ενός υπολοίπου.

Το παρακάτω σχήμα δείχνει τις θύρες για τον πυρήνα IP LPM_DIVIDE.

Θύρες LPM_DIVIDE

LPM_DIVIDE

αριθμητικό [] ονομαστικό [] ρολόι

πηλίκο[] παραμένει[]

clken aclr

ενστ

3.1. Χαρακτηριστικά
Ο πυρήνας IP LPM_DIVIDE προσφέρει τις ακόλουθες δυνατότητες: · Δημιουργεί έναν διαιρέτη που διαιρεί μια τιμή εισόδου αριθμητή με μια είσοδο παρονομαστή
τιμή για να παραχθεί ένα πηλίκο και ένα υπόλοιπο. · Υποστηρίζει πλάτος δεδομένων 1 bit. · Υποστηρίζει υπογεγραμμένη και ανυπόγραφη μορφή αναπαράστασης δεδομένων και για τον αριθμητή
και τιμές παρονομαστών. · Υποστηρίζει βελτιστοποίηση περιοχής ή ταχύτητας. · Παρέχει μια επιλογή για τον καθορισμό μιας θετικής υπολειπόμενης εξόδου. · Υποστηρίζει ρυθμιζόμενο λανθάνοντα χρόνο εξόδου διοχέτευσης. · Υποστηρίζει προαιρετικές ασύγχρονες θύρες διαγραφής και δυνατότητας ρολογιού.

3.2. Πρωτότυπο Verilog HDL
Το παρακάτω πρωτότυπο Verilog HDL βρίσκεται στο Verilog Design File (.v) lpm.v στο κατάλογος edasynthesis.
ενότητα lpm_divide (πηλίκο, παραμονή, αριθμός, όνομα, ρολόι, clken, aclr); παράμετρος lpm_type = "lpm_divide"; παράμετρος lpm_widthn = 1; παράμετρος lpm_widthd = 1; παράμετρος lpm_nrepresentation = “UNSIGNED”; παράμετρος lpm_drepresentation = “UNSIGNED”; παράμετρος lpm_remainderpositive = "TRUE"; παράμετρος lpm_pipeline = 0;

ISO 9001: 2015 εγγεγραμμένο

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05/XNUMX/XNUMX

παράμετρος lpm_hint = "ΜΗ ΧΡΗΣΙΜΟΠΟΙΗΜΕΝΟ"; ρολόι εισόδου? εισαγωγή clken? είσοδος aclr; εισαγωγή [lpm_widthn-1:0] αριθμός; input [lpm_widthd-1:0] denom; πηλίκο εξόδου [lpm_widthn-1:0]. η έξοδος [lpm_widthd-1:0] παραμένει. endmodule

3.3. Δήλωση στοιχείων VHDL
Η δήλωση στοιχείου VHDL βρίσκεται στο σχέδιο VHDL File (.vhd) LPM_PACK.vhd στο κατάλογος librariesvhdllpm.
συστατικό LPM_DIVIDE γενικό (LPM_WIDTHN : φυσικό, LPM_WIDTHD : φυσικό;
LPM_NREPRESENTATION : string := “UNSIGNED”; LPM_DREPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : φυσικό := 0; LPM_TYPE : συμβολοσειρά := L_DIVIDE; LPM_HINT : string := “UNUSED”); θύρα (NUMER : σε std_logic_vector(LPM_WIDTHN-1 κάτω στο 0); DENOM : σε std_logic_vector(LPM_WIDTHD-1 κάτω στο 0); ACLR : σε std_logic := '0'; CLOCK : σε std_logic := '0 logic'; := '1'; τελικό εξάρτημα?

3.4. Δήλωση VHDL LIBRARY_USE
Η δήλωση VHDL LIBRARY-USE δεν απαιτείται εάν χρησιμοποιείτε τη δήλωση στοιχείων VHDL.
ΒΙΒΛΙΟΘΗΚΗ lpm; ΧΡΗΣΗ lpm.lpm_components.all;

3.5. λιμάνια

Οι παρακάτω πίνακες παραθέτουν τις θύρες εισόδου και εξόδου για τον πυρήνα IP LPM_DIVIDE.

Πίνακας 5.

Θύρες εισόδου LPM_DIVIDE

Όνομα λιμένα

Υποχρεούμαι

αριθμός[]

Ναί

δόγμα[]

Ναί

Περιγραφή
Εισαγωγή δεδομένων αριθμητή. Το μέγεθος της θύρας εισόδου εξαρτάται από την τιμή της παραμέτρου LPM_WIDTHN.
Εισαγωγή δεδομένων παρονομαστή. Το μέγεθος της θύρας εισόδου εξαρτάται από την τιμή της παραμέτρου LPM_WIDTHD.
συνέχισε…

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 13

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Όνομα θύρας ρολόι clken
aclr

Απαιτούμενο Αρ
Οχι

Περιγραφή
Είσοδος ρολογιού για χρήση με σωλήνωση. Για τιμές LPM_PIPELINE διαφορετικές από το 0 (προεπιλογή), η θύρα ρολογιού πρέπει να είναι ενεργοποιημένη.
Ενεργοποίηση ρολογιού με διοχέτευση χρήσης. Όταν η θύρα clken δηλώνεται υψηλή, πραγματοποιείται η λειτουργία διαίρεσης. Όταν το σήμα είναι χαμηλό, δεν πραγματοποιείται καμία λειτουργία. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 1.
Ασύγχρονη καθαρή θύρα που χρησιμοποιείται ανά πάσα στιγμή για την επαναφορά του αγωγού σε όλα τα '0' ασύγχρονα με την είσοδο ρολογιού.

Πίνακας 6.

Θύρες εξόδου LPM_DIVIDE

Όνομα λιμένα

Υποχρεούμαι

Περιγραφή

πηλίκο[]

Ναί

Έξοδος δεδομένων. Το μέγεθος της θύρας εξόδου εξαρτάται από το LPM_WIDTHN

τιμή παραμέτρου.

μένω[]

Ναί

Έξοδος δεδομένων. Το μέγεθος της θύρας εξόδου εξαρτάται από το LPM_WIDTHD

τιμή παραμέτρου.

3.6. Παράμετροι

Ο παρακάτω πίνακας παραθέτει τις παραμέτρους για τον πυρήνα IP LPM_DIVIDE Intel FPGA.

Όνομα παραμέτρου

Τύπος

Υποχρεούμαι

Περιγραφή

LPM_WIDTHN

Ακέραιος αριθμός

Ναί

Καθορίζει τα πλάτη του αριθμού[] και

quotient[] θύρες. Οι τιμές είναι 1 έως 64.

LPM_WIDTHD

Ακέραιος αριθμός

Ναί

Καθορίζει τα πλάτη του denom[] και

παραμένουν[] θύρες. Οι τιμές είναι 1 έως 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

String String

Οχι

Αναπαράσταση πινακίδων της εισαγωγής αριθμητή.

Οι τιμές είναι ΥΠΟΓΡΑΦΗ και ΜΗ ΥΠΟΓΡΑΦΗ. Όταν αυτό

Η παράμετρος έχει οριστεί σε SIGNED, το διαχωριστικό

ερμηνεύει την είσοδο numer[] ως υπογεγραμμένα δύο

συμπλήρωμα.

Οχι

Αναπαράσταση πρόσημου της εισαγωγής παρονομαστή.

Οι τιμές είναι ΥΠΟΓΡΑΦΗ και ΜΗ ΥΠΟΓΡΑΦΗ. Όταν αυτό

Η παράμετρος έχει οριστεί σε SIGNED, το διαχωριστικό

ερμηνεύει την είσοδο denom[] ως υπογεγραμμένα δύο

συμπλήρωμα.

LPM_TYPE

Σειρά

Οχι

Προσδιορίζει τη βιβλιοθήκη των παραμετροποιημένων

modules (LPM) όνομα οντότητας στη σχεδίαση VHDL

files (.vhd).

LPM_HINT

Σειρά

Οχι

Όταν δημιουργείτε μια βιβλιοθήκη του

παραμετροποιημένες μονάδες (LPM) λειτουργούν σε α

Σχεδίαση VHDL File (.vhd), πρέπει να χρησιμοποιήσετε το

παράμετρος LPM_HINT για τον καθορισμό ενός Intel-

συγκεκριμένη παράμετρο. Για π.χample: LPM_HINT

= "CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = ΝΑΙ» Το

Η προεπιλεγμένη τιμή είναι ΑΧΡΗΣΙΜΟΠΟΙΗΜΕΝΗ.

LPM_REMAINDERPOSITIVE

Σειρά

Οχι

Ειδική παράμετρος Intel. Πρέπει να χρησιμοποιήσετε το

LPM_HINT παράμετρος για να καθορίσετε το

LPM_REMAINDERPOSITIVE παράμετρος σε

Σχεδίαση VHDL fileμικρό. Οι τιμές είναι TRUE ή FALSE.

Εάν αυτή η παράμετρος έχει οριστεί σε TRUE, τότε το

Η τιμή της θύρας υπόλοιπο[] πρέπει να είναι μεγαλύτερη

συνέχισε…

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 14

Αποστολή σχολίων

3. LPM_DIVIDE (Divider) Intel FPGA IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Όνομα παραμέτρου

Τύπος

MAXIMIZE_SPEED

Ακέραιος αριθμός

LPM_PIPELINE

Ακέραιος αριθμός

INTENDED_DEVICE_FAMILY SKIP_BITS

Ακέραιος συμβολοσειράς

Απαιτούμενο Αρ
Όχι Όχι Όχι

Περιγραφή
από ή ίσο με μηδέν. Εάν αυτή η παράμετρος οριστεί σε TRUE, τότε η τιμή της θύρας παραμονής[] είναι είτε μηδέν, είτε η τιμή είναι το ίδιο πρόσημο, είτε θετικό είτε αρνητικό, με την τιμή της αριθμητικής θύρας. Προκειμένου να μειωθεί η περιοχή και να βελτιωθεί η ταχύτητα, η Intel συνιστά τη ρύθμιση αυτής της παραμέτρου σε TRUE σε λειτουργίες όπου το υπόλοιπο πρέπει να είναι θετικό ή όπου το υπόλοιπο είναι ασήμαντο.
Ειδική παράμετρος Intel. Πρέπει να χρησιμοποιήσετε την παράμετρο LPM_HINT για να καθορίσετε την παράμετρο MAXIMIZE_SPEED στη σχεδίαση VHDL fileμικρό. Οι τιμές είναι [0..9]. Εάν χρησιμοποιείται, το λογισμικό Intel Quartus Prime επιχειρεί να βελτιστοποιήσει μια συγκεκριμένη παρουσία της συνάρτησης LPM_DIVIDE για ταχύτητα αντί για δυνατότητα δρομολόγησης και παρακάμπτει τη ρύθμιση της λογικής επιλογής Τεχνική βελτιστοποίησης. Εάν το MAXIMIZE_SPEED δεν χρησιμοποιείται, χρησιμοποιείται η τιμή της επιλογής Τεχνική βελτιστοποίησης. Εάν η τιμή του MAXIMIZE_SPEED είναι 6 ή υψηλότερη, ο Compiler βελτιστοποιεί τον πυρήνα IP LPM_DIVIDE για μεγαλύτερη ταχύτητα χρησιμοποιώντας αλυσίδες μεταφοράς. εάν η τιμή είναι 5 ή μικρότερη, ο μεταγλωττιστής υλοποιεί το σχέδιο χωρίς αλυσίδες μεταφοράς.
Καθορίζει τον αριθμό των κύκλων ρολογιού καθυστέρησης που σχετίζονται με τις εξόδους πηλίκου[] και παραμονής[]. Η τιμή μηδέν (0) υποδεικνύει ότι δεν υπάρχει καθυστέρηση και ότι δημιουργείται μια καθαρά συνδυαστική συνάρτηση. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 0 (nonpipelined). Δεν μπορείτε να καθορίσετε μια τιμή για την παράμετρο LPM_PIPELINE μεγαλύτερη από LPM_WIDTHN.
Αυτή η παράμετρος χρησιμοποιείται για σκοπούς μοντελοποίησης και προσομοίωσης συμπεριφοράς. Ο επεξεργαστής παραμέτρων υπολογίζει την τιμή για αυτήν την παράμετρο.
Επιτρέπει την πιο αποτελεσματική κλασματική διαίρεση bit για τη βελτιστοποίηση της λογικής στα κύρια bit παρέχοντας τον αριθμό των οδηγών GND στον πυρήνα IP LPM_DIVIDE. Καθορίστε τον αριθμό των οδηγών GND στο πηλίκο εξόδου αυτής της παραμέτρου.

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 15

683490 | 2020.10.05 Αποστολή σχολίων

4. LPM_MULT (Πολλαπλασιαστής) Πυρήνας IP

Εικόνα 3.

Ο πυρήνας IP LPM_MULT υλοποιεί έναν πολλαπλασιαστή για να πολλαπλασιάσει δύο τιμές δεδομένων εισόδου για να παράγει ένα προϊόν ως έξοδο.

Το παρακάτω σχήμα δείχνει τις θύρες για τον πυρήνα IP LPM_MULT.

LPM_Mult Ports

LPM_MULT δεδομένα ρολογιού[] αποτέλεσμα[] βάση δεδομένων[] aclr/sclr clken
ενστ

Σχετικές λειτουργίες πληροφοριών στη σελίδα 71

4.1. Χαρακτηριστικά
Ο πυρήνας IP LPM_MULT προσφέρει τις ακόλουθες δυνατότητες: · Δημιουργεί έναν πολλαπλασιαστή που πολλαπλασιάζει δύο τιμές δεδομένων εισόδου · Υποστηρίζει πλάτος δεδομένων 1 bit · Υποστηρίζει μορφή αναπαράστασης δεδομένων με υπογραφή και χωρίς υπογραφή · Υποστηρίζει βελτιστοποίηση περιοχής ή ταχύτητας · Υποστηρίζει διοχέτευση με ρυθμιζόμενη καθυστέρηση εξόδου · Παρέχει επιλογή για εφαρμογή σε αποκλειστική επεξεργασία ψηφιακού σήματος (DSP)
μπλοκ κυκλώματος ή λογικών στοιχείων (LEs) Σημείωση: Κατά την κατασκευή πολλαπλασιαστών μεγαλύτερους από το εγγενώς υποστηριζόμενο μέγεθος ενδέχεται/
θα έχει αντίκτυπο στην απόδοση που προκύπτει από τη διαδοχή των μπλοκ DSP. · Υποστηρίζει προαιρετικές ασύγχρονες θύρες εισόδου διαγραφής και ενεργοποίησης ρολογιού · Υποστηρίζει προαιρετική σύγχρονη διαγραφή για συσκευές Intel Stratix 10, Intel Arria 10 και Intel Cyclone 10 GX

ISO 9001: 2015 εγγεγραμμένο

4. LPM_MULT (Πολλαπλασιαστής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX
4.2. Πρωτότυπο Verilog HDL
Το παρακάτω πρωτότυπο Verilog HDL βρίσκεται στο Verilog Design File (.v) lpm.v στο κατάλογος edasynthesis.
ενότητα lpm_mult ( αποτέλεσμα, dataa, datab, sum, clock, clken, aclr ) παράμετρος lpm_type = “lpm_mult”; παράμετρος lpm_widtha = 1; παράμετρος lpm_widthb = 1; παράμετρος lpm_widths = 1; παράμετρος lpm_widthp = 1; παράμετρος lpm_representation = “UNSIGNED”; παράμετρος lpm_pipeline = 0; παράμετρος lpm_hint = "ΜΗ ΧΡΗΣΙΜΟΠΟΙΗΜΕΝΟ"; ρολόι εισόδου? εισαγωγή clken? είσοδος aclr; εισαγωγή [lpm_widtha-1:0] dataa; είσοδος [lpm_widthb-1:0] καρτέλα δεδομένων; εισαγωγή [lpm_widths-1:0] άθροισμα; έξοδος [lpm_widthp-1:0] αποτέλεσμα. endmodule
4.3. Δήλωση στοιχείων VHDL
Η δήλωση στοιχείου VHDL βρίσκεται στο σχέδιο VHDL File (.vhd) LPM_PACK.vhd στο κατάλογος librariesvhdllpm.
συστατικό LPM_MULT γενικό ( LPM_WIDTHA : φυσικό, LPM_WIDTHB : φυσικό, LPM_WIDTHS : φυσικό := 1, LPM_WIDTHP : φυσικό;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : φυσικό := 0; LPM_TYPE: συμβολοσειρά := L_MULT; LPM_HINT : string := “UNUSED”); θύρα ( DATAA : σε std_logic_vector(LPM_WIDTHA-1 κάτω στο 0); DATAB : σε std_logic_vector(LPM_WIDTHB-1 μέχρι 0); ACLR : σε std_logic := '0'; CLOCK : σε std_logic := K_EN: in std_logic; := '0'; τελικό εξάρτημα?
4.4. Δήλωση VHDL LIBRARY_USE
Η δήλωση VHDL LIBRARY-USE δεν απαιτείται εάν χρησιμοποιείτε τη δήλωση στοιχείων VHDL.
ΒΙΒΛΙΟΘΗΚΗ lpm; ΧΡΗΣΗ lpm.lpm_components.all;

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 17

4. LPM_MULT (Πολλαπλασιαστής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

4.5. σήματα

Πίνακας 7.

LPM_MULT Σήματα εισόδου

Όνομα σήματος

Υποχρεούμαι

Περιγραφή

dataa[]

Ναί

Εισαγωγή δεδομένων.

Για συσκευές Intel Stratix 10, Intel Arria 10 και Intel Cyclone 10 GX, το μέγεθος του σήματος εισόδου εξαρτάται από την τιμή της παραμέτρου πλάτους Dataa.

Για παλαιότερες συσκευές και συσκευές Intel Cyclone 10 LP, το μέγεθος του σήματος εισόδου εξαρτάται από την τιμή της παραμέτρου LPM_WIDTHA.

βάση δεδομένων[]

Ναί

Εισαγωγή δεδομένων.

Για συσκευές Intel Stratix 10, Intel Arria 10 και Intel Cyclone 10 GX, το μέγεθος του σήματος εισόδου εξαρτάται από την τιμή της παραμέτρου πλάτους δεδομένων.

Για παλαιότερες και συσκευές Intel Cyclone 10 LP, το μέγεθος του σήματος εισόδου εξαρτάται

στην τιμή της παραμέτρου LPM_WIDTHB.

ρολόι

Οχι

Είσοδος ρολογιού για χρήση με σωλήνωση.

Για παλαιότερες συσκευές και συσκευές Intel Cyclone 10 LP, το σήμα ρολογιού πρέπει να είναι ενεργοποιημένο για τιμές LPM_PIPELINE άλλες από 0 (προεπιλογή).

Για συσκευές Intel Stratix 10, Intel Arria 10 και Intel Cyclone 10 GX, το σήμα ρολογιού πρέπει να είναι ενεργοποιημένο εάν η τιμή Latency είναι διαφορετική από 1 (προεπιλογή).

clken

Οχι

Ενεργοποίηση ρολογιού για χρήση με διοχέτευση. Όταν το σήμα clken δηλώνεται υψηλό, το

λαμβάνει χώρα η λειτουργία αθροιστή/αφαιρετικού. Όταν το σήμα είναι χαμηλό, δεν λειτουργεί

εμφανίζεται. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 1.

aclr sclr

Οχι

Ασύγχρονο σαφές σήμα που χρησιμοποιείται ανά πάσα στιγμή για επαναφορά του αγωγού σε όλα τα 0,

ασύγχρονα με το σήμα ρολογιού. Ο αγωγός αρχικοποιείται σε απροσδιόριστο (X)

επίπεδο λογικής. Οι έξοδοι είναι μια συνεπής, αλλά μη μηδενική τιμή.

Οχι

Σύγχρονο σαφές σήμα που χρησιμοποιείται ανά πάσα στιγμή για επαναφορά του αγωγού σε όλα τα 0,

συγχρονισμένα με το σήμα ρολογιού. Ο αγωγός αρχικοποιείται σε απροσδιόριστο (X)

επίπεδο λογικής. Οι έξοδοι είναι μια συνεπής, αλλά μη μηδενική τιμή.

Πίνακας 8.

LPM_MULT Σήματα εξόδου

σήμα Όνομα

Υποχρεούμαι

Περιγραφή

αποτέλεσμα[]

Ναί

Έξοδος δεδομένων.

Για παλαιότερες συσκευές και συσκευές Intel Cyclone 10 LP, το μέγεθος του σήματος εξόδου εξαρτάται από την τιμή της παραμέτρου LPM_WIDTHP. Εάν LPM_WIDTHP < μέγιστο (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) ή (LPM_WIDTHA + LPM_WIDTHS), υπάρχουν μόνο τα MSB LPM_WIDTHP.

Για Intel Stratix 10, Intel Arria 10 και Intel Cyclone 10 GX, το μέγεθος των σημάτων εξόδου εξαρτάται από την παράμετρο Result width.

4.6. Παράμετροι για συσκευές Stratix V, Arria V, Cyclone V και Intel Cyclone 10 LP

4.6.1. Γενική καρτέλα

Πίνακας 9.

Γενική καρτέλα

Παράμετρος

Αξία

Διαμόρφωση πολλαπλασιαστή

Πολλαπλασιάστε την εισαγωγή «dataa» με την είσοδο «datab».

Προεπιλεγμένη τιμή

Περιγραφή

Πολλαπλασιάστε την εισαγωγή «dataa» με την είσοδο «datab».

Επιλέξτε την επιθυμητή διαμόρφωση για τον πολλαπλασιαστή.
συνέχισε…

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 18

Αποστολή σχολίων

4. LPM_MULT (Πολλαπλασιαστής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Παράμετρος
Πόσο πλάτος πρέπει να είναι η είσοδος «dataa»; Πόσο πλάτος πρέπει να είναι η είσοδος «δεδομένων»; Πώς πρέπει να προσδιορίζεται το πλάτος της εξόδου «αποτέλεσμα»; Περιορίστε το πλάτος

Αξία
Πολλαπλασιασμός της εισαγωγής «dataa» από μόνη της (λειτουργία τετραγωνισμού)
1 – 256 bit

Προεπιλεγμένη τιμή

Περιγραφή

8 bit

Καθορίστε το πλάτος της θύρας dataa[].

1 – 256 bit

8 bit

Καθορίστε το πλάτος της θύρας datab[].

Αυτόματος υπολογισμός του πλάτους Περιορισμός του πλάτους
1 – 512 bit

Υπολογίστε αυτόματα το πλάτος

Επιλέξτε την επιθυμητή μέθοδο για να προσδιορίσετε το πλάτος της θύρας αποτελέσματος[].

16 bit

Καθορίστε το πλάτος της θύρας αποτελέσματος[].
Αυτή η τιμή θα είναι αποτελεσματική μόνο εάν επιλέξετε Περιορισμός πλάτους στην παράμετρο Τύπος.

4.6.2. Γενικά 2 Καρτέλα

Πίνακας 10. Γενικά 2 Πίν

Παράμετρος

Αξία

Είσοδος Δεδομένων

Έχει σταθερή τιμή ο δίαυλος εισόδου «datab»;

Όχι Ναι

Τύπος πολλαπλασιασμού

Ποιο είδος

Ανυπόγραφο

πολλαπλασιασμό θέλεις; Υπογεγραμμένο

Εκτέλεση

Ποια εφαρμογή πολλαπλασιαστή πρέπει να χρησιμοποιηθεί;

Χρησιμοποιήστε την προεπιλεγμένη υλοποίηση
Χρησιμοποιήστε το αποκλειστικό κύκλωμα πολλαπλασιαστή (Δεν είναι διαθέσιμο για όλες τις οικογένειες)
Χρησιμοποιήστε λογικά στοιχεία

Προεπιλεγμένη τιμή

Περιγραφή

Οχι

Επιλέξτε Ναι για να καθορίσετε τη σταθερή τιμή του

Δίαυλος εισαγωγής «δεδομένων», εάν υπάρχει.

Ανυπόγραφο

Καθορίστε τη μορφή αναπαράστασης και για τις εισόδους dataa[] και datab[].

Χρησιμοποιήστε το προεπιλεγμένο ιόν υλοποίησης

Επιλέξτε την επιθυμητή μέθοδο για να προσδιορίσετε το πλάτος της θύρας αποτελέσματος[].

4.6.3. Καρτέλα Pipelining

Πίνακας 11. Καρτέλα Σωληνώσεων

Παράμετρος

Θέλετε να διαβιβάσετε το No

λειτουργία?

Ναί

Αξία

Δημιουργήστε ένα "aclr"

—

ασύγχρονη καθαρή θύρα

Προεπιλεγμένη τιμή

Περιγραφή

Οχι

Επιλέξτε Ναι για να ενεργοποιήσετε την εγγραφή διοχέτευσης στο

έξοδο του πολλαπλασιαστή και καθορίστε το επιθυμητό

λανθάνουσα κατάσταση εξόδου στον κύκλο ρολογιού. Ενεργοποίηση του

Ο καταχωρητής αγωγών προσθέτει επιπλέον καθυστέρηση στο

παραγωγή.

Ανεξέλεγκτος

Ενεργοποιήστε αυτήν την επιλογή για να ενεργοποιήσετε τη θύρα aclr για χρήση ασύγχρονης διαγραφής για τον καταχωρητή αγωγών.
συνέχισε…

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 19

4. LPM_MULT (Πολλαπλασιαστής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Παράμετρος
Δημιουργήστε ένα ρολόι ενεργοποίησης «clken».
Βελτιστοποίηση
Τι είδους βελτιστοποίηση θέλετε;

αξία -
Προεπιλεγμένη περιοχή ταχύτητας

Προεπιλεγμένη τιμή

Περιγραφή

Ανεξέλεγκτος

Καθορίζει ενεργή ενεργοποίηση υψηλού ρολογιού για τη θύρα ρολογιού του καταχωρητή αγωγών

Αθέτηση

Καθορίστε την επιθυμητή βελτιστοποίηση για τον πυρήνα IP.
Επιλέξτε Προεπιλογή για να επιτρέψετε στο λογισμικό Intel Quartus Prime να καθορίσει την καλύτερη βελτιστοποίηση για τον πυρήνα IP.

4.7. Παράμετροι για συσκευές Intel Stratix 10, Intel Arria 10 και Intel Cyclone 10 GX

4.7.1. Γενική καρτέλα

Πίνακας 12. Γενική Πίν

Παράμετρος

Αξία

Προεπιλεγμένη τιμή

Περιγραφή

Τύπος διαμόρφωσης πολλαπλασιαστή
Πλάτος θύρας δεδομένων

Πολλαπλασιάστε την εισαγωγή «dataa» με την είσοδο «datab».
Πολλαπλασιασμός της εισαγωγής «dataa» από μόνη της (λειτουργία τετραγωνισμού)

Πολλαπλασιάστε την εισαγωγή «dataa» με την είσοδο «datab».

Επιλέξτε την επιθυμητή διαμόρφωση για τον πολλαπλασιαστή.

Πλάτος δεδομένων

1 – 256 bit

8 bit

Καθορίστε το πλάτος της θύρας dataa[].

Πλάτος βάσης δεδομένων

1 – 256 bit

8 bit

Καθορίστε το πλάτος της θύρας datab[].

Πώς πρέπει να προσδιορίζεται το πλάτος της εξόδου «αποτέλεσμα»;

Τύπος

Αυτόματος υπολογισμός του πλάτους
Περιορίστε το πλάτος

Υπολογίστε αυτόματα το πλάτος

Επιλέξτε την επιθυμητή μέθοδο για να προσδιορίσετε το πλάτος της θύρας αποτελέσματος[].

Αξία

1 – 512 bit

16 bit

Πλάτος αποτελέσματος

1 – 512 bit

—

Εμφανίζει το ενεργό πλάτος της θύρας αποτελέσματος[].

4.7.2. Γενικά 2 Καρτέλα

Πίνακας 13. Γενικά 2 Πίν

Παράμετρος

Είσοδος Δεδομένων

Έχει σταθερή τιμή ο δίαυλος εισόδου «datab»;

Όχι Ναι

Αξία

Προεπιλεγμένη τιμή

Περιγραφή

Οχι

Επιλέξτε Ναι για να καθορίσετε τη σταθερή τιμή του

Δίαυλος εισαγωγής «δεδομένων», εάν υπάρχει.

συνέχισε…

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 20

Αποστολή σχολίων

4. LPM_MULT (Πολλαπλασιαστής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Παράμετρος

Αξία

Οποιαδήποτε τιμή μεγαλύτερη από 0

Τύπος πολλαπλασιασμού

Ποιο είδος

Ανυπόγραφο

πολλαπλασιασμό θέλεις; Υπογεγραμμένο

Στυλ Υλοποίησης

Ποια εφαρμογή πολλαπλασιαστή πρέπει να χρησιμοποιηθεί;

Χρησιμοποιήστε την προεπιλεγμένη υλοποίηση
Χρησιμοποιήστε το αποκλειστικό κύκλωμα πολλαπλασιαστή
Χρησιμοποιήστε λογικά στοιχεία

Προεπιλεγμένη τιμή

Περιγραφή

Καθορίστε τη σταθερή τιμή της θύρας datab[].

Ανυπόγραφο

Καθορίστε τη μορφή αναπαράστασης και για τις εισόδους dataa[] και datab[].

Χρησιμοποιήστε το προεπιλεγμένο ιόν υλοποίησης

Επιλέξτε την επιθυμητή μέθοδο για να προσδιορίσετε το πλάτος της θύρας αποτελέσματος[].

4.7.3. Σωληνώσεις

Πίνακας 14. Καρτέλα Σωληνώσεων

Παράμετρος

Αξία

Θέλετε να δρομολογήσετε τη λειτουργία;

Γραμμή σωλήνων

Όχι Ναι

Τύπος σήματος εκκαθάρισης καθυστέρησης

Οποιαδήποτε τιμή μεγαλύτερη από 0.
ΚΑΜΙΑ ACLR SCLR

Δημιουργήστε ένα ρολόι «clken».

—

ενεργοποιήστε το ρολόι

Τι είδους βελτιστοποίηση θέλετε;

Τύπος

Προεπιλεγμένη περιοχή ταχύτητας

Προεπιλεγμένη τιμή

Περιγραφή

No 1 ΚΑΜΙΑ
—

Επιλέξτε Ναι για να ενεργοποιήσετε την εγγραφή διοχέτευσης στην έξοδο του πολλαπλασιαστή. Η ενεργοποίηση του καταχωρητή αγωγού προσθέτει επιπλέον καθυστέρηση στην έξοδο.
Καθορίστε την επιθυμητή καθυστέρηση εξόδου στον κύκλο ρολογιού.
Καθορίστε τον τύπο επαναφοράς για τον καταχωρητή αγωγών. Επιλέξτε ΚΑΝΕΝΑ εάν δεν χρησιμοποιείτε κανένα μητρώο αγωγών. Επιλέξτε ACLR για να χρησιμοποιήσετε την ασύγχρονη διαγραφή για τον καταχωρητή αγωγών. Αυτό θα δημιουργήσει θύρα ACLR. Επιλέξτε SCLR για να χρησιμοποιήσετε τη σύγχρονη διαγραφή για τον καταχωρητή αγωγών. Αυτό θα δημιουργήσει θύρα SCLR.
Καθορίζει ενεργή ενεργοποίηση υψηλού ρολογιού για τη θύρα ρολογιού του καταχωρητή αγωγών

Αθέτηση

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 21

683490 | 2020.10.05 Αποστολή σχολίων

5. LPM_ADD_SUB (Αθροιστής/αφαιρετικός)

Εικόνα 4.

Ο πυρήνας IP LPM_ADD_SUB σάς επιτρέπει να εφαρμόσετε έναν αθροιστή ή έναν αφαιρετικό για να προσθέσετε ή να αφαιρέσετε σύνολα δεδομένων για να δημιουργήσετε μια έξοδο που περιέχει το άθροισμα ή τη διαφορά των τιμών εισόδου.

Το παρακάτω σχήμα δείχνει τις θύρες για τον πυρήνα IP LPM_ADD_SUB.

Θύρες LPM_ADD_SUB

LPM_ADD_SUB add_sub cin

dataa[]

ρολόι clken datab[] aclr

αποτέλεσμα[] υπερχείλιση cout

ενστ

5.1. Χαρακτηριστικά
Ο πυρήνας IP LPM_ADD_SUB προσφέρει τα ακόλουθα χαρακτηριστικά: · Δημιουργεί αθροιστή, αφαιρετικό και δυναμικά ρυθμιζόμενο αθροιστή/αφαιρετικό
λειτουργίες. · Υποστηρίζει πλάτος δεδομένων 1 bit. · Υποστηρίζει μορφή αναπαράστασης δεδομένων όπως υπογεγραμμένα και ανυπόγραφα. · Υποστηρίζει προαιρετική μεταφορά (δανεισμός), ασύγχρονη διαγραφή και ενεργοποίηση ρολογιού
θύρες εισόδου. · Υποστηρίζει προαιρετικές θύρες εξόδου μεταφοράς (δανεισμού) και υπερχείλισης. · Εκχωρεί έναν από τους διαύλους δεδομένων εισόδου σε μια σταθερά. · Υποστηρίζει τη διοχέτευση με ρυθμιζόμενο λανθάνοντα χρόνο εξόδου.

ISO 9001: 2015 εγγεγραμμένο

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | 2020.10.05/XNUMX/XNUMX
5.2. Πρωτότυπο Verilog HDL
Το παρακάτω πρωτότυπο Verilog HDL βρίσκεται στο Verilog Design File (.v) lpm.v στο κατάλογος edasynthesis.
ενότητα lpm_add_sub ( αποτέλεσμα, cout, υπερχείλιση,add_sub, cin, dataa, datab, clock, clken, aclr ); παράμετρος lpm_type = "lpm_add_sub"; παράμετρος lpm_width = 1; παράμετρος lpm_direction = "ΜΗ ΧΡΗΣΙΜΟΠΟΙΗΜΕΝΟ"; παράμετρος lpm_representation = "ΥΠΟΓΡΑΦΗ"; παράμετρος lpm_pipeline = 0; παράμετρος lpm_hint = "ΧΡΗΣΙΜΟΠΟΙΕΙΤΑΙ"; είσοδος [lpm_width-1:0] dataa, datab; εισαγωγή add_sub, cin; ρολόι εισόδου? εισαγωγή clken? είσοδος aclr; έξοδος [lpm_width-1:0] αποτέλεσμα. έξοδος, υπερχείλιση? endmodule
5.3. Δήλωση στοιχείων VHDL
Η δήλωση στοιχείου VHDL βρίσκεται στο σχέδιο VHDL File (.vhd) LPM_PACK.vhd στο κατάλογος librariesvhdllpm.
συστατικό LPM_ADD_SUB γενικό (LPM_WIDTH : φυσικό;
LPM_DIRECTION : string := “UNUSED”; LPM_REPRESENTATION: string := “SIGNED”; LPM_PIPELINE : φυσικό := 0; LPM_TYPE : συμβολοσειρά := L_ADD_SUB; LPM_HINT : string := “UNUSED”); θύρα (DATAA : σε std_logic_vector(LPM_WIDTH-1 κάτω στο 0); DATAB : σε std_logic_vector(LPM_WIDTH-1 μέχρι 0); ACLR : σε std_logic := '0'; CLOCK : σε std_logic := '0': st CL_EN; := '1'; στο std_logic := 'Z' τελικό εξάρτημα?
5.4. Δήλωση VHDL LIBRARY_USE
Η δήλωση VHDL LIBRARY-USE δεν απαιτείται εάν χρησιμοποιείτε τη δήλωση στοιχείων VHDL.
ΒΙΒΛΙΟΘΗΚΗ lpm; ΧΡΗΣΗ lpm.lpm_components.all;
5.5. λιμάνια
Οι παρακάτω πίνακες παραθέτουν τις θύρες εισόδου και εξόδου για τον πυρήνα IP LPM_ADD_SUB.

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 23

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | 2020.10.05/XNUMX/XNUMX

Πίνακας 15. Θύρες εισόδου πυρήνα IP LPM_ADD_SUB

Όνομα λιμένα

Υποχρεούμαι

Περιγραφή

cin

Οχι

Μεταφορά στο κομμάτι χαμηλής τάξης. Για πράξεις πρόσθεσης, η προεπιλεγμένη τιμή είναι 0. Για

πράξεις αφαίρεσης, η προεπιλεγμένη τιμή είναι 1.

dataa[]

Ναί

Εισαγωγή δεδομένων. Το μέγεθος της θύρας εισόδου εξαρτάται από την τιμή της παραμέτρου LPM_WIDTH.

βάση δεδομένων[]

Ναί

Εισαγωγή δεδομένων. Το μέγεθος της θύρας εισόδου εξαρτάται από την τιμή της παραμέτρου LPM_WIDTH.

add_sub

Οχι

Προαιρετική θύρα εισόδου για τη δυνατότητα δυναμικής εναλλαγής μεταξύ αθροιστή και αφαιρέτη

λειτουργίες. Εάν χρησιμοποιείται η παράμετρος LPM_DIRECTION, το add_sub δεν μπορεί να χρησιμοποιηθεί. Αν

παραλειφθεί, η προεπιλεγμένη τιμή είναι ADD. Η Intel συνιστά να χρησιμοποιήσετε το

Η παράμετρος LPM_DIRECTION για τον καθορισμό της λειτουργίας της συνάρτησης LPM_ADD_SUB,

αντί να εκχωρήσετε μια σταθερά στη θύρα add_sub.

ρολόι

Οχι

Είσοδος για χρήση με διοχέτευση. Η θύρα ρολογιού παρέχει την είσοδο ρολογιού για μια διοχέτευση

λειτουργία. Για τιμές LPM_PIPELINE διαφορετικές από το 0 (προεπιλογή), η θύρα ρολογιού πρέπει να είναι

ενεργοποιημένη.

clken

Οχι

Ενεργοποίηση ρολογιού για χρήση με διοχέτευση. Όταν η θύρα clken δηλώνεται υψηλή, ο αθροιστής/

πραγματοποιείται λειτουργία αφαίρεσης. Όταν το σήμα είναι χαμηλό, δεν πραγματοποιείται καμία λειτουργία. Αν

παραλειφθεί, η προεπιλεγμένη τιμή είναι 1.

aclr

Οχι

Ασύγχρονη διαφανής για χρήση με σωλήνωση. Ο αγωγός αρχικοποιείται σε απροσδιόριστο (X)

επίπεδο λογικής. Η θύρα aclr μπορεί να χρησιμοποιηθεί ανά πάσα στιγμή για την επαναφορά του αγωγού σε όλα τα 0,

ασύγχρονα με το σήμα ρολογιού.

Πίνακας 16. Θύρες εξόδου πυρήνα IP LPM_ADD_SUB

Όνομα λιμένα

Υποχρεούμαι

Περιγραφή

αποτέλεσμα[]

Ναί

Έξοδος δεδομένων. Το μέγεθος της θύρας εξόδου εξαρτάται από την παράμετρο LPM_WIDTH

αξία.

cout

Οχι

Εκτέλεση (δανεισμός) του πιο σημαντικού bit (MSB). Η θύρα cout έχει φυσική

ερμηνεία ως εκτέλεση (δανεισμός) του MSB. Η θύρα cout ανιχνεύει

υπερχείλιση σε ΜΗ ΥΠΟΓΡΑΦΕΙΣ πράξεις. Η θύρα cout λειτουργεί με τον ίδιο τρόπο για

ΥΠΟΓΡΑΦΕΙΣ και ΑΝΥΠΟΓΡΑΦΕΣ πράξεις.

ξεχείλισμα

Οχι

Προαιρετική έξοδος εξαίρεσης υπερχείλισης. Η θύρα υπερχείλισης έχει φυσική ερμηνεία ως

το XOR της μεταφοράς στο MSB με τη μεταφορά του MSB. Το λιμάνι υπερχείλισης

βεβαιώνει όταν τα αποτελέσματα υπερβαίνουν τη διαθέσιμη ακρίβεια και χρησιμοποιείται μόνο όταν η

Η τιμή της παραμέτρου LPM_REPRESENTATION είναι SIGNED.

5.6. Παράμετροι

Ο παρακάτω πίνακας παραθέτει τις παραμέτρους του πυρήνα IP LPM_ADD_SUB.

Πίνακας 17. Παράμετροι πυρήνα IP LPM_ADD_SUB

Όνομα παραμέτρου LPM_WIDTH

Πληκτρολογήστε Integer

Υποχρεωτικό Ναι

Περιγραφή
Καθορίζει τα πλάτη των θυρών dataa[], datab[] και result[].

LPM_DIRECTION

Σειρά

Οχι

Οι τιμές είναι ADD, SUB και UNUSED. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι DEFAULT, η οποία κατευθύνει την παράμετρο για να λάβει την τιμή της από τη θύρα add_sub. Η θύρα add_sub δεν μπορεί να χρησιμοποιηθεί εάν χρησιμοποιείται LPM_DIRECTION. Η Intel συνιστά να χρησιμοποιήσετε την παράμετρο LPM_DIRECTION για να καθορίσετε τη λειτουργία της συνάρτησης LPM_ADD_SUB, αντί να αντιστοιχίσετε μια σταθερά στη θύρα add_sub.
συνέχισε…

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 24

Αποστολή σχολίων

5. LPM_ADD_SUB (Adder/Subtractor) 683490 | 2020.10.05/XNUMX/XNUMX

Όνομα παραμέτρου LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Πληκτρολογήστε String Integer String String Ακέραιος Αριθμός συμβολοσειράς
Σειρά

Απαιτείται Όχι Όχι Όχι Όχι Όχι Όχι
Οχι

Περιγραφή
Καθορίζει τον τύπο της προσθήκης που εκτελείται. Οι τιμές είναι ΥΠΟΓΡΑΦΗ και ΜΗ ΥΠΟΓΡΑΦΗ. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι SIGNED. Όταν αυτή η παράμετρος έχει οριστεί σε SIGNED, ο αθροιστής/αφαιρετικός ερμηνεύει την είσοδο δεδομένων ως συμπλήρωμα δύο υπογεγραμμένων.
Καθορίζει τον αριθμό των κύκλων ρολογιού καθυστέρησης που σχετίζονται με την έξοδο [] αποτελέσματος. Μια τιμή μηδέν (0) υποδηλώνει ότι δεν υπάρχει καθυστέρηση και ότι θα δημιουργηθεί μια καθαρά συνδυαστική συνάρτηση. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι 0 (non-pipelined).
Σας επιτρέπει να καθορίσετε ειδικές παραμέτρους Intel στη σχεδίαση VHDL files (.vhd). Η προεπιλεγμένη τιμή είναι UNUSED.
Προσδιορίζει το όνομα της οντότητας της βιβλιοθήκης των παραμετροποιημένων λειτουργικών μονάδων (LPM) στη σχεδίαση VHDL files.
Ειδική παράμετρος Intel. Πρέπει να χρησιμοποιήσετε την παράμετρο LPM_HINT για να καθορίσετε την παράμετρο ONE_INPUT_IS_CONSTANT στη σχεδίαση VHDL fileμικρό. Οι τιμές είναι ΝΑΙ, ΟΧΙ και ΑΧΡΗΣΙΜΟΠΟΙΗΤΕΣ. Παρέχει μεγαλύτερη βελτιστοποίηση εάν μία είσοδος είναι σταθερή. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι ΟΧΙ.
Ειδική παράμετρος Intel. Πρέπει να χρησιμοποιήσετε την παράμετρο LPM_HINT για να καθορίσετε την παράμετρο MAXIMIZE_SPEED στη σχεδίαση VHDL fileμικρό. Μπορείτε να καθορίσετε μια τιμή μεταξύ 0 και 10. Εάν χρησιμοποιείται, το λογισμικό Intel Quartus Prime επιχειρεί να βελτιστοποιήσει μια συγκεκριμένη παρουσία της συνάρτησης LPM_ADD_SUB για ταχύτητα αντί για δυνατότητα δρομολόγησης και παρακάμπτει τη ρύθμιση της λογικής επιλογής Optimization Technique. Εάν το MAXIMIZE_SPEED δεν χρησιμοποιείται, χρησιμοποιείται η τιμή της επιλογής Τεχνική βελτιστοποίησης. Εάν η ρύθμιση για MAXIMIZE_SPEED είναι 6 ή υψηλότερη, ο Compiler βελτιστοποιεί τον πυρήνα IP LPM_ADD_SUB για μεγαλύτερη ταχύτητα χρησιμοποιώντας αλυσίδες μεταφοράς. εάν η ρύθμιση είναι 5 ή μικρότερη, ο μεταγλωττιστής υλοποιεί το σχέδιο χωρίς αλυσίδες μεταφοράς. Αυτή η παράμετρος πρέπει να καθορίζεται για συσκευές Cyclone, Stratix και Stratix GX μόνο όταν δεν χρησιμοποιείται η θύρα add_sub.
Αυτή η παράμετρος χρησιμοποιείται για σκοπούς μοντελοποίησης και προσομοίωσης συμπεριφοράς. Ο επεξεργαστής παραμέτρων υπολογίζει την τιμή για αυτήν την παράμετρο.

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 25

683490 | 2020.10.05 Αποστολή σχολίων

6. LPM_COMPARE (Συγκριτικός)

Εικόνα 5.

Ο πυρήνας IP LPM_COMPARE συγκρίνει την τιμή δύο συνόλων δεδομένων για να καθορίσει τη σχέση μεταξύ τους. Στην απλούστερη μορφή της, μπορείτε να χρησιμοποιήσετε μια πύλη αποκλειστικού Ή για να προσδιορίσετε εάν δύο bit δεδομένων είναι ίσα.

Το παρακάτω σχήμα δείχνει τις θύρες για τον πυρήνα IP LPM_COMPARE.

LPM_COMPARE Θύρες

LPM_COMPARE

clken

αλβ

aeb

dataa[]

agb

βάση δεδομένων[]

ageb

ρολόι

aneb

aclr

αλεμπ

ενστ

6.1. Χαρακτηριστικά
Ο πυρήνας IP LPM_COMPARE προσφέρει τα ακόλουθα χαρακτηριστικά: · Δημιουργεί μια συνάρτηση σύγκρισης για τη σύγκριση δύο συνόλων δεδομένων · Υποστηρίζει πλάτος δεδομένων 1 bit · Υποστηρίζει μορφή αναπαράστασης δεδομένων, όπως υπογεγραμμένα και ανυπόγραφα · Παράγει τους ακόλουθους τύπους εξόδου:
— alb (η είσοδος Α είναι μικρότερη από την είσοδο Β) — aeb (η είσοδος Α είναι ίση με την είσοδο Β) — agb (η είσοδος Α είναι μεγαλύτερη από την είσοδο Β) — ageb (η είσοδος Α είναι μεγαλύτερη ή ίση με την είσοδο Β) — aneb ( η είσοδος A δεν είναι ίση με την είσοδο B) — aleb (η είσοδος A είναι μικρότερη ή ίση με την είσοδο B) · Υποστηρίζει προαιρετικές ασύγχρονες θύρες εισόδου καθαρής λειτουργίας και δυνατότητας ρολογιού · Εκχωρεί την είσοδο της βάσης δεδομένων[] σε μια σταθερή · Υποστηρίζει διοχέτευση με ρυθμιζόμενο λανθάνοντα χρόνο εξόδου

ISO 9001: 2015 εγγεγραμμένο

6. LPM_COMPARE (Συγκριτικός) 683490 | 2020.10.05/XNUMX/XNUMX
6.2. Πρωτότυπο Verilog HDL
Το παρακάτω πρωτότυπο Verilog HDL βρίσκεται στο Verilog Design File (.v) lpm.v στο κατάλογος edasynthesis.
ενότητα lpm_compare (alb, aeb, agb, aleb, aneb, ageb, dataa, datab, clock, clken, aclr ); παράμετρος lpm_type = "lpm_compare"; παράμετρος lpm_width = 1; παράμετρος lpm_representation = “UNSIGNED”; παράμετρος lpm_pipeline = 0; παράμετρος lpm_hint = "ΧΡΗΣΙΜΟΠΟΙΕΙΤΑΙ"; είσοδος [lpm_width-1:0] dataa, datab; ρολόι εισόδου? εισαγωγή clken? είσοδος aclr; έξοδος alb, aeb, agb, aleb, aneb, ageb; endmodule
6.3. Δήλωση στοιχείων VHDL
Η δήλωση στοιχείου VHDL βρίσκεται στο σχέδιο VHDL File (.vhd) LPM_PACK.vhd στο κατάλογος librariesvhdllpm.
συστατικό LPM_COMPARE γενικό (LPM_WIDTH : φυσικό;
LPM_REPRESENTATION : string := “UNSIGNED”; LPM_PIPELINE : φυσικό := 0; LPM_TYPE: συμβολοσειρά := L_COMPARE; LPM_HINT : string := “UNUSED”); θύρα (DATAA : σε std_logic_vector(LPM_WIDTH-1 κάτω στο 0); DATAB : σε std_logic_vector(LPM_WIDTH-1 μέχρι 0); ACLR : σε std_logic := '0'; CLOCK : σε std_logic := '0': st CL_EN; := '1' AGB : out std_logic : out std_logic; τελικό εξάρτημα?
6.4. Δήλωση VHDL LIBRARY_USE
Η δήλωση VHDL LIBRARY-USE δεν απαιτείται εάν χρησιμοποιείτε τη δήλωση στοιχείων VHDL.
ΒΙΒΛΙΟΘΗΚΗ lpm; ΧΡΗΣΗ lpm.lpm_components.all;
6.5. λιμάνια
Οι παρακάτω πίνακες παραθέτουν τις θύρες εισόδου και εξόδου για τον πυρήνα IP LMP_COMPARE.

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 27

6. LPM_COMPARE (Συγκριτικός) 683490 | 2020.10.05/XNUMX/XNUMX

Πίνακας 18. Θύρες εισόδου πυρήνα IP LPM_COMPARE

Όνομα λιμένα

Υποχρεούμαι

Περιγραφή

dataa[]

Ναί

Εισαγωγή δεδομένων. Το μέγεθος της θύρας εισόδου εξαρτάται από την τιμή της παραμέτρου LPM_WIDTH.

βάση δεδομένων[]

Ναί

Εισαγωγή δεδομένων. Το μέγεθος της θύρας εισόδου εξαρτάται από την τιμή της παραμέτρου LPM_WIDTH.

ρολόι

Οχι

Είσοδος ρολογιού για χρήση με σωλήνωση. Η θύρα ρολογιού παρέχει την είσοδο ρολογιού για μια διοχέτευση

λειτουργία. Για τιμές LPM_PIPELINE διαφορετικές από το 0 (προεπιλογή), η θύρα ρολογιού πρέπει να είναι

ενεργοποιημένη.

clken

Οχι

Ενεργοποίηση ρολογιού για χρήση με διοχέτευση. Όταν η θύρα clken δηλώνεται υψηλή, το

πραγματοποιείται λειτουργία σύγκρισης. Όταν το σήμα είναι χαμηλό, δεν πραγματοποιείται καμία λειτουργία. Αν

παραλειφθεί, η προεπιλεγμένη τιμή είναι 1.

aclr

Οχι

Ασύγχρονη διαφανής για χρήση με σωλήνωση. Ο αγωγός αρχικοποιείται σε μια απροσδιόριστη (Χ) λογική

επίπεδο. Η θύρα aclr μπορεί να χρησιμοποιηθεί ανά πάσα στιγμή για την επαναφορά του αγωγού σε όλα τα 0,

ασύγχρονα με το σήμα ρολογιού.

Πίνακας 19. Θύρες εξόδου πυρήνα IP LPM_COMPARE

Όνομα λιμένα

Υποχρεούμαι

Περιγραφή

αλβ

Οχι

Θύρα εξόδου για τον συγκριτή. Υποστηρίζεται εάν η είσοδος Α είναι μικρότερη από την είσοδο Β.

aeb

Οχι

Θύρα εξόδου για τον συγκριτή. Υποστηρίζεται εάν η είσοδος Α είναι ίση με την είσοδο Β.

agb

Οχι

Θύρα εξόδου για τον συγκριτή. Υποστηρίζεται εάν η είσοδος Α είναι μεγαλύτερη από την είσοδο Β.

ageb

Οχι

Θύρα εξόδου για τον συγκριτή. Υποστηρίζεται εάν η είσοδος Α είναι μεγαλύτερη ή ίση με την είσοδο

aneb

Οχι

Θύρα εξόδου για τον συγκριτή. Υποστηρίζεται εάν η είσοδος Α δεν είναι ίση με την είσοδο Β.

αλεμπ

Οχι

Θύρα εξόδου για τον συγκριτή. Υποστηρίζεται εάν η είσοδος Α είναι μικρότερη ή ίση με την είσοδο Β.

6.6. Παράμετροι

Ο παρακάτω πίνακας παραθέτει τις παραμέτρους για τον πυρήνα IP LPM_COMPARE.

Πίνακας 20. Παράμετροι πυρήνα IP LPM_COMPARE

Όνομα παραμέτρου

Τύπος

Υποχρεούμαι

LPM_WIDTH

Ακέραιος Ναι

LPM_REPRESENTATION

Σειρά

Οχι

LPM_PIPELINE

Ακέραιος Αρ

LPM_HINT

Σειρά

Οχι

Περιγραφή
Καθορίζει τα πλάτη των θυρών dataa[] και datab[].
Καθορίζει τον τύπο σύγκρισης που εκτελείται. Οι τιμές είναι ΥΠΟΓΡΑΦΗ και ΜΗ ΥΠΟΓΡΑΦΗ. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι ΜΗ ΥΠΟΓΡΑΦΗ. Όταν αυτή η τιμή παραμέτρου έχει οριστεί σε SIGNED, ο συγκριτής ερμηνεύει την είσοδο δεδομένων ως συμπλήρωμα δύο υπογεγραμμένων.
Καθορίζει τον αριθμό των κύκλων ρολογιού καθυστέρησης που σχετίζονται με την έξοδο alb, aeb, agb, ageb, aleb ή aneb. Μια τιμή μηδέν (0) υποδηλώνει ότι δεν υπάρχει καθυστέρηση και ότι θα δημιουργηθεί μια καθαρά συνδυαστική συνάρτηση. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 0 (nonpipelined).
Σας επιτρέπει να καθορίσετε ειδικές παραμέτρους Intel στη σχεδίαση VHDL files (.vhd). Η προεπιλεγμένη τιμή είναι UNUSED.
συνέχισε…

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 28

Αποστολή σχολίων

6. LPM_COMPARE (Συγκριτικός) 683490 | 2020.10.05/XNUMX/XNUMX
Όνομα παραμέτρου LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Πληκτρολογήστε String String
Σειρά

Απαιτούμενο Αρ
Οχι

Περιγραφή
Προσδιορίζει το όνομα της οντότητας της βιβλιοθήκης των παραμετροποιημένων λειτουργικών μονάδων (LPM) στη σχεδίαση VHDL files.
Αυτή η παράμετρος χρησιμοποιείται για σκοπούς μοντελοποίησης και προσομοίωσης συμπεριφοράς. Ο επεξεργαστής παραμέτρων υπολογίζει την τιμή για αυτήν την παράμετρο.
Ειδική παράμετρος Intel. Πρέπει να χρησιμοποιήσετε την παράμετρο LPM_HINT για να καθορίσετε την παράμετρο ONE_INPUT_IS_CONSTANT στη σχεδίαση VHDL fileμικρό. Οι τιμές είναι ΝΑΙ, ΟΧΙ ή ΑΧΡΗΣΙΜΟΠΟΙΗΜΕΝΟΙ. Παρέχει μεγαλύτερη βελτιστοποίηση εάν μια είσοδος είναι σταθερή. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι ΟΧΙ.

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 29

683490 | 2020.10.05 Αποστολή σχολίων

7. ALTECC (Κωδικός διόρθωσης σφάλματος: Κωδικοποιητής/Αποκωδικοποιητής) Πυρήνας IP

Εικόνα 6.

Η Intel παρέχει τον πυρήνα IP ALTECC για την υλοποίηση της λειτουργικότητας ECC. Το ECC εντοπίζει κατεστραμμένα δεδομένα που εμφανίζονται στην πλευρά του δέκτη κατά τη μετάδοση δεδομένων. Αυτή η μέθοδος διόρθωσης σφαλμάτων ενδείκνυται καλύτερα για καταστάσεις όπου τα σφάλματα εμφανίζονται τυχαία και όχι κατά ριπάς.

Το ECC εντοπίζει σφάλματα μέσω της διαδικασίας κωδικοποίησης και αποκωδικοποίησης δεδομένων. Για π.χample, όταν το ECC εφαρμόζεται σε μια εφαρμογή μετάδοσης, τα δεδομένα που διαβάζονται από την πηγή κωδικοποιούνται πριν σταλούν στον δέκτη. Η έξοδος (κωδική λέξη) από τον κωδικοποιητή αποτελείται από τα πρωτογενή δεδομένα που επισυνάπτονται με τον αριθμό των bit ισοτιμίας. Ο ακριβής αριθμός των bit ισοτιμίας που προσαρτήθηκαν εξαρτάται από τον αριθμό των bit στα δεδομένα εισόδου. Στη συνέχεια, η κωδικοποιημένη λέξη που δημιουργείται μεταδίδεται στον προορισμό.

Ο δέκτης λαμβάνει την κωδική λέξη και την αποκωδικοποιεί. Οι πληροφορίες που λαμβάνονται από τον αποκωδικοποιητή καθορίζουν εάν ανιχνεύεται σφάλμα. Ο αποκωδικοποιητής εντοπίζει σφάλματα ενός και διπλού bit, αλλά μπορεί να διορθώσει μόνο σφάλματα ενός bit στα κατεστραμμένα δεδομένα. Αυτός ο τύπος ECC είναι διόρθωση μεμονωμένης ανίχνευσης σφαλμάτων (SECDED).

Μπορείτε να διαμορφώσετε τις λειτουργίες κωδικοποιητή και αποκωδικοποιητή του πυρήνα IP ALTECC. Η είσοδος δεδομένων στον κωδικοποιητή κωδικοποιείται για τη δημιουργία μιας κωδικοποιημένης λέξης που είναι ένας συνδυασμός της εισόδου δεδομένων και των δημιουργούμενων δυαδικών ψηφίων ισοτιμίας. Η κωδικοποιημένη λέξη που δημιουργείται μεταδίδεται στη μονάδα αποκωδικοποιητή για αποκωδικοποίηση λίγο πριν φτάσει στο μπλοκ προορισμού της. Ο αποκωδικοποιητής δημιουργεί ένα διάνυσμα συνδρόμου για να προσδιορίσει εάν υπάρχει κάποιο σφάλμα στη ληφθείσα κωδική λέξη. Ο αποκωδικοποιητής διορθώνει τα δεδομένα μόνο εάν το σφάλμα ενός bit είναι από τα bit δεδομένων. Κανένα σήμα δεν επισημαίνεται εάν το σφάλμα ενός bit προέρχεται από τα bit ισοτιμίας. Ο αποκωδικοποιητής διαθέτει επίσης σήματα σημαίας για να δείξει την κατάσταση των δεδομένων που λαμβάνονται και τις ενέργειες που έγιναν από τον αποκωδικοποιητή, εάν υπάρχουν.

Τα παρακάτω σχήματα δείχνουν τις θύρες για τον πυρήνα IP ALTECC.

Θύρες κωδικοποιητή ALTECC

ALTECC_ENCODER

δεδομένα[]

q[]

ρολόι

aclr

ενστ

ISO 9001: 2015 εγγεγραμμένο

7. ALTECC (Κωδικός διόρθωσης σφάλματος: Κωδικοποιητής/Αποκωδικοποιητής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Εικόνα 7. Θύρες αποκωδικοποιητή ALTECC

ALTECC_DECODER

ρολόι δεδομένων[]

q[] err_detected err_corrected
err_fatal

aclr

ενστ

7.1. Χαρακτηριστικά κωδικοποιητή ALTECC

Ο πυρήνας IP κωδικοποιητή ALTECC προσφέρει τις ακόλουθες δυνατότητες: · Εκτελεί κωδικοποίηση δεδομένων χρησιμοποιώντας το σχήμα κωδικοποίησης Hamming · Υποστηρίζει πλάτος δεδομένων 2 bit · Υποστηρίζει μορφή αναπαράστασης δεδομένων με υπογραφή και χωρίς υπογραφή · Υποστήριξη διοχέτευσης με καθυστέρηση εξόδου ενός ή δύο κύκλων ρολογιού · Υποστηρίζει προαιρετικά ασύγχρονες θύρες διαγραφής και δυνατότητας ρολογιού

Ο πυρήνας IP του κωδικοποιητή ALTECC δέχεται και κωδικοποιεί τα δεδομένα χρησιμοποιώντας το σχήμα κωδικοποίησης Hamming. Το σχήμα κωδικοποίησης Hamming εξάγει τα bit ισοτιμίας και τα προσαρτά στα αρχικά δεδομένα για την παραγωγή της κωδικοποιημένης λέξης εξόδου. Ο αριθμός των προσαρτημένων bit ισοτιμίας εξαρτάται από το πλάτος των δεδομένων.

Ο παρακάτω πίνακας παραθέτει τον αριθμό των bit ισοτιμίας που προσαρτήθηκαν για διαφορετικά εύρη πλάτη δεδομένων. Η στήλη Σύνολο Bits αντιπροσωπεύει τον συνολικό αριθμό των bit δεδομένων εισόδου και τα προσαρτημένα bit ισοτιμίας.

Πίνακας 21.

Αριθμός δυαδικών ψηφίων ισοτιμίας και κωδικοποιημένη λέξη σύμφωνα με το πλάτος δεδομένων

Πλάτος Δεδομένων

Αριθμός Bit ισοτιμίας

Σύνολο bits (Κωδική λέξη)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Η παραγωγή bit ισοτιμίας χρησιμοποιεί έναν έλεγχο άρτιας ισοτιμίας. Το επιπλέον 1 bit (που εμφανίζεται στον πίνακα ως +1) προσαρτάται στα bit ισοτιμίας ως MSB της κωδικής λέξης. Αυτό διασφαλίζει ότι η κωδική λέξη έχει ζυγό αριθμό 1. Για π.χample, εάν το πλάτος δεδομένων είναι 4 bit, προστίθενται 4 bit ισοτιμίας στα δεδομένα για να γίνουν κωδική λέξη με συνολικά 8 bit. Εάν 7 bit από το LSB της κωδικής λέξης των 8 bit έχουν περιττό αριθμό 1, το 8ο bit (MSB) της κωδικής λέξης είναι 1 κάνοντας τον συνολικό αριθμό 1 στην κωδική λέξη ζυγό.
Το παρακάτω σχήμα δείχνει την κωδικοποιημένη λέξη που δημιουργήθηκε και τη διάταξη των bit ισοτιμίας και των bit δεδομένων σε μια είσοδο δεδομένων 8 bit.

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 31

7. ALTECC (Κωδικός διόρθωσης σφάλματος: Κωδικοποιητής/Αποκωδικοποιητής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Εικόνα 8.

Bit ισοτιμίας και διάταξη bits δεδομένων σε ένα κώδικα 8-bit που δημιουργείται

MSB

LSB

4 bit ισοτιμίας

4 bit δεδομένων

Ο πυρήνας IP του κωδικοποιητή ALTECC δέχεται μόνο πλάτη εισόδου από 2 έως 64 bit ταυτόχρονα. Τα πλάτη εισόδου 12 bit, 29 bit και 64 bit, τα οποία είναι ιδανικά για συσκευές Intel, παράγουν εξόδους 18 bit, 36 bit και 72 bit αντίστοιχα. Μπορείτε να ελέγξετε τον περιορισμό της επιλογής bits στο πρόγραμμα επεξεργασίας παραμέτρων.

7.2. Πρωτότυπο Verilog HDL (ALTECC_ENCODER)
Το παρακάτω πρωτότυπο Verilog HDL βρίσκεται στο Verilog Design File (.v) lpm.v στο κατάλογος edasynthesis.
ενότητα altecc_encoder #( παράμετρος target_device_family = "unused", παράμετρος lpm_pipeline = 0, παράμετρος width_codeword = 8, παράμετρος width_dataword = 8, παράμετρος lpm_type = "altecc_encoder", παράμετρος lpm_hint = "unused wireput aclr, input wireput aclr") ενσύρματο ρολόι, καλώδιο εισόδου [width_dataword-1:0] δεδομένα, καλώδιο εξόδου [width_codeword-1:0] q); endmodule

7.3. Πρωτότυπο Verilog HDL (ALTECC_DECODER)
Το παρακάτω πρωτότυπο Verilog HDL βρίσκεται στο Verilog Design File (.v) lpm.v στο κατάλογος edasynthesis.
ενότητα altecc_decoder #( παράμετρος target_device_family = "unused", παράμετρος lpm_pipeline = 0, παράμετρος width_codeword = 8, παράμετρος width_dataword = 8, παράμετρος lpm_type = "altecc_decoder", παράμετρος lpm_hint = "unused wireput aclr" (input wireput aclr input) ενσύρματο ρολόι, καλώδιο εισόδου [πλάτος_κωδική λέξη-1:0] δεδομένα, καλώδιο εξόδου err_corrected, καλώδιο εξόδου err_detected, καλώδιο εξόδου err_fatal, καλώδιο εξόδου [width_dataword-1:0] q); endmodule

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 32

Αποστολή σχολίων

7. ALTECC (Κωδικός διόρθωσης σφάλματος: Κωδικοποιητής/Αποκωδικοποιητής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX
7.4. Δήλωση στοιχείων VHDL (ALTECC_ENCODER)
Η δήλωση στοιχείου VHDL βρίσκεται στο σχέδιο VHDL File (.vhd) altera_mf_components.vhd στο κατάλογος librariesvhdlaltera_mf.
συστατικό altecc_encoder γενικό (directed_device_family:string := "unused"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := "UNUSED":cc_dertealpm; ”); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_dataword-1 downto 0); q:out std_logic_vector(width_code -1 έως 0)); τελικό εξάρτημα?
7.5. Δήλωση στοιχείων VHDL (ALTECC_DECODER)
Η δήλωση στοιχείου VHDL βρίσκεται στο σχέδιο VHDL File (.vhd) altera_mf_components.vhd στο κατάλογος librariesvhdlaltera_mf.
συστατικό altecc_decoder γενικό (directed_device_family:string := "unused"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := "UNUSED":cc_strteing ”); port( aclr:in std_logic := '0'; clock:in std_logic := '0'; clocken:in std_logic := '1'; data:in std_logic_vector(width_codeword-1 downto 0); err_corrected : out std_logic; err_detect : out std_logic; τελικό εξάρτημα?
7.6. Δήλωση VHDL LIBRARY_USE
Η δήλωση VHDL LIBRARY-USE δεν απαιτείται εάν χρησιμοποιείτε τη δήλωση στοιχείων VHDL.
ΒΙΒΛΙΟΘΗΚΗ altera_mf; ΧΡΗΣΗ altera_mf.altera_mf_components.all;
7.7. Θύρες κωδικοποιητή
Οι παρακάτω πίνακες παραθέτουν τις θύρες εισόδου και εξόδου για τον πυρήνα IP του κωδικοποιητή ALTECC.

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 33

7. ALTECC (Κωδικός διόρθωσης σφάλματος: Κωδικοποιητής/Αποκωδικοποιητής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Πίνακας 22. Θύρες εισόδου κωδικοποιητή ALTECC

Όνομα λιμένα

Υποχρεούμαι

Περιγραφή

δεδομένα[]

Ναί

Θύρα εισαγωγής δεδομένων. Το μέγεθος της θύρας εισόδου εξαρτάται από το WIDTH_DATAWORD

τιμή παραμέτρου. Η θύρα δεδομένων[] περιέχει τα ακατέργαστα δεδομένα που θα κωδικοποιηθούν.

ρολόι

Ναί

Θύρα εισόδου ρολογιού που παρέχει το σήμα ρολογιού για τον συγχρονισμό της λειτουργίας κωδικοποίησης.

Η θύρα ρολογιού απαιτείται όταν η τιμή LPM_PIPELINE είναι μεγαλύτερη από 0.

ρολόι

Οχι

Ενεργοποίηση ρολογιού. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 1.

aclr

Οχι

Ασύγχρονη καθαρή είσοδος. Το ενεργό σήμα υψηλής aclr μπορεί να χρησιμοποιηθεί ανά πάσα στιγμή για να

ασύγχρονη εκκαθάριση των μητρώων.

Πίνακας 23. Θύρες εξόδου κωδικοποιητή ALTECC

Όνομα θύρας q[]

Υποχρεωτικό Ναι

Περιγραφή
Κωδικοποιημένη θύρα εξόδου δεδομένων. Το μέγεθος της θύρας εξόδου εξαρτάται από την τιμή της παραμέτρου WIDTH_CODEWORD.

7.8. Θύρες αποκωδικοποιητή

Οι παρακάτω πίνακες παραθέτουν τις θύρες εισόδου και εξόδου για τον πυρήνα IP του αποκωδικοποιητή ALTECC.

Πίνακας 24. Θύρες εισόδου αποκωδικοποιητή ALTECC

Όνομα λιμένα

Υποχρεούμαι

Περιγραφή

δεδομένα[]

Ναί

Θύρα εισαγωγής δεδομένων. Το μέγεθος της θύρας εισόδου εξαρτάται από την τιμή της παραμέτρου WIDTH_CODEWORD.

ρολόι

Ναί

Θύρα εισόδου ρολογιού που παρέχει το σήμα ρολογιού για τον συγχρονισμό της λειτουργίας κωδικοποίησης. Η θύρα ρολογιού απαιτείται όταν η τιμή LPM_PIPELINE είναι μεγαλύτερη από 0.

ρολόι

Οχι

Ενεργοποίηση ρολογιού. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 1.

aclr

Οχι

Ασύγχρονη καθαρή είσοδος. Το ενεργό σήμα υψηλής aclr μπορεί να χρησιμοποιηθεί ανά πάσα στιγμή για την ασύγχρονη διαγραφή των καταχωρητών.

Πίνακας 25. Θύρες εξόδου αποκωδικοποιητή ALTECC

Όνομα θύρας q[]

Υποχρεωτικό Ναι

Περιγραφή
Θύρα εξόδου αποκωδικοποιημένων δεδομένων. Το μέγεθος της θύρας εξόδου εξαρτάται από την τιμή της παραμέτρου WIDTH_DATAWORD.

err_detected Ναι

Σήμα σημαίας για να αντικατοπτρίζει την κατάσταση των δεδομένων που λαμβάνονται και καθορίζει τυχόν σφάλματα που βρέθηκαν.

err_correcte Ναι δ

Σήμα σημαίας για να αντικατοπτρίζει την κατάσταση των δεδομένων που λαμβάνονται. Υποδηλώνει σφάλμα ενός bit που βρέθηκε και διορθώθηκε. Μπορείτε να χρησιμοποιήσετε τα δεδομένα επειδή έχουν ήδη διορθωθεί.

err_fatal

Ναί

Σήμα σημαίας για να αντικατοπτρίζει την κατάσταση των δεδομένων που λαμβάνονται. Υποδηλώνει σφάλμα διπλού bit που βρέθηκε, αλλά δεν διορθώθηκε. Δεν πρέπει να χρησιμοποιήσετε τα δεδομένα εάν αυτό το σήμα δηλώνεται.

από τότε

Οχι

Ένα σήμα εξόδου που θα ανεβαίνει ψηλά κάθε φορά που ανιχνεύεται σφάλμα ενός bit στην ισοτιμία

κομμάτια.

7.9. Παράμετροι κωδικοποιητή
Ο παρακάτω πίνακας παραθέτει τις παραμέτρους για τον πυρήνα IP του κωδικοποιητή ALTECC.

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 34

Αποστολή σχολίων

7. ALTECC (Κωδικός διόρθωσης σφάλματος: Κωδικοποιητής/Αποκωδικοποιητής) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Πίνακας 26. Παράμετροι κωδικοποιητή ALTECC

Όνομα παραμέτρου

Τύπος

Υποχρεούμαι

Περιγραφή

WIDTH_DATAWORD

Ακέραιος Ναι

Καθορίζει το πλάτος των πρωτογενών δεδομένων. Οι τιμές είναι από 2 έως 64. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 8.

WIDTH_CODEWORD

Ακέραιος Ναι

Καθορίζει το πλάτος της αντίστοιχης κωδικής λέξης. Οι έγκυρες τιμές είναι από το 6 έως το 72, εξαιρουμένων των 9, 17, 33 και 65. Εάν παραληφθεί, η προεπιλεγμένη τιμή είναι 13.

LPM_PIPELINE

Ακέραιος Αρ

Καθορίζει τη σωλήνωση για το κύκλωμα. Οι τιμές είναι από 0 έως 2. Εάν η τιμή είναι 0, οι θύρες δεν καταχωρούνται. Εάν η τιμή είναι 1, καταχωρούνται οι θύρες εξόδου. Εάν η τιμή είναι 2, καταχωρούνται οι θύρες εισόδου και εξόδου. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι 0.

7.10. Παράμετροι αποκωδικοποιητή

Ο παρακάτω πίνακας παραθέτει τις παραμέτρους του πυρήνα IP του αποκωδικοποιητή ALTECC.

Πίνακας 27. Παράμετροι αποκωδικοποιητή ALTECC

Όνομα παραμέτρου WIDTH_DATAWORD

Πληκτρολογήστε Integer

Υποχρεούμαι

Περιγραφή

Ναί

Καθορίζει το πλάτος των πρωτογενών δεδομένων. Οι τιμές είναι 2 έως 64. Το

η προεπιλεγμένη τιμή είναι 8.

WIDTH_CODEWORD

Ακέραιος αριθμός

Ναί

Καθορίζει το πλάτος της αντίστοιχης κωδικής λέξης. Οι τιμές είναι 6

έως 72, εξαιρουμένων των 9, 17, 33 και 65. Εάν παραληφθεί, η προεπιλεγμένη τιμή

είναι 13.

LPM_PIPELINE

Ακέραιος αριθμός

Οχι

Καθορίζει τον καταχωρητή του κυκλώματος. Οι τιμές είναι από 0 έως 2. Αν το

Η τιμή είναι 0, δεν εφαρμόζεται καταχωρητής. Εάν η τιμή είναι 1, το

η έξοδος είναι καταχωρημένη. Εάν η τιμή είναι 2, τόσο η είσοδος όσο και η

η έξοδος είναι καταχωρημένη. Εάν η τιμή είναι μεγαλύτερη από 2, επιπλέον

Οι καταχωρητές υλοποιούνται στην έξοδο για το πρόσθετο

καθυστερήσεις. Εάν παραλειφθεί, η προεπιλεγμένη τιμή είναι 0.

Δημιουργήστε μια θύρα 'syn_e'

Ακέραιος αριθμός

Οχι

Ενεργοποιήστε αυτήν την παράμετρο για να δημιουργήσετε μια θύρα syn_e.

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 35

683490 | 2020.10.05 Αποστολή σχολίων

8. Intel FPGA Multiply Adder IP Core

Εικόνα 9.

Ο πυρήνας IP του αθροιστή πολλαπλασιασμού Intel FPGA (συσκευές Intel Stratix 10, Intel Arria 10 και Intel Cyclone 10 GX) ή ALTERA_MULT_ADD (συσκευές Arria V, Stratix V και Cyclone V) σάς επιτρέπει να εφαρμόσετε έναν αθροιστή πολλαπλασιαστή.

Το παρακάτω σχήμα δείχνει τις θύρες για τον πολλαπλασιαστή Intel FPGA ή τον πυρήνα IP ALTERA_MULT_ADD.

Intel FPGA Multiply Adder ή Θύρες ALTERA_MULT_ADD

Intel FPGA Πολλαπλασιαστής ή ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] clock0 clock1 clock2 ena0 ena1 ena2 sload_accum
accum_sload chainin[]

scanouta[] αποτέλεσμα[]

aclr0 aclr1

ενστ
Ένας πολλαπλασιαστής-αθροιστής δέχεται ζεύγη εισροών, πολλαπλασιάζει τις τιμές μαζί και στη συνέχεια προσθέτει ή αφαιρεί από τα γινόμενα όλων των άλλων ζευγών.
Εάν όλα τα πλάτη δεδομένων εισόδου έχουν πλάτος 9 bit ή μικρότερα, η συνάρτηση χρησιμοποιεί τη διαμόρφωση πολλαπλασιαστή εισόδου 9 x 9 bit στο μπλοκ DSP για συσκευές που υποστηρίζουν διαμόρφωση 9 x 9. Εάν όχι, το μπλοκ DSP χρησιμοποιεί πολλαπλασιαστές εισόδου 18 × 18 bit για την επεξεργασία δεδομένων με πλάτος μεταξύ 10 bit και 18 bit. Εάν σε μια σχεδίαση εμφανίζονται πολλοί πυρήνες Intel FPGA Multiply Adder ή ALTERA_MULT_ADD IP, οι λειτουργίες κατανέμονται ως

ISO 9001: 2015 εγγεγραμμένο

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX
πολλά διαφορετικά μπλοκ DSP όσο το δυνατόν, έτσι ώστε η δρομολόγηση σε αυτά τα μπλοκ να είναι πιο ευέλικτη. Λιγότεροι πολλαπλασιαστές ανά μπλοκ DSP επιτρέπουν περισσότερες επιλογές δρομολόγησης στο μπλοκ ελαχιστοποιώντας τις διαδρομές προς την υπόλοιπη συσκευή.
Οι καταχωρητές και οι επιπλέον καταχωρητές αγωγών για τα ακόλουθα σήματα τοποθετούνται επίσης μέσα στο μπλοκ DSP: · Εισαγωγή δεδομένων · Επιλογή με υπογραφή ή χωρίς υπογραφή · Επιλογή προσθήκης ή αφαίρεσης · Προϊόντα πολλαπλασιαστών
Στην περίπτωση του αποτελέσματος εξόδου, ο πρώτος καταχωρητής τοποθετείται στο μπλοκ DSP. Ωστόσο, οι επιπλέον καταχωρητές καθυστέρησης τοποθετούνται σε λογικά στοιχεία έξω από το μπλοκ. Περιφερειακά στο μπλοκ DSP, συμπεριλαμβανομένων των εισόδων δεδομένων στον πολλαπλασιαστή, των εισόδων σήματος ελέγχου και των εξόδων του αθροιστή, χρησιμοποιούν τακτική δρομολόγηση για να επικοινωνούν με την υπόλοιπη συσκευή. Όλες οι συνδέσεις στη λειτουργία χρησιμοποιούν αποκλειστική δρομολόγηση μέσα στο μπλοκ DSP. Αυτή η αποκλειστική δρομολόγηση περιλαμβάνει τις αλυσίδες καταχωρητή μετατόπισης όταν επιλέγετε την επιλογή μετατόπισης των καταχωρημένων δεδομένων εισόδου ενός πολλαπλασιαστή από έναν πολλαπλασιαστή σε έναν διπλανό πολλαπλασιαστή.
Για περισσότερες πληροφορίες σχετικά με τα μπλοκ DSP σε οποιαδήποτε από τις σειρές συσκευών Stratix V και Arria V, ανατρέξτε στο κεφάλαιο DSP Blocks των αντίστοιχων εγχειριδίων στη σελίδα Βιβλιογραφία και τεχνική τεκμηρίωση.
Σχετικές πληροφορίες AN 306: Implementing Multipliers in FPGA Devices
Παρέχει περισσότερες πληροφορίες σχετικά με την εφαρμογή πολλαπλασιαστών με χρήση DSP και μπλοκ μνήμης σε συσκευές Intel FPGA.
8.1. Χαρακτηριστικά
Ο αθροιστής πολλαπλασιασμού Intel FPGA ή ο πυρήνας IP ALTERA_MULT_ADD προσφέρει τις ακόλουθες δυνατότητες: · Δημιουργεί έναν πολλαπλασιαστή για την εκτέλεση λειτουργιών πολλαπλασιασμού δύο πολύπλοκων
αριθμοί Σημείωση: Όταν δημιουργείτε πολλαπλασιαστές μεγαλύτερους από το εγγενώς υποστηριζόμενο μέγεθος ενδέχεται/
θα έχει αντίκτυπο στην απόδοση που προκύπτει από τη διαδοχή των μπλοκ DSP. · Υποστηρίζει πλάτη δεδομένων 1 256 bit · Υποστηρίζει μορφή αναπαράστασης δεδομένων με υπογραφή και χωρίς υπογραφή · Υποστηρίζει διοχέτευση με ρυθμιζόμενο λανθάνοντα χρόνο εισόδου · Παρέχει μια επιλογή δυναμικής εναλλαγής μεταξύ υπογεγραμμένων και ανυπόγραφων υποστήριξης δεδομένων · Παρέχει μια επιλογή για δυναμική εναλλαγή μεταξύ λειτουργίας προσθήκης και αφαίρεσης · Υποστηρίζει προαιρετικές ασύγχρονες και σύγχρονες θύρες εισόδου καθαρής λειτουργίας και δυνατότητας ρολογιού · Υποστηρίζει λειτουργία συστολικής καταχώρησης καθυστέρησης · Υποστηρίζει προ-αθροιστή με 8 συντελεστές προφόρτισης ανά πολλαπλασιαστή · Υποστηρίζει σταθερά προφόρτωσης για συμπλήρωση της ανάδρασης συσσωρευτή

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 37

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

8.1.1. Προ-αθροιστής
Με τον προ-αθροιστή, οι προσθήκες ή οι αφαιρέσεις γίνονται πριν από την τροφοδοσία του πολλαπλασιαστή.
Υπάρχουν πέντε λειτουργίες προ-αθροιστή: · Απλή λειτουργία · Λειτουργία συντελεστή · Λειτουργία εισαγωγής · Τετράγωνη λειτουργία · Σταθερή λειτουργία

Σημείωμα:

Όταν χρησιμοποιείται προ-αθροιστής (συντελεστής προ-αθροιστή/λειτουργία εισόδου/τετράγωνο), όλες οι εισροές δεδομένων στον πολλαπλασιαστή πρέπει να έχουν την ίδια ρύθμιση ρολογιού.

8.1.1.1. Απλή λειτουργία προ-προσθήκης

Σε αυτήν τη λειτουργία, και οι δύο τελεστές προέρχονται από τις θύρες εισόδου και ο προ-αθροιστής δεν χρησιμοποιείται ή παρακάμπτεται. Αυτή είναι η προεπιλεγμένη λειτουργία.

Εικόνα 10. Απλή λειτουργία προ-προσθήκης
a0 b0

Mult0

αποτέλεσμα

8.1.1.2. Λειτουργία συντελεστή προ-αθροιστή
Σε αυτόν τον τρόπο λειτουργίας, ένας πολλαπλασιαστής τελεστής προέρχεται από τον προ-αθροιστή και ο άλλος τελεστής προέρχεται από την εσωτερική αποθήκευση συντελεστών. Ο συντελεστής αποθήκευσης επιτρέπει έως και 8 προκαθορισμένες σταθερές. Τα σήματα επιλογής συντελεστών είναι coefsel[0..3].
Αυτός ο τρόπος εκφράζεται στην ακόλουθη εξίσωση.

Το παρακάτω δείχνει τον τρόπο λειτουργίας συντελεστή προ-αθροιστή ενός πολλαπλασιαστή.

Εικόνα 11. Λειτουργία συντελεστή προ-αθροιστή

Preadder

Mult0

+/-

αποτέλεσμα

συν.0 συνθ

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 38

Αποστολή σχολίων

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX
8.1.1.3. Λειτουργία εισόδου προ-αθροιστή Σε αυτήν τη λειτουργία, ένας τελεστής πολλαπλασιαστή προέρχεται από τον προ-αθροιστή και ο άλλος τελεστής προέρχεται από τη θύρα εισόδου datac[]. Αυτός ο τρόπος εκφράζεται στην ακόλουθη εξίσωση.

Το παρακάτω δείχνει τη λειτουργία εισαγωγής προ-αθροιστή ενός πολλαπλασιαστή.

Σχήμα 12. Λειτουργία εισόδου προ-αθροιστή
a0 b0

Mult0

+/-

αποτέλεσμα

8.1.1.4. Λειτουργία τετραγώνου προ-αθροιστή Αυτή η λειτουργία εκφράζεται στην ακόλουθη εξίσωση.

Το παρακάτω δείχνει την τετραγωνική λειτουργία προ-αθροιστή δύο πολλαπλασιαστών.

Εικόνα 13. Τετράγωνη λειτουργία προ-αθροιστή
a0 b0

Mult0

+/-

αποτέλεσμα

8.1.1.5. Λειτουργία σταθερής προ-προσθήκης
Σε αυτόν τον τρόπο λειτουργίας, ένας τελεστής πολλαπλασιαστή προέρχεται από τη θύρα εισόδου και ο άλλος τελεστής προέρχεται από την εσωτερική αποθήκευση συντελεστών. Ο συντελεστής αποθήκευσης επιτρέπει έως και 8 προκαθορισμένες σταθερές. Τα σήματα επιλογής συντελεστών είναι coefsel[0..3].
Αυτός ο τρόπος εκφράζεται στην ακόλουθη εξίσωση.

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 39

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Το παρακάτω σχήμα δείχνει τη σταθερή κατάσταση προ-αθροιστή ενός πολλαπλασιαστή.

Εικόνα 14. Λειτουργία σταθερής λειτουργίας προ-αθροιστή
a0

Mult0

αποτέλεσμα

συν.0
συντ
8.1.2. Μητρώο συστολικής καθυστέρησης
Σε μια συστολική αρχιτεκτονική, τα δεδομένα εισόδου τροφοδοτούνται σε έναν καταρράκτη καταχωρητών που λειτουργούν ως buffer δεδομένων. Κάθε καταχωρητής παρέχει μια είσοδο sample σε έναν πολλαπλασιαστή όπου πολλαπλασιάζεται με τον αντίστοιχο συντελεστή. Ο αθροιστής αλυσίδας αποθηκεύει τα σταδιακά συνδυασμένα αποτελέσματα από τον πολλαπλασιαστή και το προηγουμένως καταχωρημένο αποτέλεσμα από τη θύρα εισόδου chainin[] για να σχηματίσει το τελικό αποτέλεσμα. Κάθε στοιχείο πολλαπλασιασμού-προσθήκης πρέπει να καθυστερεί κατά έναν μόνο κύκλο, έτσι ώστε τα αποτελέσματα να συγχρονίζονται κατάλληλα όταν προστίθενται μαζί. Κάθε διαδοχική καθυστέρηση χρησιμοποιείται για την αντιμετώπιση τόσο της μνήμης συντελεστών όσο και της προσωρινής μνήμης δεδομένων των αντίστοιχων στοιχείων πολλαπλασιασμού-προσθήκης. Για π.χample, μια μεμονωμένη καθυστέρηση για το δεύτερο στοιχείο πολλαπλασιασμού προσθήκης, δύο καθυστερήσεις για το τρίτο στοιχείο πολλαπλασιασμού-προσθήκης και ούτω καθεξής.
Εικόνα 15. Συστολικοί Μητρώοι
Συστολικά μητρώα

x(t) c(0)

S -1

γ(1)

S -1

γ(2)

S -1

c(N-1)

S -1

S -1 y(t)

Το x(t) αντιπροσωπεύει τα αποτελέσματα από μια συνεχή ροή εισόδου samples και y(t)
αντιπροσωπεύει το άθροισμα ενός συνόλου εισόδου samples, και στο χρόνο, πολλαπλασιαζόμενοι με τους
αντίστοιχους συντελεστές. Τόσο τα αποτελέσματα εισόδου όσο και εξόδου ρέουν από αριστερά προς τα δεξιά. Το c(0) έως το c(N-1) δηλώνει τους συντελεστές. Οι καταχωρητές συστολικής καθυστέρησης συμβολίζονται με S-1, ενώ το 1 αντιπροσωπεύει μια μεμονωμένη καθυστέρηση ρολογιού. Οι καταχωρητές συστολικής καθυστέρησης προστίθενται στο
οι εισροές και οι έξοδοι για τη διοχέτευση με τρόπο που διασφαλίζει τα αποτελέσματα από την
τελεστής πολλαπλασιαστή και τα συσσωρευμένα αθροίσματα παραμένουν συγχρονισμένα. Αυτό το στοιχείο επεξεργασίας
αναπαράγεται για να σχηματίσει ένα κύκλωμα που υπολογίζει τη συνάρτηση φιλτραρίσματος. Αυτή η λειτουργία είναι
εκφράζεται στην ακόλουθη εξίσωση.

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 40

Αποστολή σχολίων

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Το N αντιπροσωπεύει τον αριθμό των κύκλων δεδομένων που έχουν εισαχθεί στον συσσωρευτή, το y(t) αντιπροσωπεύει την έξοδο τη στιγμή t, το A(t) αντιπροσωπεύει την είσοδο τη στιγμή t και το B(i) είναι οι συντελεστές. Τα t και i στην εξίσωση αντιστοιχούν σε μια συγκεκριμένη χρονική στιγμή, έτσι για να υπολογιστεί η έξοδος sample y(t) τη στιγμή t, μια ομάδα εισόδου samples σε Ν διαφορετικά χρονικά σημεία ή απαιτείται A(n), A(n-1), A(n-2), … A(n-N+1). Η ομάδα των Ν εισόδου sampΤα les πολλαπλασιάζονται με N συντελεστές και αθροίζονται για να σχηματιστεί το τελικό αποτέλεσμα y.
Η αρχιτεκτονική συστολικού μητρώου είναι διαθέσιμη μόνο για λειτουργίες άθροισης 2 και άθροισης 4. Και για τους δύο τρόπους αρχιτεκτονικής συστολικού καταχωρητή, το πρώτο σήμα αλυσίδας πρέπει να συνδεθεί στο 0.
Το παρακάτω σχήμα δείχνει την υλοποίηση του μητρώου συστολικής καθυστέρησης 2 πολλαπλασιαστών.
Εικόνα 16. Εφαρμογή μητρώου συστολικής καθυστέρησης 2 πολλαπλασιαστών
αλυσίδα

Mult0

+/-

Mult1

+/-

αποτέλεσμα
Το άθροισμα δύο πολλαπλασιαστών εκφράζεται στην ακόλουθη εξίσωση.
Το παρακάτω σχήμα δείχνει την υλοποίηση του μητρώου συστολικής καθυστέρησης 4 πολλαπλασιαστών.

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 41

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Εικόνα 17. Εφαρμογή μητρώου συστολικής καθυστέρησης 4 πολλαπλασιαστών
αλυσίδα

Mult0

+/-

Mult1

+/-

Mult2

+/-

Mult3

+/-

αποτέλεσμα
Το άθροισμα τεσσάρων πολλαπλασιαστών εκφράζεται στην παρακάτω εξίσωση. Εικόνα 18. Άθροισμα 4 Πολλαπλασιαστών
Τα παρακάτω παραθέτουν το advantages της υλοποίησης του συστολικού μητρώου: · Μειώνει τη χρήση πόρων DSP · Επιτρέπει την αποτελεσματική αντιστοίχιση στο μπλοκ DSP χρησιμοποιώντας τη δομή αθροιστή αλυσίδας

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 42

Αποστολή σχολίων

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

8.1.3. Σταθερή προφόρτισης
Η σταθερά προφόρτισης ελέγχει τον τελεστή συσσωρευτή και συμπληρώνει την ανάδραση του συσσωρευτή. Το έγκυρο LOADCONST_VALUE κυμαίνεται από 0. Η σταθερή τιμή είναι ίση με 64N, όπου N = LOADCONST_VALUE. Όταν η τιμή LOADCONST_VALUE έχει οριστεί σε 2, η σταθερή τιμή είναι ίση με 64. Αυτή η συνάρτηση μπορεί να χρησιμοποιηθεί ως πολωμένη στρογγυλοποίηση.
Το παρακάτω σχήμα δείχνει την υλοποίηση της σταθεράς προφόρτισης.
Εικόνα 19. Σταθερά προφόρτισης

Ανατροφοδότηση συσσωρευτή

συνεχής

Mult0

+/-

Mult1

+/b1

αποτέλεσμα

accum_sload sload_accum

Ανατρέξτε στους ακόλουθους πυρήνες IP για άλλες υλοποιήσεις πολλαπλασιαστή: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Διπλός συσσωρευτής
Η δυνατότητα διπλού συσσωρευτή προσθέτει έναν επιπλέον καταχωρητή στη διαδρομή ανάδρασης του συσσωρευτή. Ο καταχωρητής διπλού συσσωρευτή ακολουθεί τον καταχωρητή εξόδου, ο οποίος περιλαμβάνει το ρολόι, την ενεργοποίηση του ρολογιού και το aclr. Ο πρόσθετος καταχωρητής συσσωρευτή επιστρέφει το αποτέλεσμα με καθυστέρηση ενός κύκλου. Αυτή η δυνατότητα σάς δίνει τη δυνατότητα να έχετε δύο κανάλια συσσωρευτή με τον ίδιο αριθμό πόρων.
Το παρακάτω σχήμα δείχνει την υλοποίηση του διπλού συσσωρευτή.

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 43

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Εικόνα 20. Διπλός συσσωρευτής

Εγγραφή του Dou ble Accu mulator

Accu mulator feedba ck

Mult0

+/-

Mult1

+/b1

Αποτέλεσμα εξόδου Μητρώο εξόδου

8.2. Πρωτότυπο Verilog HDL
Μπορείτε να βρείτε το πρωτότυπο Intel FPGA Multiply Adder ή ALTERA_MULT_ADD Verilog HDL file (altera_mult_add_rtl.v) στο κατάλογος librariesmegafunctions.
8.3. Δήλωση στοιχείων VHDL
Η δήλωση στοιχείου VHDL βρίσκεται στο altera_lnsim_components.vhd στο κατάλογος librariesvhdl altera_lnsim.
8.4. Δήλωση VHDL LIBRARY_USE
Η δήλωση VHDL LIBRARY-USE δεν απαιτείται εάν χρησιμοποιείτε τη δήλωση στοιχείων VHDL.
ΒΙΒΛΙΟΘΗΚΗ altera_mf; ΧΡΗΣΗ altera_mf.altera_mf_components.all;

8.5. σήματα

Οι ακόλουθοι πίνακες παραθέτουν τα σήματα εισόδου και εξόδου του πυρήνα IP του πολλαπλασιαστή Intel FPGA IP ή ALTERA_MULT_ADD.

Πίνακας 28. Πολλαπλασιασμός σημάτων εισόδου αθροιστή Intel FPGA ή ALTERA_MULT_ADD

Σύνθημα

Υποχρεούμαι

Περιγραφή

dataa_0[]/dataa_1[]/

Ναί

dataa_2[]/dataa_3[]

Εισαγωγή δεδομένων στον πολλαπλασιαστή. Θύρα εισόδου [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] πλάτος
συνέχισε…

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 44

Αποστολή σχολίων

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Δεδομένα σήματοςb_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] clock[1:0] aclr[1:0] sclr[1:0] en [1:0] σημάδι
signb
scanina[] accum_sload

Υποχρεωτικό Ναι Όχι
Οχι όχι όχι όχι όχι
Οχι
Όχι Όχι

Περιγραφή
Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτά τα σήματα. Όταν παρέχετε τιμή X σε αυτά τα σήματα, η τιμή X διαδίδεται στα σήματα εξόδου.
Εισαγωγή δεδομένων στον πολλαπλασιαστή. Σήμα εισόδου [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] πλάτος Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτά τα σήματα. Όταν παρέχετε τιμή Χ σε αυτά τα σήματα, η τιμή Χ διαδίδεται στα σήματα εξόδου.
Εισαγωγή δεδομένων στον πολλαπλασιαστή. Σήμα εισόδου [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] πλάτος Επιλέξτε ΕΙΣΟΔΟΣ για την παράμετρο επιλογής λειτουργίας preadder για να ενεργοποιήσετε αυτά τα σήματα. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτά τα σήματα. Όταν παρέχετε τιμή Χ σε αυτά τα σήματα, η τιμή Χ διαδίδεται στα σήματα εξόδου.
Ρολόι θύρα εισόδου στον αντίστοιχο καταχωρητή. Αυτό το σήμα μπορεί να χρησιμοποιηθεί από οποιονδήποτε καταχωρητή στον πυρήνα IP. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτά τα σήματα. Όταν παρέχετε τιμή Χ σε αυτά τα σήματα, η τιμή Χ διαδίδεται στα σήματα εξόδου.
Ασύγχρονη καθαρή είσοδος στον αντίστοιχο καταχωρητή. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτά τα σήματα. Όταν παρέχετε τιμή Χ σε αυτά τα σήματα, η τιμή Χ διαδίδεται στα σήματα εξόδου.
Σύγχρονη καθαρή είσοδος στον αντίστοιχο καταχωρητή. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου X σε αυτά τα σήματα. Όταν παρέχετε τιμή Χ σε αυτά τα σήματα, η τιμή Χ διαδίδεται στα σήματα εξόδου
Ενεργοποιήστε την είσοδο σήματος στον αντίστοιχο καταχωρητή. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτά τα σήματα. Όταν παρέχετε τιμή Χ σε αυτά τα σήματα, η τιμή Χ διαδίδεται στα σήματα εξόδου.
Καθορίζει την αριθμητική αναπαράσταση της εισόδου του πολλαπλασιαστή A. Εάν το σήμα σήματος είναι υψηλό, ο πολλαπλασιαστής αντιμετωπίζει το σήμα εισόδου του πολλαπλασιαστή Α ως προσημασμένο αριθμό. Εάν το σήμα σήματος είναι χαμηλό, ο πολλαπλασιαστής αντιμετωπίζει το σήμα εισόδου πολλαπλασιαστή Α ως έναν αριθμό χωρίς υπογραφή. Επιλέξτε VARIABLE για Ποια είναι η μορφή αναπαράστασης για τους Πολλαπλασιαστές Μια παράμετρος εισόδων για να ενεργοποιήσετε αυτό το σήμα. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτό το σήμα. Όταν παρέχετε τιμή X σε αυτήν την είσοδο, η τιμή X διαδίδεται στα σήματα εξόδου.
Καθορίζει την αριθμητική αναπαράσταση του σήματος εισόδου πολλαπλασιαστή Β. Εάν το σήμα signb είναι υψηλό, ο πολλαπλασιαστής αντιμετωπίζει το σήμα εισόδου του πολλαπλασιαστή B ως αριθμό συμπληρώματος δύο υπογεγραμμένων. Εάν το σήμα signb είναι χαμηλό, ο πολλαπλασιαστής αντιμετωπίζει το σήμα εισόδου πολλαπλασιαστή Β ως έναν αριθμό χωρίς υπογραφή. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτό το σήμα. Όταν παρέχετε τιμή X σε αυτήν την είσοδο, η τιμή X διαδίδεται στα σήματα εξόδου.
Είσοδος για αλυσίδα σάρωσης A. Σήμα εισόδου [WIDTH_A – 1, … 0] πλάτος. Όταν η παράμετρος INPUT_SOURCE_A έχει τιμή SCANA, απαιτείται το σήμα scanina[].
Δυναμικά καθορίζει εάν η τιμή του συσσωρευτή είναι σταθερή. Εάν το σήμα accum_sload είναι χαμηλό, τότε η έξοδος πολλαπλασιαστή φορτώνεται στον συσσωρευτή. Μην χρησιμοποιείτε τα accum_sload και sload_accum ταυτόχρονα.
συνέχισε…

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 45

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Σήμα sload_accum
chainin[] addnsub1
addnsub3
συντελεστής0[] συν.1[] συν.2[] συν.3[]

Απαιτούμενο Αρ
Όχι Όχι
Οχι
Οχι όχι όχι όχι

Περιγραφή
Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτό το σήμα. Όταν παρέχετε τιμή X σε αυτήν την είσοδο, η τιμή X διαδίδεται στα σήματα εξόδου.
Δυναμικά καθορίζει εάν η τιμή του συσσωρευτή είναι σταθερή. Εάν το σήμα sload_accum είναι υψηλό, τότε η έξοδος πολλαπλασιαστή φορτώνεται στον συσσωρευτή. Μην χρησιμοποιείτε τα accum_sload και sload_accum ταυτόχρονα. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτό το σήμα. Όταν παρέχετε τιμή X σε αυτήν την είσοδο, η τιμή X διαδίδεται στα σήματα εξόδου.
Δίαυλος εισόδου αποτελέσματος αθροιστή από τα προηγούμενα stagμι. Σήμα εισόδου [WIDTH_CHAININ – 1, … 0] πλάτος.
Εκτελέστε πρόσθεση ή αφαίρεση στις εξόδους από το πρώτο ζεύγος πολλαπλασιαστών. Εισαγάγετε το σήμα 1 στο addnsub1 για να προσθέσετε τις εξόδους από το πρώτο ζεύγος πολλαπλασιαστών. Εισαγάγετε 0 στο σήμα addnsub1 για να αφαιρέσετε τις εξόδους από το πρώτο ζεύγος πολλαπλασιαστών. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτό το σήμα. Όταν παρέχετε τιμή X σε αυτήν την είσοδο, η τιμή X διαδίδεται στα σήματα εξόδου.
Εκτελέστε πρόσθεση ή αφαίρεση στις εξόδους από το πρώτο ζεύγος πολλαπλασιαστών. Εισαγάγετε το σήμα 1 στο addnsub3 για να προσθέσετε τις εξόδους από το δεύτερο ζεύγος πολλαπλασιαστών. Εισαγάγετε 0 στο σήμα addnsub3 για να αφαιρέσετε τις εξόδους από το πρώτο ζεύγος πολλαπλασιαστών. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτό το σήμα. Όταν παρέχετε τιμή X σε αυτήν την είσοδο, η τιμή X διαδίδεται στα σήματα εξόδου.
Συντελεστής σήματος εισόδου[0:3] στον πρώτο πολλαπλασιαστή. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτό το σήμα. Όταν παρέχετε τιμή X σε αυτήν την είσοδο, η τιμή X διαδίδεται στα σήματα εξόδου.
Συντελεστής εισόδου σήματος[0:3]στο δεύτερο πολλαπλασιαστή. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτό το σήμα. Όταν παρέχετε τιμή X σε αυτήν την είσοδο, η τιμή X διαδίδεται στα σήματα εξόδου.
Συντελεστής εισόδου σήματος[0:3] στον τρίτο πολλαπλασιαστή. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτό το σήμα. Όταν παρέχετε τιμή X σε αυτήν την είσοδο, η τιμή X διαδίδεται στα σήματα εξόδου.
Συντελεστής εισόδου σήματος [0:3] στον τέταρτο πολλαπλασιαστή. Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εισόδου (X) σε αυτό το σήμα. Όταν παρέχετε τιμή X σε αυτήν την είσοδο, η τιμή X διαδίδεται στα σήματα εξόδου.

Πίνακας 29. Πολλαπλασιασμός σημάτων εξόδου IP αθροιστή Intel FPGA

Σύνθημα

Υποχρεούμαι

Περιγραφή

αποτέλεσμα []

Ναί

Σήμα εξόδου πολλαπλασιαστή. Σήμα εξόδου [WIDTH_RESULT – 1 … 0] πλάτος

Το μοντέλο προσομοίωσης για αυτήν την IP υποστηρίζει απροσδιόριστη τιμή εξόδου (X). Όταν παρέχετε την τιμή X ως είσοδο, η τιμή X διαδίδεται σε αυτό το σήμα.

σκανούτα []

Οχι

Έξοδος αλυσίδας σάρωσης A. Σήμα εξόδου [WIDTH_A – 1..0] πλάτος.

Επιλέξτε περισσότερους από 2 για αριθμούς πολλαπλασιαστών και επιλέξτε Σάρωση εισόδου αλυσίδας για Ποια είναι η είσοδος A του πολλαπλασιαστή που είναι συνδεδεμένος στην παράμετρο για να ενεργοποιήσετε αυτό το σήμα.

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 46

Αποστολή σχολίων

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

8.6. Παράμετροι

8.6.1. Γενική καρτέλα

Πίνακας 30. Γενική Πίν

Παράμετρος

Παράμετρος που δημιουργείται IP

Αξία

Ποιος είναι ο αριθμός των πολλαπλασιαστών;

αριθμός_των_μ 1 – 4 πολλαπλασιαστές

Πόσο πλάτος πρέπει να είναι οι δίαυλοι εισόδου A width_a;

1 – 256

Πόσο πλάτος πρέπει να είναι οι δίαυλοι εισόδου B width_b;

1 – 256

Πόσο πλάτος πρέπει να είναι ο δίαυλος εξόδου «αποτελέσματος»;

πλάτος_αποτέλεσμα

1 – 256

Δημιουργήστε ένα συσχετισμένο ρολόι ενεργοποίησης για κάθε ρολόι

gui_associate On d_clock_enbl Off e

8.6.2. Καρτέλα Extra Modes

Πίνακας 31. Extra Modes Tab

Παράμετρος

Παράμετρος που δημιουργείται IP

Αξία

Διαμόρφωση εξόδων

Καταχωρίστε την έξοδο της μονάδας αθροιστή

gui_output_re Ενεργοποιημένο

gister

Μακριά από

Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_output_re gister_clock

Ρολόι0 Ρολόι1 Ρολόι2

Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

gui_output_re gister_aclr

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

gui_output_re gister_sclr

ΚΑΜΙΑ SCLR0 SCLR1

Λειτουργία αθροιστή

Ποια λειτουργία πρέπει να εκτελεστεί στις εξόδους του πρώτου ζεύγους πολλαπλασιαστών;

gui_multiplier 1_direction

ADD, SUB, VARIABLE

Προεπιλεγμένη τιμή 1
16

Περιγραφή
Αριθμός πολλαπλασιαστών που πρέπει να προστεθούν. Οι τιμές είναι από 1 έως 4. Καθορίστε το πλάτος της θύρας dataa[].

Καθορίστε το πλάτος της θύρας datab[].

Καθορίστε το πλάτος της θύρας αποτελέσματος[].

Μακριά από

Επιλέξτε αυτήν την επιλογή για να δημιουργήσετε τη δυνατότητα ρολογιού

για κάθε ρολόι.

Προεπιλεγμένη τιμή

Περιγραφή

Off Clock0
ΚΑΜΙΑ ΚΑΜΙΑ

Επιλέξτε αυτήν την επιλογή για να ενεργοποιήσετε τον καταχωρητή εξόδου της μονάδας αθροιστή.
Επιλέξτε Clock0 , Clock1 ή Clock2 για να ενεργοποιήσετε και να καθορίσετε την πηγή ρολογιού για τους καταχωρητές εξόδου. Πρέπει να επιλέξετε Καταχώρηση εξόδου της μονάδας αθροιστή για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει την ασύγχρονη καθαρή πηγή για τον καταχωρητή εξόδου του αθροιστή. Πρέπει να επιλέξετε Καταχώρηση εξόδου της μονάδας αθροιστή για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει τη σύγχρονη καθαρή πηγή για τον καταχωρητή εξόδου του αθροιστή. Πρέπει να επιλέξετε Καταχώρηση εξόδου της μονάδας αθροιστή για να ενεργοποιήσετε αυτήν την παράμετρο.

ΠΡΟΣΘΕΤΩ

Επιλέξτε τη λειτουργία πρόσθεσης ή αφαίρεσης που θα εκτελέσετε για τις εξόδους μεταξύ του πρώτου και του δεύτερου πολλαπλασιαστή.
· Επιλέξτε ADD για να εκτελέσετε τη λειτουργία προσθήκης.
· Επιλέξτε SUB για να εκτελέσετε τη λειτουργία αφαίρεσης.
· Επιλέξτε VARIABLE για να χρησιμοποιήσετε τη θύρα addnsub1 για δυναμικό έλεγχο πρόσθεσης/αφαίρεσης.
συνέχισε…

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 47

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Παράμετρος

Παράμετρος που δημιουργείται IP

Αξία

Καταχωρίστε την είσοδο «addnsub1».

gui_addnsub_ On multiplier_reg Off ister1

Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_addnsub_ multiplier_reg ister1_clock

Ρολόι0 Ρολόι1 Ρολόι2

Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

gui_addnsub_ multiplier_aclr 1

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

gui_addnsub_ multiplier_sclr 1

ΚΑΜΙΑ SCLR0 SCLR1

Ποια λειτουργία πρέπει να γίνει στις εξόδους του δεύτερου ζεύγους πολλαπλασιαστών;

gui_multiplier 3_direction

ADD, SUB, VARIABLE

Καταχωρίστε την είσοδο «addnsub3».

gui_addnsub_ On multiplier_reg Off ister3

Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_addnsub_ multiplier_reg ister3_clock

Ρολόι0 Ρολόι1 Ρολόι2

Προεπιλεγμένη τιμή
Ανενεργό Ρολόι0 ΚΑΜΙΑ ΚΑΜΙΑ ΠΡΟΣΘΗΚΗ
Off Clock0

Περιγραφή
Όταν έχει επιλεγεί η τιμή VARIABLE: · Οδηγήστε το σήμα addnsub1 στο high for
λειτουργία προσθήκης. · Οδηγήστε το σήμα addnsub1 στο low for
λειτουργία αφαίρεσης. Πρέπει να επιλέξετε περισσότερους από δύο πολλαπλασιαστές για να ενεργοποιήσετε αυτήν την παράμετρο.
Επιλέξτε αυτήν την επιλογή για να ενεργοποιήσετε την εγγραφή εισόδου για τη θύρα addnsub1. Πρέπει να επιλέξετε VARIABLE για το Τι λειτουργία πρέπει να εκτελεστεί στις εξόδους του πρώτου ζεύγους πολλαπλασιαστών για να ενεργοποιηθεί αυτή η παράμετρος.
Επιλέξτε Clock0 , Clock1 ή Clock2 για να καθορίσετε το σήμα ρολογιού εισόδου για τον καταχωρητή addnsub1. Πρέπει να επιλέξετε Καταχώριση εισόδου «addnsub1» για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει την ασύγχρονη καθαρή πηγή για τον καταχωρητή addnsub1. Πρέπει να επιλέξετε Καταχώριση εισόδου «addnsub1» για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει τη σύγχρονη πηγή διαγραφής για τον καταχωρητή addnsub1. Πρέπει να επιλέξετε Καταχώριση εισόδου «addnsub1» για να ενεργοποιήσετε αυτήν την παράμετρο.
Επιλέξτε τη λειτουργία πρόσθεσης ή αφαίρεσης που θα εκτελέσετε για τις εξόδους μεταξύ του τρίτου και του τέταρτου πολλαπλασιαστή. · Επιλέξτε ΠΡΟΣΘΗΚΗ για να εκτελέσετε προσθήκη
λειτουργία. · Επιλέξτε SUB για να κάνετε αφαίρεση
λειτουργία. · Επιλέξτε VARIABLE για να χρησιμοποιήσετε το addnsub1
θύρα για δυναμικό έλεγχο πρόσθεσης/αφαίρεσης. Όταν έχει επιλεγεί η τιμή VARIABLE: · Οδηγήστε το σήμα addnsub1 στο υψηλό για λειτουργία προσθήκης. · Οδηγήστε το σήμα addnsub1 στο χαμηλό για λειτουργία αφαίρεσης. Πρέπει να επιλέξετε την τιμή 4 για Ποιος είναι ο αριθμός των πολλαπλασιαστών; για να ενεργοποιήσετε αυτήν την παράμετρο.
Επιλέξτε αυτήν την επιλογή για να ενεργοποιήσετε τον καταχωρητή εισόδου για το σήμα addnsub3. Πρέπει να επιλέξετε VARIABLE για το Τι λειτουργία πρέπει να εκτελεστεί στις εξόδους του δεύτερου ζεύγους πολλαπλασιαστών για να ενεργοποιηθεί αυτή η παράμετρος.
Επιλέξτε Clock0 , Clock1 ή Clock2 για να καθορίσετε το σήμα ρολογιού εισόδου για τον καταχωρητή addnsub3. Πρέπει να επιλέξετε Εγγραφή εισαγωγής «addnsub3» για να ενεργοποιήσετε αυτήν την παράμετρο.
συνέχισε…

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 48

Αποστολή σχολίων

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Παράμετρος
Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

Παράμετρος που δημιουργείται IP

Αξία

gui_addnsub_ multiplier_aclr 3

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

gui_addnsub_ multiplier_sclr 3

ΚΑΜΙΑ SCLR0 SCLR1

Polarity Ενεργοποίηση "use_subadd"

gui_use_subn Ενεργό

προσθέτω

Μακριά από

8.6.3. Καρτέλα πολλαπλασιαστές

Πίνακας 32. Πολλαπλασιαστές Πιν

Παράμετρος

Παράμετρος που δημιουργείται IP

Αξία

Τι είναι το

gui_represent

μορφή αναπαράστασης ation_a

για εισροές πολλαπλασιαστών Α;

ΥΠΟΓΡΑΦΗ, ΑΝΥΠΟΓΡΑΦΗ, ΜΕΤΑΒΛΗΤΟ

Καταχωρίστε την είσοδο «signa».

gui_register_s Ενεργοποιημένο

igna

Μακριά από

Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_register_s igna_clock

Ρολόι0 Ρολόι1 Ρολόι2

Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

gui_register_s igna_aclr

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

gui_register_s igna_sclr

ΚΑΜΙΑ SCLR0 SCLR1

Τι είναι το

gui_represent

μορφή αναπαράστασης ation_b

για εισόδους πολλαπλασιαστών Β;

ΥΠΟΓΡΑΦΗ, ΑΝΥΠΟΓΡΑΦΗ, ΜΕΤΑΒΛΗΤΟ

Καταχωρίστε την είσοδο «signb».

gui_register_s Ενεργοποιημένο

ignb

Μακριά από

Προεπιλεγμένη τιμή ΚΑΜΙΑ
ΚΑΝΕΝΑΣ

Περιγραφή
Καθορίζει την ασύγχρονη καθαρή πηγή για τον καταχωρητή addnsub3. Πρέπει να επιλέξετε Καταχώριση εισόδου «addnsub3» για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει τη σύγχρονη πηγή διαγραφής για τον καταχωρητή addnsub3. Πρέπει να επιλέξετε Εγγραφή εισαγωγής «addnsub3» για να ενεργοποιήσετε αυτήν την παράμετρο.

Μακριά από

Επιλέξτε αυτήν την επιλογή για να αντιστρέψετε τη λειτουργία

της θύρας εισόδου addnsub.

Οδηγήστε το addnsub στο high για λειτουργία αφαίρεσης.

Οδηγήστε το addnsub στο χαμηλό για λειτουργία προσθήκης.

Προεπιλεγμένη τιμή

Περιγραφή

ΜΗ ΥΠΟΓΡΑΦΗ Καθορίστε τη μορφή αναπαράστασης για την είσοδο του πολλαπλασιαστή Α.

Μακριά από

Επιλέξτε αυτήν την επιλογή για να ενεργοποιήσετε το σήμα

μητρώο.

Πρέπει να επιλέξετε την τιμή VARIABLE για Ποια είναι η μορφή αναπαράστασης για τις εισόδους πολλαπλασιαστών A; παράμετρο για να ενεργοποιήσετε αυτήν την επιλογή.

Ρολόι 0

Επιλέξτε Clock0 , Clock1 ή Clock2 για να ενεργοποιήσετε και να καθορίσετε το σήμα ρολογιού εισόδου για τον καταχωρητή σήματος.
Πρέπει να επιλέξετε Καταχώρηση εισόδου «signa» για να ενεργοποιήσετε αυτήν την παράμετρο.

ΚΑΝΕΝΑΣ

Καθορίζει την ασύγχρονη καθαρή πηγή για τον καταχωρητή σημάτων.
Πρέπει να επιλέξετε Καταχώρηση εισόδου «signa» για να ενεργοποιήσετε αυτήν την παράμετρο.

ΚΑΝΕΝΑΣ

Καθορίζει τη σύγχρονη καθαρή πηγή για τον καταχωρητή σημάτων.
Πρέπει να επιλέξετε Καταχώρηση εισόδου «signa» για να ενεργοποιήσετε αυτήν την παράμετρο.

ΜΗ ΥΠΟΓΡΑΦΗ Καθορίστε τη μορφή αναπαράστασης για την είσοδο του πολλαπλασιαστή Β.

Μακριά από

Επιλέξτε αυτήν την επιλογή για να ενεργοποιήσετε το signb

μητρώο.

συνέχισε…

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 49

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Παράμετρος

Παράμετρος που δημιουργείται IP

Αξία

Προεπιλεγμένη τιμή

Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_register_s ignb_clock

Ρολόι0 Ρολόι1 Ρολόι2

Ρολόι 0

Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

gui_register_s ignb_aclr

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

gui_register_s ignb_sclr

ΚΑΜΙΑ SCLR0 SCLR1

Διαμόρφωση εισόδου
Καταχωρίστε την είσοδο Α του πολλαπλασιαστή
Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_input_reg Ενεργό

ister_a

Μακριά από

gui_input_reg ister_a_clock

Ρολόι0 Ρολόι1 Ρολόι2

ΚΑΜΙΑ ΚΑΜΙΑ
Off Clock0

Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

gui_input_reg ister_a_aclr

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

gui_input_reg ister_a_sclr

ΚΑΜΙΑ SCLR0 SCLR1

Καταχωρίστε την είσοδο Β του πολλαπλασιαστή
Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_input_reg Ενεργό

ister_b

Μακριά από

gui_input_reg ister_b_clock

Ρολόι0 Ρολόι1 Ρολόι2

ΚΑΜΙΑ ΚΑΜΙΑ ΚΑΜΙΑ Σβηστό Ρολόι0

Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

gui_input_reg ister_b_aclr

ΚΑΜΙΑ ACLR0 ACLR1

ΚΑΝΕΝΑΣ

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

gui_input_reg ister_b_sclr

ΚΑΜΙΑ SCLR0 SCLR1

ΚΑΝΕΝΑΣ

Με τι είναι συνδεδεμένη η είσοδος Α του πολλαπλασιαστή;

gui_multiplier Πολλαπλασιαστής εισαγωγής πολλαπλασιαστή

_a_input

Σάρωση εισόδου εισόδου αλυσίδας

Περιγραφή
Πρέπει να επιλέξετε την τιμή VARIABLE για Ποια είναι η μορφή αναπαράστασης για εισόδους πολλαπλασιαστών B; παράμετρο για να ενεργοποιήσετε αυτήν την επιλογή.
Επιλέξτε Clock0 , Clock1 ή Clock2 για να ενεργοποιήσετε και να καθορίσετε το σήμα ρολογιού εισόδου για τον καταχωρητή signb. Πρέπει να επιλέξετε Καταχώρηση εισόδου «signb» για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει την ασύγχρονη καθαρή πηγή για τον καταχωρητή signb. Πρέπει να επιλέξετε Καταχώρηση εισόδου «signb» για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει τη σύγχρονη καθαρή πηγή για τον καταχωρητή signb. Πρέπει να επιλέξετε Καταχώρηση εισόδου «signb» για να ενεργοποιήσετε αυτήν την παράμετρο.
Επιλέξτε αυτήν την επιλογή για να ενεργοποιήσετε τον καταχωρητή εισόδου για το δίαυλο εισόδου δεδομένων.
Επιλέξτε Clock0 , Clock1 ή Clock2 για να ενεργοποιήσετε και να καθορίσετε το σήμα ρολογιού εισόδου καταχωρητή για το δίαυλο εισόδου δεδομένων. Πρέπει να επιλέξετε Καταχώρηση εισόδου Α του πολλαπλασιαστή για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει την ασύγχρονη καθαρή πηγή καταχωρητή για το δίαυλο εισόδου dataa. Πρέπει να επιλέξετε Καταχώρηση εισόδου Α του πολλαπλασιαστή για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει τη σύγχρονη σαφή πηγή καταχωρητή για το δίαυλο εισόδου dataa. Πρέπει να επιλέξετε Καταχώρηση εισόδου Α του πολλαπλασιαστή για να ενεργοποιήσετε αυτήν την παράμετρο.
Επιλέξτε αυτήν την επιλογή για να ενεργοποιήσετε τον καταχωρητή εισόδου για το δίαυλο εισόδου της βάσης δεδομένων.
Επιλέξτε Clock0 , Clock1 ή Clock2 για να ενεργοποιήσετε και να καθορίσετε το σήμα ρολογιού εισόδου καταχωρητή για το δίαυλο εισόδου της βάσης δεδομένων. Πρέπει να επιλέξετε Καταχώρηση εισόδου Β του πολλαπλασιαστή για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει την ασύγχρονη καθαρή πηγή καταχωρητή για το δίαυλο εισόδου της βάσης δεδομένων. Πρέπει να επιλέξετε Καταχώρηση εισόδου Β του πολλαπλασιαστή για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει τη σύγχρονη σαφή πηγή καταχωρητή για το δίαυλο εισόδου της βάσης δεδομένων. Πρέπει να επιλέξετε Καταχώρηση εισόδου Β του πολλαπλασιαστή για να ενεργοποιήσετε αυτήν την παράμετρο.
Επιλέξτε την πηγή εισόδου για την είσοδο Α του πολλαπλασιαστή.
συνέχισε…

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 50

Αποστολή σχολίων

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Παράμετρος

Παράμετρος που δημιουργείται IP

Αξία

Scanout A Register Configuration

Καταχωρίστε την έξοδο της αλυσίδας σάρωσης

gui_scanouta On

_μητρώο

Μακριά από

Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_scanouta _register_cloc k

Ρολόι0 Ρολόι1 Ρολόι2

Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

gui_scanouta _register_aclr

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

gui_scanouta _register_sclr

ΚΑΜΙΑ SCLR0 SCLR1

8.6.4. Καρτέλα Preadder

Πίνακας 33. Καρτέλα Preadder

Παράμετρος

Παράμετρος που δημιουργείται IP

Αξία

Επιλέξτε λειτουργία preadder

preadder_mo de

ΑΠΛΟ, ΣΥΝΤΕΛΕΣΤΙΚΟ, ΕΙΣΟΔΟ, ΤΕΤΡΑΓΩΝΟ, ΣΤΑΘ

Προεπιλεγμένη τιμή

Περιγραφή
Επιλέξτε Είσοδος πολλαπλασιαστή για να χρησιμοποιήσετε το δίαυλο εισόδου δεδομένων ως πηγή στον πολλαπλασιαστή. Επιλέξτε Είσοδος αλυσίδας σάρωσης για να χρησιμοποιήσετε τον δίαυλο εισόδου σάρωσης ως πηγή στον πολλαπλασιαστή και να ενεργοποιήσετε τον δίαυλο εξόδου σάρωσης. Αυτή η παράμετρος είναι διαθέσιμη όταν επιλέγετε 2, 3 ή 4 για Ποιος είναι ο αριθμός των πολλαπλασιαστών; παράμετρος.

Ανενεργό Ρολόι0 ΚΑΜΙΑ ΚΑΜΙΑ

Επιλέξτε αυτήν την επιλογή για να ενεργοποιήσετε την εγγραφή εξόδου για το δίαυλο εξόδου scanouta.
Πρέπει να επιλέξετε Είσοδος αλυσίδας σάρωσης για Σε τι είναι συνδεδεμένη η είσοδος Α του πολλαπλασιαστή; παράμετρο για να ενεργοποιήσετε αυτήν την επιλογή.
Επιλέξτε Clock0 , Clock1 ή Clock2 για να ενεργοποιήσετε και να καθορίσετε το σήμα ρολογιού εισόδου καταχωρητή για το δίαυλο εξόδου scanouta.
Πρέπει να ενεργοποιήσετε την έξοδο Καταχώρησης της παραμέτρου της αλυσίδας σάρωσης για να ενεργοποιήσετε αυτήν την επιλογή.
Καθορίζει την ασύγχρονη καθαρή πηγή καταχωρητή για το δίαυλο εξόδου scanouta.
Πρέπει να ενεργοποιήσετε την έξοδο Καταχώρησης της παραμέτρου της αλυσίδας σάρωσης για να ενεργοποιήσετε αυτήν την επιλογή.
Καθορίζει τη σύγχρονη καθαρή πηγή καταχωρητή για το δίαυλο εξόδου scanouta.
Πρέπει να επιλέξετε Καταχώρηση εξόδου της παραμέτρου αλυσίδας σάρωσης για να ενεργοποιήσετε αυτήν την επιλογή.

Προεπιλεγμένη τιμή
ΑΠΛΟΣ

Περιγραφή
Καθορίζει τον τρόπο λειτουργίας για τη μονάδα preadder. ΑΠΛΟ: Αυτή η λειτουργία παρακάμπτει το πρόγραμμα ανάγνωσης. Αυτή είναι η προεπιλεγμένη λειτουργία. COEF: Αυτή η λειτουργία χρησιμοποιεί την έξοδο του διαύλου preadder και coefsel εισόδου ως εισόδους στον πολλαπλασιαστή. ΕΙΣΟΔΟΣ: Αυτή η λειτουργία χρησιμοποιεί την έξοδο του διαύλου preadder και datac εισόδου ως εισόδους στον πολλαπλασιαστή. ΤΕΤΡΑΓΩΝΟ: Αυτή η λειτουργία χρησιμοποιεί την έξοδο του preadder ως εισόδους στον πολλαπλασιαστή.
συνέχισε…

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 51

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Παράμετρος

Παράμετρος που δημιουργείται IP

Αξία

Επιλέξτε την κατεύθυνση του προγράμματος ανάγνωσης

gui_preadder ΠΡΟΣΘΗΚΗ,

_κατεύθυνση

ΥΠΟ

Πόσο πλάτος πρέπει να είναι οι δίαυλοι εισόδου C width_c;

1 – 256

Δεδομένα C Διαμόρφωση καταχωρητή εισόδου

Καταχωρίστε την είσοδο δεδομένων

gui_datac_inp Ενεργό

ut_register

Μακριά από

Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_datac_inp ut_register_cl ock

Ρολόι0 Ρολόι1 Ρολόι2

Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

gui_datac_inp ut_register_a clr

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

gui_datac_inp ut_register_sc lr

ΚΑΜΙΑ SCLR0 SCLR1

Συντελεστές
Πόσο πλάτος πρέπει να είναι το πλάτος του συντελεστή;

πλάτος_συντελεστής

1 – 27

Διαμόρφωση μητρώου συντελεστών

Καταχωρίστε την είσοδο συντελεστή

gui_coef_regi On

στερ

Μακριά από

Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_coef_regi ster_clock

Ρολόι0 Ρολόι1 Ρολόι2

Προεπιλεγμένη τιμή
ΠΡΟΣΘΕΤΩ
16

Περιγραφή
CONSTANT: Αυτή η λειτουργία χρησιμοποιεί δίαυλο εισόδου dataa με παράκαμψη του preadder και coefsel bus εισόδου ως εισόδους στον πολλαπλασιαστή.
Καθορίζει τη λειτουργία του preadder. Για να ενεργοποιήσετε αυτήν την παράμετρο, επιλέξτε τα ακόλουθα για τη λειτουργία Επιλογή προγράμματος ανάγνωσης: · COEF · INPUT · SQUARE ή · CONSTANT
Καθορίζει τον αριθμό των bit για το δίαυλο εισόδου C. Για να ενεργοποιήσετε αυτήν την παράμετρο, πρέπει να επιλέξετε ΕΙΣΑΓΩΓΗ για τη λειτουργία Επιλογή προγράμματος ανάγνωσης.

Στο Clock0 ΚΑΜΙΑ ΚΑΜΙΑ

Επιλέξτε αυτήν την επιλογή για να ενεργοποιήσετε τον καταχωρητή εισόδου για το δίαυλο εισόδου datac. Για να ενεργοποιήσετε αυτήν την επιλογή, πρέπει να ορίσετε την παράμετρο INPUT στην επιλογή Επιλογή λειτουργίας preadder.
Επιλέξτε Clock0 , Clock1 ή Clock2 για να καθορίσετε το σήμα ρολογιού εισόδου για τον καταχωρητή εισόδου datac. Πρέπει να επιλέξετε Register datac input για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει την ασύγχρονη καθαρή πηγή για τον καταχωρητή εισόδου δεδομένων. Πρέπει να επιλέξετε Register datac input για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει τη σύγχρονη πηγή διαγραφής για τον καταχωρητή εισόδου δεδομένων. Πρέπει να επιλέξετε Register datac input για να ενεργοποιήσετε αυτήν την παράμετρο.

Καθορίζει τον αριθμό των bit για

δίαυλος εισόδου coefsel.

Πρέπει να επιλέξετε COEF ή CONSTANT για λειτουργία preadder για να ενεργοποιήσετε αυτήν την παράμετρο.

Στο Clock0

Επιλέξτε αυτήν την επιλογή για να ενεργοποιήσετε τον καταχωρητή εισόδου για το δίαυλο εισόδου συντελεστή. Πρέπει να επιλέξετε COEF ή CONSTANT για λειτουργία preadder για να ενεργοποιήσετε αυτήν την παράμετρο.
Επιλέξτε Clock0 , Clock1 ή Clock2 για να καθορίσετε το σήμα ρολογιού εισόδου για τον καταχωρητή εισόδου συντελεστή. Πρέπει να επιλέξετε Καταχώρηση της εισόδου συντελεστή για να ενεργοποιήσετε αυτήν την παράμετρο.
συνέχισε…

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 52

Αποστολή σχολίων

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Παράμετρος
Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

Παράμετρος που δημιουργείται IP

Αξία

gui_coef_regi ster_aclr

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο

gui_coef_regi ster_sclr

ΚΑΜΙΑ SCLR0 SCLR1

Διαμόρφωση Coefficient_0

coef0_0 έως coef0_7

0x00000 0xFFFFFFFF

Διαμόρφωση Coefficient_1

coef1_0 έως coef1_7

0x00000 0xFFFFFFFF

Διαμόρφωση Coefficient_2

coef2_0 έως coef2_7

0x00000 0xFFFFFFFF

Διαμόρφωση Coefficient_3

coef3_0 έως coef3_7

0x00000 0xFFFFFFFF

8.6.5. Καρτέλα συσσωρευτή

Πίνακας 34. Συσσωρευτής Καρτέλα

Παράμετρος

Παράμετρος που δημιουργείται IP

Αξία

Ενεργοποίηση συσσωρευτή;

συσσωρευτής

ΝΑΙ ΟΧΙ

Ποιος είναι ο τύπος λειτουργίας του συσσωρευτή;

accum_directi ΠΡΟΣΘΗΚΗ,

ΥΠΟ

Προεπιλεγμένη τιμή ΚΑΜΙΑ
ΚΑΝΕΝΑΣ
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Περιγραφή
Καθορίζει την ασύγχρονη καθαρή πηγή για τον καταχωρητή εισόδου συντελεστή. Πρέπει να επιλέξετε Καταχώρηση της εισόδου συντελεστή για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει τη σύγχρονη καθαρή πηγή για τον καταχωρητή εισόδου συντελεστή. Πρέπει να επιλέξετε Καταχώρηση της εισόδου συντελεστή για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει τις τιμές των συντελεστών για αυτόν τον πρώτο πολλαπλασιαστή. Ο αριθμός των bit πρέπει να είναι ο ίδιος με αυτόν που καθορίζεται στην ενότητα Πόσο πλάτος πρέπει να είναι το πλάτος συντελεστή; παράμετρος. Πρέπει να επιλέξετε COEF ή CONSTANT για λειτουργία preadder για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει τις τιμές των συντελεστών για αυτόν τον δεύτερο πολλαπλασιαστή. Ο αριθμός των bit πρέπει να είναι ο ίδιος με αυτόν που καθορίζεται στην ενότητα Πόσο πλάτος πρέπει να είναι το πλάτος συντελεστή; παράμετρος. Πρέπει να επιλέξετε COEF ή CONSTANT για λειτουργία preadder για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει τις τιμές των συντελεστών για αυτόν τον τρίτο πολλαπλασιαστή. Ο αριθμός των bit πρέπει να είναι ο ίδιος με αυτόν που καθορίζεται στην ενότητα Πόσο πλάτος πρέπει να είναι το πλάτος συντελεστή; παράμετρος. Πρέπει να επιλέξετε COEF ή CONSTANT για λειτουργία preadder για να ενεργοποιήσετε αυτήν την παράμετρο.
Καθορίζει τις τιμές των συντελεστών για αυτόν τον τέταρτο πολλαπλασιαστή. Ο αριθμός των bit πρέπει να είναι ο ίδιος με αυτόν που καθορίζεται στην ενότητα Πόσο πλάτος πρέπει να είναι το πλάτος συντελεστή; παράμετρος. Πρέπει να επιλέξετε COEF ή CONSTANT για λειτουργία preadder για να ενεργοποιήσετε αυτήν την παράμετρο.

Προεπιλεγμένη τιμή NO
ΠΡΟΣΘΕΤΩ

Περιγραφή
Επιλέξτε ΝΑΙ για να ενεργοποιήσετε τον συσσωρευτή. Πρέπει να επιλέξετε Καταχώρηση εξόδου μονάδας αθροιστή όταν χρησιμοποιείτε τη λειτουργία συσσωρευτή.
Καθορίζει τη λειτουργία του συσσωρευτή: · ADD για λειτουργία πρόσθεσης · SUB για λειτουργία αφαίρεσης. Πρέπει να επιλέξετε ΝΑΙ για Ενεργοποίηση συσσωρευτή; παράμετρο για να ενεργοποιήσετε αυτήν την επιλογή.
συνέχισε…

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 53

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Παράμετρος
Προφόρτωση σταθερά Ενεργοποίηση σταθεράς προφόρτωσης

Παράμετρος που δημιουργείται IP

Αξία

gui_ena_prelo On

ad_const

Μακριά από

Με τι είναι συνδεδεμένη η είσοδος της θύρας συσσώρευσης;

gui_accumula ACCUM_SLOAD, te_port_select SLOAD_ACCUM

Επιλέξτε τιμή για προφόρτωση loadconst_val 0 – 64

συνεχής

Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_accum_sl oad_register_ ρολόι

Ρολόι0 Ρολόι1 Ρολόι2

Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

gui_accum_sl oad_register_ aclr

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

gui_accum_sl oad_register_ sclr

ΚΑΜΙΑ SCLR0 SCLR1

Ενεργοποίηση διπλού συσσωρευτή

gui_double_a Ναι

ccum

Μακριά από

Προεπιλεγμένη τιμή

Περιγραφή

Μακριά από

Ενεργοποιήστε το accum_sload ή

sload_accum σήματα και είσοδο καταχωρητή

για να επιλέξετε δυναμικά την είσοδο στο

συσσωρευτής.

Όταν το accum_sload είναι χαμηλό ή το sload_accum, η έξοδος του πολλαπλασιαστή τροφοδοτείται στον συσσωρευτή.

Όταν το accum_sload είναι υψηλό ή το sload_accum, μια σταθερά προφόρτισης που καθορίζεται από τον χρήστη τροφοδοτείται στον συσσωρευτή.

Πρέπει να επιλέξετε ΝΑΙ για Ενεργοποίηση συσσωρευτή; παράμετρο για να ενεργοποιήσετε αυτήν την επιλογή.

ACCUM_SL OAD

Καθορίζει τη συμπεριφορά του σήματος accum_sload/ sload_accum.
ACCUM_SLOAD: Χαμηλώστε το accum_sload για να φορτώσετε την έξοδο πολλαπλασιαστή στον συσσωρευτή.
SLOAD_ACCUM: Αυξήστε το sload_accum για να φορτώσετε την έξοδο του πολλαπλασιαστή στον συσσωρευτή.
Πρέπει να επιλέξετε Ενεργοποίηση σταθεράς προφόρτωσης για να ενεργοποιήσετε αυτήν την παράμετρο.

Καθορίστε την προκαθορισμένη σταθερή τιμή.

Αυτή η τιμή μπορεί να είναι 2N όπου N είναι η προκαθορισμένη σταθερή τιμή.

Όταν N=64, αντιπροσωπεύει σταθερά μηδέν.

Πρέπει να επιλέξετε Ενεργοποίηση σταθεράς προφόρτωσης για να ενεργοποιήσετε αυτήν την παράμετρο.

Ρολόι 0

Επιλέξτε Clock0 , Clock1 ή Clock2 για να καθορίσετε το σήμα ρολογιού εισόδου για τον καταχωρητή accum_sload/sload_accum.
Πρέπει να επιλέξετε Ενεργοποίηση σταθεράς προφόρτωσης για να ενεργοποιήσετε αυτήν την παράμετρο.

ΚΑΝΕΝΑΣ

Καθορίζει την ασύγχρονη καθαρή πηγή για τον καταχωρητή accum_sload/sload_accum.
Πρέπει να επιλέξετε Ενεργοποίηση σταθεράς προφόρτωσης για να ενεργοποιήσετε αυτήν την παράμετρο.

ΚΑΝΕΝΑΣ

Καθορίζει τη σύγχρονη πηγή διαγραφής για τον καταχωρητή accum_sload/sload_accum.
Πρέπει να επιλέξετε Ενεργοποίηση σταθεράς προφόρτωσης για να ενεργοποιήσετε αυτήν την παράμετρο.

Μακριά από

Ενεργοποιεί τον καταχωρητή διπλού συσσωρευτή.

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 54

Αποστολή σχολίων

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

8.6.6. Καρτέλα Συστολική/Διασύνδεση

Πίνακας 35. Καρτέλα Συστολικός/Αθροιστής αλυσίδας

Παράμετρος Ενεργοποίηση αθροιστή αλυσίδας

Παράμετρος που δημιουργείται IP

Αξία

chainout_add ΝΑΙ,

ΟΧΙ

Ποιος είναι ο τύπος λειτουργίας του αθροιστή αλυσίδας;

chainout_add ΠΡΟΣΘΗΚΗ,

er_direction

ΥΠΟ

Ενεργοποίηση εισόδου "άρνησης" για τον αθροιστή αλυσίδας;

Port_negate

PORT_USED, PORT_UNUSED

Καταχώριση "άρνησης" εισόδου; negate_regist er

ΜΗ ΕΓΓΡΑΦΗ, CLOCK0, CLOCK1, CLOCK2, CLOCK3

Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

negate_aclr

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

negate_sclr

ΚΑΜΙΑ SCLR0 SCLR1

Συστολική Καθυστέρηση
Ενεργοποίηση καταχωρίσεων συστολικής καθυστέρησης

gui_systolic_d On

καθυστέρηση

Μακριά από

Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_systolic_d CLOCK0,

elay_clock

ΡΟΛΟΙ 1,

Προεπιλεγμένη τιμή
ΟΧΙ

Περιγραφή
Επιλέξτε ΝΑΙ για να ενεργοποιήσετε τη μονάδα αθροιστή αλυσίδας.

ΠΡΟΣΘΕΤΩ

Καθορίζει τη λειτουργία αθροιστή αλυσίδας.
Για τη λειτουργία αφαίρεσης, το SIGNED πρέπει να επιλεγεί για Ποια είναι η μορφή αναπαράστασης για τις εισόδους πολλαπλασιαστών Α; και Ποια είναι η μορφή αναπαράστασης για τις εισόδους πολλαπλασιαστών Β; στην καρτέλα Πολλαπλασιαστές.

ΧΡΗΣΙΜΟΠΟΙΕΙΤΑΙ PORT_UN

Επιλέξτε PORT_USED για να ενεργοποιήσετε την άρνηση του σήματος εισόδου.
Αυτή η παράμετρος δεν είναι έγκυρη όταν ο αθροιστής αλυσίδας είναι απενεργοποιημένος.

UNregist ERED

Για να ενεργοποιήσετε τον καταχωρητή εισόδου για αρνητικό σήμα εισόδου και καθορίζει το σήμα ρολογιού εισόδου για τον καταχωρητή άρνησης.
Επιλέξτε ΜΗ ΕΓΓΡΑΦΗ εάν δεν απαιτείται η άρνηση του καταχωρητή εισόδου σε
Αυτή η παράμετρος δεν είναι έγκυρη όταν επιλέγετε:
· ΟΧΙ για Ενεργοποίηση αθροιστή αλυσίδας ή
· PORT_UNUSED για Ενεργοποίηση εισόδου 'άρνησης' για αλυσοαθροιστή; παράμετρος ή

ΚΑΝΕΝΑΣ

Καθορίζει την ασύγχρονη καθαρή πηγή για τον καταχωρητή άρνησης.
Αυτή η παράμετρος δεν είναι έγκυρη όταν επιλέγετε:
· ΟΧΙ για Ενεργοποίηση αθροιστή αλυσίδας ή
· PORT_UNUSED για Ενεργοποίηση εισόδου 'άρνησης' για αλυσοαθροιστή; παράμετρος ή

ΚΑΝΕΝΑΣ

Καθορίζει τη σύγχρονη καθαρή πηγή για τον καταχωρητή άρνησης.
Αυτή η παράμετρος δεν είναι έγκυρη όταν επιλέγετε:
· ΟΧΙ για Ενεργοποίηση αθροιστή αλυσίδας ή
· PORT_UNUSED για Ενεργοποίηση εισόδου 'άρνησης' για αλυσοαθροιστή; παράμετρος ή

Σβηστό CLOCK0

Επιλέξτε αυτήν την επιλογή για να ενεργοποιήσετε τη συστολική λειτουργία. Αυτή η παράμετρος είναι διαθέσιμη όταν επιλέγετε 2 ή 4 για Ποιος είναι ο αριθμός των πολλαπλασιαστών; παράμετρος. Πρέπει να ενεργοποιήσετε την έξοδο καταχωρητή της μονάδας αθροιστή για να χρησιμοποιήσετε τους συστολικούς καταχωρητές καθυστέρησης.
Καθορίζει το σήμα ρολογιού εισόδου για τον καταχωρητή συστολικής καθυστέρησης.
συνέχισε…

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 55

8. Intel FPGA Multiply Adder IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Παράμετρος

Παράμετρος που δημιουργείται IP

Αξία

ΡΟΛΟΙ 2,

Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

gui_systolic_d elay_aclr

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

gui_systolic_d elay_sclr

ΚΑΜΙΑ SCLR0 SCLR1

Προεπιλεγμένη τιμή
ΚΑΝΕΝΑΣ
ΚΑΝΕΝΑΣ

Περιγραφή
Πρέπει να επιλέξετε ενεργοποίηση καταχωρητών συστολικής καθυστέρησης για να ενεργοποιήσετε αυτήν την επιλογή.
Καθορίζει την ασύγχρονη καθαρή πηγή για τον καταχωρητή συστολικής καθυστέρησης. Πρέπει να επιλέξετε ενεργοποίηση καταχωρητών συστολικής καθυστέρησης για να ενεργοποιήσετε αυτήν την επιλογή.
Καθορίζει τη σύγχρονη καθαρή πηγή για τον καταχωρητή συστολικής καθυστέρησης. Πρέπει να επιλέξετε ενεργοποίηση καταχωρητών συστολικής καθυστέρησης για να ενεργοποιήσετε αυτήν την επιλογή.

8.6.7. Καρτέλα Pipelining

Πίνακας 36. Καρτέλα Σωληνώσεων

Διαμόρφωση παραμέτρων σωληνώσεων

Παράμετρος που δημιουργείται IP

Αξία

Θέλετε να προσθέσετε καταχωρητή αγωγών στην είσοδο;

gui_pipelining Όχι, Ναι

Προεπιλεγμένη τιμή
Οχι

Παρακαλούμε διευκρινίστε το

αφάνεια

αριθμός ρολογιού λανθάνοντος χρόνου

κύκλους

Οποιαδήποτε τιμή μεγαλύτερη από 0 από 0

Ποια είναι η πηγή για την είσοδο ρολογιού;

gui_input_late ncy_clock

CLOCK0, CLOCK1, CLOCK2

Ποια είναι η πηγή για την ασύγχρονη καθαρή είσοδο;

gui_input_late ncy_aclr

ΚΑΜΙΑ ACLR0 ACLR1

Ποια είναι η πηγή για τη σύγχρονη καθαρή είσοδο;

gui_input_late ncy_sclr

ΚΑΜΙΑ SCLR0 SCLR1

ΡΟΛΟΪ 0 ΚΑΝΕΝΑ ΚΑΜΙΑ

Περιγραφή
Επιλέξτε Ναι για να ενεργοποιήσετε ένα επιπλέον επίπεδο καταχώρησης αγωγού στα σήματα εισόδου. Πρέπει να καθορίσετε μια τιμή μεγαλύτερη από 0 για την παράμετρο Παρακαλώ καθορίστε τον αριθμό των κύκλων ρολογιού καθυστέρησης.
Καθορίζει την επιθυμητή καθυστέρηση σε κύκλους ρολογιού. Ένα επίπεδο καταχωρητή αγωγού = 1 λανθάνουσα κατάσταση στον κύκλο ρολογιού. Πρέπει να επιλέξετε YES για Θέλετε να προσθέσετε μητρώο αγωγών στην είσοδο; για να ενεργοποιήσετε αυτήν την επιλογή.
Επιλέξτε Clock0 , Clock1 ή Clock2 για να ενεργοποιήσετε και να καθορίσετε το σήμα ρολογιού εισόδου καταχωρητή αγωγού. Πρέπει να επιλέξετε YES για Θέλετε να προσθέσετε μητρώο αγωγών στην είσοδο; για να ενεργοποιήσετε αυτήν την επιλογή.
Καθορίζει την ασύγχρονη καθαρή πηγή καταχωρητή για τον πρόσθετο καταχωρητή αγωγού. Πρέπει να επιλέξετε YES για Θέλετε να προσθέσετε μητρώο αγωγών στην είσοδο; για να ενεργοποιήσετε αυτήν την επιλογή.
Καθορίζει τη σύγχρονη σαφή πηγή καταχωρητή για τον πρόσθετο καταχωρητή αγωγού. Πρέπει να επιλέξετε YES για Θέλετε να προσθέσετε μητρώο αγωγών στην είσοδο; για να ενεργοποιήσετε αυτήν την επιλογή.

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 56

Αποστολή σχολίων

683490 | 2020.10.05 Αποστολή σχολίων

9. ALTMEMMULT (Πολλαπλασιαστής σταθερού συντελεστή βάσει μνήμης) Πυρήνας IP

Προσοχή:

Η Intel έχει αφαιρέσει την υποστήριξη αυτής της IP στην έκδοση 20.3 της Intel Quartus Prime Pro Edition. Εάν ο πυρήνας IP στη σχεδίασή σας στοχεύει συσκευές σε Intel Quartus Prime Pro Edition, μπορείτε να αντικαταστήσετε την IP με LPM_MULT Intel FPGA IP ή να δημιουργήσετε εκ νέου την IP και να μεταγλωττίσετε το σχέδιό σας χρησιμοποιώντας το λογισμικό Intel Quartus Prime Standard Edition.

Ο πυρήνας IP ALTMEMMULT χρησιμοποιείται για τη δημιουργία πολλαπλασιαστών που βασίζονται στη μνήμη χρησιμοποιώντας τα μπλοκ μνήμης onchip που βρίσκονται στα FPGA της Intel (με μπλοκ μνήμης M512, M4K, M9K και MLAB). Αυτός ο πυρήνας IP είναι χρήσιμος εάν δεν έχετε επαρκείς πόρους για να εφαρμόσετε τους πολλαπλασιαστές σε λογικά στοιχεία (LEs) ή αποκλειστικούς πόρους πολλαπλασιαστή.
Ο πυρήνας IP ALTMEMMULT είναι μια σύγχρονη λειτουργία που απαιτεί ρολόι. Ο πυρήνας IP ALTMEMMULT υλοποιεί έναν πολλαπλασιαστή με τη μικρότερη δυνατή απόδοση και καθυστέρηση για ένα δεδομένο σύνολο παραμέτρων και προδιαγραφών.
Το παρακάτω σχήμα δείχνει τις θύρες για τον πυρήνα IP ALTMEMMULT.

Εικόνα 21. Θύρες ALTMEMMULT

ALTMEMMULT

data_in[] sload_data coeff_in[]

αποτέλεσμα[] result_valid load_done

sload_coeff

sclr ρολόι
ενστ

Σχετικές λειτουργίες πληροφοριών στη σελίδα 71

9.1. Χαρακτηριστικά
Ο πυρήνας IP ALTMEMMULT προσφέρει τις ακόλουθες δυνατότητες: · Δημιουργεί μόνο πολλαπλασιαστές που βασίζονται στη μνήμη χρησιμοποιώντας μπλοκ μνήμης στο chip που βρίσκονται στο
Intel FPGAs · Υποστηρίζει πλάτος δεδομένων 1 bit · Υποστηρίζει μορφή αναπαράστασης δεδομένων με υπογραφή και χωρίς υπογραφή · Υποστηρίζει διοχέτευση με σταθερή καθυστέρηση εξόδου

ISO 9001: 2015 εγγεγραμμένο

9. ALTMEMMULT (Πολλαπλασιαστής σταθερού συντελεστή βάσει μνήμης) IP Core 683490 | 2020.10.05/XNUMX/XNUMX
· Αποθηκεύει πολλαπλές σταθερές στη μνήμη τυχαίας πρόσβασης (RAM)
· Παρέχει μια επιλογή για την επιλογή του τύπου μπλοκ μνήμης RAM
· Υποστηρίζει προαιρετικές σύγχρονες θύρες εισόδου καθαρού και ελέγχου φορτίου
9.2. Πρωτότυπο Verilog HDL
Το παρακάτω πρωτότυπο Verilog HDL βρίσκεται στο Verilog Design File (.v) altera_mf.v στο κατάλογος σύνθεσης eda.
ενότητα altmemmult #( παράμετρος coeff_representation = "SIGNED", παράμετρος coefficient0 = "UNUSED", parameter data_representation = "SIGNED", παράμετρος target_device_family = "unused", παράμετρος max_clock_cycles_per_result = 1, παράμετρος αριθμός_of_block, παράμετρος αριθμός_of_b. total_latency = 1, παράμετρος width_c = 1, παράμετρος width_d = 1, παράμετρος width_r = 1, παράμετρος width_s = 1, παράμετρος lpm_type = "altmemmult", παράμετρος lpm_hint = "αχρησιμοποίητο") ( ρολόι καλωδίου εισόδου, καλώδιο εισόδου [width_c-1: 1]coeff_in, καλώδιο εισόδου [width_d-0:1] data_in, καλώδιο εξόδου load_done, καλώδιο εξόδου [width_r-0:1] αποτέλεσμα, καλώδιο εξόδου result_valid, καλώδιο εισόδου sclr, καλώδιο εισόδου [width_s-0:1] sel, είσοδος σύρμα sload_coeff, καλώδιο εισόδου sload_data)/* synthesis syn_black_box=0 */; endmodule
9.3. Δήλωση στοιχείων VHDL
Η δήλωση στοιχείου VHDL βρίσκεται στο σχέδιο VHDL File (.vhd) altera_mf_components.vhd στο κατάλογος librariesvhdlaltera_mf.
στοιχείο altmemmult γενικό ( coeff_representation:string := “SIGNED”; coefficient0:string := “UNUSED”; data_representation:string := “SIGNED”;tention_device_family:string := “unused”; max_clock_ults: := ram_block:string := "total_latency":natural width_r:natural := "UNUSED"; "altmemmult"); port( clock:in std_logic; coeff_in:in std_logic_vector(width_c-1 downto 1) := (άλλοι => '1'); data_in:in std_logic_vector(width_d-1 downto 0);

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 58

Αποστολή σχολίων

9. ALTMEMMULT (Πολλαπλασιαστής σταθερού συντελεστή βάσει μνήμης) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

load_done:out std_logic; result:out std_logic_vector(width_r-1 downto 0); result_valid:out std_logic; sclr:in std_logic := '0'; sel:in std_logic_vector(width_s-1 downto 0) := (άλλοι => '0'); sload_coeff:in std_logic := '0'; sload_data:in std_logic := '0'); τελικό εξάρτημα?

9.4. λιμάνια

Οι παρακάτω πίνακες παραθέτουν τις θύρες εισόδου και εξόδου για τον πυρήνα IP ALTMEMMULT.

Πίνακας 37. Θύρες εισόδου ALTMEMMULT

Όνομα λιμένα

Υποχρεούμαι

Περιγραφή

ρολόι

Ναί

Είσοδος ρολογιού στον πολλαπλασιαστή.

coeff_in[]

Οχι

Θύρα εισόδου συντελεστή για τον πολλαπλασιαστή. Το μέγεθος της θύρας εισόδου εξαρτάται από την τιμή της παραμέτρου WIDTH_C.

data_in[]

Ναί

Θύρα εισαγωγής δεδομένων στον πολλαπλασιαστή. Το μέγεθος της θύρας εισόδου εξαρτάται από την τιμή της παραμέτρου WIDTH_D.

sclr

Οχι

Σύγχρονη καθαρή είσοδος. Εάν δεν χρησιμοποιείται, η προεπιλεγμένη τιμή είναι ενεργή υψηλή.

sel[]

Οχι

Επιλογή σταθερού συντελεστή. Το μέγεθος της θύρας εισόδου εξαρτάται από το WIDTH_S

τιμή παραμέτρου.

sload_coeff

Οχι

Θύρα εισόδου σύγχρονου συντελεστή φορτίου. Αντικαθιστά την τρέχουσα επιλεγμένη τιμή συντελεστή με την τιμή που καθορίζεται στην είσοδο coeff_in.

sload_data

Οχι

Σύγχρονη θύρα εισαγωγής δεδομένων φορτίου. Σήμα που καθορίζει νέα λειτουργία πολλαπλασιασμού και ακυρώνει οποιαδήποτε υπάρχουσα λειτουργία πολλαπλασιασμού. Εάν η παράμετρος MAX_CLOCK_CYCLES_PER_RESULT έχει τιμή 1, η θύρα εισόδου sload_data αγνοείται.

Πίνακας 38. Θύρες εξόδου ALTMEMMULT

Όνομα λιμένα

Υποχρεούμαι

Περιγραφή

αποτέλεσμα[]

Ναί

Θύρα εξόδου πολλαπλασιαστή. Το μέγεθος της θύρας εισόδου εξαρτάται από την τιμή της παραμέτρου WIDTH_R.

αποτέλεσμα_έγκυρο

Ναί

Υποδεικνύει πότε η έξοδος είναι το έγκυρο αποτέλεσμα ενός πλήρους πολλαπλασιασμού. Εάν η παράμετρος MAX_CLOCK_CYCLES_PER_RESULT έχει τιμή 1, η θύρα εξόδου result_valid δεν χρησιμοποιείται.

load_done

Οχι

Υποδεικνύει πότε έχει ολοκληρωθεί η φόρτωση του νέου συντελεστή. Το σήμα load_done επιβεβαιώνει όταν ένας νέος συντελεστής έχει τελειώσει τη φόρτωση. Εκτός εάν το σήμα load_done είναι υψηλό, δεν μπορεί να φορτωθεί άλλη τιμή συντελεστή στη μνήμη.

9.5. Παράμετροι

Ο παρακάτω πίνακας παραθέτει τις παραμέτρους για τον πυρήνα IP ALTMEMMULT.

Πίνακας 39.
WIDTH_D WIDTH_C

ALTMEMMULT Παράμετροι
Όνομα παραμέτρου

Απαιτείται τύπος

Περιγραφή

Ακέραιος Ναι

Καθορίζει το πλάτος της θύρας data_in[].

Ακέραιος Ναι

Καθορίζει το πλάτος της θύρας coeff_in[]. συνέχισε…

Αποστολή σχολίων

Οδηγός χρήστη Intel FPGA Ακέραιος Αριθμητικός Πυρήνες IP 59

9. ALTMEMMULT (Πολλαπλασιαστής σταθερού συντελεστή βάσει μνήμης) IP Core 683490 | 2020.10.05/XNUMX/XNUMX

Όνομα παραμέτρου WIDTH_R WIDTH

Έγγραφα / Πόροι

intel FPGA Ακέραιοι αριθμητικοί πυρήνες IP [pdf] Οδηγός χρήστη
FPGA Ακέραιοι αριθμητικοί πυρήνες IP, ακέραιοι αριθμητικοί πυρήνες IP, αριθμητικοί πυρήνες IP, πυρήνες IP