UG0644 DDR AXI Cyflafareddwr
Gwybodaeth Cynnyrch
Mae'r DDR AXI Arbiter yn gydran caledwedd sy'n darparu a
Rhyngwyneb meistr AXI 64-did i reolwyr ar-sglodion DDR-SDRAM.
Fe'i defnyddir yn gyffredin mewn cymwysiadau fideo ar gyfer byffro a
prosesu data picsel fideo. Mae'r llawlyfr defnyddiwr cynnyrch yn darparu
gwybodaeth fanwl a chyfarwyddiadau ar weithredu caledwedd,
efelychu, a defnyddio adnoddau.
Gweithredu Caledwedd
Mae'r DDR AXI Arbiter wedi'i gynllunio i ryngwynebu â'r DDR-SDRAM
rheolwyr ar sglodion. Mae'n darparu rhyngwyneb meistr AXI 64-did
sy'n galluogi prosesu data picsel fideo yn gyflym. Defnyddiwr y cynnyrch
llawlyfr yn darparu disgrifiad dylunio manwl o'r AXI DDR
Arbiter a'i gweithredu caledwedd.
Efelychiad
Mae llawlyfr defnyddiwr y cynnyrch yn darparu cyfarwyddiadau ar efelychu'r
DDR AXI Arbiter gan ddefnyddio offer MSS SmartDesign a Testbench. Rhain
mae offer yn galluogi'r defnyddiwr i ddilysu cywirdeb y dyluniad a
sicrhau bod y gydran caledwedd yn gweithio'n iawn.
Defnyddio Adnoddau
Mae'r DDR AXI Arbiter yn defnyddio adnoddau system fel rhesymeg
celloedd, blociau cof, ac adnoddau llwybro. Defnyddiwr y cynnyrch
llawlyfr yn darparu adroddiad defnyddio adnoddau manwl sy'n
yn amlinellu gofynion adnoddau'r Cyflafareddwr AXI DDR. hwn
gellir defnyddio gwybodaeth i sicrhau bod y gydran caledwedd yn gallu
cael eu gweithredu o fewn yr adnoddau system sydd ar gael.
Cyfarwyddiadau Defnydd Cynnyrch
Mae'r cyfarwyddiadau canlynol yn rhoi arweiniad ar sut i ddefnyddio'r
Cyflafareddwr DDR AXI:
Cam 1: Gweithredu Caledwedd
Gweithredu'r elfen caledwedd DDR AXI Arbiter i'r rhyngwyneb
gyda'r rheolwyr DDR-SDRAM ar sglodion. Dilynwch y dyluniad
disgrifiad a ddarperir yn y llawlyfr defnyddiwr cynnyrch i sicrhau priodol
gweithredu'r elfen caledwedd.
Cam 2: Efelychu
Efelychu dyluniad DDR AXI Arbiter gan ddefnyddio MSS SmartDesign a
Offer testbench. Dilynwch y cyfarwyddiadau a ddarperir yn y cynnyrch
llawlyfr defnyddiwr i ddilysu cywirdeb y dyluniad a sicrhau
gweithrediad priodol y gydran caledwedd.
Cam 3: Defnyddio Adnoddau
Review yr adroddiad defnyddio adnoddau a ddarparwyd yn y cynnyrch
llawlyfr defnyddiwr i bennu gofynion adnoddau'r AXI DDR
Cyflafareddwr. Sicrhewch y gellir gweithredu'r gydran caledwedd
o fewn yr adnoddau system sydd ar gael.
Trwy ddilyn y cyfarwyddiadau hyn, gallwch chi ddefnyddio'r DDR yn effeithiol
Cydran caledwedd AXI Arbiter ar gyfer byffro data picsel fideo a
prosesu mewn cymwysiadau fideo.
UG0644 Canllaw Defnyddiwr
Cyflafareddwr DDR AXI
Chwefror 2018
Cyflafareddwr DDR AXI
Cynnwys
1 Hanes Adolygu ……………………………………………………………………………………………………………………………….. 1
1.1 Diwygiad 5.0 …………………………………………………………………………………………………………………. 1 1.2 Adolygiad 4.0 …………………………………………………………………………………………………………………. 1 1.3 Adolygu 3.0 …………………………………………………………………………………………………………………. 1 1.4 Adolygiad 2.0 …………………………………………………………………………………………………………………. 1 1.5 Adolygiad 1.0 …………………………………………………………………………………………………………………. 1
2 Cyflwyniad ………………………………………………………………………………………………………………….. 2 3 Caledwedd Gweithredu ………………………………………………………………………………………………………………… 3
3.1 Disgrifiad o'r Dyluniad ……………………………………………………………………………………………………………… 3 3.2 Mewnbynnau ac Allbynnau ……………………………………………………………………………………………………….. 5 3.3 Paramedrau Ffurfweddu ……… …………………………………………………………………………………………. 13 3.4 Diagramau Amseru ………………………………………………………………………………………………………………. 14 3.5 Mainc brawf ………………………………………………………………………………………………………………….. 16
3.5.1 Efelychu MSS SmartDesign ……………………………………………………………………………………………. 25 3.5.2 Efelychu Mainc Brawf ……………………………………………………………………………………………. 30 3.6 Defnyddio Adnoddau …………………………………………………………………………………………………………………………….. 31
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
Cyflafareddwr DDR AXI
1
Hanes Adolygu
Mae'r hanes adolygu yn disgrifio'r newidiadau a roddwyd ar waith yn y ddogfen. Rhestrir y newidiadau yn ôl adolygiad, gan ddechrau gyda'r cyhoeddiad diweddaraf.
1.1
Adolygiad 5.0
Yn adolygiad 5.0 o'r ddogfen hon, mae'r adran Defnyddio Adnoddau a'r Adroddiad Defnyddio Adnoddau
eu diweddaru. Am ragor o wybodaeth, gweler Defnyddio Adnoddau (gweler tudalen 31).
1.2
Adolygiad 4.0
Mae'r canlynol yn grynodeb o'r newidiadau yn adolygiad 4.0 o'r ddogfen hon.
Ychwanegwyd paramedrau cyfluniad testbench yn y tabl. Am ragor o wybodaeth, gweler Paramedrau Ffurfweddu (gweler tudalen 16).. Gwybodaeth ychwanegol i efelychu craidd gan ddefnyddio mainc brawf. Am ragor o wybodaeth, gweler Testbench (gweler tudalen 16). Wedi diweddaru'r Defnydd Adnoddau ar gyfer gwerthoedd DDR AXI Arbiter yn y tabl. Am ragor o wybodaeth, gweler Defnyddio Adnoddau (gweler tudalen 31).
1.3
Adolygiad 3.0
Mae'r canlynol yn grynodeb o'r newidiadau yn adolygiad 3.0 o'r ddogfen hon.
Ychwanegwyd gwybodaeth 8-did ar gyfer ysgrifennu sianeli 1 a 2. Am ragor o wybodaeth, gweler y Disgrifiad o'r Dyluniad (gweler tudalen 3). Adran Testbench wedi'i diweddaru. Am ragor o wybodaeth, gweler Testbench (gweler tudalen 16).
1.4
Adolygiad 2.0
Yn adolygiad 2.0 o'r ddogfen hon, diweddarwyd y ffigurau a'r tablau yn adran Testbench.
Am ragor o wybodaeth, gweler Testbench (gweler tudalen 16).
1.5
Adolygiad 1.0
Diwygiad 1.0 oedd cyhoeddiad cyntaf y ddogfen hon
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
1
Cyflafareddwr DDR AXI
2
Rhagymadrodd
Mae atgofion yn rhan annatod o unrhyw gymwysiadau fideo a graffeg nodweddiadol. Fe'u defnyddir ar gyfer byffro data picsel fideo. Un cyn byffro cyffredinample yw byfferau ffrâm arddangos lle mae'r data picsel fideo cyflawn ar gyfer ffrâm wedi'i glustogi yn y cof.
Cyfradd data deuol (DDR) - DRAM cydamserol (SDRAM) yw un o'r atgofion a ddefnyddir yn gyffredin mewn cymwysiadau fideo ar gyfer byffro. Defnyddir SDRAM oherwydd ei gyflymder sy'n ofynnol ar gyfer prosesu cyflym mewn systemau fideo.
Mae'r ffigur canlynol yn dangos cynampgyda diagram lefel system o gof DDR-SDRAM yn rhyngwynebu â chymhwysiad fideo.
Ffigur 1 · Rhyngwyneb Cof DDR-SDRAM
Yn Microsemi SmartFusion®2 System-on-Chip (SoC), mae dau reolwr DDR ar sglodion gyda rhyngwyneb estynadwy uwch 64-did (AXI) a rhyngwynebau caethweision bws perfformiad uchel uwch 32-did (AHB) tuag at y maes rhaglenadwy. arae giât (FPGA) ffabrig. Mae angen rhyngwyneb meistr AXI neu AHB i ddarllen ac ysgrifennu'r cof DDR-SDRAM sydd wedi'i ryngwynebu i'r rheolwyr DDR ar sglodion.
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
2
Cyflafareddwr DDR AXI
3
Gweithredu Caledwedd
3.1
Disgrifiad Dylunio
Mae'r DDR AXI Arbiter yn darparu rhyngwyneb meistr AXI 64-did i reolwyr ar-sglodyn DDR-SDRAM o
Dyfeisiau SmartFusion2. Mae gan y DDR AXI Arbiter bedair sianel ddarllen a dwy sianel ysgrifennu tuag at y
rhesymeg defnyddiwr. Mae'r bloc yn cymrodeddu rhwng y pedair sianel ddarllen i ddarparu mynediad i'r darlleniad AXI
sianel mewn modd crwn-robin. Cyn belled â bod cais darllen meistr sianel 1 darllen yn uchel, mae'r AXI
mae sianel darllen yn cael ei dyrannu iddo. Mae gan sianel Darllen 1 led data allbwn sefydlog o 24-did. Darllenwch sianeli 2, 3,
a gellir ffurfweddu 4 fel lled allbwn data 8-bit, 24-bit, neu 32-did. Dewisir hwn yn ôl byd-eang
paramedr cyfluniad.
Mae'r bloc hefyd yn cymrodeddu rhwng y ddwy sianel ysgrifennu i ddarparu mynediad i'r sianel ysgrifennu AXI mewn modd crwn-robin. Mae gan y ddwy sianel ysgrifennu yr un flaenoriaeth. Gellir ffurfweddu sianel ysgrifennu 1 a 2 fel lled data mewnbwn 8-bit, 24-bit, neu 32-did.
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
3
Cyflafareddwr DDR AXI
Mae'r ffigur canlynol yn dangos y diagram pin-allan lefel uchaf o'r DDR AXI Arbiter. Ffigur 2 · Diagram Bloc Lefel Uchaf o Floc Cyflafareddwr DDR AXI
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
4
Cyflafareddwr DDR AXI
Mae'r ffigur canlynol yn dangos y diagram bloc lefel uchaf o system gyda bloc DDR AXI Arbiter wedi'i borthi i'r ddyfais SmartFusion2. Ffigur 3 · Diagram Bloc Lefel System o DDR AXI Arbiter ar y Dyfais SmartFusion2
3.2
Mewnbynnau ac Allbynnau
Mae'r tabl canlynol yn rhestru porthladdoedd mewnbwn ac allbwn y DDR AXI Arbiter.
Tabl 1 · Porthladdoedd Mewnbwn ac Allbwn y Cyflafareddwr AXI DDR
Enw Arwydd RESET_N_I
Mewnbwn Cyfeiriad
Lled
SYS_CLOCK_I BUFF_READ_CLOCK_I
Mewnbwn Mewnbwn
rd_req_1_i rd_ack_o
Allbwn Mewnbwn
rd_done_1_o dechrau_read_addr_1_i
Mewnbwn Allbwn
beit_i_ddarllen_1_i
Mewnbwn
fideo_rdata_1_o
Allbwn
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL1_AXI_BUFF_ AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL1_VIDEO_DATA_WIDTH1):0]Disgrifiad
Signal ailosod asyncronaidd isel gweithredol i'w ddylunio
Cloc system
Ysgrifennwch gloc darllen byffer mewnol y sianel, rhaid iddo fod yn ddwbl yr amledd SYS_CLOCK_I
Darllen cais Meistr 1
Cydnabod cyflafareddwr i ddarllen cais gan Feistr 1
Darllenwch y cwblhad i Feistr 1
Cyfeiriad DDR o ble mae'n rhaid dechrau darllen ar gyfer sianel darllen 1
Beitiau i'w darllen o sianel ddarllen 1
Allbwn data fideo o sianel ddarllen 1
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
5
Cyflafareddwr DDR AXI
Enw Signal rdata_valid_1_o rd_req_2_i rd_ack_2_o
rd_done_2_o dechrau_read_addr_2_i
beit_i_ddarllen_2_i
fideo_rdata_2_o
rdata_valid_2_o rd_req_3_i rd_ack_3_o
rd_done_3_o dechrau_read_addr_3_i
beit_i_ddarllen_3_i
fideo_rdata_3_o
rdata_valid_3_o rd_req_4_i rd_ack_4_o
rd_done_4_o dechrau_read_addr_4_i
beit_i_ddarllen_4_i
fideo_rdata_4_o
rdata_valid_4_o wr_req_1_i wr_ack_1_o
wr_done_1_o cychwyn_ysgrifennu_addr_1_i
beit_i_ysgrifennu_1_i
fideo_wdata_1_i
wdata_valid_1_i wr_req_2_i
Cyfeiriad Allbwn Mewnbwn Allbwn
Mewnbwn Allbwn
Mewnbwn
Allbwn
Allbwn Mewnbwn Allbwn
Mewnbwn Allbwn
Mewnbwn
Allbwn
Allbwn Mewnbwn Allbwn
Mewnbwn Allbwn
Mewnbwn
Allbwn
Allbwn Mewnbwn Allbwn
Mewnbwn Allbwn
Mewnbwn
Mewnbwn
Mewnbwn Mewnbwn
Lled
[(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL2_VIDEO_DATA_WIDTH1):0][(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL3_3] [(g_RD_CHANNEL1_0] CHANNEL3_VIDEO_DATA_WIDTH1 : :0][(g_AXI_AWIDTH-1):0] [(g_RD_CHANNEL4_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_RD_CHANNEL4_VIDEO_DATA_WIDTH1):0][(g_AXI_AWIDTH-1):0] [(g_EL_AWIDTH-1):3][(g_EL_AWIDTH_BUFF_1: ][(g_WR_CHANNEL0_VIDEO_DATA_WIDTH1):1]
Disgrifiad Darllen data dilys o sianel darllen 1 Darllen cais gan Meistr 2 Cyflafareddwr cydnabyddiaeth i ddarllen cais gan Meistr 2 Darllen cwblhau i Meistr 2 cyfeiriad DDR o ble mae angen dechrau darllen ar gyfer darllen sianel 2 Beit i'w darllen allan o sianel ddarllen 2 Data fideo allbwn o sianel darllen 2 Darllen data dilys o'r sianel darllen 2 Darllen cais gan Feistr 3 Cydnabod canolwr i ddarllen cais gan Meistr 3 Darllen cwblhau i gyfeiriad DDR Meistr 3 o ble mae'n rhaid dechrau darllen er mwyn darllen Beit sianel 3 i'w darllen allan o'r darlleniad sianel 3 Allbwn data fideo o'r sianel darllen 3 Darllen data dilys o'r sianel darllen 3 Darllen cais gan Meistr 4 Cyflafareddwr cydnabyddiaeth i ddarllen cais gan Meistr 4 Darllen cwblhau i Meistr 4 cyfeiriad DDR o ble mae angen dechrau darllen er mwyn darllen Beit sianel 4 i fod darllen allan o'r sianel ddarllen 4 Allbwn data fideo o'r sianel ddarllen 4 Darllen data dilys o'r sianel ddarllen 4 Ysgrifennu cais gan Feistr 1 Cydnabod y canolwr i ysgrifennu cais gan Feistr 1 Ysgrifennu cwblhau i Meistr 1 cyfeiriad DDR y mae'n rhaid ysgrifennu iddo o sianel ysgrifennu 1 Beitiau i'w hysgrifennu o sianel ysgrifennu 1 Data fideo Mewnbwn i ysgrifennu sianel 1
Ysgrifennu data sy'n ddilys i ysgrifennu sianel 1 Ysgrifennu cais gan Feistr 1
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
6
Cyflafareddwr DDR AXI
Enw Signal wr_ack_2_o
Cyfeiriad Allbwn
wr_done_2_o cychwyn_ysgrifennu_addr_2_i
Mewnbwn Allbwn
beit_i_ysgrifennu_2_i
Mewnbwn
fideo_wdata_2_i
Mewnbwn
wdata_valid_2_i Arwyddion AXI I/F Darllen Cyfeiriad Sianel m_arid_o
Allbwn Mewnbwn
m_araddr_o
Allbwn
m_arlen_o
Allbwn
m_arsize_o m_arburst_o
Allbwn Allbwn
m_arlock_o
Allbwn
m_arche_o
Allbwn
m_arprot_o
Allbwn
Lled
[(g_AXI_AWIDTH-1):0] [(g_WR_CHANNEL2_AXI_BUFF_AWIDTH + 3) – 1 : 0] [(g_WR_CHANNEL2_VIDEO_DATA_WIDTH1):0]
Disgrifiad Cydnabyddiaeth canolwr i ysgrifennu cais gan Feistr 2 Ysgrifennu cwblhau i gyfeiriad DDR Meistr 2 y mae'n rhaid ysgrifennu iddo o sianel ysgrifennu 2 Beitiau i'w hysgrifennu o sianel ysgrifennu 2 Data fideo Mewnbwn i ysgrifennu sianel 2
Ysgrifennu data dilys i ysgrifennu sianel 2
Darllen ID cyfeiriad. Adnabod tag ar gyfer y grŵp cyfeiriadau darllen o signalau.
Darllen cyfeiriad. Yn darparu cyfeiriad cychwynnol trafodiad byrstio wedi'i ddarllen. Dim ond cyfeiriad cychwyn y byrstio a ddarperir.
Hyd byrstio. Yn darparu union nifer y trosglwyddiadau mewn byrstio. Mae'r wybodaeth hon yn pennu nifer y trosglwyddiadau data sy'n gysylltiedig â'r cyfeiriad
Maint byrstio. Maint pob trosglwyddiad yn y byrstio
Math byrstio. Ynghyd â'r wybodaeth maint, manylion sut y cyfrifir y cyfeiriad ar gyfer pob trosglwyddiad o fewn y byrstio.
Wedi'i sefydlogi i 2'b01 à Cyfeiriad cynyddrannol yn byrstio
Math clo. Yn darparu gwybodaeth ychwanegol am nodweddion atomig y trosglwyddiad.
Wedi'i osod i 2'b00 à Mynediad Arferol
Math o storfa. Yn darparu gwybodaeth ychwanegol am nodweddion cacheable y trosglwyddiad.
Wedi'i osod i 4'b0000 à Na ellir ei storio ac na ellir ei glustogi
Math o amddiffyniad. Yn darparu gwybodaeth uned amddiffyn ar gyfer y trafodiad.
Wedi'i osod i 3'b000 à Normal, mynediad diogel i ddata
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
7
Cyflafareddwr DDR AXI
Enw Signal m_arvalid_o
Cyfeiriad Allbwn
Lled
m_eisoes_i
Mewnbwn
Darllen Sianel Data
m_rid_i
Mewnbwn
[3:0]m_rdata_i m_rresp_i
m_rlast_i m_rvalid_i
Mewnbwn Mewnbwn
[(g_AXI_DWIDTH-1):0][1:0]Mewnbwn Mewnbwn
m_yn barod_o
Allbwn
Ysgrifennwch Sianel Cyfeiriad
m_awid_o
Allbwn
m_awaddr_o
Allbwn
[3:0][(g_AXI_AWIDTH-1):0]UG0644 Canllaw Defnyddiwr Diwygiad 5.0
Disgrifiad Darllen cyfeiriad dilys.
Pan fo'n UCHEL, mae'r cyfeiriad darllen a'r wybodaeth reoli yn ddilys ac yn parhau'n uchel nes bod y signal cydnabod cyfeiriad, m_arready, yn uchel.
`1′ = Cyfeiriad a gwybodaeth rheoli yn ddilys
`0′ = Cyfeiriad a gwybodaeth rheoli ddim yn ddilys. Darllen y cyfeiriad yn barod. Mae'r caethwas yn barod i dderbyn cyfeiriad a signalau rheoli cysylltiedig:
1 = caethwas parod
0 = caethwas ddim yn barod.
Darllen ID tag. ID tag o'r grŵp data darllen o signalau. Cynhyrchir y gwerth m_rid gan y Caethwas a rhaid iddo gyfateb i werth m_arid y trafodiad darllen y mae'n ymateb iddo. Darllen data. Darllenwch yr ymateb.
Statws y trosglwyddiad darllen. Mae'r ymatebion a ganiateir yn IAWN, EXOKAY, SLVERR, a DECERR. Darllenwch ddiwethaf.
Trosglwyddiad olaf mewn byrstio darllen. Darllen yn ddilys. Mae data darllen gofynnol ar gael a gall y trosglwyddiad darllen gwblhau:
1 = darllen data sydd ar gael
0 = darllen data ddim ar gael. Darllen yn barod. Gall Meistr dderbyn y data darllen a'r wybodaeth ymateb:
1 = meistr yn barod
0 = meistr ddim yn barod.
Ysgrifennwch ID cyfeiriad. Adnabod tag ar gyfer y grŵp ysgrifennu cyfeiriad o signalau. Ysgrifennwch gyfeiriad. Yn darparu cyfeiriad y trosglwyddiad cyntaf mewn trafodiad byrstio ysgrifennu. Defnyddir y signalau rheoli cysylltiedig i bennu cyfeiriadau'r trosglwyddiadau sy'n weddill yn y byrstio.
8
Cyflafareddwr DDR AXI
Enw Signal m_awlen_o
Cyfeiriad Allbwn
Lled [3:0]
m_awsize_o
Allbwn
[2:0]m_awburst_o
Allbwn
[1:0]m_awlock_o
Allbwn
[1:0]m_awcache_o
Allbwn
[3:0]m_awprot_o
Allbwn
[2:0]m_awvalid_o
Allbwn
Disgrifiad
Hyd byrstio. Yn darparu union nifer y trosglwyddiadau mewn byrstio. Mae'r wybodaeth hon yn pennu nifer y trosglwyddiadau data sy'n gysylltiedig â'r cyfeiriad.
Maint byrstio. Maint pob trosglwyddiad yn y byrstio. Mae strôbau lonydd beit yn nodi'n union pa lonydd beit i'w diweddaru.
Wedi'i osod i 3'b011 ag 8 beit fesul trosglwyddiad data neu drosglwyddiad 64-did
Math byrstio. Ynghyd â'r wybodaeth maint, manylion sut y cyfrifir y cyfeiriad ar gyfer pob trosglwyddiad o fewn y byrstio.
Wedi'i sefydlogi i 2'b01 à Cyfeiriad cynyddrannol yn byrstio
Math clo. Yn darparu gwybodaeth ychwanegol am nodweddion atomig y trosglwyddiad.
Wedi'i osod i 2'b00 à Mynediad Arferol
Math o storfa. Yn dynodi nodweddion y trafodiad y gellir ei glustogi, y gellir ei storio, ysgrifennu drwodd, ysgrifennu'n ôl, a dyrannu.
Wedi'i osod i 4'b0000 à Na ellir ei storio ac na ellir ei glustogi
Math o amddiffyniad. Yn nodi lefel amddiffyniad arferol, breintiedig neu ddiogel y trafodiad ac a yw'r trafodiad yn fynediad at ddata neu'n fynediad cyfarwyddyd.
Wedi'i osod i 3'b000 à Normal, mynediad diogel i ddata
Ysgrifennwch y cyfeiriad yn ddilys. Yn dangos y cyfeiriad ysgrifennu dilys a'r rheolaeth
gwybodaeth ar gael:
1 = cyfeiriad a gwybodaeth reoli ar gael
0 = cyfeiriad a gwybodaeth reoli ddim ar gael. Mae'r cyfeiriad a'r wybodaeth reoli yn aros yn sefydlog nes bod y signal cydnabod cyfeiriad, m_aready, yn mynd UCHEL.
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
9
Cyflafareddwr DDR AXI
Enw Signal m_awready_i
Mewnbwn Cyfeiriad
Lled
Ysgrifennu Data Sianel
m_wid_o
Allbwn
[3:0]m_wdata_o m_wstrb_o
Allbwn Allbwn
[(g_AXI_DWIDTH-1):0]AXI_DWDITH paramedr[7:0]
m_wlast_o m_wvalid_o
Allbwn Allbwn
m_wready_i
Mewnbwn
Ysgrifennu Signalau Sianel Ymateb
m_bid_i
Mewnbwn
[3:0]m_bresp_i m_bvalid_i
Mewnbwn
[1:0]Mewnbwn
m_barod_o
Allbwn
Disgrifiad Ysgrifennu cyfeiriad yn barod. Yn dangos bod y caethwas yn barod i dderbyn cyfeiriad a signalau rheoli cysylltiedig:
1 = caethwas parod
0 = caethwas ddim yn barod.
Ysgrifennwch ID tag. ID tag o'r trosglwyddo data ysgrifennu. Rhaid i'r gwerth m_wid gyfateb i werth m_awid y trafodyn ysgrifennu. Ysgrifennu data
Ysgrifennu strobiau. Mae'r signal hwn yn nodi pa lonydd beit i'w diweddaru er cof. Mae un strôb ysgrifennu ar gyfer pob wyth darn o'r bws ysgrifennu data Ysgrifennwch olaf. Trosglwyddiad olaf mewn byrstio ysgrifennu. Ysgrifennwch yn ddilys. Mae data ysgrifennu dilys a strobes ar gael:
1 = ysgrifennu data a strobiau ar gael
0 = ysgrifennu data a strobiau ddim ar gael. Ysgrifennwch yn barod. Gall caethwas dderbyn y data ysgrifennu: 1 = caethwas yn barod
0 = caethwas ddim yn barod.
ID ymateb. Yr adnabod tag o'r ymateb ysgrifennu. Rhaid i'r gwerth m_bid gyfateb i werth m_awid y trafodiad ysgrifennu y mae'r caethwas yn ymateb iddo. Ysgrifennu ymateb. Statws y trafodiad ysgrifennu. Yr ymatebion a ganiateir yw OKAY, EXOKAY, SLVERR, a DECERR. Ysgrifennwch yr ymateb yn ddilys. Ymateb ysgrifenedig dilys ar gael:
1 = ysgrifennu ymateb ar gael
0 = ysgrifennu ymateb ddim ar gael. Ymateb yn barod. Gall meistr dderbyn y wybodaeth ymateb.
1 = meistr yn barod
0 = meistr ddim yn barod.
Mae'r ffigur canlynol yn dangos y diagram bloc mewnol o'r cyflafareddwr DDR AXI.
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
10
Cyflafareddwr DDR AXI
Mae'r ffigur canlynol yn dangos y diagram bloc mewnol o'r cyflafareddwr DDR AXI. Ffigur 4 · Diagram Bloc Mewnol o'r Cyflafareddwr AXI DDR
Mae pob sianel ddarllen yn cael ei sbarduno pan fydd yn cael signal mewnbwn uchel ar y mewnbwn read_req_(x)_i. Yna mae'n
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
11
Cyflafareddwr DDR AXI
Mae pob sianel ddarllen yn cael ei sbarduno pan fydd yn cael signal mewnbwn uchel ar y mewnbwn read_req_(x)_i. Yna mae'n samples y cyfeiriad AXI cychwynnol a'r bytes i ddarllen mewnbynnau sy'n cael eu mewnbynnu gan y meistr allanol. Mae'r sianel yn cydnabod y meistr allanol trwy doglo read_ack_(x)_o. Mae'r sianel yn prosesu'r mewnbynnau ac yn cynhyrchu'r trafodion AXI gofynnol i ddarllen y data o DDR-SDRAM. Mae'r data a ddarllenir mewn fformat AXI 64-did yn cael ei storio mewn byffer mewnol. Ar ôl i'r data gofynnol gael ei ddarllen a'i storio yn y byffer mewnol, mae'r modiwl dad-bacio wedi'i alluogi. Mae'r modiwl dad-bacio yn dadbacio pob gair 64-did i'r darn data allbwn sydd ei angen ar gyfer y sianel benodol honno ar gyfer example os yw'r sianel wedi'i ffurfweddu fel lled data allbwn 32-did, anfonir pob gair 64-did allan fel dau air data allbwn 32-did. Ar gyfer sianel 1 sy'n sianel 24-did, mae'r dad-bacio yn dadbacio pob gair 64-did yn ddata allbwn 24-did. Gan nad yw 64 yn lluosrif o 24, mae'r dad-bacio ar gyfer sianel ddarllen 1 yn cyfuno grŵp o dri gair 64-did i gynhyrchu wyth gair data 24-did. Mae hyn yn cyfyngu ar sianel ddarllen 1 y dylai'r beitiau data y mae'r meistr allanol yn gofyn amdanynt gael eu rhannu ag 8. Gellir ffurfweddu sianeli darllen 2, 3, a 4 fel lled data 8-bit, 24bit, a 32-bit, sef pennwyd gan g_RD_CHANNEL(X) _VIDEO_DATA_WIDTH paramedr cyfluniad byd-eang. Os ydynt wedi'u ffurfweddu fel 24-bit, bydd y cyfyngiad a grybwyllir uchod yn berthnasol i bob un ohonynt hefyd. Ond os ydynt wedi'u ffurfweddu fel 8-bit neu 32-bit, nid oes cyfyngiad o'r fath gan fod 64 yn lluosog o 32 ac 8. Yn yr achosion hyn, mae pob gair 64-did yn cael ei ddadbacio naill ai i ddau air data 32-did neu wyth 8 -bit geiriau data.
Mae Darllen Channel 1 yn dadbacio geiriau data 64-did a ddarllenwyd allan o DDR-SDRAM i eiriau data allbwn 24-did mewn sypiau o 48 o eiriau 64-did, hynny yw pryd bynnag y bydd 48 o eiriau 64-did ar gael yn y glustog fewnol o ddarllen sianel 1, mae'r dadbacio'n dechrau eu dadbacio i roi data allbwn 24-did. Os yw'r beit data y gofynnir amdanynt i'w darllen yn llai na 48 o eiriau 64-bit, dim ond ar ôl i'r data cyflawn gael ei ddarllen allan o'r DDR-SDRAM y bydd y dad-baciwr yn cael ei alluogi. Yn y tair sianel ddarllen sy'n weddill, mae'r dad-baciwr yn dechrau anfon data darllen allan dim ond ar ôl i'r nifer cyflawn o beitau y gofynnwyd amdanynt gael ei ddarllen allan o'r DDR-SDRAM.
Pan fydd sianel ddarllen wedi'i ffurfweddu ar gyfer lled allbwn 24-did, rhaid i'r cyfeiriad darllen cychwynnol gael ei alinio â ffin 24-beit. Mae hyn yn ofynnol i fodloni'r cyfyngiad bod y dad-bacio yn dadbacio grŵp o dri gair 64-did i gynhyrchu wyth gair allbwn 24-did.
Mae pob sianel wedi'i darllen yn cynhyrchu'r allbwn darllenedig i'r meistr allanol ar ôl i'r beitau y gofynnwyd amdanynt gael eu hanfon at y meistr allanol.
Yn achos sianeli ysgrifennu, mae'n rhaid i'r meistr allanol fewnbynnu'r data gofynnol i'r sianel benodol. Mae'r sianel ysgrifennu yn cymryd y data mewnbwn ac yn eu pacio mewn geiriau 64-bit ac yn eu storio yn y storfa fewnol. Ar ôl i'r data gofynnol gael ei storio, mae'n rhaid i'r meistr allanol ddarparu'r cais ysgrifennu ynghyd â'r cyfeiriad cychwyn a beit i ysgrifennu. Ar sampGyda'r mewnbynnau hyn, mae'r sianel ysgrifennu yn cydnabod y meistr allanol. Ar ôl hyn, mae'r sianel yn cynhyrchu'r trafodion ysgrifennu AXI i ysgrifennu'r data sydd wedi'i storio i DDR-SDRAM. Mae pob sianel ysgrifennu yn cynhyrchu'r allbwn ysgrifennu i'r meistr allanol unwaith y bydd y beitau y gofynnwyd amdanynt wedi'u hysgrifennu i DDR-SDRAM. Ar ôl i gais ysgrifennu gael ei roi i unrhyw sianel ysgrifennu, ni ddylid ysgrifennu data newydd i'r sianel ysgrifennu, hyd nes y nodir cwblhau'r trafodiad presennol trwy haeriad wr_done_(x)_o
Gellir ffurfweddu sianeli ysgrifennu 1 a 2 fel lled data 8-bit, 24-bit, a 32-bit, sy'n cael ei bennu gan baramedr cyfluniad byd-eang g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH. Os ydynt wedi'u ffurfweddu fel 24bit, yna mae'n rhaid i'r bytes i'w hysgrifennu fod yn lluosog o wyth gan fod y paciwr mewnol yn pacio wyth gair data 24-did i gynhyrchu tri gair data 64-did. Ond os ydynt wedi'u ffurfweddu fel 8-bit neu 32-bit, nid oes cyfyngiad o'r fath.
Ar gyfer sianel 32-did, mae'n rhaid darllen o leiaf dau air 32-did. Ar gyfer sianel 8-did, mae angen darllen isafswm geiriau 8-did, oherwydd nid oes padin yn cael ei ddarparu gan y modiwl canolwr. Yn yr holl sianeli darllen ac ysgrifennu, mae dyfnder y byfferau mewnol yn lluosog o led llorweddol yr arddangosfa. Cyfrifir dyfnder y byffer mewnol fel a ganlyn:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION* g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH * g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Ble, X = Rhif sianel
Mae lled byffer mewnol yn cael ei bennu gan led bws data AXI hynny yw, paramedr cyfluniad
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
12
Cyflafareddwr DDR AXI
Mae lled byffer mewnol yn cael ei bennu gan led bws data AXI hynny yw, paramedr cyfluniad g_AXI_DWIDTH.
Mae'r trafodion darllen ac ysgrifennu AXI yn cael eu perfformio yn unol â manylebau ARM AMBA AXI. Mae maint y trafodiad ar gyfer pob trosglwyddiad data yn sefydlog i 64-bit. Mae'r bloc yn cynhyrchu trafodion AXI o hyd byrstio sefydlog o 16 curiad. Mae'r bloc hefyd yn gwirio a oes unrhyw fyrstio sengl yn croesi ffin cyfeiriad AXI 4 KByte. Os bydd un byrst yn croesi'r ffin 4 KByte, mae'r byrst yn cael ei rannu'n 2 byrst ar y ffin 4 KByte.
3.3
Paramedrau Ffurfweddu
Mae'r tabl canlynol yn rhestru'r paramedrau cyfluniad a ddefnyddir wrth weithredu caledwedd y DDR AXI Arbiter. Mae'r rhain yn baramedrau generig a gellir eu hamrywio yn seiliedig ar ofynion y cais.
Tabl 2 · Paramedrau Ffurfweddu
Enw g_AXI_AWIDTH g_AXI_DWIDTH g_RD_CHANNEL1_AXI_BUFF_AWIDTH
g_RD_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL3_AXI_BUFF_AWIDTH
g_RD_CHANNEL4_AXI_BUFF_AWIDTH
g_WR_CHANNEL1_AXI_BUFF_AWIDTH
g_WR_CHANNEL2_AXI_BUFF_AWIDTH
g_RD_CHANNEL1_HORIZONTAL_RESOLUTION g_RD_CHANNEL2_HORIZONTAL_RESOLUTION g_RD_CHANNEL3_HORIZONTAL_RESOLUTION g_RD_CHANNEL4_HORIZONTAL_RESOLUTION g_WR_CHANNEL1_HORIZONTAL_RESOLUNT_CHANNEL_RD_CHANNEL VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_RD_CHANNEL1_VIDEO_DATA_WIDTH g_RD_CHANNEL2_VIDEO_DATA_WIDTH g_WR_CHANNEL3_VIDEO_DATA_WIDTH g_WR_CHANNEL4_VIDEO_DATA_FCHANNEL_LINE_VIDEO_DATA_FCHANNEL_LINE_TOR
Disgrifiad
Lled bws cyfeiriad AXI
Lled bws data AXI
Cyfeiriad lled bws ar gyfer byffer mewnol Channel 1 darllenedig, sy'n storio'r data darllen AXI.
Cyfeiriad lled bws ar gyfer byffer mewnol Channel 2 darllenedig, sy'n storio'r data darllen AXI.
Cyfeiriad lled bws ar gyfer byffer mewnol Channel 3 darllenedig, sy'n storio'r data darllen AXI.
Cyfeiriad lled bws ar gyfer byffer mewnol Channel 4 darllenedig, sy'n storio'r data darllen AXI.
Cyfeiriad lled bws ar gyfer byffer mewnol ysgrifennu Channel 1, sy'n storio'r data ysgrifennu AXI.
Cyfeiriad lled bws ar gyfer byffer mewnol ysgrifennu Channel 2, sy'n storio'r data ysgrifennu AXI.
Cydraniad llorweddol arddangos fideo ar gyfer darllen Sianel 1
Cydraniad llorweddol arddangos fideo ar gyfer darllen Sianel 2
Cydraniad llorweddol arddangos fideo ar gyfer darllen Sianel 3
Cydraniad llorweddol arddangos fideo ar gyfer darllen Sianel 4
Cydraniad llorweddol arddangos fideo ar gyfer ysgrifennu Sianel 1
Cydraniad llorweddol arddangos fideo ar gyfer ysgrifennu Sianel 2
Darllen lled did allbwn fideo Channel 1
Darllen lled did allbwn fideo Channel 2
Darllen lled did allbwn fideo Channel 3
Darllen lled did allbwn fideo Channel 4
Ysgrifennu fideo Channel 1 lled did Mewnbwn.
Ysgrifennu fideo Channel 2 lled did Mewnbwn.
Dyfnder y byffer mewnol ar gyfer darllen Sianel 1 o ran nifer y llinellau llorweddol arddangos. Dyfnder y byffer yw g_RD_CHANNEL1_HORIZONTAL_RESOLUTION * g_RD_CHANNEL1_VIDEO_DATA_WIDTH * g_RD_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
13
Cyflafareddwr DDR AXI
3.4
Enw g_RD_CHANNEL2_BUFFER_LINE_STORAGE g_RD_CHANNEL3_BUFFER_LINE_STORAGE g_RD_CHANNEL4_BUFFER_LINE_STORAGE g_WR_CHANNEL1_BUFFER_LINE_STORAGE g_WR_CHANNEL2_BUFFER_LINE_STORAGE
Disgrifiad
Dyfnder y byffer mewnol ar gyfer darllen Sianel 2 o ran nifer y llinellau llorweddol arddangos. Dyfnder y byffer yw g_RD_CHANNEL2_HORIZONTAL_RESOLUTION * g_RD_CHANNEL2_VIDEO_DATA_WIDTH * g_RD_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Dyfnder y byffer mewnol ar gyfer darllen Sianel 3 o ran nifer y llinellau llorweddol arddangos. Dyfnder y byffer yw g_RD_CHANNEL3_HORIZONTAL_RESOLUTION * g_RD_CHANNEL3_VIDEO_DATA_WIDTH * g_RD_CHANNEL3_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Dyfnder y byffer mewnol ar gyfer darllen Sianel 4 o ran nifer y llinellau llorweddol arddangos. Dyfnder y byffer yw g_RD_CHANNEL4_HORIZONTAL_RESOLUTION * g_RD_CHANNEL4_VIDEO_DATA_WIDTH * g_RD_CHANNEL4_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Dyfnder y byffer mewnol ar gyfer ysgrifennu Sianel 1 o ran nifer y llinellau llorweddol arddangos. Dyfnder y byffer yw g_WR_CHANNEL1_HORIZONTAL_RESOLUTION * g_WR_CHANNEL1_VIDEO_DATA_WIDTH * g_WR_CHANNEL1_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Dyfnder y byffer mewnol ar gyfer ysgrifennu Sianel 2 o ran nifer y llinellau llorweddol arddangos. Dyfnder y byffer yw g_WR_CHANNEL2_HORIZONTAL_RESOLUTION * g_WR_CHANNEL2_VIDEO_DATA_WIDTH * g_WR_CHANNEL2_BUFFER_LINE_STORAGE) / g_AXI_DWIDTH
Diagramau Amseru
Mae'r ffigur canlynol yn dangos cysylltiad y mewnbynnau cais darllen ac ysgrifennu, cyfeiriad cof cychwynnol, beit i ddarllen neu ysgrifennu mewnbynnau gan feistr allanol, darllen neu ysgrifennu cydnabyddiaeth, a darllen neu ysgrifennu allbynnau cwblhau a roddwyd gan gyflafareddwr.
Ffigur 5 · Diagram Amseru ar gyfer Arwyddion a Ddefnyddir wrth Ysgrifennu/Darllen trwy Ryngwyneb AXI
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
14
Cyflafareddwr DDR AXI
Mae'r ffigur canlynol yn dangos y cysylltiad rhwng y mewnbwn data ysgrifennu gan y meistr allanol ynghyd â'r mewnbwn data sy'n ddilys ar gyfer y ddwy sianel ysgrifennu. Ffigur 6 · Diagram Amseru ar gyfer Ysgrifennu i Storio Mewnol
Mae'r ffigur canlynol yn dangos y cysylltiad rhwng yr allbwn data darllen tuag at y meistr allanol ynghyd â'r allbwn data sy'n ddilys ar gyfer yr holl sianeli darllen 2, 3, a 4. Ffigur 7 · Diagram Amseru ar gyfer Data a Dderbyniwyd trwy DDR AXI Arbiter ar gyfer Darllen Sianeli 2, 3 , a 4
Mae'r ffigur canlynol yn dangos y cysylltiad rhwng yr allbwn data darllen ar gyfer y Sianel 1 darllenedig pan fo g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION yn fwy na 128 (yn yr achos hwn = 256). Ffigur 8 · Diagram Amseru ar gyfer Data a Dderbyniwyd trwy DDR AXI Arbiter Read Channel 1 (mwy na 128 beit)
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
15
Cyflafareddwr DDR AXI
Mae'r ffigwr canlynol yn dangos y cysylltiad rhwng yr allbwn data darllen ar gyfer y Sianel darllen 1 pan fo g_RD_CHANNEL 1_HORIZONTAL_RESOLUTION yn llai na neu'n hafal i 128 (yn yr achos hwn = 64). Ffigur 9 · Diagram Amseru ar gyfer Data a Dderbyniwyd trwy DDR AXI Arbiter Read Channel 1 (llai na neu'n hafal i 128 beit)
3.5
Testbench
Darperir mainc brawf i wirio ymarferoldeb craidd DDR Arbiter. Mae'r tabl canlynol yn rhestru'r paramedrau y gellir eu ffurfweddu yn ôl y cais.
Tabl 3 · Paramedrau Ffurfweddu Testbench
Enw IMAGE_1_FILE_NAME IMAGE_2_FILE_NAME g_DATA_WIDTH WIDTH UCHDER
Disgrifiad Mewnbwn file enw ar gyfer delwedd i'w ysgrifennu trwy ysgrifennu mewnbwn sianel 1 file enw ar gyfer delwedd i'w ysgrifennu trwy ysgrifennu sianel 2 Data fideo lled y sianel darllen neu ysgrifennu Cydraniad llorweddol y ddelwedd i'w ysgrifennu a'i ddarllen gan y sianeli ysgrifennu a darllen Cydraniad fertigol y ddelwedd i'w ysgrifennu a'i ddarllen gan yr ysgrifennu a'i ddarllen sianeli
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
16
Cyflafareddwr DDR AXI
Mae'r camau canlynol yn disgrifio sut mae testbench yn cael ei ddefnyddio i efelychu'r craidd trwy Libero SoC. 1. Yn y ffenestr Design Llif, de-gliciwch Creu SmartDesign a chliciwch Run i greu SmartDesign.
Ffigur 10 · Creu SmartDesign
2. Rhowch enw'r dyluniad newydd fel video_dma yn y Creu Newydd SmartDesign blwch deialog a chliciwch OK. Crëir SmartDesign, a dangosir cynfas ar ochr dde'r cwarel Design Llif.
Ffigur 11 · Enwi SmartDesign
3. Yn y ffenestr Catalog, ehangwch Solutions-Fideo a llusgo a gollwng SF2 DDR Memory Arbiter yn y cynfas SmartDesign.
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
17
Cyflafareddwr DDR AXI
Ffigur 12 · Cyflafareddwr Cof DDR yng Nghatalog Libero SoC
Mae'r Craidd Cof Arbiter DDR yn cael ei arddangos, fel y dangosir yn y ffigur canlynol. Cliciwch ddwywaith ar y craidd i ffurfweddu'r canolwr os oes angen.
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
18
Cyflafareddwr DDR AXI
Ffigur 13 · Craidd Cyflafareddwr Cof DDR yn SmartDesign Canvas
4. Dewiswch holl borthladdoedd y craidd a de-gliciwch ac yna cliciwch Hyrwyddo i Lefel Uchaf, fel y dangosir yn y
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
19
Cyflafareddwr DDR AXI
4. Dewiswch holl borthladdoedd y craidd a chliciwch ar y dde ac yna cliciwch Hyrwyddo i Lefel Uchaf, fel y dangosir yn y ffigur canlynol. Ffigur 14 · Dyrchafu i'r Opsiwn Lefel Uchaf
Sicrhewch eich bod yn hyrwyddo pob porthladd i'r lefel uchaf cyn clicio ar yr eicon cynhyrchu cydran yn y bar offer.
5. Cliciwch yr eicon Cynhyrchu Cydran yn y bar offer SmartDesign, fel y dangosir yn y ffigur canlynol.
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
20
Cyflafareddwr DDR AXI
5. Cliciwch yr eicon Cynhyrchu Cydran yn y bar offer SmartDesign, fel y dangosir yn y ffigur canlynol. Cynhyrchir y gydran SmartDesign. Ffigur 15 · Cynhyrchu Cydran
6. Llywiwch i View > Ffenestri > Files. Mae'r Files blwch deialog yn cael ei arddangos. 7. De-gliciwch y ffolder efelychu a chliciwch Mewnforio Files, fel y dangosir yn y ffigur canlynol.
Ffigur 16 · Mewnforio File
8. I Mewnforio ysgogiad y ddelwedd file, llywio a mewnforio un o'r canlynol files a chliciwch Open.
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
21
Cyflafareddwr DDR AXI
8. I Mewnforio ysgogiad y ddelwedd file, llywio a mewnforio un o'r canlynol files a chliciwch Open. a. Mae sampgyda RGB_in.txt file yn cael ei ddarparu gyda'r fainc brawf ar y llwybr canlynol:
..Project_namecomponentMicrosemiSolutionCore ddr_memory_arbiter 2.0.0Stimulus
I fewnforio'r sample prawf delwedd mewnbwn mainc, bori i'r sample testbench mewnbwn delwedd file, a chliciwch Open, fel y dangosir yn y ffigur canlynol. Ffigur 17 · Delwedd Mewnbwn File Detholiad
b. I fewnforio delwedd wahanol, porwch i'r ffolder sy'n cynnwys y ddelwedd a ddymunir file, a chliciwch Open. Yr ysgogiad delwedd a fewnforiwyd file wedi'i restru o dan gyfeiriadur efelychu, fel y dangosir yn y ffigur canlynol. Ffigur 18 · Delwedd Mewnbwn File yn y Cyfeiriadur Efelychiad
9. Mewnforio'r ddr BFM files. Dau files sy'n cyfateb i
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
a
22
Cyflafareddwr DDR AXI
9. Mewnforio'r ddr BFM files. Dau files sy'n cyfateb i DDR BFM — ddr3.v a ddr3_parameters.v yn cael eu darparu gyda'r fainc brawf ar y llwybr canlynol: ..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus. De-gliciwch ar y ffolder ysgogi a dewis Mewnforio Files opsiwn, ac yna dewiswch y BFM uchod files. Y DDR BFM a fewnforiwyd files yn cael eu rhestru o dan ysgogiad, fel y dangosir yn y ffigur canlynol. Ffigur 19 · Wedi'i fewnforio File
10. Llywiwch i File > Mewnforio > Eraill. Y Mewnforio Files blwch deialog yn cael ei arddangos. Ffigur 20 · Mainc Prawf Mewnforio File
11. Mewnforio'r fainc brawf a'r gydran MSS files (top_tb.cxf, mss_top_sb_MSS.cxf, mss_top.cxf, a mss
..Project_namecomponentMicrosemiSolutionCoreddr_memory_arbiter 2.0.0Stimulus
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
23
11.
Cyflafareddwr DDR AXI
Ffigur 21 · Mainc Prawf Mewnforio a Chydran MSS Files
Ffigur 22 · top_tb Crëwyd
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
24
Cyflafareddwr DDR AXI
3.5.1
Efelychu MSS SmartDesign
Mae'r cyfarwyddiadau canlynol yn disgrifio sut i efelychu MSS SmartDesign:
1. Cliciwch ar y tab Hierarchaeth Ddylunio a dewiswch Component o'r gwymplen sioe. Mae'r MSS SmartDesign a fewnforiwyd yn cael ei arddangos.
2. De-gliciwch mss_top o dan Gwaith a chliciwch Open Component, fel y dangosir yn y ffigur canlynol. Dangosir y gydran mss_top_sb_0.
Ffigur 23 · Cydran Agored
3. De-gliciwch y gydran mss_top_sb_0 a chliciwch Ffurfweddu, fel y dangosir yn y ffigur canlynol.
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
25
Cyflafareddwr DDR AXI
3. De-gliciwch y gydran mss_top_sb_0 a chliciwch Ffurfweddu, fel y dangosir yn y ffigur canlynol. Ffigur 24 · Ffurfweddu Cydran
Mae'r ffenestr Ffurfweddu MSS yn cael ei harddangos, fel y dangosir yn y ffigur canlynol. Ffigur 25 · Ffenestr Ffurfweddu MSS
4. Cliciwch Next trwy'r holl dabiau cyfluniad, fel y dangosir yn y ddelwedd ganlynol.
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
26
Cyflafareddwr DDR AXI
4. Cliciwch Next trwy'r holl dabiau cyfluniad, fel y dangosir yn y ddelwedd ganlynol. Ffigur 26 · Tabiau Ffurfweddu
Mae'r MSS wedi'i ffurfweddu ar ôl i'r tab Interrupts gael ei ffurfweddu. Mae'r ffigur canlynol yn dangos dilyniant Ffurfwedd MSS. Ffigur 27 · Ffenestr Ffurfweddu MSS Ar ôl Ffurfweddu
5. Cliciwch Next ar ôl i'r cyfluniad gael ei gwblhau. Mae ffenestr y Map Cof yn cael ei harddangos, fel y dangosir yn y ffigur canlynol.
Ffigur 28 · Map Cof
6. Cliciwch Gorffen.
7. Cliciwch Generate Component o'r bar offer SmartDesign i gynhyrchu'r MSS, fel y dangosir yn y
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
27
Cyflafareddwr DDR AXI
7. Cliciwch Generate Component o'r bar offer SmartDesign i gynhyrchu'r MSS, fel y dangosir yn y ffigur canlynol. Ffigur 29 · Cynhyrchu Cydran
8. Yn y ffenestr Hierarchaeth Ddylunio, de-gliciwch mss_top o dan Gwaith a chliciwch Gosod Fel Root, fel y dangosir yn y ffigur canlynol. Ffigur 30 · Gosod MSS fel Root
9. Yn y ffenestr Design Llif, ehangwch Verify Pre-synthesized Design o dan Creu Dyluniad, de-gliciwch
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
28
Cyflafareddwr DDR AXI
9. Yn y ffenestr Llif Dylunio, ehangwch Verify Design Pre-synthesized o dan Creu Dyluniad, de-gliciwch Simulate a chliciwch ar Agor yn Rhyngweithiol. Mae'n efelychu'r MSS. Ffigur 31 · Efelychu'r Dyluniad Cyn-syntheseiddio
10. Cliciwch Na os dangosir neges rybuddio i gysylltu ysgogiad Testbench ag MSS. 11. Caewch y ffenestr Modelsim ar ôl i'r efelychiad ddod i ben.
Ffigur 32 · Ffenestr Efelychu
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
29
Cyflafareddwr DDR AXI
3.5.2
Efelychu Testbench
Mae'r cyfarwyddiadau canlynol yn disgrifio sut i efelychu mainc prawf:
1. Dewiswch y Fainc Prawf SmartDesign top_tb a chliciwch Cynhyrchu Cydran o'r bar offer SmartDesign i gynhyrchu'r fainc brawf, fel y dangosir yn y ffigur canlynol.
Ffigur 33 · Cynhyrchu Cydran
2. Yn y ffenestr Hierarchaeth Ysgogi, de-gliciwch top_tb (top_tb.v) testbench file a chliciwch Gosod fel ysgogiad gweithredol. Mae'r ysgogiad yn cael ei actifadu ar gyfer y fainc brawf top_tb file.
3. Yn y ffenestr Hierarchaeth Ysgogi, de-gliciwch top_tb (
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
) mainc brawf file a chliciwch Open
30
Cyflafareddwr DDR AXI
3. Yn y ffenestr Hierarchaeth Ysgogi, de-gliciwch top_tb (top_tb.v) testbench file a chliciwch ar Agor yn Rhyngweithiol o Simulate Pre-Synth Design. Mae hyn yn efelychu craidd un ffrâm. Ffigur 34 · Efelychu Dyluniad Cyn-Synthesis
4. Os amharir ar yr efelychiad oherwydd y terfyn amser rhedeg yn y DO file, defnyddiwch y gorchymyn rhedeg -all i gwblhau'r efelychiad. Ar ôl cwblhau'r efelychiad, ewch i View > Files > efelychiad i view delwedd allbwn y fainc prawf file yn y ffolder efelychu.
Mae allbwn yr efelychiad sy'n cyfateb i un ffrâm o'r ddelwedd, yn cael ei storio yn y testun Read_out_rd_ch(x).txt file yn dibynnu ar y sianel ddarllen a ddefnyddir. Gellir trosi hwn yn ddelwedd a'i gymharu â'r ddelwedd wreiddiol.
3.6
Defnyddio Adnoddau
Mae'r bloc DDR Arbiter yn cael ei weithredu ar FPGA System-ar-Chip (SoC) M2S150T SmartFusion®2 yn y
Pecyn FC1152) a PolarFire FPGA (MPF300TS_ES - pecyn 1FCG1152E).
Tabl 4 · Defnyddio Adnoddau ar gyfer Cyflafareddwr AXI DDR
Adnodd DFFs 4-mewnbwn LUTs MACC RAM1Kx18
Defnydd 2992 4493 0 20
(Ar gyfer:
g_RD_CHANNEL(X)_HORIZONTAL_RESOLUTION = 1280
g_RD_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_WR_CHANNEL(X)_BUFFER_LINE_STORAGE = 1
g_AXI_DWIDTH = 64
g_RD_CHANNEL(X)_VIDEO_DATA_WIDTH = 24
RAM 64x18
g_WR_CHANNEL(X)_VIDEO_DATA_WIDTH = 32) 0
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
31
Cyflafareddwr DDR AXI
Pencadlys Corfforaethol Microsemi One Enterprise, Aliso Viejo, CA 92656 UDA O fewn UDA: +1 800-713-4113 Y tu allan i UDA: +1 949-380-6100 Ffacs: +1 949-215-4996 E-bost: sales.support@microsemi.com www.microsemi.com
© 2018 Microsemi Corporation. Cedwir pob hawl. Mae Microsemi a logo Microsemi yn nodau masnach Microsemi Corporation. Mae'r holl nodau masnach a nodau gwasanaeth eraill yn eiddo i'w perchnogion priodol.
Nid yw Microsemi yn gwneud unrhyw warant, cynrychiolaeth na gwarant ynghylch y wybodaeth a gynhwysir yma nac addasrwydd ei gynhyrchion a'i wasanaethau at unrhyw ddiben penodol, ac nid yw Microsemi ychwaith yn cymryd unrhyw atebolrwydd o gwbl sy'n deillio o gymhwyso neu ddefnyddio unrhyw gynnyrch neu gylched. Mae'r cynhyrchion a werthir isod ac unrhyw gynhyrchion eraill a werthwyd gan Microsemi wedi bod yn destun profion cyfyngedig ac ni ddylid eu defnyddio ar y cyd ag offer neu gymwysiadau sy'n hanfodol i genhadaeth. Credir bod unrhyw fanylebau perfformiad yn ddibynadwy ond nid ydynt wedi'u gwirio, a rhaid i'r Prynwr gynnal a chwblhau'r holl berfformiad a phrofion eraill o'r cynhyrchion, ar eu pen eu hunain ac ynghyd ag unrhyw gynhyrchion terfynol, neu wedi'u gosod ynddynt. Ni fydd y prynwr yn dibynnu ar unrhyw ddata a manylebau perfformiad neu baramedrau a ddarperir gan Microsemi. Cyfrifoldeb y Prynwr yw pennu addasrwydd unrhyw gynhyrchion yn annibynnol a phrofi a gwirio'r un peth. Darperir y wybodaeth a ddarperir gan Microsemi isod “fel y mae, ble mae” a chyda phob nam, ac mae'r holl risg sy'n gysylltiedig â gwybodaeth o'r fath yn gyfan gwbl gyda'r Prynwr. Nid yw Microsemi yn rhoi, yn benodol nac yn ymhlyg, i unrhyw barti unrhyw hawliau patent, trwyddedau, nac unrhyw hawliau eiddo deallusol eraill, boed hynny mewn perthynas â gwybodaeth o'r fath ei hun neu unrhyw beth a ddisgrifir gan wybodaeth o'r fath. Mae'r wybodaeth a ddarperir yn y ddogfen hon yn berchnogol i Microsemi, ac mae Microsemi yn cadw'r hawl i wneud unrhyw newidiadau i'r wybodaeth yn y ddogfen hon neu i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd.
Mae Microsemi Corporation (Nasdaq: MSCC) yn cynnig portffolio cynhwysfawr o atebion lled-ddargludyddion a systemau ar gyfer awyrofod ac amddiffyn, cyfathrebu, canolfannau data a marchnadoedd diwydiannol. Mae cynhyrchion yn cynnwys cylchedau integredig signal cymysg analog perfformiad uchel ac wedi'u caledu gan ymbelydredd, FPGAs, SoCs ac ASICs; cynhyrchion rheoli pŵer; dyfeisiau amseru a chydamseru a datrysiadau amser manwl gywir, gan osod safon y byd ar gyfer amser; dyfeisiau prosesu llais; atebion RF; cydrannau arwahanol; datrysiadau storio a chyfathrebu menter; technolegau diogelwch a gwrth-t graddadwyampcynhyrchion er; Datrysiadau Ethernet; ICs pŵer-dros-Ethernet a midspans; yn ogystal â galluoedd a gwasanaethau dylunio personol. Mae pencadlys Microsemi yn Aliso Viejo, California, ac mae ganddo tua 4,800 o weithwyr yn fyd-eang. Dysgwch fwy yn www.microsemi.com.
50200644
UG0644 Canllaw Defnyddiwr Diwygiad 5.0
32
Dogfennau / Adnoddau
 |
Microsglodyn UG0644 DDR AXI Arbiter [pdfCanllaw Defnyddiwr UG0644 DDR AXI Cyflafareddwr, UG0644, DDR AXI Cyflafareddwr, AXI Cyflafareddwr |
