Intel FPGA Canllaw Defnyddiwr Craidd Rhifyddeg IP

Cynnwys cuddio

1 Craidd IP Rhifyddeg Cyfanrif FPGA

2 Dogfennau / Adnoddau

2.1 Cyfeiriadau

3 Swyddi Cysylltiedig

Craidd IP Rhifyddeg Cyfanrif FPGA

View Fullscreen

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA
Wedi'i ddiweddaru ar gyfer Intel® Quartus® Prime Design Suite: 20.3

Fersiwn Ar-lein Anfon Adborth

UG-01063

ID: 683490 Fersiwn: 2020.10.05

Cynnwys
Cynnwys
1. Craidd IP Rhifyddeg Cyfanrif Intel FPGA……………………………………………………………………………………….. 5
2. LPM_COUNTER (Cownter) IP Craidd………………………………………………………………………………………….. 7 2.1. Nodweddion………………………………………………………………………………………………………………………………… 7 2.2. Prototeip Verilog HDL……………………………………………………………………………………………………………….. 8 2.3. Datganiad Cydran VHDL………………………………………………………………………………………….8 2.4. LLYFRGELL VHDL_Datganiad ……………………………………………………………………………………… 9 2.5. Porthladdoedd………………………………………………………………………………………..9 2.6. Paramedrau……………………………………………………………………………………… 10
3. LPM_DIVIDE (Rhannwr) Intel FPGA IP Craidd………………………………………………………….. 12 3.1. Nodweddion………………………………………………………………………………………………. 12 3.2. Prototeip Verilog HDL………………………………………………………………………… 12 3.3. Datganiad Cydran VHDL…………………………………………………………………….. 13 3.4. LLYFRGELL VHDL_Datganiad …………………………………………………………………. 13 3.5. Porthladdoedd……………………………………………………………………………………… 13 3.6. Paramedrau……………………………………………………………………………………… 14
4. LPM_MULT (Lluosydd) IP Craidd…………………………………………………………………………. 16 4.1. Nodweddion………………………………………………………………………………………………. 16 4.2. Prototeip Verilog HDL………………………………………………………………………… 17 4.3. Datganiad Cydran VHDL…………………………………………………………………….. 17 4.4. LLYFRGELL VHDL_Datganiad …………………………………………………………………. 17 4.5. Arwyddion…………………………………………………………………………………………………………………… 18 4.6. Paramedrau ar gyfer Stratix V, Arria V, Seiclon V, a Dyfeisiau LP Seiclon Intel 10 …………… 18 4.6.1. Tab Cyffredinol……………………………………………………………………………… 18 4.6.2. Cyffredinol 2 Tab………………………………………………………………………… 19 4.6.3. Tab Piblinellau………………………………………………………………………… 19 4.7. Paramedrau ar gyfer Intel Stratix 10, Intel Arria 10, a Dyfeisiau Intel Cyclone 10 GX……….. 20 4.7.1. Tab Cyffredinol……………………………………………………………………………… 20 4.7.2. Cyffredinol 2 Tab………………………………………………………………………… 20 4.7.3. Piblinellau……………………………………………………………………………………………………………………21
5. LPM_ADD_SUB (Gwiber/Tynnwr)……………………………………………………………………………………… 22 5.1. Nodweddion………………………………………………………………………………………………. 22 5.2. Prototeip Verilog HDL………………………………………………………………………… 23 5.3. Datganiad Cydran VHDL…………………………………………………………………….. 23 5.4. LLYFRGELL VHDL_Datganiad …………………………………………………………………. 23 5.5. Porthladdoedd……………………………………………………………………………………… 23 5.6. Paramedrau……………………………………………………………………………………… 24
6. LPM_COMPARE (Cymharydd)…………………………………………………………………………… 26 6.1. Nodweddion………………………………………………………………………………………………. 26 6.2. Prototeip Verilog HDL………………………………………………………………………… 27 6.3. Datganiad Cydran VHDL…………………………………………………………………….. 27 6.4. LLYFRGELL VHDL_Datganiad …………………………………………………………………. 27 6.5. Porthladdoedd……………………………………………………………………………………… 27 6.6. Paramedrau……………………………………………………………………………………… 28

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 2

Anfon Adborth

Cynnwys

7. ALTECC (Cod Cywiro Gwall: Amgodiwr/Datgodiwr) Craidd IP…………………………………… 30
7.1. Nodweddion Amgodiwr ALTECC…………………………………………………………………………..31 7.2. Prototeip HDL Verilog (ALTECC_ENCODER)……………………………………………………. 32 7.3. Prototeip HDL Verilog (ALTECC_DECODER)……………………………………………………. 32 7.4. Datganiad Cydran VHDL (ALTECC_ENCODER)……………………………………………33 7.5. Datganiad Cydran VHDL (ALTECC_DECODER)…………………………………………………………………………… 33 7.6. LLYFRGELL VHDL_Datganiad …………………………………………………………………. 33 7.7. Porthladdoedd amgodiwr……………………………………………………………………………………… 33 7.8. Porthladdoedd Datgodiwr……………………………………………………………………………………… 34 7.9. Paramedrau Encoder…………………………………………………………………………… 34 7.10. Paramedrau Datgodiwr ………………………………………………………………………… 35
8. Intel FPGA Multiply Adder IP Core ………………………………………………………………………………………. 36
8.1. Nodweddion………………………………………………………………………………………………. 37 8.1.1. Rhag-gwiber……………………………………………………………………………….. 38 8.1.2. Cofrestr Oedi Systolig……………………………………………………………….. 40 8.1.3. Cyn-lwytho Cyson………………………………………………………………………… 43 8.1.4. Cronadur Dwbl…………………………………………………………………………………………… 43
8.2. Prototeip Verilog HDL………………………………………………………………………… 44 8.3. Datganiad Cydran VHDL…………………………………………………………………….. 44 8.4. LLYFRGELL VHDL_Datganiad …………………………………………………………………. 44 8.5. Arwyddion…………………………………………………………………………………………… 44 8.6. Paramedrau……………………………………………………………………………………… 47
8.6.1. Tab Cyffredinol……………………………………………………………………………… 47 8.6.2. Tab Moddau Ychwanegol………………………………………………………………………….. 47 8.6.3. Tab Lluosyddion………………………………………………………………………….. 49 8.6.4. Tab Preadder………………………………………………………………………………. 51 8.6.5. Tab Cronadur………………………………………………………………………….. 53 8.6.6. Tab Systolig/Cadwyni…………………………………………………………………. 55 8.6.7. Tab Piblinellau……………………………………………………………………………… 56
9. ALTEMEMMULT (Lluosydd Cyfernod Cyson ar Sail Cof) Craidd IP…………………… 57
9.1. Nodweddion………………………………………………………………………………………………. 57 9.2. Prototeip Verilog HDL………………………………………………………………………… 58 9.3. Datganiad Cydran VHDL…………………………………………………………………….. 58 9.4. Porthladdoedd ……………………………………………………………………………………… 59 9.5. Paramedrau……………………………………………………………………………………… 59
10. ALTMULT_ACCUM (Lluosi-Cronni) Craidd IP ……………………………………………… 61
10.1. Nodweddion…………………………………………………………………………………………….. 62 10.2. Prototeip HDL Verilog……………………………………………………………………………..62 10.3. Datganiad Cydran VHDL…………………………………………………………………… 63 10.4. LLYFRGELL VHDL_Datganiad ……………………………………………………………………………………… 63 10.5. Porthladdoedd……………………………………………………………………………………………………………………. 63 10.6. Paramedrau………………………………………………………………………………………. 64
11. ALTMULT_ADD (Lluosi-Gwiber) IP Craidd…………………………………………………………..69
11.1. Nodweddion…………………………………………………………………………………………….. 71 11.2. Prototeip HDL Verilog……………………………………………………………………………..72 11.3. Datganiad Cydran VHDL…………………………………………………………………… 72 11.4. LLYFRGELL VHDL_Datganiad …………………………………………………………………………………………72

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 3

Cynnwys
11.5. Porthladdoedd……………………………………………………………………………………………………………………. 72 11.6. Paramedrau………………………………………………………………………………………. 73
12. ALTMULT_COMPLEX (Lluosydd Cymhleth) Craidd IP………………………………………………………………………… 86 12.1. Lluosi Cymhleth…………………………………………………………………………. 86 12.2. Cynrychiolaeth Ganonaidd………………………………………………………………………… 87 12.3. Cynrychiolaeth Gonfensiynol……………………………………………………………………. 87 12.4. Nodweddion…………………………………………………………………………………………….. 88 12.5. Prototeip HDL Verilog……………………………………………………………………………..88 12.6. Datganiad Cydran VHDL…………………………………………………………………… 89 12.7. LLYFRGELL VHDL_Datganiad ………………………………………………………………………………………… 89. Arwyddion……………………………………………………………………………………………. 12.8 89. Paramedrau………………………………………………………………………………………. 12.9
13. ALTSQRT (Gwraidd Sgwâr Cyfanrif) IP Craidd………………………………………………………92 13.1. Nodweddion…………………………………………………………………………………………….. 92 13.2. Prototeip HDL Verilog……………………………………………………………………………..92 13.3. Datganiad Cydran VHDL…………………………………………………………………… 93 13.4. LLYFRGELL VHDL_Datganiad ……………………………………………………………………………………… 93 13.5. Porthladdoedd……………………………………………………………………………………………………………………. 93 13.6. Paramedrau………………………………………………………………………………………. 94
14. PARALLEL_ADD (Gwiber Baralel) IP Craidd………………………………………………………….. 95 14.1. Nodwedd………………………………………………………………………………………………………………….95 14.2. Prototeip HDL Verilog……………………………………………………………………………..95 14.3. Datganiad Cydran VHDL…………………………………………………………………… 96 14.4. LLYFRGELL VHDL_Datganiad ……………………………………………………………………………………… 96 14.5. Porthladdoedd……………………………………………………………………………………………………………………. 96 14.6. Paramedrau………………………………………………………………………………………. 97
15. Arithmetic IP Cores Cyfanrif Canllaw Defnyddiwr Archifau Dogfennau………………………………… 98
16. Hanes Adolygu Dogfennau ar gyfer Canllaw Defnyddiwr Intel FPGA Arithmetic IP Cores…. 99

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 4

Anfon Adborth

683490 | 2020.10.05 Anfon Adborth

1. Intel FPGA Integer Rhifyddeg IP Cores

Gallwch ddefnyddio creiddiau IP cyfanrif Intel® FPGA i gyflawni gweithrediadau mathemategol yn eich dyluniad.

Mae'r swyddogaethau hyn yn cynnig synthesis rhesymeg mwy effeithlon a gweithredu dyfeisiau na chodio eich swyddogaethau eich hun. Gallwch chi addasu'r creiddiau IP i ddarparu ar gyfer eich gofynion dylunio.

Rhennir creiddiau IP rhifyddol cyfanrif Intel yn ddau gategori: · Llyfrgell o fodiwlau parameterized (LPM) creiddiau IP · creiddiau IP Intel-benodol (ALT)

Mae'r tabl canlynol yn rhestru'r creiddiau IP rhifyddol cyfanrifol.

Tabl 1 .

Rhestr o Greiddiau IP

creiddiau IP

creiddiau IP LPM

LPM_COUNTER

LPM_DIVIDE

LPM_MULT

LPM_ADD_SUB
LPM_COMPARE
creiddiau IP Intel-benodol (ALT) ALTECC

Swyddogaeth Drosview Lluosydd Gwrthrannwr
Cymharydd wiber neu dynnu
Amgodiwr/Datgodiwr ECC

Dyfais â Chymorth
Arria® II GX, Arria II GZ, Arria V, Intel Arria 10, Seiclon® IV E, Seiclon IV GX, Seiclon V, Seiclon Intel 10 LP,
Seiclon Intel 10 GX, MAX® II, MAX V, MAX 10, Stratix® IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Seiclon IV E, Seiclon IV GX,
Seiclon V, Seiclon Intel 10 LP, Intel Seiclon 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Seiclon IV E, Seiclon IV GX,
Seiclon V, Seiclon Intel 10 LP, Intel Seiclon 10 GX, MAX II, MAX V, MAX 10, Stratix IV, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Seiclon IV E, Seiclon IV GX, Seiclon V, Seiclon Intel 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Seiclon IV E, Seiclon IV GX, Seiclon V, Seiclon Intel 10 LP, MAX 10, MAX
II, MAX V, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Seiclon IV E, Seiclon IV GX,
Seiclon V, Seiclon Intel 10 LP, Seiclon Intel 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V parhad…

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

ISO 9001:2015 Cofrestredig

1. Intel FPGA Integer Rhifyddeg IP Cores 683490 | 2020.10.05

IP Cores Intel FPGA Lluosi Adder neu ALTERA_MULT_ADD ALTEMEMMULT
ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX
ALTSQRT
PARALLEL_ADD

Swyddogaeth Drosview Lluosydd-Gwiber
Lluosydd Cyfernod Cyson ar sail Cof
Lluosydd-Cronnwr Lluosydd-Gwiber
Lluosydd Cymhleth
Cyfanrif Sgwâr-Gwraidd
Gwiber gyfochrog

Dyfais â Chymorth
Arria V, Stratix V, Seiclon V, Intel Stratix 10, Intel Arria 10, Seiclon Intel
10 GX
Arria II GX, Arria II GZ, Arria V, Intel Arria 10 (Intel Quartus® Prime Standard Edition), Seiclon IV E, Seiclon IV GX, Seiclon V, Intel
Seiclon 10 LP, MAX II, MAX V, MAX 10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Seiclon IV E, Seiclon IV GX, Intel Seiclon 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Seiclon IV E, Seiclon IV GX, Seiclon Intel 10 LP, MAX 10, MAX II, MAX V, Stratix IV
Arria II GX, Arria II GZ, Intel Arria 10, Arria V, Arria V GZ, Seiclon IV E, Seiclon IV GX, Seiclon V, Intel
Seiclon 10 GX, Seiclon Intel 10 LP, MAX 10, Stratix V, Intel Stratix 10
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Seiclon IV E, Seiclon IV GX,
Seiclon V, Seiclon Intel 10 LP, Intel Seiclon 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V
Arria II GX, Arria II GZ, Arria V, Intel Arria 10, Seiclon IV E, Seiclon IV GX,
Seiclon V, Seiclon Intel 10 LP, Intel Seiclon 10 GX, MAX II, MAX V, MAX
10, Stratix IV, Stratix V

Gwybodaeth Gysylltiedig
· FPGAs Intel a Nodiadau Rhyddhau Dyfeisiau Rhaglenadwy
· Cyflwyniad i Intel FPGA IP Cores Yn darparu mwy o wybodaeth am Intel FPGA IP Cores.
· Canllaw Defnyddiwr Cores IP floating-Point Yn darparu mwy o wybodaeth am greiddiau IP arnofio-Point Intel FPGA.
· Cyflwyniad i Intel FPGA IP Cores Yn darparu gwybodaeth gyffredinol am holl greiddiau IP Intel FPGA, gan gynnwys paramedroli, cynhyrchu, uwchraddio ac efelychu creiddiau IP.
· Creu Sgriptiau Efelychiad IP Annibynnol a Qsys Creu sgriptiau efelychu nad oes angen diweddariadau llaw ar gyfer uwchraddio meddalwedd neu fersiynau IP.
· Canllawiau Arferion Gorau Rheoli Prosiectau ar gyfer rheolaeth effeithlon a hygludedd eich prosiect a'ch Eiddo Deallusol files.
· Mae'n darparu rhestr o ganllawiau defnyddwyr ar gyfer fersiynau blaenorol o greiddiau IP Rhifyddeg Cyfanrifol.

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 6

Anfon Adborth

683490 | 2020.10.05 Anfon Adborth

2. LPM_COUNTER (Cownter) IP Craidd

Ffigur 1.

Mae craidd LPM_COUNTER IP yn rhifydd deuaidd sy'n creu cownteri i fyny, i lawr cownteri a chownteri i fyny neu i lawr gydag allbynnau hyd at 256 did o led.

Mae'r ffigwr canlynol yn dangos y pyrth ar gyfer craidd LPM_COUNTER IP.

LPM_COUNTER Porthladdoedd

LPM_COUNTER

ssclr data sset sload[]

q[]

lan lawr

cowt

aclr aload aset

clk_cy cnt_cy cin
inst

2.1. Nodweddion
Mae craidd LPM_COUNTER IP yn cynnig y nodweddion canlynol: · Cynhyrchu cownteri i fyny, i lawr ac i fyny/i lawr · Yn cynhyrchu'r mathau o gownteri canlynol:
— Deuaidd plaen – y rhifydd cynyddran yn dechrau o sero neu ostyngiadau yn dechrau o 255
— Modwlws – mae'r rhifydd yn cynyddu neu'n lleihau o'r gwerth modwlws a nodir gan y defnyddiwr ac yn ailadrodd
· Yn cefnogi porthladdoedd mewnbwn clir, llwyth a gosod cydamserol dewisol · Cefnogi porthladdoedd mewnbwn clir, llwyth a gosod asyncronaidd dewisol · Cefnogi porthladdoedd mewnbwn galluogi a galluogi cyfrif dewisol a chloc · Cefnogi porthladdoedd cario i mewn a chyflawni dewisol

ISO 9001:2015 Cofrestredig

2. LPM_COUNTER (Cownter) IP Craidd
683490 | 2020.10.05
2.2. Prototeip HDL Verilog
Mae'r prototeip Verilog HDL canlynol wedi'i leoli yn y Verilog Design File (.v) lpm.v yn y cyfeiriadur edasynthesis.
modiwl lpm_counter ( q, data, cloc, cin, cout, clk_en, cnt_en, updown, aset, aclr, llwytho, sset, sclr, sload, eq ); paramedr lpm_type = “lpm_counter”; paramedr lpm_width = 1; paramedr lpm_modulus = 0; paramedr lpm_direction = “UNUSED”; paramedr lpm_avalue = “UNUSED”; paramedr lpm_svalue = “UNUSED”; paramedr lpm_pvalue = “UNUSED”; paramedr lpm_port_updown = “PORT_CONNECTIVITY”; paramedr lpm_hint = “UNUSED”; allbwn [lpm_width-1:0] q; allbwn cout; allbwn [15:0] eq; cin mewnbwn; mewnbwn [lpm_width-1:0] data; cloc mewnbwn, clk_cy, cnt_cy, i fyny; ased mewnbwn, aclr, llwytho; mewnbwn sset, sclr, sload; endmodiwl
2.3. Datganiad Cydran VHDL
Mae datganiad cydran VHDL wedi'i leoli yn y Dyluniad VHDL File (.vhd) LPM_PACK.vhd yn y cyfeirlyfr llyfrgelloeddvhdllpm.
cydran LPM_COUNTER generig ( LPM_WIDTH : naturiol; LPM_MODULUS : naturiol := 0; LPM_DIRECTION : string := "UNUSED" ; LPM_AVALUE : string := "UNUSED"; LPM_SVALUE : string := "UNUSED" ; LPM_PORT_CONECT: LPM_PORT_UPNECT= string LPM_PVALUE : string := "UNUSED" ; porth (DATA : mewn std_logic_vector(LPM_WIDTH-1 i lawr i 0):= (OTHERS =>
'0'); CLOC : mewn std_logic ; CLK_EN : in std_logic := '1' ; CNT_EN : in std_logic := '1' ; UPDOWN : in std_logic := '1'; SLOAD : in std_logic := '0'; SSET : yn std_logic := '0'; SCLR : in std_logic := '0'; ALOAD : in std_logic := '0'; ASET : yn std_logic := '0'; ACLR : in std_logic := '0'; CIN : in std_logic := '1'; COUT : allan std_logic := '0'; C : allan std_logic_vector(LPM_WIDTH-1 i lawr i 0); EQ : allan std_logic_vector(15 downto 0));
cydran diwedd;

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 8

Anfon Adborth

2. LPM_COUNTER (Cownter) IP Craidd 683490 | 2020.10.05

2.4. VHDL LIBRARY_USE Datganiad
Nid oes angen y datganiad VHDL LLYFRGELL-DEFNYDDIO os ydych yn defnyddio'r Datganiad Cydran VHDL.
LLYFRGELL lpm; DEFNYDDIO lpm.lpm_components.all;

2.5. Porthladdoedd

Mae'r tablau canlynol yn rhestru'r pyrth mewnbwn ac allbwn ar gyfer craidd LPM_COUNTER IP.

Tabl 2 .

LPM_COUNTER Porthladdoedd Mewnbwn

Enw Porthladd

Angenrheidiol

Disgrifiad

data[]

Nac ydw

Mewnbynnu data cyfochrog i'r cownter. Mae maint y porth mewnbwn yn dibynnu ar werth paramedr LPM_WIDTH.

cloc

Oes

Mewnbwn cloc wedi'i sbarduno gan ymyl positif.

clk_cy

Nac ydw

Mae'r cloc yn galluogi mewnbwn i alluogi'r holl weithgareddau cydamserol. Os caiff ei hepgor, y gwerth rhagosodedig yw 1.

cnt_cy

Nac ydw

Cyfrif galluogi mewnbwn i analluogi'r cyfrif pan honnir yn isel heb effeithio ar sload, sset, neu sclr. Os caiff ei hepgor, y gwerth rhagosodedig yw 1.

lan lawr

Nac ydw

Yn rheoli cyfeiriad y cyfrif. Pan honnir yn uchel (1), mae'r cyfeiriad cyfrif i fyny, a phan honnir yn isel (0), mae'r cyfeiriad cyfrif i lawr. Os defnyddir y paramedr LPM_DIRECTION, ni ellir cysylltu'r porthladd i fyny i lawr. Os na ddefnyddir LPM_DIRECTION, mae'r porth i fyny i lawr yn ddewisol. Os caiff ei hepgor, mae'r gwerth rhagosodedig i fyny (1).

cin

Nac ydw

Cario i mewn i'r darn lefel isel. Ar gyfer cownteri i fyny, ymddygiad y mewnbwn cin yw

union yr un fath ag ymddygiad y mewnbwn cnt_en. Os caiff ei hepgor, y gwerth rhagosodedig yw 1

(VCC).

aclr

Nac ydw

Mewnbwn clir asyncronaidd. Os bydd y ddau ased ac aclr yn cael eu defnyddio a'u haeru, mae aclr yn diystyru ased. Os caiff ei hepgor, y gwerth rhagosodedig yw 0 (anabl).

ased

Nac ydw

Mewnbwn set asyncronig. Yn pennu'r allbynnau q[] fel pob 1, neu i'r gwerth a bennir gan y paramedr LPM_AVALUE. Os yw'r porthladdoedd ased ac aclr yn cael eu defnyddio a'u haeru, mae gwerth y porthladd aclr yn diystyru gwerth y porthladd ased. Os caiff ei hepgor, y gwerth rhagosodedig yw 0, wedi'i analluogi.

llwytho

Nac ydw

Mewnbwn llwyth asyncronig sy'n llwytho'r cownter yn asyncronig â'r gwerth ar y mewnbwn data. Pan ddefnyddir y porthladd llwytho, rhaid cysylltu'r porthladd data[]. Os caiff ei hepgor, y gwerth rhagosodedig yw 0, wedi'i analluogi.

sclr

Nac ydw

Mewnbwn clir cydamserol sy'n clirio'r cownter ar ymyl y cloc gweithredol nesaf. Os yw'r porthladdoedd sset a sclr yn cael eu defnyddio a'u haeru, mae gwerth y porthladd sclr yn diystyru gwerth y porthladd sset. Os caiff ei hepgor, y gwerth rhagosodedig yw 0, wedi'i analluogi.

sset

Nac ydw

Mewnbwn set cydamserol sy'n gosod y rhifydd ar ymyl y cloc gweithredol nesaf. Yn pennu gwerth yr allbynnau q fel pob 1, neu i'r gwerth a bennir gan y paramedr LPM_SVALUE. Os yw'r porthladdoedd sset a sclr yn cael eu defnyddio a'u haeru,
mae gwerth y porthladd sclr yn diystyru gwerth y porthladd sset. Os caiff ei hepgor, y gwerth rhagosodedig yw 0 (anabl).

slwyth

Nac ydw

Mewnbwn llwyth cydamserol sy'n llwytho'r rhifydd â data[] ar ymyl y cloc gweithredol nesaf. Pan ddefnyddir y porthladd llwyth, rhaid cysylltu'r porthladd data[]. Os caiff ei hepgor, y gwerth rhagosodedig yw 0 (anabl).

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 9

2. LPM_COUNTER (Cownter) IP Craidd 683490 | 2020.10.05

Tabl 3 .

LPM_COUNTER Porthoedd Allbwn

Enw Porthladd

Angenrheidiol

Disgrifiad

q[]

Nac ydw

Allbwn data o'r cownter. Mae maint y porthladd allbwn yn dibynnu ar y

LPM_WIDTH gwerth paramedr. Naill ai q[] neu o leiaf un o'r porthladdoedd eq[15..0]

rhaid ei gysylltu.

eq[15..0]

Nac ydw

Allbwn dadgodio cownter. Nid yw'r porth eq[15..0] yn hygyrch yn y golygydd paramedr oherwydd bod y paramedr yn cefnogi AHDL yn unig.
Rhaid cysylltu naill ai'r porthladd q[] neu'r porthladd eq[]. Gellir defnyddio pyrth hyd at c eq (0 <= c <= 15). Dim ond yr 16 o werthoedd cyfrif isaf sy'n cael eu datgodio. Pan fo'r gwerth cyfrif yn c, mae'r allbwn eqc yn uchel (1). Am gynample, pan fydd y cyfrif yn 0, eq0 = 1, pan fydd y cyfrif yn 1, eq1 = 1, a phan fydd y cyfrif yn 15, eq 15 = 1. Mae angen datgodio allanol ar allbwn wedi'i ddadgodio ar gyfer gwerthoedd cyfrif o 16 neu fwy. Mae'r allbynnau eq[15..0] yn anghydamserol i'r allbwn q[].

cowt

Nac ydw

Porthladd cyflawni did MSB y cownter. Gellir ei ddefnyddio i gysylltu â chownter arall i greu cownter mwy.

2.6. Paramedrau

Mae'r tabl canlynol yn rhestru'r paramedrau ar gyfer craidd LPM_COUNTER IP.

Tabl 4 .

LPM_COUNTER Paramedrau

Enw Paramedr

Math

LPM_WIDTH

Cyfanrif

LPM_DIRECTION

Llinyn

LPM_MODULUS LPM_AVALUE

Cyfanrif
Cyfanrif/ Llinyn

LPM_SVALUE LPM_HINT

Cyfanrif/ Llinyn
Llinyn

LPM_TYPE

Llinyn

Angenrheidiol Oes Na Na Na
Nac ydy
Nac ydw

Disgrifiad
Yn pennu lled y porthladdoedd data[] a q[], os cânt eu defnyddio.
Mae'r gwerthoedd I FYNY, I LAWR, ac HEB EU DEFNYDDIO. Os defnyddir y paramedr LPM_DIRECTION, ni ellir cysylltu'r porthladd i fyny i lawr. Pan nad yw'r porth i fyny wedi'i gysylltu, gwerth rhagosodedig paramedr LPM_DIRECTION yw UP.
Y cyfrif uchaf, ynghyd ag un. Nifer y cyflyrau unigryw yng nghylch y cownter. Os yw'r gwerth llwyth yn fwy na'r paramedr LPM_MODULUS, nid yw ymddygiad y cownter wedi'i nodi.
Gwerth cyson sy'n cael ei lwytho pan fydd ased yn cael ei haeru'n uchel. Os yw'r gwerth a nodir yn fwy na neu'n hafal i , mae ymddygiad y rhifydd yn lefel rhesymeg (X) anniffiniedig, lle yw LPM_MODULUS, os yw'n bresennol, neu 2 ^ LPM_WIDTH. Mae Intel yn argymell eich bod yn nodi'r gwerth hwn fel rhif degol ar gyfer dyluniadau AHDL.
Gwerth cyson sy'n cael ei lwytho ar ymyl codi'r porthladd cloc pan fo'r porthladd sset yn cael ei haeru'n uchel. Mae Intel yn argymell eich bod yn nodi'r gwerth hwn fel rhif degol ar gyfer dyluniadau AHDL.
Pan fyddwch chi'n cychwyn swyddogaeth llyfrgell o fodiwlau paramedr (LPM) mewn Dyluniad VHDL File (.vhd), rhaid i chi ddefnyddio'r paramedr LPM_HINT i nodi paramedr Intel-benodol. Am gynample: LPM_HINT = “CHAIN_SIZE = 8, ONE_INPUT_IS_CONSTANT = OES”
Y gwerth rhagosodedig yw HEB DDEFNYDDIO.
Yn nodi enw endid y llyfrgell modiwlau paramedr (LPM) mewn dyluniad VHDL files.
parhad…

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 10

Anfon Adborth

2. LPM_COUNTER (Cownter) IP Craidd 683490 | 2020.10.05

Enw Paramedr INTENDED_DEVICE_FAMILY CARRY_CNT_EN
LABWIDE_SCLR
LPM_PORT_UPDOWN

Math Llinyn Llinyn
Llinyn
Llinyn

Gofynnol Na Na
Nac ydw
Nac ydw

Disgrifiad
Defnyddir y paramedr hwn at ddibenion modelu ac efelychu ymddygiadol. Defnyddir y paramedr hwn at ddibenion modelu ac efelychu ymddygiadol. Mae'r golygydd paramedr yn cyfrifo gwerth y paramedr hwn.
Paramedr Intel-benodol. Rhaid i chi ddefnyddio'r paramedr LPM_HINT i nodi'r paramedr CARRY_CNT_EN mewn dyluniad VHDL files. Mae'r gwerthoedd yn SMART, ON, OFF, ac HEB EU DEFNYDDIO. Yn galluogi'r ffwythiant LPM_COUNTER i luosogi'r signal cnt_en drwy'r gadwyn gario. Mewn rhai achosion, efallai y bydd gosodiad paramedr CARRY_CNT_EN yn cael ychydig o effaith ar y cyflymder, felly efallai y byddwch am ei ddiffodd. Y gwerth rhagosodedig yw SMART, sy'n darparu'r cyfaddawd gorau rhwng maint a chyflymder.
Paramedr Intel-benodol. Rhaid i chi ddefnyddio'r paramedr LPM_HINT i nodi'r paramedr LABWIDE_SCLR mewn dyluniad VHDL files. Mae'r gwerthoedd YMLAEN, I FFWRDD, neu HEB EU DEFNYDDIO. Mae'r gwerth diofyn YMLAEN. Yn eich galluogi i analluogi'r defnydd o'r nodwedd sclr LABwide a geir mewn teuluoedd dyfeisiau sydd wedi darfod. Mae troi'r opsiwn hwn i ffwrdd yn cynyddu'r siawns o ddefnyddio'r LABs sydd wedi'u llenwi'n rhannol yn llawn, ac felly gall ganiatáu dwysedd rhesymeg uwch pan nad yw SCLR yn berthnasol i LAB cyflawn. Mae'r paramedr hwn ar gael ar gyfer cydweddoldeb yn ôl, ac mae Intel yn argymell ichi beidio â defnyddio'r paramedr hwn.
Yn nodi'r defnydd o'r porth mewnbwn i fyny i lawr. Os caiff ei hepgor, y gwerth rhagosodedig yw PORT_CONNECTIVITY. Pan fydd gwerth y porthladd wedi'i osod i PORT_USED, caiff y porthladd ei drin fel y'i defnyddir. Pan fydd gwerth y porthladd wedi'i osod i PORT_UNUSED, caiff y porthladd ei drin fel un heb ei ddefnyddio. Pan fydd gwerth y porthladd wedi'i osod i PORT_CONNECTIVITY, mae defnydd y porthladd yn cael ei bennu trwy wirio cysylltedd y porthladd.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 11

683490 | 2020.10.05 Anfon Adborth

3. LPM_DIVIDE (Rhannwr) Intel FPGA IP Craidd

Ffigur 2.

Mae craidd IP LPM_DIVIDE Intel FPGA IP yn gweithredu rhannwr i rannu gwerth mewnbwn rhifiadur â gwerth mewnbwn enwadur i gynhyrchu cyniferydd a gweddill.

Mae'r ffigur canlynol yn dangos y porthladdoedd ar gyfer craidd LPM_DIVIDE IP.

LPM_DIVIDE Porthoedd

LPM_DIVIDE

rhif [] enw [] cloc

cyniferydd[] yn aros[]

clken aclr

inst

3.1. Nodweddion
Mae craidd IP LPM_DIVIDE yn cynnig y nodweddion canlynol: · Yn cynhyrchu rhannwr sy'n rhannu gwerth mewnbwn rhifiadur â mewnbwn enwadur
gwerth i gynhyrchu cyniferydd a gweddill. · Yn cefnogi lled data o 1 did. · Yn cefnogi fformat cynrychioli data wedi'i lofnodi a heb ei lofnodi ar gyfer y rhifiadur
a gwerthoedd enwadur. · Yn cefnogi optimeiddio ardal neu gyflymder. · Yn darparu opsiwn i nodi allbwn gweddill cadarnhaol. · Cefnogi biblinellu latency allbwn ffurfweddadwy. · Yn cefnogi porthladdoedd galluogi clir a chloc asyncronaidd dewisol.

3.2. Prototeip HDL Verilog
Mae'r prototeip Verilog HDL canlynol wedi'i leoli yn y Verilog Design File (.v) lpm.v yn y cyfeiriadur edasynthesis.
modiwl lpm_divide ( cyniferydd, gweddillion, rhif, enwad, cloc, clken, aclr); paramedr lpm_type = “lpm_divide”; paramedr lpm_widthn = 1; paramedr lpm_widthd = 1; paramedr lpm_nrepresentation = “UNSIGNED”; paramedr lpm_drepresentation = “UNSIGNED”; paramedr lpm_remainderpositive = “TRUE”; paramedr lpm_pipeline = 0;

ISO 9001:2015 Cofrestredig

3. LPM_DIVIDE (Rhannwr) Intel FPGA IP Craidd 683490 | 2020.10.05

paramedr lpm_hint = “UNUSED”; cloc mewnbwn; mewnbwn clken; mewnbwn aclr; mewnbwn [lpm_widthn-1:0] rhif; mewnbwn [lpm_widthd-1:0] enwad; allbwn [lpm_widthn-1:0] cyniferydd; allbwn [lpm_widthd-1:0] yn aros; endmodiwl

3.3. Datganiad Cydran VHDL
Mae datganiad cydran VHDL wedi'i leoli yn y Dyluniad VHDL File (.vhd) LPM_PACK.vhd yn y cyfeirlyfr llyfrgelloeddvhdllpm.
cydran LPM_DIVIDE generig ( LPM_WIDTHN : naturiol ; LPM_WIDTHD : naturiol ;
LPM_NREPRESENTATION : string := "UNSIGNED" ; LPM_DREPRESENTATION : string := "UNSIGNED" ; LPM_PIPELINE : naturiol := 0; LPM_TYPE : string := L_DIVIDE ; LPM_HINT : string := "UNUSED" ); porthladd (NUMER : mewn std_logic_vector(LPM_WIDTHN-1 downto 0); DENOM : yn std_logic_vector(LPM_WIDTHD-1 downto 0); ACLR : yn std_logic := '0'; CLOC : in std_logic := '0'; CLKEN : yn std := '1'; QUOTIENT : allan std_logic_vector(LPM_WIDTHN-1 i lawr i 0); cydran diwedd;

3.4. VHDL LIBRARY_USE Datganiad
Nid oes angen y datganiad VHDL LLYFRGELL-DEFNYDDIO os ydych yn defnyddio'r Datganiad Cydran VHDL.
LLYFRGELL lpm; DEFNYDDIO lpm.lpm_components.all;

3.5. Porthladdoedd

Mae'r tablau canlynol yn rhestru'r pyrth mewnbwn ac allbwn ar gyfer craidd LPM_DIVIDE IP.

Tabl 5 .

Porthoedd Mewnbwn LPM_DIVIDE

Enw Porthladd

Angenrheidiol

rhif[]

Oes

enwad[]

Oes

Disgrifiad
Mewnbynnu data rhifiadur. Mae maint y porthladd mewnbwn yn dibynnu ar werth paramedr LPM_WIDTHN.
Mewnbynnu data enwadur. Mae maint y porthladd mewnbwn yn dibynnu ar werth paramedr LPM_WIDTHD.
parhad…

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 13

3. LPM_DIVIDE (Rhannwr) Intel FPGA IP Craidd 683490 | 2020.10.05

Port Enw cloc clken
aclr

Gofynnol Na Na
Nac ydw

Disgrifiad
Mewnbwn cloc ar gyfer defnydd wedi'i biblinellu. Ar gyfer gwerthoedd LPM_PIPELINE heblaw 0 (diofyn), rhaid galluogi'r porth cloc.
Mae'r cloc yn galluogi defnydd wedi'i biblinellu. Pan fydd y porthladd clken yn cael ei haeru'n uchel, mae'r gweithrediad rhannu yn digwydd. Pan fydd y signal yn isel, nid oes unrhyw weithrediad yn digwydd. Os caiff ei hepgor, y gwerth rhagosodedig yw 1.
Porth clir asyncronig a ddefnyddir ar unrhyw adeg i ailosod y biblinell i bob '0's yn asyncronig i fewnbwn y cloc.

Tabl 6 .

LPM_DIVIDE Pyrth Allbwn

Enw Porthladd

Angenrheidiol

Disgrifiad

cyniferydd[]

Oes

Allbwn data. Mae maint y porthladd allbwn yn dibynnu ar y LPM_WIDTHN

gwerth paramedr.

aros[]

Oes

Allbwn data. Mae maint y porthladd allbwn yn dibynnu ar y LPM_WIDTHD

gwerth paramedr.

3.6. Paramedrau

Mae'r tabl canlynol yn rhestru'r paramedrau ar gyfer craidd IP LPM_DIVIDE Intel FPGA.

Enw Paramedr

Math

Angenrheidiol

Disgrifiad

LPM_WIDTHN

Cyfanrif

Oes

Yn pennu lled y rhif[] a

cyniferydd[] porthladdoedd. Y gwerthoedd yw 1 i 64.

LPM_WIDTHD

Cyfanrif

Oes

Yn pennu lled yr enw[] a

aros[] porthladdoedd. Y gwerthoedd yw 1 i 64.

LPM_NREPRESENTATION LPM_DREPRESENTATION

Llinyn Llinyn

Nac ydw

Cynrychioliad arwydd o fewnbwn y rhifiadur.

Mae gwerthoedd wedi'u LLOFNODI ac HEB EU LLOFNODI. Pan fydd hyn

paramedr wedi'i osod i ARWYDDO, y rhannwr

yn dehongli'r rhif[] mewnbwn fel dau arwydd

ategu.

Nac ydw

Cynrychioliad arwydd o fewnbwn yr enwadur.

Mae gwerthoedd wedi'u LLOFNODI ac HEB EU LLOFNODI. Pan fydd hyn

paramedr wedi'i osod i ARWYDDO, y rhannwr

yn dehongli mewnbwn yr enw[] fel dau arwydd

ategu.

LPM_TYPE

Llinyn

Nac ydw

Yn nodi llyfrgell parameterized

modiwlau (LPM) enw endid mewn dylunio VHDL

files (.vhd).

LPM_HINT

Llinyn

Nac ydw

Pan fyddwch yn instantiate llyfrgell o

modiwlau parameterized (LPM) swyddogaeth yn a

Dyluniad VHDL File (.vhd), rhaid defnyddio y

LPM_HINT paramedr i nodi Intel-

paramedr penodol. Am gynample: LPM_HINT

= “CHAIN_SIZE = 8,

ONE_INPUT_IS_CONSTANT = OES” Mae'r

gwerth diofyn yn HEB DEFNYDDIO.

LPM_REMAINDERPOSITIVE

Llinyn

Nac ydw

Paramedr Intel-benodol. Rhaid i chi ddefnyddio'r

LPM_HINT paramedr i nodi'r

LPM_REMAINDERPOSITIVE paramedr i mewn

Dyluniad VHDL files. Mae gwerthoedd yn WIR neu ANGHYWIR.

Os yw'r paramedr hwn wedi'i osod i WIR, yna mae'r

rhaid i werth y porthladd sy'n weddill[] fod yn fwy

parhad…

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 14

Anfon Adborth

3. LPM_DIVIDE (Rhannwr) Intel FPGA IP Craidd 683490 | 2020.10.05

Enw Paramedr

Math

MAXIMIZE_SPEED

Cyfanrif

LPM_PIPELINE

Cyfanrif

INTENDED_DEVICE_FAMILY SKIP_BITS

Cyfanrif Llinynnol

Gofynnol Rhif
Na Na Na

Disgrifiad
na neu'n hafal i sero. Os yw'r paramedr hwn wedi'i osod i WIR, yna mae gwerth y porthladd gweddill[] naill ai'n sero, neu mae'r gwerth yr un arwydd, naill ai'n bositif neu'n negyddol, â gwerth y porthladd rhif. Er mwyn lleihau arwynebedd a gwella cyflymder, mae Intel yn argymell gosod y paramedr hwn i WIR mewn gweithrediadau lle mae'n rhaid i'r gweddill fod yn bositif neu lle mae'r gweddill yn ddibwys.
Paramedr Intel-benodol. Rhaid i chi ddefnyddio'r paramedr LPM_HINT i nodi'r paramedr MAXIMIZE_SPEED mewn dyluniad VHDL files. Gwerthoedd yw [0..9]. Os caiff ei ddefnyddio, mae meddalwedd Intel Quartus Prime yn ceisio gwneud y gorau o enghraifft benodol o'r swyddogaeth LPM_DIVIDE ar gyfer cyflymder yn hytrach na'r gallu i weithredu, ac mae'n diystyru gosodiad yr opsiwn rhesymeg Techneg Optimeiddio. Os nad yw MAXIMIZE_SPEED yn cael ei ddefnyddio, defnyddir gwerth yr opsiwn Techneg Optimeiddio yn lle hynny. Os yw gwerth MAXIMIZE_SPEED yn 6 neu'n uwch, mae'r Crynhoydd yn optimeiddio'r craidd IP LPM_DIVIDE ar gyfer cyflymder uwch trwy ddefnyddio cadwyni cario; os yw'r gwerth yn 5 neu lai, mae'r casglwr yn gweithredu'r dyluniad heb gadwyni cario.
Yn pennu nifer y cylchoedd cloc o hwyrni sy'n gysylltiedig â'r allbwn cyniferydd[] ac erys[]. Mae gwerth o sero (0) yn dangos nad oes unrhyw guddfan yn bodoli, a bod ffwythiant cyfunol yn unig yn cael ei amrantu. Os caiff ei hepgor, y gwerth rhagosodedig yw 0 (heb ei biblinell). Ni allwch bennu gwerth ar gyfer y paramedr LPM_PIPELINE sy'n uwch na LPM_WIDTHN.
Defnyddir y paramedr hwn at ddibenion modelu ac efelychu ymddygiadol. Mae'r golygydd paramedr yn cyfrifo gwerth y paramedr hwn.
Caniatáu ar gyfer rhannu didau ffracsiynol mwy effeithlon i wneud y gorau o resymeg ar y darnau arweiniol trwy ddarparu nifer y GND blaenllaw i graidd IP LPM_DIVIDE. Nodwch nifer y GND blaenllaw ar yr allbwn cyniferydd i'r paramedr hwn.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 15

683490 | 2020.10.05 Anfon Adborth

4. LPM_MULT (Lluosydd) IP Craidd

Ffigur 3.

Mae craidd LPM_MULT IP yn gweithredu lluosydd i luosi dau werth data mewnbwn i gynhyrchu cynnyrch fel allbwn.

Mae'r ffigur canlynol yn dangos y porthladdoedd ar gyfer craidd LPM_MULT IP.

LPM_Porthladdoedd Aml

Data cloc LPM_MULT[] canlyniad[] datab[] aclr/sclr clken
inst

Nodweddion Gwybodaeth Gysylltiedig ar dudalen 71

4.1. Nodweddion
Mae craidd IP LPM_MULT yn cynnig y nodweddion canlynol: · Cynhyrchu lluosydd sy'n lluosi dau werth data mewnbwn · Cefnogi lled data o 1 did · Cefnogi fformat cynrychioli data wedi'i lofnodi a heb ei lofnodi · Yn cefnogi optimeiddio ardal neu gyflymder · Yn cefnogi piblinellau gyda hwyrni allbwn ffurfweddadwy · Yn darparu opsiwn ar gyfer gweithredu mewn prosesu signal digidol pwrpasol (DSP)
cylchedau bloc neu elfennau rhesymeg (LEs) Sylwer: Wrth adeiladu lluosyddion sy'n fwy na'r maint a gynhelir yn frodorol fe all/
effaith perfformiad o ganlyniad i raeadru'r blociau DSP. · Cefnogi porthladdoedd mewnbwn clir asyncronaidd dewisol a chloc · Cefnogi clir cydamserol dewisol ar gyfer dyfeisiau Intel Stratix 10, Intel Arria 10 ac Intel Cyclone 10 GX

ISO 9001:2015 Cofrestredig

4. LPM_MULT (Lluosydd) IP Craidd 683490 | 2020.10.05
4.2. Prototeip HDL Verilog
Mae'r prototeip Verilog HDL canlynol wedi'i leoli yn y Verilog Design File (.v) lpm.v yn y cyfeiriadur edasynthesis.
modiwl lpm_mult (canlyniad, dataa, datab, swm, cloc, clken, aclr ) paramedr lpm_type = “lpm_mult”; paramedr lpm_widtha = 1; paramedr lpm_widthb = 1; paramedr lpm_widths = 1; paramedr lpm_widthp = 1; parameter lpm_representation = “UNSIGNED”; paramedr lpm_pipeline = 0; paramedr lpm_hint = “UNUSED”; cloc mewnbwn; mewnbwn clken; mewnbwn aclr; mewnbwn [lpm_widtha-1:0] dataa; mewnbwn [lpm_widthb-1:0] datab; mewnbwn [lpm_widths-1:0] swm; allbwn [lpm_widthp-1:0] canlyniad; endmodiwl
4.3. Datganiad Cydran VHDL
Mae datganiad cydran VHDL wedi'i leoli yn y Dyluniad VHDL File (.vhd) LPM_PACK.vhd yn y cyfeirlyfr llyfrgelloeddvhdllpm.
cydran LPM_MULT generig ( LPM_WIDTHA : naturiol ; LPM_WIDTHB : naturiol ; LPM_WIDTHS : naturiol := 1 ; LPM_WIDTHP : naturiol ;
LPM_REPRESENTATION : string := "UNSIGNED" ; LPM_PIPELINE : naturiol := 0; LPM_TYPE : string := L_MULT ; LPM_HINT : string := "UNUSED" ); porthladd ( DATAA : in std_logic_vector(LPM_WIDTHA-1 downto 0); DATAB : yn std_logic_vector(LPM_WIDTHB-1 downto 0); ACLR : in std_logic := '0'; CLOC : in std_logic := '0'; CLKEN : yn std := '1'; SUM : yn std_logic_vector(LPM_WIDTHS-1 downto 0) := (OTHERS => '0'); cydran diwedd;
4.4. VHDL LIBRARY_USE Datganiad
Nid oes angen y datganiad VHDL LLYFRGELL-DEFNYDDIO os ydych yn defnyddio'r Datganiad Cydran VHDL.
LLYFRGELL lpm; DEFNYDDIO lpm.lpm_components.all;

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 17

4. LPM_MULT (Lluosydd) IP Craidd 683490 | 2020.10.05

4.5. Arwyddion

Tabl 7 .

Arwyddion Mewnbwn LPM_MULT

Enw Arwydd

Angenrheidiol

Disgrifiad

data[]

Oes

Mewnbynnu data.

Ar gyfer dyfeisiau Intel Stratix 10, Intel Arria 10, a Intel Cyclone 10 GX, mae maint y signal mewnbwn yn dibynnu ar werth paramedr lled Dataa.

Ar gyfer dyfeisiau hŷn a Intel Cyclone 10 LP, mae maint y signal mewnbwn yn dibynnu ar werth paramedr LPM_WIDTHA.

data[]

Oes

Mewnbynnu data.

Ar gyfer dyfeisiau Intel Stratix 10, Intel Arria 10, a Intel Cyclone 10 GX, mae maint y signal mewnbwn yn dibynnu ar werth paramedr lled Datab.

Ar gyfer dyfeisiau hŷn a Intel Cyclone 10 LP, mae maint y signal mewnbwn yn dibynnu

ar werth paramedr LPM_WIDTHB.

cloc

Nac ydw

Mewnbwn cloc ar gyfer defnydd wedi'i biblinellu.

Ar gyfer dyfeisiau hŷn ac Intel Cyclone 10 LP, rhaid galluogi'r signal cloc ar gyfer gwerthoedd LPM_PIPELINE heblaw 0 (diofyn).

Ar gyfer dyfeisiau Intel Stratix 10, Intel Arria 10, a Intel Cyclone 10 GX, rhaid galluogi'r signal cloc os yw gwerth Latency yn wahanol i 1 (diofyn).

clken

Nac ydw

Galluogi cloc ar gyfer defnydd wedi'i biblinellu. Pan fydd y signal clken yn cael ei haeru'n uchel, bydd y

gweithrediad gwiber/tynnu yn digwydd. Pan fydd y signal yn isel, dim gweithrediad

yn digwydd. Os caiff ei hepgor, y gwerth rhagosodedig yw 1.

aclr sclr

Nac ydw

Signal clir asyncronig a ddefnyddir ar unrhyw adeg i ailosod y biblinell i bob 0,

yn asyncronig i signal y cloc. Mae'r biblinell yn cychwyn i un anniffiniedig (X)

lefel rhesymeg. Mae'r allbynnau yn werth cyson, ond heb fod yn sero.

Nac ydw

Signal clir cydamserol a ddefnyddir ar unrhyw adeg i ailosod y biblinell i bob 0,

synchronously i'r signal cloc. Mae'r biblinell yn cychwyn i un anniffiniedig (X)

lefel rhesymeg. Mae'r allbynnau yn werth cyson, ond heb fod yn sero.

Tabl 8 .

LPM_MULT Signalau allbwn

signal Enw

Angenrheidiol

Disgrifiad

canlyniad[]

Oes

Allbwn data.

Ar gyfer dyfeisiau hŷn a Intel Cyclone 10 LP, mae maint y signal allbwn yn dibynnu ar werth paramedr LPM_WIDTHP. Os yw LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) neu (LPM_WIDTHA + LPM_WIDTHS), dim ond y MSBs LPM_WIDTHP sy'n bresennol.

Ar gyfer Intel Stratix 10, Intel Arria 10 ac Intel Cyclone 10 GX, mae maint y signalau allbwn yn dibynnu ar baramedr lled y Canlyniad.

4.6. Paramedrau ar gyfer Stratix V, Arria V, Seiclon V, a Dyfeisiau LP Seiclon Intel 10

4.6.1. Tab Cyffredinol

Tabl 9 .

Tab Cyffredinol

Paramedr

Gwerth

Ffurfweddiad Lluosydd

Lluoswch mewnbwn 'dataa' gyda mewnbwn 'data'

Gwerth Diofyn

Disgrifiad

Lluoswch mewnbwn 'dataa' gyda mewnbwn 'data'

Dewiswch y ffurfweddiad dymunol ar gyfer y lluosydd.
parhad…

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 18

Anfon Adborth

4. LPM_MULT (Lluosydd) IP Craidd 683490 | 2020.10.05

Paramedr
Pa mor eang ddylai'r mewnbwn 'dataa' fod? Pa mor eang ddylai mewnbwn y 'data' fod? Sut y dylid pennu lled yr allbwn 'canlyniad'? Cyfyngu ar y lled

Gwerth
Lluoswch mewnbwn 'dataa' ar ei ben ei hun (gweithrediad sgwario)
1 – 256 did

Gwerth Diofyn

Disgrifiad

8 did

Nodwch lled y porthladd dataa[].

1 – 256 did

8 did

Nodwch lled y porth data[].

Cyfrifwch y lled yn awtomatig Cyfyngu ar y lled
1 – 512 did

Cyfrifwch y lled yn awtomatig

Dewiswch y dull a ddymunir i bennu lled y porthladd canlyniad[].

16 did

Nodwch lled y porthladd canlyniad[].
Dim ond os dewiswch Cyfyngu'r lled yn y paramedr Math y bydd y gwerth hwn yn effeithiol.

4.6.2. Cyffredinol 2 Tab

Tabl 10. Cyffredinol 2 Tab

Paramedr

Gwerth

Mewnbwn Datab

A oes gan y bws mewnbwn 'data' werth cyson?

Nac ydw Ydw

Math Lluosi

Pa fath o

Heb ei arwyddo

lluosi ydych chi eisiau? Llofnodwyd

Gweithredu

Pa weithrediad lluosydd y dylid ei ddefnyddio?

Defnyddiwch y gweithrediad diofyn
Defnyddiwch y cylchedwaith lluosydd pwrpasol (Ddim ar gael i bob teulu)
Defnyddiwch elfennau rhesymeg

Gwerth Diofyn

Disgrifiad

Nac ydw

Dewiswch Ie i nodi gwerth cyson y

bws mewnbwn `data', os o gwbl.

Heb ei arwyddo

Nodwch fformat y cynrychioliad ar gyfer mewnbynnau dataa[] a datab[].

Defnyddiwch yr ïon gweithredu diofyn

Dewiswch y dull a ddymunir i bennu lled y porthladd canlyniad[].

4.6.3. Tab Piblinellau

Tabl 11. Pibellau Tab

Paramedr

Ydych chi am biblinellu'r Rhif

swyddogaeth?

Oes

Gwerth

Creu 'aclr'

—

porthladd clir asyncronig

Gwerth Diofyn

Disgrifiad

Nac ydw

Dewiswch Ie i alluogi cofrestr piblinellau i'r

allbwn y lluosydd a nodi'r hyn a ddymunir

hwyrni allbwn yn y cylch cloc. Gan alluogi'r

gofrestr piblinell yn ychwanegu latency ychwanegol at y

allbwn.

Heb ei wirio

Dewiswch yr opsiwn hwn i alluogi porthladd aclr i ddefnyddio clir asyncronig ar gyfer y gofrestr piblinellau.
parhad…

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 19

4. LPM_MULT (Lluosydd) IP Craidd 683490 | 2020.10.05

Paramedr
Creu cloc galluogi cloc 'clken'
Optimeiddio
Pa fath o optimeiddio ydych chi ei eisiau?

Gwerth -
Ardal Cyflymder Diofyn

Gwerth Diofyn

Disgrifiad

Heb ei wirio

Yn pennu galluogi cloc uchel gweithredol ar gyfer porthladd cloc y gofrestr biblinell

Diofyn

Nodwch yr optimeiddio a ddymunir ar gyfer y craidd IP.
Dewiswch Diofyn i osod meddalwedd Intel Quartus Prime i benderfynu ar yr optimeiddio gorau ar gyfer y craidd IP.

4.7. Paramedrau ar gyfer Dyfeisiau Intel Stratix 10, Intel Arria 10, a Intel Cyclone 10 GX

4.7.1. Tab Cyffredinol

Tabl 12. Tab Cyffredinol

Paramedr

Gwerth

Gwerth Diofyn

Disgrifiad

Math Ffurfweddiad Lluosydd
Lled Porth Data

Lluoswch mewnbwn 'dataa' gyda mewnbwn 'data'
Lluoswch mewnbwn 'dataa' ar ei ben ei hun (gweithrediad sgwario)

Lluoswch mewnbwn 'dataa' gyda mewnbwn 'data'

Dewiswch y ffurfweddiad dymunol ar gyfer y lluosydd.

Lled dataa

1 – 256 did

8 did

Nodwch lled y porthladd dataa[].

Lled datab

1 – 256 did

8 did

Nodwch lled y porth data[].

Sut y dylid pennu lled yr allbwn 'canlyniad'?

Math

Cyfrifwch y lled yn awtomatig
Cyfyngu ar y lled

Cyfrifwch y lled yn awtomatig

Dewiswch y dull a ddymunir i bennu lled y porthladd canlyniad[].

Gwerth

1 – 512 did

16 did

Nodwch lled y porthladd canlyniad[].
Dim ond os dewiswch Cyfyngu'r lled yn y paramedr Math y bydd y gwerth hwn yn effeithiol.

Lled canlyniad

1 – 512 did

—

Yn dangos lled effeithiol y porthladd canlyniad[].

4.7.2. Cyffredinol 2 Tab

Tabl 13. Cyffredinol 2 Tab

Paramedr

Mewnbwn Datab

A oes gan y bws mewnbwn 'data' werth cyson?

Nac ydw Ydw

Gwerth

Gwerth Diofyn

Disgrifiad

Nac ydw

Dewiswch Ie i nodi gwerth cyson y

bws mewnbwn `data', os o gwbl.

parhad…

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 20

Anfon Adborth

4. LPM_MULT (Lluosydd) IP Craidd 683490 | 2020.10.05

Paramedr

Gwerth

Unrhyw werth sy'n fwy na 0

Math Lluosi

Pa fath o

Heb ei arwyddo

lluosi ydych chi eisiau? Llofnodwyd

Arddull Gweithredu

Pa weithrediad lluosydd y dylid ei ddefnyddio?

Defnyddiwch y gweithrediad diofyn
Defnyddiwch y cylchedwaith lluosydd pwrpasol
Defnyddiwch elfennau rhesymeg

Gwerth Diofyn

Disgrifiad

Nodwch werth cyson porthladd datab[].

Heb ei arwyddo

Nodwch fformat y cynrychioliad ar gyfer mewnbynnau dataa[] a datab[].

Defnyddiwch yr ïon gweithredu diofyn

Dewiswch y dull a ddymunir i bennu lled y porthladd canlyniad[].

4.7.3. Piblinellu

Tabl 14. Pibellau Tab

Paramedr

Gwerth

Ydych chi am biblinellu'r swyddogaeth?

Piblinell

Nac ydw Ydw

Math o Arwydd Clir Latency

Unrhyw werth sy'n fwy na 0.
DIM ACLR SCLR

Creu cloc 'clken'

—

galluogi cloc

Pa fath o optimeiddio ydych chi ei eisiau?

Math

Ardal Cyflymder Diofyn

Gwerth Diofyn

Disgrifiad

Na 1 DIM
—

Dewiswch Ie i alluogi cofrestr piblinellau i allbwn y lluosydd. Mae galluogi'r gofrestr biblinell yn ychwanegu hwyrni ychwanegol at yr allbwn.
Nodwch yr hwyrni allbwn a ddymunir yn y gylchred cloc.
Nodwch y math o ailosod ar gyfer y gofrestr biblinell. Dewiswch DIM os nad ydych yn defnyddio unrhyw gofrestr piblinellau. Dewiswch ACLR i ddefnyddio clir asyncronig ar gyfer y gofrestr biblinell. Bydd hyn yn cynhyrchu porthladd ACLR. Dewiswch SCLR i ddefnyddio clir cydamserol ar gyfer y gofrestr biblinell. Bydd hyn yn cynhyrchu porthladd SCLR.
Yn pennu galluogi cloc uchel gweithredol ar gyfer porthladd cloc y gofrestr biblinell

Diofyn

Nodwch yr optimeiddio a ddymunir ar gyfer y craidd IP.
Dewiswch Diofyn i osod meddalwedd Intel Quartus Prime i benderfynu ar yr optimeiddio gorau ar gyfer y craidd IP.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 21

683490 | 2020.10.05 Anfon Adborth

5. LPM_ADD_SUB (Ychwanegwr/Tynnwr)

Ffigur 4.

Mae'r craidd IP LPM_ADD_SUB yn gadael i chi weithredu ychwanegwr neu dynnu i adio neu dynnu setiau o ddata i gynhyrchu allbwn sy'n cynnwys swm neu wahaniaeth y gwerthoedd mewnbwn.

Mae'r ffigur canlynol yn dangos y porthladdoedd ar gyfer craidd IP LPM_ADD_SUB.

Porthladdoedd LPM_ADD_SUB

LPM_ADD_SUB add_sub cin

data[]

datab cloc clken[] aclr

canlyniad[] gorlif gorlif

inst

5.1. Nodweddion
Mae'r craidd IP LPM_ADD_SUB yn cynnig y nodweddion canlynol: · Cynhyrchu gwiberod, tynnu, a ychwanegwr/tynnu'n ddeinamig y gellir ei ffurfweddu
swyddogaethau. · Yn cefnogi lled data o 1 did. · Yn cefnogi fformat cynrychioli data megis wedi'i lofnodi a heb ei lofnodi. · Yn cefnogi cario i mewn dewisol (benthyg allan), clir asyncronig, a galluogi cloc
porthladdoedd mewnbwn. · Yn cefnogi cyflawni dewisol (benthyg i mewn) a phorthladdoedd allbwn gorlif. · Yn aseinio naill ai un o'r bysiau data mewnbwn i gysonyn. · Cefnogi piblinellau gyda hwyrni allbwn ffurfweddadwy.

ISO 9001:2015 Cofrestredig

5. LPM_ADD_SUB (Gwiber/Tynnwr) 683490 | 2020.10.05
5.2. Prototeip HDL Verilog
Mae'r prototeip Verilog HDL canlynol wedi'i leoli yn y Verilog Design File (.v) lpm.v yn y cyfeiriadur edasynthesis.
modiwl lpm_add_sub (canlyniad, cout, gorlif, ychwanegu_sub, cin, dataa, datab, cloc, clken, aclr ); paramedr lpm_type = “lpm_add_sub”; paramedr lpm_width = 1; paramedr lpm_direction = “UNUSED”; paramedr lpm_representation = “LLOFNODI”; paramedr lpm_pipeline = 0; paramedr lpm_hint = “UNUSED”; mewnbwn [lpm_width-1:0] dataa, datab; mewnbwn add_sub, cin; cloc mewnbwn; mewnbwn clken; mewnbwn aclr; allbwn [lpm_width-1:0] canlyniad; allbwn cout, gorlif; endmodiwl
5.3. Datganiad Cydran VHDL
Mae datganiad cydran VHDL wedi'i leoli yn y Dyluniad VHDL File (.vhd) LPM_PACK.vhd yn y cyfeirlyfr llyfrgelloeddvhdllpm.
cydran LPM_ADD_SUB generig (LPM_WIDTH : naturiol;
LPM_DIRECTION : string := "UNUSED" ; LPM_REPRESENTATION : string := " LLOFNODWYD " ; LPM_PIPELINE : naturiol := 0; LPM_TYPE : string := L_ADD_SUB ; LPM_HINT : string := "UNUSED" ); porthladd (DATAA : yn std_logic_vector(LPM_WIDTH-1 downto 0); DATAB : yn std_logic_vector(LPM_WIDTH-1 downto 0); ACLR : yn std_logic := '0'; CLOC : in std_logic := '0'; CLKEN : yn std := '1'; CIN : yn std_logic := 'Z'; cydran diwedd;
5.4. VHDL LIBRARY_USE Datganiad
Nid oes angen y datganiad VHDL LLYFRGELL-DEFNYDDIO os ydych yn defnyddio'r Datganiad Cydran VHDL.
LLYFRGELL lpm; DEFNYDDIO lpm.lpm_components.all;
5.5. Porthladdoedd
Mae'r tablau canlynol yn rhestru'r pyrth mewnbwn ac allbwn ar gyfer craidd IP LPM_ADD_SUB.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 23

5. LPM_ADD_SUB (Gwiber/Tynnwr) 683490 | 2020.10.05

Tabl 15. Porthladdoedd Mewnbwn Craidd LPM_ADD_SUB IP

Enw Porthladd

Angenrheidiol

Disgrifiad

cin

Nac ydw

Cario i mewn i'r darn lefel isel. Ar gyfer gweithrediadau adio, y gwerth rhagosodedig yw 0. Ar gyfer

gweithrediadau tynnu, y gwerth rhagosodedig yw 1.

data[]

Oes

Mewnbynnu data. Mae maint y porth mewnbwn yn dibynnu ar werth paramedr LPM_WIDTH.

data[]

Oes

Mewnbynnu data. Mae maint y porth mewnbwn yn dibynnu ar werth paramedr LPM_WIDTH.

ychwanegu_is

Nac ydw

Porth mewnbwn dewisol i alluogi newid deinamig rhwng y wiber a'r tynnu

swyddogaethau. Os defnyddir y paramedr LPM_DIRECTION, ni ellir defnyddio add_sub. Os

wedi'i hepgor, y gwerth rhagosodedig yw ADD. Mae Intel yn argymell eich bod chi'n defnyddio'r

LPM_DIRECTION paramedr i nodi gweithrediad y ffwythiant LPM_ADD_SUB,

yn hytrach na neilltuo cysonyn i'r porth add_sub.

cloc

Nac ydw

Mewnbwn ar gyfer defnydd piblinell. Mae'r porthladd cloc yn darparu'r mewnbwn cloc ar gyfer piblinell

gweithrediad. Ar gyfer gwerthoedd LPM_PIPELINE heblaw 0 (diofyn), rhaid i'r porth cloc fod

galluogi.

clken

Nac ydw

Galluogi cloc ar gyfer defnydd wedi'i biblinellu. Pan fydd y porthladd clken yn cael ei haeru'n uchel, bydd y wiber /

gweithrediad tynnu yn digwydd. Pan fydd y signal yn isel, nid oes unrhyw weithrediad yn digwydd. Os

wedi'i hepgor, y gwerth rhagosodedig yw 1.

aclr

Nac ydw

Asyncronig clir ar gyfer defnydd piblinellau. Mae'r biblinell yn cychwyn i un anniffiniedig (X)

lefel rhesymeg. Gellir defnyddio'r porthladd aclr ar unrhyw adeg i ailosod y biblinell i bob 0,

yn asyncronig i signal y cloc.

Tabl 16. Porthladdoedd Allbwn Craidd LPM_ADD_SUB IP

Enw Porthladd

Angenrheidiol

Disgrifiad

canlyniad[]

Oes

Allbwn data. Mae maint y porthladd allbwn yn dibynnu ar y paramedr LPM_WIDTH

gwerth.

cowt

Nac ydw

Cyflawni (benthyg i mewn) y darn mwyaf arwyddocaol (MSB). Mae gan y porthladd cout corfforol

dehongliad fel cyflawni (benthyg i mewn) yr MSB. Mae'r porthladd cowt yn canfod

gorlif mewn gweithrediadau HEB LLOFNODI. Mae'r porthladd cowt yn gweithredu yn yr un modd ar gyfer

Gweithrediadau WEDI EU LLOFNODI a HEB LLOFNODI.

gorlif

Nac ydw

Allbwn eithriad gorlif dewisol. Mae gan y porthladd gorlif ddehongliad corfforol fel

XOR y cario i mewn i'r MSB gyda chyflawni'r MSB. Y porthladd gorlif

yn honni pan fydd canlyniadau yn fwy na'r trachywiredd sydd ar gael, ac yn cael ei ddefnyddio dim ond pan fydd y

LPM_REPRESENTATION gwerth paramedr wedi'i ARWYDDO.

5.6. Paramedrau

Mae'r tabl canlynol yn rhestru paramedrau craidd LPM_ADD_SUB IP.

Tabl 17. Paramedrau Craidd LPM_ADD_SUB IP

Enw Paramedr LPM_WIDTH

Math Cyfanrif

Angenrheidiol Oes

Disgrifiad
Yn pennu lled y porthladdoedd dataa[], datab[], a chanlyniad[].

LPM_DIRECTION

Llinyn

Nac ydw

Y gwerthoedd yw ADD, IS, ac HEB EU DEFNYDDIO. Os caiff ei hepgor, y gwerth rhagosodedig yw DEFAULT, sy'n cyfarwyddo'r paramedr i gymryd ei werth o'r porth add_sub. Ni ellir defnyddio'r porth add_sub os defnyddir LPM_DIRECTION. Mae Intel yn argymell eich bod yn defnyddio'r paramedr LPM_DIRECTION i nodi gweithrediad y swyddogaeth LPM_ADD_SUB, yn hytrach na aseinio cysonyn i'r porth add_sub.
parhad…

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 24

Anfon Adborth

5. LPM_ADD_SUB (Gwiber/Tynnwr) 683490 | 2020.10.05

Enw Paramedr LPM_REPRESENTATION LPM_PIPELINE LPM_HINT LPM_TYPE ONE_INPUT_IS_CONSTANT MAXIMIZE_SPEED
INTENDED_DEVICE_FAMILY

Math Llinynnol Cyfanrif Llinynnol Llinynnol Cyfanrif Llinynnol
Llinyn

Gofynnol Na Na Na Na Na Na Na
Nac ydw

Disgrifiad
Yn nodi'r math o ychwanegiad a gyflawnir. Mae gwerthoedd wedi'u LLOFNODI ac HEB EU LLOFNODI. Os caiff ei hepgor, mae'r gwerth rhagosodedig wedi'i ARWYDDO. Pan fydd y paramedr hwn wedi'i ARWYDDO, mae'r ychwanegwr/tynnu data yn dehongli'r mewnbwn data fel cyflenwad llofnod dau.
Yn pennu nifer y cylchoedd cloc hwyrni sy'n gysylltiedig â'r allbwn canlyniad[]. Mae gwerth o sero (0) yn dangos nad oes cuddni'n bodoli, ac y bydd ffwythiant cyfunol yn unig yn cael ei amrantu. Os caiff ei hepgor, y gwerth rhagosodedig yw 0 (di-biblinell).
Yn eich galluogi i nodi paramedrau Intel-benodol mewn dylunio VHDL files (.vhd). Y gwerth rhagosodedig yw HEB DDEFNYDDIO.
Yn nodi enw endid y llyfrgell modiwlau paramedr (LPM) mewn dyluniad VHDL files.
Paramedr Intel-benodol. Rhaid i chi ddefnyddio'r paramedr LPM_HINT i nodi'r paramedr ONE_INPUT_IS_CONSTANT mewn dyluniad VHDL files. Y gwerthoedd yw OES, NAC OES, ac HEB EU DEFNYDDIO. Yn darparu mwy o optimeiddio os yw un mewnbwn yn gyson. Os caiff ei hepgor, y gwerth rhagosodedig yw NA.
Paramedr Intel-benodol. Rhaid i chi ddefnyddio'r paramedr LPM_HINT i nodi'r paramedr MAXIMIZE_SPEED mewn dyluniad VHDL files. Gallwch nodi gwerth rhwng 0 a 10. Os caiff ei ddefnyddio, mae meddalwedd Intel Quartus Prime yn ceisio gwneud y gorau o enghraifft benodol o'r swyddogaeth LPM_ADD_SUB ar gyfer cyflymder yn hytrach na'r gallu i'w defnyddio, ac mae'n diystyru gosodiad yr opsiwn rhesymeg Techneg Optimeiddio. Os nad yw MAXIMIZE_SPEED yn cael ei ddefnyddio, defnyddir gwerth yr opsiwn Techneg Optimeiddio yn lle hynny. Os yw'r gosodiad ar gyfer MAXIMIZE_SPEED yn 6 neu'n uwch, mae'r Crynhoydd yn optimeiddio'r craidd IP LPM_ADD_SUB ar gyfer cyflymder uwch gan ddefnyddio cadwyni cario; os yw'r gosodiad yn 5 neu lai, mae'r Compiler yn gweithredu'r dyluniad heb gadwyni cario. Rhaid nodi'r paramedr hwn ar gyfer dyfeisiau Seiclon, Stratix, a Stratix GX dim ond pan na ddefnyddir y porth add_sub.
Defnyddir y paramedr hwn at ddibenion modelu ac efelychu ymddygiadol. Mae'r golygydd paramedr yn cyfrifo gwerth y paramedr hwn.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 25

683490 | 2020.10.05 Anfon Adborth

6. LPM_COMPARE (Cymharydd)

Ffigur 5.

Mae craidd IP LPM_COMPARE yn cymharu gwerth dwy set o ddata i bennu'r berthynas rhyngddynt. Yn ei ffurf symlaf, gallwch ddefnyddio adwy NEU unigryw i benderfynu a yw dau ddarn o ddata yn hafal.

Mae'r ffigur canlynol yn dangos y porthladdoedd ar gyfer craidd IP LPM_COMPARE.

LPM_COMPARE Porthladdoedd

LPM_COMPARE

clken

alb

aeb

data[]

agb

data[]

oed

cloc

aneb

aclr

aleb

inst

6.1. Nodweddion
Mae craidd IP LPM_COMPARE yn cynnig y nodweddion canlynol: · Yn cynhyrchu swyddogaeth gymharydd i gymharu dwy set o ddata · Yn cefnogi lled data o 1 did · Yn cefnogi fformat cynrychioli data fel wedi'i lofnodi a heb ei lofnodi · Yn cynhyrchu'r mathau canlynol o allbwn:
— alb (mae mewnbwn A yn llai na mewnbwn B) — aeb (mae mewnbwn A yn hafal i fewnbwn B) — agb (mae mewnbwn A yn fwy na mewnbwn B) — oedran (mae mewnbwn A yn fwy na neu'n hafal i fewnbwn B) — aneb ( nid yw mewnbwn A yn hafal i fewnbwn B) — aleb (mae mewnbwn A yn llai na neu'n hafal i fewnbwn B) · Yn cynnal pyrth mewnbwn clir asyncronaidd dewisol a chloc · Yn aseinio mewnbwn y datab[] i gysonyn · Yn cefnogi piblinellau gyda hwyrni allbwn ffurfweddadwy

ISO 9001:2015 Cofrestredig

6. LPM_COMPARE (Cymharydd) 683490 | 2020.10.05
6.2. Prototeip HDL Verilog
Mae'r prototeip Verilog HDL canlynol wedi'i leoli yn y Verilog Design File (.v) lpm.v yn y cyfeiriadur edasynthesis.
modiwl lpm_compare ( alb, aeb, agb, aleb, aneb, oed, dataa, datab, cloc, clken, aclr ); paramedr lpm_type = “lpm_compare”; paramedr lpm_width = 1; parameter lpm_representation = “UNSIGNED”; paramedr lpm_pipeline = 0; paramedr lpm_hint = “UNUSED”; mewnbwn [lpm_width-1:0] dataa, datab; cloc mewnbwn; mewnbwn clken; mewnbwn aclr; allbwn alb, aeb, agb, aleb, aneb, ageb; endmodiwl
6.3. Datganiad Cydran VHDL
Mae datganiad cydran VHDL wedi'i leoli yn y Dyluniad VHDL File (.vhd) LPM_PACK.vhd yn y cyfeirlyfr llyfrgelloeddvhdllpm.
cydran LPM_COMPARE generig ( LPM_WIDTH : naturiol;
LPM_REPRESENTATION : string := "UNSIGNED" ; LPM_PIPELINE : naturiol := 0; LPM_TYPE : string := L_COMPARE ; LPM_HINT : string := "UNUSED" ); porthladd (DATAA : yn std_logic_vector(LPM_WIDTH-1 downto 0); DATAB : yn std_logic_vector(LPM_WIDTH-1 downto 0); ACLR : yn std_logic := '0'; CLOC : in std_logic := '0'; CLKEN : yn std := '1'; AGB : allan std_logic; cydran diwedd;
6.4. VHDL LIBRARY_USE Datganiad
Nid oes angen y datganiad VHDL LLYFRGELL-DEFNYDDIO os ydych yn defnyddio'r Datganiad Cydran VHDL.
LLYFRGELL lpm; DEFNYDDIO lpm.lpm_components.all;
6.5. Porthladdoedd
Mae'r tablau canlynol yn rhestru'r porthladdoedd mewnbwn ac allbwn ar gyfer craidd IP LMP_COMPARE.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 27

6. LPM_COMPARE (Cymharydd) 683490 | 2020.10.05

Tabl 18. LPM_COMPARE Porthladdoedd Mewnbwn craidd IP

Enw Porthladd

Angenrheidiol

Disgrifiad

data[]

Oes

Mewnbynnu data. Mae maint y porth mewnbwn yn dibynnu ar werth paramedr LPM_WIDTH.

data[]

Oes

Mewnbynnu data. Mae maint y porth mewnbwn yn dibynnu ar werth paramedr LPM_WIDTH.

cloc

Nac ydw

Mewnbwn cloc ar gyfer defnydd wedi'i biblinellu. Mae'r porthladd cloc yn darparu'r mewnbwn cloc ar gyfer piblinell

gweithrediad. Ar gyfer gwerthoedd LPM_PIPELINE heblaw 0 (diofyn), rhaid i'r porth cloc fod

galluogi.

clken

Nac ydw

Galluogi cloc ar gyfer defnydd wedi'i biblinellu. Pan haerir y porthladd clken yn uchel, y

gweithrediad cymharu yn digwydd. Pan fydd y signal yn isel, nid oes unrhyw weithrediad yn digwydd. Os

wedi'i hepgor, y gwerth rhagosodedig yw 1.

aclr

Nac ydw

Asyncronig clir ar gyfer defnydd piblinellau. Mae'r biblinell yn cychwyn i resymeg anniffiniedig (X).

lefel. Gellir defnyddio'r porthladd aclr ar unrhyw adeg i ailosod y biblinell i bob 0,

yn asyncronig i signal y cloc.

Tabl 19. LPM_COMPARE Porthladdoedd Allbwn craidd IP

Enw Porthladd

Angenrheidiol

Disgrifiad

alb

Nac ydw

Porth allbwn ar gyfer y cymharydd. Honnir a yw mewnbwn A yn llai na mewnbwn B.

aeb

Nac ydw

Porth allbwn ar gyfer y cymharydd. Honnir a yw mewnbwn A yn hafal i fewnbwn B.

agb

Nac ydw

Porth allbwn ar gyfer y cymharydd. Honnir a yw mewnbwn A yn fwy na mewnbwn B.

oed

Nac ydw

Porth allbwn ar gyfer y cymharydd. Honnir a yw mewnbwn A yn fwy neu'n hafal i fewnbwn

aneb

Nac ydw

Porth allbwn ar gyfer y cymharydd. Honnir os nad yw mewnbwn A yn hafal i fewnbwn B.

aleb

Nac ydw

Porth allbwn ar gyfer y cymharydd. Honnir a yw mewnbwn A yn llai na neu'n hafal i fewnbwn B.

6.6. Paramedrau

Mae'r tabl canlynol yn rhestru'r paramedrau ar gyfer craidd IP LPM_COMPARE.

Tabl 20. Paramedrau craidd IP LPM_COMPARE

Enw Paramedr

Math

Angenrheidiol

LPM_WIDTH

Cyfanrif Ydy

LPM_REPRESENTATION

Llinyn

Nac ydw

LPM_PIPELINE

Cyfanrif Rhif

LPM_HINT

Llinyn

Nac ydw

Disgrifiad
Yn pennu lled y porthladdoedd dataa[] a datab[].
Yn nodi'r math o gymhariaeth a gyflawnwyd. Mae gwerthoedd wedi'u LLOFNODI ac HEB EU LLOFNODI. Os caiff ei hepgor, mae'r gwerth rhagosodedig WEDI EI DDILWYDD. Pan osodir y gwerth paramedr hwn i ARWYDDO, mae'r cymharydd yn dehongli'r mewnbwn data fel cyflenwad llofnod dau.
Yn pennu nifer y cylchoedd cloc o hwyrni sy'n gysylltiedig ag allbwn yr alb, aeb, agb, ageb, aleb, neu aneb. Mae gwerth o sero (0) yn dangos nad oes cuddni'n bodoli, ac y bydd ffwythiant cyfunol yn unig yn cael ei amrantu. Os caiff ei hepgor, y gwerth rhagosodedig yw 0 (heb ei biblinell).
Yn eich galluogi i nodi paramedrau Intel-benodol mewn dylunio VHDL files (.vhd). Y gwerth rhagosodedig yw HEB DDEFNYDDIO.
parhad…

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 28

Anfon Adborth

6. LPM_COMPARE (Cymharydd) 683490 | 2020.10.05
Enw Paramedr LPM_TYPE INTENDED_DEVICE_FAMILY
ONE_INPUT_IS_CONSTANT

Math Llinyn Llinyn
Llinyn

Gofynnol Na Na
Nac ydw

Disgrifiad
Yn nodi enw endid y llyfrgell modiwlau paramedr (LPM) mewn dyluniad VHDL files.
Defnyddir y paramedr hwn at ddibenion modelu ac efelychu ymddygiadol. Mae'r golygydd paramedr yn cyfrifo gwerth y paramedr hwn.
Paramedr Intel-benodol. Rhaid i chi ddefnyddio'r paramedr LPM_HINT i nodi'r paramedr ONE_INPUT_IS_CONSTANT mewn dyluniad VHDL files. Y gwerthoedd yw OES, NAC OES, neu HEB EU DEFNYDDIO. Yn darparu mwy o optimeiddio os yw mewnbwn yn gyson. Os caiff ei hepgor, y gwerth rhagosodedig yw NA.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 29

683490 | 2020.10.05 Anfon Adborth

7. ALTECC (Cod Cywiro Gwall: Amgodiwr/Datgodiwr) Craidd IP

Ffigur 6.

Mae Intel yn darparu craidd IP ATECC i weithredu ymarferoldeb ECC. Mae ECC yn canfod data llygredig sy'n digwydd ar ochr y derbynnydd wrth drosglwyddo data. Mae'r dull cywiro gwallau hwn yn fwyaf addas ar gyfer sefyllfaoedd lle mae gwallau'n digwydd ar hap yn hytrach nag mewn pyliau.

Mae'r ECC yn canfod gwallau trwy'r broses o amgodio a datgodio data. Am gynample, pan fydd yr ECC yn cael ei gymhwyso mewn cais trawsyrru, mae data a ddarllenwyd o'r ffynhonnell yn cael eu hamgodio cyn eu hanfon at y derbynnydd. Mae'r allbwn (gair cod) o'r amgodiwr yn cynnwys y data crai sydd wedi'i atodi gyda nifer y didau paredd. Mae union nifer y didau cydraddoldeb a atodir yn dibynnu ar nifer y didau yn y data mewnbwn. Yna trosglwyddir y gair cod a gynhyrchir i'r gyrchfan.

Mae'r derbynnydd yn derbyn y gair cod ac yn ei ddadgodio. Mae gwybodaeth a geir gan y datgodiwr yn pennu a yw gwall yn cael ei ganfod. Mae'r datgodiwr yn canfod gwallau un-did a dwbl, ond dim ond gwallau un-did y gall eu trwsio yn y data llygredig. Y math hwn o ECC yw canfod gwall dwbl cywiro gwall sengl (SECDED).

Gallwch chi ffurfweddu swyddogaethau amgodiwr a datgodiwr craidd IP ALTECC. Mae'r mewnbwn data i'r amgodiwr wedi'i amgodio i gynhyrchu gair cod sy'n gyfuniad o'r mewnbwn data a'r darnau cydraddoldeb a gynhyrchir. Mae'r gair cod a gynhyrchir yn cael ei drosglwyddo i'r modiwl datgodiwr i'w ddadgodio ychydig cyn cyrraedd ei floc cyrchfan. Mae'r datgodiwr yn cynhyrchu fector syndrom i benderfynu a oes unrhyw wall yn y gair cod a dderbyniwyd. Mae'r datgodiwr yn cywiro'r data dim ond os yw'r gwall un-did o'r darnau data. Nid oes unrhyw signal yn cael ei fflagio os yw'r gwall un-did yn dod o'r darnau paredd. Mae gan y datgodiwr hefyd signalau baner i ddangos statws y data a dderbyniwyd a'r camau a gymerwyd gan y datgodiwr, os o gwbl.

Mae'r ffigurau canlynol yn dangos y porthladdoedd ar gyfer craidd IP ALTECC.

Porthladdoedd Amgodiwr ALTECC

ALTECC_ENCODER

data[]

q[]

cloc

clocsen

aclr

inst

ISO 9001:2015 Cofrestredig

7. ALTECC (Cod Cywiro Gwall: Amgodiwr/Datgodiwr) Craidd IP 683490 | 2020.10.05

Ffigur 7. Porthladdoedd Datgodiwr ALTECC

ALTECC_DECODER

data[] cloc cloc

q[] gwall_detected err_cywiro
cyfeiliorn_ angheuol

aclr

inst

7.1. Nodweddion Amgodiwr ALTECC

Mae craidd IP amgodiwr ALTECC yn cynnig y nodweddion canlynol: · Perfformio amgodio data gan ddefnyddio'r cynllun Hamming Coding · Cefnogi lled data o 2 did · Cefnogi fformat cynrychioli data wedi'i lofnodi a heb ei lofnodi · Cefnogi piblinellau gyda hwyrni allbwn o gylchred cloc un neu ddau · Cefnogi dewisol clir asyncronaidd a phorthladdoedd galluogi cloc

Mae craidd IP amgodiwr ALTECC yn cymryd i mewn ac yn amgodio'r data gan ddefnyddio'r cynllun Hamming Coding. Mae'r cynllun Hamming Coding yn deillio'r darnau cydraddoldeb ac yn eu hatodi i'r data gwreiddiol i gynhyrchu'r gair cod allbwn. Mae nifer y didau cydraddoldeb a atodir yn dibynnu ar led y data.

Mae'r tabl canlynol yn rhestru nifer y didau paredd sydd wedi'u hatodi ar gyfer gwahanol ystodau o led data. Mae'r golofn Cyfanswm Didau yn cynrychioli cyfanswm y didau data mewnbwn a'r didau paredd atodedig.

Tabl 21 .

Nifer y Darnau Cydraddoldeb a'r Gair Cod yn ôl Lled Data

Lled Data

Nifer y Darnau Cydraddoldeb

Cyfanswm Darnau (Cod Word)

2-4

3+1

6-8

5-11

4+1

10-16

12-26

5+1

18-32

27-57

6+1

34-64

58-64

7+1

66-72

Mae'r tarddiad did paredd yn defnyddio gwiriad cyfartaledd. Mae'r 1 did ychwanegol (a ddangosir yn y tabl fel +1) wedi'i atodi i'r didau paredd fel MSB y gair cod. Mae hyn yn sicrhau bod gan y gair cod eilrif o 1au. Am gynample, os yw lled y data yn 4 did, mae 4 did paredd yn cael eu hatodi i'r data i ddod yn air cod gyda chyfanswm o 8 did. Os oes gan 7 did o LSB y gair cod 8-did odrif o 1, 8 did (MSB) y gair cod yw 1 sy'n golygu bod cyfanswm yr 1 yn eilrif yn y gair cod.
Mae'r ffigur canlynol yn dangos y gair cod a gynhyrchir a threfniant y didau paredd a'r darnau data mewn mewnbwn data 8-did.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 31

7. ALTECC (Cod Cywiro Gwall: Amgodiwr/Datgodiwr) Craidd IP 683490 | 2020.10.05

Ffigur 8.

Trefniant Darnau Cydraddoldeb a Darnau Data mewn Gair Cod a Gynhyrchir 8-Did

MSB

LSB

4 darn cydraddoldeb

4 did data

Mae craidd IP amgodiwr ALTECC yn derbyn lled mewnbwn o 2 i 64 did yn unig ar yr un pryd. Mae lled mewnbwn o 12 did, 29 did, a 64 did, sy'n ddelfrydol ar gyfer dyfeisiau Intel, yn cynhyrchu allbynnau o 18 did, 36 did, a 72 did yn y drefn honno. Gallwch reoli'r cyfyngiad dewis didau yn y golygydd paramedr.

7.2. Prototeip HDL Verilog (ALTECC_ENCODER)
Mae'r prototeip Verilog HDL canlynol wedi'i leoli yn y Verilog Design File (.v) lpm.v yn y cyfeiriadur edasynthesis.
modiwl altecc_encoder #( parameter intended_device_family = “heb ei ddefnyddio”, paramedr lpm_pipeline = 0, paramedr width_codeword = 8, lled paramedr_dataword = 8, paramedr lpm_type = “altecc_encoder”, paramedr lpm_hint = “heb ei ddefnyddio”) (gwifren mewnbwn, aclr, mewnbwn cloc gwifren cloc gwifren, gwifren mewnbwn [width_dataword-1:0] data, gwifren allbwn [width_codeword-1:0] q); endmodiwl

7.3. Prototeip HDL Verilog (ALTECC_DECODER)
Mae'r prototeip Verilog HDL canlynol wedi'i leoli yn y Verilog Design File (.v) lpm.v yn y cyfeiriadur edasynthesis.
modiwl altecc_decoder #( parameter intended_device_family = “heb ei ddefnyddio”, paramedr lpm_pipeline = 0, paramedr width_codeword = 8, lled paramedr_dataword = 8, paramedr lpm_type = “altecc_decoder”, paramedr lpm_hint = “heb ei ddefnyddio”) (gwifren mewnbwn, aclr, mewnbwn cloc gwifren clocen gwifren, gwifren mewnbwn [width_codeword-1:0] data, gwifren allbwn err_corrected, gwifren allbwn err_detected, gwifren allan err_fatal, gwifren allbwn [width_dataword-1:0] q); endmodiwl

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 32

Anfon Adborth

7. ALTECC (Cod Cywiro Gwall: Amgodiwr/Datgodiwr) Craidd IP 683490 | 2020.10.05
7.4. Datganiad Cydran VHDL (ALTECC_ENCODER)
Mae datganiad cydran VHDL wedi'i leoli yn y Dyluniad VHDL File (.vhd) altera_mf_components.vhd yn y cyfeirlyfr llyfrgelloeddvhdlaltera_mf.
cydran altecc_encoder generig ( intended_device_family:string := "heb ei ddefnyddio"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED”; lpm_type:string := “ ”); porth( aclr: yn std_logic := '0'; cloc: yn std_logic := '0'; clocio: yn std_logic := '1'; data: yn std_logic_vector(lled_dataword-1 i lawr i 0); q: allan std_logic_vector(width_codeword -1 i lawr i 0)); cydran diwedd;
7.5. Datganiad Cydran VHDL (ALTECC_DECODER)
Mae datganiad cydran VHDL wedi'i leoli yn y Dyluniad VHDL File (.vhd) altera_mf_components.vhd yn y cyfeirlyfr llyfrgelloeddvhdlaltera_mf.
cydran altecc_decoder generig ( intended_device_family:string := "heb ei ddefnyddio"; lpm_pipeline:natural := 0; width_codeword:natural := 8; width_dataword:natural := 8; lpm_hint:string := “UNUSED”; lpm_type:string := “ ”); port( aclr: in std_logic := '0'; cloc: yn std_logic := '0'; clocio: yn std_logic := '1'; data: yn std_logic_vector(width_codeword-1 downto 0); err_corrected : allan std_logic; err_detected : allan std_logic; q: allan std_logic_vector(width_dataword-1 downto 0); cydran diwedd;
7.6. VHDL LIBRARY_USE Datganiad
Nid oes angen y datganiad VHDL LLYFRGELL-DEFNYDDIO os ydych yn defnyddio'r Datganiad Cydran VHDL.
LLYFRGELL altera_mf; DEFNYDDIO altera_mf.altera_mf_components.all;
7.7. Porthladdoedd Encoder
Mae'r tablau canlynol yn rhestru'r porthladdoedd mewnbwn ac allbwn ar gyfer craidd IP amgodiwr ALTECC.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 33

7. ALTECC (Cod Cywiro Gwall: Amgodiwr/Datgodiwr) Craidd IP 683490 | 2020.10.05

Tabl 22. Porthladdoedd Mewnbwn Amgodiwr ALTECC

Enw Porthladd

Angenrheidiol

Disgrifiad

data[]

Oes

Porth mewnbwn data. Mae maint y porth mewnbwn yn dibynnu ar y WIDTH_DATAWORD

gwerth paramedr. Mae'r porth data[] yn cynnwys y data crai i'w amgodio.

cloc

Oes

Porth mewnbwn cloc sy'n darparu'r signal cloc i gydamseru'r gweithrediad amgodio.

Mae angen y porth cloc pan fo'r gwerth LPM_PIPELINE yn fwy na 0.

clocsen

Nac ydw

Galluogi cloc. Os caiff ei hepgor, y gwerth rhagosodedig yw 1.

aclr

Nac ydw

Mewnbwn clir asyncronaidd. Gellir defnyddio'r signal aclr uchel gweithredol ar unrhyw adeg i

glirio'r cofrestrau yn anghydamserol.

Tabl 23. Porthladdoedd Allbwn Amgodiwr ALTECC

Enw Porth q[]

Angenrheidiol Oes

Disgrifiad
Porth allbwn data wedi'i amgodio. Mae maint y porthladd allbwn yn dibynnu ar werth paramedr WIDTH_CODEWORD.

7.8. Porthladdoedd dadgodiwr

Mae'r tablau canlynol yn rhestru'r porthladdoedd mewnbwn ac allbwn ar gyfer craidd IP datgodiwr ALTECC.

Tabl 24. Porthladdoedd Mewnbwn Datgodiwr ALTECC

Enw Porthladd

Angenrheidiol

Disgrifiad

data[]

Oes

Porth mewnbwn data. Mae maint y porth mewnbwn yn dibynnu ar werth paramedr WIDTH_CODEWORD.

cloc

Oes

Porth mewnbwn cloc sy'n darparu'r signal cloc i gydamseru'r gweithrediad amgodio. Mae angen y porth cloc pan fo'r gwerth LPM_PIPELINE yn fwy na 0.

clocsen

Nac ydw

Galluogi cloc. Os caiff ei hepgor, y gwerth rhagosodedig yw 1.

aclr

Nac ydw

Mewnbwn clir asyncronaidd. Gellir defnyddio'r signal aclr uchel gweithredol ar unrhyw adeg i glirio'r cofrestrau yn asyncronig.

Tabl 25. Porthladdoedd Allbwn Decoder ALTECC

Enw Porth q[]

Angenrheidiol Oes

Disgrifiad
Porth allbwn data wedi'i ddatgodio. Mae maint y porthladd allbwn yn dibynnu ar werth paramedr WIDTH_DATAWORD.

err_detected Ydw

Baner signal i adlewyrchu statws y data a dderbyniwyd ac yn nodi unrhyw wallau a ganfuwyd.

err_correcte Ydw d

Arwydd baner i adlewyrchu statws y data a dderbyniwyd. Yn dynodi gwall un did wedi'i ganfod a'i gywiro. Gallwch ddefnyddio'r data oherwydd ei fod eisoes wedi'i gywiro.

cyfeiliorn_ angheuol

Oes

Arwydd baner i adlewyrchu statws y data a dderbyniwyd. Yn dynodi gwall did dwbl a ganfuwyd, ond heb ei gywiro. Rhaid i chi beidio â defnyddio'r data os caiff y signal hwn ei honni.

syn_e

Nac ydw

Signal allbwn a fydd yn mynd yn uchel pryd bynnag y canfyddir gwall un-did ar y paredd

darnau.

7.9. Paramedrau Encoder
Mae'r tabl canlynol yn rhestru'r paramedrau ar gyfer craidd IP amgodiwr ALTECC.

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 34

Anfon Adborth

7. ALTECC (Cod Cywiro Gwall: Amgodiwr/Datgodiwr) Craidd IP 683490 | 2020.10.05

Tabl 26. Paramedrau Amgodiwr ALTECC

Enw Paramedr

Math

Angenrheidiol

Disgrifiad

WIDTH_DATAWORD

Cyfanrif Ydy

Yn pennu lled y data crai. Mae'r gwerthoedd rhwng 2 a 64. Os caiff ei hepgor, y gwerth rhagosodedig yw 8.

WIDTH_CODEWORD

Cyfanrif Ydy

Yn pennu lled y gair cod cyfatebol. Mae'r gwerthoedd dilys rhwng 6 a 72, heb gynnwys 9, 17, 33, a 65. Os cânt eu hepgor, y gwerth rhagosodedig yw 13.

LPM_PIPELINE

Cyfanrif Rhif

Yn pennu'r biblinell ar gyfer y gylched. Mae'r gwerthoedd rhwng 0 a 2. Os yw'r gwerth yn 0, nid yw'r porthladdoedd wedi'u cofrestru. Os yw'r gwerth yn 1, mae'r porthladdoedd allbwn wedi'u cofrestru. Os yw'r gwerth yn 2, mae'r porthladdoedd mewnbwn ac allbwn wedi'u cofrestru. Os caiff ei hepgor, y gwerth rhagosodedig yw 0.

7.10. Paramedrau datgodiwr

Mae'r tabl canlynol yn rhestru paramedrau craidd IP datgodiwr ALTECC.

Tabl 27. Paramedrau Datgodiwr ALTECC

Enw Paramedr WIDTH_DATAWORD

Math Cyfanrif

Angenrheidiol

Disgrifiad

Oes

Yn pennu lled y data crai. Gwerthoedd yw 2 i 64. Yr

y gwerth diofyn yw 8.

WIDTH_CODEWORD

Cyfanrif

Oes

Yn pennu lled y gair cod cyfatebol. Y gwerthoedd yw 6

i 72, heb gynnwys 9, 17, 33, a 65. Os caiff ei hepgor, y gwerth rhagosodedig

yw 13.

LPM_PIPELINE

Cyfanrif

Nac ydw

Yn pennu cofrestr y gylched. Gwerthoedd yw o 0 i 2. Os bydd y

gwerth yw 0, ni weithredir cofrestr. Os yw'r gwerth yn 1, bydd y

allbwn yn cael ei gofrestru. Os yw'r gwerth yn 2, mae'r mewnbwn a'r

allbwn yn cael eu cofrestru. Os yw'r gwerth yn fwy na 2, ychwanegol

caiff cofrestrau eu gweithredu ar yr allbwn ar gyfer yr ychwanegol

latencies. Os caiff ei hepgor, y gwerth rhagosodedig yw 0.

Creu porth 'syn_e'

Cyfanrif

Nac ydw

Trowch y paramedr hwn ymlaen i greu porth syn_e.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 35

683490 | 2020.10.05 Anfon Adborth

8. Intel FPGA Lluoswch Gwiber IP Craidd

Ffigur 9.

Mae craidd IP Intel FPGA Multiply Adder (Intel Stratix 10, Intel Arria 10, a Intel Cyclone 10 GX) neu ALTERA_MULT_ADD (dyfeisiau Arria V, Stratix V, a Cyclone V) yn caniatáu ichi weithredu lluosogwr-gwiber.

Mae'r ffigur canlynol yn dangos y porthladdoedd ar gyfer y Intel FPGA Multiply Adder neu ALTERA_MULT_ADD IP craidd.

Gwiber Lluosi Intel FPGA neu Borthladdoedd ALTERA_MULT_ADD

Intel FPGA Lluosi Adder neu ALTERA_MULT_ADD

dataa[] signa datab[] signb datac[] coefsel0[] coefsel1[] coefsel2[] coefsel3[] addnsub1 addnsub3 aclr/sclr[] scanina[] cloc0 cloc1 cloc2 ena0 ena1 ena2 sload_accum
cadwynin accum_sload[]

scanouta[] canlyniad[]

aclr0 aclr1

inst
Mae lluosydd-gwiber yn derbyn parau o fewnbynnau, yn lluosi'r gwerthoedd gyda'i gilydd ac yna'n ychwanegu at neu'n tynnu o gynhyrchion pob pâr arall.
Os yw lled pob un o'r data mewnbwn yn 9-did o led neu'n llai, mae'r swyddogaeth yn defnyddio'r ffurfwedd lluosydd mewnbwn 9 x 9 did yn y bloc DSP ar gyfer dyfeisiau sy'n cefnogi cyfluniad 9 x 9. Os na, mae'r bloc DSP yn defnyddio lluosyddion mewnbwn 18 × 18-did i brosesu data gyda lled rhwng 10 did a 18 did. Os bydd creiddiau lluosog Intel FPGA Multiply Adder neu ALTERA_MULT_ADD IP yn digwydd mewn dyluniad, dosberthir y ffwythiannau i fel

ISO 9001:2015 Cofrestredig

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05
llawer o flociau DSP gwahanol â phosibl fel bod llwybro i'r blociau hyn yn fwy hyblyg. Mae llai o luosyddion fesul bloc DSP yn caniatáu mwy o ddewisiadau llwybro i'r bloc trwy leihau llwybrau i weddill y ddyfais.
Mae'r cofrestrau a'r cofrestrau piblinell ychwanegol ar gyfer y signalau canlynol hefyd yn cael eu gosod y tu mewn i'r bloc DSP: · Mewnbynnu data · Wedi'i lofnodi neu heb ei lofnodi dewiswch · Adio neu dynnu dewiswch · Cynhyrchion lluosyddion
Yn achos y canlyniad allbwn, gosodir y gofrestr gyntaf yn y bloc DSP. Fodd bynnag, mae'r cofrestrau cuddni ychwanegol yn cael eu gosod mewn elfennau rhesymeg y tu allan i'r bloc. Ymylol i'r bloc DSP, gan gynnwys mewnbynnau data i'r lluosydd, mewnbynnau signal rheoli, ac allbynnau'r wiber, defnyddiwch lwybr rheolaidd i gyfathrebu â gweddill y ddyfais. Mae pob cysylltiad yn y swyddogaeth yn defnyddio llwybro pwrpasol y tu mewn i'r bloc DSP. Mae'r llwybriad pwrpasol hwn yn cynnwys y cadwyni cofrestr sifft pan fyddwch yn dewis yr opsiwn i symud data mewnbwn cofrestredig lluosydd o un lluosydd i luosydd cyfagos.
I gael rhagor o wybodaeth am flociau DSP yn unrhyw un o gyfresi dyfeisiau Stratix V, ac Arria V, cyfeiriwch at y bennod Blociau DSP yn y llawlyfrau priodol ar y dudalen Llenyddiaeth a Dogfennaeth Dechnegol.
Gwybodaeth Gysylltiedig AN 306: Gweithredu Lluosyddion mewn Dyfeisiau FPGA
Yn darparu mwy o wybodaeth am weithredu lluosyddion gan ddefnyddio DSP a blociau cof mewn dyfeisiau Intel FPGA.
8.1. Nodweddion
Mae craidd Intel FPGA Multiply Adder neu ALTERA_MULT_ADD IP yn cynnig y nodweddion canlynol: · Yn cynhyrchu lluosydd i gyflawni gweithrediadau lluosi dau gymhleth
rhifau Sylwer: Wrth adeiladu lluosyddion sy'n fwy na'r maint a gefnogir yn frodorol fe all/
effaith perfformiad o ganlyniad i raeadru'r blociau DSP. · Yn cefnogi lled data o 1 256 did · Yn cefnogi fformat cynrychioli data wedi'i lofnodi a heb ei lofnodi · Yn cefnogi piblinellu gyda hwyrni mewnbwn ffurfweddadwy · Yn darparu opsiwn i newid yn ddeinamig rhwng cymorth data wedi'i lofnodi a heb ei lofnodi · Yn darparu opsiwn i newid yn ddeinamig rhwng gweithrediad adio a thynnu · Yn cefnogi anghydamserol a chydamserol dewisol a chloc galluogi porthladdoedd mewnbwn · Cefnogi modd cofrestr oedi systolig · Cefnogi rhag-gwiber gydag 8 cyfernodau cyn-llwyth fesul lluosydd · Cefnogi cysonyn rhag-lwyth i ategu adborth cronadur

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 37

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

8.1.1. Rhag-gwiber
Gyda rhag-gwiberod, gwneir adio neu dynnu cyn bwydo'r lluosydd.
Mae pum dull cyn-gwiber: · Modd syml · Modd cyfernod · Modd mewnbwn · Modd sgwâr · Modd cyson

Nodyn:

Pan ddefnyddir rhag-gwiber (cyfernod cyn-gwiber/modd mewnbwn/sgwâr), rhaid i'r holl fewnbynnau data i'r lluosydd gael yr un gosodiad cloc.

8.1.1.1. Modd Syml Cyn-gwiber

Yn y modd hwn, mae'r ddau operand yn deillio o'r pyrth mewnbwn ac nid yw rhag-gwiber yn cael ei ddefnyddio na'i osgoi. Dyma'r modd rhagosodedig.

Ffigur 10. Modd Syml Cyn-gwiber
a0 b0

Aml0

canlyniad

8.1.1.2. Modd Cyfernod Cyn-gwiber
Yn y modd hwn, mae operand un lluosydd yn deillio o'r rhag-wiberod, ac mae'r operand arall yn deillio o'r cyfernod storio mewnol. Mae'r cyfernod storio yn caniatáu hyd at 8 cysonyn rhagosodedig. Cyfernod yw'r signalau dewis cyfernod[0..3].
Mynegir y modd hwn yn yr hafaliad canlynol.

Mae'r canlynol yn dangos modd cyfernod rhag-ychwanegwr lluosydd.

Ffigur 11. Modd Cyfernod Cyn-gwiber

Pregethwr

Aml0

+/-

canlyniad

coefsel0 coef

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 38

Anfon Adborth

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05
8.1.1.3. Modd Mewnbynnu Cyn-gwiber Yn y modd hwn, mae un operand lluosydd yn deillio o'r rhag- wiber, a'r operand arall yn deillio o'r porth mewnbwn datac[]. Mynegir y modd hwn yn yr hafaliad canlynol.

Mae'r canlynol yn dangos modd mewnbwn cyn-gwiber lluosydd.

Ffigur 12. Modd Mewnbynnu Cyn-gwiber
a0 b0

Aml0

+/-

canlyniad

8.1.1.4. Modd Sgwâr Cyn-Wiber Mae'r modd hwn yn cael ei fynegi yn yr hafaliad canlynol.

Mae'r canlynol yn dangos modd sgwâr cyn-gwiber dau luosydd.

Ffigur 13. Modd Sgwâr Cyn-Wiber
a0 b0

Aml0

+/-

canlyniad

8.1.1.5. Modd Cyson rhag- wiber
Yn y modd hwn, mae operand un lluosydd yn deillio o'r porthladd mewnbwn, ac mae'r operand arall yn deillio o'r cyfernod storio mewnol. Mae'r cyfernod storio yn caniatáu hyd at 8 cysonyn rhagosodedig. Cyfernod yw'r signalau dewis cyfernod[0..3].
Mynegir y modd hwn yn yr hafaliad canlynol.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 39

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Mae'r ffigur canlynol yn dangos modd cysonyn cyn-ychwanegwr lluosydd.

Ffigur 14. Modd Cyson Cyn-gwiber
a0

Aml0

canlyniad

coefsel0
coef
8.1.2. Cofrestr Oedi Systolig
Mewn pensaernïaeth systolig, mae'r data mewnbwn yn cael ei fwydo i raeadr o gofrestrau sy'n gweithredu fel byffer data. Mae pob cofrestr yn cyflwyno mewnbwn sampi lluosydd lle caiff ei luosi â'r cyfernod priodol. Mae'r wiber gadwyn yn storio'r canlyniadau cyfunol graddol o'r lluosydd a'r canlyniad a gofrestrwyd yn flaenorol o'r porth mewnbwn cadwynin[] i ffurfio'r canlyniad terfynol. Rhaid i bob elfen lluosi-ychwanegu gael ei gohirio gan un gylchred fel bod y canlyniadau'n cydamseru'n briodol o'u hadio at ei gilydd. Defnyddir pob oedi olynol i fynd i'r afael â chyfernod cof a byffer data eu priod elfennau lluosi-ychwanegu. Am gynample, oedi sengl ar gyfer yr ail elfen lluosi ychwanegu, dau oedi ar gyfer y drydedd elfen lluosi-ychwanegu, ac ati.
Ffigur 15. Cofrestrau Systolig
Cofrestri systolig

x(t) c(0)

S -1

c(1)

S -1

c(2)

S -1

c(N-1)

S -1

S -1 y(t)

Mae x(t) yn cynrychioli canlyniadau llif di-dor o fewnbwn samples ac y(t)
cynrychioli crynhoi set o fewnbwn samples, ac mewn amser, wedi ei luosogi gan eu
cyfernodau priodol. Mae'r canlyniadau mewnbwn ac allbwn yn llifo o'r chwith i'r dde. Mae'r c(0) i c(N-1) yn dynodi'r cyfernodau. Mae'r cofrestrau oedi systolig yn cael eu dynodi gan S-1, tra bod yr 1 yn cynrychioli oedi un cloc. Ychwanegir cofrestri oedi systolig yn
y mewnbynnau a'r allbynnau ar gyfer piblinellu mewn ffordd sy'n sicrhau canlyniadau o'r
lluosydd operand a'r symiau cronedig yn aros yn synch. Yr elfen brosesu hon
yn cael ei ailadrodd i ffurfio cylched sy'n cyfrifo'r ffwythiant hidlo. Mae'r swyddogaeth hon yn
fynegir yn yr hafaliad canlynol.

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 40

Anfon Adborth

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Mae N yn cynrychioli nifer y cylchoedd data sydd wedi'u mewnbynnu i'r cronadur, mae y(t) yn cynrychioli'r allbwn ar amser t, A(t) yn cynrychioli'r mewnbwn ar amser t, a B(i) yw'r cyfernodau. Mae'r t ac i yn yr hafaliad yn cyfateb i amrantiad penodol mewn amser, felly i gyfrifo'r allbwn sample y(t) ar amser t, grŵp o fewnbwn sampllai ar N adegau gwahanol mewn amser, neu A(n), A(n-1), A(n-2), … A(n-N+1). Mae'r grŵp o N mewnbwn sampcaiff les eu lluosi â chyfernodau N a'u crynhoi gyda'i gilydd i ffurfio'r canlyniad terfynol y.
Mae pensaernïaeth y gofrestr systolig ar gael ar gyfer moddau swm-o-2 a swm-o-4 yn unig. Ar gyfer y ddau fodd pensaernïaeth cofrestr systolig, mae angen clymu'r signal cadwynin cyntaf i 0.
Mae'r ffigur canlynol yn dangos gweithrediad cofrestr oedi systolig o 2 luosydd.
Ffigur 16. Gweithredu'r Gofrestr Oedi Systolig o 2 Lluosydd
cadwynin

Aml0

+/-

Aml1

+/-

canlyniad
Mynegir swm dau luosydd yn yr hafaliad canlynol.
Mae'r ffigur canlynol yn dangos gweithrediad cofrestr oedi systolig o 4 luosydd.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 41

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Ffigur 17. Gweithredu'r Gofrestr Oedi Systolig o 4 Lluosydd
cadwynin

Aml0

+/-

Aml1

+/-

Aml2

+/-

Aml3

+/-

canlyniad
Mynegir y swm o bedwar lluosydd yn yr hafaliad canlynol. Ffigur 18. Swm o 4 Lluosydd
Mae'r canlynol yn rhestru'r advantages gweithredu'r gofrestr systolig: · Yn lleihau'r defnydd o adnoddau DSP · Yn galluogi mapio effeithlon yn y bloc DSP gan ddefnyddio strwythur y gadwyn wiber

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 42

Anfon Adborth

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

8.1.3. Cyn-lwytho Cyson
Mae'r cysonyn rhag-lwyth yn rheoli operand y cronadur ac yn ategu adborth y cronadur. Mae'r LOADCONST_VALUE dilys yn amrywio o 0. Mae'r gwerth cyson yn hafal i 64N, lle mae N = LOADCONST_VALUE. Pan fydd y LOADCONST_VALUE wedi'i osod i 2, mae'r gwerth cyson yn hafal i 64. Gellir defnyddio'r ffwythiant hwn fel talgrynnu tueddol.
Mae'r ffigur canlynol yn dangos y gweithrediad cyson cyn llwyth.
Ffigur 19. Cyson rhag-lwyth

Adborth cronadur

cyson

Aml0

+/-

Aml1

+/b1

canlyniad

accum_sload sload_accum

Cyfeiriwch at y creiddiau IP canlynol ar gyfer gweithrediadau lluosydd eraill: · ALTMULT_ACCUM · ALTMEMMULT · LPM_MULT
8.1.4. Croniadur Dwbl
Mae'r nodwedd cronnwr dwbl yn ychwanegu cofrestr ychwanegol yn llwybr adborth y cronnwr. Mae'r gofrestr cronadur dwbl yn dilyn y gofrestr allbwn, sy'n cynnwys y cloc, galluogi cloc, ac aclr. Mae'r gofrestr cronaduron ychwanegol yn dychwelyd canlyniad gydag oedi un cylch. Mae'r nodwedd hon yn eich galluogi i gael dwy sianel gronni gyda'r un cyfrif adnoddau.
Mae'r ffigur canlynol yn dangos gweithrediad y cronadur dwbl.

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 43

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Ffigur 20. Cronadur Dwbl

Cofrestr Dwbl Cyfrifon

Adborth cronnus

Aml0

+/-

Aml1

+/b1

Canlyniad allbwn Cofrestr Allbwn

8.2. Prototeip HDL Verilog
Gallwch ddod o hyd i brototeip Intel FPGA Multiply Adder neu ALTERA_MULT_ADD Verilog HDL file (altera_mult_add_rtl.v) yn y cyfeiriadur llyfrgelloeddmegafunctions.
8.3. Datganiad Cydran VHDL
Mae'r datganiad cydran VHDL wedi'i leoli yn altera_lnsim_components.vhd yn y llyfrgelloeddvhdl cyfeiriadur altera_lnsim.
8.4. VHDL LIBRARY_USE Datganiad
Nid oes angen y datganiad VHDL LLYFRGELL-DEFNYDDIO os ydych yn defnyddio'r Datganiad Cydran VHDL.
LLYFRGELL altera_mf; DEFNYDDIO altera_mf.altera_mf_components.all;

8.5. Arwyddion

Mae'r tablau canlynol yn rhestru signalau mewnbwn ac allbwn craidd Multiply Adder Intel FPGA IPor ALTERA_MULT_ADD IP.

Tabl 28. Lluosi Signalau Mewnbwn Intel FPGA IPor Adder ALTERA_MULT_ADD

Arwydd

Angenrheidiol

Disgrifiad

dataa_0[]/dataa_1[]/

Oes

dataa_2[]/dataa_3[]

Mewnbynnu data i'r lluosydd. Porth mewnbwn [NUMBER_OF_MULTIPLIERS * WIDTH_A – 1 … 0] o led
parhad…

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 44

Anfon Adborth

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Signal datab_0[]/datab_1[]/ datab_2[]/datab_3[] datac_0[] /datac_1[]/ datac_2[]/datac_3[] cloc[1:0] aclr[1:0] sclr[1:0] ena [1:0] arwydd
arwyddb
scanina[] accum_sload

Angenrheidiol Ydy Nac ydy
Na Na Na Na Na
Nac ydw
Nac ydy

Disgrifiad
Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signalau hyn. Pan fyddwch chi'n darparu gwerth X i'r signalau hyn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Mewnbynnu data i'r lluosydd. Signal mewnbwn [NUMBER_OF_MULTIPLIERS * WIDTH_B – 1 … 0] o led Mae'r model efelychu ar gyfer yr IP hwn yn cynnal gwerth mewnbwn amhenodol (X) i'r signalau hyn. Pan fyddwch yn darparu gwerth X i'r signalau hyn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Mewnbynnu data i'r lluosydd. Signal mewnbwn [NUMBER_OF_MULTIPLIERS * WIDTH_C – 1, … 0] o led Dewiswch INPUT ar gyfer Dewis paramedr modd preadder i alluogi'r signalau hyn. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signalau hyn. Pan fyddwch yn darparu gwerth X i'r signalau hyn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Porth mewnbwn cloc i'r gofrestr gyfatebol. Gall y signal hwn gael ei ddefnyddio gan unrhyw gofrestr yn y craidd IP. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signalau hyn. Pan fyddwch yn darparu gwerth X i'r signalau hyn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Mewnbwn clir asyncronig i'r gofrestr gyfatebol. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signalau hyn. Pan fyddwch yn darparu gwerth X i'r signalau hyn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Mewnbwn clir cydamserol i'r gofrestr gyfatebol. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn X amhenodol i'r signalau hyn. Pan fyddwch chi'n darparu gwerth X i'r signalau hyn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn
Galluogi mewnbwn signal i'r gofrestr gyfatebol. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signalau hyn. Pan fyddwch yn darparu gwerth X i'r signalau hyn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Yn pennu cynrychioliad rhifiadol mewnbwn y lluosydd A. Os yw'r signal signa yn uchel, mae'r lluosydd yn trin y signal mewnbwn lluosydd A fel rhif llofnodedig. Os yw'r signal signa yn isel, mae'r lluosydd yn trin y signal mewnbwn A lluosydd fel rhif heb ei lofnodi. Dewiswch VARIABLE ar gyfer Beth yw fformat cynrychioliad paramedr mewnbwn Lluosyddion A i alluogi'r signal hwn. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signal hwn. Pan fyddwch chi'n darparu gwerth X i'r mewnbwn hwn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Yn pennu cynrychiolaeth rifiadol y signal mewnbwn B lluosydd. Os yw'r signal signb yn uchel, mae'r lluosydd yn trin y signal mewnbwn B lluosydd fel rhif ategu dau wedi'i lofnodi. Os yw'r signal signb yn isel, mae'r lluosydd yn trin signal mewnbwn B y lluosydd fel rhif heb ei lofnodi. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signal hwn. Pan fyddwch chi'n darparu gwerth X i'r mewnbwn hwn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Mewnbwn ar gyfer cadwyn sgan A. Signal mewnbwn [WIDTH_A – 1, … 0] o led. Pan fydd gan y paramedr INPUT_SOURCE_A werth SCANA, mae angen y signal scanina[].
Mae'n nodi'n ddeinamig a yw gwerth y cronadur yn gyson. Os yw'r signal accum_sload yn isel, yna mae allbwn y lluosydd yn cael ei lwytho i'r cronadur. Peidiwch â defnyddio accum_sload a sload_accum ar yr un pryd.
parhad…

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 45

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Signal sload_accum
cadwynin[] addnsub1
addnsub3
coefsel0[] coefsel1[] coefsel2[] coefsel3[]

Gofynnol Rhif
Nac ydy
Nac ydw
Na Na Na Na

Disgrifiad
Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signal hwn. Pan fyddwch chi'n darparu gwerth X i'r mewnbwn hwn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Mae'n nodi'n ddeinamig a yw gwerth y cronadur yn gyson. Os yw'r signal sload_accum yn uchel, yna mae allbwn y lluosydd yn cael ei lwytho i'r cronadur. Peidiwch â defnyddio accum_sload a sload_accum ar yr un pryd. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signal hwn. Pan fyddwch chi'n darparu gwerth X i'r mewnbwn hwn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Bws mewnbwn canlyniad gwiber o'r s blaenoroltage. Signal mewnbwn [WIDTH_CHAININ – 1, … 0] o led.
Perfformio adio neu dynnu i'r allbynnau o'r pâr cyntaf o luosyddion. Mewnbwn 1 i signal addnsub1 i ychwanegu'r allbynnau o'r pâr cyntaf o luosyddion. Mewnbynnu 0 i signal addnsub1 i dynnu'r allbynnau o'r pâr cyntaf o luosyddion. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signal hwn. Pan fyddwch chi'n darparu gwerth X i'r mewnbwn hwn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Perfformio adio neu dynnu i'r allbynnau o'r pâr cyntaf o luosyddion. Mewnbwn 1 i signal addnsub3 i ychwanegu'r allbynnau o'r ail bâr o luosyddion. Mewnbynnu 0 i signal addnsub3 i dynnu'r allbynnau o'r pâr cyntaf o luosyddion. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signal hwn. Pan fyddwch chi'n darparu gwerth X i'r mewnbwn hwn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Cyfernod signal mewnbwn[0:3] i'r lluosydd cyntaf. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signal hwn. Pan fyddwch chi'n darparu gwerth X i'r mewnbwn hwn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Cyfernod signal mewnbwn[0:3] i'r ail luosydd. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signal hwn. Pan fyddwch chi'n darparu gwerth X i'r mewnbwn hwn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Cyfernod mewnbwn signal[0:3] i'r trydydd lluosydd. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signal hwn. Pan fyddwch chi'n darparu gwerth X i'r mewnbwn hwn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.
Cyfernod mewnbwn signal [0:3] i'r pedwerydd lluosydd. Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth mewnbwn amhenodol (X) i'r signal hwn. Pan fyddwch chi'n darparu gwerth X i'r mewnbwn hwn, mae'r gwerth X yn cael ei ledaenu ar y signalau allbwn.

Tabl 29. Lluoswch Signalau Allbwn IP Adder Intel FPGA

Arwydd

Angenrheidiol

Disgrifiad

canlyniad []

Oes

Signal allbwn lluosydd. Signal allbwn [WIDTH_RESULT – 1 … 0] o led

Mae'r model efelychu ar gyfer yr IP hwn yn cefnogi gwerth allbwn amhenodol (X). Pan fyddwch chi'n darparu gwerth X fel y mewnbwn, mae'r gwerth X yn cael ei ledaenu ar y signal hwn.

scanouta []

Nac ydw

Allbwn y gadwyn sganio A. Signal allbwn [WIDTH_A – 1..0] o led.

Dewiswch fwy na 2 ar gyfer niferoedd o luosyddion a dewiswch Sganio mewnbwn cadwyn ar gyfer Beth yw mewnbwn A y lluosydd sydd wedi'i gysylltu â pharamedr i alluogi'r signal hwn.

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 46

Anfon Adborth

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

8.6. Paramedrau

8.6.1. Tab Cyffredinol

Tabl 30. Tab Cyffredinol

Paramedr

Paramedr a Gynhyrchir gan IP

Gwerth

Beth yw nifer y lluosyddion?

number_of_m 1 – 4 ultipliers

Pa mor eang ddylai'r bysiau mewnbwn A width_a fod?

1 – 256

Pa mor eang ddylai'r bysiau mewnbwn B width_b fod?

1 – 256

Pa mor eang ddylai'r bws allbwn 'canlyniad' fod?

lled_canlyniad

1 – 256

Creu galluog cloc cysylltiedig ar gyfer pob cloc

gui_associate Ar d_clock_enabl Off e

8.6.2. Moddau Ychwanegol Tab

Tabl 31. Moddau Ychwanegol Tab

Paramedr

Paramedr a Gynhyrchir gan IP

Gwerth

Ffurfweddiad Allbynnau

Cofrestrwch allbwn yr uned wiber

gui_output_re Ymlaen

gist

I ffwrdd

Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_output_re gister_clock

Clock0 Clock1 Clock2

Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

gui_output_re gister_aclr

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

gui_output_re gister_sclr

DIM SCLR0 SCLR1

Gweithrediad Gwiber

Pa weithrediad y dylid ei berfformio ar allbynnau'r pâr cyntaf o luosyddion?

gui_multiplier 1_cyfeiriad

YCHWANEGU, IS, AMRYWOL

Gwerth Rhagosodedig 1
16

Disgrifiad
Nifer y lluosyddion i'w hadio at ei gilydd. Y gwerthoedd yw 1 hyd at 4. Nodwch lled y porthladd dataa[].

Nodwch lled y porth data[].

Nodwch lled y porthladd canlyniad[].

I ffwrdd

Dewiswch yr opsiwn hwn i greu galluogi cloc

ar gyfer pob cloc.

Gwerth Diofyn

Disgrifiad

Oddi ar y Cloc0
DIM DIM

Dewiswch yr opsiwn hwn i alluogi cofrestr allbwn modiwl y wiber.
Dewiswch Clock0 , Clock1 neu Clock2 i alluogi a nodi ffynhonnell y cloc ar gyfer cofrestri allbwn. Rhaid i chi ddewis Cofrestru allbwn yr uned wiber i alluogi'r paramedr hwn.
Yn pennu'r ffynhonnell glir asyncronig ar gyfer cofrestr allbwn y wiber. Rhaid i chi ddewis Cofrestru allbwn yr uned wiber i alluogi'r paramedr hwn.
Yn pennu'r ffynhonnell glir gydamserol ar gyfer cofrestr allbwn y wiber. Rhaid i chi ddewis Cofrestru allbwn yr uned wiber i alluogi'r paramedr hwn.

YCHWANEGU

Dewiswch weithrediad adio neu dynnu i berfformio ar gyfer yr allbynnau rhwng y lluosydd cyntaf ac ail.
· Dewiswch ADD i berfformio gweithrediad adio.
· Dewiswch SUB i berfformio gweithrediad tynnu.
· Dewiswch VARIABLE i ddefnyddio porth addnsub1 ar gyfer rheoli adio/tynnu deinamig.
parhad…

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 47

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Paramedr

Paramedr a Gynhyrchir gan IP

Gwerth

Cofrestru mewnbwn 'addnsub1'

gui_addnsub_ Ar lluosydd_reg Wedi diffodd ister1

Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_addnsub_ lluosydd_reg ister1_clock

Clock0 Clock1 Clock2

Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

gui_addnsub_ lluosydd_aclr 1

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

gui_addnsub_ lluosydd_sclr 1

DIM SCLR0 SCLR1

Pa weithrediad y dylid ei berfformio ar allbynnau'r ail bâr o luosyddion?

gui_multiplier 3_cyfeiriad

YCHWANEGU, IS, AMRYWOL

Cofrestru mewnbwn 'addnsub3'

gui_addnsub_ Ar lluosydd_reg Wedi diffodd ister3

Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_addnsub_ lluosydd_reg ister3_clock

Clock0 Clock1 Clock2

Gwerth Diofyn
Oddi ar y Cloc0 DIM DIM YCHWANEGU
Oddi ar y Cloc0

Disgrifiad
Pan ddewisir gwerth AMRYWIOL: · Gyrrwch signal addnsub1 i uchel ar gyfer
gweithrediad adio. · Gyrrwch addnsub1 signal i isel ar gyfer
gweithrediad tynnu. Rhaid i chi ddewis mwy na dau luosydd i alluogi'r paramedr hwn.
Dewiswch yr opsiwn hwn i alluogi cofrestr mewnbwn ar gyfer porth addnsub1. Rhaid i chi ddewis VARIABLE ar gyfer Pa weithrediad y dylid ei berfformio ar allbynnau'r pâr cyntaf o luosyddion i alluogi'r paramedr hwn.
Dewiswch Clock0 , Clock1 neu Clock2 i nodi'r signal cloc mewnbwn ar gyfer cofrestr addnsub1. Rhaid i chi ddewis mewnbwn Cofrestru 'addnsub1' i alluogi'r paramedr hwn.
Yn pennu'r ffynhonnell glir asyncronig ar gyfer y gofrestr addnsub1. Rhaid i chi ddewis mewnbwn Cofrestru 'addnsub1' i alluogi'r paramedr hwn.
Yn pennu'r ffynhonnell glir gydamserol ar gyfer y gofrestr addnsub1. Rhaid i chi ddewis mewnbwn Cofrestru 'addnsub1' i alluogi'r paramedr hwn.
Dewiswch weithrediad adio neu dynnu i berfformio ar gyfer yr allbynnau rhwng y trydydd a'r pedwerydd lluosydd. · Dewiswch ADD i berfformio adio
gweithrediad. · Dewiswch SUB i berfformio tynnu
gweithrediad. · Dewiswch VARIABLE i ddefnyddio addnsub1
porthladd ar gyfer rheoli adio/tynnu deinamig. Pan ddewisir gwerth AMRYWIOL: · Gyrrwch signal addnsub1 i uchel ar gyfer gweithrediad adio. · Gyrrwch addnsub1 signal i isel ar gyfer gweithrediad tynnu. Rhaid i chi ddewis y gwerth 4 ar gyfer Beth yw nifer y lluosyddion? i alluogi'r paramedr hwn.
Dewiswch yr opsiwn hwn i alluogi cofrestr mewnbwn ar gyfer signal addnsub3. Rhaid i chi ddewis VARIABLE ar gyfer Pa weithrediad y dylid ei berfformio ar allbynnau'r ail bâr o luosyddion i alluogi'r paramedr hwn.
Dewiswch Clock0 , Clock1 neu Clock2 i nodi'r signal cloc mewnbwn ar gyfer cofrestr addnsub3. Rhaid i chi ddewis mewnbwn Cofrestru 'addnsub3′ i alluogi'r paramedr hwn.
parhad…

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 48

Anfon Adborth

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Paramedr
Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

Paramedr a Gynhyrchir gan IP

Gwerth

gui_addnsub_ lluosydd_aclr 3

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

gui_addnsub_ lluosydd_sclr 3

DIM SCLR0 SCLR1

Polaredd Galluogi `use_subadd'

gui_use_subn Ymlaen

ychwanegu

I ffwrdd

8.6.3. Tab Lluosyddion

Tabl 32. Tab Lluosyddion

Paramedr

Paramedr a Gynhyrchir gan IP

Gwerth

Beth yw'r

gui_represent

fformat cynrychiolaeth ation_a

ar gyfer mewnbynnau Lluosyddion A?

LLOFNODWYD, ANGHOFIEDIG, AMRYWIOL

Cofrestru mewnbwn `signa'

gui_register_s Ymlaen

igna

I ffwrdd

Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_register_s igna_clock

Clock0 Clock1 Clock2

Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

gui_register_s igna_aclr

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

gui_register_s igna_sclr

DIM SCLR0 SCLR1

Beth yw'r

gui_represent

fformat cynrychiolaeth ation_b

ar gyfer mewnbynnau Lluosyddion B?

LLOFNODWYD, ANGHOFIEDIG, AMRYWIOL

Cofrestru mewnbwn `signb'

gui_register_s Ymlaen

ignb

I ffwrdd

Gwerth Diofyn DIM
DIM

Disgrifiad
Yn pennu'r ffynhonnell glir asyncronig ar gyfer y gofrestr addnsub3. Rhaid i chi ddewis mewnbwn Cofrestru 'addnsub3' i alluogi'r paramedr hwn.
Yn pennu'r ffynhonnell glir gydamserol ar gyfer y gofrestr addnsub3. Rhaid i chi ddewis mewnbwn Cofrestru 'addnsub3′ i alluogi'r paramedr hwn.

I ffwrdd

Dewiswch yr opsiwn hwn i wrthdroi'r swyddogaeth

o borth mewnbwn addnsub.

Gyrrwch addnsub i uchel ar gyfer gweithrediad tynnu.

Gyrrwch addnsub i isel ar gyfer gweithrediad adio.

Gwerth Diofyn

Disgrifiad

HEB LLOFNODI Nodwch fformat y cynrychioliad ar gyfer mewnbwn y lluosydd A.

I ffwrdd

Dewiswch yr opsiwn hwn i alluogi signa

cofrestr.

Rhaid i chi ddewis gwerth AMRYWIOL ar gyfer Beth yw fformat cynrychioliad mewnbynnau Lluosyddion A? paramedr i alluogi'r opsiwn hwn.

Cloc0

Dewiswch Clock0 , Clock1 neu Clock2 i alluogi a nodi'r signal cloc mewnbwn ar gyfer cofrestr signa.
Rhaid i chi ddewis mewnbwn Cofrestru `signa' i alluogi'r paramedr hwn.

DIM

Yn pennu'r ffynhonnell glir asyncronig ar gyfer y gofrestr signa.
Rhaid i chi ddewis mewnbwn Cofrestru `signa' i alluogi'r paramedr hwn.

DIM

Yn pennu'r ffynhonnell glir gydamserol ar gyfer y gofrestr signa.
Rhaid i chi ddewis mewnbwn Cofrestru `signa' i alluogi'r paramedr hwn.

HEB LLOFNODI Nodwch fformat y cynrychioliad ar gyfer mewnbwn y lluosydd B.

I ffwrdd

Dewiswch yr opsiwn hwn i alluogi signb

cofrestr.

parhad…

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 49

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Paramedr

Paramedr a Gynhyrchir gan IP

Gwerth

Gwerth Diofyn

Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_register_s ignb_clock

Clock0 Clock1 Clock2

Cloc0

Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

gui_register_s ignb_aclr

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

gui_register_s ignb_sclr

DIM SCLR0 SCLR1

Ffurfweddiad Mewnbwn
Cofrestrwch fewnbwn A y lluosydd
Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_input_reg Ymlaen

ister_a

I ffwrdd

gui_input_reg ister_a_clock

Clock0 Clock1 Clock2

DIM DIM
Oddi ar y Cloc0

Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

gui_input_reg ister_a_aclr

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

gui_input_reg ister_a_sclr

DIM SCLR0 SCLR1

Cofrestrwch fewnbwn B y lluosydd
Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_input_reg Ymlaen

ister_b

I ffwrdd

gui_input_reg ister_b_clock

Clock0 Clock1 Clock2

DIM DIM Oddi ar y Cloc0

Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

gui_input_reg ister_b_aclr

DIM ACLR0 ACLR1

DIM

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

gui_input_reg ister_b_sclr

DIM SCLR0 SCLR1

DIM

Beth mae mewnbwn A y lluosydd yn gysylltiedig ag ef?

gui_multiplier Lluosydd mewnbwn Lluosydd

_a_mewnbwn

Sganio mewnbwn mewnbwn cadwyn

Disgrifiad
Rhaid i chi ddewis gwerth AMRYWIOL ar gyfer Beth yw fformat cynrychioliad mewnbynnau Lluosyddion B? paramedr i alluogi'r opsiwn hwn.
Dewiswch Clock0 , Clock1 neu Clock2 i alluogi a nodi'r signal cloc mewnbwn ar gyfer cofrestr signalb. Rhaid i chi ddewis mewnbwn Cofrestru `signb' i alluogi'r paramedr hwn.
Yn pennu'r ffynhonnell glir asyncronig ar gyfer y gofrestr arwyddb. Rhaid i chi ddewis mewnbwn Cofrestru `signb' i alluogi'r paramedr hwn.
Yn pennu'r ffynhonnell glir gydamserol ar gyfer y gofrestr arwyddb. Rhaid i chi ddewis mewnbwn Cofrestru `signb' i alluogi'r paramedr hwn.
Dewiswch yr opsiwn hwn i alluogi cofrestr mewnbwn ar gyfer bws mewnbwn data.
Dewiswch Clock0, Clock1 neu Clock2 i alluogi a nodi signal cloc mewnbwn y gofrestr ar gyfer bws mewnbwn data. Rhaid i chi ddewis Cofrestru mewnbwn A y lluosydd i alluogi'r paramedr hwn.
Yn pennu ffynhonnell glir asyncronig y gofrestr ar gyfer y bws mewnbwn data. Rhaid i chi ddewis Cofrestru mewnbwn A y lluosydd i alluogi'r paramedr hwn.
Yn pennu ffynhonnell glir gydamserol y gofrestr ar gyfer y bws mewnbwn data. Rhaid i chi ddewis Cofrestru mewnbwn A y lluosydd i alluogi'r paramedr hwn.
Dewiswch yr opsiwn hwn i alluogi cofrestr mewnbwn ar gyfer bws mewnbwn data.
Dewiswch Clock0, Clock1 neu Clock2 i alluogi a nodi signal cloc mewnbwn y gofrestr ar gyfer bws mewnbwn datab. Rhaid i chi ddewis Cofrestru mewnbwn B y lluosydd i alluogi'r paramedr hwn.
Yn pennu ffynhonnell glir asyncronig y gofrestr ar gyfer y bws mewnbwn data. Rhaid i chi ddewis Cofrestru mewnbwn B y lluosydd i alluogi'r paramedr hwn.
Yn pennu ffynhonnell glir gydamserol y gofrestr ar gyfer y bws mewnbwn data. Rhaid i chi ddewis Cofrestru mewnbwn B y lluosydd i alluogi'r paramedr hwn.
Dewiswch y ffynhonnell mewnbwn ar gyfer mewnbwn A y lluosydd.
parhad…

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 50

Anfon Adborth

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Paramedr

Paramedr a Gynhyrchir gan IP

Gwerth

Scanout Ffurfweddiad Cofrestr

Cofrestrwch allbwn y gadwyn sgan

gui_scanouta Ymlaen

_gofrestr

I ffwrdd

Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_scanouta _register_cloc k

Clock0 Clock1 Clock2

Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

gui_scanouta _register_aclr

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

gui_scanouta _register_sclr

DIM SCLR0 SCLR1

8.6.4. Tab Preadder

Tabl 33. Tab Preadder

Paramedr

Paramedr a Gynhyrchir gan IP

Gwerth

Dewiswch y modd rhagluniwr

preadder_mo de

SYML, COEF, MEWNBWN, SQUARE, CONSTANT

Gwerth Diofyn

Disgrifiad
Dewiswch mewnbwn Lluosydd i ddefnyddio bws mewnbwn dataa fel ffynhonnell y lluosydd. Dewiswch mewnbwn cadwyn Scan i ddefnyddio bws mewnbwn scanin fel ffynhonnell y lluosydd a galluogi'r bws allbwn sgan. Mae'r paramedr hwn ar gael pan fyddwch yn dewis 2, 3 neu 4 ar gyfer Beth yw nifer y lluosyddion? paramedr.

Oddi ar y Cloc0 DIM DIM

Dewiswch yr opsiwn hwn i alluogi cofrestr allbwn ar gyfer bws allbwn scanouta.
Rhaid i chi ddewis Sganio mewnbwn cadwyn ar gyfer Beth mae mewnbwn A y lluosydd wedi'i gysylltu ag ef? paramedr i alluogi'r opsiwn hwn.
Dewiswch Clock0, Clock1 neu Clock2 i alluogi a nodi signal cloc mewnbwn y gofrestr ar gyfer bws allbwn scanouta.
Rhaid i chi droi allbwn Cofrestr y paramedr cadwyn sgan ymlaen i alluogi'r opsiwn hwn.
Yn pennu ffynhonnell glir asyncronig y gofrestr ar gyfer y bws allbwn scanouta.
Rhaid i chi droi allbwn Cofrestr y paramedr cadwyn sgan ymlaen i alluogi'r opsiwn hwn.
Yn pennu ffynhonnell glir gydamserol y gofrestr ar gyfer y bws allbwn scanouta.
Rhaid i chi ddewis Cofrestru allbwn y paramedr cadwyn sgan i alluogi'r opsiwn hwn.

Gwerth Diofyn
SYML

Disgrifiad
Yn pennu'r modd gweithredu ar gyfer modiwl rhagfynegydd. SYML: Mae'r modd hwn yn osgoi'r rhagfynegydd. Dyma'r modd rhagosodedig. COEF: Mae'r modd hwn yn defnyddio allbwn y preadder a bws mewnbwn coefsel fel y mewnbynnau i'r lluosydd. MEWNBWN: Mae'r modd hwn yn defnyddio allbwn y preadder a bws mewnbwn datac fel y mewnbynnau i'r lluosydd. SGWÂR: Mae'r modd hwn yn defnyddio allbwn y rhagfynegydd fel y mewnbwn i'r lluosydd.
parhad…

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 51

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Paramedr

Paramedr a Gynhyrchir gan IP

Gwerth

Dewiswch gyfeiriad y pregethwr

gui_preadder ADD,

_cyfeiriad

Pa mor eang ddylai'r bysiau mewnbwn C width_c fod?

1 – 256

Ffurfweddiad Cofrestr Mewnbwn Data C

Cofrestru mewnbwn datac

gui_datac_inp Ymlaen

ut_gofrestru

I ffwrdd

Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_datac_inp ut_register_cl ock

Clock0 Clock1 Clock2

Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

gui_datac_inp ut_register_a clr

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

gui_datac_inp ut_register_sc lr

DIM SCLR0 SCLR1

Cyfernodau
Pa mor llydan ddylai lled y coef fod?

lled_coef

1 – 27

Ffurfweddiad Cofrestr Coef

Cofrestrwch y mewnbwn coefsel

gui_coef_regi Ymlaen

ster

I ffwrdd

Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_coef_regi ster_clock

Clock0 Clock1 Clock2

Gwerth Diofyn
YCHWANEGU
16

Disgrifiad
CONSTANT: Mae'r modd hwn yn defnyddio bws mewnbwn dataa gyda rhagfynegiad wedi'i osgoi a bws mewnbwn coefsel fel y mewnbynnau i'r lluosydd.
Mae'n pennu gweithrediad y rhagfynegydd. I alluogi'r paramedr hwn, dewiswch y canlynol ar gyfer Dewis modd rhagfynegwr: · COEF · MEWNBWN · SGWÂR neu · CONSTANT
Yn pennu nifer y didau ar gyfer bws mewnbwn C. Rhaid i chi ddewis MEWNBWN ar gyfer Dewis modd preadder i alluogi'r paramedr hwn.

Ar y Cloc0 DIM DIM

Dewiswch yr opsiwn hwn i alluogi cofrestr mewnbwn ar gyfer bws mewnbwn datac. Rhaid i chi osod MEWNBWN i Dewis paramedr modd preadder i alluogi'r opsiwn hwn.
Dewiswch Clock0 , Clock1 neu Clock2 i nodi'r signal cloc mewnbwn ar gyfer cofrestr mewnbwn datac. Rhaid i chi ddewis Cofrestru datac mewnbwn i alluogi'r paramedr hwn.
Yn pennu'r ffynhonnell glir asyncronig ar gyfer y gofrestr mewnbwn datac. Rhaid i chi ddewis Cofrestru datac mewnbwn i alluogi'r paramedr hwn.
Yn pennu'r ffynhonnell glir gydamserol ar gyfer y gofrestr mewnbwn datac. Rhaid i chi ddewis Cofrestru datac mewnbwn i alluogi'r paramedr hwn.

Yn pennu nifer y didau ar gyfer

bws mewnbwn coefsel.

Rhaid i chi ddewis COEF neu CONSTANT ar gyfer modd rhagfynegi i alluogi'r paramedr hwn.

Ar y Cloc0

Dewiswch yr opsiwn hwn i alluogi cofrestr mewnbwn ar gyfer bws mewnbwn coefsel. Rhaid i chi ddewis COEF neu CONSTANT ar gyfer modd rhagfynegi i alluogi'r paramedr hwn.
Dewiswch Clock0 , Clock1 neu Clock2 i nodi'r signal cloc mewnbwn ar gyfer cofrestr mewnbwn coefsel. Rhaid i chi ddewis Cofrestru'r mewnbwn coefsel i alluogi'r paramedr hwn.
parhad…

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 52

Anfon Adborth

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Paramedr
Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

Paramedr a Gynhyrchir gan IP

Gwerth

gui_coef_regi ster_aclr

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol

gui_coef_regi ster_sclr

DIM SCLR0 SCLR1

Cyfeirnod_0 Ffurfweddiad

coef0_0 i coef0_7

0x00000 0xFFFFFF

Cyfeirnod_1 Ffurfweddiad

coef1_0 i coef1_7

0x00000 0xFFFFFF

Cyfeirnod_2 Ffurfweddiad

coef2_0 i coef2_7

0x00000 0xFFFFFF

Cyfeirnod_3 Ffurfweddiad

coef3_0 i coef3_7

0x00000 0xFFFFFF

8.6.5. Tab Croniadur

Tabl 34. Tab Croniadur

Paramedr

Paramedr a Gynhyrchir gan IP

Gwerth

Galluogi cronadur?

cronadur

OES, NAC OES

Beth yw'r math o weithrediad cronadur?

accum_directi ADD,

Gwerth Diofyn DIM
DIM
0x0000000 0
0x0000000 0
0x0000000 0
0x0000000 0

Disgrifiad
Yn pennu'r ffynhonnell glir asyncronig ar gyfer y gofrestr mewnbwn coefsel. Rhaid i chi ddewis Cofrestru'r mewnbwn coefsel i alluogi'r paramedr hwn.
Yn pennu'r ffynhonnell glir gydamserol ar gyfer y gofrestr mewnbwn coefsel. Rhaid i chi ddewis Cofrestru'r mewnbwn coefsel i alluogi'r paramedr hwn.
Yn pennu'r gwerthoedd cyfernod ar gyfer y lluosydd cyntaf hwn. Rhaid i nifer y didau fod yr un fath â'r hyn a nodir yn Pa mor llydan ddylai lled y coef fod? paramedr. Rhaid i chi ddewis COEF neu CONSTANT ar gyfer modd rhagfynegi i alluogi'r paramedr hwn.
Yn pennu'r gwerthoedd cyfernod ar gyfer yr ail luosydd hwn. Rhaid i nifer y didau fod yr un fath â'r hyn a nodir yn Pa mor llydan ddylai lled y coef fod? paramedr. Rhaid i chi ddewis COEF neu CONSTANT ar gyfer modd rhagfynegi i alluogi'r paramedr hwn.
Yn pennu'r gwerthoedd cyfernod ar gyfer y trydydd lluosydd hwn. Rhaid i nifer y didau fod yr un fath â'r hyn a nodir yn Pa mor llydan ddylai lled y coef fod? paramedr. Rhaid i chi ddewis COEF neu CONSTANT ar gyfer modd rhagfynegi i alluogi'r paramedr hwn.
Yn pennu'r gwerthoedd cyfernod ar gyfer y pedwerydd lluosydd hwn. Rhaid i nifer y didau fod yr un fath â'r hyn a nodir yn Pa mor llydan ddylai lled y coef fod? paramedr. Rhaid i chi ddewis COEF neu CONSTANT ar gyfer modd rhagfynegi i alluogi'r paramedr hwn.

Gwerth Diofyn RHIF
YCHWANEGU

Disgrifiad
Dewiswch OES i alluogi'r cronadur. Rhaid i chi ddewis allbwn Cofrestr yr uned wiber wrth ddefnyddio nodwedd cronadur.
Yn pennu gweithrediad y cronadur: · ADD ar gyfer gweithrediad adio · SUB ar gyfer gweithrediad tynnu. Rhaid i chi ddewis OES ar gyfer Galluogi cronadur? paramedr i alluogi'r opsiwn hwn.
parhad…

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 53

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Paramedr
Preload Cyson Galluogi cysonyn rhaglwytho

Paramedr a Gynhyrchir gan IP

Gwerth

gui_ena_prelo Ymlaen

ad_const

I ffwrdd

Beth mae mewnbwn y porthladd cronni yn gysylltiedig ag ef?

gui_accumula ACCUM_SLOAD , te_port_select SLOAD_ACCUM

Dewiswch werth ar gyfer preload loadconst_val 0 – 64

cyson

Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_accum_sl oad_register_ cloc

Clock0 Clock1 Clock2

Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

gui_accum_sl oad_register_ aclr

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

gui_accum_sl oad_register_ sclr

DIM SCLR0 SCLR1

Galluogi cronadur dwbl

gui_dwbl_a Ymlaen

ccum

I ffwrdd

Gwerth Diofyn

Disgrifiad

I ffwrdd

Galluogi'r accum_sload neu

signalau sload_accum a mewnbwn cofrestr

i ddewis y mewnbwn i'r ddeinamig

cronnwr.

Pan fo accum_sload yn isel neu sload_accum, mae allbwn y lluosydd yn cael ei fwydo i'r cronadur.

Pan fydd accum_sload yn uchel neu sload_accum, mae cysonyn rhaglwytho penodedig defnyddiwr yn cael ei fwydo i'r cronadur.

Rhaid i chi ddewis OES ar gyfer Galluogi cronadur? paramedr i alluogi'r opsiwn hwn.

ACCUM_SL OAD

Yn pennu ymddygiad y signal accum_sload/ sload_accum.
ACCUM_SLOAD : Gyrrwch accum_sload yn isel i lwytho allbwn y lluosydd i'r cronadur.
SLOAD_ACCUM : Gyrrwch sload_accum high i lwytho allbwn y lluosydd i'r cronadur.
Rhaid i chi ddewis Galluogi opsiwn cysonyn rhaglwytho i alluogi'r paramedr hwn.

Nodwch y gwerth cyson rhagosodedig.

Gall y gwerth hwn fod yn 2N lle mae N yn werth cysonyn rhagosodedig.

Pan fydd N=64, mae'n cynrychioli sero cyson.

Rhaid i chi ddewis Galluogi opsiwn cysonyn rhaglwytho i alluogi'r paramedr hwn.

Cloc0

Dewiswch Clock0 , Clock1 neu Clock2 i nodi'r signal cloc mewnbwn ar gyfer cofrestr accum_sload/sload_accum.
Rhaid i chi ddewis Galluogi opsiwn cysonyn rhaglwytho i alluogi'r paramedr hwn.

DIM

Yn pennu'r ffynhonnell glir asyncronig ar gyfer y gofrestr accum_sload/sload_accum.
Rhaid i chi ddewis Galluogi opsiwn cysonyn rhaglwytho i alluogi'r paramedr hwn.

DIM

Yn pennu'r ffynhonnell glir gydamserol ar gyfer y gofrestr accum_sload/sload_accum.
Rhaid i chi ddewis Galluogi opsiwn cysonyn rhaglwytho i alluogi'r paramedr hwn.

I ffwrdd

Yn galluogi'r gofrestr cronadur dwbl.

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 54

Anfon Adborth

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

8.6.6. Tab Systolig/Chainout

Tabl 35. Tab wiber Systolig/Gadwynout

Paramedr Galluogi gwiber cadwyn allan

Paramedr a Gynhyrchir gan IP

Gwerth

chainout_ychwanegu OES,

RHIF

Beth yw'r math o weithrediad gwiber cadwyn allan?

chainout_ychwanegu ADD,

er_cyfeiriad

Galluogi mewnbwn `negyddol' ar gyfer y wiber cadwyn allan?

Port_negate

PORT_USED, PORT_UNUSED

Cofrestru mewnbwn 'negyddol'? negydd_cofrestr

HEB COFRESTREDIG, CLOC0, CLOC1, CLOC2, CLOC3

Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

negate_aclr

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

negate_sclr

DIM SCLR0 SCLR1

Oedi Systolig
Galluogi cofrestrau oedi systolig

gui_systolic_d Ymlaen

elay

I ffwrdd

Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_systolic_d CLOCK0,

elai_cloc

CLOC1,

Gwerth Diofyn
RHIF

Disgrifiad
Dewiswch OES i alluogi modiwl gwiber cadwyn allan.

YCHWANEGU

Mae'n pennu gweithrediad y wiber gadwynout.
Ar gyfer gweithrediad tynnu, rhaid dewis ARWYDDO ar gyfer Beth yw fformat cynrychioliad mewnbynnau Lluosyddion A? a Beth yw fformat cynrychioliad mewnbynnau Lluosyddion B? yn y Tab Lluosyddion.

PORT_UN DEFNYDDIWYD

Dewiswch PORT_USED i alluogi signal mewnbwn negyddu.
Mae'r paramedr hwn yn annilys pan mae'r wiber cadwyn wedi'i analluogi.

UNREGIST ERED

Er mwyn galluogi'r gofrestr mewnbwn ar gyfer signal mewnbwn negate ac yn pennu'r signal cloc mewnbwn ar gyfer cofrestr negydd.
Dewiswch ANGHOFRESTREDIG os nad oes angen y gofrestr mewnbwn negyddu iddi
Mae'r paramedr hwn yn annilys pan fyddwch yn dewis:
· NA ar gyfer Galluogi gwiber cadwyn allan neu
· PORT_UNUSED ar gyfer Galluogi mewnbwn 'negyddu' ar gyfer y wiber cadwyn allan? paramedr neu

DIM

Yn pennu'r ffynhonnell glir asyncronig ar gyfer y gofrestr negydd.
Mae'r paramedr hwn yn annilys pan fyddwch yn dewis:
· NA ar gyfer Galluogi gwiber cadwyn allan neu
· PORT_UNUSED ar gyfer Galluogi mewnbwn 'negyddu' ar gyfer y wiber cadwyn allan? paramedr neu

DIM

Yn pennu'r ffynhonnell glir gydamserol ar gyfer y gofrestr negydd.
Mae'r paramedr hwn yn annilys pan fyddwch yn dewis:
· NA ar gyfer Galluogi gwiber cadwyn allan neu
· PORT_UNUSED ar gyfer Galluogi mewnbwn 'negyddu' ar gyfer y wiber cadwyn allan? paramedr neu

Oddi ar CLOC0

Dewiswch yr opsiwn hwn i alluogi modd systolig. Mae'r paramedr hwn ar gael pan fyddwch yn dewis 2, neu 4 ar gyfer Beth yw nifer y lluosyddion? paramedr. Rhaid i chi alluogi allbwn Cofrestr yr uned wiber i ddefnyddio'r cofrestri oedi systolig.
Yn pennu'r signal cloc mewnbwn ar gyfer cofrestr oedi systolig.
parhad…

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 55

8. Intel FPGA Lluosi Gwiber IP Craidd 683490 | 2020.10.05

Paramedr

Paramedr a Gynhyrchir gan IP

Gwerth

CLOC2,

Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

gui_systolic_d elay_aclr

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

gui_systolic_d elay_sclr

DIM SCLR0 SCLR1

Gwerth Diofyn
DIM
DIM

Disgrifiad
Rhaid i chi ddewis galluogi cofrestri oedi systolig i alluogi'r opsiwn hwn.
Yn pennu'r ffynhonnell glir asyncronaidd ar gyfer y gofrestr oedi systolig. Rhaid i chi ddewis galluogi cofrestri oedi systolig i alluogi'r opsiwn hwn.
Yn pennu'r ffynhonnell glir gydamserol ar gyfer y gofrestr oedi systolig. Rhaid i chi ddewis galluogi cofrestri oedi systolig i alluogi'r opsiwn hwn.

8.6.7. Tab Piblinellau

Tabl 36. Pibellau Tab

Ffurfweddiad Piblinellau Paramedr

Paramedr a Gynhyrchir gan IP

Gwerth

Ydych chi am ychwanegu cofrestr piblinellau i'r mewnbwn?

gui_pipelining Na, Ydw

Gwerth Diofyn
Nac ydw

Nodwch y

hwyrni

nifer y cloc hwyrni

cylchoedd

Unrhyw werth sy'n fwy na 0

Beth yw'r ffynhonnell ar gyfer mewnbwn cloc?

gui_input_late ncy_clock

CLOC0, CLOC1, CLOC2

Beth yw'r ffynhonnell ar gyfer mewnbwn clir asyncronaidd?

gui_input_late ncy_aclr

DIM ACLR0 ACLR1

Beth yw'r ffynhonnell ar gyfer mewnbwn clir cydamserol?

gui_input_late ncy_sclr

DIM SCLR0 SCLR1

CLOCK0 DIM DIM

Disgrifiad
Dewiswch Ie i alluogi lefel ychwanegol o gofrestr biblinell i'r signalau mewnbwn. Rhaid i chi nodi gwerth mwy na 0 ar gyfer Nodwch nifer y cylchoedd cloc hwyrni paramedr.
Yn pennu'r hwyrni dymunol mewn cylchoedd cloc. Un lefel o gofrestr biblinell = 1 hwyrni yn y cylch cloc. Rhaid i chi ddewis YDW ar gyfer Ydych chi am ychwanegu'r gofrestr biblinell i'r mewnbwn? i alluogi'r opsiwn hwn.
Dewiswch Clock0 , Clock1 neu Clock2 i alluogi a nodi signal cloc mewnbwn y gofrestr biblinell. Rhaid i chi ddewis YDW ar gyfer Ydych chi am ychwanegu'r gofrestr biblinell i'r mewnbwn? i alluogi'r opsiwn hwn.
Yn pennu ffynhonnell glir asyncronig y gofrestr ar gyfer y gofrestr piblinellau ychwanegol. Rhaid i chi ddewis YDW ar gyfer Ydych chi am ychwanegu'r gofrestr biblinell i'r mewnbwn? i alluogi'r opsiwn hwn.
Yn pennu'r gofrestr ffynhonnell glir synchronous ar gyfer y gofrestr piblinellau ychwanegol. Rhaid i chi ddewis YDW ar gyfer Ydych chi am ychwanegu'r gofrestr biblinell i'r mewnbwn? i alluogi'r opsiwn hwn.

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 56

Anfon Adborth

683490 | 2020.10.05 Anfon Adborth

9. ALTEMEMMULT (Lluosydd Cyfernod Cyson ar sail Cof) Craidd IP

Sylw:

Mae Intel wedi dileu cefnogaeth yr IP hwn yn Intel Quartus Prime Pro Edition fersiwn 20.3. Os yw'r craidd IP yn eich dyluniad yn targedu dyfeisiau yn Intel Quartus Prime Pro Edition, gallwch ddisodli'r IP â LPM_MULT Intel FPGA IP neu ail-greu'r IP a llunio'ch dyluniad gan ddefnyddio meddalwedd Intel Quartus Prime Standard Edition.

Defnyddir craidd IP ALTMEMMULT i greu lluosyddion cof gan ddefnyddio'r blociau cof onchip a geir yn FPGAs Intel (gyda blociau cof M512, M4K, M9K, a MLAB). Mae'r craidd IP hwn yn ddefnyddiol os nad oes gennych ddigon o adnoddau i weithredu'r lluosyddion mewn elfennau rhesymeg (LEs) neu adnoddau lluosydd pwrpasol.
Mae craidd IP ALTMEMMULT yn swyddogaeth gydamserol sy'n gofyn am gloc. Mae craidd ALTMEMMULT IP yn gweithredu lluosydd gyda'r mewnbwn a'r hwyrni lleiaf posibl ar gyfer set benodol o baramedrau a manylebau.
Mae'r ffigur canlynol yn dangos y porthladdoedd ar gyfer craidd IP ALTEMEMMULT.

Ffigur 21. Porthladdoedd ALTEMEMMULT

ALTEMMULT

data_yn[] sload_data coeff_in[]

canlyniad[] canlyniad_valid load_done

sload_coeff

sclr cloc
inst

Nodweddion Gwybodaeth Gysylltiedig ar dudalen 71

9.1. Nodweddion
Mae craidd IP ALTMEMMULT yn cynnig y nodweddion canlynol: · Yn creu lluosyddion cof yn unig gan ddefnyddio blociau cof ar sglodion a geir yn
Intel FPGAs · Yn cefnogi lled data o 1 did · Yn cefnogi fformat cynrychioli data wedi'i lofnodi a heb ei lofnodi · Yn cefnogi piblinellau gyda hwyrni allbwn sefydlog

ISO 9001:2015 Cofrestredig

9. ALTEMEMMULT (Lluosydd Cyfernod Cyson sy'n Seiliedig ar Cof) Craidd IP 683490 | 2020.10.05
· Yn storio cysonion lluosog mewn cof mynediad ar hap (RAM)
· Yn darparu opsiwn i ddewis y math bloc RAM
· Yn cefnogi porthladdoedd mewnbwn clir cydamserol dewisol a rheoli llwyth
9.2. Prototeip HDL Verilog
Mae'r prototeip Verilog HDL canlynol wedi'i leoli yn y Verilog Design File (.v) altera_mf.v yn y cyfeiriadur synthesis eda.
modiwl altmemmult #( paramedr coeff_representation = “SIGNED”, paramedr cyfernod0 = “UNUSED”, paramedr data_representation = “SIGNED”, paramedr intended_device_family = “heb ei ddefnyddio”, paramedr max_clock_cycles_per_result = 1, paramedr number_of_coefficients = AU_TO bloc, paramedr = 1 bloc paramedr total_latency = 1, paramedr width_c = 1, paramedr width_d = 1, paramedr width_r = 1, paramedr width_s = 1, paramedr lpm_type = “altmemmult”, paramedr lpm_hint = “heb ei ddefnyddio”) (cloc gwifren mewnbwn, gwifren mewnbwn [width_c-1: 0]coeff_in, gwifren fewnbwn [width_d-1:0] data_in, gwifren allbwn load_done, gwifren allbwn [width_r-1:0] canlyniad, gwifren allbwn canlyniad_valid, gwifren mewnbwn sclr, gwifren fewnbwn [width_s-1:0] sel, mewnbwn wire sload_coeff, mewnbwn wire sload_data)/* synthesis syn_black_box=1 */ ; endmodiwl
9.3. Datganiad Cydran VHDL
Mae datganiad cydran VHDL wedi'i leoli yn y Dyluniad VHDL File (.vhd) altera_mf_components.vhd yn y cyfeirlyfr llyfrgelloeddvhdlaltera_mf.
cydran altmemmult generig ( coeff_representation:string := “LLOFNODI”; cyfernod 0:string := “UNUSED”; data_representation:string := “LLOFNODI”; intended_device_family:string := “heb ei ddefnyddio”; max_clock_cycles_per_result: natural number :=of_result: naturiol: := 1; ram_block_type:string := “AUTO”; “altmemmult”); porthladd( cloc: yn std_logic; coeff_in: yn std_logic_vector(width_c-1 downto 1):= (eraill => '1'); data_in: yn std_logic_vector(width_d-0 downto 0);

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 58

Anfon Adborth

9. ALTEMEMMULT (Lluosydd Cyfernod Cyson sy'n Seiliedig ar Cof) Craidd IP 683490 | 2020.10.05

load_done: allan std_logic; canlyniad: allan std_logic_vector(width_r-1 downto 0); result_valid: allan std_logic; sclr:in std_logic := '0'; sel: yn std_logic_vector(width_s-1 downto 0):= (eraill => '0'); sload_coeff:in std_logic := '0'; sload_data: yn std_logic := '0'); cydran diwedd;

9.4. Porthladdoedd

Mae'r tablau canlynol yn rhestru'r porthladdoedd mewnbwn ac allbwn ar gyfer craidd IP ALTMEMMULT.

Tabl 37. Porthladdoedd Mewnbwn ALTMEMMULT

Enw Porthladd

Angenrheidiol

Disgrifiad

cloc

Oes

Mewnbwn cloc i'r lluosydd.

coeff_in[]

Nac ydw

Porth mewnbwn cyfernod ar gyfer y lluosydd. Mae maint y porthladd mewnbwn yn dibynnu ar werth paramedr WIDTH_C.

data_yn[]

Oes

Porth mewnbwn data i'r lluosydd. Mae maint y porth mewnbwn yn dibynnu ar werth paramedr WIDTH_D.

sclr

Nac ydw

Mewnbwn clir cydamserol. Os na chaiff ei ddefnyddio, mae'r gwerth rhagosodedig yn weithredol uchel.

sel[]

Nac ydw

Dewis cyfernod sefydlog. Mae maint y porth mewnbwn yn dibynnu ar y WIDTH_S

gwerth paramedr.

sload_coeff

Nac ydw

Porth mewnbwn cyfernod llwyth cydamserol. Yn disodli'r gwerth cyfernod cyfredol a ddewiswyd gyda'r gwerth a nodir yn y mewnbwn cyfeff_in.

data_sload

Nac ydw

Porth mewnbwn data llwyth cydamserol. Signal sy'n nodi gweithrediad lluosi newydd ac yn canslo unrhyw weithrediad lluosi presennol. Os yw'r paramedr MAX_CLOCK_CYCLES_PER_RESULT yn werth 1, anwybyddir y porth mewnbwn data sload_.

Tabl 38. Porthladdoedd Allbwn ALTMEMMULT

Enw Porthladd

Angenrheidiol

Disgrifiad

canlyniad[]

Oes

Porth allbwn lluosydd. Mae maint y porth mewnbwn yn dibynnu ar werth paramedr WIDTH_R.

canlyniad_dilys

Oes

Yn dangos pryd mae'r allbwn yn ganlyniad dilys lluosiad cyflawn. Os yw'r paramedr MAX_CLOCK_CYCLES_PER_RESULT yn werth 1, ni ddefnyddir y porth allbwn canlyniad_valid.

llwyth_wedi'i wneud

Nac ydw

Yn dangos pan fydd y cyfernod newydd wedi gorffen llwytho. Mae'r signal load_done yn honni pan fydd cyfernod newydd wedi gorffen llwytho. Oni bai bod y signal load_done yn uchel, ni ellir llwytho unrhyw werth cyfernod arall i'r cof.

9.5. Paramedrau

Mae'r tabl canlynol yn rhestru'r paramedrau ar gyfer craidd IP ALTEMEMMULT.

Tabl 39 .
WIDTH_D WIDTH_C

ALTEMEMMULT Paramedrau
Enw Paramedr

Math Angenrheidiol

Disgrifiad

Cyfanrif Ydy

Yn pennu lled y porth data_yn[].

Cyfanrif Ydy

Yn pennu lled y porthladd coeff_in[]. parhad…

Anfon Adborth

Canllaw Defnyddiwr Cores IP Rhifyddeg Cyfanrif Intel FPGA 59

9. ALTEMEMMULT (Lluosydd Cyfernod Cyson sy'n Seiliedig ar Cof) Craidd IP 683490 | 2020.10.05

Enw Paramedr WIDTH_R WIDTH

Dogfennau / Adnoddau

Intel FPGA Craidd Rhifyddeg IP [pdfCanllaw Defnyddiwr
Craidd IP Rhifyddeg Cyfanrif FPGA, creiddiau IP rhifyddol cyfanrif, creiddiau IP rhifyddol, creiddiau IP

Cyfeiriadau

Llawlyfr Defnyddiwr

Craidd IP Rhifyddeg Cyfanrif FPGA

Dogfennau / Adnoddau

Cyfeiriadau

Gadael sylw

Canslo ateb