Intel Gwall Neges Cofrestrydd Dadlwythwr FPGA IP

Dadlwythwr Cofrestr Neges Gwall Canllaw Defnyddiwr Craidd Intel® FPGA IP

Mae'r Gwall Neges Cofrestrydd Dadlwythwr Intel® FPGA IP craidd (altera_emr_unloader) yn darllen ac yn storio data o'r cylchedau canfod gwallau caled mewn dyfeisiau Intel FPGA a gefnogir. Gallwch ddefnyddio rhyngwyneb rhesymeg Avalon® Streaming (Avalon-ST) craidd y Cofrestrydd Negeseuon Gwall Dadlwythwr IP i ddarllen y ddyfais EMR.

Ffigur 1. Neges Gwall Cofrestr Unloader Diagram Bloc

Pan fydd caledwedd yn diweddaru'r cynnwys EMR, mae'r craidd IP yn darllen (neu'n dadlwytho) ac yn dad-gyfeirio'r cynnwys EMR, ac yn caniatáu i resymeg arall (fel craidd IP Canfod SEU Uwch Intel FPGA, craidd IP Chwistrellu Nam Intel FPGA, neu resymeg defnyddiwr) gael mynediad cynnwys EMR ar yr un pryd.

Nodweddion

• Yn adfer ac yn storio cynnwys neges y gofrestr gwallau ar gyfer dyfeisiau Intel FPGA
• Yn caniatáu chwistrelliad o werth cynnwys cofrestr EMR heb newid darnau CRAM
• rhyngwyneb Avalon (-ST).
• Amrantiad hawdd gyda'r golygydd paramedr GUI
• Yn cynhyrchu synthesis VHDL neu Verilog HDL files

Cefnogaeth Dyfais Craidd IP

Mae'r dyfeisiau canlynol yn cefnogi craidd IP Dadlwythwr Cofrestr Negeseuon Gwall:

Tabl 1. Cefnogaeth Dyfais Craidd IP

Meddalwedd Dylunio	Cefnogaeth Dyfais Craidd IP
Argraffiad Intel Quartus® Prime Pro	Dyfeisiau Intel Arria® 10 ac Intel Cyclone® 10 GX
Argraffiad Safonol Intel Quartus Prime	dyfeisiau Arria V, Arria II GX/GZ, Intel Arria 10, Seiclon V, Stratix® IV, a Stratix V

Defnyddio Adnoddau a Pherfformiad

Mae meddalwedd Intel Quartus Prime yn cynhyrchu'r amcangyfrif adnoddau canlynol ar gyfer dyfais FPGA Cyclone V (5CGXFC7C7F23C8). Mae canlyniadau dyfeisiau eraill a gefnogir yn debyg.

Tabl 2. Gwall Neges Cofrestrydd Dadlwythwr Defnydd Adnoddau Dyfais Craidd IP

Dyfais	ALMs	Cofrestrau Rhesymeg		M20K
		Cynradd	Uwchradd
5CGXFC7C7F23C8	37	128	33	0

Disgrifiad Swyddogaethol

Mae gan ddyfeisiau Intel FPGA â chymorth gofrestr negeseuon gwall sy'n nodi bod gwall CRC yn digwydd yn y ffurfweddiad RAM (CRAM). Gall gwallau CRAM ddigwydd oherwydd cynhyrfu digwyddiad unigol (SEU). Gallwch ddefnyddio rhyngwyneb rhesymeg Avalon-ST y Gofrestr Negeseuon Gwall Dadlwythwr IP craidd i gael mynediad i ddyfais FPGA EMR. Am gynample, gallwch ddefnyddio'r Error Message Register Unloader IP craidd gyda Chwistrelliad Nam Intel FPGA a creiddiau IP Canfod SEU Uwch Intel FPGA i gael mynediad at wybodaeth EMR dyfais. Mae craidd IP Dadlwythwr Cofrestr Neges Gwall yn monitro'r ddyfais EMR. Pan fydd caledwedd yn diweddaru'r cynnwys EMR, mae'r craidd IP yn darllen (neu'n dadlwytho) ac yn dad-gyfresi'r cynnwys EMR. Mae'r craidd IP yn caniatáu i resymeg arall (fel craidd IP Canfod SEU Uwch Intel FPGA, craidd IP Chwistrellu Nam Intel FPGA, neu resymeg defnyddiwr) gael mynediad i'r cynnwys EMR ar yr un pryd. Fel y dangosir yn y #unique_1/unique_1_Connect_42_image_fbb_3mm_gs ar dudalen 3, mae craidd IP Dadlwythwr Cofrestr Neges Gwall yn cychwyn craidd IP Dilysu Gwall CRC ar gyfer rhai dyfeisiau.
Nodyn: Am ragor o wybodaeth am gefnogaeth SEU ar gyfer eich dyfais FPGA, cyfeiriwch at bennod lliniaru SEU llawlyfr y ddyfais.

Cofrestr Neges Gwall
Mae rhai dyfeisiau FPGA cynhyrfu digwyddiad sengl (SEU) yn cynnwys cylchedwaith canfod gwallau i ganfod fflip yn unrhyw un o ddarnau CRAM y ddyfais oherwydd gwall meddal. Mae'r aseiniadau did ar gyfer y ddyfais EMR yn amrywio yn ôl teulu dyfais. I gael manylion am y darnau EMR ar gyfer eich teulu dyfais FPGA, cyfeiriwch at bennod lliniaru SEU llawlyfr y ddyfais.

Arwyddion

Tabl 3. Neges Gwall Arwyddion Cofrestrydd Dadlwythwr

Arwydd	Lled	Cyfeiriad	Disgrifiad
cloc	1	Mewnbwn	Signal cloc mewnbwn.
ailosod	1	Mewnbwn	Signal ailosod rhesymeg gweithredol-uchel.
emr_darllen	1	Mewnbwn	Dewisol. Mae'r signal gweithredol-uchel hwn yn cychwyn ailddarllen y cynnwys EMR cyfredol. Mae'r cynnwys EMR yn diweddaru pan fydd y ddyfais yn canfod gwall newydd. Mae'r EMR yn cynnwys y gwall nes bod gwall newydd yn cael ei ganfod, hyd yn oed os yw sgwrio mewnol neu allanol yn cywiro'r gwall.
crcerror	1	Allbwn	Yn dynodi canfod gwall CRC. Mae'r signal hwn yn cydamseru i borth cloc craidd IP Dadlwythwr Cofrestr Negeseuon Gwall.
crcerror_pin	1	Allbwn	Cysylltwch y signal hwn i'r pin CRC_Error. Mae'r signal hwn yn gyson ag osgiliadur mewnol y ddyfais.
crcerror_clk	1	Mewnbwn	Gwall CRC Gwirio signal cloc mewnbwn craidd IP.
crcerror_reset	1	Mewnbwn	Gwall CRC Gwirio signal ailosod rhesymeg gweithredol-uchel craidd IP.
emr[N-1:0]	46, 67, neu 78	Allbwn	Mae'r porth data hwn yn cynnwys cynnwys cofrestr negeseuon gwall y ddyfais, fel y'i diffinnir ym mhennod lliniaru SEU llawlyfr y ddyfais: • Mae gan ddyfeisiau Intel Arria 10 ac Intel Cyclone 10 GX EMRs 78-bit • Mae gan ddyfeisiau Stratix V, Arria V, a Seiclon V EMRs 67-did • Mae gan ddyfeisiau hŷn EMRs 46-did Mae'r signalau allbwn EMR yn cydymffurfio â diffiniad rhyngwyneb Avalon-ST. N yw 46, 67, neu 78.
emr_dilys	1	Allbwn	Yn actif yn uchel pan fydd cynnwys y signal emr yn ddilys. Mae'r signal hwn yn cydymffurfio â diffiniad rhyngwyneb Avalon.
emr_gwall	1	Allbwn	Mae'r signal hwn yn weithgar yn uchel pan fydd gan y trosglwyddiad allbwn EMR cyfredol wall a dylid ei anwybyddu. Yn nodweddiadol, mae'r signal hwn yn nodi bod y cloc mewnbwn EMR yn rhy araf. Mae'r signal hwn yn cydymffurfio â diffiniad rhyngwyneb Avalon.
sglodion endoffull	1	Allbwn	Signal allbwn dewisol sy'n nodi diwedd pob cylch canfod gwall sglodion llawn ar gyfer y ddyfais gyfan. Dyfeisiau Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V, a Seiclon V yn unig.

Amseru

Mae craidd IP Dadlwythwr Cofrestr Neges Gwall yn gofyn am ddau gylchred cloc ar gyfer cylchedau neges gwall y ddyfais, ynghyd â'r cylchoedd cloc mewnbwn Cofrestrydd Neges Gwall ychwanegol a ganlyn i ddadlwytho cynnwys EMR: N + 3 lle N yw lled y signal emr.

• 122 o gylchoedd cloc ar gyfer dyfeisiau Intel Arria 10 ac Intel Cyclone 10 GX
• 70 o gylchoedd cloc ar gyfer dyfeisiau Stratix V, Arria V, a Seiclon V
• 49 cylch cloc ar gyfer dyfeisiau Stratix IV ac Arria II GZ/GX

Ymddygiad Amseru IP (Dyfeisiau Intel Arria 10 a Intel Cyclone 10 GX)
Mae'r tonffurfiau canlynol yn dangos ymddygiad amseru craidd y Gofrestr Negeseuon Gwall Unloader IP ar gyfer dyfeisiau Intel Arria 10 ac Intel Cyclone 10 GX.

Ffigur 2. Emr_valid Signal ar gyfer Gwallau Cywiradwy (0 < Math Seiliedig ar Golofn < 3'b111) Diagram Amser

Ffigur 3. Emr_valid Signal ar gyfer Gwallau Cywiradwy ar ôl Power Up yn Unig (Math ar Sail Colofn == 3'b0)
Nodyn: Pan gaiff ei lwytho gyntaf gyda'r llif didau, mae'r FPGA yn gweithredu EDCRC sy'n seiliedig ar Ffrâm unwaith, yn cyfrifo'r did gwirio yn seiliedig ar golofnau ac yn ei droi'n EDCRC seiliedig ar golofn. Mae'r diagram amseru hwn yn cyfeirio at y gwall a ganfuwyd yn ystod EDCRC seiliedig ar ffrâm.

Ffigur 4. Emr_valid Signal ar gyfer Gwallau Anghywir

Ffigur 5. Diagram Amseru emr_error

Pob Dyfais Arall Amseru
Mae'r tonffurfiau canlynol yn dangos ymddygiad amseru craidd IP Dadlwythwr Cofrestr Neges Gwall ar gyfer dyfeisiau Stratix V, Stratix IV, Arria V, Arria II GZ/GX, a Seiclon V.

Ffigur 6. Emr_read Diagram Amseru

Ffigur 7. Diagram Amseru emr_valid

Ffigur 8. Example Diagram Amseru Gwallau EMR

• Yn achos 2 wall SEU yn olynol, mae'r craidd IP yn honni emr_error ar gyfer y cynnwys EMR coll.
• Mae'r craidd IP yn honni emr_error os yw'n canfod ymyl cwympo'r pwls crcerror ar gyfer y gwall nesaf, cyn i'r craidd IP lwytho cynnwys blaenorol y gofrestr diweddaru defnyddwyr EMR i'r gofrestr shifft defnyddiwr.
• Ymyl cynyddol crcerror deasserts emr_error.
• Mae emr_error yn gyflwr system hollbwysig a gall nodi bod cloc mewnbwn Dadlwythwr Cofrestr Neges Gwall yn rhy araf.

Gosodiadau Paramedr

Tabl 4. Neges Gwall Cofrestru Unloader Paramedrau

Paramedr	Gwerth	Diofyn	Disgrifiad
CRC gwall gwirio rhannydd cloc	1, 2, 4, 8, 16, 32, 64, 128, 256	2	Yn dangos gwerth rhannydd cloc canfod gwall i'w gymhwyso i'r osgiliadur mewnol. Mae'r cloc rhanedig yn gyrru'r swyddogaeth CRC fewnol. Rhaid i'r gosodiad hwn gyfateb i'r ERROR_CHECK_FREQUENCY_DIVISOR Gosodiadau Intel Quartus Prime File (.qsf) gosodiad, fel arall mae'r feddalwedd yn rhoi rhybudd. Nid yw dyfeisiau Stratix IV ac Arria II yn cynnal gwerth o 1.
Galluogi Virtual JTAG Chwistrelliad gwall CRC	Ar, i ffwrdd	I ffwrdd	Yn galluogi ymarferoldeb ffynonellau a chwilwyr yn y system (ISSP) i chwistrellu cynnwys y gofrestr EMR trwy'r JTAG rhyngwyneb heb newid y gwerth CRAM. Defnyddiwch y rhyngwyneb hwn i ddatrys problemau rhesymeg defnyddiwr sy'n gysylltiedig â'r craidd.
Amledd cloc mewnbwn	Unrhyw	50 MHz	Yn pennu amlder cloc mewnbwn craidd IP Unloader Message Error Register. Mae'r opsiwn hwn yn berthnasol pan fo'r Mae'r cloc mewnbwn yn cael ei yrru o'r Oscillator Mewnol paramedr i ffwrdd.
Mae'r cloc mewnbwn yn cael ei yrru o'r Oscillator Mewnol	Ar, i ffwrdd	I ffwrdd	Yn dangos bod yr osgiliadur mewnol yn darparu'r cloc mewnbwn craidd. Galluogi'r paramedr hwn os yw osgiliadur mewnol yn gyrru cloc mewnbwn craidd dyluniad y defnyddiwr. Nodyn: Nid yw rhannydd cloc gwirio gwall CRC yn effeithio ar amlder yr oscillator mewnol.
Gwall CRC Gwirio amledd cloc mewnbwn	10 – 50 MHz	50 MHz	Yn pennu amledd cloc mewnbwn craidd CRC Error Verify IP (ALTERA_CRCERROR_VERIFY). Dyfeisiau Stratix IV ac Arria II yn unig.
Cwblhau cylch Canfod Gwallau sglodion llawn	Ar, i ffwrdd	I ffwrdd	Dewisol. Trowch ymlaen i gadarnhau'r signal hwn ar ddiwedd pob cylch canfod gwall sglodion llawn. Stratix V, Intel Arria 10, Arria V, Seiclon V, a dyfeisiau Intel Cyclone 10 GX yn unig.

Gosod a Thrwyddedu Intel FPGA IP Cores

Mae gosodiad meddalwedd Intel Quartus Prime yn cynnwys llyfrgell IP Intel FPGA. Mae'r llyfrgell hon yn darparu llawer o greiddiau IP defnyddiol ar gyfer eich defnydd cynhyrchu heb fod angen trwydded ychwanegol. Mae rhai creiddiau IP Intel FPGA yn gofyn am brynu trwydded ar wahân ar gyfer defnydd cynhyrchu. Mae Modd Gwerthuso IP Intel FPGA yn caniatáu ichi werthuso'r creiddiau IP Intel FPGA trwyddedig hyn mewn efelychu a chaledwedd, cyn penderfynu prynu trwydded graidd IP cynhyrchu llawn. Nid oes ond angen i chi brynu trwydded gynhyrchu lawn ar gyfer creiddiau Intel IP trwyddedig ar ôl i chi gwblhau profion caledwedd a'ch bod yn barod i ddefnyddio'r IP wrth gynhyrchu. Mae meddalwedd Intel Quartus Prime yn gosod creiddiau IP yn y lleoliadau canlynol yn ddiofyn:

Ffigur 9. Llwybr Gosod Craidd IP

Tabl 5. Lleoliadau Gosod Craidd IP

Lleoliad	Meddalwedd	Llwyfan
:\intelFPGA_pro\quartus\ip\altera	Argraffiad Intel Quartus Prime Pro	Ffenestri *
:\intelFPGA\quartus\ip\altera	Argraffiad Safonol Intel Quartus Prime	Ffenestri
:/intelFPGA_pro/quartus/ip/altera	Argraffiad Intel Quartus Prime Pro	Linux *
:/intelFPGA/quartus/ip/altera	Argraffiad Safonol Intel Quartus Prime	Linux

Addasu a Chynhyrchu creiddiau IP
Gallwch chi addasu creiddiau IP i gefnogi amrywiaeth eang o gymwysiadau. Mae Catalog IP Intel Quartus Prime a golygydd paramedr yn caniatáu ichi ddewis a ffurfweddu porthladdoedd craidd IP, nodweddion ac allbwn yn gyflym files.

Catalog IP a Golygydd Paramedr
Mae'r Catalog IP yn dangos y creiddiau IP sydd ar gael ar gyfer eich prosiect, gan gynnwys IP Intel FPGA ac IP arall rydych chi'n ei ychwanegu at lwybr chwilio'r Catalog IP. Defnyddiwch nodweddion canlynol y Catalog IP i leoli ac addasu craidd IP:

• Hidlo Catalog IP i Ddangos IP ar gyfer teulu dyfais gweithredol neu Dangos IP ar gyfer pob teulu dyfais. Os nad oes gennych unrhyw brosiect ar agor, dewiswch y Device Family yn IP Catalog.
• Teipiwch y maes Chwilio i ddod o hyd i unrhyw enw craidd IP llawn neu rannol yn y Catalog IP.
• De-gliciwch enw craidd IP yn y Catalog IP i arddangos manylion am ddyfeisiau a gefnogir, i agor ffolder gosod craidd IP, ac ar gyfer dolenni i ddogfennaeth IP.
• Cliciwch Chwiliwch am IP Partner i gael mynediad at wybodaeth IP partner ar y web.

Mae'r golygydd paramedr yn eich annog i nodi enw amrywiad IP, porthladdoedd dewisol, ac allbwn file opsiynau cenhedlaeth. Mae'r golygydd paramedr yn cynhyrchu Intel Quartus Prime IP lefel uchaf file (.ip) ar gyfer amrywiad IP mewn prosiectau Intel Quartus Prime Pro Edition. Mae'r golygydd paramedr yn cynhyrchu IP Quartus lefel uchaf file (.qip) ar gyfer amrywiad IP mewn prosiectau Intel Quartus Prime Standard Edition. Rhain files cynrychioli'r amrywiad IP yn y prosiect, a storio gwybodaeth parameterization.

Ffigur 10. Golygydd Paramedr IP (Intel Quartus Prime Pro Edition)

Ffigur 11. Golygydd Paramedr IP (Intel Quartus Prime Standard Edition)

Y Golygydd Paramedr
Mae'r golygydd paramedr yn eich helpu i ffurfweddu porthladdoedd craidd IP, paramedrau ac allbwn file opsiynau cenhedlaeth. Mae rheolaethau golygydd paramedr sylfaenol yn cynnwys y canlynol:

• Defnyddiwch y ffenestr Rhagosodiadau i gymhwyso gwerthoedd paramedr rhagosodedig ar gyfer cymwysiadau penodol (ar gyfer creiddiau dethol).
• Defnyddiwch y ffenestr Manylion i view disgrifiadau porthladd a pharamedr, a chliciwch ar ddolenni i ddogfennaeth.
• Cliciwch Cynhyrchu ➤ Cynhyrchu System Meinciau Prawf i gynhyrchu system mainc brawf (ar gyfer creiddiau dethol).
• Cliciwch Cynhyrchu ➤ Generate Example Dylunio i gynhyrchu exampdylunio (ar gyfer creiddiau dethol).
• Cliciwch Dilysu Uniondeb System i ddilysu cydrannau generig system yn erbyn cydymaith files. (Systemau Dylunydd Llwyfan yn unig)
• Cliciwch Cysoni Pob Gwybodaeth System i ddilysu cydrannau generig system yn erbyn cydymaith files. (Systemau Dylunydd Llwyfan yn unig)

Mae'r Catalog IP hefyd ar gael yn Platform Designer (View ➤ Catalog IP). Mae'r Catalog IP Dylunydd Llwyfan yn cynnwys rhyng-gysylltiad system unigryw, prosesu fideo a delwedd, ac IP arall ar lefel system nad ydynt ar gael yng Nghatalog IP Intel Quartus Prime. Cyfeiriwch at Creu System gyda Dylunydd Llwyfan neu Greu System gyda Dylunydd Llwyfan (Safonol) i gael gwybodaeth am y defnydd o IP mewn Dylunydd Platfform (Safonol) a Dylunydd Llwyfan, yn y drefn honno

Gwybodaeth Gysylltiedig

• Creu System gyda Dylunydd Llwyfan
• Creu System gyda Dylunydd Llwyfan (Safonol) (Safonol)

Yn nodi Paramedrau ac Opsiynau Craidd IP
Dilynwch y camau hyn i nodi paramedrau craidd IP ac opsiynau.

1. Yn y Platform Designer IP Catalog (Tools ➤ IP Catalog), lleolwch a chliciwch ddwywaith ar enw'r craidd IP i'w addasu. Mae'r golygydd paramedr yn ymddangos.
2. Nodwch enw lefel uchaf ar gyfer eich amrywiad IP personol. Mae'r enw hwn yn nodi'r amrywiad craidd IP files yn eich prosiect. Os caiff ei annog, nodwch hefyd y teulu dyfais FPGA targed ac allbwn file Dewis HDL. Cliciwch OK.
3. Nodwch baramedrau ac opsiynau ar gyfer eich amrywiad IP:
   • Dewiswch werthoedd paramedr rhagosodedig yn ddewisol. Mae rhagosodiadau yn nodi'r holl werthoedd paramedr cychwynnol ar gyfer cymwysiadau penodol (lle y'u darperir).
   • Nodwch baramedrau sy'n diffinio ymarferoldeb craidd IP, ffurfweddiadau porthladdoedd, a nodweddion dyfais-benodol.
   • Nodwch opsiynau ar gyfer cynhyrchu rhestr rwyd amseru, model efelychu, mainc brawf, neu gynampdylunio (lle bo'n berthnasol).
   • Nodwch opsiynau ar gyfer prosesu'r craidd IP files mewn offer EDA eraill.
4. Cliciwch Gorffen i gynhyrchu synthesis a dewis arall files cyfateb eich manylebau amrywiad IP. Mae'r golygydd paramedr yn cynhyrchu'r amrywiad IP .qsys lefel uchaf file a HDL files ar gyfer synthesis ac efelychu. Mae rhai creiddiau IP hefyd ar yr un pryd yn cynhyrchu mainc brawf neu gynampdylunio ar gyfer profi caledwedd.
5. I gynhyrchu mainc brawf efelychu, cliciwch Generate ➤ Generate Testbench System. Nid yw Generate Testbench System ar gael ar gyfer rhai creiddiau IP nad ydynt yn darparu mainc brawf efelychu.
6. I gynhyrchu HDL lefel uchaf exampar gyfer dilysu caledwedd, cliciwch Cynhyrchu ➤ HDL Example. Cynhyrchu ➤ HDL ExampNid yw le ar gael ar gyfer rhai creiddiau IP.

Mae'r amrywiad IP lefel uchaf yn cael ei ychwanegu at brosiect cyfredol Intel Quartus Prime. Cliciwch Prosiect ➤ Ychwanegu/Dileu Files yn Prosiect i ychwanegu â llaw .qsys (Intel Quartus Prime Standard Edition) neu .ip (Intel Quartus Prime Pro Edition) file i brosiect. Gwnewch aseiniadau pin priodol i gysylltu porthladdoedd.

Allbwn Cynhyrchu Craidd (Argraffiad Intel Quartus Prime Pro)
Mae meddalwedd Intel Quartus Prime yn cynhyrchu'r allbwn canlynol file strwythur ar gyfer creiddiau IP unigol nad ydynt yn rhan o system Dylunydd Llwyfan.

Ffigur 12. Allbwn Cynhyrchu Craidd IP Unigol (Intel Quartus Prime Pro Edition)

Tabl 6. Allbwn Files o Intel FPGA IP Generation

File Enw	Disgrifiad
<eich_ip>.ip	Amrywiad IP lefel uchaf file sy'n cynnwys paramedroli craidd IP yn eich prosiect. Os yw'r amrywiad IP yn rhan o system Dylunydd Llwyfan, mae'r golygydd paramedr hefyd yn cynhyrchu .qsys file.
<eich_ip>.cmp	Datganiad Cydran VHDL (.cmp) file yn destun file sy'n cynnwys diffiniadau generig a phorthladd lleol a ddefnyddiwch wrth ddylunio VHDL files.
<eich_ip> _genhedlaeth.rpt	Log cynhyrchu IP neu Ddylunydd Llwyfan file. Yn dangos crynodeb o'r negeseuon yn ystod cynhyrchu IP.
parhad…

File Enw	Disgrifiad
<eich_ip>.qgsimc (systemau Dylunydd Llwyfan yn unig)	Efelychu caching file sy'n cymharu'r .qsys a'r .ip files gyda pharameterization cyfredol y system Dylunydd Llwyfan a chraidd IP. Mae'r gymhariaeth hon yn pennu a all Dylunydd Llwyfan hepgor adfywio'r HDL.
<eich_ip>.qgsynth (systemau Dylunydd Platfform yn unig)	caching synthesis file sy'n cymharu'r .qsys a'r .ip files gyda pharameterization cyfredol y system Dylunydd Llwyfan a chraidd IP. Mae'r gymhariaeth hon yn pennu a all Dylunydd Llwyfan hepgor adfywio'r HDL.
<eich_ip>.qip	Yn cynnwys yr holl wybodaeth i integreiddio a llunio'r gydran IP.
<eich_ip>.csv	Yn cynnwys gwybodaeth am statws uwchraddio'r gydran IP.
.bsf	Cynrychiolaeth symbol o'r amrywiad IP i'w ddefnyddio yn y Diagram Bloc Files (.bdf).
<eich_ip>.spd	Mewnbwn file mae ei angen ar ip-make-simscript i gynhyrchu sgriptiau efelychu. Yr .spd file yn cynnwys rhestr o files rydych chi'n ei gynhyrchu ar gyfer efelychu, ynghyd â gwybodaeth am atgofion rydych chi'n eu cychwyn.
<eich_ip>.ppf	Y Cynlluniwr Pin File (.ppf) yn storio'r aseiniadau porthladd a nodau ar gyfer cydrannau IP rydych chi'n eu creu i'w defnyddio gyda'r Pin Planner.
<eich_ip>_bb.v	Defnyddiwch flwch du Verilog (_bb.v) file fel datganiad modiwl gwag i'w ddefnyddio fel blwch du.
<eich_ip>_inst.v neu _inst.vhd	HDL cynample templed instantiation. Copïwch a gludwch gynnwys hwn file i mewn i'ch HDL file i gyflymu'r amrywiad IP.
<eich_ip>.regmap	Os yw'r IP yn cynnwys gwybodaeth cofrestr, mae meddalwedd Intel Quartus Prime yn cynhyrchu'r .regmap file. Mae'r .regmap file yn disgrifio gwybodaeth map y gofrestr o ryngwynebau meistr a chaethweision. hwn file yn ategu y .sopcinfo file drwy ddarparu gwybodaeth gofrestr fanylach am y system. hwn file galluogi arddangos cofrestr views ac ystadegau defnyddiwr customizable yn System Consol.
<eich_ip>.svd	Yn caniatáu offer Dadfygio System HPS i view mapiau'r gofrestr o berifferolion sy'n cysylltu â HPS o fewn system Dylunydd Llwyfan. Yn ystod synthesis, mae meddalwedd Intel Quartus Prime yn storio'r .svd files ar gyfer rhyngwyneb caethweision yn weladwy i'r meistri Consol System yn y .sof file yn y sesiwn dadfygio. Mae System Console yn darllen yr adran hon, y mae Dylunydd Llwyfan yn ei holi am wybodaeth map y gofrestr. Ar gyfer caethweision system, mae Dylunydd Llwyfan yn cyrchu'r cofrestrau yn ôl enw.
<eich_ip>.veich_ip>.vhd	HDL files sy'n amrantiad pob is-fodiwl neu graidd IP plentyn ar gyfer syntheseiddio neu efelychu.
mentor/	Yn cynnwys sgript msim_setup.tcl i sefydlu a rhedeg efelychiad.
aldec/	Yn cynnwys sgript rivierapro_setup.tcl i osod a rhedeg efelychiad.
/synopsys/vcs /synopsys/vcsmx	Yn cynnwys sgript plisgyn vcs_setup.sh i sefydlu a rhedeg efelychiad. Yn cynnwys sgript plisgyn vcsmx_setup.sh a synopsys_sim.setup file i sefydlu a rhedeg efelychiad.
/ diweddeb	Yn cynnwys sgript cragen ncsim_setup.sh a gosodiadau eraill files sefydlu a rhedeg efelychiad.
/xceliwm	Yn cynnwys sgript cragen efelychydd cyfochrog xcelium_setup.sh a gosodiadau eraill files sefydlu a rhedeg efelychiad.
/is-fodiwlau	Yn cynnwys HDL files ar gyfer yr is-fodiwl craidd IP.
<Is-fodiwl IP>/	Mae Platform Designer yn cynhyrchu /synth a /sim is-gyfeiriaduron ar gyfer pob cyfeiriadur is-fodiwlau IP y mae Platform Designer yn ei gynhyrchu.

Pennu Paramedrau ac Opsiynau Craidd IP (Golygyddion Paramedr Etifeddiaeth)

Mae rhai creiddiau IP yn defnyddio fersiwn etifeddiaeth o'r golygydd paramedr ar gyfer cyfluniad a chynhyrchu. Defnyddiwch y camau canlynol i ffurfweddu a chynhyrchu amrywiad IP gan ddefnyddio golygydd paramedr etifeddiaeth.
Nodyn: Mae'r golygydd paramedr etifeddiaeth yn cynhyrchu allbwn gwahanol file strwythur na'r golygydd paramedr diweddaraf. Cyfeiriwch at Nodi Paramedrau ac Opsiynau Craidd IP ar gyfer cyfluniad creiddiau IP sy'n defnyddio'r golygydd paramedr diweddaraf

Ffigur 13. Golygyddion Paramedr Etifeddiaeth

1. Yn y Catalog IP (Tools ➤ IP Catalog), lleolwch a chliciwch ddwywaith ar enw'r craidd IP i'w addasu. Mae'r golygydd paramedr yn ymddangos.
2. Nodwch enw lefel uchaf ac allbwn HDL file teipiwch ar gyfer eich amrywiad IP. Mae'r enw hwn yn nodi'r amrywiad craidd IP files yn eich prosiect. Cliciwch OK.
3. Nodwch y paramedrau a'r opsiynau ar gyfer eich amrywiad IP yn y golygydd paramedr. Cyfeiriwch at eich canllaw defnyddiwr craidd IP i gael gwybodaeth am baramedrau craidd IP penodol.
4. Cliciwch Gorffen neu Cynhyrchu (yn dibynnu ar fersiwn y golygydd paramedr). Mae'r golygydd paramedr yn cynhyrchu'r files ar gyfer eich amrywiad IP yn ôl eich manylebau. Cliciwch Ymadael os gofynnir i chi pan fydd y genhedlaeth wedi'i chwblhau. Mae'r golygydd paramedr yn ychwanegu'r lefel uchaf .qip file i'r prosiect presennol yn awtomatig.

Nodyn: I ychwanegu amrywiad IP â llaw a gynhyrchir gyda golygydd paramedr etifeddiaeth at brosiect, cliciwch Prosiect ➤ Ychwanegu/Dileu Files yn Prosiect ac ychwanegu'r amrywiad IP .qip file.

Allbwn Cynhyrchu Craidd IP (Argraffiad Safonol Prime Intel Quartus)
Mae meddalwedd Intel Quartus Prime Standard Edition yn cynhyrchu un o'r allbwn canlynol file strwythurau ar gyfer creiddiau IP unigol sy'n defnyddio un o'r golygyddion paramedr etifeddiaeth.

Ffigur 14. IP Craidd Cynhyrchwyd Files (Golygyddion Paramedr Etifeddiaeth)

IP a gynhyrchir File Allbwn A.

IP a gynhyrchir File Allbwn B

IP a gynhyrchir File Allbwn C

IP a gynhyrchir File Allbwn D

Nodiadau:

1. Os caiff ei gefnogi a'i alluogi ar gyfer eich amrywiad IP
2. Os cynhyrchir modelau efelychu swyddogaethol
3. Anwybyddwch y cyfeiriadur hwn

Hanes Adolygu Dogfennau ar gyfer Cofrestr Neges Gwall Dadlwythwr Canllaw Defnyddiwr Craidd Intel FPGA IP IP

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Newidiadau
2018.05.23	18.0	• IP wedi'i ailenwi o Intel FPGA Neges Cofrestr Neges Unloader craidd IP i Gwall Neges Cofrestrydd Dadlwythwr Intel FPGA IP craidd. • Ffigurau wedi'u diweddaru Emr_valid Signal ar gyfer Gwallau Cywiradwy ar ôl Power Up yn Unig (Math ar Sail Colofn == 3'b0) a emr_valid Signal ar gyfer Gwallau Anghywir.

Dyddiad	Fersiwn	Newidiadau
Rhagfyr 2017	2017.12.18	• Ail-enwi'r ddogfen fel Cofrestr Neges Gwall FPGA Intel Unloader Canllaw Defnyddiwr Craidd IP. • Diweddaru'r tabl “Cymorth Dyfais Craidd IP”. • Wedi'i ddiweddaru ar gyfer y safonau brandio diweddaraf. • Wedi gwneud diweddariadau golygyddol drwy gydol y ddogfen.
Gorffennaf 2017	2017.07.15	• Ychwanegwyd cefnogaeth dyfais Intel Cyclone 10 GX. • Newid Math V i Fath Seiliedig ar Golofn mewn diagramau amseru IP. • Wedi darparu cyfarwyddiadau paramedroli ar wahân ar gyfer Intel Quartus Prime Pro Edition ac Intel Quartus Prime Standard Edition. • Wedi'i ddiweddaru ar gyfer y safonau brandio diweddaraf.
Mai 2016	2016.05.02	• Dileu bwled nodwedd am gefnogaeth RTL Verilog HDL. • Newid cyfeiriadau Quartus II at Quartus Prime.
Mehefin 2015	2015.06.12	Manylion cymorth Arria 10 wedi'u diweddaru.
Rhagfyr 2014	2014.12.15	Rhyddhad cychwynnol.

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

Dogfennau / Adnoddau

Intel Gwall Neges Cofrestrydd Dadlwythwr FPGA IP Core [pdfCanllaw Defnyddiwr Gwall Neges Cofrestrydd Dadlwythwr FPGA Craidd IP, Gwall, Neges Cofrestrydd Dadlwythwr FPGA IP Craidd, Cofrestr Dadlwythwr FPGA IP Craidd, Dadlwythwr FPGA IP Craidd

Cyfeiriadau

• Llawlyfr Defnyddiwr